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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132564
(43)【公開日】2024-10-01
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240920BHJP
H01L 29/423 20060101ALI20240920BHJP
【ＦＩ】
H01L29/78 301G
H01L29/58 G
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023043382
(22)【出願日】2023-03-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】青田 正司
【テーマコード（参考）】
4M104
5F140
【Ｆターム（参考）】
4M104AA01
4M104BB02
4M104BB04
4M104BB14
4M104BB17
4M104BB30
4M104BB32
4M104CC05
4M104DD03
4M104DD04
4M104EE03
4M104EE09
4M104EE16
4M104EE17
4M104FF07
4M104FF08
4M104GG09
4M104HH20
5F140BA01
5F140BD11
5F140BF05
5F140BF06
5F140BF10
5F140BF42
5F140BG04
5F140BG09
5F140BG11
5F140BG12
5F140BG14
5F140BG49
5F140BG52
5F140BH15
5F140BH35
5F140BJ27
5F140BK05
5F140BK14
5F140CC03
5F140CE07
(57)【要約】
【課題】ゲート電極の形成不良を抑制すること。
【解決手段】実施形態の半導体装置は、ゲート電極と、ゲート電極の側壁を覆う酸化層と、酸化層を介してゲート電極の側壁を覆う窒化層と、を備え、ゲート電極は、下端部よりも上端部の幅が広い導電層の単体であり、酸化層は、ゲート電極の下端部を覆う部分において、ゲート電極の上端部を覆う部分よりも厚い。
【選択図】図１
【解決手段】実施形態の半導体装置は、ゲート電極と、ゲート電極の側壁を覆う酸化層と、酸化層を介してゲート電極の側壁を覆う窒化層と、を備え、ゲート電極は、下端部よりも上端部の幅が広い導電層の単体であり、酸化層は、ゲート電極の下端部を覆う部分において、ゲート電極の上端部を覆う部分よりも厚い。
【選択図】図１
【特許請求の範囲】
【請求項1】
ゲート電極と、
前記ゲート電極の側壁を覆う酸化層と、
前記酸化層を介して前記ゲート電極の側壁を覆う窒化層と、を備え、
前記ゲート電極は、
下端部よりも上端部の幅が広い導電層の単体であり、
前記酸化層は、
前記ゲート電極の下端部を覆う部分において、前記ゲート電極の上端部を覆う部分よりも厚い、
半導体装置。
前記ゲート電極の側壁を覆う酸化層と、
前記酸化層を介して前記ゲート電極の側壁を覆う窒化層と、を備え、
前記ゲート電極は、
下端部よりも上端部の幅が広い導電層の単体であり、
前記酸化層は、
前記ゲート電極の下端部を覆う部分において、前記ゲート電極の上端部を覆う部分よりも厚い、
半導体装置。
【請求項2】
前記ゲート電極は、
第１の幅を有する第１の領域と、
前記第１の領域の上方に位置し、前記第１の幅より広い第２の幅を有する第２の領域と、を含み、
前記第１の領域から前記第２の領域へと至る側壁部分に段差を有する、
請求項１に記載の半導体装置。
第１の幅を有する第１の領域と、
前記第１の領域の上方に位置し、前記第１の幅より広い第２の幅を有する第２の領域と、を含み、
前記第１の領域から前記第２の領域へと至る側壁部分に段差を有する、
請求項１に記載の半導体装置。
【請求項3】
前記酸化層は、
前記第１の領域の側壁部分に設けられた第１の酸化層と、
前記第２の領域の側壁部分に設けられ、少なくとも前記第１の酸化層よりも第１の導電型の不純物を多く含有する第２の酸化層と、を含む、
請求項２に記載の半導体装置。
前記第１の領域の側壁部分に設けられた第１の酸化層と、
前記第２の領域の側壁部分に設けられ、少なくとも前記第１の酸化層よりも第１の導電型の不純物を多く含有する第２の酸化層と、を含む、
請求項２に記載の半導体装置。
【請求項4】
前記ゲート電極の側壁は、
上方へ向かって広がっていくテーパ形状を少なくとも一部に有する、
請求項１に記載の半導体装置。
上方へ向かって広がっていくテーパ形状を少なくとも一部に有する、
請求項１に記載の半導体装置。
【請求項5】
前記酸化層は、
前記ゲート電極のテーパ部分の下端部を覆う部分から上端部を覆う部分へ向かって含有量が低下していく第１の導電型の不純物を含む、
請求項４に記載の半導体装置。
前記ゲート電極のテーパ部分の下端部を覆う部分から上端部を覆う部分へ向かって含有量が低下していく第１の導電型の不純物を含む、
請求項４に記載の半導体装置。
【請求項6】
第１の導電型の不純物の含有量が異なる第１及び第２の半導体層をこの順に基板上に形成し、
前記基板の面に沿う第１の方向に延びるライン状に、前記第１及び第２の半導体層を加工し、
ライン状に加工された前記第１及び第２の半導体層の延伸方向と交差する第２の方向の両側の側壁を、前記不純物の含有量に応じた酸化速度で酸化して、前記第１の半導体層の側壁を覆う第１の酸化層と、前記第２の半導体層の側壁を覆う第２の酸化層とを形成し、
酸化処理後の前記第１及び第２の半導体層の側壁を覆う窒化層を形成し、
前記第１及び第２の半導体層を除去して、前記窒化層で挟まれた領域に空隙を形成し、
前記空隙に導電層を充填してゲート電極を形成する、
半導体装置の製造方法。
前記基板の面に沿う第１の方向に延びるライン状に、前記第１及び第２の半導体層を加工し、
ライン状に加工された前記第１及び第２の半導体層の延伸方向と交差する第２の方向の両側の側壁を、前記不純物の含有量に応じた酸化速度で酸化して、前記第１の半導体層の側壁を覆う第１の酸化層と、前記第２の半導体層の側壁を覆う第２の酸化層とを形成し、
酸化処理後の前記第１及び第２の半導体層の側壁を覆う窒化層を形成し、
前記第１及び第２の半導体層を除去して、前記窒化層で挟まれた領域に空隙を形成し、
前記空隙に導電層を充填してゲート電極を形成する、
半導体装置の製造方法。
【請求項7】
前記第１の半導体層における前記不純物の含有量を前記第２の半導体層よりも高め、あるいは、前記第２の半導体層には前記不純物を添加せず、前記第１の半導体層の酸化速度を前記第２の半導体層よりも高めて、酸化後の前記第１の半導体層の前記第２の方向の幅を、酸化後の前記第２の半導体層の前記第２の方向の幅よりも狭くする、
請求項６に記載の半導体装置の製造方法。
請求項６に記載の半導体装置の製造方法。
【請求項8】
前記第１の半導体層における前記不純物の含有量を前記第２の半導体層よりも低くし、あるいは、前記第１の半導体層には前記不純物を添加せず、前記第１の半導体層の酸化速度を前記第２の半導体層よりも低くして、酸化後の前記第１の半導体層の前記第２の方向の幅を、酸化後の前記第２の半導体層の前記第２の方向の幅よりも広くする、
請求項６に記載の半導体装置の製造方法。
請求項６に記載の半導体装置の製造方法。
【請求項9】
酸化後の前記第１の半導体層を含む前記第１の酸化層の前記第２の方向の幅を、酸化後の前記第２の半導体層を含む前記第２の酸化層の前記第２の方向の幅よりも狭くする、
請求項８に記載の半導体装置の製造方法。
請求項８に記載の半導体装置の製造方法。
【請求項10】
前記第１及び第２の半導体層を除去するとともに、前記第１及び第２の酸化層を除去する、
請求項９に記載の半導体装置の製造方法。
請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
ＣＭＯＳトランジスタ等を含む半導体装置では、リプレースメント技術を用いてゲート電極が形成される場合がある。リプレースメント技術によれば、ポリシリコン層等の犠牲層で形成した仮の電極構造を位置決めに用いて基板中に不純物を拡散させる。その後、この電極構造を覆う窒化層等を形成して犠牲層を除去し、窒化層内に生じた空隙に金属層等の導電層を充填してゲート電極を形成する。
【0003】
しかしながら、空隙内に犠牲層残りが生じたり、空隙内への導電層の充填が不完全となってボイドが生じたりといった、ゲート電極の形成不良が発生してしまう場合がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２００５／０２１４９８７号明細書
【特許文献2】米国特許出願公開第２００５／０２６９６４４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
１つの実施形態は、ゲート電極の形成不良を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
実施形態の半導体装置は、ゲート電極と、前記ゲート電極の側壁を覆う酸化層と、前記酸化層を介して前記ゲート電極の側壁を覆う窒化層と、を備え、前記ゲート電極は、下端部よりも上端部の幅が広い導電層の単体であり、前記酸化層は、前記ゲート電極の下端部を覆う部分において、前記ゲート電極の上端部を覆う部分よりも厚い。
【図面の簡単な説明】
【0007】
【図1】実施形態１にかかる半導体装置の構成の一例を示す断面図。
【図2】実施形態１にかかる半導体装置の製造方法の手順の一部を順に例示する断面図。
【図3】実施形態１にかかる半導体装置の製造方法の手順の一部を順に例示する断面図。
【図4】比較例にかかる半導体装置の製造方法の手順の一部を例示する断面図。
【図5】実施形態１にかかる半導体装置の製造方法に用いられる酸化処理により形成される酸化シリコン層の厚さと不純物の濃度との関係を示すグラフ。
【図6】実施形態１の変形例１にかかる半導体装置の構成の一例を示す断面図。
【図7】実施形態１の変形例１にかかる半導体装置の製造方法の手順の一部を例示する断面図。
【図8】実施形態１の変形例１にかかる半導体装置の構成の他の例を示す断面図。
【図9】実施形態１の変形例１にかかる半導体装置の構成の更に他の例を示す断面図。
【図10】実施形態１の変形例２にかかる半導体装置の構成の一例を示す断面図。
【図11】実施形態１の変形例２にかかる半導体装置の製造方法の手順の一部を例示する断面図。
【図12】実施形態２にかかる半導体装置の構成の一例を示す断面図。
【図13】実施形態２にかかる半導体装置の製造方法の手順の一部を例示する断面図。
【発明を実施するための形態】
【0008】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【0009】
［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。
以下、図面を参照して実施形態１について詳細に説明する。
【0010】
（半導体装置の構成）
図１は、実施形態１にかかる半導体装置１００の構成の一例を示す断面図である。なお、本明細書において、後述するトランジスタ１０等が形成される基板１１０の面を上面とし、トランジスタ１０のゲート電極１５０に接続されるコンタクトＣＧの延伸方向において、ゲート電極１５０との接続端が半導体装置１の下方側であるものとする。
図１は、実施形態１にかかる半導体装置１００の構成の一例を示す断面図である。なお、本明細書において、後述するトランジスタ１０等が形成される基板１１０の面を上面とし、トランジスタ１０のゲート電極１５０に接続されるコンタクトＣＧの延伸方向において、ゲート電極１５０との接続端が半導体装置１の下方側であるものとする。
【0011】
また、以下の図面において、Ｘ方向およびＹ方向はいずれも基板１１０の上面に沿う方向であり、互いに直交している。また、本明細書において、以下に述べるゲート電極１５０の延伸方向を第１の方向とも呼ぶことがある。第１の方向は、例えばＹ方向に沿う方向である。また、本明細書において、ゲート電極１５０の延伸方向と交差するゲート長Ｌに沿う方向を第２の方向とも呼ぶことがある。第２の方向は、例えばＸ方向に沿う方向である。
【0012】
図１に示すように、半導体装置１００は、基板１１０上に設けられた、トランジスタ１０、層間絶縁層１６０、及びコンタクトＣＧ．ＣＳを備える。
【0013】
基板１１０は、例えばシリコン基板等の半導体基板である。基板１１０におけるトランジスタ１０の形成領域には、所定の導電型の不純物が拡散され、ソース／ドレイン領域１１２を形成している。トランジスタ１０直下の領域を含め、ソース／ドレイン領域１１２の外縁部に、ソース／ドレイン領域１１２よりも不純物の濃度が高いハロー（Ｈａｌｏ）領域１１３が形成されていてもよい。
【0014】
基板１１０上には、ソース／ドレイン領域１１２の一部領域と上下方向に重なり合うように、トランジスタ１０が設けられている。トランジスタ１０は、ゲート電極１５０、ゲート絶縁層１２０、及びスペーサ層１３１，１３２，１４０を備える。ただし、ソース／ドレイン領域１１２及びハロー領域１１３をトランジスタ１０の構成に含めてもよい。
【0015】
ゲート電極１５０は、例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）、及びチタンアルミニウム（ＡｌＴｉ）の少なくともいずれかを含む金属層である。
【0016】
ゲート電極１５０は、基板１１０の上面に沿って所定方向に基板１１０上を延びるライン状に構成されている。ゲート電極１５０の延伸方向と交差する方向において、ゲート電極１５０の上端部の幅は、ゲート電極１５０の下端部の幅よりも広い。なお、ゲート電極１５０の延伸方向と交差する方向におけるゲート電極１５０の下端部の幅をゲート長Ｌとも呼ぶ。ゲート電極１５０の下端部は、両端部においてそれぞれ、ソース／ドレイン領域１１２の一部領域と上下方向に重なり合っている。
【0017】
ゲート電極１５０は、より具体的には、ゲート長Ｌに沿う方向に第１の幅としての所定幅を有し、下端部から所定の高さ位置に至る下部領域１５０ａと、下部領域１５０ａの幅よりも総じて広い第２の幅としての所定幅を有し、下部領域１５０ａの上端部からゲート電極１５０の上端部に至る上部領域１５０ｂと、を含む。第１の領域としての下部領域１５０ａと、第２の領域としての上部領域１５０ｂとの境界部分では、ゲート電極１５０の幅は不連続に変化する。これにより、ゲート電極１５０は、下部領域１５０ａと上部領域１５０ｂとの境界部分の側壁に段差を有する。
【0018】
ゲート絶縁層１２０は、例えば酸化ハフニウム、及び酸化ジルコニウムの少なくともいずれかを含むＨｉｇｈ－ｋ絶縁層である。ゲート絶縁層１２０は、ゲート電極１５０の側壁および下端部を覆っている。すなわち、ゲート電極１５０は、ゲート絶縁層１２０を介して基板１１０上に設けられている。
【0019】
このように、トランジスタ１０は、例えばＨｉｇｈ－ｋ絶縁層のゲート絶縁層を備えるメタルゲート構造を有している。
【0020】
酸化層としてのスペーサ層１３１，１３２は、例えば酸化シリコン層等であって、スペーサ層１３１，１３２のうちスペーサ層１３１は、所定の導電型の不純物を含んでいる。不純物としては、ボロン等のＰ型の不純物、または、ホウ素およびヒ素等のＮ型の不純物のいずれであってもよく、これらの不純物の少なくとも１つであってよい。
【0021】
第１の酸化層としてのスペーサ層１３１は、ゲート電極１５０の下部領域１５０ａ部分の側壁を所定の厚さで覆っている。第２の酸化層としてのスペーサ層１３２は、スペーサ層１３１よりも薄く、ゲート電極１５０の上部領域１５０ｂ部分の側壁を覆っている。ゲート長Ｌに沿う方向において、ゲート電極１５０を含めたスペーサ層１３１の幅は、ゲート電極１５０を含めたスペーサ層１３２の幅よりも総じて広い。
【0022】
窒化層としてのスペーサ層１４０は、窒化シリコン層等であり、スペーサ層１３１，１３２を介してゲート電極１５０の側壁を覆っている。スペーサ層１４０が、窒化シリコン層の他、酸窒化シリコン層等の異種層を含む多層構造を有していてもよい。
【0023】
層間絶縁層１６０は、例えば酸化シリコン層等であって、基板１１０上に設けられたトランジスタ１０の全体を覆う。層間絶縁層１６０は、充分な厚さでトランジスタ１０を覆うことで、平坦な上面を有している。層間絶縁層１６０の形成後、上面が平坦化されていてもよい。
【0024】
コンタクトＣＧ，ＣＳは、それぞれトランジスタ１０の各部に接続される。コンタクトＣＧは、層間絶縁層１６０を貫通して、トランジスタ１０のゲート電極１５０の上端部に接続されている。コンタクトＣＳは、層間絶縁層１６０を貫通して、基板１１０の表面のソース／ドレイン領域１１２にそれぞれ接続されている。ソース／ドレイン領域１１２の表面に図示しないサリサイド層が設けられることにより、コンタクトＣＳがこれらのサリサイド層を介してソース／ドレイン領域１１２に接続されていてもよい。
【0025】
（半導体装置の製造方法）
次に、図２及び図３を用いて、実施形態１の半導体装置１の製造方法について説明する。図２及び図３は、実施形態にかかる半導体装置１の製造方法の手順の一部を順に例示する断面図である。
次に、図２及び図３を用いて、実施形態１の半導体装置１の製造方法について説明する。図２及び図３は、実施形態にかかる半導体装置１の製造方法の手順の一部を順に例示する断面図である。
【0026】
図２（ａ）に示すように、シリコン基板等の基板１１０の上方に、犠牲層１７１，１７２及びキャップ層１８０をこの順に形成する。第１の半導体層としての犠牲層１７１は、例えば所定の導電型の不純物を含むポリシリコン層等である。第２の半導体層としての犠牲層１７２は、例えば不可避不純物を除き、不純物が添加されないノンドープのポリシリコン層等である。キャップ層１８０は、例えば窒化シリコン層等である。
【0027】
犠牲層１７１に添加する不純物としては、ボロン等のＰ型の不純物、または、ホウ素およびヒ素等のＮ型の不純物のいずれであってもよく、これらの不純物の少なくとも１つであってよい。このような不純物を添加しつつ、ポリシリコン層等を成膜することで、所定の含有量で不純物を含む犠牲層１７１が得られる。このとき、犠牲層１７１中の不純物の濃度としては、例えば１×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましい。
【0028】
これらの犠牲層１７１，１７２及びキャップ層１８０は、基板１１０の上面に沿って所定方向に基板１１０上を延びるライン状に加工されている。このような犠牲層１７１，１７２及びキャップ層１８０は、基板１１０の全面を覆うこれらの層を形成した後、レジストパターン等を介してこれらの層を、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングにより加工することで得られる。
【0029】
ＲＩＥ等の異方性エッチングを用いることで、これらの犠牲層１７１，１７２の延伸方向と交差する方向における幅が、上端部から下端部に向かって広がっていくテーパ形状、または、上端部と下端部とで略等しいストレート形状となった犠牲層１７１，１７２が得られる。
【0030】
図２（ｂ）に示すように、酸素等の酸化雰囲気中でアニール処理を行うことにより、犠牲層１７１，１７２の側壁部分を酸化させる。このとき、所定の導電型の不純物を含む犠牲層１７１は、ノンドープのポリシリコン層等である犠牲層１７２よりも高い酸化速度で酸化される。一方、犠牲層１７２の上面は、キャップ層１８０で覆われているため、上記酸化処理を受けない。
【0031】
これにより、犠牲層１７１，１７２の側壁表面から、それぞれ所定深さまで酸化が進行し、未酸化の犠牲層１７１，１７２のそれぞれの側壁を覆う酸化シリコン層等のスペーサ層１３１，１３２が形成される。つまり、これらのスペーサ層１３１，１３２は、犠牲層１７１，１７２の側壁が酸化されて形成された層である。
【0032】
上述のように、犠牲層１７１の酸化速度は比較的高いため、これらの犠牲層１７１，１７２の延伸方向と交差する方向において、未酸化の状態で残った犠牲層１７１の幅は、未酸化の状態で残った犠牲層１７２の幅よりも狭い。また、犠牲層１７１の側壁を覆うスペーサ層１３１は、犠牲層１７２の側壁を覆うスペーサ層１３２よりも厚い。
【0033】
また、スペーサ層１３１，１３２は、酸化による体積膨張を起こしている。このため、犠牲層１７１，１７２の延伸方向と交差する方向において、未酸化の犠牲層１７１を含めたスペーサ層１３１の幅は、酸化処理前の犠牲層１７１の幅よりも広くなっている。同様に、未酸化の犠牲層１７２を含めたスペーサ層１３２の幅は、酸化処理前の犠牲層１７２の幅よりも広くなっている。
【0034】
更に、未酸化の犠牲層１７１を含めたスペーサ層１３１の幅は、未酸化の犠牲層１７２を含めたスペーサ層１３２の幅よりも広くなる。これらの幅は、スペーサ層１３１とスペーサ層１３２との界面の高さ位置で例えば不連続に変化し、スペーサ層１３１とスペーサ層１３２との界面の高さ位置には段差が生じている。
【0035】
図２（ｃ）に示すように、基板１１０の上面に所定の導電型の不純物を注入し、熱によって拡散させる。このとき、犠牲層１７１，１７２、スペーサ層１３１，１３２、及びキャップ層１８０によって、これらの構成の直下の基板１１０には不純物が拡散されない。これにより、犠牲層１７１，１７２の形成位置に対して、セルフアライメント方式で不純物の拡散位置が調整されて、基板１１０の表面にソース／ドレイン領域１１２が形成される。
【0036】
この後、以下に示すように、基板１１０にハロー領域１１３を形成してもよい。
【0037】
図２（ｄ）に示すように、ハロー領域１１３を形成する際は、犠牲層１７１，１７２、スペーサ層１３１，１３２、及びキャップ層１８０の形成位置の基板１１０に対し、不純物のイオンを斜交させて注入し、熱拡散させる。このとき、ソース／ドレイン領域１１２自体も、犠牲層１７１，１７２の下方領域に若干延伸してもよい。これにより、ソース／ドレイン領域１１２の外縁部に、ソース／ドレイン領域１１２よりも不純物の濃度が高いハロー領域１１３が形成される。
【0038】
このように、基板１１０に不純物の斜交イオンを注入してハロー領域１１３を形成する際、犠牲層１７１，１７２の側壁を覆うスペーサ層１３１，１３２を、後にゲート電極１５０直下となる領域を避けて不純物を注入させるためのオフセットスペーサとして機能させることができる。
【0039】
図２（ｅ）に示すように、スペーサ層１３１，１３２を介して、犠牲層１７１，１７２の側壁を覆う窒化シリコン層等のスペーサ層１４０を形成する。スペーサ層１４０は、直接的にキャップ層１８０の側壁をも覆う。
【0040】
図２（ｆ）に示すように、犠牲層１７１，１７２、スペーサ層１３１，１３２，１４０、及びキャップ層１８０の全体を覆う層間絶縁層１６０を形成する。
【0041】
図２（ｇ）に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等によって、キャップ層１８０が除去されるまで層間絶縁層１６０の表面を研磨する。
【0042】
より詳細には、キャップ層１８０をストッパ層として、キャップ層１８０の上面に到達するまで層間絶縁層１６０を研磨する。その後、キャップ層１８０が除去されるまで、追加の研磨処理を行う。これにより、スペーサ層１３２，１４０に挟まれた犠牲層１７２が、層間絶縁層１６０の上面に露出する。
【0043】
【0044】
図２（ｈ）に示すように、層間絶縁層１６０の上面に露出した犠牲層１７２、及び犠牲層１７２の下層の犠牲層１７１を順次除去する。これらの犠牲層１７１，１７２は、例えばポリシリコン層等を溶解させる薬液を用いたウェットエッチング等により除去することが可能である。これにより、スペーサ層１３２，１４０に挟まれた領域に空隙１５０ｇが形成される。この空隙１５０ｇは、除去された未酸化部分の犠牲層１７１，１７２の形状に対応して、上端部側の幅が下端部側の幅より広く、上端部と下端部との間に段差を有している。
【0045】
図３（ａ）に示すように、スペーサ層１３２，１４０に挟まれた空隙１５０ｇ内の底面および側壁に、Ｈｉｈｇ－ｋ絶縁層等のゲート絶縁層１２０を形成する。ゲート絶縁層１２０は略均一な厚さで形成されるため、ゲート絶縁層１２０を形成した後も、上端部側の幅が下端部側の幅より広く、上端部と下端部との間に段差を有する上記の空隙１５０ｇの形状が維持される。
【0046】
図３（ｂ）に示すように、ゲート絶縁層１２０の更に内側の空隙１５０ｇ内に、所定の金属層を充填してゲート電極１５０を形成する。ゲート電極１５０は、空隙１５０ｇの形状に対応する形状に形成される。すなわち、ゲート電極１５０は、所定幅を有する下部領域１５０ａと、下部領域１５０ａより幅の広い上部領域１５０ｂとを含み、これらの下部領域１５０ａ及び上部領域１５０ｂの界面の高さ位置の側壁に段差を有することとなる。
【0047】
また、これにより、ゲート電極１５０とゲート絶縁層１２０とを備えるトランジスタ１０が形成される。
【0048】
図３（ｃ）に示すように、露出したゲート電極１５０等を覆うよう、層間絶縁層１６０を充分な厚さに積み増しする。このとき、層間絶縁層１６０の上面をＣＭＰ法等により平坦化してもよい。
【0049】
図３（ｄ）に示すように、層間絶縁層１６０を貫通し、トランジスタ１０のゲート電極１５０、及びソース／ドレイン領域１１２にそれぞれ到達する複数のコンタクトホールＣＬｇ，ＣＬｓを形成する。
【0050】
図３（ｅ）に示すように、コンタクトホールＣＬｇ，ＣＬｓ内に導電層を充填して、ゲート電極１５０に接続されるコンタクトＣＧ、及びソース／ドレイン領域１１２にそれぞれ接続されるコンタクトＣＳを形成する。
【0051】
以上により、実施形態１の半導体装置１００が製造される。
【0052】
（比較例）
ゲート絶縁層としてＨｉｇｈ－ｋ絶縁層を用いたメタルゲート構造のトランジスタを備える半導体装置が知られている。Ｈｉｇｈ－ｋ絶縁層のような誘電率が比較的高い絶縁層を用いることで、ゲート絶縁層を厚く形成して、トランジスタのリーク電流を抑制することができる。
ゲート絶縁層としてＨｉｇｈ－ｋ絶縁層を用いたメタルゲート構造のトランジスタを備える半導体装置が知られている。Ｈｉｇｈ－ｋ絶縁層のような誘電率が比較的高い絶縁層を用いることで、ゲート絶縁層を厚く形成して、トランジスタのリーク電流を抑制することができる。
【0053】
Ｈｉｇｈ－ｋ絶縁層は、熱による変性を受けやすいため、ソース／ドレイン領域の形成時には、犠牲層を用いた電極構造によりセルフアライメント方式で不純物を基板に注入して熱拡散させる手法が採られる場合がある。しかしながら、犠牲層を金属層等の導電層に置き換えてゲート電極を形成する際に、ゲート電極の形成不良が生じてしまう場合がある。以下の図４にゲート電極に発生する形成不良の例を示す。
【0054】
図４は、比較例にかかる半導体装置の製造方法の手順の一部を例示する断面図である。
【0055】
図４（ａ）に示すように、ポリシリコン層等の犠牲層１７０ｘと、窒化シリコン層等のキャップ層１８０ｘとをこの順に基板１１０ｘ上に形成する。犠牲層１７０ｘは、不純物が添加されないノンドープのポリシリコン層等である。
【0056】
犠牲層１７０ｘとキャップ層１８０ｘとはライン状に加工されている。このとき、犠牲層１７０ｘは、上端部から下端部に向かって幅が広くなるテーパ形状、すなわち、順テーパ形状、またはストレート形状に形成されることが一般的である。
【0057】
図４（ｂ）に示すように、犠牲層１７０ｘ及びキャップ層１８０ｘを用いたセルフアライメント方式で、基板１１０ｘに不純物を注入してソース／ドレイン領域１１２ｘ、及びハロー領域１１３ｘを形成する。
【0058】
図４（ｃ）に示すように、犠牲層１７０ｘとキャップ層１８０ｘとの側壁を覆う窒化シリコン層等のスペーサ層１４０ｘを形成する。更に、これらの構成を覆う層間絶縁層１６０ｘを形成する。
【0059】
図４（ｄ）に示すように、ＣＭＰ法等により、キャップ層１８０ｘをストッパ層として層間絶縁層１６０ｘを研磨し、更に追加研磨によってキャップ層１８０ｘを除去する。これにより、層間絶縁層１６０ｘの上面に、犠牲層１７０ｘの上端部が露出する。
【0060】
【0061】
図４（ｅ）に示すように、層間絶縁層１６０ｘの上面に露出した犠牲層１７０ｘを、ウェットエッチング等により除去する。しかしながら、犠牲層１７０ｘの上端部の幅は、下端部の幅以下となっている。このため、犠牲層１７０ｘ下端部の幅方向両端部まで薬液が到達し難く、図４（ｅ）に示す例では、犠牲層１７０ｘが除去されて生じた空隙１５０ｇの底面両端部に、犠牲層１７０ｘの除去残りが生じている。
【0062】
図４（ｆ）に示すように、犠牲層１７０ｘ除去後の空隙１５０ｇｘの底面および側壁にゲート絶縁層１２０ｘを形成し、更に、金属層を充填してゲート電極１５０ｘを形成する。しかしながら、犠牲層１７０ｘの上記形状のため、犠牲層１７０ｘ下端部の幅方向両端部まで金属層等の原料ガスが到達し難く、図４（ｆ）に示す例では、空隙１５０ｇｘ内に金属層が充分に充填されず、ゲート電極１５０ｘ下端部の幅方向両端部にボイド１５０ｖが発生している。
【0063】
このように、犠牲層１７０ｘの除去残りが発生し、またはゲート電極１５０ｘにボイド１５０ｖが含まれていると、ゲート電極１５０ｘ下端部の幅が狭くなり、所望のゲート長が得られない可能性がある。
【0064】
そこで、犠牲層１７０ｘをライン状に加工する際に、犠牲層１７０ｘを、上端部から下端部に向かって幅が狭くなるテーパ形状、すなわち、逆テーパ形状に形成することも考えられる。しかしながら、犠牲層１７０ｘを逆テーパ形状にするためには、例えばＲＩＥにおける反応性を高めて、犠牲層１７０ｘの側壁にサイドエッチングを発生させるなど、犠牲層１７０ｘにおける加工寸法の制御性が悪化してしまう恐れがある。
【0065】
また、基板１１０ｘに不純物を注入してソース／ドレイン領域１１２ｘ等を形成する際、不純物の透過を抑制するため、犠牲層１７０ｘの厚さを確保しなければならない。このようなアスペクト比の高いライン状の形状加工においては、犠牲層１７０ｘは、よりいっそう下端部が広がったテーパ形状となりやすい。
【0066】
実施形態１の半導体装置１００の製造方法によれば、犠牲層１７１における不純物の含有量を高め、また、犠牲層１７２には不純物を添加せず、犠牲層１７１の酸化速度を犠牲層１７２よりも高めて、酸化後の犠牲層１７１の延伸方向と交差する方向の幅を、酸化後の犠牲層１７２の幅よりも狭くする。
【0067】
上述のように、例えばポリシリコン層等の犠牲層１７１，１７２は、不純物の含有量が高くなるほど酸化速度が高まる。したがって、不純物の含有量が異なり、略等しい幅を有する犠牲層１７１，１７２を同一条件下で酸化すると、未酸化となって残る犠牲層１７１，１７２の幅を異ならせることができる。一例として、不純物の含有量と酸化速度との関係を図５に示す。
【0068】
図５は、実施形態１にかかる半導体装置１００の製造方法に用いられる酸化処理により形成される酸化シリコン層の厚さと不純物の濃度との関係を示すグラフである。
【0069】
図５（ａ）は、Ｎ型不純物として、リン（Ｐ）がドープされたシリコン層の酸化により形成される酸化シリコン層の厚さを示すグラフである。図５（ｂ）は、Ｐ型不純物として、フッ化ホウ素の分子イオン（ＢＦ２）がドープされたシリコン層の酸化により形成される酸化シリコン層の厚さを示すグラフである。
【0070】
また、図５（ａ）（ｂ）の横軸は、シリコン層に注入する際のそれぞれの不純物の濃度（ａｔｏｍｓ／ｃｍ２）であり、縦軸は、それぞれのシリコン層の酸化によって形成される酸化シリコン層の厚さ（ｎｍ）である。
【0071】
図５（ａ）（ｂ）に示すように、Ｎ型不純物、Ｐ型不純物ともに、シリコン層に注入される不純物の濃度が高まるほどシリコン層の酸化速度が高まり、シリコン層から形成される酸化シリコン層の厚さが増大する。
【0072】
不純物添加のこのような特性を利用した上記構成により、上層の犠牲層１７２が下層の犠牲層１７１よりも広い幅を有することとなり、例えば犠牲層１７１，１７２が除去された後の空隙１５０ｇの底面両端部に犠牲層１７１の除去残りが発生したり、ゲート電極１５０下端部の幅方向両端部にボイドが発生したりすることが抑制される。
【0073】
犠牲層の単一層を逆テーパ形状に形成する場合と異なり、個々の犠牲層１７１，１７２自体は、順テーパ形状またはストレート形状に形成することができるため、加工寸法の制御性を向上させることも可能である。
【0074】
よって、ゲート電極１５０の形成不良を抑制し、所望のゲート長Ｌにゲート電極１５０を形成することができる。
【0075】
また、上記のように、犠牲層１７１，１７２の側壁を酸化することで、例えば犠牲層１７１，１７２をライン状に加工する際に、犠牲層１７１，１７２の側壁に生じうるＬＥＲ（Ｌｉｎｅ Ｅｄｇｅ Ｒｏｕｇｈｎｅｓｓ）が、未酸化部分の犠牲層１７１，１７２の側壁において軽減されることが期待できる。これにより、未酸化部分の犠牲層１７１，１７２を鋳型として形成されるゲート電極１５０の側壁を平坦化できると考えられる。
【0076】
また、犠牲層１７１，１７２の酸化深度を異ならせることで、未酸化のまま残る犠牲層１７１，１７２の幅を制御することができる。したがって、例えば犠牲層１７１，１７２のライン幅を、当初は広く形成しておき、犠牲層１７１，１７２の酸化深度の調整により、未酸化の犠牲層１７１，１７２を細線化することも可能である。よって、高アスペクト比の精密なエッチング加工等を行うことなく、ゲート電極１５０を細線化することが容易となる。
【0077】
実施形態１の半導体装置１００によれば、上記製造方法により、ゲート電極１５０の幅が下端部よりも上端部で広く、スペーサ層１３１が、ゲート電極１５０の下端部を覆う部分においてゲート電極１５０の上端部覆う部分よりも厚いトランジスタ１０が得られる。
【0078】
実施形態１の半導体装置１００によれば、上記製造方法により、ゲート電極１５０の下部領域１５０ａの側壁部分に設けられたスペーサ層１３１と、ゲート電極１５０の上部領域１５０ｂの側壁部分に設けられ、少なくともスペーサ層１３１よりも所定の導電型の不純物を多く含有するスペーサ層１３２層と、を含む。
【0079】
例えば上述の比較例の製造方法等では、不純物の斜交イオンを注入してハロー領域を形成する際には、犠牲層１７０ｘの側壁に酸化シリコン層等のオフセットスペーサを形成し、ゲート電極１５０ｘの直下の領域に不純物が注入されてしまうことを抑制している。すなわち、比較例の製造方法では、オフセットスペーサを形成する処理が必要となるほか、オフセットスペーサの成形時に基板１１０ｘ上に凹凸が生じてしまう場合がある。このような基板１１０ｘの凹凸は経路抵抗上昇等の原因となって、トランジスタの特性が不安定になり得る。
【0080】
実施形態１のスペーサ層１３１，１３２は、上述のように、例えば基板１１０にハロー領域１１３を形成する前に犠牲層１７１，１７２の側壁に形成される。したがって、オフセットスペーサを別途形成しなくとも、これらのスペーサ層１３１，１３２をオフセットスペーサとしてハロー領域１１３を形成することが可能である。よって、半導体装置１００の製造プロセスを簡素化することができ、また、オフセットスペーサ成形時の基板１１０の凹凸も解消するため、経路抵抗上昇等を抑制してトランジスタ１０の特性をいっそう安定させることができる。
【0081】
なお、上述の実施形態１では、所定の導電型の不純物を含む犠牲層１７１と、ノンドープのポリシリコン層等である犠牲層１７２とを用いて、ゲート電極１５０の上記形状を得ることとした。しかし、下層の犠牲層１７１における酸化速度が、上層の犠牲層１７２における酸化速度より高ければ、上層の犠牲層１７２も不純物を含有していてよい。例えば同種の不純物を犠牲層１７１，１７２に添加する場合であれば、犠牲層１７１の不純物濃度を犠牲層１７２の不純物濃度より高めることで、犠牲層１７１，１７２の酸化速度を上記のように調整することができる。
【0082】
（変形例１）
次に、図６～図９を用いて、実施形態１の変形例１の半導体装置１０１～１０３について説明する。変形例１の半導体装置１０１～１０３においては、ゲート電極１５１～１５３が少なくとも一部にテーパ形状を有している点が、上述の実施形態１とは異なる。
次に、図６～図９を用いて、実施形態１の変形例１の半導体装置１０１～１０３について説明する。変形例１の半導体装置１０１～１０３においては、ゲート電極１５１～１５３が少なくとも一部にテーパ形状を有している点が、上述の実施形態１とは異なる。
【0083】
なお、以下の図面においては、上述の実施形態１の半導体装置１００と同様の構成には同様の符号を付し、その説明を省略することがある。
【0084】
図６は、実施形態１の変形例１にかかる半導体装置１０１の構成の一例を示す断面図である。
【0085】
図６に示すように、変形例１の半導体装置１０１が備えるトランジスタ１１は、ゲート電極１５１、ゲート絶縁層１２１、及びスペーサ層１３１～１３３，１４０を有している。ただし、ソース／ドレイン領域１１２及びハロー領域１１３をトランジスタ１１の構成に含めてもよい。
【0086】
ゲート電極１５１は、例えば上述の実施形態１のゲート電極１５０と同様の材質を含む金属層であり、基板１１０の上面に沿って所定方向に基板１１０上を延びるライン状に構成されている。ゲート電極１５１の延伸方向と交差するゲート長Ｌに沿う方向において、ゲート電極１５１の上端部の幅は、ゲート電極１５１の下端部の幅よりも広い。ゲート電極１５１の上端部と下端部との間の幅は、上方から下方へと小さくなるテーパ形状となっている。
【0087】
ゲート電極１５１は、より具体的には、上述の実施形態１のゲート電極１５０と同様、下部領域１５１ａと上部領域１５１ｂとを含む。ただし、上部領域１５１ｂは、上述の実施形態１の上部領域１５０ｂよりも薄く形成されている。下部領域１５１ａの厚さは、例えば上述の実施形態１の下部領域１５０ａの厚さと略等しくともよい。
【0088】
これらの下部領域１５０ａと上部領域１５０ｂとの間には、下部領域１５０ａ側から上部領域１５０ｂ側へと、ゲート長Ｌに沿う方向の幅が広がっていく中間領域１５１ｃが挿入されている。中間領域１５１ｃの上端部の幅は上部領域１５０ｂの幅と略等しく、中間領域１５１ｃの下端部の幅は下部領域１５０ａの幅と略等しくなっていることが好ましい。これにより、ゲート電極１５１の幅は、例えば下端部から上端部に亘って連続的に変化していく。
【0089】
ゲート絶縁層１２１は、例えば上述の実施形態１のゲート絶縁層１２０と同様、Ｈｉｇｈ－ｋ絶縁層等であり、ゲート電極１５１の側壁および下端部を覆っている。
【0090】
スペーサ層１３１は、上述の実施形態１と同様、所定の導電型の不純物を含み、ゲート電極１５１の下部領域１５１ａの側壁部分を所定の厚さで覆っている。スペーサ層１３２は、上述の実施形態１と同様、スペーサ層１３１よりも薄く、ゲート電極１５１の上部領域１５１ｂの側壁部分を覆っている。スペーサ層１３２は、不可避不純物を除き、不純物を含有していない。あるいは、スペーサ層１３２が、スペーサ層１３１よりも低い含有量で不純物を含んでいてもよい。
【0091】
スペーサ層１３３は、下方から上方へと厚さを減じながら、ゲート電極１５１の中間領域１５１ｃの側壁部分を覆っている。スペーサ層１３３は、上端部において、スペーサ層１３２の厚さと略等しい厚さを有し、下端部において、スペーサ層１３１の厚さと略等しい厚さを有していることが好ましい。
【0092】
また、スペーサ層１３３は、下方から上方へと含有量が減少していく所定の導電型の不純物を含んでいる。スペーサ層１３３の不純物は、スペーサ層１３３の上端部でスペーサ層１３２における不純物の含有量と略等しい含有量となっていることが好ましい。つまり、スペーサ層１３２に不純物が含有されない場合、スペーサ層１３３の上端部における不可避不純物以外の不純物の含有量は略ゼロとなっていることが好ましい。また、スペーサ層１３３の下端部において、不純物の含有量が、スペーサ層１３１における不純物の含有量と略等しくなっていることが好ましい。
【0093】
このようなトランジスタ１１を備える半導体装置１０１の製造方法について以下に説明する。
【0094】
図７は、実施形態１の変形例１にかかる半導体装置１０１の製造方法の手順の一部を例示する断面図である。
【0095】
図７（ａ）に示すように、シリコン基板等の基板１１０の上方に、犠牲層１７１，１７３，１７２及びキャップ層１８０をこの順に形成してライン状に加工する。キャップ層１８０は、上述の実施形態１と同様、例えば窒化シリコン層等である。
【0096】
犠牲層１７１は、上述の実施形態１と同様、例えば所定の導電型の不純物を含むポリシリコン層等である。犠牲層１７２は、上述の実施形態１と同様、例えば不可避不純物を除き、不純物が添加されない領域である。ただし、犠牲層１７２が、犠牲層１７１における不純物の添加量未満の不純物を含んでいてもよい。
【0097】
犠牲層１７３は、犠牲層１７１における不純物の添加量以下の不純物を含み、その不純物の添加量は下方から上方に向かって減少していく。犠牲層１７３における不純物の添加量は、下端部では犠牲層１７１における不純物の添加量と略等しく、上端部では犠牲層１７２における不純物の添加量と略等しいことが好ましい。つまり、犠牲層１７２に不純物が添加されていない場合には、犠牲層１７３上端部における不純物の添加量をゼロとすることができる。
【0098】
このような犠牲層１７３は、以下のように形成することができる。まず、犠牲層１７１における不純物の添加量以下の添加量で不純物を添加しつつ、犠牲層１７１上にポリシリコン層を形成していく。このとき、ポリシリコン層の厚さが増していくとともに不純物の添加量を減少させていく。犠牲層１７２に不純物が添加されていない場合には、その後、不純物の添加を停止して、ポリシリコン層の成膜を終了する。
【0099】
図７（ｂ）に示すように、酸素等の酸化雰囲気中でアニール処理を行うことにより、犠牲層１７１～１７３の側壁部分を酸化させる。このとき、犠牲層１７１の酸化速度は、犠牲層１７２の酸化速度よりも高い。犠牲層１７３の酸化速度は、犠牲層１７１の酸化速度以下である。また、犠牲層１７３の酸化速度は、下端部から上端部へ向かうほど低下する。
【0100】
これにより、未酸化の犠牲層１７１，１７２のそれぞれの側壁を覆う酸化シリコン層等のスペーサ層１３１，１３２が形成される。スペーサ層１３１は未酸化の犠牲層１７１の側壁を覆い、スペーサ層１３２は未酸化の犠牲層１７２の側壁を覆う。また、スペーサ層１３３は未酸化の犠牲層１７３の側壁を覆う。
【0101】
これらの犠牲層１７１～１７３の延伸方向と交差する方向において、未酸化の状態で残った犠牲層１７１の幅は、未酸化の状態で残った犠牲層１７２の幅よりも狭い。また、犠牲層１７１の側壁を覆うスペーサ層１３１は、犠牲層１７２の側壁を覆うスペーサ層１３２よりも厚い。
【0102】
また、犠牲層１７１～１７３の延伸方向と交差する方向において、未酸化の状態で残った犠牲層１７３の幅は未酸化の状態で残った犠牲層１７１の幅以上であり、その幅が上方へ向かって更に増していく。
【0103】
このとき、犠牲層１７３の下端部において、上述のように、例えば不純物を犠牲層１７１における不純物の添加量と略等しい添加量としておくことで、未酸化の犠牲層１７３の下端部を、未酸化の犠牲層１７１の幅と略等しい幅とすることができる。また、犠牲層１７３の上端部において、上述のように、例えば不純物を犠牲層１７２における不純物の添加量と略等しい添加量としておくことで、未酸化の犠牲層１７３の上端部を、未酸化の犠牲層１７２の幅と略等しい幅とすることができる。
【0104】
未酸化の犠牲層１７３の状態に対応して、犠牲層１７３の側壁部分を覆うスペーサ層１３３の厚さも、下端部から上端部へと向かって減じていく。
【0105】
このとき、犠牲層１７３の下端部において、上述のように、例えば不純物を犠牲層１７１における不純物の添加量と略等しい添加量としておくことで、スペーサ層１３３の下端部が、犠牲層１７１の側壁を覆うスペーサ層１３１の幅と略等しい幅となる。また、犠牲層１７３の上端部において、上述のように、例えば不純物を犠牲層１７２における不純物の添加量と略等しい添加量としておくことで、スペーサ層１３３の上端部が、犠牲層１７２の側壁を覆うスペーサ層１３２の幅と略等しい幅となる。
【0106】
これにより、未酸化の犠牲層１７１～１７３の延伸方向と交差する方向の幅が連続的に変化し、側壁に段差を有さない未酸化の犠牲層１７１～１７３を形成することができる。
【0107】
また、変形例１においても、未酸化の犠牲層１７１を含めたスペーサ層１３１の幅、未酸化の犠牲層１７２を含めたスペーサ層１３２の幅、及び未酸化の犠牲層１７３を含めたスペーサ層１３３の幅は、酸化時の体積膨張によって、それぞれ、酸化処理前の犠牲層１７１の幅、犠牲層１７２の幅、及び犠牲層１７３の幅よりも広くなっている。
【0108】
以上のことから、未酸化の犠牲層１７１を含めたスペーサ層１３１の幅は、未酸化の犠牲層１７２を含めたスペーサ層１３２の幅よりも広くなる。また、未酸化の犠牲層１７３を含めたスペーサ層１３３の幅は、下端部から上端部に向かって減少していく。
【0109】
図７（ｃ）に示すように、上述の実施形態１と同様、犠牲層１７１～１７３、スペーサ層１３１～１３３、及びキャップ層１８０を用いたセルフアライメント方式で、基板１１０にソース／ドレイン領域１１２を形成する。その後、ハロー領域１１３を形成してもよい。
【0110】
図７（ｄ）に示すように、上述の実施形態１と同様、スペーサ層１３１～１３３を介して犠牲層１７１～１７３の側壁を覆う窒化シリコン層等のスペーサ層１４０を形成し、更に、これらの構成全体を覆う層間絶縁層１６０を形成する。
【0111】
図７（ｅ）に示すように、上述の実施形態１と同様、ＣＭＰ法等により、キャップ層１８０をストッパ層として層間絶縁層１６０を研磨して、更に追加研磨によりキャップ層１８０を除去する。これにより、犠牲層１７２が層間絶縁層１６０の上面から露出する。
【0112】
図７（ｆ）に示すように、上述の実施形態１と同様、ウェットエッチング等により、犠牲層１７２，１７３，１７１を順次除去する。これにより、スペーサ層１３１～１３３，１４０に挟まれた空隙１５１ｇが形成される。
【0113】
図７（ｇ）に示すように、上述の実施形態１と同様、空隙１５１ｇの底面および側壁を覆うＨｉｇｈ－ｋ絶縁層等のゲート絶縁層１２１を形成する。
【0114】
図７（ｈ）に示すように、上述の実施形態１と同様、空隙１５１ｇ内に金属層を充填してゲート電極１５１を形成する。
【0115】
以上により、変形例１の半導体装置１０１が製造される。
【0116】
なお、上述の図６及び図７の例では、上述の実施形態１の例より犠牲層１７２を薄く形成し、不純物の添加量を層厚方向に異ならせた犠牲層１７３を犠牲層１７２の下層に挿入することとした。しかし、犠牲層１７１～１７３の層厚は適宜異ならせることができる。その場合の例を図８に示す。
【0117】
図８は、実施形態１の変形例１にかかる半導体装置１０２の構成の他の例を示す断面図である。
【0118】
図８に示すように、変形例１の半導体装置１０２が備えるトランジスタ１２は、ゲート電極１５２、ゲート絶縁層１２２、及びスペーサ層１３１～１３３，１４０を有している。ただし、ソース／ドレイン領域１１２及びハロー領域１１３をトランジスタ１２の構成に含めてもよい。
【0119】
ゲート電極１５２は、例えば上述の実施形態１のゲート電極１５０と同様の材質を含む金属層であり、基板１１０の上面に沿って所定方向に基板１１０上を延びるライン状に構成されている。ゲート電極１５２は、上述の変形例１のゲート電極１５１と同様、上部領域１５２ｂ、中間領域１５２ｃ、及び下部領域１５２ａを含んでおり、変形例１のゲート電極１５１と類似する形状を有する。
【0120】
ただし、ゲート電極１５２の下部領域１５２ａは、上述の変形例１のゲート電極１５１の下部領域１５２ａよりも薄く形成されている。一方、ゲート電極１５２の中間領域１５２ｃは、上述の変形例１のゲート電極１５１の中間領域１５２ｃよりも厚く形成されている。つまり、ゲート電極１５２は、上述の変形例１のゲート電極１５１よりも、テーパ形状となった部分が占める割合が高い。
【0121】
このようなゲート電極１５２は、例えば上述の変形例１の図７と同様の手法で形成することができる。このとき、最下層の犠牲層１７１の層厚を、変形例１の例よりも薄く形成し、その分、中間部分の犠牲層１７３を厚く形成することができる。
【0122】
また、上述の図６～図８の例では、不純物の添加量をそれぞれ一定に維持した犠牲層１７１，１７２を形成することとした。しかし、下端部から上端部まで不純物の添加量を異ならせた犠牲層１７３のみを形成してもよい。その場合の例を図９に示す。
【0123】
図９は、実施形態１の変形例１にかかる半導体装置１０３の構成の更に他の例を示す断面図である。
【0124】
図９に示すように、変形例１の半導体装置１０３が備えるトランジスタ１３は、ゲート電極１５３、ゲート絶縁層１２３、及びスペーサ層１３３，１４０を有している。ただし、ソース／ドレイン領域１１２及びハロー領域１１３をトランジスタ１３の構成に含めてもよい。
【0125】
ゲート電極１５３は、例えば上述の実施形態１のゲート電極１５０と同様の材質を含む金属層であり、基板１１０の上面に沿って所定方向に基板１１０上を延びるライン状に構成されている。ゲート電極１５３は、上述の変形例１のゲート電極１５１，１５２とは異なり、下端部から上端部に向かってゲート長Ｌに沿う方向の幅が広がっていくテーパ形状を全体に亘って有している。
【0126】
このようなゲート電極１５３は、例えば上述の変形例１の図７に示す犠牲層１７３を全体に亘って形成することで得られる。
【0127】
変形例１の半導体装置１０１～１０３の製造方法によれば、犠牲層１７３の厚さ方向において、犠牲層１７２側へ向かって不純物の含有量を犠牲層１７２における不純物の含有量に近づけていく。また、犠牲層１７３の厚さ方向において、犠牲層１７１から遠ざかるにつれて不純物の含有量を犠牲層１７１における不純物の含有量から異ならせていく。
【0128】
これらの処理の少なくともいずれかを行うことにより、未酸化の犠牲層１７１～１７３及び犠牲層１７１～１７３除去後の空隙が、少なくとも一部にテーパ形状を有することとなる。したがって、例えば空隙の底面両端部に犠牲層１７１の除去残りが発生したり、ゲート電極１５１下端部の幅方向両端部にボイドが発生したりすることがいっそう抑制される。
【0129】
よって、ゲート電極１５１～１５３の形成不良を抑制し、所望のゲート長Ｌにゲート電極１５１～１５３を形成することがいっそう容易となる。
【0130】
変形例１の半導体装置１０１～１０３によれば、上記製造方法により、ゲート電極１５１～１５３の側壁が、上方へ向かって広がっていくテーパ形状を少なくとも一部に有するトランジスタ１１が得られる。
【0131】
変形例１の半導体装置１０１～１０３、及びそれらの製造方法によれば、上述の実施形態１の半導体装置１００及びその製造方法と同様の効果を奏する。
【0132】
（変形例２）
次に、図１０及び図１１を用いて、実施形態１の変形例２の半導体装置１０４について説明する。変形例３の半導体装置１０４においては、トランジスタ１４がスペーサ層１３１，１３２等を有さない点が、上述の実施形態１とは異なる。
次に、図１０及び図１１を用いて、実施形態１の変形例２の半導体装置１０４について説明する。変形例３の半導体装置１０４においては、トランジスタ１４がスペーサ層１３１，１３２等を有さない点が、上述の実施形態１とは異なる。
【0133】
なお、以下の図面においては、上述の実施形態１の半導体装置１００と同様の構成には同様の符号を付し、その説明を省略することがある。
【0134】
図１０は、実施形態１の変形例２にかかる半導体装置１０４の構成の一例を示す断面図である。
【0135】
図１０に示すように、変形例２の半導体装置１０４が備えるトランジスタ１４は、ゲート電極１５０の側壁にスペーサ層１３１，１３２を有さない。すなわち、トランジスタ１４のスペーサ層１４０は、スペーサ層１３１，１３２を介することなく、ゲート絶縁層１２０を介してゲート電極１５０の側壁を覆っている。それ以外のトランジスタ１４の構成は、上述の実施形態１のトランジスタ１０と同様である。
【0136】
このようなトランジスタ１４を備える半導体装置１０４の製造方法について以下に説明する。
【0137】
図１１は、実施形態１の変形例２にかかる半導体装置１０４の製造方法の手順の一部を例示する断面図である。変形例２の半導体装置１０４の製造方法においても、例えば上述の実施形態１の図２（ａ）～図２（ｄ）と同様の処理が行われる。
【0138】
図１１（ａ）は、上述の実施形態１の図２（ｄ）の処理が終了した後の状態を示している。すなわち、基板１１０の上方には、犠牲層１７１，１７２及びキャップ層１８０がこの順に形成され、犠牲層１７１，１７２の一部が酸化されて、これらの側壁にそれぞれスペーサ層１３１，１３２が形成されている。また、基板１１０には、ソース／ドレイン領域１１２及びハロー領域１１３が形成済みである。
【0139】
図１１（ｂ）に示すように、例えばウェットエッチング等により、犠牲層１７１，１７２の側壁を覆うスペーサ層１３１，１３２を除去する。
【0140】
図１１（ｃ）に示すように、スペーサ層１３１，１３２が除去された犠牲層１７１，１７２の側壁を直接覆うスペーサ層１４０を形成し、更に、これらの構成全体を覆う層間絶縁層１６０を形成する。
【0141】
図１１（ｄ）に示すように、ＣＭＰ法等により、キャップ層１８０をストッパ層として層間絶縁層１６０を研磨し、更に、追加研磨によりキャップ層１８０を除去する。これにより、層間絶縁層１６０の上面に犠牲層１７２が露出する。
【0142】
図１１（ｅ）に示すように、ウェットエッチング等により、犠牲層１７２，１７１を順次除去して、スペーサ層１４０で挟まれた空隙１５０ｇを形成する。スペーサ層１３１，１３２を介さずに犠牲層１７１，１７２の側壁に形成されたスペーサ層１４０は、犠牲層１７１，１７２の形状に対応する形状を内側に有している。このため、犠牲層１７１，１７２の形状に対応して、層間絶縁層１６０の上面の開放端が底面より広い幅を有する空隙１５０ｇが得られる。
【0143】
図１１（ｆ）に示すように、空隙１５０ｇの底面および側壁を覆うＨｉｇｈ－ｋ絶縁層等のゲート絶縁層１２０を形成する。
【0144】
図１１（ｇ）に示すように、更に空隙１５０ｇ内に金属層を充填して、上端部の幅が下端部の幅より広いゲート電極１５０を形成する。
【0145】
以上により、変形例２の半導体装置１０４が製造される。
【0146】
変形例２の半導体装置１０４の製造方法によれば、スペーサ層１４０を形成する前にスペーサ層１３１，１３２を除去する。このような製造方法によっても、上述の実施形態１の半導体装置１００及びその製造方法と同様の効果を奏する。
【0147】
なお、スペーサ層１４０を形成する前にスペーサ層１３１，１３２を除去する変形例２の製造方法は、上述の変形例１の半導体装置１０１～１０３の製造方法に適用することも可能である。
【0148】
［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。上述の実施形態１及び変形例１，２においては、犠牲層１７１，１７２の形状に対応させてゲート電極１５０～１５３を形成する。実施形態２においては、犠牲層１７１，１７２に加えてスペーサ層１３１，１３２まで含めた形状に対応させてゲート電極を形成する点が、上述の実施形態１とは異なる。
以下、図面を参照して実施形態２について詳細に説明する。上述の実施形態１及び変形例１，２においては、犠牲層１７１，１７２の形状に対応させてゲート電極１５０～１５３を形成する。実施形態２においては、犠牲層１７１，１７２に加えてスペーサ層１３１，１３２まで含めた形状に対応させてゲート電極を形成する点が、上述の実施形態１とは異なる。
【0149】
なお、以下の図面においては、上述の実施形態１の半導体装置１００と同様の構成には同様の符号を付し、その説明を省略することがある。
【0150】
（半導体装置の構成）
図１２は、実施形態２にかかる半導体装置２００の構成の一例を示す断面図である。
図１２は、実施形態２にかかる半導体装置２００の構成の一例を示す断面図である。
【0151】
図１２に示すように、実施形態２の半導体装置２００が備えるトランジスタ２０は、ゲート電極２５０、ゲート絶縁層２２０、スペーサ層１４０を備える。ただし、ソース／ドレイン領域１１２及びハロー領域１１３をトランジスタ２０の構成に含めてもよい。
【0152】
ゲート電極２５０は、例えば上述の実施形態１のゲート電極１５０と同様の材質を含む金属層であり、基板１１０の上面に沿って所定方向に基板１１０上を延びるライン状に構成されている。ゲート電極２５０の延伸方向と交差するゲート長Ｌに沿う方向において、ゲート電極２５０の上端部の幅は、ゲート電極２５０の下端部の幅よりも広い。
【0153】
ゲート電極２５０は、より具体的には、ゲート長Ｌに沿う方向に所定幅を有し、下端部から所定の高さ位置に至る下部領域２５０ａと、下部領域２５０ａの幅よりも総じて広い幅を有し、下部領域２５０ａの上部位置からゲート電極２５０の上端部に至る上部領域２５０ｂと、を含む。下部領域２５０ａと上部領域２５０ｂとの境界部分では、ゲート電極２５０の幅は不連続に変化する。これにより、ゲート電極２５０は、下部領域２５０ａと上部領域２５０ｂとの境界部分の側壁に段差を有する。
【0154】
このように、実施形態２のゲート電極２５０は、上述の実施形態１のゲート電極１５０と類似する形状を有している。図１２の例では、ゲート電極２５０は全体的に、上述の実施形態１のゲート電極１５０の幅より広い幅を有しているが、ゲート電極２５０が実施形態１のゲート電極１５０と等しい幅に形成されていてもよい。
【0155】
ゲート絶縁層２２０は、例えば上述の実施形態１のゲート絶縁層１２０と同様、Ｈｉｇｈ－ｋ絶縁層等であり、ゲート電極２５０の側壁および下端部を覆っている。また、スペーサ層１４０は、ゲート絶縁層２２０を介してゲート電極２５０の側壁を覆っている。
【0156】
以上のように、実施形態２のトランジスタ２０は、全体として、上述の実施形態１の変形例２のトランジスタ１４と類似の構成を備えている。しかし、実施形態２のトランジスタ２０は、上述の実施形態１の変形例２とは異なる手法で製造される。
【0157】
（半導体装置の製造方法）
図１３は、実施形態２にかかる半導体装置２００の製造方法の手順の一部を例示する断面図である。
図１３は、実施形態２にかかる半導体装置２００の製造方法の手順の一部を例示する断面図である。
【0158】
図１３（ａ）に示すように、実施形態２の半導体装置２００の製造方法では、犠牲層１７１，１７２の形成順を入れ替える。すなわち、シリコン基板等の基板１１０の上方に、犠牲層１７２，１７１及びキャップ層１８０をこの順に形成してライン状に加工する。
【0159】
第１の半導体層としての犠牲層１７２は、上述の実施形態１と同様、例えばノンドープのポリシリコン層等である。第２の半導体層としての犠牲層１７１は、上述の実施形態１と同様、例えば所定の導電型の不純物が添加されたポリシリコン層等である。キャップ層１８０は、上述の実施形態１と同様、例えば窒化シリコン層等である。
【0160】
図１３（ｂ）に示すように、酸素等の酸化雰囲気中でアニール処理を行うことにより、犠牲層１７１．１７２の側壁部分を酸化させる。これにより、未酸化の犠牲層１７１，１７２のそれぞれの側壁を覆う酸化シリコン層等のスペーサ層１３１，１３２が形成される。
【0161】
このとき、犠牲層１７１の酸化速度は、犠牲層１７２の酸化速度よりも高い。したがって、これらの犠牲層１７１，１７２の延伸方向と交差する方向において、未酸化の状態で残った犠牲層１７１の幅は、未酸化の状態で残った犠牲層１７２の幅よりも狭い。また、犠牲層１７１の側壁を覆う第２の酸化層としてのスペーサ層１３１は、犠牲層１７２の側壁を覆う第１の酸化層としてのスペーサ層１３２よりも厚い。
【0162】
また、実施形態２においても、未酸化の犠牲層１７１を含めたスペーサ層１３１の幅、及び未酸化の犠牲層１７２を含めたスペーサ層１３２の幅は、酸化時の体積膨張によって、それぞれ、酸化処理前の犠牲層１７１の幅、及び犠牲層１７２の幅よりも広くなっている。
【0163】
以上のことから、犠牲層１７２の上層側に形成され、未酸化の犠牲層１７１を含めたスペーサ層１３１の幅は、基板１１０に近い側に形成され、未酸化の犠牲層１７２を含めたスペーサ層１３２の幅よりも広くなる。
【0164】
図１３（ｃ）に示すように、上述の実施形態１と同様、犠牲層１７１，１７２、スペーサ層１３１，１３２、及びキャップ層１８０を用いたセルフアライメント方式で、基板１１０にソース／ドレイン領域１１２を形成する。その後、ハロー領域１１３を形成してもよい。
【0165】
図１３（ｄ）に示すように、上述の実施形態１と同様、スペーサ層１３１，１３２を介して犠牲層１７１，１７２の側壁を覆う窒化シリコン層等のスペーサ層１４０を形成し、更に、これらの構成全体を覆う層間絶縁層１６０を形成する。
【0166】
図１３（ｅ）に示すように、上述の実施形態１と同様、ＣＭＰ法等により、キャップ層１８０をストッパ層として層間絶縁層１６０を研磨して、更に追加研磨によりキャップ層１８０を除去する。これにより、犠牲層１７１及びスペーサ層１３１が層間絶縁層１６０の上面から露出する。
【0167】
図１３（ｆ）に示すように、ウェットエッチング等により、犠牲層１７１，１７２を順次除去する。また、犠牲層１７１，１７２を除去する薬液とは異なる薬液を用いたウェットエッチング等により、スペーサ層１３１，１３２を順次除去する。これにより、スペーサ層１４０に挟まれた空隙２５０ｇが形成される。
【0168】
スペーサ層１３１，１３２を介して犠牲層１７１，１７２の側壁に形成されたスペーサ層１４０は、犠牲層１７１，１７２を含めたスペーサ層１３１，１３２の形状に対応する形状を内側に有している。このため、犠牲層１７１，１７２を含めたスペーサ層１３１，１３２の形状に対応して、層間絶縁層１６０の上面の開放端が底面より広い幅を有する空隙２５０ｇが得られる。
【0169】
図１３（ｇ）に示すように、空隙２５０ｇの底面および側壁を覆うＨｉｇｈ－ｋ絶縁層等のゲート絶縁層２２０を形成する。
【0170】
図１３（ｈ）に示すように、更に空隙２５０ｇ内に金属層を充填して、上端部の幅が下端部の幅より広いゲート電極２５０を形成する。
【0171】
以上により、実施形態２の半導体装置２００が製造される。
【0172】
実施形態２の半導体装置２００の製造方法によれば、基板１１０寄りの犠牲層１７２には不純物を添加せず、犠牲層１７２の酸化速度を上層の犠牲層１７１よりも低くして、酸化後の犠牲層１７２の延伸方向と交差する方向の幅を、酸化後の犠牲層１７１の幅よりも広くする。また、酸化処理後の犠牲層１７１，１７２の側壁を覆うスペーサ層１４０を形成し、犠牲層１７１，１７２を除去するとともに、スペーサ層１３１，１３２を除去する。このような製造方法によっても、上述の実施形態１の半導体装置１００及びその製造方法と同様の効果を奏する。
【0173】
なお、上述の実施形態２では、ノンドープのポリシリコン層等である犠牲層１７２を下層に形成し、所定の導電型の不純物を含む犠牲層１７１を上層に形成して、ゲート電極２５０の上記形状を得ることとした。しかし、実施形態２の製造方法においても、下層側の犠牲層１７２も、上層側の犠牲層１７１未満の添加量の不純物が添加されていてもよい。
【0174】
また、不純物の添加量の多い犠牲層１７１を、ノンドープまたは不純物の添加量の少ない犠牲層１７２の上層とし、スペーサ層１４０形成後に、犠牲層１７１，１７２とともにスペーサ層１３１，１３２を除去する実施形態２の製造方法は、上述の変形例１の半導体装置１０１～１０３の製造方法に適用することも可能である。
【0175】
この場合、下方から上方に向かって不純物の添加量が減少していく犠牲層を形成し、その犠牲層の側壁部分に形成される酸化シリコン層等のスペーサ層を含めた幅が、下方から上方に向かって広がっていくテーパ形状を少なくとも一部に有する構成を形成することができる。
【0176】
［その他の実施形態］
上述の実施形態１，２及び変形例１，２では、例えばポリシリコン層の犠牲層１７１～１７３を用いることとした。しかし、犠牲層にアモルファスシリコン層等、ポリシリコン層以外の材質を有する層を用いてもよい。
上述の実施形態１，２及び変形例１，２では、例えばポリシリコン層の犠牲層１７１～１７３を用いることとした。しかし、犠牲層にアモルファスシリコン層等、ポリシリコン層以外の材質を有する層を用いてもよい。
【0177】
上述の実施形態１，２及び変形例１，２では、犠牲層１７１～１７３の形成時に不純物を添加することとした。しかし、犠牲層１７１～１７３に不純物を含有させる手法はこれに限られない。例えば、ノンドープのポリシリコン層等を形成した後、イオン注入等によって、不純物を犠牲層に含有させてもよい。
【0178】
このとき、イオンの加速エネルギの調整、及びその後のアニール処理等によって、犠牲層の深さ方向の不純物の含有量を略均一に制御したり、あるいは、上方から下方へ向かって不純物の含有量が減じていくように制御したりすることが可能である。
【0179】
［付記］
以下、本発明の好ましい態様について付記する。
以下、本発明の好ましい態様について付記する。
【0180】
（付記１）
本発明の一態様によれば、
ゲート電極と、
前記ゲート電極の側壁を覆う酸化層と、
前記酸化層を介して前記ゲート電極の側壁を覆う窒化層と、を備え、
前記ゲート電極は、
下端部よりも上端部の幅が広い導電層の単体であり、
前記酸化層は、
前記ゲート電極の下端部を覆う部分において、前記ゲート電極の上端部を覆う部分よりも厚い、
半導体装置が提供される。
本発明の一態様によれば、
ゲート電極と、
前記ゲート電極の側壁を覆う酸化層と、
前記酸化層を介して前記ゲート電極の側壁を覆う窒化層と、を備え、
前記ゲート電極は、
下端部よりも上端部の幅が広い導電層の単体であり、
前記酸化層は、
前記ゲート電極の下端部を覆う部分において、前記ゲート電極の上端部を覆う部分よりも厚い、
半導体装置が提供される。
【0181】
（付記２）
上記の付記１の半導体装置において、
前記ゲート電極の側壁は、
上方へ向かって広がっていくテーパ形状を少なくとも一部に有する。
上記の付記１の半導体装置において、
前記ゲート電極の側壁は、
上方へ向かって広がっていくテーパ形状を少なくとも一部に有する。
【0182】
（付記３）
上記の付記２の半導体装置において、
前記酸化層は、
前記ゲート電極のテーパ部分の下端部を覆う部分から上端部を覆う部分へ向かって薄くなっていく。
上記の付記２の半導体装置において、
前記酸化層は、
前記ゲート電極のテーパ部分の下端部を覆う部分から上端部を覆う部分へ向かって薄くなっていく。
【0183】
（付記４）
上記の付記１の半導体装置において、
前記ゲート電極の下端部を覆うとともに、前記ゲート電極の側壁と前記酸化層との間に設けられたゲート絶縁層を更に備える。
上記の付記１の半導体装置において、
前記ゲート電極の下端部を覆うとともに、前記ゲート電極の側壁と前記酸化層との間に設けられたゲート絶縁層を更に備える。
【0184】
（付記５）
上記の付記４の半導体装置において、
前記ゲート電極は金属層であり、
前記ゲート絶縁層はＨｉｇｈ－ｋ絶縁層である。
上記の付記４の半導体装置において、
前記ゲート電極は金属層であり、
前記ゲート絶縁層はＨｉｇｈ－ｋ絶縁層である。
【0185】
（付記６）
上記の付記５の半導体装置において、
前記ゲート電極は、
チタン、窒化チタン、タンタル、窒化タンタル、ランタン、アルミニウム、及びチタンアルミニウムの少なくともいずれかを含む。
上記の付記５の半導体装置において、
前記ゲート電極は、
チタン、窒化チタン、タンタル、窒化タンタル、ランタン、アルミニウム、及びチタンアルミニウムの少なくともいずれかを含む。
【0186】
（付記７）
上記の付記５の半導体装置において、
前記ゲート絶縁層は、
酸化ハフニウム、及び酸化ジルコニウムの少なくともいずれかを含む。
上記の付記５の半導体装置において、
前記ゲート絶縁層は、
酸化ハフニウム、及び酸化ジルコニウムの少なくともいずれかを含む。
【0187】
（付記８）
本発明の他の態様によれば、
第１の導電型の不純物の含有量が異なる第１及び第２の半導体層をこの順に基板上に形成し、
前記基板の面に沿う第１の方向に延びるライン状に、前記第１及び第２の半導体層を加工し、
ライン状に加工された前記第１及び第２の半導体層の延伸方向と交差する第２の方向の両側の側壁を、前記不純物の含有量に応じた酸化速度で酸化して、前記第１の半導体層の側壁を覆う第１の酸化層と、前記第２の半導体層の側壁を覆う第２の酸化層とを形成し、
酸化処理後の前記第１及び第２の半導体層の側壁を覆う窒化層を形成し、
前記第１及び第２の半導体層を除去して、前記窒化層で挟まれた領域に空隙を形成し、
前記空隙に導電層を充填してゲート電極を形成する、
半導体装置の製造方法が提供される。
本発明の他の態様によれば、
第１の導電型の不純物の含有量が異なる第１及び第２の半導体層をこの順に基板上に形成し、
前記基板の面に沿う第１の方向に延びるライン状に、前記第１及び第２の半導体層を加工し、
ライン状に加工された前記第１及び第２の半導体層の延伸方向と交差する第２の方向の両側の側壁を、前記不純物の含有量に応じた酸化速度で酸化して、前記第１の半導体層の側壁を覆う第１の酸化層と、前記第２の半導体層の側壁を覆う第２の酸化層とを形成し、
酸化処理後の前記第１及び第２の半導体層の側壁を覆う窒化層を形成し、
前記第１及び第２の半導体層を除去して、前記窒化層で挟まれた領域に空隙を形成し、
前記空隙に導電層を充填してゲート電極を形成する、
半導体装置の製造方法が提供される。
【0188】
（付記９）
上記の付記８の半導体装置の製造方法において、
前記第１の半導体層の厚さ方向において、前記第２の半導体層側へ向かって前記不純物の含有量を前記第２の半導体層における前記不純物の含有量に近づけていくこと、及び、
前記第２の半導体層の厚さ方向において、前記第１の半導体層から遠ざかるにつれて前記不純物の含有量を前記第１の半導体層における前記不純物の含有量から異ならせていくこと、の少なくともいずれかを行う。
上記の付記８の半導体装置の製造方法において、
前記第１の半導体層の厚さ方向において、前記第２の半導体層側へ向かって前記不純物の含有量を前記第２の半導体層における前記不純物の含有量に近づけていくこと、及び、
前記第２の半導体層の厚さ方向において、前記第１の半導体層から遠ざかるにつれて前記不純物の含有量を前記第１の半導体層における前記不純物の含有量から異ならせていくこと、の少なくともいずれかを行う。
【0189】
（付記１０）
上記の付記８の半導体装置の製造方法において、
前記第１の半導体層における前記不純物の含有量を前記第２の半導体層よりも高め、あるいは、前記第２の半導体層には前記不純物を添加せず、前記第１の半導体層の酸化速度を前記第２の半導体層よりも高めて、酸化後の前記第１の半導体層の前記第２の方向の幅を、酸化後の前記第２の半導体層の前記第２の方向の幅よりも狭くする。
上記の付記８の半導体装置の製造方法において、
前記第１の半導体層における前記不純物の含有量を前記第２の半導体層よりも高め、あるいは、前記第２の半導体層には前記不純物を添加せず、前記第１の半導体層の酸化速度を前記第２の半導体層よりも高めて、酸化後の前記第１の半導体層の前記第２の方向の幅を、酸化後の前記第２の半導体層の前記第２の方向の幅よりも狭くする。
【0190】
（付記１１）
上記の付記１０の半導体装置の製造方法において、
酸化後の前記第１及び第２の半導体層の形状に対応する形状の前記空隙を形成し、
前記第２の方向において、第１の幅を下端部に有し、前記第１の幅より広い第２の幅を上端部に有する前記ゲート電極を形成する。
上記の付記１０の半導体装置の製造方法において、
酸化後の前記第１及び第２の半導体層の形状に対応する形状の前記空隙を形成し、
前記第２の方向において、第１の幅を下端部に有し、前記第１の幅より広い第２の幅を上端部に有する前記ゲート電極を形成する。
【0191】
（付記１２）
上記の付記１０の半導体装置の製造方法において、
前記第１及び第２の酸化層を介して前記第１及び第２の半導体層の側壁に前記窒化層を形成する。
上記の付記１０の半導体装置の製造方法において、
前記第１及び第２の酸化層を介して前記第１及び第２の半導体層の側壁に前記窒化層を形成する。
【0192】
（付記１３）
上記の付記１０の半導体装置の製造方法において、
前記窒化層を形成する前に前記第１及び第２の酸化層を除去する。
上記の付記１０の半導体装置の製造方法において、
前記窒化層を形成する前に前記第１及び第２の酸化層を除去する。
【0193】
（付記１４）
上記の付記８の半導体装置の製造方法において、
前記第１の半導体層における前記不純物の含有量を前記第２の半導体層よりも低くし、あるいは、前記第１の半導体層には前記不純物を添加せず、前記第１の半導体層の酸化速度を前記第２の半導体層よりも低くして、酸化後の前記第１の半導体層の前記第２の方向の幅を、酸化後の前記第２の半導体層の前記第２の方向の幅よりも広くする。
上記の付記８の半導体装置の製造方法において、
前記第１の半導体層における前記不純物の含有量を前記第２の半導体層よりも低くし、あるいは、前記第１の半導体層には前記不純物を添加せず、前記第１の半導体層の酸化速度を前記第２の半導体層よりも低くして、酸化後の前記第１の半導体層の前記第２の方向の幅を、酸化後の前記第２の半導体層の前記第２の方向の幅よりも広くする。
【0194】
（付記１５）
上記の付記１４の半導体装置の製造方法において、
酸化後の前記第１の半導体層を含む前記第１の酸化層の前記第２の方向の幅を、酸化後の前記第２の半導体層を含む前記第２の酸化層の前記第２の方向の幅よりも狭くする。
上記の付記１４の半導体装置の製造方法において、
酸化後の前記第１の半導体層を含む前記第１の酸化層の前記第２の方向の幅を、酸化後の前記第２の半導体層を含む前記第２の酸化層の前記第２の方向の幅よりも狭くする。
【0195】
（付記１６）
上記の付記１５の半導体装置の製造方法において、
前記第１及び第２の半導体層を除去するとともに、前記第１及び第２の酸化層を除去する。
上記の付記１５の半導体装置の製造方法において、
前記第１及び第２の半導体層を除去するとともに、前記第１及び第２の酸化層を除去する。
【0196】
（付記１７）
上記の付記１６の半導体装置の製造方法において、
酸化後の前記第１及び第２の半導体層を含む前記第１及び第２の酸化層の形状に対応する形状の前記空隙を形成し、
前記第２の方向において、第３の幅を下端部に有し、前記第３の幅より広い第４の幅を上端部に有する前記ゲート電極を形成する。
上記の付記１６の半導体装置の製造方法において、
酸化後の前記第１及び第２の半導体層を含む前記第１及び第２の酸化層の形状に対応する形状の前記空隙を形成し、
前記第２の方向において、第３の幅を下端部に有し、前記第３の幅より広い第４の幅を上端部に有する前記ゲート電極を形成する。
【0197】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0198】
１０～１４，２０…トランジスタ、１２０～１２３，２２０…ゲート絶縁層、１３１～１３３，１４０…スペーサ層、１５０～１５３，２５０…ゲート電極、１５０ａ～１５２ａ，２５０ａ…下部領域、１５０ｂ～１５２ｂ，２５０ｂ…上部領域、１５１ｃ，１５２ｃ…中間領域、１６０…層間絶縁層、１７１～１７３…犠牲層、１８０…キャップ層、ＣＧ、ＣＳ…コンタクト。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】