特開 2024-132591 半導体装置、半導体記憶装置、およびメモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024132591

(43)【公開日】2024-10-01

(54)【発明の名称】半導体装置、半導体記憶装置、およびメモリシステム

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240920BHJP

   G06F 13/16 20060101ALI20240920BHJP

【ＦＩ】

G06F12/00 560B

G06F13/16 510F

G06F13/16 520C

G06F13/16 520B

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023043425

(22)【出願日】2023-03-17

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】大友 吾一

(72)【発明者】

【氏名】鈴木 智明

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CB01

5B160MM01

(57)【要約】

【課題】データ転送の効率を向上させること。
【解決手段】半導体装置のコントローラは、第１データアウトプットコマンドの受信に応じて第１データアウトプットコマンドを第１メモリチップに送信し、第２データアウトプットコマンドの受信に応じて第２アウトプットコマンドを第２メモリチップに送信する。コントローラは、メモリコントローラから第１データアウトプットコマンドに対応した第１転送開始コマンドを受信する前に、第１転送開始コマンドを第１メモリチップに送信する。コントローラは、メモリコントローラから第２データアウトプットコマンドに対応した第２転送開始コマンドを受信する前に、第２転送開始コマンドを第２メモリチップに送信する。
【選択図】図６

【特許請求の範囲】

【請求項1】

メモリコントローラに第１チャネルを介して接続可能な第１インタフェースと、
複数のメモリチップに複数の第２チャネルを介して接続可能な第２インタフェースと、
バッファメモリと、
前記複数のメモリチップのうちの第１メモリチップに対する第１データアウトプットコマンドと、前記複数のメモリチップのうちの第２メモリチップに対する第２データアウトプットコマンドとを、前記第１インタフェースを介して前記メモリコントローラから受信し、前記第１メモリチップと前記第２メモリチップとは前記複数の第２チャネルのうちのそれぞれ異なる第２チャネルに接続されている、場合、
前記第１データアウトプットコマンドの受信に応じて前記第１データアウトプットコマンドを前記第１メモリチップに送信し、
前記第２データアウトプットコマンドの受信に応じて前記第２データアウトプットコマンドを前記第２メモリチップに送信し、
前記メモリコントローラから前記第１データアウトプットコマンドに対応した第１転送開始コマンドを受信する前に、前記第１転送開始コマンドを前記第１メモリチップに送信して、前記第１転送開始コマンドに応じて前記第１メモリチップから出力される第１リードデータ片の前記バッファメモリへの入力を開始し、
前記メモリコントローラから前記第２データアウトプットコマンドに対応した第２転送開始コマンドを受信する前に、前記第２転送開始コマンドを前記第２メモリチップに送信して、前記第２転送開始コマンドに応じて前記第２メモリチップから出力される第２リードデータ片の前記バッファメモリへの入力を開始し、
前記メモリコントローラから前記第１転送開始コマンドを受信すると、前記複数の第２チャネルのそれぞれにおける転送レートよりも速い転送レートでの前記バッファメモリから前記メモリコントローラへの前記第１リードデータ片の出力を開始し、
前記メモリコントローラから前記第２転送開始コマンドを受信すると、前記複数の第２チャネルのそれぞれにおける転送レートよりも速い転送レートでの前記バッファメモリから前記メモリコントローラへの前記第２リードデータ片の出力を開始する、
ように構成されたコントローラと、
を備える半導体装置。

【請求項2】

前記コントローラは、
前記第１メモリチップからの前記第１リードデータ片の前記バッファメモリへ入力する期間と一部または全部が重複する期間に、前記第２メモリチップからの前記第２リードデータ片の前記バッファメモリへの入力を実行し、
前記バッファメモリから前記メモリコントローラへの前記第１リードデータ片の出力と、前記バッファメモリから前記メモリコントローラへの前記第２リードデータ片の出力と、をシリアルに実行する、
ように構成される、
請求項１に記載の半導体装置。

【請求項3】

前記コントローラは、
前記第１データアウトプットコマンドを受信した後に前記複数のメモリチップのうちの第３メモリチップに対する第３データアウトプットコマンドを受信し、前記第３メモリチップは前記複数の第２チャネルのうちの前記第１メモリチップと同じ第２チャネルに接続されている、場合、
前記第１リードデータ片の前記バッファメモリへの入力を完了した後、前記メモリコントローラから前記第３データアウトプットコマンドに対応した第３転送開始コマンドを受信する前に、前記第３転送開始コマンドを前記第３メモリチップに送信して、前記第３転送開始コマンドに応じて前記第３メモリチップから出力される第３リードデータ片の前記バッファメモリへの入力を開始する、
ように構成される、
請求項１に記載の半導体装置。

【請求項4】

前記コントローラは、
前記メモリコントローラから前記第１転送開始コマンドを受信する前に前記第１データアウトプットコマンドに対応した第１プリフェッチコマンドを受信した場合、前記第１プリフェッチコマンドに応じて前記第１転送開始コマンドを前記第１メモリチップに送信し、
前記メモリコントローラから前記第２データアウトプットコマンドに対応した第２転送開始コマンドを受信する前に前記第２データアウトプットコマンドに対応した第２プリフェッチコマンドを受信した場合、前記第２プリフェッチコマンドに応じて前記第２転送開始コマンドを前記第２メモリチップに送信する、
ように構成される、
請求項１に記載の半導体装置。

【請求項5】

前記コントローラは、
前記複数のメモリチップのうちの第４メモリチップに対する第４データアウトプットコマンドと、前記複数のメモリチップのうちの第５メモリチップに対する第５データアウトプットコマンドと、を前記メモリコントローラからこの順で受信し、前記第４メモリチップと前記第５メモリチップとは前記複数の第２チャネルのうちの共通の第２チャネルに接続され、前記メモリコントローラから前記第５データアウトプットコマンドに対応した第５転送開始コマンドを受信する前に、かつ、前記メモリコントローラから前記第４データアウトプットコマンドに対応した第４プリフェッチコマンドを受信する前に、前記第５データアウトプットコマンドに対応した第５プリフェッチコマンドを受信した場合、前記第５プリフェッチコマンドに応じて前記第５転送開始コマンドを前記第５メモリチップに送信して、前記第５転送開始コマンドに応じて前記第５メモリチップから出力される第５リードデータ片の前記バッファメモリへの入力を開始し、
前記第５リードデータ片の前記バッファメモリへの入力の完了後、前記第４プリフェッチコマンドを受信した場合、前記第４プリフェッチコマンドに応じて第４転送開始コマンドを前記第４メモリチップに送信して、前記第４転送開始コマンドに応じて前記第４メモリチップから出力される第４リードデータ片の前記バッファメモリへの入力を開始する、
請求項４に記載の半導体装置。

【請求項6】

請求項１から請求項５の何れか１つに記載の半導体装置と、
前記複数のメモリチップと、
を備える半導体記憶装置。

【請求項7】

請求項６に記載の半導体記憶装置と、
前記メモリコントローラと、
を備えるメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置、半導体記憶装置、およびメモリシステムに関する。

【背景技術】

【0002】

外部のコントローラ（以降、メモリコントローラと表記する）に接続される外部端子群とメモリチップの群との間にブリッジチップと称される半導体装置を配した半導体記憶装置がある。この半導体記憶装置では、メモリコントローラと複数のメモリチップとの間のデータ転送がブリッジチップを介して行われる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－１４６５４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、データ転送の効率を向上させることができる半導体装置、半導体記憶装置、およびメモリシステムを提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、半導体装置は、第１インタフェースと、第２インタフェースと、バッファメモリと、コントローラと、を備える。第１インタフェースは、メモリコントローラに第１チャネルを介して接続可能である。第２インタフェースは、複数のメモリチップに複数の第２チャネルを介して接続可能である。コントローラは、複数のメモリチップのうちの第１メモリチップに対する第１データアウトプットコマンドと、複数のメモリチップのうちの第２メモリチップに対する第２データアウトプットコマンドとを、第１インタフェースを介してメモリコントローラから受信し、第１メモリチップと第２メモリチップとは複数の第２チャネルのうちのそれぞれ異なる第２チャネルに接続されている、場合、次のように動作する。即ち、コントローラは、第１データアウトプットコマンドの受信に応じて第１データアウトプットコマンドを第１メモリチップに送信し、第２データアウトプットコマンドの受信に応じて第２アウトプットコマンドを第２メモリチップに送信する。コントローラは、メモリコントローラから第１データアウトプットコマンドに対応した第１転送開始コマンドを受信する前に、第１転送開始コマンドを第１メモリチップに送信して、第１転送開始コマンドに応じて第１メモリチップから出力される第１リードデータ片のバッファメモリへの入力を開始する。コントローラは、メモリコントローラから第２データアウトプットコマンドに対応した第２転送開始コマンドを受信する前に、第２転送開始コマンドを第２メモリチップに送信して、第２転送開始コマンドに応じて第２メモリチップから出力される第２リードデータ片のバッファメモリへの入力を開始する。コントローラは、メモリコントローラから第１転送開始コマンドを受信すると、複数の第２チャネルのそれぞれにおける転送レートよりも速い転送レートでのバッファメモリからメモリコントローラへの第１リードデータ片の出力を開始する。コントローラは、メモリコントローラから第２転送開始コマンドを受信すると、複数の第２チャネルのそれぞれにおける転送レートよりも速い転送レートでのバッファメモリからメモリコントローラへの第２リードデータ片の出力を開始する。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態にかかるメモリシステムの構成の一例を示す模式的な図。

【図2】第１の実施形態の各メモリチップに与えられたＬＵＮについて説明するための模式的な図。

【図3】第１の実施形態のリード動作に使用されるコマンドシーケンスの一例を示す模式的な図。

【図4】第１の実施形態にかかる転送回路の構成の一例を示す模式的な図。

【図5】第１の実施形態にかかるリードデータ片の転送の一例を示す模式的な図。

【図6】第１の実施形態にかかるメモリシステムにおけるリード動作にかかる複数のコマンドシーケンスの転送の一例を示すタイミングチャート。

【図7】第１の実施形態のブリッジチップによるデータアウトプットコマンドＣｄｏを転送する動作の一例を示すフローチャート。

【図8】第１の実施形態のブリッジチップによる転送開始コマンドおよび転送終了コマンドの送信の動作の一例を示すフローチャート。

【図9】第１の実施形態のブリッジチップの、メモリコントローラに対するリードデータ片の出力にかかる一連の動作の一例を示すフローチャート。

【図10】第２の実施形態にかかるメモリシステムにおけるリード動作にかかる複数のコマンドシーケンスの転送の一例を示すタイミングチャート。

【図11】第２の実施形態のブリッジチップによるデータアウトプットコマンドを転送する動作の一例を示すフローチャート。

【図12】第２の実施形態のブリッジチップによる転送開始コマンドおよび転送終了コマンドの送信の動作の一例を示すフローチャート。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかる半導体装置、半導体記憶装置、およびメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

【0008】

（第１の実施形態）
図１は、第１の実施形態にかかるメモリシステムＳＹＳの構成の一例を示す模式的な図である。

【0009】

メモリシステムＳＹＳは、メモリコントローラＭＣおよび半導体記憶装置１を含む。半導体記憶装置１は、外部端子群１０、ブリッジチップＢＣ、および複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３を備える。ブリッジチップＢＣは半導体装置の一例である。

【0010】

半導体記憶装置１は、メモリチップＣＰ０－０～ＣＰ０－３およびメモリチップＣＰ１－０～ＣＰ１－３が積層されたＭＣＰ（Multi Chip Package）として実装され得る。半導体記憶装置１がＭＣＰとして実装される場合、半導体記憶装置１では、ブリッジチップＢＣおよび複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３の周囲が、モールド樹脂で封止されていてもよい。

【0011】

図１では、メモリチャネルＭＣＨ０を介してブリッジチップＢＣに４つのメモリチップＣＰ０－０～ＣＰ０－３が接続され、メモリチャネルＭＣＨ１を介してブリッジチップＢＣに４つのメモリチップＣＰ１－０～ＣＰ１－３が接続される構成が例示されている。すなわち、半導体記憶装置１は、複数の（ここでは８個）メモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３を含むマルチメモリチップモジュールとして構成され得る。

【0012】

各メモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３は、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。なお、半導体記憶装置１が備えるメモリチップＣＰの数は８個に限定されない。また、ブリッジチップＢＣと複数のメモリチップＣＰとを接続するメモリチャネルＭＣＨの数は２個に限定されない。

【0013】

半導体記憶装置１は、有線通信路を介してメモリコントローラＭＣに接続可能である。この有線通信路は、ホストチャネルＨＣＨと表記される。ホストチャネルＨＣＨは、所定の規格に基づき構成される。各メモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、ＳＣＡ規格である。

【0014】

ブリッジチップＢＣは、複数（ここでは２個）のメモリチャネルＭＣＨに電気的に接続されている。複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３は、それぞれメモリチャネルＭＣＨ０，ＭＣＨ１を介してブリッジチップＢＣに接続されている。メモリチップＣＰ０－０～ＣＰ０－３は、所定の規格に基づき構成されたメモリチャネルＭＣＨ０に接続されている。メモリチップＣＰ１－０～ＣＰ１－３は、所定の規格に基づき構成されたメモリチャネルＭＣＨ１に接続されている。各メモリチップＣＰがＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、ＳＣＡ規格である。以降、各メモリチップＣＰはＮＡＮＤ型のフラッシュメモリであり、所定の規格はＳＣＡ規格であることとする。

【0015】

ホストチャネルＨＣＨは、チップイネーブル信号ＣＥｎを転送する信号線、コマンド／アドレス信号ＣＡ［０］を転送する信号線、コマンド／アドレス信号ＣＡ［１］を転送する信号線、コマンド／アドレスストローブ信号ＣＡ＿Ｓを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、所定のビット幅（ここでは一例として８ビットの幅）を有するデータ信号ＤＱ［７：０］を転送する信号線、およびリードイネーブル信号ＲＥ／ＲＥｎを転送する信号線を含む。なお、信号を表す符号の末尾に記された「ｎ」は、負論理で動作せしめられる信号であることを表す。各信号が負論理で動作せしめられるか正論理で動作せしめられるかは任意に設計され得る。

【0016】

チップイネーブル信号ＣＥｎは、アクセスの対象のメモリチップＣＰをイネーブル状態とするための信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱ［７：０］で送信されるデータを相手装置に取り込むように指示する信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳｎとによって構成される差動信号である。リードイネーブル信号ＲＥ／ＲＥｎは、データ信号ＤＱ［７：０］を出力するように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎによって構成される差動信号である。

【0017】

コマンド／アドレス信号ＣＡ［０］およびコマンド／アドレス信号ＣＡ［１］は、コマンド信号またはアドレス信号である。コマンド／アドレス信号ＣＡ［０］およびコマンド／アドレス信号ＣＡ［１］のそれぞれは１ビット幅の信号であり、コマンド／アドレス信号ＣＡ［０］およびコマンド／アドレス信号ＣＡ［１］によって、コマンド信号およびアドレス信号を２ビット幅の信号として転送することが可能になっている。コマンド／アドレスストローブ信号ＣＡ＿Ｓは、コマンド／アドレス信号ＣＡ［０］およびコマンド／アドレス信号ＣＡ［１］の転送のためのストローブ信号である。以降、コマンド／アドレス信号ＣＡ［０］およびコマンド／アドレス信号ＣＡ［１］をまとめて、信号ＣＡと表記する。

【0018】

ＳＣＡ規格によれば、信号ＣＡは、データ信号ＤＱ［７：０］とは異なる信号線群を用いて転送される。よって、ホストチャネルＨＣＨにおいてデータ信号ＤＱ［７：０］を転送中にホストチャネルＨＣＨにおける信号ＣＡの転送が可能である。

【0019】

メモリチャネルＭＣＨ０，ＭＣＨ１のそれぞれは、ホストチャネルＨＣＨの信号群と同種の信号群を送受信できる。即ち、メモリチャネルＭＣＨ０，ＭＣＨ１のそれぞれは、チップイネーブル信号ＣＥｎを転送する信号線、コマンド／アドレス信号ＣＡ［０］を転送する信号線、コマンド／アドレス信号ＣＡ［１］を転送する信号線、コマンド／アドレスストローブ信号ＣＡ＿Ｓを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、所定のビット幅（ここでは一例として８ビットの幅）を有するデータ信号ＤＱ［７：０］を転送する信号線、およびリードイネーブル信号ＲＥ／ＲＥｎを転送する信号線を含む。

【0020】

なお、ホストチャネルＨＣＨは、第１チャネルの一例である。メモリチャネルＭＣＨ０，ＭＣＨ１は、複数の第２チャネルの一例である。

【0021】

ブリッジチップＢＣは、第１インタフェース１０１と、２つの第２インタフェース１０２と、コントローラ１０３と、を備える。

【0022】

第１インタフェース１０１は、メモリコントローラＭＣに対してホストチャネルＨＣＨを介した電気信号の送受信を行うＰＨＹ回路である。

【0023】

２つの第２インタフェース１０２のうちの第２インタフェース１０２－０は、４個のメモリチップＣＰ０－０～ＣＰ０－３に対してメモリチャネルＭＣＨ０を介した電気信号の送受信を行うＰＨＹ回路である。２つの第２インタフェース１０２のうちの第２インタフェース１０２－１は、４個のメモリチップＣＰ１－０～ＣＰ１－３に対してメモリチャネルＭＣＨ１を介した電気信号の送受信を行うＰＨＹ回路である。

【0024】

コントローラ１０３は、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間に配されている。コントローラ１０３は、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間の情報の授受を制御する。

【0025】

コントローラ１０３は、プロセッサ１１１、転送回路１１２、およびレジスタ１１３を有する。

【0026】

プロセッサ１１１は、メモリコントローラＭＣからホストチャネルＨＣＨを介して受けたコマンドを解析する。プロセッサ１１１は、解析結果に応じて、メモリチップＣＰに対するコマンドを発行することができる。

【0027】

レジスタ１１３は、ブリッジチップＢＣの動作を制御するための設定情報が格納されるメモリである。設定情報は、特定の情報に限定されない。設定情報は、例えば、リード対象のデータのサイズを指定する情報であってもよい。設定情報は、メモリコントローラＭＣから送られてきて、ブリッジチップＢＣに格納される。コントローラ１０３は、設定情報に従った動作を実行する。

【0028】

転送回路１１２は、第１インタフェース１０１と２つの第２インタフェース１０２との間の信号の転送を実行する。転送回路１１２は、第１インタフェース１０１と２つの第２インタフェース１０２との間の信号の転送の際には、並列的に使用されるメモリチャネルＭＣＨの数に応じて転送レートの変更を実行することができる。

【0029】

各メモリチップＣＰは、メモリセルアレイを備え、メモリセルアレイにデータを不揮発に記憶することができる。メモリセルアレイは、複数のブロックを備え、複数のブロックのそれぞれは複数のページを備える。ブロックは、それに格納されたデータが一括に消去される単位領域である。ページは、それに対するライトまたはリードが一括に実行される単位領域である。

【0030】

各メモリチップＣＰには、半導体記憶装置１内でユニークな識別番号であるＬＵＮ（Logical Unit Number）が与えられている。

【0031】

図２は、第１の実施形態の各メモリチップＣＰに与えられたＬＵＮについて説明するための模式的な図である。

【0032】

図２に示される例では、メモリチップＣＰ０－０にはＬＵＮ０、メモリチップＣＰ０－１にはＬＵＮ１、メモリチップＣＰ０－２にはＬＵＮ２、メモリチップＣＰ０－３にはＬＵＮ３、メモリチップＣＰ１－０にはＬＵＮ４、メモリチップＣＰ１－１にはＬＵＮ５、メモリチップＣＰ１－２にはＬＵＮ６、メモリチップＣＰ１－３にはＬＵＮ７が与えられている。

【0033】

ライト動作やリード動作においては、ライト動作やリード動作の対象のメモリチップＣＰは、ＬＵＮまたはＬＵＮを含むアドレスによって指定される。

【0034】

図３は、第１の実施形態のリード動作に使用されるコマンドシーケンスの一例を示す模式的な図である。本図には、ＣＡ信号およびＤＱ信号の模式的な波形が示されている。

【0035】

リード動作に使用されるコマンドシーケンスは、データアウトプットコマンドＣｄｏ、転送開始コマンドＣｓ、および転送終了コマンドＣｔを含む。

【0036】

コマンドシーケンスの送信側の装置（以降、送信装置と表記する）は、まず、データアウトプットコマンドＣｄｏを送信する。データアウトプットコマンドＣｄｏは、データアウトプットコマンドＣｄｏのコマンド識別子およびリード位置を示すアドレスを含む。なお、このアドレスには、ＬＵＮが含まれている。

【0037】

データアウトプットコマンドＣｄｏに含まれるＬＵＮによって指定されたメモリチップＣＰは、データアウトプットコマンドＣｄｏを受信すると、データアウトプットコマンドＣｄｏに応じて、リードが要求されたデータ（リードデータ片と表記する）をメモリチップＣＰ内のバッファ（不図示）に準備する。

【0038】

送信装置は、データアウトプットコマンドＣｄｏの送信後から所定時間以上の時間の経過後、転送開始コマンドＣｓを送信する。転送開始コマンドＣｓは、リードデータ片の出力の開始を指示するコマンドである。転送開始コマンドＣｓは、転送開始コマンドＣｓのコマンド識別子のほかに少なくともＬＵＮを含む。つまり、送信装置は、リードデータ片の出力元のメモリチップＣＰを指定することが可能である。

【0039】

転送開始コマンドＣｓに応じて送信装置へのリードデータ片の出力が開始される。出力されるリードデータ片の受信が完了すると、送信装置は、転送終了コマンドＣｔを転送する。

【0040】

なお、ＳＣＡ規格によれば、一対の転送開始コマンドＣｓと転送終了コマンドＣｔとが送信される期間に、転送開始コマンドＣｓと転送終了コマンドＣｔとの別の対の一部および全部のいずれも送信が禁止される。送信装置は、一対の転送開始コマンドＣｓと転送終了コマンドＣｔの送信が完了した後であれば、別の一対の転送開始コマンドＣｓと転送終了コマンドＣｔを送信することが可能である。つまり、送信装置は、一つのリードデータ片の受信動作が完了した後、次のリードデータ片の受信動作を開始することができる。

【0041】

なお、リードデータ片の受信動作は、転送開始コマンドＣｓの送信と、転送開始コマンドＣｓに応じて出力されるリードデータ片の受信と、転送終了コマンドＣｔの送信と、を含む。

【0042】

図４は、第１の実施形態にかかる転送回路１１２の構成の一例を示す模式的な図である。

【0043】

転送回路１１２は、セレクタ１２０および２つのバッファメモリ１２１－０，１２１－１を備える。

【0044】

２つのバッファメモリ１２１－０，１２１－１のそれぞれは、少なくとも１ページのサイズの容量を備える。２つのバッファメモリ１２１－０，１２１－１のそれぞれは、例えばＳＲＡＭ（Static Random Access Memory）によって構成される。なお、２つのバッファメモリ１２１－０，１２１－１のそれぞれを構成するメモリの種類はこれに限定されない。

【0045】

バッファメモリ１２１－０は、第２インタフェース１０２－０に接続されている。バッファメモリ１２１－０は、第２インタフェース１０２－１およびメモリチャネルＭＣＨ０を介したメモリチップＣＰ０－０～ＣＰ０－３に対するデータ転送に使用される。

【0046】

バッファメモリ１２１－１は、第２インタフェース１０２－１に接続されている。バッファメモリ１２１－１は、第２インタフェース１０２－１およびメモリチャネルＭＣＨ１を介したメモリチップＣＰ１－０～ＣＰ１－３に対するデータ転送に使用される。

【0047】

また、バッファメモリ１２１－０およびバッファメモリ１２１－１は、セレクタ１２０に接続されている。セレクタ１２０は、第１インタフェース１０１に接続されている。

【0048】

プロセッサ１１１は、メモリコントローラＭＣに対してホストチャネルＨＣＨおよび第１インタフェース１０１を介したデータ転送を実行する際に、セレクタ１２０を制御する。これによって、プロセッサ１１１は、バッファメモリ１２１－０，１２１－１のうちから実行するデータ転送に使用するバッファメモリ１２１を選択する。

【0049】

例えば、プロセッサ１１１がバッファメモリ１２１－０を選択すると、メモリチップＣＰ０－０～ＣＰ０－３から出力されてバッファメモリ１２１－０が受けたデータをメモリコントローラＭＣに転送することができる。また、プロセッサ１１１がバッファメモリ１２１－０を選択すると、メモリコントローラＭＣから転送されてくるメモリチップＣＰ０－０～ＣＰ０－３を宛先としたデータをバッファメモリ１２１－０に受けることができる。

【0050】

また、例えば、プロセッサ１１１がバッファメモリ１２１－１を選択すると、メモリチップＣＰ１－０～ＣＰ１－３から出力されてバッファメモリ１２１－１が受けたデータをメモリコントローラＭＣに転送することができる。また、プロセッサ１１１がバッファメモリ１２１－１を選択すると、メモリコントローラＭＣから転送されてくるメモリチップＣＰ１－０～ＣＰ１－３を宛先としたデータをバッファメモリ１２１－１に受けることができる。

【0051】

複数のメモリチャネルＭＣＨ０，ＭＣＨ１が並列的に使用される場合、ホストチャネルＨＣＨにおけるデータの転送レートは、複数のメモリチャネルＭＣＨ０，ＭＣＨ１のそれぞれにおけるデータの転送レートの複数倍とされる。メモリチャネルＭＣＨ０，ＭＣＨ１のそれぞれにおけるデータの転送レートをＲ［Ｇｂｐｓ］と表した場合、ここでは一例として、ホストチャネルＨＣＨにおけるデータの転送レートは２Ｒ［Ｇｂｐｓ］とされる。

【0052】

転送回路１１２においては、バッファメモリ１２１－０，バッファメモリ１２１－１のそれぞれに対する第２インタフェース１０２－０，１０２－１を介したデータの入出力は、Ｒ［Ｇｂｐｓ］の転送レートで実行される。バッファメモリ１２１－０，バッファメモリ１２１－１のそれぞれに対する第１インタフェース１０１およびセレクタ１２０を介したデータの入出力は、２Ｒ［Ｇｂｐｓ］の転送レートで実行される。

【0053】

ホストチャネルＨＣＨにおける転送レートは、メモリチャネルＭＣＨにおける転送レートよりも速いため、リード動作においては、メモリチップＣＰからバッファメモリ１２１へのリードデータ片の入力が開始された後にバッファメモリ１２１からメモリコントローラＭＣへの当該リードデータ片の出力を開始できない期間が生じる。

【0054】

図５は、第１の実施形態にかかるリードデータ片の転送の一例を示す模式的な図である。

【0055】

図５に示される例では、タイミングｔ０において、或るメモリチップＣＰからブリッジチップＢＣへのＲ［Ｇｂｐｓ］の転送レートでのリードデータ片の転送が開始される。ブリッジチップＢＣは、そのメモリチップＣＰに対応したバッファメモリ１２１に当該リードデータ片を受ける。

【0056】

バッファメモリ１２１にＲ［Ｇｂｐｓ］で入力されるリードデータ片を２Ｒ［Ｇｂｐｓ］の転送レートでメモリコントローラＭＣに滞りなく出力するためには、リードデータ片の出力の開始の時点でリードデータ片の少なくとも半量がバッファメモリ１２１に格納済みである必要がある。よって、リードデータ片の半量のバッファメモリ１２１への格納が完了したタイミングｔ１において、ブリッジチップＢＣからメモリコントローラＭＣへのリードデータ片の転送が開始される。

【0057】

このような、リードデータ片をメモリコントローラＭＣに滞りなく転送するために実行される、リードデータ片の一部をバッファメモリ１２１にバッファリングする動作を、プリフェッチ動作と表記する。そして、プリフェッチ動作によって生じる待ち時間を、プリフェッチ時間ｔｐｆと表記する。

【0058】

ここで、実施形態と比較される技術について説明する。実施形態と比較される技術を比較例と表記する。

【0059】

比較例によれば、メモリコントローラは、ブリッジチップに対して、一対の転送開始コマンドＣｓと転送終了コマンドＣｔの送信が完了した後、別の一対の転送開始コマンドＣｓと転送終了コマンドＣｔを送信する。ブリッジチップは、メモリコントローラから受信した転送開始コマンドＣｓと転送終了コマンドＣｔとの各対を、それぞれの宛先のメモリチップにそのまま転送する。換言すると、ブリッジチップは一対の転送開始コマンドＣｓと転送終了コマンドＣｔの転送が完了した後、別の一対の転送開始コマンドＣｓと転送終了コマンドＣｔを転送する。

【0060】

つまり、ブリッジチップは、メモリチップの群からの複数のリードデータ片の受信を時間的にシリアルに実行する。よって、メモリコントローラとブリッジチップとのデータ転送に着目した場合、リードデータ片の転送毎にプリフェッチ時間ｔｐｆが発生し、データ転送の効率が悪い。

【0061】

第１の実施形態では、ブリッジチップＢＣは、メモリコントローラＭＣから異なるメモリチャネルＭＣＨに接続された複数のメモリチップＣＰに対するデータアウトプットコマンドＣｄｏを受信している場合には、メモリコントローラＭＣからの転送開始コマンドＣｓの受信を待たずに自律的にそれぞれの宛先のメモリチップＣＰに対する転送開始コマンドＣｓの転送を行うことが可能に構成される。これによって、ブリッジチップＢＣは、或るリードデータ片にかかるプリフェッチ時間ｔｐｆに、別のリードデータ片をメモリコントローラＭＣに転送することが可能になり、データ転送の効率が向上する。

【0062】

図６は、第１の実施形態にかかるメモリシステムＳＹＳにおけるリード動作にかかる複数のコマンドシーケンスの転送の一例を示すタイミングチャートである。

【0063】

図６以降では、各転送終了コマンドＣｔがどの転送開始コマンドＣｓに対応するものであるかを理解できるようにするために、各転送終了コマンドＣｔにはＬＵＮが含まれている。

【0064】

ホストチャネルＨＣＨにおいては、メモリコントローラＭＣは、ブリッジチップＢＣに対し、ＬＵＮ０を対象としたデータアウトプットコマンドＣｄｏ、ＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏ、ＬＵＮ０を対象とした転送開始コマンドＣｓ、ＬＵＮ１を対象としたデータアウトプットコマンドＣｄｏ、ＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏ、ＬＵＮ０を対象とした転送開始コマンドＣｓに対応する転送終了コマンドＣｔ、ＬＵＮ４を対象とした転送開始コマンドＣｓ、ＬＵＮ４を対象とした転送開始コマンドＣｓに対応する転送終了コマンドＣｔ、ＬＵＮ１を対象とした転送開始コマンドＣｓ、ＬＵＮ１を対象とした転送開始コマンドＣｓに対応する転送終了コマンドＣｔ、ＬＵＮ５を対象とした転送開始コマンドＣｓ、およびＬＵＮ５を対象とした転送開始コマンドＣｓに対応する転送終了コマンドＣｔ、をこの順番で送信している。

【0065】

転送開始コマンドＣｓと転送終了コマンドＣｔとの対だけに着目した場合、ＬＵＮ０を対象とした対、ＬＵＮ４を対象とした対、ＬＵＮ１を対象とした対、およびＬＵＮ５を対象とした対、がこの順番でシリアルにメモリコントローラＭＣからブリッジチップＢＣに転送されている。

【0066】

ブリッジチップＢＣがメモリコントローラＭＣからＬＵＮ０を対象としたデータアウトプットコマンドＣｄｏを受信すると、ブリッジチップＢＣのコントローラ１０３は、ＬＵＮ０を対象としたデータアウトプットコマンドＣｄｏを、メモリチャネルＭＣＨ０を介してＬＵＮ０のメモリチップＣＰ０－０に送信する（Ｓ１）。

【0067】

ＬＵＮ０を対象としたデータアウトプットコマンドＣｄｏのメモリチップＣＰ０－０への送信の後から準備時間ｔｗが経過すると、コントローラ１０３は、自律的に、メモリチャネルＭＣＨ０を介してＬＵＮ０のメモリチップＣＰ０－０にＬＵＮ０を対象とした転送開始コマンドＣｓを送信する（Ｓ２）。このとき、コントローラ１０３は、メモリコントローラＭＣから、ＬＵＮ０を対象とした転送開始コマンドＣｓを受信していない。

【0068】

メモリチップＣＰ０－０、即ちＬＵＮ０のメモリチップＣＰ、は、転送開始コマンドＣｓに応じてリードデータの出力を開始し（Ｓ３）、コントローラ１０３は、当該リードデータのバッファメモリ１２１（より正確にはバッファメモリ１２１－０）への入力を開始する。

【0069】

メモリコントローラＭＣは、ＬＵＮ０を対象としたデータアウトプットコマンドＣｄｏのブリッジチップＢＣへの送信の後から準備時間ｔｗとプリフェッチ時間ｔｐｆの経過の後に、ブリッジチップＢＣにＬＵＮ０を対象とした転送開始コマンドＣｓを送信する（Ｓ４）。このとき、ブリッジチップＢＣにおいては、ＬＵＮ０を対象とした転送開始コマンドＣｓのメモリチップＣＰ０－０への送信が完了してからプリフェッチ時間ｔｐｆが経過している。従って、バッファメモリ１２１－０にはメモリチップＣＰ０－０に対してリードが要求されたリードデータ片のうちの半量がバッファリングされている。よって、ブリッジチップＢＣは、バッファメモリ１２１－０からのリードデータ片の出力を開始する（Ｓ５）。

【0070】

ブリッジチップＢＣは、メモリチップＣＰ０－０からのリードデータ片の受信中にＬＵＮ１を対象としたデータアウトプットコマンドＣｄｏを受信し、ＬＵＮ１を対象としたデータアウトプットコマンドＣｄｏを、メモリチャネルＭＣＨ０を介してＬＵＮ１のメモリチップＣＰ０－１に送信する（Ｓ６）。

【0071】

メモリチップＣＰ０－０からのリードデータ片の受信が終了すると、コントローラ１０３は、自律的に、メモリチャネルＭＣＨ０を介してＬＵＮ０のメモリチップＣＰ０－０にＬＵＮ０を対象とした転送開始コマンドＣｓに対応した転送終了コマンドＣｔを送信する（Ｓ７）。

【0072】

ＬＵＮ１を対象としたデータアウトプットコマンドＣｄｏの送信後から準備時間ｔｗの時間が経過し、かつＬＵＮ０を対象とした転送開始コマンドＣｓに対応した転送終了コマンドＣｔの送信が完了すると、コントローラ１０３は、自律的に、メモリチャネルＭＣＨ０を介してＬＵＮ１のメモリチップＣＰ０－１にＬＵＮ１を対象とした転送開始コマンドＣｓを送信する（Ｓ８）。このとき、コントローラ１０３は、メモリコントローラＭＣから、ＬＵＮ１を対象とした転送開始コマンドＣｓを受信していない。

【0073】

なお、図６に示された例においては、ＬＵＮ１を対象としたデータアウトプットコマンドＣｄｏの送信後から時間（ｔｗ＋α１）が経過したタイミングでは、ＬＵＮ０を対象とした転送開始コマンドＣｓに対応した転送終了コマンドＣｔの送信が完了している。これに従って、ＬＵＮ１を対象とした転送開始コマンドＣｓがメモリチップＣＰ０－１に送信されている。

【0074】

メモリチップＣＰ０－１、即ちＬＵＮ１のメモリチップＣＰ、は、転送開始コマンドＣｓに応じてリードデータの出力を開始し（Ｓ９）、コントローラ１０３は、当該リードデータのバッファメモリ１２１（より正確にはバッファメモリ１２１－０）への入力を開始する。

【0075】

また、ブリッジチップＢＣがメモリコントローラＭＣからＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏを受信すると、コントローラ１０３は、ＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏを、メモリチャネルＭＣＨ１を介してＬＵＮ４のメモリチップＣＰ１－０に送信する（Ｓ１１）。

【0076】

ＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏのメモリチップＣＰ１－０への送信の後から準備時間ｔｗが経過すると、コントローラ１０３は、自律的に、メモリチャネルＭＣＨ１を介してＬＵＮ４のメモリチップＣＰ１－０にＬＵＮ４を対象とした転送開始コマンドＣｓを送信する（Ｓ１２）。このとき、コントローラ１０３は、メモリコントローラＭＣから、ＬＵＮ４を対象とした転送開始コマンドＣｓを受信していない。

【0077】

メモリチップＣＰ１－０、即ちＬＵＮ４のメモリチップＣＰ、は、転送開始コマンドＣｓに応じてリードデータの出力を開始し（Ｓ１３）、コントローラ１０３は、当該リードデータのバッファメモリ１２１（より正確にはバッファメモリ１２１－１）への入力を開始する。

【0078】

コントローラ１０３は、メモリチップＣＰ１－０からのリードデータ片の受信中にＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏを受信し、ＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏを、メモリチャネルＭＣＨ１を介してＬＵＮ５のメモリチップＣＰ１－１に送信する（Ｓ１４）。

【0079】

メモリチップＣＰ１－０からのリードデータ片の受信が終了すると、コントローラ１０３は、自律的に、メモリチャネルＭＣＨ１を介してＬＵＮ４のメモリチップＣＰ１－０にＬＵＮ４を対象とした転送開始コマンドＣｓに対応した転送終了コマンドＣｔを送信する（Ｓ１５）。

【0080】

ＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏの送信後から準備時間ｔｗの時間が経過し、かつＬＵＮ４を対象とした転送開始コマンドＣｓに対応した転送終了コマンドＣｔの送信が完了すると、コントローラ１０３は、自律的に、メモリチャネルＭＣＨ１を介してＬＵＮ５のメモリチップＣＰ１－１にＬＵＮ５を対象とした転送開始コマンドＣｓを送信する（Ｓ１６）。このとき、コントローラ１０３は、メモリコントローラＭＣから、ＬＵＮ５を対象とした転送開始コマンドＣｓを受信していない。

【0081】

図６に示された例においては、ＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏの送信後から時間（ｔｗ＋α２）が経過したタイミングでは、ＬＵＮ４を対象とした転送開始コマンドＣｓに対応した転送終了コマンドＣｔの送信が完了している。これに従って、ＬＵＮ５を対象とした転送開始コマンドＣｓがメモリチップＣＰ１－１に送信されている。

【0082】

メモリコントローラＭＣは、ブリッジチップＢＣに対して、ＬＵＮ０、ＬＵＮ４、ＬＵＮ１、ＬＵＮ５の順に、それぞれを指定したデータアウトプットコマンドＣｄｏを送信している。ブリッジチップＢＣのコントローラ１０３は、受信したこれらのデータアウトプットコマンドＣｄｏに基づき、メモリチャネルＭＣＨ０を介しては、ＬＵＮ０、ＬＵＮ１に対してこの順に、メモリチャネルＭＣＨ１を介しては、ＬＵＮ４、ＬＵＮ５の順に、自律的に転送開始コマンドＣｓの送信、リードデータ片の受信、および転送終了コマンドＣｔの送信を実行する。メモリコントローラＭＣは、ブリッジチップＢＣに対して、ＬＵＮ０、ＬＵＮ４、ＬＵＮ１、ＬＵＮ５の順に、転送開始コマンドＣｓの送信、リードデータ片の受信、および転送終了コマンドＣｔの送信を実行する。ブリッジチップＢＣのコントローラ１０３は、受信した各転送開始コマンドＣｓによって指定されたメモリチップＣＰから予めバッファメモリ１２１に入力されたリードデータ片を、各転送開始コマンドＣｓに応じてバッファメモリ１２１からメモリコントローラＭＣに出力する。

【0083】

このように、コントローラ１０３は、メモリコントローラＭＣから受信した各データアウトプットコマンドＣｄｏを速やかにそれぞれのデータアウトプットコマンドＣｄｏの宛先のメモリチップＣＰに対応するメモリチャネルＭＣＨを介して宛先のメモリチップＣＰに送信する。コントローラ１０３は、データアウトプットコマンドＣｄｏを受信すると、そのデータアウトプットコマンドＣｄｏに対応する転送開始コマンドＣｓおよび転送終了コマンドＣｔの対のうちの転送開始コマンドＣｓを、メモリコントローラＭＣからのその転送開始コマンドＣｓの受信を待たずに（受信がなくても）自律的にメモリチップＣＰに送信する。その結果、コントローラ１０３は、メモリチップＣＰの群からの複数のリードデータ片の受信を並列的に実行することができる。換言すると、コントローラ１０３は、一のメモリチップＣＰから出力されるリードデータ片のバッファメモリ１２１への入力の期間の一部または全部と重複する期間に、他のメモリチャネルＭＣＨを介した他のメモリチップＣＰから出力されるリードデータ片の、他のバッファメモリ１２１への入力が可能である。これによって、ブリッジチップＢＣは、他のリードデータ片の受信にかかるプリフェッチ時間ｔｐｆが経過する前に、一のリードデータ片をメモリコントローラＭＣに出力できるので、比較例に比べてデータ転送の効率が向上する。

【0084】

続いて、図６に示した動作を実現するための第１の実施形態のブリッジチップＢＣの制御の詳細を説明する。

【0085】

図７は、第１の実施形態のブリッジチップＢＣによるデータアウトプットコマンドＣｄｏを転送する動作の一例を示すフローチャートである。

【0086】

ブリッジチップＢＣがデータアウトプットコマンドＣｄｏを受信すると（Ｓ１０１）、コントローラ１０３は、宛先のメモリチップＣＰにデータアウトプットコマンドＣｄｏを転送する（Ｓ１０２）。そして、コントローラ１０３は、データアウトプットコマンドＣｄｏの受信の順番をメモリチャネルＭＣＨ毎に記憶する（Ｓ１０３）。そして、データアウトプットコマンドＣｄｏを転送する動作が終了する。なお、Ｓ１０２とＳ１０３の順は逆であってもよい。

【0087】

図６に示された例では、コントローラ１０３は、ＬＵＮ０を対象としたデータアウトプットコマンドＣｄｏを送信した後に、ＬＵＮ１を対象としたデータアウトプットコマンドＣｄｏを送信している。この場合、コントローラ１０３は、メモリチャネルＭＣＨ０に関するデータアウトプットコマンドＣｄｏの受信の順番として、ＬＵＮ０を対象としたデータアウトプットコマンドＣｄｏ、ＬＵＮ１を対象としたデータアウトプットコマンドＣｄｏの順番を記憶する。また、コントローラ１０３は、ＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏを送信した後に、ＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏを送信している。この場合、コントローラ１０３は、メモリチャネルＭＣＨ１に関するデータアウトプットコマンドＣｄｏの受信の順番として、ＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏ、ＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏの順番を記憶する。

【0088】

図８は、第１の実施形態のブリッジチップＢＣによる転送開始コマンドＣｓおよび転送終了コマンドＣｔの送信の動作の一例を示すフローチャートである。なお、本図に示される一連の動作は、メモリチャネルＭＣＨ毎に個別に実行される。本図では、或るメモリチャネルＭＣＨ（対象のメモリチャネルＭＣＨと表記する）に関する動作を説明する。

【0089】

コントローラ１０３は、対象のメモリチャネルＭＣＨにおいてリードデータ片の受信動作が実行中であるか否かを判定する（Ｓ２０１）。リードデータ片の受信動作は、転送開始コマンドＣｓの送信、リードデータ片の受信、および転送終了コマンドＣｔの送信を含む。対象のメモリチャネルＭＣＨにおいてリードデータ片の受信動作が実行中である場合（Ｓ２０１：Ｙｅｓ）、コントローラ１０３は、Ｓ２０１の処理を再び実行する。

【0090】

対象のメモリチャネルＭＣＨにおいてリードデータ片の受信動作が実行中でない場合（Ｓ２０１：Ｎｏ）、コントローラ１０３は、対象のメモリチャネルＭＣＨにかかる送信済みのデータアウトプットコマンドＣｄｏのうちに、リードデータ片の受信動作が未処理の１以上のデータアウトプットコマンドＣｄｏがあるか否かを判定する（Ｓ２０２）。

【0091】

コントローラ１０３は、図７に示された動作により、対象のメモリチャネルＭＣＨにかかる送信済みのデータアウトプットコマンドＣｄｏを記憶している。Ｓ２０２の処理においては、コントローラ１０３は、記憶している対象のメモリチャネルＭＣＨにかかる送信済みのデータアウトプットコマンドＣｄｏのうちの、まだリードデータ片の受信動作が開始されていない１以上のデータアウトプットコマンドＣｄｏがあるか否かを判定する。

【0092】

リードデータ片の受信動作が未処理の１以上のデータアウトプットコマンドＣｄｏがない場合（Ｓ２０２：Ｎｏ）、コントローラ１０３は、Ｓ２０２の処理を再び実行する。

【0093】

リードデータ片の受信動作が未処理の１以上のデータアウトプットコマンドＣｄｏがある場合（Ｓ２０２：Ｙｅｓ）、コントローラ１０３は、リードデータ片の受信動作が未処理の１以上のデータアウトプットコマンドＣｄｏのうちの最も古くに送信したデータアウトプットコマンドＣｄｏを選択する（Ｓ２０３）。なお、図８の説明においてＳ２０３の処理によって選択されたデータアウトプットコマンドＣｄｏを、対象のデータアウトプットコマンドＣｄｏと表記する。

【0094】

コントローラ１０３は、対象のデータアウトプットコマンドＣｄｏを送信してから準備時間ｔｗが経過したか否かを判定する（Ｓ２０４）。対象のデータアウトプットコマンドＣｄｏを送信してから準備時間ｔｗが経過していない場合（Ｓ２０４：Ｎｏ）、コントローラ１０３は、Ｓ２０４の処理を再び実行する。

【0095】

対象のデータアウトプットコマンドＣｄｏを送信してから準備時間ｔｗが経過した場合（Ｓ２０４：Ｙｅｓ）、コントローラ１０３は、対象のメモリチャネルＭＣＨに対応するバッファメモリ１２１が空いているか否かを判定する（Ｓ２０５）。バッファメモリ１２１が空いているとは、リードデータ片の受信に利用可能なスペースが空いていることである。

【0096】

対象のメモリチャネルＭＣＨに対応するバッファメモリ１２１が空いていない場合（Ｓ２０５：Ｎｏ）、コントローラ１０３は、Ｓ２０５の処理を再び実行する。

【0097】

対象のメモリチャネルＭＣＨに対応するバッファメモリ１２１が空いている場合（Ｓ２０５：Ｙｅｓ）、コントローラ１０３は、対象のデータアウトプットコマンドＣｄｏの宛先のメモリチップＣＰに転送開始コマンドＣｓを送信する（Ｓ２０６）。

【0098】

転送開始コマンドＣｓの送信後、コントローラ１０３は、対象のデータアウトプットコマンドＣｄｏに対応する転送終了コマンドＣｔをメモリコントローラＭＣから受信したか否かを判定する（Ｓ２０７）。

【0099】

対象のデータアウトプットコマンドＣｄｏに対応する転送終了コマンドＣｔをメモリコントローラＭＣから受信していない場合（Ｓ２０７：Ｎｏ）、コントローラ１０３は、所定量のリードデータ片の受信を完了したか否かを判定する（Ｓ２０８）。所定量のリードデータ片の受信を完了していない場合（Ｓ２０８：Ｎｏ）、コントローラ１０３は、Ｓ２０７の処理を再び実行する。

【0100】

なお、Ｓ２０８の処理において、所定量は、例えば１ページの量である。なお、所定量はこの例に限定されない。例えば、コントローラ１０３は、データアウトプットコマンドＣｄｏとともに、またはデータアウトプットコマンドＣｄｏの前に、データ量の指定を受信するように構成されてもよい。そのような場合、所定量は、指定されたデータ量であってもよい。

【0101】

対象のデータアウトプットコマンドＣｄｏに対応する転送終了コマンドＣｔをメモリコントローラＭＣから受信した場合（Ｓ２０７：Ｙｅｓ）、または所定量のリードデータ片の受信を完了した場合（Ｓ２０８：Ｙｅｓ）、コントローラ１０３は、対象のメモリチャネルＭＣＨを介して転送終了コマンドＣｔを送信する（Ｓ２０９）。そして、コントローラ１０３は、Ｓ２０２の処理を再び実行する。

【0102】

図９は、第１の実施形態のブリッジチップＢＣの、メモリコントローラＭＣに対するリードデータ片の出力にかかる一連の動作の一例を示すフローチャートである。

【0103】

メモリコントローラＭＣは、或るデータアウトプットコマンドＣｄｏの送信後からの経過時間が準備時間ｔｗとプリフェッチ時間ｔｐｆとの合計を超えた後に、当該データアウトプットコマンドＣｄｏに対応する転送開始コマンドＣｓを送信するように構成されている。つまり、ブリッジチップＢＣは、プリフェッチ動作の完了の後にメモリコントローラＭＣから転送開始コマンドＣｓを受信することになる。

【0104】

ブリッジチップＢＣが転送開始コマンドＣｓを受信すると（Ｓ３０１）、コントローラ１０３は、バッファメモリ１２１にバッファリングされた、転送開始コマンドに含まれるＬＵＮが示すメモリチップＣＰからのリードデータ片の、メモリコントローラＭＣへの出力を開始する（Ｓ３０２）。

【0105】

メモリコントローラＭＣは、所望の量のリードデータ片の受信が完了すると、転送終了コマンドＣｔを送信できる。コントローラ１０３は、転送終了コマンドＣｔを受信すると（Ｓ３０３）、Ｓ３０２の処理によって開始されたリードデータ片の出力を完了し、メモリコントローラＭＣに対するリードデータ片の出力にかかる一連の動作が終了する。

【0106】

なお、上記の例では、ブリッジチップＢＣには２つのメモリチャネルＭＣＨが接続されていることとして説明した。ブリッジチップＢＣにはＭ（Ｍは３以上の整数）個のメモリチャネルＭＣＨが接続され、転送回路１１２にはＭ個のメモリチャネルＭＣＨに対応するＭ個のバッファメモリ１２１が設けられていてもよい。そのような場合、ブリッジチップＢＣは、図７．図８に示された動作を行うことによって、メモリチップＣＰの群に対してＮ（Ｎは２以上Ｍ以下の整数）個のメモリチャネルＭＣＨによって並列にリードデータ列の受信動作を実行することができる。そして、ブリッジチップＢＣは、図９に示された動作では、バッファメモリ１２１にバッファリングした１以上のリードデータ片を、メモリチャネルＭＣＨの転送レートのＮ倍の転送レートでメモリコントローラＭＣに出力することができる。

【0107】

また、ブリッジチップＢＣにはＭ個のメモリチャネルＭＣＨが接続され、転送回路１１２にはＬ（Ｌは２以上Ｍ以下の整数）個のバッファメモリ１２１が設けられていてもよい。そのような場合、ブリッジチップＢＣは、メモリチップＣＰの群に対してＰ（Ｐは２以上Ｌ以下の整数）個のメモリチャネルＭＣＨによって並列にリードデータ列の受信動作を実行することができる。そして、ブリッジチップＢＣは、バッファメモリ１２１にバッファリングした１以上のリードデータ片を、メモリチャネルＭＣＨの転送レートのＰ倍の転送レートでメモリコントローラＭＣに出力することができる。

【0108】

以上述べたように、第１の実施形態によれば、コントローラ１０３は、メモリコントローラＭＣからそれぞれ異なるメモリチャネルＭＣＨに接続された２つのメモリチップＣＰ（例えば第１メモリチップＣＰ、第２メモリチップＣＰと表記する）のそれぞれに対するデータアウトプットコマンドＣｄｏを受信した場合、次のように動作する。即ち、コントローラ１０３は、第１メモリチップＣＰを対象としたアウトプットコマンドＣｄｏ（第１データアウトプットコマンドＣｄｏと表記する）の受信に応じて第１データアウトプットコマンドＣｄｏを第１メモリチップＣＰに送信し、第２メモリチップＣＰを対象としたアウトプットコマンドＣｄｏ（第２データアウトプットコマンドＣｄｏと表記する）の受信に応じて第２データアウトプットコマンドＣｄｏを第２メモリチップＣＰに送信する。そして、コントローラ１０３は、第１データアウトプットコマンドＣｄｏに対応した転送開始コマンドＣｓ（第１転送開始コマンドＣｓと表記する）をメモリコントローラＭＣから受信する前に、自律的に第１転送開始コマンドＣｓを第１メモリチップＣＰに送信し、第１転送開始コマンドＣｓに応じて第１メモリチップＣＰから出力されるリードデータ片（第１リードデータ片と表記する）のバッファメモリ１２１への入力を開始する。コントローラ１０３は、第２データアウトプットコマンドＣｄｏに対応した転送開始コマンドＣｓ（第２転送開始コマンドＣｓと表記する）をメモリコントローラＭＣから受信する前に、自律的に第２転送開始コマンドＣｓを第２メモリチップＣＰに送信し、第２転送開始コマンドＣｓに応じて第２メモリチップＣＰから出力されるリードデータ片（第２リードデータ片と表記する）のバッファメモリ１２１への入力を開始する。コントローラ１０３は、メモリコントローラＭＣから第１転送開始コマンドＣｓを受信すると、メモリチャネルＭＣＨよりも速い転送レートでのバッファメモリ１２１からメモリコントローラＭＣへの第１リードデータ片の出力を開始する。コントローラ１０３は、メモリコントローラＭＣから第２転送開始コマンドＣｓを受信すると、メモリチャネルＭＣＨよりも速い転送レートでのバッファメモリ１２１からメモリコントローラＭＣへの第２リードデータ片の出力を開始する。

【0109】

コントローラ１０３は、第１メモリチップＣＰから出力される第１リードデータ片のバッファメモリ１２１への入力の期間の一部または全部と重複する期間に、第２メモリチップＣＰから出力される第２リードデータ片のバッファメモリ１２１への入力が可能である。これによって、コントローラ１０３は、メモリコントローラＭＣに対し、第１リードデータ片および第２リードデータ片のうちの一の受信にかかるプリフェッチ時間ｔｐｆが経過する前に、第１リードデータ片および第２リードデータ片のうちの他の出力が可能であるので、比較例に比べてデータ転送の効率が向上する。

【0110】

また、第１の実施形態によれば、コントローラ１０３は、第１メモリチップＣＰからの第１リードデータ片のバッファメモリ１２１へ入力する期間と一部または全部が重複する期間に、第２メモリチップＣＰからの第２リードデータ片のバッファメモリ１２１への入力を実行する。そして、コントローラ１０３は、バッファメモリ１２１からメモリコントローラＭＣへの第１リードデータ片の出力と、バッファメモリ１２１からメモリコントローラＭＣへの第２リードデータ片の出力と、をシリアルに実行する。

【0111】

これによって、コントローラ１０３は、メモリコントローラＭＣに対し、第１リードデータ片および第２リードデータ片のうちの一の受信にかかるプリフェッチ時間ｔｐｆが経過する前に、第１リードデータ片および第２リードデータ片のうちの他の出力が可能であるので、比較例に比べてデータ転送の効率が向上する。

【0112】

なお、第１の実施形態によれば、メモリチャネルＭＣＨ毎に、複数のデータアウトプットコマンドＣｄｏの受信順に、リードデータ片の受信が実行される。即ち、例えば、ブリッジチップＢＣが第１データアウトプットコマンドＣｄｏを受信した後に第１メモリチップＣＰと同じメモリチャネルＭＣＨに接続されたメモリチップＣＰ（第３メモリチップＣＰ）に対するデータアウトプットコマンドＣｄｏ（第３データアウトプットコマンドＣｄｏと表記する）を受信した場合、コントローラ１０３は、第１リードデータ片のバッファメモリ１２１への入力が完了した後、メモリコントローラＭＣから第３データアウトプットコマンドＣｄｏに対応した転送開始コマンドＣｓ（第３転送開始コマンドＣｓと表記する）を受信する前に、自律的に第３転送開始コマンドＣｓを第３メモリチップＣＰに送信することができる。コントローラ１０３は、第３転送開始コマンドＣｓに応じて第３メモリチップＣＰから出力されるリードデータ片（第３リードデータ片と表記する）のバッファメモリ１２１への入力を開始する。

【0113】

（第２の実施形態）
第１の実施形態によれば、ブリッジチップＢＣは、ホストチャネルＨＣＨからのデータアウトプットコマンドＣｄｏの受信順にリードデータ片の出力を行った。第２の実施形態では、ホストチャネルＨＣＨからのデータアウトプットコマンドＣｄｏの受信順とは異なる順にリードデータ片の出力が可能なブリッジチップＢＣの構成を説明する。ここでは、第１の実施形態と同じ事項については説明を省略するかまたは簡略的に説明する。

【0114】

第２の実施形態では、ブリッジチップＢＣは、ブリフェッチコマンドＣｐｆを受信可能に構成される。ブリフェッチコマンドＣｐｆは、ＬＵＮの指定を含む。ブリッジチップＢＣは、ブリフェッチコマンドＣｐｆを受信した場合、そのプリフェッチコマンドＣｐｆに含まれるＬＵＮが示すメモリチップＣＰに転送開始コマンドＣｓを送信する。

【0115】

図１０は、第２の実施形態にかかるメモリシステムＳＹＳにおけるリード動作にかかる複数のコマンドシーケンスの転送の一例を示すタイミングチャートである。

【0116】

メモリコントローラＭＣは、或るＬＵＮを対象としたデータアウトプットコマンドＣｄｏを送信すると、当該データアウトプットコマンドＣｄｏの送信から準備時間ｔｗの経過後にそのＬＵＮを指定したプリフェッチコマンドＣｐｆを送信することができる。

【0117】

さらに、メモリコントローラＭＣは、或るＬＵＮを指定したプリフェッチコマンドＣｐｆの送信からプリフェッチ時間ｔｐｆが経過すると、そのＬＵＮを対象とした転送開始コマンドＣｓを送信することができる。

【0118】

図１０に示される例では、メモリコントローラＭＣは、上記のルールに基づき、ＬＵＮ０を対象としたデータアウトプットコマンドＣｄｏ、ＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏ、ＬＵＮ０を指定したプリフェッチコマンドＣｐｆ、ＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏ、ＬＵＮ５を指定したプリフェッチコマンドＣｐｆ、ＬＵＮ０を対象とした転送開始コマンドＣｓ、ＬＵＮ１を対象としたデータアウトプットコマンドＣｄｏ、ＬＵＮ０を対象とした転送開始コマンドＣｓに対応する転送終了コマンドＣｔ、ＬＵＮ５を対象とした転送開始コマンドＣｓ、ＬＵＮ１を指定したプリフェッチコマンドＣｐｆ、ＬＵＮ４を指定したプリフェッチコマンドＣｐｆ、ＬＵＮ５を対象とした転送開始コマンドＣｓに対応する転送終了コマンドＣｔ、ＬＵＮ１を対象とした転送開始コマンドＣｓ、ＬＵＮ１を対象とした転送開始コマンドＣｓに対応する転送終了コマンドＣｔ、ＬＵＮ４を対象とした転送開始コマンドＣｓ、ＬＵＮ４を対象とした転送開始コマンドＣｓに対応する転送終了コマンドＣｔ、をこの順番で送信している。

【0119】

メモリコントローラＭＣは、ＬＵＮ０、ＬＵＮ４、ＬＵＮ５、ＬＵＮ１の順にそれぞれに対するデータアウトプットコマンドＣｄｏを送信している。そして、メモリコントローラＭＣは、ＬＵＮ０、ＬＵＮ５、ＬＵＮ１、ＬＵＮ４の順に、それぞれを指定したプリフェッチコマンドＣｐｆを送信している。

【0120】

ブリッジチップＢＣのコントローラ１０３は、メモリコントローラＭＣから受信した各データアウトプットコマンドＣｄｏを、それぞれのデータアウトプットコマンドＣｄｏの宛先のメモリチップＣＰに対応するメモリチャネルＭＣＨを介して、速やかに宛先のメモリチップＣＰに転送する。そして、コントローラ１０３は、１つのプリフェッチコマンドＣｐｆを受信すると、受信したプリフェッチコマンドＣｐｆに含まれるＬＵＮが示すメモリチップＣＰに転送開始コマンドＣｓを送信する。コントローラ１０３は、転送開始コマンドＣｓに応じて出力されるリードデータ片のバッファメモリ１２１への入力を開始する。

【0121】

よって、コントローラ１０３は、データアウトプットコマンドＣｄｏの受信順ではなく、プリフェッチコマンドＣｐｆの受信順に従って、ＬＵＮ０、ＬＵＮ５、ＬＵＮ１、ＬＵＮ４の順に、４つの転送開始コマンドＣｓを送信する（Ｓ５１、Ｓ５２、Ｓ５３、Ｓ５４）。

【0122】

メモリコントローラＭＣは、ブリッジチップＢＣに転送開始コマンドＣｓを送信することによって、ブリッジチップＢＣにプリフェッチ動作が完了したリードデータ列の出力を開始させることができる。

【0123】

図１０に示される例では、メモリコントローラＭＣは、ブリッジチップＢＣに対して、ＬＵＮ０、ＬＵＮ５、ＬＵＮ１、ＬＵＮ４の順に、それぞれを指定したプリフェッチコマンドＣｐｆを送信し、ＬＵＮ０、ＬＵＮ５、ＬＵＮ１、ＬＵＮ４の順に、それぞれを対象とした転送開始コマンドＣｓを送信している。ブリッジチップＢＣのコントローラ１０３は、受信した各転送開始コマンドＣｓによって指定されたメモリチップＣＰから予めバッファメモリ１２１に入力されたリードデータ片を、各転送開始コマンドＣｓに応じてバッファメモリ１２１からメモリコントローラＭＣに出力する。

【0124】

このように、第２の実施形態によれば、ブリッジチップＢＣのコントローラ１０３は、複数のデータアウトプットコマンドＣｄｏの宛先の順とは異なる順でリードデータ列の受信動作を実行することが可能とされる。

【0125】

ここで、図１０に示された例を、メモリチャネルＭＣＨ１を介した複数のリードデータ列の転送に着目して説明する。

【0126】

メモリチャネルＭＣＨ１に接続されたメモリチップＣＰ１－０～ＣＰ１－３に関しては、ブリッジチップＢＣのコントローラ１０３は、ＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏと、ＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏと、をこの順でメモリコントローラＭＣから受信している。さらに、コントローラ１０３は、ＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏに対応した転送開始コマンドＣｓを受信する前に、かつ、ＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏに対応したプリフェッチコマンドＣｐｆを受信する前に、ＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏに対応したプリフェッチコマンドＣｐｆを受信している。コントローラ１０３は、ＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏに対応したプリフェッチコマンドＣｐｆに応じてＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏに対応した転送開始コマンドＣｓをメモリチップＣＰ１－１に送信して（Ｓ５２）、この転送開始コマンドＣｓに応じてメモリチップＣＰ１－１から出力されるリードデータ片のバッファメモリ１２１（より正確にはバッファメモリ１２１－１）への入力を開始する（Ｓ６１）。メモリチップＣＰ１－１から出力されるリードデータ片のバッファメモリ１２１への入力の完了後（Ｓ６２）、より正確にはＬＵＮ５を対象としたデータアウトプットコマンドＣｄｏに対応した転送終了コマンドＣｔの送信後、ＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏに対応したプリフェッチコマンドＣｐｆをメモリコントローラＭＣから受信すると、コントローラ１０３は、ＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏに対応したプリフェッチコマンドＣｐｆに応じてＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏに対応した転送開始コマンドＣｓを送信する（Ｓ５４）。そして、コントローラ１０３は、ＬＵＮ４を対象としたデータアウトプットコマンドＣｄｏに対応した転送開始コマンドＣｓに応じてメモリチップＣＰ１－０から出力されるリードデータ片のバッファメモリ１２１（より正確にはバッファメモリ１２１－１）への入力を開始する（Ｓ６３）。

【0127】

このように、ブリッジチップＢＣのコントローラ１０３は、複数のデータアウトプットコマンドＣｄｏの宛先の順とは異なる順で複数のプリフェッチコマンドＣｐｆを受信した場合、複数のプリフェッチコマンドＣｐｆの受信順に従ってリードデータ列の受信動作を実行する。

【0128】

図１１は、第２の実施形態のブリッジチップＢＣによるデータアウトプットコマンドＣｄｏを転送する動作の一例を示すフローチャートである。

【0129】

ブリッジチップＢＣがデータアウトプットコマンドＣｄｏを受信すると（Ｓ４０１）、コントローラ１０３は、宛先のメモリチップＣＰにデータアウトプットコマンドＣｄｏを転送する（Ｓ４０２）。そして、データアウトプットコマンドＣｄｏを転送する動作が終了する。

【0130】

図１２は、第２の実施形態のブリッジチップＢＣによる転送開始コマンドＣｓおよび転送終了コマンドＣｔの送信の動作の一例を示すフローチャートである。なお、本図に示される一連の動作は、メモリチャネルＭＣＨ毎に個別に実行される。本図では、或るメモリチャネルＭＣＨ（対象のメモリチャネルＭＣＨと表記する）に関する動作を説明する。

【0131】

コントローラ１０３は、対象のメモリチャネルＭＣＨを介して既に送信した或るデータアウトプットコマンドＣｄｏ（対象のデータアウトプットコマンドＣｄｏと表記する）に対応したプリフェッチコマンドＣｐｆを受信する（Ｓ５０１）。コントローラ１０３は、プリフェッチコマンドＣｐｆに応じて、対象のデータアウトプットコマンドＣｄｏに対応した転送開始コマンドＣｓを送信する（Ｓ５０２）。

【0132】

そして、コントローラ１０３は、図８に示されたＳ２０７～Ｓ２０９と同じ処理を、Ｓ５０３～Ｓ５０５において実行し、Ｓ５０１の処理を再び実行する。

【0133】

このように、第２の実施形態によれば、ブリッジチップＢＣがメモリコントローラＭＣから転送開始コマンドＣｓを受信する前にプリフェッチコマンドＣｐｆを受信した場合、コントローラ１０３は、プリフェッチコマンドＣｐｆに応じて転送開始コマンドＣｓをメモリチップＣＰに送信する。

【0134】

よって、第１の実施形態と同様、或るメモリチャネルＭＣＨに接続されるメモリチップＣＰから出力されるリードデータ片のバッファメモリ１２１への入力の期間の一部または全部と重複する期間に、別のメモリチャネルＭＣＨに接続されるメモリチップＣＰから出力されるリードデータ片のバッファメモリ１２１への入力が可能である。これによって、比較例に比べてデータ転送の効率が向上する。

【0135】

また、第２の実施形態によれば、図１０及び図１２を用いて説明されたように、ブリッジチップＢＣは、複数のデータアウトプットコマンドＣｄｏの受信順とは異なる順でリードデータ列の受信動作を実行することが可能とされる。よって、メモリコントローラＭＣは、複数のデータアウトプットコマンドＣｄｏの受信順とは異なる順でリードデータ片の出力をブリッジチップＢＣに指示することができる。

【0136】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0137】

１ 半導体記憶装置、１０ 外部端子群、１０１ 第１インタフェース、１０２，１０２－０，１０２－１ 第２インタフェース、１０３ コントローラ、１１１ プロセッサ、１１２ 転送回路、１１３ レジスタ、１２０ セレクタ、１２１，１２１－０，１２１－１ バッファメモリ、ＢＣ ブリッジチップ、ＣＰ メモリチップ、ＭＣ メモリコントローラ、ＨＣＨ ホストチャネル、ＭＣＨ，ＭＣＨ０，ＭＣＨ１ メモリチャネル、ＳＹＳ メモリシステム。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】