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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132608
(43)【公開日】2024-10-01
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20240920BHJP
H01L 27/06 20060101ALI20240920BHJP
H01L 21/8236 20060101ALI20240920BHJP
【ＦＩ】
H01L27/04 H
H01L27/06 311B
H01L27/06 311Z
H01L27/088 311
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023043448
(22)【出願日】2023-03-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100213654
【弁理士】
【氏名又は名称】成瀬 晃樹
(72)【発明者】
【氏名】石黒 重文
(72)【発明者】
【氏名】末松 靖弘
(72)【発明者】
【氏名】小柳 勝
(72)【発明者】
【氏名】稲垣 真野
(72)【発明者】
【氏名】渡邊 健太郎
(72)【発明者】
【氏名】伊藤 将来
【テーマコード（参考）】
5F038
5F048
【Ｆターム（参考）】
5F038BE09
5F038BH02
5F038BH03
5F038BH04
5F038BH07
5F038BH13
5F038CD02
5F038CD03
5F038CD06
5F038DF04
5F038DF05
5F048AB01
5F048AB03
5F048AC01
5F048AC02
5F048AC10
5F048CC01
5F048CC05
5F048CC06
5F048CC08
5F048CC09
5F048CC18
(57)【要約】 （修正有）
【課題】被保護回路を保護する保護回路内のサージ電荷を好適に放電でき、かつ、保護回路内の貫通電流を抑制する半導体装置を提供する。
【解決手段】半導体装置は、電圧ＶＥＸＴＱＬが供給される配線Ｌ１と、電圧ＶＳＳが供給される配線Ｌ２とに電気的に接続されたＥＳＤ（静電気放電）保護回路１００を備える。ＥＳＤ保護回路は、抵抗Ｒ１～Ｒ３と、キャパシタＣ１～Ｃ３と、を含む。抵抗Ｒ１は、配線Ｌ１とノードＶＲＣｐｒｅとの間に接続され、キャパシタＣ１は、配線Ｌ２とノードＶＲＣｐｒｅとの間に接続される。抵抗Ｒ２は、配線Ｌ２とノードＶＲＣｐｒｅよりも下流に位置するノードＮＶＲＣとの間に接続され、キャパシタＣ２は、配線Ｌ２とノードＮＶＲＣとの間に接続される。抵抗Ｒ３は、配線Ｌ１とノードＮＶＲＣよりも下流に位置するノードＶＲＣとの間に接続され、キャパシタＣ３は、配線Ｌ２とノードＶＲＣとの間に接続される。
【選択図】図６
【解決手段】半導体装置は、電圧ＶＥＸＴＱＬが供給される配線Ｌ１と、電圧ＶＳＳが供給される配線Ｌ２とに電気的に接続されたＥＳＤ（静電気放電）保護回路１００を備える。ＥＳＤ保護回路は、抵抗Ｒ１～Ｒ３と、キャパシタＣ１～Ｃ３と、を含む。抵抗Ｒ１は、配線Ｌ１とノードＶＲＣｐｒｅとの間に接続され、キャパシタＣ１は、配線Ｌ２とノードＶＲＣｐｒｅとの間に接続される。抵抗Ｒ２は、配線Ｌ２とノードＶＲＣｐｒｅよりも下流に位置するノードＮＶＲＣとの間に接続され、キャパシタＣ２は、配線Ｌ２とノードＮＶＲＣとの間に接続される。抵抗Ｒ３は、配線Ｌ１とノードＮＶＲＣよりも下流に位置するノードＶＲＣとの間に接続され、キャパシタＣ３は、配線Ｌ２とノードＶＲＣとの間に接続される。
【選択図】図６
【特許請求の範囲】
【請求項1】
第１電圧が供給される第１配線と、第２電圧が供給される第２配線と、に電気的に接続された保護回路を備え、
前記保護回路は、
前記第１配線と第１ノードとの間に接続される第１抵抗と、
前記第２配線と前記第１ノードとの間に接続される第１キャパシタと、
前記第２配線と、前記第１ノードよりも下流に位置する第２ノードと、の間に接続される第２抵抗と、
前記第２配線と前記第２ノードとの間に接続され、前記第２抵抗と並列に接続される第２キャパシタと、
前記第１配線と、前記第２ノードよりも下流に位置する第３ノードと、の間に接続される第３抵抗と、
前記第２配線と前記第３ノードとの間に接続される第３キャパシタと、
を有する、半導体装置。
前記保護回路は、
前記第１配線と第１ノードとの間に接続される第１抵抗と、
前記第２配線と前記第１ノードとの間に接続される第１キャパシタと、
前記第２配線と、前記第１ノードよりも下流に位置する第２ノードと、の間に接続される第２抵抗と、
前記第２配線と前記第２ノードとの間に接続され、前記第２抵抗と並列に接続される第２キャパシタと、
前記第１配線と、前記第２ノードよりも下流に位置する第３ノードと、の間に接続される第３抵抗と、
前記第２配線と前記第３ノードとの間に接続される第３キャパシタと、
を有する、半導体装置。
【請求項2】
前記第２抵抗および前記第２キャパシタを含む第２ＲＣ回路の時定数は、前記第３抵抗および前記第３キャパシタを含む第３ＲＣ回路の時定数よりも大きい、請求項１に記載の半導体装置。
【請求項3】
前記第１抵抗および前記第１キャパシタを含む第１ＲＣ回路の時定数は、電源投入時における前記第１電圧の立ち上げ速度よりも低い、請求項１に記載の半導体装置。
【請求項4】
前記保護回路は、前記第２ノードと電気的に接続されるゲートを有し、前記第２配線と前記第３ノードとの間に接続される第１トランジスタをさらに有し、
前記第１トランジスタは、ｎ型ＭＯＳＦＥＴである、請求項１に記載の半導体装置。
前記第１トランジスタは、ｎ型ＭＯＳＦＥＴである、請求項１に記載の半導体装置。
【請求項5】
前記保護回路は、前記第３ノードよりも下流に位置する第４ノードに電気的に接続されるゲートを有し、前記第１配線と前記第２配線との間に接続される第２トランジスタをさらに有する、請求項１に記載の半導体装置。
【請求項6】
前記第２配線と、前記第３ノードよりも下流に位置する第４ノードと、の間に接続される第４抵抗をさらに有する、請求項１に記載の半導体装置。
【請求項7】
前記保護回路は、前記第１配線と、前記第３ノードよりも下流に位置する第４ノードと、の間に接続される第４キャパシタをさらに有する、請求項１に記載の半導体装置。
【請求項8】
前記保護回路は、
前記第２配線と前記第１キャパシタとの間に接続される第５抵抗と、
前記第３ノードよりも下流に位置する第４ノードと電気的に接続されるゲートを有し、前記第２配線と前記第１キャパシタとの間に接続され、前記第５抵抗と並列に接続される第３トランジスタと、
をさらに有する、請求項１に記載の半導体装置。
前記第２配線と前記第１キャパシタとの間に接続される第５抵抗と、
前記第３ノードよりも下流に位置する第４ノードと電気的に接続されるゲートを有し、前記第２配線と前記第１キャパシタとの間に接続され、前記第５抵抗と並列に接続される第３トランジスタと、
をさらに有する、請求項１に記載の半導体装置。
【請求項9】
前記保護回路は、前記第３ノードと電気的に接続されるゲートを有し、前記第２配線と前記第２ノードとの間に接続される第４トランジスタをさらに有する、請求項１に記載の半導体装置。
【請求項10】
前記保護回路は、前記第３ノードよりも下流に位置する第４ノードと電気的に接続されるゲートを有し、前記第１配線と前記第３ノードとの間に接続される第５トランジスタをさらに有する、請求項１に記載の半導体装置。
【請求項11】
前記保護回路は、
前記第２ノードと電気的に接続されるゲートを有し、前記第２配線と前記第３ノードとの間に接続される第６トランジスタと、
前記第２ノードと電気的に接続されるゲートを有し、前記第３ノードと前記第６トランジスタとの間に接続される第７トランジスタと、
前記第３ノードよりも下流に位置する第４ノードと電気的に接続されるゲートを有し、前記第２配線と前記第７トランジスタとの間に接続され、前記第６トランジスタと並列に接続される第８トランジスタと、
をさらに有し、
前記第７トランジスタの閾値電圧は、前記第６トランジスタの閾値電圧よりも低い、請求項１に記載の半導体装置。
前記第２ノードと電気的に接続されるゲートを有し、前記第２配線と前記第３ノードとの間に接続される第６トランジスタと、
前記第２ノードと電気的に接続されるゲートを有し、前記第３ノードと前記第６トランジスタとの間に接続される第７トランジスタと、
前記第３ノードよりも下流に位置する第４ノードと電気的に接続されるゲートを有し、前記第２配線と前記第７トランジスタとの間に接続され、前記第６トランジスタと並列に接続される第８トランジスタと、
をさらに有し、
前記第７トランジスタの閾値電圧は、前記第６トランジスタの閾値電圧よりも低い、請求項１に記載の半導体装置。
【請求項12】
前記保護回路は、
前記第２ノードと電気的に接続されるゲートを有し、前記第２配線と前記第３ノードとの間に接続される第９トランジスタと、
第５ノードと電気的に接続されるゲートを有し、前記第２配線と前記第３ノードとの間に接続され、前記第９トランジスタと並列に接続される第１０トランジスタと、
前記第１ノードと電気的に接続されるゲートを有し、前記第１配線と前記第５ノードとの間に接続される第１１トランジスタと、
前記第１配線と電気的に接続されるゲートを有し、前記第２ノードと前記第５ノードとの間に接続される第１２トランジスタと、
をさらに有する、請求項１に記載の半導体装置。
前記第２ノードと電気的に接続されるゲートを有し、前記第２配線と前記第３ノードとの間に接続される第９トランジスタと、
第５ノードと電気的に接続されるゲートを有し、前記第２配線と前記第３ノードとの間に接続され、前記第９トランジスタと並列に接続される第１０トランジスタと、
前記第１ノードと電気的に接続されるゲートを有し、前記第１配線と前記第５ノードとの間に接続される第１１トランジスタと、
前記第１配線と電気的に接続されるゲートを有し、前記第２ノードと前記第５ノードとの間に接続される第１２トランジスタと、
をさらに有する、請求項１に記載の半導体装置。
【請求項13】
前記保護回路は、
前記第１電圧よりも高い第３電圧が入力されるゲートを有し、前記第２ノードと前記第５ノードとの間に接続され、前記第１２トランジスタと並列に接続される第１３トランジスタをさらに有する、請求項１２に記載の半導体装置。
前記第１電圧よりも高い第３電圧が入力されるゲートを有し、前記第２ノードと前記第５ノードとの間に接続され、前記第１２トランジスタと並列に接続される第１３トランジスタをさらに有する、請求項１２に記載の半導体装置。
【請求項14】
前記第２抵抗は、直列接続された、複数のデプレッション型のｎ型ＭＯＳＦＥＴを有する、請求項１に記載の半導体装置。
【請求項15】
前記第１電圧は、０．４Ｖ～０．６Ｖであり、
前記第２電圧は、接地電圧である、請求項１に記載の半導体装置。
前記第２電圧は、接地電圧である、請求項１に記載の半導体装置。
【請求項16】
前記第１電圧は、０．６Ｖ～１．２Ｖであり、
前記第２電圧は、接地電圧である、請求項１に記載の半導体装置。
前記第２電圧は、接地電圧である、請求項１に記載の半導体装置。
【請求項17】
前記第１電圧は、前記第２電圧よりも高い、請求項１に記載の半導体装置。
【請求項18】
前記第１ノードと電気的に接続されるゲートを有し、前記第１配線と前記第２ノードとの間に接続される第１４トランジスタをさらに備える、請求項１に記載の半導体装置。
【請求項19】
前記第３ノードと電気的に接続されるゲートを有し、前記第２配線と、前記第３ノードよりも下流に位置する第４ノードと、の間に接続される第１５トランジスタと、
前記第３ノードと電気的に接続されるゲートを有し、前記第１配線と前記第４ノードとの間に接続される第１６トランジスタと、
をさらに備える、請求項１に記載の半導体装置。
前記第３ノードと電気的に接続されるゲートを有し、前記第１配線と前記第４ノードとの間に接続される第１６トランジスタと、
をさらに備える、請求項１に記載の半導体装置。
【請求項20】
前記第１配線と電気的に接続されるカソードと、前記第２配線に電気的に接続されるアノードと、を有するダイオードをさらに備える、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置に関する。
【背景技術】
【0002】
被保護回路を静電気から保護するＥＳＤ（electrostatic discharge：静電気放電）保護回路が設けられた半導体装置では、ＥＳＤ保護回路内のサージ電荷を好適に放電することが望まれる。また、電源投入時に発生し得るＥＳＤ保護回路内の貫通電流を抑制することが望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開２０２０／００８３７０５号明細書
【特許文献2】米国特許出願公開２０１８／０３７４８４０号明細書
【特許文献3】米国特許出願公開２０１３／０３４２９４１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
被保護回路を保護する保護回路内のサージ電荷を好適に放電することができ、かつ、保護回路内の貫通電流を抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本実施形態による半導体装置は、第１電圧が供給される第１配線と、第２電圧が供給される第２配線と、に電気的に接続された保護回路を備える。保護回路は、第１抵抗と、第１キャパシタと、第２抵抗と、第２キャパシタと、第３抵抗と、第３キャパシタと、を有する。第１抵抗は、第１配線と第１ノードとの間に接続される。第１キャパシタは、第２配線と第１ノードとの間に接続される。第２抵抗は、第２配線と、第１ノードよりも下流に位置する第２ノードと、の間に接続される。第２キャパシタは、第２配線と第２ノードとの間に接続され、第２抵抗と並列に接続される。第３抵抗は、第１配線と、第２ノードよりも下流に位置する第３ノードと、の間に接続される。第３キャパシタは、第２配線と第３ノードとの間に接続される。
【図面の簡単な説明】
【0006】
【図1】本実施形態のメモリシステムの構成例を示すブロック図である。
【図2】本実施形態の不揮発性メモリの構成例を示すブロック図である。
【図3】本実施形態のＥＳＤ保護回路１００およびその周辺の構成の一例を示す回路図である。
【図4】本実施形態のＥＳＤ保護回路１００およびその周辺の構成の一例を示す回路図である。
【図5】本実施形態のＥＳＤ保護回路１００およびその周辺の構成の一例を示す回路図である。
【図6】第１実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
【図7】第１実施形態のＥＳＤ保護回路の動作の一例を示す回路動作波形図である。
【図8】第１実施形態のＥＳＤ保護回路の動作の一例を示す回路動作波形図である。
【図9】第２実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
【図10A】第２実施形態の比較例のＥＳＤ保護回路の動作の一例を示す回路動作波形図である。
【図10B】第２実施形態のＥＳＤ保護回路の動作の一例を示す回路動作波形図である。
【図11】第３実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
【図12】第４実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
【図13】第５実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
【図14】第６実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
【図15】第６実施形態のＥＳＤ保護回路の動作の一例を示す回路動作波形図である。
【図16】第７実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
【図17】第８実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
【図18】第９実施形態の抵抗の構成の一例を示す回路図である。
【図19】第２構成例に係る半導体装置の構成の一例を示すブロック図である。
【図20】第３構成例に係る半導体装置の構成の一例を示すブロック図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
＜第１構成例：不揮発性メモリ＞
［メモリシステムの構成］
図１は、本実施形態のメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１とＮＡＮＤ型不揮発性メモリ２を備える。なお、ＮＡＮＤ型不揮発性メモリのことを単に不揮発性メモリともいう。メモリシステムは、図示しないホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
［メモリシステムの構成］
図１は、本実施形態のメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１とＮＡＮＤ型不揮発性メモリ２を備える。なお、ＮＡＮＤ型不揮発性メモリのことを単に不揮発性メモリともいう。メモリシステムは、図示しないホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0009】
不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置である。図１に示すように、メモリコントローラ１と各不揮発性メモリ２とはＮＡＮＤバスを介して接続される。メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス回路１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス回路１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス回路１３、ＥＣＣ回路１４およびメモリインターフェイス回路１５は、互いに内部バス１６により接続される。
【0010】
ホストインターフェイス回路１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス回路１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。
【0011】
メモリインターフェイス回路１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。
【0012】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス回路１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス回路１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス回路１５へ指示する。
【0013】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。
【0014】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
【0015】
なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0016】
プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス回路１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス回路１５へ指示する。
【0017】
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
【0018】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス回路１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス回路１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。
【0019】
ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス回路１５に与える。メモリインターフェイス回路１５は、入力された符号語を不揮発性メモリ２に書き込む。
【0020】
ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス回路１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス回路１３を介してホストに送信する。
【0021】
メモリコントローラ１のプロセッサ１２は、メモリインターフェイス回路１５を制御して、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ、／ＤＱＳを不揮発性メモリ２に送信する。メモリコントローラ１から不揮発性メモリ２へ送信される信号ＤＱ＜７：０＞には、コマンド、アドレス及びデータが含まれる。データストローブ信号ＤＱＳ、／ＤＱＳは、データ転送に同期して発生する読み出し及び書き込みタイミングを示す同期制御信号である。
【0022】
プロセッサ１２は、メモリインターフェイス回路１５を制御して、チップイネーブル信号／ＣＥ、信号ＣＬＥ、信号ＡＬＥ、信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰを不揮発性メモリ２に送信する。信号／ＣＥは、各不揮発性メモリ２を動作状態にするための信号である。ライトイネーブル信号／ＷＥは、書き込みを許可する信号であり、不揮発性メモリ２はこの信号／ＷＥを受信することでコマンド及びアドレスの取り込みを行う。即ち、信号／ＷＥは取り込み信号と呼んでもよい。コマンドラッチイネーブル信号ＣＬＥは、コマンドのラッチを許可する信号であり、アドレスラッチイネーブル信号ＡＬＥは、アドレスのラッチを許可する信号である。
【0023】
先頭に記号"／"が付された信号 は、アクティブ・ローまたは負論理であることを示す。すなわち、先頭に記号"／"が付されていない信号は、"Ｈ"レベルのときにアクティブになるのに対して、先頭に記号"／"が付された信号は、"Ｌ"レベルのときにアクティブになる。
【0024】
一方、不揮発性メモリ２は、メモリコントローラ１からの各種信号を受信すると共に、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ、／ＤＱＳをメモリコントローラ１に送信する。また、不揮発性メモリ２は、信号／ＲＢをメモリコントローラ１に送信する。レディービジー信号／ＲＢは、外部からの命令を受け付けることが可能なレディー状態であるか、外部からの命令を受け付けることができないビジー状態であるかを示す。
【0025】
［不揮発性メモリの構成］
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、電圧モニタ回路２９、入出力用パッド群３２、ロジック制御用パッド群３４、電源入力用端子群３５、及び、ＥＳＤ保護回路１００を備えている。
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、電圧モニタ回路２９、入出力用パッド群３２、ロジック制御用パッド群３４、電源入力用端子群３５、及び、ＥＳＤ保護回路１００を備えている。
【0026】
メモリセルアレイ２３は、複数のブロックを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。
【0027】
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
【0028】
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディービジー信号／ＲＢに対応する複数の端子（パッド）を備えている。
【0029】
チップイネーブル信号／ＣＥは、不揮発性メモリ２の選択を可能にする。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞として送信されるコマンドをコマンドレジスタにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞として送信されるアドレスをアドレスレジスタにラッチすることを可能にする。ライトイネーブル信号／ＷＥは、書き込みを可能にする。リードイネーブル信号ＲＥは、読み出しを可能にする。ライトプロテクト信号／ＷＰは、書き込み及び消去を禁止する。レディービジー信号／ＲＢは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、レディービジー信号／ＲＢを受けることで、不揮発性メモリ２の状態を知ることができる。
【0030】
電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧ＶＥＸＴ、ＶＥＸＴＱ、ＶＥＸＴＱＬ及び接地電圧Ｖｓｓを入力する複数の端子を備えている。図２に示すＥＳＤ保護回路１００は、実際には、電源間（ＶＥＸＴＱＬ－Ｖｓｓ、ＶＥＸＴ－Ｖｓｓ、ＶＥＸＴＱ－Ｖｓｓ）に接続されている（図３～図５を参照）。なお、電源入力用端子群３５は、電源電圧ＶＥＸＴ、ＶＥＸＴＱ、ＶＥＸＴＱＬ及び接地電圧Ｖｓｓを入力する複数の端子の他に、電源電圧Ｖｐｐを入力する複数の端子を備えていていもよい。電源電圧ＶＥＸＴは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば２．５Ｖや３．３Ｖ程度の電圧が入力される。一般に、仕様書やデータシート等において、不揮発性メモリが正常に動作する電圧ＶＥＸＴの電圧値の範囲が定められており、例えば２．３５Ｖ～３．６Ｖの範囲である。電源電圧ＶＥＸＴＱは、例えば１．２Ｖや１．８Ｖの電圧が入力される。電源電圧ＶＥＸＴＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。なお、電源電圧ＶＥＸＴは、電源電圧Ｖｃｃでもある。電源電圧ＶＥＸＴＱは、電源電圧ＶｃｃＱでもある。
【0031】
電源電圧Ｖｐｐは、電源電圧ＶＥＸＴよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２３へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧ＶＥＸＴを電圧生成回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。電源電圧ＶＥＸＴは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
【0032】
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
【0033】
ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディービジー信号／ＲＢを送信する。
【0034】
入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ２４との間で送受信する。
【0035】
レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。
【0036】
制御回路としてのシーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。
【0037】
電圧生成回路２８は、昇圧回路２８Ａを備える。昇圧回路２８Ａは、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を昇圧し、書き込み動作、読み出し動作、及び消去動作等に用いられる複数の電圧を生成する。電圧生成回路２８は、昇圧回路２８Ａが生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。
【0038】
電圧モニタ回路２９は、外部から供給される電圧ＶＥＸＴ、ＶＥＸＴＱ、ＶＥＸＴＱＬの電圧値を測定し、電圧ＶＥＸＴ、ＶＥＸＴＱ、ＶＥＸＴＱＬの電圧値情報をシーケンサ２７に出力する。電圧値の測定頻度は、メモリシステムに依存し、任意である。電圧値の測定頻度は、例えば、書き込み動作、読み出し動作、及び消去動作等の動作毎や、電源入力するパワーオン毎である。また、例えば、１～数十もしくは数百sec、msec、μsec等の一定期間毎に電圧値を測定してもかまわない。
【0039】
ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
【0040】
センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、センスアンプユニット群２４Ａと、データレジスタ２４Ｂを有する。センスアンプユニット群２４Ａは、各ビット線に接続されており、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。
【0041】
データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
【0042】
【0043】
ＥＳＤ保護回路１００は、配線Ｌ１と配線Ｌ２との間に接続される。図３に示す配線Ｌ１、Ｌ２は、図６を参照して後で説明する配線Ｌ１、Ｌ２に対応する。配線Ｌ１は、電圧ＶＥＸＴＱＬを供給する電源と電気的に接続される。配線Ｌ２は、電圧ＶＳＳを供給する電源と電気的に接続される。
【0044】
入出力回路２２は、配線Ｌ１と配線Ｌ２との間に接続される。ＥＳＤ保護回路１００および入出力回路２２は、互いに並列に接続される。
【0045】
【0046】
ＥＳＤ保護回路１００は、配線Ｌ１ａと配線Ｌ２との間に接続される。図４に示す配線Ｌ２は、図６を参照して後で説明する配線Ｌ２に対応し、図３に示す配線Ｌ２と共通する。一方、図４に示す配線Ｌ１ａは、電圧ＶＥＸＴを供給する電源と電気的に接続される。従って、ＥＳＤ保護回路１００がＶＥＸＴ－Ｖｓｓ電源間に接続される場合、配線Ｌ１に代えて、配線Ｌ１ａがＥＳＤ保護回路１００と電気的に接続される。
【0047】
ロジック制御回路２１は、配線Ｌ１ａと配線Ｌ２との間に接続される。ＥＳＤ保護回路１００およびロジック制御回路２１は、互いに並列に接続される。
【0048】
【0049】
ＥＳＤ保護回路１００は、配線Ｌ１ｂと配線Ｌ２との間に接続される。図５に示す配線Ｌ２は、図６を参照して後で説明する配線Ｌ２に対応し、図３および図４に示す配線Ｌ２と共通する。一方、図５に示す配線Ｌ１ｂは、電圧ＶＥＸＴＱを供給する電源と電気的に接続される。従って、ＥＳＤ保護回路１００がＶＥＸＴＱ－Ｖｓｓ電源間に接続される場合、配線Ｌ１に代えて、配線Ｌ１ｂがＥＳＤ保護回路１００と電気的に接続される。
【0050】
ロジック制御回路２１は、配線Ｌ１ｂと配線Ｌ２との間に接続される。ＥＳＤ保護回路１００およびロジック制御回路２１は、互いに並列に接続される。
【0051】
（第１実施形態）
図６は、第１実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。
図６は、第１実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。
【0052】
本実施形態のＥＳＤ保護回路１００は、半導体装置内に設けられており、この半導体装置内の被保護回路を静電気から保護することができる。この半導体装置は、被保護回路として例えば、不揮発性メモリ２内の各構成を備えている。本実施形態のＥＳＤ保護回路１００は、ＲＣＴＭＯＳ回路となっている。
【0053】
この半導体装置は、電源電圧が供給されるパッドＰ１、Ｐ２および配線Ｌ１、Ｌ２を備えている。パッドＰ１は、例えば、電圧ＶＥＸＴＱＬが供給される外部接続パッドである。パッドＰ２は、例えば、電圧ＶＳＳが供給される外部接続パッドである。配線Ｌ１は、パッドＰ１から電圧ＶＥＸＴＱＬが供給される電源配線である。配線Ｌ２は、パッドＰ２から電圧ＶＳＳが供給される電源配線である。本実施形態のＥＳＤ保護回路１００は、配線Ｌ１、Ｌ２に電気的に接続されており、本実施形態の被保護回路は、ＥＳＤ保護回路１００よりも下流で配線Ｌ１、Ｌ２に電気的に接続される。電圧ＶＥＸＴＱＬは第１電圧の例であり、ＶＳＳは第２電圧の例である。第１電圧は、第２電圧よりも高い。尚、パッドＰ１に電圧ＶＥＸＴＱが供給されてもよい。この場合、電圧ＶＥＸＴＱは第１電圧の例である（図５を参照）。配線Ｌ１は第１配線の例であり、配線Ｌ２は第２配線の例である。
【0054】
また、省電力化のために、低電圧電源が採用される場合がある。この場合、パッドＰ１に供給される電圧が比較的低くなる。電圧ＶＥＸＴＱＬは、低電圧電源の電源電圧である。電圧ＶＥＸＴＱＬは、例えば、１．２Ｖである電圧ＶＥＸＴＱよりも低い。電圧ＶＥＸＴＱＬは、例えば、０．６Ｖである。尚、電圧ＶＥＸＴＱは、例えば、０．６Ｖ～１．２Ｖであってもよい。
【0055】
本実施形態のＥＳＤ保護回路１００は、第１ＲＣ回路ＲＣ１と、トランジスタＴｒ１と、第２ＲＣ回路ＲＣ２と、トランジスタＴｒ２と、第３ＲＣ回路ＲＣ３と、トランジスタＴｒ３と、トランジスタＴｒ４と、キャパシタＣ４と、抵抗Ｒ４と、トランジスタＴｒ５と、ダイオードＤと、を備えている。
【0056】
第１ＲＣ回路は、抵抗Ｒ１と、キャパシタＣ１とを有する。抵抗Ｒ１は、配線Ｌ１と、ノードＶＲＣｐｒｅと、の間に接続される。キャパシタＣ１は、配線Ｌ２と、ノードＶＲＣｐｒｅと、の間に接続される。
【0057】
トランジスタＴｒ１は、配線Ｌ１と、ノードＮＶＲＣと、の間に接続される。ノードＮＶＲＣは、ノードＶＲＣｐｒｅよりも下流に位置する。トランジスタＴｒ１のゲートは、ノードＶＲＣｐｒｅと電気的に接続される。トランジスタＴｒ１は、例えば、ｐ型ＭＯＳＦＥＴである。
【0058】
第２ＲＣ回路は、抵抗Ｒ２と、キャパシタＣ２とを有する。抵抗Ｒ２は、配線Ｌ２と、ノードＮＶＲＣと、の間に接続される。キャパシタＣ２は、配線Ｌ２と、ノードＮＶＲＣと、の間に接続される。抵抗Ｒ２およびキャパシタＣ２は、互いに並列に接続される。
【0059】
トランジスタＴｒ２は、配線Ｌ２と、ノードＶＲＣと、の間に接続される。ノードＶＲＣは、ノードＮＶＲＣよりも下流に位置する。トランジスタＴｒ２のゲートは、ノードＮＶＲＣと電気的に接続される。トランジスタＴｒ２は、例えば、ｎ型ＭＯＳＦＥＴである。
【0060】
第３ＲＣ回路ＲＣ３は、抵抗Ｒ３と、キャパシタＣ３とを有する。抵抗Ｒ３は、配線Ｌ１と、ノードＶＲＣと、の間に接続される。キャパシタＣ３は、配線Ｌ２と、ノードＶＲＣと、の間に接続される。
【0061】
トランジスタＴｒ３は、配線Ｌ２と、ノードＧＩＮと、の間に接続される。ノードＧＩＮは、ノードＶＲＣよりも下流に位置する。トランジスタＴｒ３のゲートは、ノードＶＲＣと電気的に接続される。トランジスタＴｒ３は、例えば、ｎ型ＭＯＳＦＥＴである。
【0062】
トランジスタＴｒ４は、配線Ｌ１と、ノードＧＩＮと、の間に接続される。トランジスタＴｒ４のゲートは、ノードＶＲＣと電気的に接続される。トランジスタＴｒ４は、例えば、ｐ型ＭＯＳＦＥＴである。
【0063】
キャパシタＣ４は、配線Ｌ１と、ノードＧＩＮと、の間に接続される。
【0064】
抵抗Ｒ４は、配線Ｌ２と、ノードＧＩＮと、の間に接続される。
【0065】
トランジスタＴｒ５は、配線Ｌ１と、配線Ｌ２と、の間に接続される。トランジスタＴｒ５のゲートは、ノードＧＩＮと電気的に接続される。トランジスタＴｒ５は、例えば、ｎ型ＭＯＳＦＥＴである。
【0066】
ダイオードＤのカソードは、配線Ｌ１と電気的に接続される。ダイオードＤのアノードは、配線Ｌ２と電気的に接続される。ダイオードＤは、例えば、トランジスタＴｒ５の寄生ダイオードであってもよい。
【0067】
次に、ＥＳＤ保護回路１００の各構成の機能について説明する。
【0068】
以下では、不揮発性メモリ２のＥＳＤ試験時、並びに、不揮発性メモリ２の電源投入時および通常動作時におけるＥＳＤ保護回路１００の各構成の機能を説明する。尚、ＥＳＤ試験時では、トランジスタＴｒ５をオン状態にして、電荷を放電させる必要がある。電源投入時では、トランジスタＴｒ５をオフ状態にして、貫通電流を抑制する必要がある。
【0069】
第１ＲＣ回路は、ＥＳＤ試験時にノードＮＶＲＣの充電時間を制御する回路である。ノードＮＶＲＣの充電時間は、ノードＮＶＲＣの電圧を電圧ＶＥＸＴＱＬまで充電する時間である。
【0070】
トランジスタＴｒ１は、ＥＳＤ試験時にノードＮＶＲＣの電圧を電圧ＶＥＸＴＱＬまで充電するトランジスタである。
【0071】
第２ＲＣ回路は、ＥＳＤ試験時にノードＧＩＮをＨ（high）レベルに保持する期間Ｔ１を制御する回路である。尚、ノードＧＩＮは、ＥＳＤ試験時における放電時間を決定するパルスを生成する。第２ＲＣ回路ＲＣ２の時定数は、ノードＧＩＮの電圧のパルス幅を決定する一つの要素である。
【0072】
トランジスタＴｒ２は、ＥＳＤ試験時にノードＶＲＣを強く配線Ｌ２（電圧ＶＳＳ）に接続するトランジスタである。また、トランジスタＴｒ２は、第３ＲＣ回路ＲＣ３の充電スタートタイミングを制御する。
【0073】
第３ＲＣ回路ＲＣ３は、ＥＳＤ試験時にノードＧＩＮをＨレベルに保持する期間Ｔ２を制御する回路である。第３ＲＣ回路ＲＣ３の時定数により、ノードＧＩＮをＬ（Low）レベルに落とすための時間が設定される。第３ＲＣ回路ＲＣ３の時定数は、第２ＲＣ回路ＲＣ２の時定数とともに、ノードＧＩＮの電圧のパルス幅を決定する一つの要素である。
【0074】
また、第３ＲＣ回路ＲＣ３は、電源投入時のラッシュカレント（貫通電流）を制御する。これは、第３ＲＣ回路ＲＣ３がトランジスタＴｒ５をオフする側の時定数を決めるためである。
【0075】
トランジスタＴｒ３は、電源投入時および通常動作時にノードＧＩＮを強く配線Ｌ２（電圧ＶＳＳ）に接続するトランジスタである。ノードＧＩＮの電圧が電圧ＶＳＳになることにより、トランジスタＴｒ５がオフして、貫通電流を抑制することができる。
【0076】
トランジスタＴｒ４は、ＥＳＤ試験時のノードＧＩＮの電圧をＨレベルに保持するためのトランジスタである。また、トランジスタＴｒ４は、ＥＳＤ試験時において、期間Ｔ１もしくは期間Ｔ２の間、ノードＧＩＮの電圧をＨレベルに保持する。
【0077】
キャパシタＣ４は、ＥＳＤ試験時に高速でノードＧＩＮの電圧を引き上げる。電圧の引き上げは、配線Ｌ１（電圧ＶＥＸＴＱＬ）との容量カップリングにより行われる。ＥＳＤ試験には、ＨＢＭ（Human Body Model）およびＣＤＭ（Charged Device Model）が含まれる。ＣＤＭで用いる電流パルスは、ＨＢＭで用いる電流パルスよりも短い。ＣＤＭでは、キャパシタＣ４によって、トランジスタＴｒ４によるノードＧＩＮの電圧の上昇を、より有効的に補完することができる。
【0078】
抵抗Ｒ４は、ノードＧＩＮを弱く配線Ｌ２（電圧ＶＳＳ）に接続する。これにより、初期状態のノードＧＩＮがフローティング状態になることを抑制することができる。この結果、貫通電流を抑制することができる。
【0079】
トランジスタＴｒ５は、配線Ｌ１（電圧ＶＥＸＴＱＬ）と配線Ｌ２（電圧ＶＳＳ）との間のシャントトランジスタ（放電用トランジスタ）として機能する。ＥＳＤ試験時において、トランジスタＴｒ５がオンすることにより、配線Ｌ１から配線Ｌ２に放電が行われる。
【0080】
次に、ＥＳＤ保護回路１００の動作について説明する。
【0081】
【0082】
時刻ｔ１において、電源投入（２００ｍＶ／μｓ）が開始される。これにより、電圧ＶＥＸＴＱＬが上昇する。
【0083】
第１ＲＣ回路ＲＣ１の時定数は、電源（電圧ＶＥＸＴＱＬ）立ち上げよりも小さく設定されている。これにより、ノードＶＲＣｐｒｅの電圧は、電圧ＶＥＸＴＱＬと略同じ速度で上昇する。
【0084】
ノードＶＲＣｐｒｅの電圧が電圧ＶＥＸＴＱＬと略同じ速度で上昇すると、トランジスタＴｒ１はオフ状態に維持される。
【0085】
ノードＮＶＲＣは、抵抗Ｒ２を介して配線Ｌ２（電圧ＶＳＳ）に接続される。従って、ノードＮＶＲＣの電圧は、電圧ＶＳＳに維持される。この結果、トランジスタＴｒ２もオフ状態に維持される。
【0086】
ノードＶＲＣの電圧は、抵抗Ｒ３を介して上昇する。第３ＲＣ回路ＲＣ３の時定数も電源（電圧ＶＥＸＴＱＬ）立ち上げよりも小さく設定されている。これにより、ノードＶＲＣの電圧も、電圧ＶＥＸＴＱＬと略同じ速度で上昇する。
【0087】
ノードＶＲＣの電圧が上昇すると、トランジスタＴｒ３はオン状態になる。これにより、ノードＧＩＮは電圧ＶＳＳに強くバイアスされ、貫通電流を抑制することができる。
【0088】
尚、ノードＧＩＮは、電源投入前（初期状態）から抵抗Ｒ４を介して配線Ｌ２（電圧ＶＳＳ）と接続されている。これにより、電源投入期間において、ノードＧＩＮがフローティング状態になることを抑制することができ、貫通電流を抑制することができる。
【0089】
ここで、通常のＥＳＤ保護回路では、１組のＲＣ回路が用いられる。この場合、電源投入時の貫通電流抑制のために、ＲＣ回路の時定数を小さく設定する必要がある。しかし、時定数を小さく設定すると、ＥＳＤ試験時の放電時間が短くなってしまい、放電不足による残電荷で被保護回路のトランジスタが耐圧破壊される可能性がある。従って、時定数を小さく設定することができず、貫通電流のマージンを確保することが困難になってしまう。
【0090】
これに対して、第１実施形態では、電源投入時の貫通電流対策を行う第３ＲＣ回路ＲＣ３の時定数を小さく設定してもＥＳＤ試験時の時定数に影響しない。これにより、電源投入時のラッシュカレント（貫通電流）を抑制することができる。
【0091】
【0092】
時刻ｔ１１において、電源（電圧ＶＥＸＴＱＬ）に電荷が注入され、電圧ＶＥＸＱＴＬが急峻に立ち上がる。
【0093】
ノードＶＲＣｐｒｅは、第１ＲＣ回路ＲＣ１の時定数で上昇するため、ノードＶＲＣｐｒｅの電圧がＬレベルである期間が発生する。
【0094】
ノードＶＲＣｐｒｅの電圧がＬレベルである期間、トランジスタＴｒ１は、オン状態である。これにより、ノードＮＶＲＣに接続されたキャパシタＣ２に電荷が蓄えられ、ノードＮＶＲＣの電圧が上昇する。この時、ノードＮＶＲＣの電圧は、電圧ＶＥＸＴＱＬと略同じ電圧まで上昇する。
【0095】
尚、ノードＶＲＣｐｒｅの電圧がＬレベルで保持される期間は、第１ＲＣ回路ＲＣ１の時定数によって決まる。第１ＲＣ回路ＲＣ１の時定数は、ノードＮＶＲＣの電圧を電圧ＶＥＸＴＱＬにすることができる値であればよい。
【0096】
時刻ｔ１２において、ノードＮＶＲＣの電圧が上昇すると、トランジスタＴｒ２はオン状態になる。これにより、ノードＶＲＣは、電圧ＶＳＳに強くバイアスされる。
【0097】
キャパシタＣ４によって、急峻に立ち上がった電源（電圧ＶＥＸＴＱＬ）のカップリングで、ノードＧＩＮは急峻に立ち上がる。また、トランジスタＴｒ４のゲートがノードＶＲＣと接続されるため、トランジスタＴｒ４がオン状態となる。これにより、ノードＧＩＮの電圧の上昇およびＨレベル保持が補助される。トランジスタＴｒ５のゲートがノードＧＩＮと接続されるため、トランジスタＴｒ５がオン状態となる。これにより、放電が行われる。キャパシタＣ４およびトランジスタＴｒ４によって、トランジスタＴｒ５を介して十分に放電を行うことができる。
【0098】
ノードＮＶＲＣの電圧は、抵抗Ｒ２を介した放電によって、時間の経過とともに低下する。
【0099】
時刻ｔ１３において、ノードＮＶＲＣの電圧がＬレベルになり、トランジスタＴｒ２がオフする。これにより、ノードＶＲＣの電圧は、抵抗Ｒ３を介して上昇する。
【0100】
時刻ｔ１４において、ノードＶＲＣの電圧がＨレベルになると、トランジスタＴｒ３がオンする。これにより、ノードＧＩＮがＬレベルになる。
【0101】
期間Ｔ１は、時刻ｔ１２から時刻ｔ１３までの期間であり、第２ＲＣ回路ＲＣ２の時定数によって決まる。期間Ｔ２は、時刻ｔ１３から時刻ｔ１４までの期間であり、第３ＲＣ回路ＲＣ３の時定数によって決まる。
【0102】
ここで、通常のＥＳＤ保護回路では、１組のＲＣ回路が用いられる。この場合、ＥＳＤ試験時の放電を十分に行うために、ＲＣ回路の時定数を大きく設定する必要がある。しかし、時定数を大きく設定すると、電源投入時の貫通電流を制御することができなくなってしまう可能性がある。従って、電源投入時の不具合の発生を懸念して時定数を大きくすることができず、放電時間のマージンを確保することが困難になってしまう。
【0103】
これに対して、第１実施形態では、第２ＲＣ回路ＲＣ２の時定数および第３ＲＣ回路ＲＣ３の時定数が放電時間を制御するとともに、第２ＲＣ回路ＲＣ２と、電源投入時の貫通電流対策を行う第３ＲＣ回路ＲＣ３と、の間で時定数を個々に設定することができる。これにより、放電時間のマージンおよび貫通電流のマージンを確保しやすくすることができる。
【0104】
第３ＲＣ回路ＲＣ３の時定数は、電源投入の傾きよりも小さな値に設定することが好ましい。これにより、電源投入時の貫通電流を抑制することができる。一方、ＥＳＤ試験時では、第３ＲＣ回路ＲＣ３の小さい時定数に加えて、第２ＲＣ回路ＲＣ２の時定数によって、放電時間が決まる。第２ＲＣ回路ＲＣ２の時定数は、大きな値であることが好ましいこれにより、より長い放電時間を確保することができる。従って、第２ＲＣ回路の時定数は、第３ＲＣ回路の時定数とは異なっており、第３ＲＣ回路の時定数よりも大きいことが好ましい。電源投入時の貫通電流をより適切に制御することができ、かつ、ＥＳＤ試験時の放電時間をより適切に制御することができる。
【0105】
以上のように、第１実施形態によれば、個別に時定数を設定することができる第１ＲＣ回路ＲＣ１、第２ＲＣ回路ＲＣ２、および第３ＲＣ回路ＲＣ３が設けられる。これにより、電源投入時の貫通電流を抑制することができ、かつ、ＥＳＤ試験時に適切に放電することができる。
【0106】
また、第１実施形態では、ノードＶＲＣｐｒｅ、ＶＲＣは、それぞれ抵抗Ｒ１、Ｒ３を介して配線Ｌ１（電圧ＶＥＸＴＱＬ）と接続される。また、ノードＮＶＲＣ、ＧＩＮは、それぞれ抵抗Ｒ２、Ｒ４を介して配線Ｌ２（電圧ＶＳＳ）と接続される。従って、ＥＳＤ保護回路１００内の全ノードは、抵抗を介して電源に接続される。これにより、全ノードがフローティング状態になることを抑制することができる。
【0107】
もし、全てのノードが抵抗を介して電源と接続されず、かつ、低電圧電源（電圧ＶＥＸＴＱＬ）が採用される場合、ＥＳＤ保護回路が適切に動作できなくなる可能性がある。例えば、ＥＳＤ保護回路が配線Ｌ１と配線Ｌ２との間に接続されたインバータを有する場合、インバータに用いられるトランジスタ（例えば、ｐ型ＭＯＳＦＥＴ）の動作電圧が確保できず、インバータの出力ノードがフローティング状態になる可能性がある。すなわち、ＥＳＤ保護回路の内部ノードが不定状態になる可能性がある。この結果、貫通電流対策を適切に行うことができず、大電流が流れてしまう可能性がある。
【0108】
これに対して、第１実施形態では、全てのノードが高抵抗の抵抗を介して電源と接続される。これにより、低電圧電源（電圧ＶＥＸＴＱＬ）が採用される場合であっても、ノードＶＲＣｐｒｅ、ＮＶＲＣ、ＶＲＣ、ＧＩＮがフローティング状態になることを抑制することができ、貫通電流を抑制することができる。
【0109】
（第２実施形態）
図９は、第２実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第２実施形態は、抵抗Ｒ５およびトランジスタＴｒ６が設けられる点で、第１実施形態とは異なっている。
図９は、第２実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第２実施形態は、抵抗Ｒ５およびトランジスタＴｒ６が設けられる点で、第１実施形態とは異なっている。
【0110】
ＥＳＤ保護回路１００は、抵抗Ｒ５と、トランジスタＴｒ６と、をさらに備える。抵抗Ｒ５は、配線Ｌ２と、キャパシタＣ１と、の間に接続される。トランジスタＴｒ６は、配線Ｌ２と、キャパシタＣ１と、の間に接続される。トランジスタＴｒ６のゲートは、ノードＧＩＮと電気的に接続される。トランジスタＴｒ６は、例えば、ｎ型ＭＯＳＦＥＴである。抵抗Ｒ５およびトランジスタＴｒ６は、互いに並列に接続される。
【0111】
第１実施形態において、通常動作時に、電源ノイズ、すなわち、電圧ＶＳＳ（または電圧ＶＥＸＴＱＬ）ノイズ、および、第１ＲＣ回路ＲＣ１の影響により、ノードＶＲＣｐｒｅの電圧が電源（電圧ＶＥＸＴＱＬ）の電圧よりも低くなる場合がある。この場合、トランジスタＴｒ１がしっかりオフ状態にならない可能性がある。トランジスタＴｒ１が適切にオフ状態にならない場合、トランジスタＴｒ１および抵抗Ｒ２を介して、配線Ｌ１（電圧ＶＥＸＴＱＬ）と配線Ｌ２（電圧ＶＳＳ）との間にリークパスが形成されてしまう可能性がある。通常動作時にリークパスが形成されてしまうと、電源として用いられる電圧ＶＥＸＴＱＬが低下してしまう。
【0112】
そこで、抵抗Ｒ５は、配線Ｌ２とキャパシタＣ１との間の容量を弱めることにより、ノードＶＲＣｐｒｅの電圧を電圧ＶＥＸＴＱＬに保持することができる。これにより、リークパスの形成を抑制することができ、貫通電流を抑制することができる。
【0113】
また、抵抗Ｒ５を設けることにより、ＥＳＤ動作時にキャパシタＣ１が適切に機能しない場合がある。
【0114】
そこで、トランジスタＴｒ６は、ＥＳＤ動作時においてオン状態になることにより、配線Ｌ２とキャパシタＣ１とを接続させる。これにより、ノードＶＲＣｐｒｅを所望の時定数で動作させることができる。
【0115】
図１０Ａは、第２実施形態の比較例のＥＳＤ保護回路１００の動作の一例を示す回路動作波形図である。図１０Ｂは、第２実施形態のＥＳＤ保護回路１００の動作の一例を示す回路動作波形図である。図１０Ａおよび図１０Ｂは、通常動作時におけるＥＳＤ保護回路１００の動作を示す。図１０Ａは、抵抗Ｒ５およびトランジスタＴｒ６が設けられない場合の比較例を示す。図１０Ｂは、抵抗Ｒ５およびトランジスタＴｒ６が設けられる場合の例を示す。
【0116】
まず、抵抗Ｒ５およびトランジスタＴｒ６が設けられない場合の通常動作について説明する。尚、図１０Ａに示すノードＶＲＣｐｒｅの電圧に示す破線は、電圧ＶＥＸＴＱＬに対応する。
【0117】
時刻ｔ２１において、電源ノイズが生じ、電圧ＶＥＸＴＱＬおよびノードＶＲＣｐｒｅの電圧が低下する。ノードＶＲＣｐｒｅの電圧の変動は、第１ＲＣ回路ＲＣ１により、ＶＥＸＴＱＬ電圧の変動に遅れる。
【0118】
時刻ｔ２２において、トランジスタＴｒ１の閾値電圧を閾値電圧Ｖｔｈ１として、電圧ＶＥＸＴＱＬ、ノードＶＲＣｐｒｅの電圧、および、閾値電圧Ｖｔｈ１の関係は、電圧ＶＥＸＴＱＬ＞ノードＶＲＣｐｒｅの電圧＞トランジスタＴｒ１の閾値電圧の絶対値｜Ｖｔｈ１｜になる。この結果、トランジスタＴｒ１がオン状態になり、トランジスタＴｒ１および抵抗Ｒ２を流れる貫通電流が発生する。尚、トランジスタＴｒ１がｐ型ＭＯＳＦＥＴである場合、上記関係は、電圧ＶＥＸＴＱＬ＞閾値電圧Ｖｔｈ１＞ノードＶＲＣｐｒｅの電圧とも表される。
【0119】
次に、抵抗Ｒ５およびトランジスタＴｒ６が設けられる場合の通常動作について説明する。
【0120】
時刻ｔ２１において、電源ノイズが生じ、電圧ＶＥＸＴＱＬおよびノードＶＲＣｐｒｅの電圧が低下する。電圧ＶＥＸＴＱＬ、ノードＶＲＣｐｒｅの電圧、および、閾値電圧Ｖｔｈ１の関係は、電圧ＶＥＸＴＱＬ＝ノードＶＲＣｐｒｅの電圧＜トランジスタＴｒ１の閾値電圧の絶対値｜Ｖｔｈ１｜になる。すなわち、抵抗Ｒ５を設けることによって、ノイズの影響を小さくすることができる。これにより、ノードＶＲＣｐｒｅの電圧が電圧ＶＥＸＴＱＬよりも低くなることを抑制することができ、リークパスを遮断することができる。尚、トランジスタＴｒ１がｐ型ＭＯＳＦＥＴである場合、上記関係は、電圧ＶＥＸＴＱＬ＝ノードＶＲＣｐｒｅの電圧＞閾値電圧Ｖｔｈ１とも表される。
【0121】
第２実施形態のように、抵抗Ｒ５およびトランジスタＴｒ６が設けられてもよい。第２実施形態のＥＳＤ保護回路１００は、第１実施形態と同様の効果を得ることができる。
【0122】
（第３実施形態）
図１１は、第３実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第３実施形態は、トランジスタＴｒ７が設けられる点で、第１実施形態とは異なっている。
図１１は、第３実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第３実施形態は、トランジスタＴｒ７が設けられる点で、第１実施形態とは異なっている。
【0123】
尚、図１１には、第２実施形態の抵抗Ｒ５およびトランジスタＴｒ６が示されている。しかし、抵抗Ｒ５およびトランジスタＴｒ６は、設けられなくてもよい。
【0124】
ＥＳＤ保護回路１００は、トランジスタＴｒ７をさらに備える。トランジスタＴｒ７は、配線Ｌ２と、ノードＮＶＲＣと、の間に接続される。トランジスタＴｒ７のゲートは、ノードＶＲＣと電気的に接続される。トランジスタＴｒ７は、例えば、ｎ型ＭＯＳＦＥＴである。
【0125】
第１実施形態において、通常動作時に、抵抗Ｒ２のばらつき、および、トランジスタＴｒ１の閾値電圧のばらつきによって、トランジスタＴｒ１を通過するリークによりノードＮＶＲＣの電圧が上昇する場合がある。この場合、トランジスタＴｒ２がオンしてノードＶＲＣの電圧がＬレベルとなり、トランジスタＴｒ４がオン状態となる。この結果、トランジスタＴｒ５がオンし、貫通電流が発生する可能性がある。
【0126】
そこで、トランジスタＴｒ７は、通常動作時において、Ｈレベルに上昇するノードＶＲＣの電圧を受けて、ノードＮＶＲＣを電圧ＶＳＳに強くバイアスする。これにより、トランジスタＴｒ５がオンすることを抑制し、貫通電流を抑制することができる。
【0127】
また、ＥＳＤ試験時において、ノードＶＲＣの初期の電圧はＬレベルであり、第２ＲＣ回路ＲＣ２設定された時間におけるノードＶＲＣの電圧は、トランジスタＴｒ２によってＬレベルに維持される。従って、トランジスタＴｒ７は、ＥＳＤ試験時の動作を悪化させない。
【0128】
第３実施形態のように、トランジスタＴｒ７が設けられてもよい。第３実施形態のＥＳＤ保護回路１００は、第１実施形態と同様の効果を得ることができる。また、第３実施形態のＥＳＤ保護回路１００に第２実施形態を組み合わせてもよい。
【0129】
（第４実施形態）
図１２は、第４実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第４実施形態は、トランジスタＴｒ８が設けられる点で、第１実施形態とは異なっている。
図１２は、第４実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第４実施形態は、トランジスタＴｒ８が設けられる点で、第１実施形態とは異なっている。
【0130】
尚、図１２には、第２実施形態の抵抗Ｒ５およびトランジスタＴｒ６、並びに、第３実施形態のトランジスタＴｒ７が示されている。しかし、抵抗Ｒ５およびトランジスタＴｒ６、Ｔｒ７は、設けられなくてもよい。
【0131】
ＥＳＤ保護回路１００は、トランジスタＴｒ８をさらに備える。トランジスタＴｒ８は、配線Ｌ１と、ノードＶＲＣと、の間に接続される。トランジスタＴｒ８のゲートは、ノードＧＩＮと電気的に接続される。トランジスタＴｒ８は、例えば、ｐ型ＭＯＳＦＥＴである。
【0132】
第１実施形態において、通常動作時に、ノードＶＲＣの電圧および電圧ＶＥＸＴＱＬは、互いに略同じレベルに設定されている。しかし、抵抗Ｒ３の抵抗によりノードＶＲＣの電圧の追従性が悪くなると、トランジスタＴｒ４がオン状態になる。この結果、トランジスタＴｒ５がオンし、貫通電流が発生する可能性がある。
【0133】
そこで、トランジスタＴｒ８は、通常動作時において、電圧ＶＥＸＴＱＬと、ノードＶＲＣの電圧と、の電位差を小さくする（なくす）ように、配線Ｌ１と、ノードＶＲＣと、を接続させる。これにより、トランジスタＴｒ５がオンすることを抑制し、貫通電流を抑制することができる。
【0134】
また、ＥＳＤ試験時において、ノードＧＩＮの電圧はＨレベルであり、トランジスタＴｒ８はオフ状態になる。従って、トランジスタＴｒ８は、ＥＳＤ試験時の動作を悪化させない。
【0135】
第４実施形態のように、トランジスタＴｒ８が設けられてもよい。第４実施形態のＥＳＤ保護回路１００は、第１実施形態と同様の効果を得ることができる。また、第４実施形態のＥＳＤ保護回路１００に第２実施形態および第３実施形態の少なくとも１つを組み合わせてもよい。
【0136】
（第５実施形態）
図１３は、第５実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第５実施形態は、トランジスタＴｒ９、Ｔｒ１０がさらに設けられる点で、第１実施形態とは異なっている。
図１３は、第５実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第５実施形態は、トランジスタＴｒ９、Ｔｒ１０がさらに設けられる点で、第１実施形態とは異なっている。
【0137】
尚、図１３には、第２実施形態の抵抗Ｒ５およびトランジスタＴｒ６、第３実施形態のトランジスタＴｒ７、並びに、第４実施形態のトランジスタＴｒ８が示されている。しかし、抵抗Ｒ５およびトランジスタＴｒ６、Ｔｒ７、Ｔｒ８は、設けられなくてもよい。
【0138】
ＥＳＤ保護回路１００は、Ｔｒ９、Ｔｒ１０をさらに備える。
【0139】
トランジスタＴｒ９は、ノードＶＲＣと、トランジスタＴｒ２と、の間に接続される。トランジスタＴｒ９のゲートは、ノードＮＶＲＣと電気的に接続される。トランジスタＴｒ９は、例えば、ｎ型ＭＯＳＦＥＴである。
【0140】
また、トランジスタＴｒ９は、トランジスタＴｒ２の閾値電圧よりも低い閾値電圧を有する。
【0141】
トランジスタＴｒ１０は、配線Ｌ２と、トランジスタＴｒ９と、の間に接続される。トランジスタＴｒ１０のゲートは、ノードＧＩＮと電気的に接続される。トランジスタＴｒ１０は、例えば、ｎ型ＭＯＳＦＥＴである。トランジスタＴｒ２、Ｔｒ１０は、互いに並列に接続される。
【0142】
第１実施形態において、ＥＳＤ試験時の放電時間が短いと、放電不足となり、残電荷による薄膜トランジスタの耐圧違反が発生する可能性がある。例えば、放電による電圧ＶＥＸＴＱＬの低下が速い場合、放電能力が小さくなってしまう。従って、放電時間はなるべく長くする必要がある。第２ＲＣ回路ＲＣ２の時定数を延ばすことにより、放電不足を解消することができる。しかし、時定数を延ばすことは第２ＲＣ回路ＲＣ２の面積を増加させることにつながり、回路サイズが大きくなってしまう。
【0143】
そこで、トランジスタＴｒ２の閾値電圧よりも低い閾値電圧を有するトランジスタＴｒ９は、トランジスタＴｒ２がオフした後もオン状態を継続する。また、オフ状態のトランジスタＴｒ２と並列に接続されるトランジスタＴｒ１０はオン状態である。従って、ノードＮＶＲＣの電圧が下がっても、ノードＶＲＣを電圧ＶＳＳに、より長く維持することができる。時定数の制御ではなく、ノードＶＲＣの電圧をＬレベルに維持する時間を長くすることで、実質的に放電パルス（ノードＧＩＮの電圧がＨレベルである期間）を延ばすことができる。これにより、第２ＲＣ回路ＲＣ２の面積を大きくすることなく、放電期間を延ばして放電不足を抑制することができる。
【0144】
トランジスタＴｒ１０は、放電開始時にノードＧＩＮの電圧がＨレベルになることによりオンする。これにより、ノードＶＲＣの電圧を電圧ＶＳＳにさらに強くバイアスすることができる。この結果、ノードＧＩＮの電圧がＨレベルである期間をさらに延ばすことができる。従って、第２ＲＣ回路ＲＣ２の面積を大きくすることなく、放電期間をさらに延ばして放電不足をさらに抑制することができる。
【0145】
第５実施形態のように、トランジスタＴｒ９、Ｔｒ１０が設けられてもよい。第５実施形態のＥＳＤ保護回路１００は、第１実施形態と同様の効果を得ることができる。また、第５実施形態のＥＳＤ保護回路１００に第２実施形態～第４実施形態の少なくとも１つを組み合わせてもよい。
【0146】
（第６実施形態）
図１４は、第６実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第６実施形態は、トランジスタＴｒ１０のゲートの接続先が変更されている点で、第５実施形態とは異なっている。
図１４は、第６実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第６実施形態は、トランジスタＴｒ１０のゲートの接続先が変更されている点で、第５実施形態とは異なっている。
【0147】
尚、図１４には、第２実施形態の抵抗Ｒ５およびトランジスタＴｒ６、第３実施形態のトランジスタＴｒ７、並びに、第４実施形態のトランジスタＴｒ８が示されている。しかし、抵抗Ｒ５およびトランジスタＴｒ６、Ｔｒ７、Ｔｒ８は、設けられなくてもよい。
【0148】
ＥＳＤ保護回路１００は、レベル保持回路ＬＫをさらに備える。レベル保持回路ＬＫは、ＥＳＤ試験時にノードＶＲＣの電圧をＬレベルにバイアスする期間をさらに延ばすために、トランジスタＴｒ１０のゲートに入力される信号を生成する。レベル保持回路ＬＫは、配線Ｌ１、Ｌ２およびノードＶＲＣｐｒｅ、ＮＶＲＣ、ＶＲＣの電圧が入力される。尚、レベル保持回路ＬＫのノードＮＶＲＣ２は、トランジスタＴｒ１０のゲートと電気的に接続される。
【0149】
レベル保持回路ＬＫは、トランジスタＫ１、Ｋ２、Ｋ３と、キャパシタＣ５と、を有する。
【0150】
トランジスタＫ１は、配線Ｌ１と、ノードＮＶＲＣ２と、の間に接続される。トランジスタＫ１のゲートは、ノードＶＲＣｐｒｅと電気的に接続される。トランジスタＫ１は、例えば、ｐ型ＭＯＳＦＥＴである。
【0151】
トランジスタＫ２は、配線Ｌ２と、ノードＮＶＲＣ２と、の間に接続される。トランジスタＫ２のゲートは、ノードＶＲＣと電気的に接続される。トランジスタＫ２は、例えば、ｎ型ＭＯＳＦＥＴである。
【0152】
トランジスタＫ３は、ノードＮＶＲＣと、ノードＮＶＲＣ２と、の間に接続される。トランジスタＫ３のゲートは、配線Ｌ１と電気的に接続される。トランジスタＫ３は、例えば、ｎ型ＭＯＳＦＥＴである。
【0153】
キャパシタＣ５は、配線Ｌ２と、ノードＮＶＲＣ２と、の間に接続される。トランジスタＫ２およびキャパシタＣ５は、互いに並列に接続される。
【0154】
図１５は、第６実施形態のＥＳＤ保護回路１００の動作の一例を示す回路動作波形図である。図１５は、ＥＳＤ試験時におけるＥＳＤ保護回路１００の動作を示す。尚、図１５には、第１実施形態におけるノードＶＲＣ、ＧＩＮの電圧も示されている。
【0155】
時刻ｔ３１において、ノードＮＶＲＣが充電されるとともに、ノードＮＶＲＣ２の充電が行われる。ノードＮＶＲＣ２の充電は、トランジスタＴｒ１と同様に動作するトランジスタＫ１を介して、キャパシタＣ５が充電されることにより行われる。トランジスタＫ１は、ノードＮＶＲＣ２の電圧を電圧ＶＥＸＴＱＬと同程度まで上昇させる。トランジスタＫ３は、ノードＮＶＲＣの電圧をノードＮＶＲＣ２に転送する。尚、ノードＮＶＲＣ、ＮＶＲＣ２が略同電圧であるため、トランジスタＫ３はオン状態であっても動作に影響しない。
【0156】
尚、キャパシタＣ５は、ノードＮＶＲＣ２の電圧の保持のために設けられる。キャパシタＣ５の静電容量は、時定数を制御する機能も有するキャパシタＣ２の静電容量よりも小さくてもよい。
【0157】
ノードＮＶＲＣ、ＮＶＲＣ２がＨレベルになるため、トランジスタＴｒ２、Ｔｒ９、Ｔｒ１０がオンし、ノードＶＲＣの電圧がＬレベルにバイアスされる。
【0158】
電圧ＶＥＸＴＱＬが低下すると、トランジスタＫ３はオフする。例えば、電圧ＶＥＸＴＱＬが低下して、ノードＮＶＲＣ２の電圧＞ノードＮＶＲＣの電圧＞電圧ＶＥＸＴＱＬ、もしくは、ノードＮＶＲＣ２の電圧＞ノードＮＶＲＣの電圧＝電圧ＶＥＸＴＱＬ＜トランジスタＫ３の閾値電圧の絶対値｜Ｖｔｈ２｜の状態になる。ノードＮＶＲＣの電圧は、電圧ＶＥＸＴＱＬまで充電された後、抵抗Ｒ２を介して、配線Ｌ２（電圧ＶＳＳ）に放電される。一方、ノードＮＶＲＣ２の電圧は、ノードＮＶＲＣの電圧よりも高く保持される。
【0159】
時刻ｔ３２において、ノードＮＶＲＣの電圧がＬレベルになり、トランジスタＴｒ２はオフする。しかし、トランジスタＴｒ１０は、ノードＶＲＣの電圧をＬレベルにバイアスする。これにより、ノードＶＲＣの電圧をＬレベルにバイアスする期間を延ばすことができる。トランジスタＴｒ４は、ノードＶＲＣの電圧がＨレベルに上昇するまで、ノードＧＩＮの電圧をＨレベルに保持する。
【0160】
時刻ｔ３３において、ノードＶＲＣの電圧がＨレベルになる。従って、ノードＧＩＮの電圧がＬレベルになり、放電時間が終了する。
【0161】
図１５に示すように、第６実施形態では、第１実施形態と比較して、放電時間を長くすることができ、放電不足を抑制することができる。
【0162】
第６実施形態では、第２ＲＣ回路ＲＣ２および第３ＲＣ回路ＲＣ３で設定されたタイマが切れるまで、すなわち、ノードＶＲＣの電圧がＨレベルになるまで、ノードＧＩＮの電圧がＨレベルに保持される。これにより、電圧ＶＥＸＴＱＬに影響されることなく、放電時間を確保することができ、放電不足を抑制することができる。
【0163】
尚、通常動作時に、トランジスタＫ２は、ＨレベルのノードＶＲＣの電圧をうけて、ノードＮＶＲＣ２を電圧ＶＳＳでバイアスする。従って、レベル保持回路ＬＫは、ＥＳＤ試験時に動作し、通常動作時には動作しない。また、通常動作時に、トランジスタＴｒ７がノードＮＶＲＣを電圧ＶＳＳにバイアスすることと同様に、トランジスタＫ２は、ノードＮＶＲＣ２を電圧ＶＳＳにバイアスする。これにより、貫通電流の発生を抑制することができる。
【0164】
第６実施形態のように、トランジスタＴｒ１０のゲートの接続が変更されてもよい。第６実施形態のＥＳＤ保護回路１００は、第５実施形態と同様の効果を得ることができる。
【0165】
（第７実施形態）
図１６は、第７実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第７実施形態は、レベル保持回路ＬＫの構成が変更されている点で、第６実施形態とは異なっている。
図１６は、第７実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第７実施形態は、レベル保持回路ＬＫの構成が変更されている点で、第６実施形態とは異なっている。
【0166】
尚、図１６には、第２実施形態の抵抗Ｒ５およびトランジスタＴｒ６、第３実施形態のトランジスタＴｒ７、並びに、第４実施形態のトランジスタＴｒ８が示されている。しかし、抵抗Ｒ５およびトランジスタＴｒ６、Ｔｒ７、Ｔｒ８は、設けられなくてもよい。
【0167】
レベル保持回路ＬＫは、トランジスタＫ４をさらに有する。トランジスタＫ４は、ノードＮＶＲＣと、ノードＮＶＲＣ２と、の間に接続される。トランジスタＫ４のゲートは、電圧ＶＥＸＴＱが入力される。電圧ＶＥＸＴＱは、電源電圧であり、電圧ＶＥＸＴＱＬよりも高い電圧である。電圧ＶＥＸＴＱは、例えば、１．２Ｖである。尚、電圧ＶＥＸＴＱは、例えば、０．６Ｖ～１．２Ｖであってもよい。トランジスタＫ４は、例えば、ｎ型ＭＯＳＦＥＴである。トランジスタＫ３、Ｋ４は、互いに並列に接続される。
【0168】
第６実施形態において、通常動作時に、電圧ＶＥＸＴＱＬの低電圧化がさらに進んだ場合、トランジスタＫ３がオンしない可能性がある。この結果、ノードＮＶＲＣ２の電圧を電圧ＶＳＳにバイアスすることが難しくなり、貫通電流が発生する可能性がある。
【0169】
そこで、トランジスタＫ４は、電圧ＶＥＸＴＱのゲート信号によって、ノードＮＶＲＣの電圧（電圧ＶＳＳと略同じ）をノードＮＶＲＣ２に転送する。これにより、さらに低い電圧ＶＥＸＴＱＬにおいて、貫通電流の発生を抑制することができる。トランジスタＫ４を設けることにより、電圧ＶＥＸＴＱＬを、例えば、０．４Ｖ程度まで低下させることができる。
【0170】
第７実施形態のように、レベル保持回路ＬＫの構成が変更されてもよい。第７実施形態のＥＳＤ保護回路１００は、第６実施形態と同様の効果を得ることができる。
【0171】
（第８実施形態）
図１７は、第８実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第８実施形態は、抵抗素子である抵抗Ｒ２、Ｒ４に代えて、抵抗Ｒ２ａ、Ｒ４ａが設けられている点で、第１実施形態とは異なっている。
図１７は、第８実施形態のＥＳＤ保護回路１００の構成の一例を示す回路図である。第８実施形態は、抵抗素子である抵抗Ｒ２、Ｒ４に代えて、抵抗Ｒ２ａ、Ｒ４ａが設けられている点で、第１実施形態とは異なっている。
【0172】
ＥＳＤ保護回路１００は、抵抗Ｒ２ａ、Ｒ４ａを備える。
【0173】
抵抗Ｒ２ａは、直列接続された、４つのトランジスタＤ１～Ｄ４を有する。４つのトランジスタＤ１～Ｄ４は、例えば、デプレッション型（Ｄタイプ）のｎ型ＭＯＳＦＥＴである。４つのトランジスタＤ１～Ｄ４のゲートは、配線Ｌ２（電圧ＶＳＳ）と電気的に接続される。これにより、４つのトランジスタＤ１～Ｄ４は、レイアウト面積をより削減した高抵抗素子として用いられる。また、抵抗Ｒ２ａの製造ばらつきを抑制することができる。尚、トランジスタＤ１～Ｄ４の数は、４つに限られない。
【0174】
抵抗Ｒ４ａの構成は、例えば、抵抗Ｒ２ａの構成と同様である。
【0175】
尚、図示していないが、抵抗Ｒ１、Ｒ３もデプレッション型のｎ型ＭＯＳＦＥＴを有していてもよい。
【0176】
第８実施形態のように、抵抗Ｒ２ａ、Ｒ４ａが設けられてもよい。第８実施形態のＥＳＤ保護回路１００は、第１実施形態と同様の効果を得ることができる。また、第８実施形態のＥＳＤ保護回路１００に第２実施形態～第７実施形態の少なくとも１つを組み合わせてもよい。
【0177】
尚、図９を参照して第２実施形態において説明した抵抗Ｒ５も、抵抗Ｒ２ａ、Ｒ４ａと同様の構成を有していてもよい。
【0178】
（第９実施形態）
図１８は、第９実施形態の抵抗Ｒ２ａ、Ｒ４ａの構成の一例を示す回路図である。第９実施形態は、抵抗Ｒ２ａ、Ｒ４ａの構成が変更されている点で、第８実施形態とは異なっている。
図１８は、第９実施形態の抵抗Ｒ２ａ、Ｒ４ａの構成の一例を示す回路図である。第９実施形態は、抵抗Ｒ２ａ、Ｒ４ａの構成が変更されている点で、第８実施形態とは異なっている。
【0179】
トランジスタＤ１のゲートは、トランジスタＤ１のソースと電気的に接続される。トランジスタＤ２のゲートは、トランジスタＤ２のソースと電気的に接続される。トランジスタＤ３のゲートは、トランジスタＤ３のソースと電気的に接続される。トランジスタＤ４のゲートは、トランジスタＤ４のソースと電気的に接続される。
【0180】
第９実施形態のように、抵抗Ｒ２ａ、Ｒ４ａの構成が変更されてもよい。第９実施形態のＥＳＤ保護回路１００は、第８実施形態と同様の効果を得ることができる。
【0181】
＜第２構成例：ＤＲＡＭ（Dynamic Random Access Memory）＞
第１～第９実施形態で説明されたＥＳＤ保護回路１００の少なくとも１つが、揮発性半導体メモリデバイス（例えば、ＤＲＡＭ）に使用されてもよい。
第１～第９実施形態で説明されたＥＳＤ保護回路１００の少なくとも１つが、揮発性半導体メモリデバイス（例えば、ＤＲＡＭ）に使用されてもよい。
【0182】
図１９は、第２構成例に係る半導体装置３００（ＤＲＡＭ）の構成の一例を示すブロック図である。図１９に示すように、半導体装置３００は、例えば、メモリセルアレイ３０１、ロウデコーダ３０２、カラムデコーダ３０３、コマンドデコーダ３０４、アドレスデコーダ３０５、コマンド／アドレス入力回路３０６、センスアンプ回路３０７、転送ゲート３０８、読み出し／書き込みアンプ回路（ＲＷＡＭＰ：Read/Write Amplifier）３０９、入出力回路３１０、クロック入力回路３１１、内部クロック生成回路３１２、電圧生成回路３１３、及びＥＳＤ保護回路１００を含む。
【0183】
メモリセルアレイ３０１は、複数のメモリセルＭＣを含む。半導体装置３００のメモリセルＭＣのそれぞれは、セルキャパシタＣＣと、セルトランジスタＣＴとを含む。セルトランジスタＣＴのゲートは、複数のワード線ＷＬのうち対応する１つに接続される。セルトランジスタＣＴの電流経路の一端は、ビット線ＢＬに接続される。セルトランジスタＣＴの電流経路の他端は、セルキャパシタＣＣの一端に接続される。セルキャパシタＣＣの他端は、接地ノードに接続される。セルキャパシタＣＣは、記憶すべきデータに応じた量の電荷を格納できる。セルトランジスタＣＴは、メモリセルＭＣとビット線ＢＬとの間の導通／非導通（メモリセルの選択／非選択）をスイッチングする。複数のメモリセルＭＣは、メモリセルアレイ３０１内において、２次元アレイ状又は３次元アレイ状に配列されている。例えば、メモリセルアレイ２０１は、複数のバンクを含む。各バンクは、複数のメモリセルＭＣを含む制御単位である。複数のバンクは、互いに独立に動作し得る。
【0184】
ロウデコーダ３０２は、アドレス情報のデコード結果とコマンドのデコード結果とに基づいて、メモリセルアレイ３０１のロウ方向の配線（例えば、ワード線ＷＬ）の選択／非選択を制御する。
【0185】
カラムデコーダ３０３は、アドレス情報のデコード結果とコマンドのデコード結果とに基づいて、メモリセルアレイ３０１のカラム方向の配線（例えば、ビット線ＢＬ）の選択／非選択を制御する。
【0186】
コマンドデコーダ３０４は、コマンド／アドレス入力回路３０６から受け取ったコマンドをデコードする。そして、コマンドデコーダ３０４は、コマンドのデコード結果を、ロウデコーダ３０２及びカラムデコーダ３０３のそれぞれに送る。
【0187】
アドレスデコーダ３０５は、コマンド／アドレス入力回路３０６から受け取ったアドレス情報をデコードする。そして、アドレスデコーダ３０５は、アドレス情報のデコード結果を、ロウデコーダ３０２及びカラムデコーダ３０３のそれぞれに送る。
【0188】
コマンド／アドレス入力回路３０６は、外部から供給されるコマンド／アドレス信号ＣＡを受ける。コマンド／アドレス信号ＣＡは、コマンド及びアドレス情報を含む。コマンド／アドレス入力回路３０６は、コマンド及びアドレス情報を、コマンドデコーダ３０４及びアドレスデコーダ３０５にそれぞれ送る。
【0189】
センスアンプ回路３０７は、読み出し動作時において、メモリセルＭＣからの信号をセンス及び増幅する。センスアンプ回路３０７は、メモリセルＭＣからの信号を読み出しデータとして、転送ゲート３０８及びＲＷＡＭＰ３０９を介して、入出力回路３１０に送る。センスアンプ回路３０７は、入出力回路３１０からの書き込みデータを、転送ゲート３０８及びＲＷＡＭＰ３０９を介して受け取る。センスアンプ回路３０７は、書き込みデータに応じた信号を、ビット線ＢＬに出力する。
【0190】
転送ゲート３０８は、センスアンプ回路３０７とＲＷＡＭＰ３０９との間のデータ転送を制御する。
【0191】
ＲＷＡＭＰ３０９は、読み出しデータに応じた信号のレベル（信号値）、及び、書き込みデータに応じた信号のレベルを増幅する。
【0192】
入出力回路３１０は、メモリセルアレイ３０１と半導体装置３００の外部との間で転送される信号ＤＱのインターフェース回路として機能する。入出力回路３１０は、内部クロックＣＬＫ２に同期したタイミングで、書き込みデータを、メモリセルアレイ３０１に送る。入出力回路３１０は、内部クロックＣＬＫ２に同期したタイミングで、読み出しデータを、半導体装置３００の外部のデバイスに送る。例えば、入出力回路３１０は、データマスク信号ＤＭを受ける。入出力回路８１０は、データマスク信号ＤＭに基づいて、信号ＤＱ（データ）に対してマスク処理を行う。
【0193】
クロック入力回路３１１は、外部からのクロック（以下では、外部クロックとよばれる）ＣＬＫ１を受ける。クロック入力回路３１１は、外部クロックＣＬＫ１を、内部クロック生成回路３１２に送る。
【0194】
内部クロック生成回路３１２は、外部クロックＣＬＫ１に基づいて、内部クロックＣＬＫ２を生成する。内部クロック生成回路３１２は、生成された内部クロックＣＬＫ２を入出力回路３１０などに送る。
【0195】
電圧生成回路３１３は、外部からの電源電圧（電源ノードＶＤＤに印可される電圧、電源ノードＶＤＤＱに印可される電圧、及び接地ノードＶＳＳに印可される電圧）を用いて、半導体装置３００の各種の動作シーケンスのそれぞれに用いられる複数の電圧を生成する。電圧生成回路３１３は、生成された電圧を、他の回路（例えば、ＲＷＡＭＰ３０９）に送る。図１９に示すＥＳＤ保護回路１００は、実際には、電源間に接続されている。尚、電源ノードＶＤＤＱに印可される電圧は、例えば、電源ノードＶＤＤに印可される電圧よりも低い電圧であり、図６に示すパッドＰ１に供給される場合がある。
【0196】
なお、第２構成例では、半導体装置３００がＤＲＡＭである場合が例示されているが、これに限定されない。半導体装置３００は、ＤＲＡＭ以外のランダムアクセスメモリであってもよい。例えば、半導体装置３００が、ＳＲＡＭ（Static RAM）であってもよい。
【0197】
＜第３構成例：マイクロコントローラ＞
第１～第９実施形態で説明されたＥＳＤ保護回路１００の少なくとも１つが、マイクロコントローラに使用されてもよい。
第１～第９実施形態で説明されたＥＳＤ保護回路１００の少なくとも１つが、マイクロコントローラに使用されてもよい。
【0198】
図２０は、第３構成例に係る半導体装置８００（マイクロコントローラ）の構成の一例を示すブロック図である。図２０に示すように、半導体装置８００は、例えば、プロセッサ８０１、バス制御回路８０２、フラッシュメモリ８０３、ＲＡＭ８０４、ＤＡ変換回路８０５、ＡＤ変換回路８０６、タイマ８０７、入出力（Ｉ／Ｏ）ポート８０８、オシレータ８０９、及び割り込みコントローラ８１０、電源システム８１１を含む。半導体装置８００のバスは、プロセッサ８０１、バス制御回路８０２、フラッシュメモリ８０３，ＲＡＭ８０４、ＤＡ変換回路８０５、ＡＤ変換回路８０６、タイマ８０７、入出力ポート８０８に接続されている。半導体装置８００のバスは、半導体装置８００内における、信号及びデータの伝送経路である。
【0199】
プロセッサ８０１は、半導体装置８００内の各種の処理を実行する。プロセッサ８０１は、供給されたデータに対する各種の処理を行う。プロセッサ８０１は、例えば、ＣＰＵである。
【0200】
バス制御回路８０２は、半導体装置８００のバスを制御する。バス制御回路８０２は、プロセッサ８０１内に設けられてもよい。
【0201】
フラッシュメモリ８０３は、データを不揮発に記憶可能な記憶装置である。フラッシュメモリ８０３は、例えば、ＮＯＲ型フラッシュメモリである。なお、フラッシュメモリ８０３は、ＮＡＮＤ型フラッシュメモリであってもよい。
【0202】
ＲＡＭ８０４は、データを一時的に記憶する記憶装置である。ＲＡＭ８０４は、例えば、ＳＲＡＭ又はＤＲＡＭのようなランダムアクセスメモリである。
【0203】
ＤＡ変換回路８０５は、デジタル信号（デジタル値）をアナログ信号（アナログ値）に変換する。
【0204】
ＡＤ変換回路８０６は、アナログ信号をデジタル信号に変換する。
【0205】
タイマ８０７は、半導体装置８００内の時間（動作タイミング）を管理する。
【0206】
入出力ポート８０８は、半導体装置８００におけるインターフェース回路として機能する。入出力ポート８０８は、例えば、４つのポートＰ１、Ｐ２、Ｐ３及びＰ４を含む。入出力ポート８０８が備えるポートの数は、３つ以下であってもよいし、５つ以上であってもよい。入出力ポート８０８は、ポートＰ１、Ｐ２、Ｐ３及びＰ４の各々を介して、データやアドレスなどを含む信号を、半導体装置８００の外部から受ける。入出力ポート８０８は、ポートＰ１、Ｐ２、Ｐ３及びＰ４の各々を介して、データなどの信号を、半導体装置８００の外部へ送る。入出力ポート８０８は、例えば、ＧＰＩＯ（General purpose input/output）規格、ＵＳＡＲＴ（Universal synchronous/asynchronous receiver transmitter）規格、又はＩ２Ｃ（Inter-integrated circuit）規格などに準拠する。
【0207】
オシレータ８０９は、同期信号としてのクロック信号を、プロセッサ８０１に出力する。クロック信号は、或る周期（クロック数）を有する。これによって、プロセッサ８０１は、クロック信号に同期したタイミングで、各種の処理を行う。クロック信号の周期は、例えば、４ＭＨｚ、８ＭＨｚ、１２ＭＨｚ又は２４ＭＨｚなどである。
【0208】
割り込みコントローラ８１０は、外部割込み命令を受ける。例えば、割り込みコントローラ８１０は、割り込み要求のステータスを管理するためのレジスタを有する。割り込みコントローラ８１０は、受けた外部割込み命令に基づいて、プロセッサ８０１に各種の割り込み要求を送る。プロセッサ８０１は、割り込み要求に応じて、実行中の処理を一時的に中断し、割り込み要求の処理を実行する。割り込み要求の処理の完了後、プロセッサ８０１は、中断中の処理を再開する。
【0209】
電源システム８１１は、外部からの電源電圧（電圧ＶＤＤＡ、ＶＤＤＤ、ＶＤＤＩＯｘ及び接地電圧ＶＳＳ）を用いて、半導体装置８００の各種の動作シーケンスのそれぞれに用いられる複数の電圧を生成し、他の回路に送る。図２０に示すＥＳＤ保護回路１００は、実際には、電源間に接続されている。尚、電圧ＶＤＤＤ、ＶＤＤＩＯｘは、例えば、電圧ＶＤＤＡ以下の電圧であり、図６に示すパッドＰ１に供給される場合がある。
【0210】
なお、第５実施形態の第３構成例に係る半導体装置８００は、本実施形態のマイクロコントローラ１Ｃは、システムオンチップ（ＳｏＣ）、システムインパッケージ（ＳＩＰ）、システムオンパッケージ（ＳｏＰ）であってもよい。半導体装置８００は、例えば、組み込みシステムに使用される。半導体装置８００は、例えば、車載デバイス、家電製品、コンピュータ、産業機械、鉄道車両、航空機、及び船舶などに使用されてもよい。
【0211】
また、半導体装置８００は、バス幅、メモリ構造、及び、命令セットなどに基づいて、分類されてもよい。バス幅は、データバスのサイズを示している。例えば、半導体装置８００は、バス幅に基づいて、８ビット－マイクロコントローラ、１６ビット－マイクロコントローラ、又は、３２ビット－マイクロコントローラに分類される。半導体装置８００は、高いバス幅によって、より良い性能を得ることができる。
【0212】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0213】
１００ ＥＳＤ保護回路、Ｃ１～Ｃ５ キャパシタ、Ｋ１～Ｋ４ トランジスタ、Ｌ１ 配線、Ｌ２ 配線、ＬＫ レベル保持回路、Ｒ１～Ｒ４ 抵抗、ＲＣ１ 第１ＲＣ回路、ＲＣ２ 第２ＲＣ回路、ＲＣ３ 第３ＲＣ回路、Ｔｒ１～Ｔｒ１０ トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
