特開 2024-132623 ディジタルビームフォーミング受信機及び受信装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024132623

(43)【公開日】2024-10-01

(54)【発明の名称】ディジタルビームフォーミング受信機及び受信装置

(51)【国際特許分類】

   H04B 1/16 20060101AFI20240920BHJP

   G01S 7/02 20060101ALI20240920BHJP

   G01S 7/40 20060101ALI20240920BHJP

   H01Q 3/26 20060101ALI20240920BHJP

   H01Q 21/06 20060101ALI20240920BHJP

【ＦＩ】

H04B1/16 Z

G01S7/02 216

G01S7/40 121

H01Q3/26 Z

H01Q21/06

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023043467

(22)【出願日】2023-03-17

(71)【出願人】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100118762

【弁理士】

【氏名又は名称】高村 順

(72)【発明者】

【氏名】木舩 茉悠

【テーマコード（参考）】

5J021

5J070

5K061

【Ｆターム（参考）】

5J021AA05

5J021AA07

5J021AA11

5J021DB01

5J021FA13

5J021FA29

5J021GA02

5J021JA07

5J070AD06

5J070AD09

5J070AH31

5K061AA01

5K061CC02

5K061JJ06

(57)【要約】

【課題】ＤＢＦ受信機を小型化しつつ、複数の受信チャネル間でＡＤ変換処理の同期を確保することができるＤＢＦ受信機を得ること。
【解決手段】ＤＢＦ受信機１０は、サンプリングクロックを使用してアナログの受信信号をＲＦ帯域の周波数帯でディジタル信号に変換するＡＤコンバータ３_１，３_２，…，３_ｍを備えるＡＤコンバータ部３０と、受信チャネルごとの遅延量を保持するメモリ７０と、ＡＤコンバータ３_１，３_２，…，３_ｍで変換された各々の信号を出力するときに、メモリ７０が保持する遅延量に基づいて、当該信号を受信チャネルごとに遅延させる遅延回路５０と、遅延回路５０から出力される信号を用いて信号処理を行う信号処理部６０とを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数の受信チャネルを有し、アンテナ部の受信ビームの指向性制御をディジタル信号処理で実現するディジタルビームフォーミング受信機であって、
サンプリングクロックを使用してアナログの受信信号をＲＦ帯域の周波数帯でディジタル信号に変換するＡＤコンバータを複数備えるＡＤコンバータ部と、
前記受信チャネルごとの遅延量を保持する記憶部と、
複数の前記ＡＤコンバータで変換された各々の信号を出力するときに、前記記憶部が保持する前記遅延量に基づいて前記信号を前記受信チャネルごとに遅延させる遅延回路と、
前記遅延回路から出力される信号を用いて信号処理を行う信号処理部と、
を備えたことを特徴とするディジタルビームフォーミング受信機。

【請求項2】

校正モード及び信号処理モードを有し、
前記校正モードにおいては、インパルス信号又は矩形波信号である基準信号を各々の前記ＡＤコンバータに入力し、
前記信号処理部は、前記基準信号が前記信号処理部に到達したタイミングに基づいて各々の前記受信チャネルにおける遅延量を算出して前記記憶部に記憶させる
ことを特徴とする請求項１に記載のディジタルビームフォーミング受信機。

【請求項3】

前記遅延回路は、
前記校正モードにおいては、入力される前記基準信号に前記遅延量を付与せずに前記信号処理部に出力し、
前記信号処理モードにおいては、入力される信号に前記遅延量に基づく遅延時間だけ遅延させた信号を前記信号処理部に出力する
ことを特徴とする請求項２に記載のディジタルビームフォーミング受信機。

【請求項4】

前記信号処理モードにおいて、
前記遅延回路は、前記記憶部に記憶されている各々の前記受信チャネルにおける遅延量のうちの最大値である最大遅延量を基準にして前記信号処理部に出力するタイミングを調整する
ことを特徴とする請求項３に記載のディジタルビームフォーミング受信機。

【請求項5】

校正モード及び信号処理モードを有し、
前記校正モードにおいては、インパルス信号又は矩形波信号である基準信号を各々の前記ＡＤコンバータに入力し、
前記信号処理部は、前記基準信号が前記信号処理部に到達したタイミングに基づいて各々の前記受信チャネルにおける遅延量を算出すると共に、遅延量の最大値である最大遅延量を算出し、前記最大遅延量から各々の前記受信チャネルの遅延量を差し引いた各々の前記受信チャネルごとの補正値を前記記憶部に記憶させる
ことを特徴とする請求項１に記載のディジタルビームフォーミング受信機。

【請求項6】

前記遅延回路は、
前記校正モードにおいては、入力される前記基準信号に前記遅延量を付与せずに前記信号処理部に出力し、
前記信号処理モードにおいては、入力される信号に前記補正値だけ遅延させた信号を前記信号処理部に出力する
ことを特徴とする請求項５に記載のディジタルビームフォーミング受信機。

【請求項7】

請求項１から６の何れか１項に記載のディジタルビームフォーミング受信機と、
それぞれが複数の前記受信チャネルの１つを構成する複数のアンテナ素子を備えるアンテナ部と、
を備えたことを特徴とする受信装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、アンテナ部の受信ビームの指向性制御をディジタル信号処理で実現するディジタルビームフォーミング（Digital Beam Forming）受信機（以下「ＤＢＦ受信機」と呼ぶ）及び受信装置に関する。

【背景技術】

【0002】

下記の非特許文献１には、ＤＢＦに関する技術的な説明がなされている。また、非特許文献１には、ＡＤ（Analog to Digital：アナログディジタル）変換時のサンプリング処理をベースバンドの周波数帯で行う構成例と、ＩＦ（Intermediate Frequency：中間周波数）帯域の周波数帯で行う構成例と、ＲＦ（Radio Frequency：無線周波数）帯域の周波数帯で行う構成例とが示されている。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】唐沢好男、猪股英行、“通信用ディジタルビームフォーミングアンテナ”、電子情報通信学会誌、1995年9月、Vol.78 NO.9 pp.899-906

【発明の概要】

【発明が解決しようとする課題】

【0004】

非特許文献１に記載されているように、ＤＢＦにおけるＡＤ変換時のサンプリング処理では、どの帯域でサンプリング処理を行うかによって３つの構成例が存在するが、ベースバンド及びＩＦ帯域の周波数帯で行う場合、ＤＢＦ受信機が大型化するという課題がある。このため、ＤＢＦ受信機を小型化するには、ＲＦ帯域の周波数でサンプリングを行う必要がある。また、ＤＢＦ受信機において、ディジタル信号処理を精度良く行うためには、ＲＦ帯域で処理を行う複数の受信チャネル間でＡＤ変換処理の同期を確保しなければならない。一方、複数の受信チャネル間で処理の同期を確保するには、ＡＤコンバータの遅延時間の個体差やサンプリングクロックの位相差を考慮しながら、信号の経路長差をナノ秒単位の範囲内に抑えなければならないという課題をクリアする必要がある。

【0005】

本開示は、上記に鑑みてなされたものであって、ＤＢＦ受信機を小型化しつつ、複数の受信チャネル間でＡＤ変換処理の同期を確保することができるＤＢＦ受信機を得ることを目的とする。

【課題を解決するための手段】

【0006】

上述した課題を解決し、目的を達成するために、本開示に係るＤＢＦ受信機は、複数の受信チャネルを有し、アンテナ部の受信ビームの指向性制御をディジタル信号処理で実現するＤＢＦ受信機であって、ＡＤコンバータ部と、記憶部と、遅延回路と、信号処理部とを備える。ＡＤコンバータ部は、サンプリングクロックを使用してアナログの受信信号をＲＦ帯域の周波数帯でディジタル信号に変換するＡＤコンバータを複数備える。記憶部は、受信チャネルごとの遅延量を保持する。遅延回路は、複数のＡＤコンバータで変換された各々の信号を出力するときに、記憶部が保持する遅延量に基づいて当該信号を受信チャネルごとに遅延させる。信号処理部は、遅延回路から出力される信号を用いて信号処理を行う。

【発明の効果】

【0007】

本開示に係るＤＢＦ受信機によれば、ＤＢＦ受信機を小型化しつつ、複数の受信チャネル間でＡＤ変換処理の同期を確保することができるという効果を奏する。

【図面の簡単な説明】

【0008】

【図1】実施の形態に係るＤＢＦ受信機を備える受信装置の構成例を示す図

【図2】図１の構成のＤＢＦ受信機において生じ得る位相ずれの説明に供する図

【図3】実施の形態に係るＤＢＦ受信機の校正モードにおける動作の説明に供する図

【図4】実施の形態に係るＤＢＦ受信機の校正モードにおける遅延量等の算出処理の説明に供するフローチャート

【図5】実施の形態に係るＤＢＦ受信機の校正モードにおける遅延量の説明に供する図

【図6】実施の形態に係るＤＢＦ受信機の信号処理モードにおける動作の説明に供する図

【発明を実施するための形態】

【0009】

以下に添付図面を参照し、本開示の実施の形態に係るＤＢＦ受信機及び受信装置について詳細に説明する。なお、各図面において、同一又は同等の部分には同一の符号を付している。また、以下の記載において、同種の複数の構成要素については、添字付きの符号で示すが、各構成要素の個々を区別しない場合には、添字の表記を適宜省略する。

【0010】

実施の形態．
図１は、実施の形態に係るＤＢＦ受信機を備える受信装置の構成例を示す図である。図１において、実施の形態に係る受信装置１００は、ＤＢＦ受信機１０と、アンテナ部２０とを備える。実施の形態に係るＤＢＦ受信機１０は、アンテナ部２０の受信ビームの指向性制御をディジタル信号処理で実現する受信機である。

【0011】

ＤＢＦ受信機１０は、図１に示すように、ＡＤコンバータ部３０と、サンプリングクロック発生器４０と、遅延回路５０と、信号処理部６０と、メモリ７０とを備える。ＡＤコンバータ部３０は、複数のＡＤコンバータ３_１，３_２，…，３_ｍを備えている。ｍは、２以上の任意の整数である。アンテナ部２０は、複数のアンテナ素子２_１，２_２，…，２_ｍを備えている。アンテナ素子２の数とＡＤコンバータ３の数とは同じであり、１つのアンテナ素子２と１つのＡＤコンバータ３とは、各々が１対１に接続されている。

【0012】

実施の形態に係るＤＢＦ受信機１０は、校正モード及び信号処理モードを有する。ここでは、信号処理モードにおける動作について説明する。

【0013】

ＡＤコンバータ部３０は、サンプリングクロック発生器４０から出力されるサンプリングクロックを使用して、アンテナ部２０から出力されるアナログの受信信号をＲＦ帯域の周波数帯でディジタル信号に変換する。記憶部であるメモリ７０は、受信チャネルごとの遅延量を保持する。受信チャネルとは、１つのアンテナ素子２と１つのＡＤコンバータ３とを組み合わせた一纏まりの処理単位である。

【0014】

遅延回路５０は、ＡＤコンバータ３で変換された各々の信号を信号処理部６０に出力するときに、メモリ７０が保持する遅延量に基づいて、信号処理部６０に出力する信号を受信チャネルごとに遅延させる。信号処理部６０は、遅延回路５０から出力される信号を用いて信号処理を行う。

【0015】

受信装置１００がレーダ装置に搭載される受信装置である場合、アンテナ部２０は、空間に放射されたレーダ信号の目標物からの反射波を受信する。ＤＢＦ受信機１０において、ＡＤコンバータ部３０は、アンテナ部２０から出力される受信信号をディジタル信号に変換する。信号処理部６０は、遅延回路５０を介して受信したディジタル信号に基づいて、目標物までの距離、目標物の相対速度、目標物の方位といったレーダ情報を得るための演算処理を行う。

【0016】

図２は、図１の構成のＤＢＦ受信機において生じ得る位相ずれの説明に供する図である。なお、図２では、ＡＤコンバータ部３０から出力される信号と、遅延回路５０から出力される信号とを便宜的にアナログ信号で示しているが、実際の信号はディジタル信号である。

【0017】

例えばアンテナ部２０のアンテナ面の垂直方向から信号が入力される場合、アンテナ部２０からＤＢＦ受信機１０に入力される信号の位相は揃っている。一方、各々のＡＤコンバータ３に入力されるサンプリングクロックは、サンプリングクロック発生器４０と各々のＡＤコンバータ３との間の経路長の差によって位相差が生じ、また、ＡＤコンバータ３の処理時間には個体差がある。従って、遅延回路５０を介してＡＤコンバータ３から出力される各々の信号には、図示のような位相ずれが生じ、信号処理部６０では、このような位相ずれが残ったままの信号で処理が行われてしまう。これにより、信号処理部６０におけるディジタル信号処理の処理精度が劣化する。

【0018】

図３は、実施の形態に係るＤＢＦ受信機の校正モードにおける動作の説明に供する図である。図３には、ＡＤコンバータ部３０を通過した基準信号の位相がばらつく様子が示されている。

【0019】

校正モードは、位相ずれを補正するモードである。校正モードにおいては、図３に示すように、基準信号生成部８０及び分配器９０を校正用のツールとして使用する。まず、基準信号生成部８０によって基準信号を生成し、分配器９０及び各々のアンテナ素子２を介して各々のＡＤコンバータ３に入力する。基準信号の例は、インパルス信号又は矩形波信号である。また、基準信号生成部８０はトリガ信号を生成して信号処理部６０に入力する。なお、基準信号生成部８０が生成した基準信号が各々のアンテナ素子２に入力されるタイミングと、基準信号生成部８０が生成したトリガ信号が信号処理部６０に入力されるタイミングとがほぼ同時と見なされるように、基準信号生成部８０及び分配器９０の設置位置が調整されていることが望ましい。

【0020】

校正モードにおいて、遅延回路５０は、入力される基準信号に後述する遅延量を付与せずにそのままで信号処理部６０に出力する。即ち、各々のＡＤコンバータ３によってＡＤ変化された基準信号は、遅延回路５０で遅延量が付与されずに信号処理部６０に到達する。

【0021】

信号処理部６０は、トリガ信号が信号処理部６０に到達したタイミングと、基準信号が信号処理部６０に到達したタイミングとに基づいて各々の受信チャネルにおける遅延量を算出してメモリ７０に記憶させる。

【0022】

図４は、実施の形態に係るＤＢＦ受信機の校正モードにおける遅延量等の算出処理の説明に供するフローチャートである。また、図５は、実施の形態に係るＤＢＦ受信機の校正モードにおける遅延量の説明に供する図である。図５には、信号処理部６０に入力される基準信号が示されている。図５において、受信チャネル１は、アンテナ素子２_１とＡＤコンバータ３_１とによって構成される受信チャネルであり、受信チャネル２は、アンテナ素子２_２とＡＤコンバータ３_２とによって構成される受信チャネルであり、受信チャネルｍは、アンテナ素子２_ｍとＡＤコンバータ３_ｍとによって構成される受信チャネルである。図５の横軸は、時間を示している。

【0023】

次に、図４及び図５を参照して、校正モードにおける処理の流れについて説明する。まず、基準信号生成部８０は、基準信号を分配器９０及び各々のアンテナ素子２を介して各々のＡＤコンバータ３に入力すると共に、トリガ信号を信号処理部６０に入力する（ステップＳ１）。信号処理部６０は、各々の受信チャネルにおける基準信号の波形の立ち上がりのタイミングを検出する（ステップＳ２）。信号処理部６０は、基準信号が信号処理部６０に到達したタイミングに基づいて各々の受信チャネルにおける遅延量τを算出すると共に、遅延量τの最大値である最大遅延量τ_ｍａｘを算出する（ステップＳ３）。

【0024】

ステップＳ２，Ｓ３の処理については、図５を参照して補足する。信号処理部６０は、トリガ信号が入力されるタイミングを基準にして各々の受信チャネルごとに、基準信号の波形の立ち上がりのタイミングを検出する。信号処理部６０は、とリガ信号が入力されるタイミングと基準信号の波形が立ち上がるタイミングとの間の時間差を遅延量τとして算出する。図５では、受信チャネル１の遅延量がτ_１として算出され、受信チャネル２の遅延量がτ_２として算出され、受信チャネルｍの遅延量がτ_ｍとして算出される様子が示されている。また、図５の例では、遅延量τ_１，τ_２，…，τ_ｍのうちで遅延量τ_２が最も大きく、最大遅延量τ_ｍａｘ＝τ_２として算出される。

【0025】

図４に戻り、信号処理部６０は、最大遅延量τ_ｍａｘから各々の受信チャネルの遅延量τを差し引いた各々の受信チャネルごとの補正値Δτをメモリ７０に記憶させる（ステップＳ４）。図３には、信号処理部６０によって算出された補正値Δτがメモリ７０に出力される様子が示されている。

【0026】

図６は、実施の形態に係るＤＢＦ受信機の信号処理モードにおける動作の説明に供する図である。信号処理モードにおいて、遅延回路５０は、メモリ７０に記憶されている各々の受信チャネルごとの補正値Δτを参照する。遅延回路５０は、各々の受信チャネルごとに、入力される信号に補正値Δτだけ遅延させた信号を信号処理部６０に出力する。図６には、各々のＡＤコンバータ３に入力される信号の位相ずれが遅延回路５０によって補正される様子が示されている。

【0027】

なお、上記の処理では、メモリ７０には、各々の受信チャネルごとの補正値Δτを記憶させていたが、この例に限定されない。メモリ７０には、各々の受信チャネルにおける遅延量τと最大遅延量τ_ｍａｘとを記憶させるようにしてもよい。この例の場合、上記のステップＳ３，Ｓ４の処理に代え、信号処理部６０は、基準信号が信号処理部６０に到達したタイミングに基づいて各々の受信チャネルにおける遅延量τ_１，τ_２，…，τ_ｍを算出してメモリ７０に記憶させる。このとき、遅延回路５０は、メモリ７０に記憶されている各々の受信チャネルにおける遅延量τ_１，τ_２，…，τ_ｍのうちの最大値である最大遅延量τ_ｍａｘを基準にして信号処理部６０に出力するタイミングを調整するようにすればよい。また、遅延回路５０は、信号処理モードにおいては、入力される信号に遅延量τ_１，τ_２，…，τ_ｍに基づく遅延時間だけ遅延させた信号を信号処理部６０に出力すればよい。

【0028】

以上説明したように、実施の形態に係るＤＢＦ受信機は、複数の受信チャネルを有し、アンテナ部の受信ビームの指向性制御をディジタル信号処理で実現するＤＢＦ受信機であって、ＡＤコンバータ部と、記憶部と、遅延回路と、信号処理部とを備える。ＡＤコンバータ部は、サンプリングクロックを使用してアナログの受信信号をＲＦ帯域の周波数帯でディジタル信号に変換するＡＤコンバータを複数備える。記憶部は、受信チャネルごとの遅延量を保持する。遅延回路は、複数のＡＤコンバータで変換された各々の信号を出力するときに、記憶部が保持する遅延量に基づいて当該信号を受信チャネルごとに遅延させる。信号処理部は、遅延回路から出力される信号を用いて信号処理を行う。このように構成されたＤＢＦ受信機によれば、ＡＤコンバータの遅延時間の個体差やサンプリングクロックの位相差に起因する信号の経路長差をナノ秒単位の範囲内に抑えることが可能となる。また、実施の形態に係るＤＢＦ受信機は、ＲＦ帯域の周波数帯でディジタル信号に変換する処理を行うので、ＤＢＦ受信機を小型化することができる。従って、実施の形態に係るＤＢＦ受信機を用いれば、ＤＢＦ受信機を小型化しつつ、複数の受信チャネル間でＡＤ変換処理の同期を確保することが可能となる。

【0029】

また、実施の形態に係るＤＢＦ受信機は、校正モードを有しているので、記憶部に記憶している補正値又は遅延量を定期的又は任意のタイミングで見直すことができる。これにより、ＤＢＦ受信機の設計に関する制約を緩和できるという効果も得られる。

【0030】

以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

【符号の説明】

【0031】

２，２_１，２_２，２_ｍ アンテナ素子、３，３_１，３_２，３_ｍ ＡＤコンバータ、１０ ＤＢＦ受信機、２０ アンテナ部、３０ ＡＤコンバータ部、４０ サンプリングクロック発生器、５０ 遅延回路、６０ 信号処理部、７０ メモリ、８０ 基準信号生成部、９０ 分配器、１００ 受信装置。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】