特開 2024-132687 半導体記憶装置及びメモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024132687

(43)【公開日】2024-10-01

(54)【発明の名称】半導体記憶装置及びメモリシステム

(51)【国際特許分類】

   G11C 7/04 20060101AFI20240920BHJP

【ＦＩ】

G11C7/04

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023043558

(22)【出願日】2023-03-17

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001634

【氏名又は名称】弁理士法人志賀国際特許事務所

(72)【発明者】

【氏名】遠藤 真人

(72)【発明者】

【氏名】三木 陽生

(72)【発明者】

【氏名】菅原 大暉

(57)【要約】

【課題】パッケージの信頼性を検知することができる半導体記憶装置を提供する。
【解決手段】本実施形態の半導体記憶装置は、熱履歴モニタと、判定回路とを備える。熱履歴モニタは、コントローラ又はホスト装置から信頼性検知コマンドが入力されると、メモリセルの特性変動に基づいた熱履歴を出力する。判定回路は、熱履歴モニタから出力された熱履歴に基づき、パッケージ信頼性を判定する。
【選択図】図２

【特許請求の範囲】

【請求項1】

コントローラ又はホスト装置から信頼性検知コマンドが入力されると、メモリセルの特性変動に基づいた熱履歴を出力する熱履歴モニタと、
前記熱履歴モニタから出力された前記熱履歴に基づき、パッケージ信頼性を判定する判定回路と、
を備える半導体記憶装置。

【請求項2】

前記判定回路は、前記熱履歴が前記パッケージ信頼性の許容値以上か否かを判定し、前記許容値以上の場合、アラームを出力する請求項１に記載の半導体記憶装置。

【請求項3】

前記熱履歴は、所定の読み出しレベルにおけるＦＢＣ（Ｆａｉｌ Ｂｉｔ Ｃｏｕｎｔ）である請求項１に記載の半導体記憶装置。

【請求項4】

前記熱履歴モニタは、選択ゲートの又はダミーゲートの特性変動に基づいた前記熱履歴を出力する請求項１に記載の半導体記憶装置。

【請求項5】

前記判定回路は、前記メモリセルの特性変動の線形性が得られなくなった場合、前記メモリセルのデータを初期化し、初期化回数を保存する請求項１に記載の半導体記憶装置。

【請求項6】

コントローラと、
前記コントローラの制御に基づきデータを記憶する半導体記憶装置と、
を有し、
前記半導体記憶装置は、前記コントローラ又はホスト装置から信頼性検知コマンドが入力されると、メモリセルの特性変動に基づいた熱履歴を出力する熱履歴モニタを有し、
前記コントローラは、前記熱履歴モニタから出力された前記熱履歴に基づき、パッケージ信頼性を判定する判定回路を備える、メモリシステム。

【請求項7】

前記判定回路は、前記熱履歴が前記パッケージ信頼性の許容値以上か否かを判定し、前記許容値以上の場合、アラームを出力する請求項６に記載のメモリシステム。

【請求項8】

前記熱履歴は、所定の読み出しレベルにおけるＦＢＣ（Ｆａｉｌ Ｂｉｔ Ｃｏｕｎｔ）である請求項６に記載のメモリシステム。

【請求項9】

前記熱履歴モニタは、選択ゲートの又はダミーゲートの特性変動に基づいた前記熱履歴を出力する請求項６に記載のメモリシステム。

【請求項10】

前記判定回路は、前記メモリセルの特性変動の線形性が得られなくなった場合、前記メモリセルのデータを初期化し、初期化回数を保存する請求項６に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置及びメモリシステムに関する。

【背景技術】

【0002】

半導体記憶装置の一種として、ＮＡＮＤ型メモリが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１２／０２６８９９５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本実施形態は、パッケージの信頼性を検知することができる半導体記憶装置及びメモリシステムを提供することを目的とする。

【課題を解決するための手段】

【0005】

本実施形態の半導体記憶装置は、熱履歴モニタと、判定回路とを備える。熱履歴モニタは、コントローラ又はホスト装置から信頼性検知コマンドが入力されると、メモリセルの特性変動に基づいた熱履歴を出力する。判定回路は、熱履歴モニタから出力された熱履歴に基づき、パッケージ信頼性を判定する。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態のメモリシステムの構成の一例を示すブロック図である。

【図2】図１中の不揮発性メモリ２の一例を示すブロック図である。

【図3】３次元構造のメモリセルアレイ２０のブロックの構成の一例を示す図である。

【図4】熱ストレスによる閾値電圧分布の変化とＦＢＣとの関係の一例を示す図である。

【図5】熱ストレスの積算時間とＦＢＣの関係の一例を示す図である。

【図6】選択ゲートの閾値と熱ストレスによる閾値電圧分布の変化の一例を示す図である。

【図7】長時間放置によりＦＢＣの変動量が飽和したときの閾値電圧分布の変化の一例を示す図である。

【図8】パッケージ信頼性の判定処理の流れの一例を示すフローチャートである。

【図9】第２の実施形態のメモリシステムの構成の一例を示すブロック図である。

【図10】図９中の不揮発性メモリ５の一例を示すブロック図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明の実施形態について詳細に説明する。
（第１の実施形態）
（メモリシステムの構成）
図１は、第１の実施形態のメモリシステムの構成の一例を示すブロック図である。本実施形態のメモリシステム１は、複数のＮＡＮＤ型不揮発性メモリと、メモリコントローラ３とを備える。図１では、４つのＮＡＮＤ型不揮発性メモリ２Ａ～２Ｄを備える例を示している。以下、４つのＮＡＮＤ型不揮発性メモリ２Ａ～２Ｄを区別する必要がない場合には代表してＮＡＮＤ型不揮発性メモリ２という。また、ＮＡＮＤ型不揮発性メモリのことを単に不揮発性メモリともいう。メモリシステム１は、ホスト装置４から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。ホスト装置４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

【0008】

メモリシステム１は、ホスト装置４が搭載されたマザーボード上に、メモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）またはＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）として構成してもよい。メモリシステム１は、ユーザデータを記憶可能なシステムであり、例えば、ＳＤカードのようなメモリカード、ＳＳＤ（Ｓｏｌｉｄ－Ｓｔａｔｅ－Ｄｒｉｖｅ）、あるいは、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ－Ｍｕｌｔｉ－Ｍｅｄｉａ－Ｃａｒｄ）である。

【0009】

不揮発性メモリ２は、複数のメモリセルを備えたＮＡＮＤ型メモリであり、データを不揮発に記憶する。不揮発性メモリ２は、半導体記憶装置の一例である。不揮発性メモリ２は、熱履歴モニタ３０と、判定回路３１とを備える。不揮発性メモリ２には、メモリコントローラ３又はホスト装置４からの信頼性検知コマンドが入力される。信頼性検知コマンドが入力されると、熱履歴モニタ３０から熱履歴が判定回路３１に出力され、判定回路３１が熱履歴に基づきパッケージ信頼性を判定する。不揮発性メモリ２は、パッケージ信頼の判定結果をメモリコントローラ３又はホスト装置４に出力する。不揮発性メモリ２のその他の具体的な構成については後述する。

【0010】

メモリコントローラ３は、例えばホスト装置４からの命令に応答して、不揮発性メモリ２に対して書き込み（プログラムともいう）、読み出し、および消去などを命令する。また、メモリコントローラ３は、不揮発性メモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース（ホストＩ／Ｆ）回路１０、プロセッサ１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２、バッファメモリ１３、メモリインターフェース（メモリＩ／Ｆ）回路１４、及び、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路１５などを備える。

【0011】

ホストＩ／Ｆ回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストＩ／Ｆ回路１０は、ホスト装置４との間で、命令、アドレス、およびデータの送受信を行う。

【0012】

プロセッサ１１は、例えばＣＰＵ（中央処理装置）から構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、メモリＩ／Ｆ回路１４を介して、ホスト装置４からの書き込み命令に応じた書き込み命令を不揮発性メモリ２に発行する。読み出しおよび消去の場合も同様である。また、プロセッサ１１は、ウェアレベリングなど、不揮発性メモリ２を管理するための様々な処理を実行する。

【0013】

ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、不揮発性メモリ２からロードされたファームウェアデータ、およびプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、例えばＤＲＡＭまたはＳＲＡＭから構成される。

【0014】

バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に保持するとともに、不揮発性メモリ２から送信されたデータを一時的に保持する。

【0015】

メモリＩ／Ｆ回路１４は、バスを介して不揮発性メモリ２に接続され、不揮発性メモリ２との間でインターフェース処理を行う。また、メモリＩ／Ｆ回路１４は、不揮発性メモリ２との間で命令、アドレス、およびデータの送受信を行う。

【0016】

ＥＣＣ回路１５は、データの書き込み時には、書き込みデータに対してエラー訂正符号を生成し、このエラー訂正符号を書き込みデータに付加してメモリＩ／Ｆ回路１４に送る。また、ＥＣＣ回路１５は、データの読み出し時には、読み出しデータに対して、読み出しデータに含まれるエラー訂正符号を用いてエラー検出および／またはエラー訂正を行う。なお、ＥＣＣ回路１５は、メモリＩ／Ｆ回路１４内に設けるようにしてもよい。

【0017】

（不揮発性メモリの構成）
図２は、図１中の不揮発性メモリ２の一例を示すブロック図である。不揮発性メモリ２は、メモリセルアレイ２０、入出力回路２１、ロジック制御回路２２、レジスタ２３、制御回路２４、電圧生成回路２５、ロウデコーダ２６、カラムデコーダ２７、センスアンプユニット群２８、およびデータレジスタ（データキャッシュ）２９を備える。

【0018】

メモリセルアレイ２０は、ｊ個のブロックＢＬＫ０～ＢＬＫ（ｊ－１）およびブロックＢＬＫＸを備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルを構成する。メモリセルアレイ２０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線ＢＬ、複数のワード線ＷＬ、およびソース線ＣＥＬＳＲＣなどが配設される。ブロックＢＬＫの具体的な構成については後述する。

【0019】

入出力回路２１およびロジック制御回路２２は、バスを介して、メモリコントローラ３に接続される。入出力回路２１は、メモリコントローラ３との間でバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。

【0020】

ロジック制御回路２２は、メモリコントローラ３からバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎ）を受信する。信号名に付記されたｎは、アクティブ・ローを示す。また、ロジック制御回路２２は、バスを介して、メモリコントローラ３にレディー／ビジー信号Ｒ／Ｂｎを送信する。

【0021】

信号ＣＥｎは、不揮発性メモリ２が複数使用されるシステム構成において、特定の不揮発性メモリ２を選択し、イネーブルにするための信号である。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをレジスタ２３にラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをレジスタ２３にラッチすることを可能にする。信号ＷＥｎは、書き込みを可能にする。信号ＲＥｎは、読み出しを可能にする。信号ＷＰｎは、書き込みおよび消去を禁止する。信号Ｒ／Ｂｎは、基本動作コマンドを使用しているときは、不揮発性メモリ２が書き込み、読み出し、および消去動作をしていないレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。

【0022】

レジスタ２３は、コマンドレジスタ、アドレスレジスタ、およびステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２３は、例えばＳＲＡＭから構成される。

【0023】

制御回路２４は、レジスタ２３からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を統括的に制御する。

【0024】

電圧生成回路２５は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、および消去動作に必要な複数の電圧を生成する。電圧生成回路２５は、生成した複数の電圧を、メモリセルアレイ２０、ロウデコーダ２６、およびセンスアンプユニット群２８などに供給する。

【0025】

ロウデコーダ２６は、レジスタ２３からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２６は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。なお、書き込みおよび読み出しの対象となるメモリセルトランジスタＭＴが接続されるワード線を選択ワード線と呼ぶ。そして、ロウデコーダ２６は、選択されたブロックＢＬＫに、書き込み動作、読み出し動作、および消去動作に必要な複数の電圧を転送する。

【0026】

カラムデコーダ２７は、レジスタ２３からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２７は、デコードされたカラムアドレスに基づいて、各ビット線ＢＬに所定の電圧を供給する。

【0027】

センスアンプユニット群２８は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知および増幅する。また、センスアンプユニット群２８は、データの書き込み時には、書き込みデータをビット線ＢＬに供給する。

【0028】

データレジスタ２９は、データの読み出し時には、センスアンプユニット群２８から転送されたデータを一時的に保持し、これをシリアルに入出力回路２１へ転送する。また、データレジスタ２９は、データの書き込み時には、入出力回路２１からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２８へ転送する。データレジスタ２９は、ＳＲＡＭなどで構成される。

【0029】

熱履歴モニタ３０は、制御回路２４の制御に基づき、熱履歴を判定回路３１に出力する。制御回路２４は、メモリコントローラ３又はホスト装置４から信頼性検知コマンドが入力されると、熱履歴モニタ３０に熱履歴の出力を指示する。

【0030】

熱履歴の指標としては、メモリセルの特性変動を用いる。具体的には、熱履歴の指標としては、ある読み出しレベルにおけるＦＢＣ（Ｆａｉｌ Ｂｉｔ Ｃｏｕｎｔ）を用いる。ＦＢＣは、ある読み出しレベルに到達できなかったビット数である。なお、ＦＢＣについては、後述する図４及び図５を用いて説明する。

【0031】

判定回路３１は、熱履歴モニタ３０から入力された熱履歴がパッケージ信頼性の許容値以上か否かを判定する。判定回路３１は、熱履歴がパッケージ信頼性の許容値以上の場合、アラームを出力する。一方、判定回路３１は、熱履歴がパッケージ信頼性の許容値未満の場合、信頼性検知（熱履歴の評価）を終了する。なお、判定回路３１は、熱履歴がパッケージ信頼性の許容値未満の場合、パッケージ信頼性に対する使用割合を出力してもよい。

【0032】

制御回路２４は、判定回路３１により判定された判定結果をメモリコントローラ３又はホスト装置４に出力する。パッケージ信頼性の判定の実施サイクルは、使用される環境に応じて変更することができる。例えば、メモリシステム１が熱の影響を過度に受ける環境で使用される場合、パッケージ信頼性の判定の実施サイクルを短くする。一方、メモリシステム１が熱の影響を過度に受けない環境で使用される場合、パッケージ信頼性の判定の実施サイクルを長くする。

【0033】

（メモリセルアレイのブロック構成）
図３は、３次元構造のメモリセルアレイ２０のブロックの構成の一例を示す図である。図３はメモリセルアレイ２０を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。

【0034】

図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３（以下、これらを代表してストリングユニットＳＵという）を含む。また各々のストリングユニットＳＵは、複数のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、１個のダミーセルトランジスタＤＴと、選択ゲートトランジスタＳＴ１，ＳＴ２とを含むＮＡＮＤストリングＮＳを有する。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、図３では８個とするが、更に多数個であってもよい。選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

【0035】

メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側（ビット線側）のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側（ソース線側）のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。

【0036】

ダミーセルトランジスタＤＴは、メモリセルトランジスタＭＴと同じ構造を有しているが、ホスト装置４からの要求に応じてメモリコントローラ３から送信されたデータの保持には使用されない。

【0037】

なお、図３の例では、ダミーセルトランジスタＤＴは、メモリセルトランジスタＭＴ２とＭＴ３との間に配置（直列接続）されているが、これに限定されることなく、選択トランジスタＴ２とメモリセルトランジスタＭＴ０との間、メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間、あるいは、メモリセルトランジスタＭＴ０～ＭＴ７のうち、任意の２つのメモリセルトランジスタＭＴの間に配置（直列接続）されていればよい。

【0038】

ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３（以下、これらを代表して選択ゲート線ＳＧＤという）に接続される。また、ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ０～ＳＧＳ３（以下、これらを代表して選択ゲート線ＳＧＳという）に接続される。なお、各ブロックＢＬＫ内にある複数の選択ゲートトランジスタＳＴ２のゲートは、共通の選択ゲート線ＳＧＳに接続されていてもよい。

【0039】

同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。同様に、同一のブロックＢＬＫ内にあるダミーセルトランジスタＤＴの制御ゲートはダミーワード線ＤＷＬに共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びダミーワード線ＤＷＬは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。

【0040】

各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴ１，ＳＴ２や他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。一般に、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出しおよび書き込みは、典型的には、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このような、１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。

【0041】

セルユニットＣＵに対する書き込み動作は、ページを単位として実行される。例えば、各セルが、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）である場合、１つのセルユニットＣＵが、３ページ分のデータを保持することができる。各メモリセルトランジスタＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。

【0042】

（閾値電圧分布の変化とＦＢＣの関係）
図４は、熱ストレスによる閾値電圧分布の変化とＦＢＣとの関係の一例を示す図である。
図４では、２ｂｉｔ／Ｃｅｌｌの不揮発性メモリ２の閾値電圧分布例を示している。不揮発性メモリ２では、メモリセルの電荷蓄積層に蓄えられた電荷量により情報を記憶する。各メモリセルは、電荷量に応じた閾値電圧を有する。そして、メモリセルに記憶する複数のデータ値を、閾値電圧の複数の領域（閾値電圧分布領域）にそれぞれ対応させる。

【0043】

図４の、Ｅｒ、Ａ，Ｂ，Ｃと記載した４つの分布（山型）は、４つの閾値電圧分布領域を示している。このように、各メモリセルは、３つの境界によって仕切られた閾値電圧分布を有している。図４の横軸は閾値電圧を示し、縦軸はメモリビット（ビット数）の分布を示している。

【0044】

また、図４において、実線で示す４つの閾値電圧分布は、初期状態の閾値電圧分布を示し、破線で示す４つの閾値電圧分布は、熱ストレスを受けた後の閾値電圧分布を示している。すなわち、初期状態の閾値電圧分布を実線とした場合、熱ストレスを受けた後の閾値電圧分布は、破線のように変動する。

【0045】

そのため、例えば、読み出しレベルＡに未達のビット数（すなわち、ＦＢＣであり、図４では斜線で示す）は、初期状態のＦＢＣよりも熱ストレスを受けた後のＦＢＣが増加する。

【0046】

図５は、熱ストレスの積算時間とＦＢＣの関係の一例を示す図である。図５は、メモリセルに熱ストレスを実際に与えた際の熱ストレスの積算時間とＦＢＣの関係を示している。

【0047】

図５に示すように、熱ストレスの積算時間に対してＦＢＣの増加が相関を有している。具体的には、熱ストレスを与える時間が多くなると、それに比例してＦＢＣも増加している。そのため、熱履歴モニタ３０は、このＦＢＣの増加量から熱履歴の積算をモニタすることができる。

【0048】

本実施形態では、このようなメモリセルの特性変動をパッケージが受けた熱履歴の指標とするため、まず、熱履歴モニタ３０の初期化を行い、メモリセルの初期状態を記録する。具体的には、メモリセルの初期化は、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）までの製造工程内において実施し、初期状態のＦＢＣを判定回路３１に記録する。初期状態は、メモリセルをある１つの閾値に固定したデータパターンにしてもよいし、規則性を持ったデータパターンにしてもよい。

【0049】

なお、ＭＣＰまでの製造工程以降の製品組み立て工程において、熱ストレスによるメモリセルの特性変動が無視できない場合、メモリセルの初期化を製品組み立て工程内で実施してもよい。

【0050】

また、パッケージ信頼性として許容される熱履歴とＦＢＣの変動量の相関を事前に取得しておき、パッケージ信頼性として許容できるＦＢＣの変動量を判定回路３１に記録する。

【0051】

判定回路３１は、事前に記録されたメモリセルの初期状態およびパッケージ信頼性として許容できるＦＢＣの変動量と、熱履歴モニタ３０からの熱履歴とを比較することで、パッケージ信頼性を判定する。

【0052】

なお、本実施形態では、熱履歴の指標として、メモリセルのＦＢＣを一例に説明しているが、これに限定されるものではなく、例えば、選択ゲートの又はダミーゲートの特性変動、選択ゲートの閾値又はダミーゲートの閾値を用いたＦＢＣ、あるいは、これらのＦＢＣの差分やバラつきの大きさ等からパッケージ信頼性の判定を行ってもよい。

【0053】

図６は、選択ゲートの閾値と熱ストレスによる閾値電圧分布の変化の一例を示す図である。図６では、初期状態の閾値電圧分布を実線で示し、熱ストレスを受けた後の閾値電圧分布を破線で示す。

【0054】

熱ストレスを受けて閾値電圧分布が変化することにより、ある読み出しレベル対して未達のビット数が増加する。そのため、判定回路３１は、このＦＢＣの変動量を用いて熱履歴の積算量をモニタする。

【0055】

さらに、長時間放置などによって、メモリセルの特性変動の線形性が失われる場合がある。すなわち、図５に示すような熱ストレスの積算時間とＦＢＣの増加の相関が得られなくなることがある。図７は、長時間放置によりＦＢＣの変動量が飽和したときの閾値電圧分布の変化の一例を示す図である。

【0056】

長時間放置によりＦＢＣの変動量が飽和した場合は、メモリセルの特性変動の線形性が失われるため、メモリセルの特性変動をモニタすることで加わった熱履歴を正しく評価することができなくなってしまう。そのため、熱履歴によって再びメモリセルの特性変動が検知できる状態にするため、メモリセルの初期化が必要になる。

【0057】

具体的には、メモリセルの初期化の判定は、ＦＢＣが初期化基準に達したかどうかで判定する。ＦＢＣの初期化基準は、熱履歴モニタ３０を備える不揮発性メモリ２の熱履歴に対するＦＢＣの変動特性の評価において、熱履歴に対するＦＢＣの変動の線形性が失われるＦＢＣを事前評価しておく。メモリセルの初期化を伴うパッケージ信頼性の判定では、まず、不揮発性メモリ２（あるいはメモリコントローラ３）に初期化回数を保存する。次に、メモリセルのデータを初期化することで初期状態に戻す。そして、再度、ＦＢＣの変動量を熱履歴モニタ３０において検出する。そして、判定回路３１は、初期化回数と熱履歴モニタ３０からのＦＢＣとに基づき、パッケージ信頼性が許容値以上であるかを判定する。

【0058】

他に、メモリセルを初期化する際、初期化するＦＢＣの基準を例えばＸ個とする。このときＦＢＣがＸを超えたときに、初期化する場合は、初期化回数を保存する。

【0059】

あるいは、初期化する際、Ｘ個の５０％、すなわち０．５Ｘで初期化してもよい。あるいは任意の割合で初期化してもよい。このように初期化する基準が異なる場合、初期化回数のみではなく、ＦＢＣ数も記録してもよい。

【0060】

１回目の初期化は０．５Ｘで初期化し、２回目は０．７Ｘで初期化したときは、２回初期化し、積算してＦＢＣ数１．２Ｘであるとして保存する。あるいは、１回目は０．５Ｘ、２回目は０．７Ｘで保存する、というように回数ごとにＦＢＣ数を保存してもよい。

【0061】

あるいは初期化基準は持たなくとも任意のときに初期化してもよい。このときも、初期化の回数と、ＦＢＣ数とを記録してもよい。ＦＢＣ数は初期化のたびに積算し、それを保存してもよい。
判定回路３１は、保存されたＦＢＣ数を判定に用いてもよい。

【0062】

さらにまた、本実施形態では、不揮発性メモリ２Ａ～２Ｄ、及び、ホスト装置４に接続されるメモリコントローラ３を備える構成であるが、これに限定されるものではない。例えば、メモリコントローラ３を備えずに、ホスト装置４と不揮発性メモリ２Ａ～２Ｄを直接接続した構成であってもよい。

【0063】

（パッケージ信頼性の判定処理）
図８は、パッケージ信頼性の判定処理の流れの一例を示すフローチャートである。
まず、メモリコントローラ３又はホスト装置４から信頼性検知コマンドが不揮発性メモリ２に送信される（Ｓ１）。この信頼性検知コマンドは、入出力回路２１及びレジスタ２３を経由して制御回路２４に入力される。制御回路２４は、信頼性検知コマンドが入力されると熱履歴モニタ３０に熱履歴の出力を指示する。

【0064】

次に、制御回路２４の指示に基づき、熱履歴モニタ３０は、熱履歴を判定回路３１に出力する（Ｓ２）。熱履歴は、上述したように、ある読み出しレベルに到達できなかったビット数、すなわち、ＦＢＣである。

【0065】

次に、判定回路３１は、熱履歴モニタ３０からの熱履歴がパッケージ信頼性の許容値以上か否かを判定する（Ｓ３）。判定回路３１は、熱履歴がパッケージ信頼性の許容値以上であると判定した場合（Ｓ３：ＹＥＳ）、アラームを出力し（Ｓ４）、処理を終了する。

【0066】

一方、判定回路３１は、熱履歴がパッケージ信頼性の許容値以上でない（許容値未満）と判定した場合（Ｓ３：ＮＯ）、パッケージ信頼性の使用割合を出力し（Ｓ５）、処理を終了する。

【0067】

制御回路２４は、信頼性検知コマンドを送信したメモリコントローラ３又はホスト装置４に対して、判定回路３１から出力されたアラームあるいはパッケージ信頼性の使用割合を送信する。

【0068】

以上のように、不揮発性メモリ２は、メモリセルの特性変動に応じた熱履歴を用いてパッケージが受けた熱の積算量からパッケージ信頼性を判定することで、データの安全性を向上させている。

【0069】

（第２の実施形態）
次に、第２の実施形態について説明する。
図９は、第２の実施形態のメモリシステムの構成の一例を示すブロック図である。なお、図９において、図１と同一の構成については、同一の符号を付して説明を省略する。

【0070】

本実施形態のメモリシステム１Ａは、メモリコントローラ３Ａと、ＮＡＮＤ型不揮発性メモリ５Ａ～５Ｄとを備える。以下、４つのＮＡＮＤ型不揮発性メモリ５Ａ～５Ｄを区別する必要がない場合には代表してＮＡＮＤ型不揮発性メモリ５という。また、ＮＡＮＤ型不揮発性メモリのことを単に不揮発性メモリともいう。

【0071】

不揮発性メモリ５は、熱履歴モニタ３０を備える。メモリコントローラ３Ａは、図１のメモリコントローラ３に対して、判定回路３１が追加されている。

【0072】

図１０は、図９中の不揮発性メモリ５の一例を示すブロック図である。なお、図１０において、図２と同一の構成については、同一の符号を付して説明を省略する。

【0073】

図１０に示すように、不揮発性メモリ５は、図２の不揮発性メモリ２から判定回路３１が削除されている。

【0074】

制御回路２４には、メモリコントローラ３又はホスト装置４からの信頼性検知コマンドが入出力回路２１及びレジスタ２３を経由して入力される。

【0075】

制御回路２４は、信頼性検知コマンドが入力されると、熱履歴モニタ３０からメモリセルの特性変動に応じた熱履歴を受け取り、レジスタ２３及び入出力回路２１を経由してメモリコントローラ３Ａに熱履歴を出力する。

【0076】

メモリコントローラ３Ａに入力された熱履歴は、判定回路３１に入力される。判定回路３１は、入力された熱履歴がパッケージ信頼性の許容値以上か否かを判定する。また、本実施形態のように不揮発性メモリ５を複数備えている場合、判定回路３１は、複数の不揮発性メモリ５から入力された熱履歴を平均化し、平均化した熱履歴がパッケージ信頼性の許容値以上か否かを判定する。このように、入力された熱履歴を平均化してパッケージ信頼性を判定することで、パッケージ信頼性のバラつきを抑えることができる。

【0077】

例えば、第１の実施形態では、不揮発性メモリ２のそれぞれが判定回路３１を備えているため、極端にパッケージ信頼性が悪い不揮発性メモリ２が含まれていた場合、アラームが出力されてしまう。

【0078】

一方、本実施形態では、極端にパッケージ信頼性が悪い不揮発性メモリ５が含まれていた場合でも、他の不揮発性メモリの熱履歴の情報も含めてパッケージ信頼性を判定する。このように、メモリシステム１Ａは、熱履歴を平均化して不揮発性メモリ５のパッケージ信頼性を判定することで、第１の実施形態のメモリシステム１よりもパッケージ全体としての寿命を長くすることができる。

【0079】

また、メモリコントローラ３Ａに判定回路３１を備えることで、不揮発性メモリ５Ａ～５Ｄのそれぞれが判定回路を備える必要がなくなる。そのため、不揮発性メモリ５は、第１の実施形態の不揮発性メモリ２よりも回路面積やコストを抑えることができる。

【0080】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0081】

１Ａ…メモリシステム、２Ａ～２Ｄ，５Ａ～５Ｄ…不揮発性メモリ、３，３Ａ…メモリコントローラ、４…ホスト装置、１０…ホストＩ／Ｆ回路、１１…プロセッサ、１２…ＲＡＭ、１３…バッファメモリ、１４…メモリＩ／Ｆ回路、１５…ＥＣＣ回路、２０…メモリセルアレイ、２１…入出力回路、２２…ロジック制御回路、２３…レジスタ、２４…制御回路、２５…電圧生成回路、２６…ロウデコーダ、２７…カラムデコーダ、２８…センスアンプユニット群、２９…データレジスタ、３０…熱履歴モニタ、３１…判定回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】