特開2024-132691トラッカモジュール、電源供給システム、高周波システム、通信装置、及びＩＣチップ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132691
(43)【公開日】2024-10-01
(54)【発明の名称】トラッカモジュール、電源供給システム、高周波システム、通信装置、及びＩＣチップ
(51)【国際特許分類】
H03F 1/02 20060101AFI20240920BHJP
H04B 1/04 20060101ALI20240920BHJP
H03F 3/20 20060101ALI20240920BHJP
H02M 3/07 20060101ALI20240920BHJP
【ＦＩ】
H03F1/02 144
H04B1/04 A
H03F3/20
H02M3/07
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023043564
(22)【出願日】2023-03-17
(71)【出願人】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
(74)【代理人】
【識別番号】110002527
【氏名又は名称】弁理士法人北斗特許事務所
(72)【発明者】
【氏名】岡本 祥
(72)【発明者】
【氏名】加藤 棟治
(72)【発明者】
【氏名】山口 浩司
【テーマコード（参考）】
5H730
5J500
5K060
【Ｆターム（参考）】
5H730AA14
5H730AA15
5H730AS04
5H730AS05
5H730BB02
5H730BB03
5H730DD04
5H730FF06
5H730ZZ04
5H730ZZ11
5J500AA01
5J500AA25
5J500AA41
5J500AC18
5J500AC46
5J500AC92
5J500AF16
5J500AH24
5J500AH29
5J500AH33
5J500AH38
5J500AK11
5J500AK12
5J500AK41
5J500AK49
5J500AK66
5J500AQ04
5J500AT01
5J500LV08
5J500RG05
5J500RU06
5K060LL11
(57)【要約】
【課題】トラッカモジュールを小型化し、かつ、出力特性の低下を低減する。
【解決手段】トラッカモジュール１００は、基板９と、ＩＣチップ８０と、スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタＣ１１と、を備える。ＩＣチップ８０は、基板９に配置されている。スイッチトキャパシタ回路は、入力電圧に基づいて複数の離散的電圧を生成するように構成されている。ＩＣチップ８０は、スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含む。出力スイッチ回路は、複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている。少なくとも１つのキャパシタＣ１１は、ＩＣチップ８０にスタックされている。
【選択図】図１
【解決手段】トラッカモジュール１００は、基板９と、ＩＣチップ８０と、スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタＣ１１と、を備える。ＩＣチップ８０は、基板９に配置されている。スイッチトキャパシタ回路は、入力電圧に基づいて複数の離散的電圧を生成するように構成されている。ＩＣチップ８０は、スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含む。出力スイッチ回路は、複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている。少なくとも１つのキャパシタＣ１１は、ＩＣチップ８０にスタックされている。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板と、
前記基板に配置されているＩＣチップと、
入力電圧に基づいて複数の離散的電圧を生成するように構成されているスイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタと、を備え、
前記ＩＣチップは、
前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、
前記複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含み、
前記少なくとも１つのキャパシタは、前記ＩＣチップにスタックされている、
トラッカモジュール。
前記基板に配置されているＩＣチップと、
入力電圧に基づいて複数の離散的電圧を生成するように構成されているスイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタと、を備え、
前記ＩＣチップは、
前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、
前記複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含み、
前記少なくとも１つのキャパシタは、前記ＩＣチップにスタックされている、
トラッカモジュール。
【請求項2】
基板と、
前記基板に配置されているＩＣチップと、
入力電圧に基づいて複数の離散的電圧を生成するように構成されているスイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタと、を備え、
前記ＩＣチップは、
前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、
前記複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含み、
前記少なくとも１つのキャパシタと、前記基板との間に、前記ＩＣチップが位置している、
トラッカモジュール。
前記基板に配置されているＩＣチップと、
入力電圧に基づいて複数の離散的電圧を生成するように構成されているスイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタと、を備え、
前記ＩＣチップは、
前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、
前記複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含み、
前記少なくとも１つのキャパシタと、前記基板との間に、前記ＩＣチップが位置している、
トラッカモジュール。
【請求項3】
前記ＩＣチップは、
前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのスイッチを含む第１スイッチ部と、
前記出力スイッチ回路に含まれる前記少なくとも１つのスイッチを含み、前記第１スイッチ部とは異なる第２スイッチ部と、を含み、
前記少なくとも１つのキャパシタは、前記基板の厚さ方向からの平面視で、前記第１スイッチ部と重なる、
請求項１又は２に記載のトラッカモジュール。
前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのスイッチを含む第１スイッチ部と、
前記出力スイッチ回路に含まれる前記少なくとも１つのスイッチを含み、前記第１スイッチ部とは異なる第２スイッチ部と、を含み、
前記少なくとも１つのキャパシタは、前記基板の厚さ方向からの平面視で、前記第１スイッチ部と重なる、
請求項１又は２に記載のトラッカモジュール。
【請求項4】
前記基板の厚さ方向からの平面視で、前記第２スイッチ部は、前記少なくとも１つキャパシタと重ならない、
請求項３に記載のトラッカモジュール。
請求項３に記載のトラッカモジュール。
【請求項5】
前記少なくとも１つのキャパシタは、少なくとも１つのフライングキャパシタを含み、
前記少なくとも１つのフライングキャパシタは、前記基板の厚さ方向からの平面視で、前記ＩＣチップと重なる、
請求項１又は２に記載のトラッカモジュール。
前記少なくとも１つのフライングキャパシタは、前記基板の厚さ方向からの平面視で、前記ＩＣチップと重なる、
請求項１又は２に記載のトラッカモジュール。
【請求項6】
前記スイッチトキャパシタ回路に含まれる少なくとも１つの平滑キャパシタを更に備え、
前記少なくとも１つの平滑キャパシタは、前記基板に配置されており、かつ、前記基板の厚さ方向からの平面視で、前記ＩＣチップと重ならない、
請求項５に記載のトラッカモジュール。
前記少なくとも１つの平滑キャパシタは、前記基板に配置されており、かつ、前記基板の厚さ方向からの平面視で、前記ＩＣチップと重ならない、
請求項５に記載のトラッカモジュール。
【請求項7】
前記出力スイッチ回路と前記パワーアンプとの間に接続されているフィルタ回路に含まれる少なくとも１つのキャパシタ又はインダクタを更に備え、
前記フィルタ回路に含まれる前記少なくとも１つのキャパシタ又はインダクタは、前記基板に配置されており、かつ、前記基板の厚さ方向からの平面視で、前記ＩＣチップと重ならない、
請求項６記載のトラッカモジュール。
前記フィルタ回路に含まれる前記少なくとも１つのキャパシタ又はインダクタは、前記基板に配置されており、かつ、前記基板の厚さ方向からの平面視で、前記ＩＣチップと重ならない、
請求項６記載のトラッカモジュール。
【請求項8】
前記出力スイッチ回路と前記パワーアンプとの間に接続されているフィルタ回路に含まれる少なくとも１つのキャパシタ又はインダクタを更に備え、
前記フィルタ回路に含まれる前記少なくとも１つのキャパシタ又はインダクタは、前記基板に配置されており、かつ、前記基板の厚さ方向からの平面視で、前記ＩＣチップと重ならない、
請求項５記載のトラッカモジュール。
前記フィルタ回路に含まれる前記少なくとも１つのキャパシタ又はインダクタは、前記基板に配置されており、かつ、前記基板の厚さ方向からの平面視で、前記ＩＣチップと重ならない、
請求項５記載のトラッカモジュール。
【請求項9】
前記少なくとも１つのキャパシタは、少なくとも１つの平滑キャパシタを含み、
前記少なくとも１つの平滑キャパシタは、前記基板の厚さ方向からの平面視で、前記ＩＣチップと重なる、
請求項１又は２に記載のトラッカモジュール。
前記少なくとも１つの平滑キャパシタは、前記基板の厚さ方向からの平面視で、前記ＩＣチップと重なる、
請求項１又は２に記載のトラッカモジュール。
【請求項10】
前記出力スイッチ回路と前記パワーアンプとの間に接続されているフィルタ回路に含まれる少なくとも１つのキャパシタ又はインダクタを更に備え、
前記フィルタ回路に含まれる前記少なくとも１つのキャパシタ又はインダクタは、前記基板に配置されており、かつ、前記基板の厚さ方向からの平面視で、前記ＩＣチップと重ならない、
請求項９記載のトラッカモジュール。
前記フィルタ回路に含まれる前記少なくとも１つのキャパシタ又はインダクタは、前記基板に配置されており、かつ、前記基板の厚さ方向からの平面視で、前記ＩＣチップと重ならない、
請求項９記載のトラッカモジュール。
【請求項11】
請求項１又は２に記載のトラッカモジュールと、
直流電圧を前記入力電圧に変換するように構成されているプリレギュレータ回路に用いられるパワーインダクタと、
前記基板を第１基板としたとき、前記トラッカモジュール及び前記パワーインダクタが配置されている第２基板と、を備え、
前記パワーインダクタの前記第２基板からの高さは、前記トラッカモジュールの前記第２基板からの高さよりも高い、
電源供給システム。
直流電圧を前記入力電圧に変換するように構成されているプリレギュレータ回路に用いられるパワーインダクタと、
前記基板を第１基板としたとき、前記トラッカモジュール及び前記パワーインダクタが配置されている第２基板と、を備え、
前記パワーインダクタの前記第２基板からの高さは、前記トラッカモジュールの前記第２基板からの高さよりも高い、
電源供給システム。
【請求項12】
請求項１又は２に記載のトラッカモジュールと、
前記トラッカモジュールに接続されているパワーアンプと、を備える
高周波システム。
前記トラッカモジュールに接続されているパワーアンプと、を備える
高周波システム。
【請求項13】
請求項１２に記載の高周波システムと、
前記高周波システムに接続されている信号処理回路と、を備える
通信装置。
前記高周波システムに接続されている信号処理回路と、を備える
通信装置。
【請求項14】
入力電圧に基づいて複数の離散的電圧を生成するように構成されているスイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタと接続されるＩＣチップであって、
前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、
前記複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている出力スイッチ回路に含まれる少なくとも１つのスイッチと、を備え、
前記少なくとも１つのキャパシタは、前記ＩＣチップにスタックされている、
ＩＣチップ。
前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、
前記複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている出力スイッチ回路に含まれる少なくとも１つのスイッチと、を備え、
前記少なくとも１つのキャパシタは、前記ＩＣチップにスタックされている、
ＩＣチップ。
【請求項15】
前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのスイッチを含む第１スイッチ部と、
前記出力スイッチ回路に含まれる前記少なくとも１つのスイッチを含み、前記第１スイッチ部とは異なる第２スイッチ部と、を更に備え、
前記少なくとも１つのキャパシタは、前記ＩＣチップの厚さ方向からの平面視で、前記第１スイッチ部と重なる、
請求項１４に記載のＩＣチップ。
前記出力スイッチ回路に含まれる前記少なくとも１つのスイッチを含み、前記第１スイッチ部とは異なる第２スイッチ部と、を更に備え、
前記少なくとも１つのキャパシタは、前記ＩＣチップの厚さ方向からの平面視で、前記第１スイッチ部と重なる、
請求項１４に記載のＩＣチップ。
【請求項16】
前記第２スイッチ部は、前記ＩＣチップの厚さ方向からの平面視で、前記少なくとも１つのキャパシタと重ならない、
請求項１５に記載のＩＣチップ。
請求項１５に記載のＩＣチップ。
【請求項17】
前記少なくとも１つのキャパシタは、少なくとも１つのフライングキャパシタを含み、
前記少なくとも１つのフライングキャパシタは、前記ＩＣチップの厚さ方向からの平面視で、前記ＩＣチップと重なる、
請求項１４に記載のＩＣチップ。
前記少なくとも１つのフライングキャパシタは、前記ＩＣチップの厚さ方向からの平面視で、前記ＩＣチップと重なる、
請求項１４に記載のＩＣチップ。
【請求項18】
前記スイッチトキャパシタ回路に含まれる少なくとも１つの平滑キャパシタは、前記ＩＣチップの厚さ方向からの平面視で、前記ＩＣチップと重ならない、
請求項１７に記載のＩＣチップ。
請求項１７に記載のＩＣチップ。
【請求項19】
前記少なくとも１つのキャパシタは、少なくとも１つの平滑キャパシタを含み、
前記少なくとも１つの平滑キャパシタは、前記ＩＣチップの厚さ方向からの平面視で、前記ＩＣチップと重なる、
請求項１４に記載のＩＣチップ。
前記少なくとも１つの平滑キャパシタは、前記ＩＣチップの厚さ方向からの平面視で、前記ＩＣチップと重なる、
請求項１４に記載のＩＣチップ。
【請求項20】
前記出力スイッチ回路と前記パワーアンプとの間に接続されているフィルタ回路に含まれる少なくとも１つのキャパシタ又はインダクタは、前記ＩＣチップの厚さ方向からの平面視で、前記ＩＣチップと重ならない、
請求項１７から１９のいずれか１項に記載のＩＣチップ。
請求項１７から１９のいずれか１項に記載のＩＣチップ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示はトラッカモジュール、電源供給システム、高周波システム、通信装置及びＩＣチップに関し、より詳細には、キャパシタを備えるトラッカモジュール、トラッカモジュールを備える電源供給システム及び高周波システム、高周波システムを備える通信装置、及びトラッカモジュールに用いられるＩＣチップに関する。
【背景技術】
【0002】
特許文献１には、高周波信号に応じて時間の経過とともに動的に調整された電源電圧を電力増幅器に供給することができる電源変調回路が開示されている。電源変調回路は、複数の離散的電圧のうち１つを電力増幅器に出力する構成を有する。複数の離散的電圧は、例えば、スイッチトキャパシタ回路を用いて生成される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第８８２９９９３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１の電源変調回路をトラッカモジュールとして実現する場合、トラッカモジュールが大型化する場合がある。また、キャパシタの配置方法によっては、スイッチトキャパシタ回路の配線部における抵抗や寄生容量によって、出力特性が低下する場合がある。
【0005】
本開示は、出力特性の低下を低減し、かつ、小型化されたトラッカモジュール、電源供給システム、高周波システム、通信装置及びＩＣチップを提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一態様に係るトラッカモジュールは、基板と、ＩＣチップと、スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタと、を備える。前記ＩＣチップは、前記基板に配置されている。前記スイッチトキャパシタ回路は、入力電圧に基づいて複数の離散的電圧を生成するように構成されている。前記ＩＣチップは、前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含む。前記出力スイッチ回路は、前記複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている。前記少なくとも１つのキャパシタは、前記ＩＣチップにスタックされている。
【0007】
本開示の他の一態様に係るトラッカモジュールは、基板と、ＩＣチップと、スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタと、を備える。前記ＩＣチップは、前記基板に配置されている。前記スイッチトキャパシタ回路は、入力電圧に基づいて複数の離散的電圧を生成するように構成されている。前記ＩＣチップは、前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含む。前記出力スイッチ回路は、前記複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている。前記少なくとも１つのキャパシタと、前記基板との間に、前記ＩＣチップが位置している。
【0008】
本開示の一態様に係る電源供給システムは、前記基板を第１基板としたとき、前記トラッカモジュールと、パワーインダクタと、第２基板と、を備える。前記パワーインダクタは、プリレギュレータ回路に用いられる。前記プリレギュレータ回路は、直流電圧を前記入力電圧に変換するように構成されている。前記第２基板には、前記トラッカモジュール及び前記パワーインダクタが配置されている。前記パワーインダクタの前記第２基板からの高さは、前記トラッカモジュールの前記第２基板からの高さよりも高い。
【0009】
本開示の一態様に係る高周波システムは、前記トラッカモジュールと、前記トラッカモジュールに接続されているパワーアンプと、を備える。
【0010】
本開示の一態様に係る通信装置は、前記高周波システムと、前記高周波システムに接続されている信号処理回路と、を備える。
【0011】
本開示の一態様に係るＩＣチップは、スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタと接続される。前記スイッチトキャパシタ回路は、入力電圧に基づいて複数の離散的電圧を生成するように構成されている。前記ＩＣチップは、前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、出力スイッチ回路に含まれる少なくとも１つのスイッチと、を備える。前記出力スイッチ回路は、前記複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている。前記少なくとも１つのキャパシタは、前記ＩＣチップにスタックされている。
【発明の効果】
【0012】
上記態様に係るトラッカモジュール、電源供給システム、高周波システム、通信装置及びＩＣチップによれば、出力特性の低下を低減してトラッカモジュールを小型化することが可能となる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下、実施形態１～５について、図面を参照して説明する。以下の実施形態等において参照する図は、模式的な図であり、図中の構成要素の大きさ及び厚さは必ずしも実際の寸法を反映しているとは限らず、構成要素間における大きさの比及び厚さの比も、必ずしも実際の寸法比を反映しているとは限らない。
【0015】
（実施形態１）
（１）トラッカモジュール
実施形態１に係るトラッカモジュール１００について、図面を参照して説明する。
（１）トラッカモジュール
実施形態１に係るトラッカモジュール１００について、図面を参照して説明する。
【0016】
実施形態１に係るトラッカモジュール１００は、図１～図４に示すように、モジュール基板９と、ＩＣチップ８０と、フィルタ回路４０（図５及び図７参照）と、を備える。ＩＣチップ８０は、モジュール基板９に配置されている。フィルタ回路４０は、複数の機能素子（図７では、複数のインダクタＬ０，Ｌ１，Ｌ２及び複数のキャパシタＣ１，Ｃ２）を含む。ＩＣチップ８０は、入力電圧に基づいて複数の離散的電圧を生成するように構成されているスイッチトキャパシタ回路２０（図７参照）に含まれる少なくとも１つのスイッチと、複数の離散的電圧のうちの少なくとも１つを、選択的にフィルタ回路４０に出力するように構成されている出力スイッチ回路３０（図３及び図７参照）に含まれる少なくとも１つのスイッチと、を含む。フィルタ回路４０の複数の機能素子は、ＩＣチップ８０に集積化されている少なくとも１つの機能素子を含む。トラッカモジュール１００は、例えば、図５に示すように、通信装置７の備える直流電源７０に接続され、通信装置７の備えるパワーアンプ２に電源電圧Ｖｃｃを供給する構成である。
【0017】
（２）電源回路、高周波システム及び通信装置の回路構成
以下、実施形態１に係る電源回路１、高周波システム２００及び通信装置７の回路構成について、図面を参照して説明する。
以下、実施形態１に係る電源回路１、高周波システム２００及び通信装置７の回路構成について、図面を参照して説明する。
【0018】
（２．１）高周波システムの回路構成
高周波システム２００は、図５に示すように、電源回路１と、パワーアンプ２と、フィルタ３と、制御回路４と、複数の外部接続端子と、を備える。複数の外部接続端子は、アンテナ端子Ｔ１と、信号入力端子Ｔ２と、第１制御端子Ｔ３と、電源接続端子Ｔ４と、４つ（図５では１つのみ図示）の第２制御端子Ｔ５と、を含む。
高周波システム２００は、図５に示すように、電源回路１と、パワーアンプ２と、フィルタ３と、制御回路４と、複数の外部接続端子と、を備える。複数の外部接続端子は、アンテナ端子Ｔ１と、信号入力端子Ｔ２と、第１制御端子Ｔ３と、電源接続端子Ｔ４と、４つ（図５では１つのみ図示）の第２制御端子Ｔ５と、を含む。
【0019】
電源回路１は、エンベロープ信号に基づいて複数の離散的な電圧レベルの中から選択される電圧レベルを有する電源電圧Ｖｃｃをパワーアンプ２に供給する回路である。
【0020】
電源回路１及びパワーアンプ２を備える通信装置７では、パワーアンプ２において、高周波信号を増幅する際に、エンベロープ・トラッキング方式（以下「ＥＴ方式」という）が用いられる。ＥＴ方式には、アナログ・エンベロープ・トラッキング方式（以下「アナログＥＴ方式」という）と、デジタル・エンベロープ・トラッキング方式（以下「デジタルＥＴ方式」という）とがある。
【0021】
デジタルＥＴ方式は、１フレーム内で、電圧レベルの異なる複数の離散的電圧を用いて高周波信号（変調波）の包絡線を追跡する方式である。デジタルＥＴ方式が電源電圧Ｖｃｃの生成に適用されるモードをデジタルＥＴモードと呼ぶ。また、アナログＥＴ方式は、連続的な電圧レベルを用いて高周波信号の包絡線を追跡する方式である。アナログＥＴ方式が電源電圧Ｖｃｃの生成に適用されるモードをアナログＥＴモードと呼ぶ。
【0022】
フレームとは、高周波信号を構成する単位を表す。例えば５Ｇ ＮＲ（5th Generation New Radio）及びＬＴＥ（Long Term Evolution）（登録商標）では、フレームは、１０個のサブフレームを含み、各サブフレームは、複数のスロットを含み、各スロットは、複数のシンボルを含む。サブフレーム長は１ｍｓであり、フレーム長は１０ｍｓである。
【0023】
【0024】
デジタルＥＴモードでは、図６Ａに示すように、１フレーム内で、複数の離散的な電圧レベルに電源電圧Ｖｃｃを変動させることで高周波信号の包絡線を追跡する。その結果、電源電圧Ｖｃｃの波形は、矩形波状の波形となる。デジタルＥＴモードでは、エンベロープ信号に基づいて、複数の離散的な電圧レベルの中から電源電圧レベルが選択される。
【0025】
アナログＥＴモードでは、図６Ｂに示すように、電源電圧Ｖｃｃを連続的に変動させることで高周波信号の包絡線を追跡する。アナログＥＴモードでは、エンベロープ信号に基づいて、電源電圧Ｖｃｃが決定される。アナログＥＴモードでは、チャネル帯域幅が狭い場合（チャネル帯域幅が例えば６０ＭＨｚ未満である場合）には、電源電圧Ｖｃｃが高周波信号の包絡線の変化に追随しやすいが、チャネル帯域幅が広い場合（チャネル帯域幅が例えば６０ＭＨｚ以上である場合）には、電源電圧Ｖｃｃが高周波信号の包絡線の変化に追随しにくくなる。言い換えると、チャネル帯域幅が広い場合には、電源電圧Ｖｃｃの振幅変化は、高周波信号の包絡線の変化に対して遅れが生じやすくなる。
【0026】
これに対して、チャネル帯域幅が広い場合には、デジタルＥＴモードを適用することで、電源電圧Ｖｃｃの高周波信号への追随性を改善させることができる。
【0027】
電源回路１は、プリレギュレータ回路１０と、スイッチトキャパシタ回路２０と、出力スイッチ回路３０と、フィルタ回路４０と、を備える。
【0028】
プリレギュレータ回路１０は、例えば、通信装置７の備える直流電源７０から供給される直流電圧（第１電圧）を第２電圧に変換するＤＣ（Direct Current）／ＤＣコンバータである。プリレギュレータ回路１０は、第１電圧の電圧値よりも第２電圧の電圧値を大きくする昇圧動作と、第１電圧の電圧値よりも第２電圧の電圧値を小さくする降圧動作と、を行うように構成されている。つまり、プリレギュレータ回路１０は、昇降圧型のＤＣ－ＤＣコンバータである。
【0029】
スイッチトキャパシタ回路２０は、プリレギュレータ回路１０からの第２電圧を入力電圧とし、複数の離散的電圧（複数の第３電圧）を生成するように構成されている。複数の離散的電圧は、互いに異なる電圧レベルを有する。スイッチトキャパシタ回路２０は、スイッチトキャパシタ電圧バランサ（Switched-Capacitor Voltage Balancer）と呼ばれる場合もある。
【0030】
出力スイッチ回路３０は、エンベロープ信号に対応するデジタル制御信号に基づいて、スイッチトキャパシタ回路２０で生成された複数の離散的電圧（複数の第３電圧）のうちの少なくとも１つを、選択的にフィルタ回路４０に出力するように構成されている。出力スイッチ回路３０は、複数の離散的電圧の中から選択された少なくとも１つの離散的電圧を出力する。電源回路１では、出力スイッチ回路３０での離散的電圧の選択を時間の経過とともに繰り返すことで、出力スイッチ回路３０の出力電圧（電源電圧Ｖｃｃ）の電圧レベルを時間の経過とともに変化させることができる。これにより、電源回路１は、パワーアンプ２へ供給する電源電圧Ｖｃｃの電圧レベルを時間の経過とともに変化させることができる。
【0031】
フィルタ回路４０は、出力スイッチ回路３０の出力電圧をフィルタリングする。フィルタ回路４０は、例えば、ローパスフィルタを含む。
【0032】
フィルタ回路４０は、出力スイッチ回路３０から出力された出力電圧のスパイク状の電圧の振幅を低減させる。つまり、電源回路１は、フィルタ回路４０を備えることにより、出力スイッチ回路３０から出力された出力電圧の波形歪を低減させることができるので、上記出力電圧の高周波成分を低減させることができる。これにより、電源回路１では、電源電圧Ｖｃｃに含まれるノイズを低減させることができるので、電源回路１からパワーアンプ２に入るノイズを低減させることができる。
【0033】
パワーアンプ２は、入力端子、出力端子、電源端子及び制御端子を有する。パワーアンプ２の入力端子は、信号入力端子Ｔ２を介して通信装置７の信号処理回路５に接続される。パワーアンプ２の出力端子は、フィルタ３及びアンテナ端子Ｔ１を介して通信装置７のアンテナ６に接続される。パワーアンプ２は、信号処理回路５から出力された所定バンドの高周波送信信号（以下、送信信号と記す）を増幅して出力する。
【0034】
フィルタ３は、パワーアンプ２の出力端子とアンテナ端子Ｔ１との間に接続されている。フィルタ３は、所定バンドの周波数帯域を含む通過帯域を有する。これにより、フィルタ３は、パワーアンプ２で増幅された所定バンドの送信信号を通過させることができる。高周波システム２００では、パワーアンプ２から出力される送信信号を、フィルタ３及びアンテナ端子Ｔ１を介してアンテナ６へ出力する。
【0035】
制御回路４は、第１制御端子Ｔ３を介して信号処理回路５のＲＦ信号処理回路５１に接続されている。また、制御回路４は、パワーアンプ２の制御端子に接続されている。制御回路４は、信号処理回路５のＲＦ信号処理回路５１からの制御信号を受けることにより、パワーアンプ２の制御端子へ供給するバイアス電流（又はバイアス電圧）の大きさ及び供給タイミングを制御する。
【0036】
（２．２）通信装置
通信装置７は、図５に示すように、高周波システム２００と、信号処理回路５と、アンテナ６と、直流電源７０と、を備える。
通信装置７は、図５に示すように、高周波システム２００と、信号処理回路５と、アンテナ６と、直流電源７０と、を備える。
【0037】
直流電源７０は、例えば、充電式電池（rechargeable battery）である。なお、直流電源７０は、充電式電池に限定されず、他の電池であってもよい。
【0038】
アンテナ６は、アンテナ端子Ｔ１から出力される所定バンドの送信信号を送信する。
【0039】
信号処理回路５は、ＲＦ信号処理回路５１と、ベースバンド信号処理回路５２と、を含む。ＲＦ信号処理回路５１は、例えばＲＦＩＣ（Radio Frequency Integrated Circuit）であり、高周波信号に対する信号処理を行う。ＲＦ信号処理回路５１は、例えば、ベースバンド信号処理回路５２から出力される高周波信号（送信信号）に対してアップコンバート等の信号処理を行い、信号処理が行われた高周波信号を出力する。ベースバンド信号処理回路５２は、例えばＢＢＩＣ（Baseband Integrated Circuit）である。ベースバンド信号処理回路５２は、ベースバンド信号からＩ相信号及びＱ相信号を生成する。ベースバンド信号は、例えば、外部から入力される音声信号又は画像信号である。ベースバンド信号処理回路５２は、Ｉ相信号とＱ相信号とを合成することでＩＱ変調処理を行って、送信信号を出力する。この際、送信信号は、所定周波数の搬送波信号を、搬送波信号の周期よりも長い周期で振幅変調される変調信号（ＩＱ信号）として生成される。
【0040】
また、ＲＦ信号処理回路５１は、電源回路１及びパワーアンプ２を制御する制御部５１１を有する。ＲＦ信号処理回路５１の制御部５１１は、ベースバンド信号処理回路５２から入力される高周波入力信号のエンベロープ信号に基づいて、スイッチトキャパシタ回路２０で生成された複数の離散的電圧の電圧レベルの中からパワーアンプ２で用いられる電源電圧Ｖｃｃの電圧レベルを出力スイッチ回路３０に選択させる。これにより、電源回路１は、デジタル・エンベロープ・トラッキングに基づいて電源電圧Ｖｃｃを出力する。エンベロープ信号とは、高周波信号（変調波）の包絡線を示す信号である。エンベロープ値は、例えば（Ｉ２＋Ｑ２）１／２である。ここで、（Ｉ，Ｑ）は、コンスタレーションポイントを表す。コンスタレーションポイントとは、デジタル変調によって変調された信号をコンスタレーションダイヤグラム上で表す点である。（Ｉ，Ｑ）は、例えば送信情報に基づいてベースバンド信号処理回路５２で決定される。なお、ＲＦ信号処理回路５１の制御部５１１としての機能の一部又は全部は、ＲＦ信号処理回路５１の外部にあってもよく、例えば、ベースバンド信号処理回路５２又は電源回路１がＲＦ信号処理回路５１の制御部５１１としての機能の一部又は全部を備えてもよい。例えば、上記の出力スイッチ回路３０に電源電圧Ｖｃｃの電圧レベルを選択させる制御機能を、ＲＦ信号処理回路５１が備えず、電源回路１が備えてもよい。
【0041】
（２．３）電源回路
電源回路１は、図７に示すように、プリレギュレータ回路１０と、スイッチトキャパシタ回路２０と、出力スイッチ回路３０と、フィルタ回路４０と、バンドセレクトスイッチ回路５０と、デジタル制御回路６０と、を備える。
電源回路１は、図７に示すように、プリレギュレータ回路１０と、スイッチトキャパシタ回路２０と、出力スイッチ回路３０と、フィルタ回路４０と、バンドセレクトスイッチ回路５０と、デジタル制御回路６０と、を備える。
【0042】
（２．４）プリレギュレータ回路
プリレギュレータ回路１０は、図７に示すように、入力端子１１０と、複数（図７の例では４つ）の出力端子１１１～１１４と、複数のインダクタ接続端子１１５，１１６と、制御端子１１７と、複数（図７の例では５つ）のスイッチＳ６１，Ｓ６２，Ｓ６３，Ｓ７１，Ｓ７２と、パワーインダクタＬ７１と、複数（図７の例では４つ）のキャパシタＣ６１，Ｃ６２，Ｃ６３，Ｃ６４と、を備える。パワーインダクタＬ７１は、直流電圧の昇圧及び／又は降圧（昇圧、降圧又は昇降圧）に用いられるインダクタである。
プリレギュレータ回路１０は、図７に示すように、入力端子１１０と、複数（図７の例では４つ）の出力端子１１１～１１４と、複数のインダクタ接続端子１１５，１１６と、制御端子１１７と、複数（図７の例では５つ）のスイッチＳ６１，Ｓ６２，Ｓ６３，Ｓ７１，Ｓ７２と、パワーインダクタＬ７１と、複数（図７の例では４つ）のキャパシタＣ６１，Ｃ６２，Ｃ６３，Ｃ６４と、を備える。パワーインダクタＬ７１は、直流電圧の昇圧及び／又は降圧（昇圧、降圧又は昇降圧）に用いられるインダクタである。
【0043】
入力端子１１０は、直流電圧の入力端子である。つまり、入力端子１１０は、直流電源７０（図７参照）から入力電圧を受けるための端子である。
【0044】
出力端子１１１は、電圧Ｖ４の出力端子である。つまり、出力端子１１１は、スイッチトキャパシタ回路２０に電圧Ｖ４を供給するための端子である。出力端子１１１は、スイッチトキャパシタ回路２０のノードＮ４に接続されている。
【0045】
出力端子１１２は、電圧Ｖ３の出力端子である。つまり、出力端子１１２は、スイッチトキャパシタ回路２０に電圧Ｖ３を供給するための端子である。出力端子１１２は、スイッチトキャパシタ回路２０のノードＮ３に接続されている。
【0046】
出力端子１１３は、電圧Ｖ２の出力端子である。つまり、出力端子１１３は、スイッチトキャパシタ回路２０に電圧Ｖ２を供給するための端子である。出力端子１１３は、スイッチトキャパシタ回路２０のノードＮ２に接続されている。
【0047】
出力端子１１４は、電圧Ｖ１の出力端子である。つまり、出力端子１１４は、スイッチトキャパシタ回路２０に電圧Ｖ１を供給するための端子である。出力端子１１４は、スイッチトキャパシタ回路２０のノードＮ１に接続されている。
【0048】
インダクタ接続端子１１５は、パワーインダクタＬ７１の一端（第１端）に接続されている。インダクタ接続端子１１６は、パワーインダクタＬ７１の他端（第２端）に接続されている。
【0049】
制御端子１１７は、制御信号Ｓｇ１の入力端子である。つまり、制御端子１１７は、プリレギュレータ回路１０を制御するための制御信号Ｓｇ１を受けるための端子である。制御信号Ｓｇ１は、プリレギュレータ回路１０に含まれる複数のスイッチＳ６１～Ｓ６３，Ｓ７１，Ｓ７２のオン／オフを制御するための信号である。
【0050】
スイッチＳ７１は、入力端子１１０とパワーインダクタＬ７１の一端（第１端）との間に接続されている。具体的には、スイッチＳ７１は、入力端子１１０に接続されている第１端子と、インダクタ接続端子１１５を介してパワーインダクタＬ７１の一端（第１端）に接続されている第２端子と、を有する。上記の接続構成において、スイッチＳ７１は、オン／オフを切り替えることで、入力端子１１０とパワーインダクタＬ７１の一端との間の接続及び非接続を切り替える。
【0051】
スイッチＳ７２は、パワーインダクタＬ７１の一端（第１端）とグランドとの間に接続されている。具体的には、スイッチＳ７２は、インダクタ接続端子１１５を介してパワーインダクタＬ７１の一端（第１端）に接続されている第１端子と、グランドに接続されている第２端子と、を有する。上記の接続構成において、スイッチＳ７２は、オン／オフを切り替えることで、パワーインダクタＬ７１の一端とグランドとの間の接続及び非接続を切り替える。
【0052】
スイッチＳ６１は、パワーインダクタＬ７１の他端（第２端）と出力端子１１１との間に接続されている。具体的には、スイッチＳ６１は、パワーインダクタＬ７１の他端（第２端）に接続されている第１端子と、出力端子１１１に接続されている第２端子と、有する。上記の接続構成において、スイッチＳ６１は、オン／オフを切り替えることで、パワーインダクタＬ７１の他端と出力端子１１１との間の接続及び非接続を切り替える。
【0053】
スイッチＳ６２は、パワーインダクタＬ７１の他端（第２端）と出力端子１１２との間に接続されている。具体的には、スイッチＳ６２は、パワーインダクタＬ７１の他端（第２端）に接続されている第１端子と、出力端子１１２に接続されている第２端子と、有する。上記の接続構成において、スイッチＳ６２は、オン／オフを切り替えることで、パワーインダクタＬ７１の他端と出力端子１１２との間の接続及び非接続を切り替える。
【0054】
スイッチＳ６３は、パワーインダクタＬ７１の他端（第２端）と出力端子１１３との間に接続されている。具体的には、スイッチＳ６３は、パワーインダクタＬ７１の他端（第２端）に接続されている第１端子と、出力端子１１３に接続されている第２端子と、有する。上記の接続構成において、スイッチＳ６３は、オン／オフを切り替えることで、パワーインダクタＬ７１の他端と出力端子１１３との間の接続及び非接続を切り替える。
【0055】
キャパシタＣ６１は、出力端子１１１と出力端子１１２との間に接続されている。キャパシタＣ６１の２つの電極の一方は、スイッチＳ６１及び出力端子１１１に接続され、キャパシタＣ６１の２つの電極の他方は、スイッチＳ６２及び出力端子１１２と、キャパシタＣ６２の２つの電極の一方とに接続されている。
【0056】
キャパシタＣ６２は、出力端子１１２と出力端子１１３との間に接続されている。キャパシタＣ６２の２つの電極の一方は、スイッチＳ６２及び出力端子１１２と、キャパシタＣ６１の２つの電極の他方とに接続され、キャパシタＣ６２の２つの電極の他方は、スイッチＳ６３及び出力端子１１３と、キャパシタＣ６３の２つの電極の一方とに接続されている。
【0057】
キャパシタＣ６３は、出力端子１１３と出力端子１１４との間に接続されている。キャパシタＣ６３の２つの電極の一方は、スイッチＳ６３及び出力端子１１３と、キャパシタＣ６２の２つの電極の他方とに接続され、キャパシタＣ６３の２つの電極の他方は、出力端子１１４と、キャパシタＣ６４の２つの電極の一方とに接続されている。
【0058】
キャパシタＣ６４は、出力端子１１４とグランドとの間に接続されている。キャパシタＣ６４の２つの電極の一方は、出力端子１１４と、キャパシタＣ６３の２つの電極の他方とに接続され、キャパシタＣ６４の２つの電極の他方は、グランドに接続されている。
【0059】
複数のスイッチＳ６１～Ｓ６３は、排他的にオンになるように制御される。つまり、スイッチＳ６１～Ｓ６３のいずれかのみがオンにされ、スイッチＳ６１～Ｓ６３の残りがオフにされる。スイッチＳ６１～Ｓ６３のいずれをオンとするかにより、電圧Ｖ１～Ｖ４の電圧レベルを変化させることが可能となる。
【0060】
上記のように構成されたプリレギュレータ回路１０は、複数の出力端子１１１～１１３の少なくとも１つを介してスイッチトキャパシタ回路２０に電荷を供給する。
【0061】
（２．５）スイッチトキャパシタ回路
スイッチトキャパシタ回路２０は、図７に示すように、複数（図７の例では６つ）のキャパシタＣ１１～Ｃ１６と、複数（図７の例では４つ）のキャパシタＣ２１～Ｃ２４と、複数（図７の例では１６個）のスイッチＳ１１～Ｓ１４，Ｓ２１～Ｓ２４，Ｓ３１～Ｓ３４，Ｓ４１～Ｓ４４と、制御端子１２０と、を備える。
スイッチトキャパシタ回路２０は、図７に示すように、複数（図７の例では６つ）のキャパシタＣ１１～Ｃ１６と、複数（図７の例では４つ）のキャパシタＣ２１～Ｃ２４と、複数（図７の例では１６個）のスイッチＳ１１～Ｓ１４，Ｓ２１～Ｓ２４，Ｓ３１～Ｓ３４，Ｓ４１～Ｓ４４と、制御端子１２０と、を備える。
【0062】
制御端子１２０は、デジタル制御回路６０からの制御信号Ｓｇ２の入力端子である。制御信号Ｓｇ２は、スイッチトキャパシタ回路２０に含まれる複数のスイッチＳ１１～Ｓ１４，Ｓ２１～Ｓ２４，Ｓ３１～Ｓ３４，Ｓ４１～Ｓ４４のオン／オフを制御するための信号である。
【0063】
複数のキャパシタＣ１１～Ｃ１６の各々は、フライングキャパシタ（トランスファキャパシタ）として機能する。つまり、複数のキャパシタＣ１１～Ｃ１６の各々は、プリレギュレータ回路１０から供給される電圧（入力電圧）を昇圧又は降圧するために用いられる。より具体的には、複数のキャパシタＣ１１～Ｃ１６は、４つのノードＮ１～Ｎ４においてＶ１：Ｖ２：Ｖ３：Ｖ４＝１：２：３：４を満たす電圧Ｖ１～Ｖ４（グランド電位に対する電圧）が維持されるように、キャパシタＣ１１～Ｃ１６とノードＮ１～Ｎ４との間で電荷を移動させる。複数の電圧Ｖ１～Ｖ４は、複数の離散的な電圧レベルをそれぞれ有する複数の離散的電圧に相当する。電圧Ｖ１は、ノードＮ１における電圧であり、電圧Ｖ２は、ノードＮ２における電圧であり、電圧Ｖ３は、ノードＮ３における電圧であり、電圧Ｖ４は、ノードＮ４における電圧である。
【0064】
キャパシタＣ１１は、２つの電極を有する。キャパシタＣ１１の２つの電極の一方は、スイッチＳ１１の一端（第１端）及びスイッチＳ１２の一端（第１端）に接続されている。キャパシタＣ１１の２つの電極の他方は、スイッチＳ２１の一端（第１端）及びスイッチＳ２２の一端（第１端）に接続されている。
【0065】
キャパシタＣ１２は、２つの電極を有する。キャパシタＣ１２の２つの電極の一方は、スイッチＳ２１の一端（第１端）及びスイッチＳ２２の一端（第１端）に接続されている。キャパシタＣ１２の２つの電極の他方は、スイッチＳ３１の一端（第１端）及びスイッチＳ３２の一端（第１端）に接続されている。
【0066】
なお、スイッチトキャパシタ回路２０では、キャパシタＣ１２が第１キャパシタの一例であり、キャパシタＣ１２の２つの電極の一方が第１キャパシタの第１電極を構成し、キャパシタＣ１２の２つの電極の他方が第１キャパシタの第２電極を構成している。
【0067】
キャパシタＣ１３は、２つの電極を有する。キャパシタＣ１３の２つの電極の一方は、スイッチＳ３１の一端（第１端）及びスイッチＳ３２の一端（第１端）に接続されている。キャパシタＣ１３の２つの電極の他方は、スイッチＳ４１の一端（第１端）及びスイッチＳ４２の一端（第１端）に接続されている。
【0068】
キャパシタＣ１４は、２つの電極を有する。キャパシタＣ１４の２つの電極の一方は、スイッチＳ１３の一端（第１端）及びスイッチＳ１４の一端（第１端）に接続されている。キャパシタＣ１４の２つの電極の他方は、スイッチＳ２３の一端（第１端）及びスイッチＳ２４の一端（第１端）に接続されている。
【0069】
キャパシタＣ１５は、２つの電極を有する。キャパシタＣ１５の２つの電極の一方は、スイッチＳ２３の一端（第１端）及びスイッチＳ２４の一端（第１端）に接続されている。キャパシタＣ１５の２つの電極の他方は、スイッチＳ３３の一端（第１端）及びスイッチＳ３４の一端（第１端）に接続されている。
【0070】
なお、スイッチトキャパシタ回路２０では、キャパシタＣ１５が第２キャパシタの一例であり、キャパシタＣ１５の２つの電極の一方が第２キャパシタの第３電極を構成し、キャパシタＣ１５の２つの電極の他方が第２キャパシタの第４電極を構成している。
【0071】
キャパシタＣ１６は、２つの電極を有する。キャパシタＣ１６の２つの電極の一方は、スイッチＳ３３の一端（第１端）及びスイッチＳ３４の一端（第１端）に接続されている。キャパシタＣ１６の２つの電極の他方は、スイッチＳ４３の一端（第１端）及びスイッチＳ４４の一端（第１端）に接続されている。
【0072】
キャパシタＣ１１，Ｃ１４のセットと、キャパシタＣ１２，Ｃ１５のセットと、キャパシタＣ１３，Ｃ１６のセットとの各々は、第１フェーズ及び第２フェーズが繰り返されることで相補的に充電及び放電を行うことが可能である。
【0073】
第１フェーズでは、スイッチＳ１２，Ｓ１３，Ｓ２２，Ｓ２３，Ｓ３２，Ｓ３３，Ｓ４２，Ｓ４３がオンにされる。これにより、例えば、キャパシタＣ１２（第１キャパシタ）の２つの電極の一方（第１電極）はノードＮ３に接続され、キャパシタＣ１２の２つの電極の他方（第２電極）及びキャパシタＣ１５（第２キャパシタ）の２つの電極の一方（第３電極）はノードＮ２に接続され、キャパシタＣ１５の２つの電極の他方（第４電極）はノードＮ１に接続される。
【0074】
第２フェーズでは、スイッチＳ１１，Ｓ１４，Ｓ２１，Ｓ２４，Ｓ３１，Ｓ３４，Ｓ４１，Ｓ４４がオンにされる。これにより、例えば、キャパシタＣ１５（第２キャパシタ）の２つの電極の一方（第３電極）はノードＮ３に接続され、キャパシタＣ１５（第２キャパシタ）の２つの電極の他方（第４電極）及びキャパシタＣ１２（第１キャパシタ）の２つの電極の一方（第１電極）はノードＮ２に接続され、キャパシタＣ１２（第１キャパシタ）の２つの電極の他方（第２電極）は、ノードＮ１に接続される。
【0075】
第１フェーズ及び第２フェーズが繰り返されることにより、例えばキャパシタＣ１２，Ｃ１５の一方がノードＮ２から充電されているときに、キャパシタＣ１２，Ｃ１５の他方がキャパシタＣ２３に放電することができる。つまり、キャパシタＣ１２，Ｃ１５は、相補的に充電及び放電を行うことができる。キャパシタＣ１２，Ｃ１５は、相補的に充電及び放電を行う一対のフライングキャパシタである。
【0076】
なお、キャパシタＣ１１とＣ１４とのセットも、適宜スイッチを切り替えることで、キャパシタＣ１２，Ｃ１５のセットと同様に、相補的にノードからの充電及び平滑キャパシタへの放電を行う一対のフライングキャパシタとなる。また、キャパシタＣ１３とＣ１６とのセットも、適宜スイッチを切り替えることで、キャパシタＣ１２，Ｃ１５のセットと同様に、相補的にノードからの充電及び平滑キャパシタへの放電を行う一対のフライングキャパシタとなる。
【0077】
複数のキャパシタＣ２１～Ｃ２４の各々は、平滑キャパシタとして機能する。つまり、キャパシタＣ２１～Ｃ２４の各々は、ノードＮ１～Ｎ４における電圧Ｖ１～Ｖ４の保持及び平滑化に用いられる。
【0078】
キャパシタＣ２１は、ノードＮ１とグランドとの間に接続されている。具体的には、キャパシタＣ２１の２つの電極の一方は、ノードＮ１に接続されている。一方、キャパシタＣ２１の２つの電極の他方（第６電極）は、グランドに接続されている。
【0079】
キャパシタＣ２２は、ノードＮ２とノードＮ１との間に接続されている。具体的には、キャパシタＣ２２の２つの電極の一方は、ノードＮ２に接続されている。一方、キャパシタＣ２２の２つの電極の他方は、ノードＮ１に接続されている。
【0080】
キャパシタＣ２３は、ノードＮ３とノードＮ２との間に接続されている。具体的には、キャパシタＣ２３の２つの電極の一方は、ノードＮ３に接続されている。一方、キャパシタＣ２３の２つの電極の他方は、ノードＮ２に接続されている。
【0081】
キャパシタＣ２４は、ノードＮ４とノードＮ３との間に接続されている。具体的には、キャパシタＣ２４の２つの電極の一方は、ノードＮ４に接続されている。一方、キャパシタＣ２４の２つの電極の他方は、ノードＮ３に接続されている。
【0082】
スイッチＳ１１は、キャパシタＣ１１の２つの電極の一方とノードＮ３との間に接続されている。具体的には、スイッチＳ１１の一端（第１端）は、キャパシタＣ１１の２つの電極の一方に接続されている。一方、スイッチＳ１１の他端（第２端）は、ノードＮ３に接続されている。
【0083】
スイッチＳ１２は、キャパシタＣ１１の２つの電極の一方とノードＮ４との間に接続されている。具体的には、スイッチＳ１２の一端（第１端）は、キャパシタＣ１１の２つの電極の一方に接続されている。一方、スイッチＳ１２の他端（第２端）は、ノードＮ４に接続されている。
【0084】
スイッチＳ２１は、キャパシタＣ１２（第１キャパシタ）の２つの電極の一方（第１電極）とノードＮ２との間に接続されている。具体的には、スイッチＳ２１の一端（第１端）は、キャパシタＣ１２（第１キャパシタ）の２つの電極の一方（第１電極）及びキャパシタＣ１１の２つの電極の他方に接続されている。一方、スイッチＳ２１の他端（第２端）は、ノードＮ２に接続されている。なお、スイッチトキャパシタ回路２０では、スイッチＳ２１が第１スイッチの一例である。
【0085】
スイッチＳ２２は、キャパシタＣ１２の２つの電極の一方（第１電極）とノードＮ３との間に接続されている。具体的には、スイッチＳ２２の一端（第１端）は、キャパシタＣ１２の２つの電極の一方（第１電極）及びキャパシタＣ１１の２つの電極の他方に接続されている。一方、スイッチＳ２２の他端（第２端）は、ノードＮ３に接続されている。なお、スイッチトキャパシタ回路２０では、スイッチＳ２２が第３スイッチの一例である。
【0086】
スイッチＳ３１は、キャパシタＣ１２（第１キャパシタ）の２つの電極の他方（第２電極）とノードＮ１との間に接続されている。具体的には、スイッチＳ３１の一端（第１端）は、キャパシタＣ１２（第１キャパシタ）の２つの電極の他方（第２電極）及びキャパシタＣ１３の２つの電極の一方に接続されている。一方、スイッチＳ３１の他端（第２端）は、ノードＮ１に接続されている。なお、スイッチトキャパシタ回路２０では、スイッチＳ３１が第４スイッチの一例である。
【0087】
スイッチＳ３２は、キャパシタＣ１２（第１キャパシタ）の２つの電極の他方（第２電極）とノードＮ２との間に接続されている。具体的には、スイッチＳ３２の一端（第１端）は、キャパシタＣ１２の２つの電極の他方（第２電極）及びキャパシタＣ１３の２つの電極の一方に接続される。一方、スイッチＳ３２の他端（第２端）は、ノードＮ２に接続されている。つまり、スイッチＳ３２の他端（第２端）は、スイッチＳ２１の他端（第２端）に接続されている。なお、スイッチトキャパシタ回路２０では、スイッチＳ３２が第２スイッチの一例である。
【0088】
スイッチＳ４１は、キャパシタＣ１３の２つの電極の他方とグランドとの間に接続されている。具体的には、スイッチＳ４１の一端（第１端）は、キャパシタＣ１３の２つの電極の他方に接続されている。一方、スイッチＳ４１の他端（第２端）は、グランドに接続されている。
【0089】
スイッチＳ４２は、キャパシタＣ１３の２つの電極の他方とノードＮ１との間に接続されている。具体的には、スイッチＳ４２の一端（第１端）は、キャパシタＣ１３の２つの電極の他方に接続されている。一方、スイッチＳ４２の他端（第２端）は、ノードＮ１に接続されている。つまり、スイッチＳ４２の他端（第２端）は、スイッチＳ３１の他端（第２端）に接続されている。
【0090】
スイッチＳ１３は、キャパシタＣ１４の２つの電極の一方とノードＮ３との間に接続されている。具体的には、スイッチＳ１３の一端（第１端）は、キャパシタＣ１４の２つの電極の一方に接続される。一方、スイッチＳ１３の他端（第２端）は、ノードＮ３に接続されている。つまり、スイッチＳ１３の他端（第２端）は、スイッチＳ１１の他端（第２端）及びスイッチＳ２２の他端（第２端）に接続されている。
【0091】
スイッチＳ１４は、キャパシタＣ１４の２つの電極の一方とノードＮ４との間に接続されている。具体的には、スイッチＳ１４の一端（第１端）は、キャパシタＣ１４の２つの電極の一方に接続されている。一方、スイッチＳ１４の他端（第２端）は、ノードＮ４に接続されている。つまり、スイッチＳ１４の他端（第２端）は、スイッチＳ１２の他端（第２端）に接続されている。
【0092】
スイッチＳ２３は、キャパシタＣ１５（第２キャパシタ）の２つの電極の一方（第３電極）とノードＮ２との間に接続されている。具体的には、スイッチＳ２３の一端（第１端）は、キャパシタＣ１５の２つの電極の一方（第３電極）及びキャパシタＣ１４の２つの電極の他方に接続される。一方、スイッチＳ２３の他端（第２端）は、ノードＮ２に接続されている。つまり、スイッチＳ２３の他端（第２端）は、スイッチＳ２１の他端（第２端）及びスイッチＳ３２の他端（第２端）に接続される。なお、スイッチトキャパシタ回路２０では、スイッチＳ２３が第５スイッチの一例である。
【0093】
スイッチＳ２４は、キャパシタＣ１５（第２キャパシタ）の２つの電極の一方（第３電極）とノードＮ３との間に接続されている。具体的には、スイッチＳ２４の一端（第１端）は、キャパシタＣ１５の２つの電極の一方（第３電極）及びキャパシタＣ１４の２つの電極の他方に接続されている。一方、スイッチＳ２４の他端（第２端）は、ノードＮ３に接続されている。つまり、スイッチＳ２４の他端（第２端）は、スイッチＳ１１の他端（第２端）、スイッチＳ２２の他端（第２端）及びスイッチＳ１３の他端（第２端）に接続されている。なお、スイッチトキャパシタ回路２０では、スイッチＳ２４が第７スイッチの一例である。
【0094】
スイッチＳ３３は、キャパシタＣ１５（第２キャパシタ）の２つの電極の他方とノードＮ１との間に接続されている。具体的には、スイッチＳ３３の一端（第１端）は、キャパシタＣ１５の２つの電極の他方（第４電極）及びキャパシタＣ１６の２つの電極の一方に接続されている。一方、スイッチＳ３３の他端（第２端）は、ノードＮ１に接続されている。つまり、スイッチＳ３３の他端（第２端）は、スイッチＳ３１の他端（第２端）及びスイッチＳ４２の他端（第２端）に接続されている。なお、スイッチトキャパシタ回路２０では、スイッチＳ３３が第８スイッチの一例である。
【0095】
スイッチＳ３４は、キャパシタＣ１５（第２キャパシタ）の２つの電極の他方（第４電極）とノードＮ２との間に接続されている。具体的には、スイッチＳ３４の一端（第１端）は、キャパシタＣ１５の２つの電極の他方（第４電極）及びキャパシタＣ１６の２つの電極の一方に接続されている。一方、スイッチＳ３４の他端（第２端）は、ノードＮ２に接続されている。つまり、スイッチＳ３４の他端（第２端）は、スイッチＳ２１の他端（第２端）、スイッチＳ３２の他端（第２端）及びスイッチＳ２３の他端（第２端）に接続されている。なお、スイッチトキャパシタ回路２０では、スイッチＳ３４が第６スイッチの一例である。
【0096】
スイッチＳ４３は、キャパシタＣ１６の２つの電極の他方とグランドとの間に接続されている。具体的には、スイッチＳ４３の一端（第１端）は、キャパシタＣ１６の２つの電極の他方に接続されている。一方、スイッチＳ４３の他端（第２端）は、グランドに接続されている。
【0097】
スイッチＳ４４は、キャパシタＣ１６の２つの電極の他方とノードＮ１との間に接続されている。具体的には、スイッチＳ４４の一端（第１端）は、キャパシタＣ１６の２つの電極の他方に接続されている。一方、スイッチＳ４４の他端（第２端）は、ノードＮ１に接続されている。つまり、スイッチＳ４４の他端（第２端）は、スイッチＳ３１の他端（第２端）、スイッチＳ４２の他端（第２端）及びスイッチＳ３３の他端（第２端）に接続される。
【0098】
スイッチＳ１２，Ｓ１３，Ｓ２２，Ｓ２３，Ｓ３２，Ｓ３３，Ｓ４２，Ｓ４３を含む第１セットのスイッチと、スイッチＳ１１，Ｓ１４，Ｓ２１，Ｓ２４，Ｓ３１，Ｓ３４，Ｓ４１，Ｓ４４を含む第２セットのスイッチとは、相補的にオン及びオフが切り替えられる。具体的には、第１フェーズでは、第１セットのスイッチがオンにされ、第２セットのスイッチがオフにされる。逆に、第２フェーズでは、第１セットのスイッチがオフにされ、第２セットのスイッチがオンにされる。
【0099】
例えば、第１フェーズ及び第２フェーズに一方において、キャパシタＣ１１～Ｃ１３からキャパシタＣ２１～Ｃ２４への充電が実行され、第１フェーズ及び第２フェーズの他方において、キャパシタＣ１４～Ｃ１６からキャパシタＣ２１～Ｃ２４への充電が実行される。つまり、キャパシタＣ２１～Ｃ２４には、常にキャパシタＣ１１～Ｃ１３又はキャパシタＣ１４～Ｃ１６から充電されるので、ノードＮ１～Ｎ４から出力スイッチ回路３０へ高速で電流が流れても、ノードＮ１～Ｎ４には高速で電荷が補充されるので、ノードＮ１～Ｎ４の電位変動を抑制できる。
【0100】
上記のように動作することで、スイッチトキャパシタ回路２０は、キャパシタＣ２１～Ｃ２４のそれぞれの両端でほぼ等しい電圧を維持することができる。具体的には、４つのノードＮ１～Ｎ４において、Ｖ１：Ｖ２：Ｖ３：Ｖ４＝１：２：３：４を満たす電圧Ｖ１～Ｖ４（グランド電位に対する電圧）が維持される。電圧Ｖ１～Ｖ４の電圧レベルは、スイッチトキャパシタ回路２０によって出力スイッチ回路３０に供給される複数の離散的な電圧レベルに対応する。
【0101】
なお、電圧比Ｖ１：Ｖ２：Ｖ３：Ｖ４は、１：２：３：４に限定されない。例えば、電圧比Ｖ１：Ｖ２：Ｖ３：Ｖ４は、１：２：４：８であってもよい。
【0102】
（２．６）出力スイッチ回路
出力スイッチ回路３０は、図７に示すように、複数（図７の例では４つ）の入力端子１３１～１３４と、複数（図７の例では４つ）のスイッチＳ５１～Ｓ５４と、出力端子１３０と、制御端子１３５と、を備える。
出力スイッチ回路３０は、図７に示すように、複数（図７の例では４つ）の入力端子１３１～１３４と、複数（図７の例では４つ）のスイッチＳ５１～Ｓ５４と、出力端子１３０と、制御端子１３５と、を備える。
【0103】
出力端子１３０は、フィルタ回路４０に接続されている。出力端子１３０は、フィルタ回路４０を介してパワーアンプ２に、電圧Ｖ１～Ｖ４の中から選択された電圧を電源電圧Ｖｃｃとして供給するための端子である。
【0104】
複数の入力端子１３１～１３４は、スイッチトキャパシタ回路２０のノードＮ４～Ｎ１にそれぞれ接続されている。複数の入力端子１３１～１３４は、スイッチトキャパシタ回路２０から電圧Ｖ４～Ｖ１を受けるための端子である。
【0105】
制御端子１３５は、デジタル制御回路６０からの制御信号Ｓｇ３の入力端子である。制御信号Ｓｇ３は、出力スイッチ回路３０に含まれる複数のスイッチＳ５１～Ｓ５４のオン／オフを制御するための信号である。出力スイッチ回路３０は、制御信号Ｓｇ３に基づいて、複数のスイッチＳ５１～Ｓ５４のオン／オフを制御する。
【0106】
スイッチＳ５１は、入力端子１３１と出力端子１３０との間に接続されている。具体的には、スイッチＳ５１は、入力端子１３１に接続されている第１端子と、出力端子１３０に接続されている第２端子と、を有する。上記の接続構成において、スイッチＳ５１は、オン／オフを切り替えることで、入力端子１３１と出力端子１３０との接続及び非接続を切り替える。
【0107】
スイッチＳ５２は、入力端子１３２と出力端子１３０との間に接続されている。具体的には、スイッチＳ５２は、入力端子１３２に接続されている第１端子と、出力端子１３０に接続されている第２端子と、を有する。上記の接続構成において、スイッチＳ５２は、オン／オフを切り替えることで、入力端子１３２と出力端子１３０との接続及び非接続を切り替える。なお、出力スイッチ回路３０では、スイッチＳ５２が第１０スイッチの一例である。
【0108】
スイッチＳ５３は、入力端子１３３と出力端子１３０との間に接続されている。具体的には、スイッチＳ５３は、入力端子１３３に接続されている第１端子と、出力端子１３０に接続されている第２端子と、を有する。上記の接続構成において、スイッチＳ５３は、オン／オフを切り替えることで、入力端子１３３と出力端子１３０との接続及び非接続を切り替える。なお、出力スイッチ回路３０では、スイッチＳ５３が第９スイッチの一例である。
【0109】
スイッチＳ５４は、入力端子１３４と出力端子１３０との間に接続されている。具体的には、スイッチＳ５４は、入力端子１３４に接続されている第１端子と、出力端子１３０に接続されている第２端子と、を有する。上記の接続構成において、スイッチＳ５４は、オン／オフを切り替えることで、入力端子１３４と出力端子１３０との接続及び非接続を切り替える。
【0110】
複数のスイッチＳ５１～Ｓ５４は排他的にオンになるように制御される。つまり、スイッチＳ５１～Ｓ５４のいずれかのみがオンにされ、スイッチＳ５１～Ｓ５４の残りがオフにされる。これにより、出力スイッチ回路３０は、電圧Ｖ１～Ｖ４の中から選択された１つの電圧を出力することができる。
【0111】
出力スイッチ回路３０は、上記の構成を有することにより、エンベロープ信号に対応するデジタル制御信号が制御端子１３５から入力され、制御端子１３５から入力されたデジタル制御信号に基づいて、複数のスイッチＳ５１～Ｓ５４のオンオフを制御して、スイッチトキャパシタ回路２０で生成される複数の電圧Ｖ１～Ｖ４のうちの少なくとも１つを選択する。出力スイッチ回路３０は、選択された電圧を出力する。
【0112】
出力スイッチ回路３０の出力電圧の波形は複数の離散的電圧のみを含む矩形波ではない場合もある。具体的には、出力スイッチ回路３０の出力電圧の波形は、相対的に低い電圧レベルの離散的電圧から相対的に高い電圧レベルの離散的電圧に遷移するときにオーバーシュート電圧（スパイク状の電圧）が発生して矩形波から歪んだ波形となる。また、出力スイッチ回路３０の出力電圧の波形は、相対的に高い電圧レベルの離散的電圧から相対的に低い電圧レベルの離散的電圧に遷移するときにアンダーシュート電圧（スパイク状の電圧）が発生して矩形波から歪んだ波形となる。上記のような出力スイッチ回路３０の出力電圧の波形の歪は、ノイズの原因となる。スパイク状の電圧の振幅は、電圧変化率（ｄＶ／ｄｔ）の絶対値が大きいほど大きくなる。
【0113】
（２．７）バンドセレクトスイッチ回路
バンドセレクトスイッチ回路５０は、図７に示すように、共通端子１５０と、複数（図７の例では４つ）のスイッチＳ８１～Ｓ８４と、複数（図７の例では４つ）の選択端子１５１～１５４と、制御端子１５５と、を備える。
バンドセレクトスイッチ回路５０は、図７に示すように、共通端子１５０と、複数（図７の例では４つ）のスイッチＳ８１～Ｓ８４と、複数（図７の例では４つ）の選択端子１５１～１５４と、制御端子１５５と、を備える。
【0114】
バンドセレクトスイッチ回路５０の共通端子１５０は、出力スイッチ回路３０の出力端子１３０に接続されている。複数の選択端子１５１～１５４には、例えば、互いに異なる通信バンドに対応した複数のパワーアンプがそれぞれ接続される。図７に示す例では、複数の選択端子１５１～１５４のうち１つの選択端子１５１にフィルタ回路４０を介してパワーアンプ２が接続される。
【0115】
制御端子１５５は、制御信号Ｓｇ４の入力端子である。つまり、制御端子１５５は、複数の通信バンドのうちの１つを示す制御信号Ｓｇ４を受けるための端子である。バンドセレクトスイッチ回路５０は、制御信号Ｓｇ４が示す通信バンドに対応するパワーアンプが出力スイッチ回路３０に接続されるように、複数のスイッチＳ８１～Ｓ８４のオン／オフを制御する。
【0116】
スイッチＳ８１は、共通端子１５０と選択端子１５１との間に接続されている。具体的には、スイッチＳ８１は、共通端子１５０に接続されている第１端子と、選択端子１５１に接続されている第２端子と、を有する。上記の接続構成において、スイッチＳ８１は、オン／オフを切り替えることで、共通端子１５０と選択端子１５１との接続及び非接続を切り替える。
【0117】
スイッチＳ８２は、共通端子１５０と選択端子１５２との間に接続されている。具体的には、スイッチＳ８２は、共通端子１５０に接続されている第１端子と、選択端子１５２に接続されている第２端子と、を有する。上記の接続構成において、スイッチＳ８２は、オン／オフを切り替えることで、共通端子１５０と選択端子１５２との接続及び非接続を切り替える。
【0118】
スイッチＳ８３は、共通端子１５０と選択端子１５３との間に接続されている。具体的には、スイッチＳ８３は、共通端子１５０に接続されている第１端子と、選択端子１５３に接続されている第２端子と、を有する。上記の接続構成において、スイッチＳ８３は、オン／オフを切り替えることで、共通端子１５０と選択端子１５３との接続及び非接続を切り替える。
【0119】
スイッチＳ８４は、共通端子１５０と選択端子１５４との間に接続されている。具体的には、スイッチＳ８４は、共通端子１５０に接続されている第１端子と、選択端子１５４に接続されている第２端子と、を有する。上記の接続構成において、スイッチＳ８４は、オン／オフを切り替えることで、共通端子１５０と選択端子１５４との接続及び非接続を切り替える。
【0120】
図７の例では、複数のスイッチＳ８１～Ｓ８４は排他的にオンになるように制御される。つまり、スイッチＳ８１～Ｓ８４のいずれか１つのみがオンにされ、スイッチＳ８１～Ｓ８４の残りがオフにされる。
【0121】
（２．８）フィルタ回路
フィルタ回路４０は、図７に示すように、入力端子１４１と、出力端子１４２と、複数の機能素子を有する。複数の機能素子は、複数（図７の例では３つ）のインダクタＬ０，Ｌ１，Ｌ２及び複数（図７の例では２つ）のキャパシタＣ１，Ｃ２を含む。
フィルタ回路４０は、図７に示すように、入力端子１４１と、出力端子１４２と、複数の機能素子を有する。複数の機能素子は、複数（図７の例では３つ）のインダクタＬ０，Ｌ１，Ｌ２及び複数（図７の例では２つ）のキャパシタＣ１，Ｃ２を含む。
【0122】
入力端子１４１は、出力スイッチ回路３０で選択された電圧の入力端子である。つまり、入力端子１４１は、複数の電圧Ｖ１～Ｖ４の中から選択された電圧を受けるための端子である。なお、図７の例では、入力端子１４１は、バンドセレクトスイッチ回路５０を介して出力スイッチ回路３０の出力端子１３０に接続されている。
【0123】
出力端子１４２は、フィルタ回路４０によってフィルタリングされた電圧が出力される端子である。フィルタ回路４０の出力端子１４２から出力される電圧は、パワーアンプ２に供給される電源電圧Ｖｃｃである。
【0124】
インダクタＬ０は、入力端子１４１と出力端子１４２との間に接続されている。より具体的には、インダクタＬ０の一端（第１端）は、入力端子１４１に接続され、インダクタＬ０の他端（第２端）は、出力端子１４２に接続されている。
【0125】
インダクタＬ１及びキャパシタＣ１は、インダクタＬ０の一端とグランドとの間で直列接続されている。より具体的には、インダクタＬ１の一端（第１端）は、インダクタＬ０の一端（第１端）に接続され、インダクタＬ１の他端（第２端）は、キャパシタＣ１の２つの電極の一方に接続され、キャパシタＣ１の２つの電極の他方は、グランドに接続されている。つまり、フィルタ回路４０は、インダクタＬ１（以下、第１インダクタＬ１ともいう）及びキャパシタＣ１（以下、第１キャパシタＣ１ともいう）を含む第１ＬＣ直列回路４１（図３参照）を有している。
【0126】
インダクタＬ２及びキャパシタＣ２は、インダクタＬ０の他端とグランドとの間で直列接続されている。より具体的には、インダクタＬ２の一端（第１端）は、インダクタＬ０の他端（第２端）に接続され、インダクタＬ２の他端（第２端）は、キャパシタＣ２の２つの電極の一方に接続され、キャパシタＣ２の２つの電極の他方は、グランドに接続されている。つまり、フィルタ回路４０は、インダクタＬ２（以下、第２インダクタＬ２ともいう）及びキャパシタＣ２（以下、第２キャパシタＣ２ともいう）を含む第２ＬＣ直列回路４２（図３参照）を有している。
【0127】
フィルタ回路４０は、ローパスフィルタを構成している。これにより、フィルタ回路４０は、電源電圧Ｖｃｃに含まれる高周波成分を低減することができる。例えば、所定バンドが周波数分割複信（ＦＤＤ：Frequency Division Duplex）用の周波数バンドである場合、フィルタ回路４０は、所定バンドのダウンリンク動作バンドの成分を低減するように構成される。
【0128】
フィルタ回路４０のフィルタ特性は、２つの減衰極を有する。２つの減衰極の一方の減衰極の周波数は、第１ＬＣ直列回路の第１インダクタＬ１及び第１キャパシタＣ１それぞれの回路定数によって決まる。また、２つの減衰極の他方の減衰極の周波数は、第２ＬＣ直列回路の第２インダクタＬ２及び第２キャパシタＣ２それぞれの回路定数によって決まる。
【0129】
フィルタ回路４０は、出力スイッチ回路３０から出力された出力電圧のスパイク状の電圧の振幅を低減させる。つまり、電源回路１は、フィルタ回路４０を備えることにより、出力スイッチ回路３０から出力された出力電圧の波形歪を低減させることができるので、上記出力電圧の高周波成分を低減させることができる。これにより、電源回路１では、電源電圧Ｖｃｃに含まれるノイズを低減させることができるので、電源回路１からパワーアンプ２に入るノイズを低減させることができる。
【0130】
（２．９）デジタル制御回路
デジタル制御回路６０は、図８に示すように、第１コントローラ６１と、第２コントローラ６２と、２つのキャパシタＣ８１，Ｃ８２と、４つの制御端子６０１～６０４と、を備える。デジタル制御回路６０の４つの制御端子６０１～６０４は、高周波システム２００の備える４つの第２制御端子Ｔ５（図５参照）に一対一に接続される。したがって、デジタル制御回路６０の４つの制御端子６０１～６０４は、通信装置７のＲＦ信号処理回路５１（図５参照）に接続される。
デジタル制御回路６０は、図８に示すように、第１コントローラ６１と、第２コントローラ６２と、２つのキャパシタＣ８１，Ｃ８２と、４つの制御端子６０１～６０４と、を備える。デジタル制御回路６０の４つの制御端子６０１～６０４は、高周波システム２００の備える４つの第２制御端子Ｔ５（図５参照）に一対一に接続される。したがって、デジタル制御回路６０の４つの制御端子６０１～６０４は、通信装置７のＲＦ信号処理回路５１（図５参照）に接続される。
【0131】
第１コントローラ６１は、ＲＦ信号処理回路５１から制御端子６０１，６０２を介してソース同期方式のデジタル制御信号を受信し、上記デジタル制御信号を処理して制御信号Ｓｇ１及び制御信号Ｓｇ２を生成する。
【0132】
第１コントローラ６１では、プリレギュレータ回路１０及びスイッチトキャパシタ回路２０のためのデジタル制御信号として１セットのクロック信号Ｓｇ７及びデータ信号Ｓｇ８が用いられている。クロック信号Ｓｇ７は、制御端子６０１を介して第１コントローラ６１に入力される。データ信号Ｓｇ８は、制御端子６０２を介して第１コントローラ６１に入力される。
【0133】
第２コントローラ６２は、ＲＦ信号処理回路５１から制御端子６０３，６０４を介して受信したデジタル制御信号であるデジタル制御論理信号ＤＣＬ１，ＤＣＬ２を処理して制御信号Ｓｇ３を生成する。デジタル制御論理信号ＤＣＬ１，ＤＣＬ２は、エンベロープ信号に対応している。
【0134】
デジタル制御論理信号ＤＣＬ１，ＤＣＬ２の各々は、１ビット信号である。電圧Ｖ１～Ｖ４の各々は、２つの１ビット信号の組み合わせによって表される。例えば、Ｖ１，Ｖ２，Ｖ３，Ｖ４は、「００」，「０１」，「１０」，「１１」によってそれぞれ表される。電圧レベルの表現には、グレイコード（Gray code）が用いられてもよい。なお、上記の場合には、出力スイッチ回路３０の制御に２つのデジタル制御論理信号が用いられているが、デジタル制御論理信号の数は、２つに限定されない。例えば、出力スイッチ回路３０が選択可能な電圧レベルの数に応じて１つ又は３つ以上の任意の数のデジタル制御論理信号が用いられてもよい。また、出力スイッチ回路３０の制御に用いられるデジタル制御信号は、デジタル制御論理信号に限定されない。
【0135】
キャパシタＣ８１は、第１コントローラ６１とグランドとの間に接続されている。例えば、キャパシタＣ８１は、第１コントローラ６１に電力を供給する電源ラインとグランドとの間に接続され、バイパスキャパシタとして機能する。キャパシタＣ８２は、第２コントローラ６２とグランドとの間に接続されている。例えば、キャパシタＣ８２は、第２コントローラ６２に電力を供給する電源ラインとグランドとの間に接続され、バイパスキャパシタとして機能する。
【0136】
（３）トラッカモジュールの構造
実施形態１に係るトラッカモジュール１００は、図１～図４に示すように、モジュール基板９と、ＩＣチップ８０と、スイッチトキャパシタ回路２０の複数（図７では１０個）のキャパシタＣ１１～Ｃ１６，Ｃ２１～Ｃ２４と、プリレギュレータ回路１０の複数（図７では４つ）のキャパシタＣ６１～Ｃ６４と、フィルタ回路４０のインダクタＬ０～Ｌ２及びキャパシタＣ１，Ｃ２と、複数の外部接続端子１６０と、を備える。また、実施形態１に係るトラッカモジュール１００は、樹脂層９４を更に備える。実施形態１に係るトラッカモジュール１００は、電源回路１の回路構成からパワーインダクタＬ７１を除いた回路構成を有する。つまり、トラッカモジュール１００は、パワーインダクタＬ７１を備えていない。なお、図１では、樹脂層９４の図示を省略してある。
実施形態１に係るトラッカモジュール１００は、図１～図４に示すように、モジュール基板９と、ＩＣチップ８０と、スイッチトキャパシタ回路２０の複数（図７では１０個）のキャパシタＣ１１～Ｃ１６，Ｃ２１～Ｃ２４と、プリレギュレータ回路１０の複数（図７では４つ）のキャパシタＣ６１～Ｃ６４と、フィルタ回路４０のインダクタＬ０～Ｌ２及びキャパシタＣ１，Ｃ２と、複数の外部接続端子１６０と、を備える。また、実施形態１に係るトラッカモジュール１００は、樹脂層９４を更に備える。実施形態１に係るトラッカモジュール１００は、電源回路１の回路構成からパワーインダクタＬ７１を除いた回路構成を有する。つまり、トラッカモジュール１００は、パワーインダクタＬ７１を備えていない。なお、図１では、樹脂層９４の図示を省略してある。
【0137】
（３．１）モジュール基板
モジュール基板９は、図１及び図４に示すように、モジュール基板９の厚さ方向Ｄ０において互いに対向する主面９１及び主面９２を有する。ここにおいて、「対向する」とは物理的ではなく幾何学的に対向することを意味する。モジュール基板９の厚さ方向Ｄ０からの平面視で、モジュール基板９の外縁は、例えば、矩形状であるが、矩形状以外の形状であってもよい。モジュール基板９は、例えば、複数の誘電体層及び複数の導電層（図示せず）が積層された多層基板である。各導電層の材料は、例えば、銅である。複数の導電層は、グランド層を含む。モジュール基板９のグランド層は、複数の外部接続端子１６０に含まれる少なくとも１つの外部グランド端子と、モジュール基板９の有するビア導体等を介して電気的に接続されている。
モジュール基板９は、図１及び図４に示すように、モジュール基板９の厚さ方向Ｄ０において互いに対向する主面９１及び主面９２を有する。ここにおいて、「対向する」とは物理的ではなく幾何学的に対向することを意味する。モジュール基板９の厚さ方向Ｄ０からの平面視で、モジュール基板９の外縁は、例えば、矩形状であるが、矩形状以外の形状であってもよい。モジュール基板９は、例えば、複数の誘電体層及び複数の導電層（図示せず）が積層された多層基板である。各導電層の材料は、例えば、銅である。複数の導電層は、グランド層を含む。モジュール基板９のグランド層は、複数の外部接続端子１６０に含まれる少なくとも１つの外部グランド端子と、モジュール基板９の有するビア導体等を介して電気的に接続されている。
【0138】
モジュール基板９は、例えば、ＬＴＣＣ（Low Temperature Co-fired Ceramics）基板である。なお、モジュール基板９は、ＬＴＣＣ基板に限らず、例えば、プリント配線板、ＨＴＣＣ（High Temperature Co-fired Ceramics）基板、樹脂多層基板又は部品内蔵基板であってもよい。
【0139】
（３．２）ＩＣチップ
ＩＣチップ８０は、図１及び図４に示すように、モジュール基板９に配置されている。「ＩＣチップ８０が、モジュール基板９に配置されている」とは、ＩＣチップ８０がモジュール基板９に機械的に接続されていることと、ＩＣチップ８０がモジュール基板９と電気的に接続されていることと、を含む。ＩＣチップ８０は、モジュール基板９の主面９１に配置されている。ＩＣチップ８０は、例えば、シリコン基板を備えるＳｉ系ＩＣチップである。Ｓｉ系ＩＣチップは、シリコン基板の代わりにＳＯＩ（Silicon on Insulator）基板を備えてもよい。ＩＣチップ８０は、Ｓｉ系ＩＣチップに限らず、例えば、ＧａＡｓ系ＩＣチップ、ＳｉＧｅ系ＩＣチップ又はＧａＮ系ＩＣチップであってもよい。
ＩＣチップ８０は、図１及び図４に示すように、モジュール基板９に配置されている。「ＩＣチップ８０が、モジュール基板９に配置されている」とは、ＩＣチップ８０がモジュール基板９に機械的に接続されていることと、ＩＣチップ８０がモジュール基板９と電気的に接続されていることと、を含む。ＩＣチップ８０は、モジュール基板９の主面９１に配置されている。ＩＣチップ８０は、例えば、シリコン基板を備えるＳｉ系ＩＣチップである。Ｓｉ系ＩＣチップは、シリコン基板の代わりにＳＯＩ（Silicon on Insulator）基板を備えてもよい。ＩＣチップ８０は、Ｓｉ系ＩＣチップに限らず、例えば、ＧａＡｓ系ＩＣチップ、ＳｉＧｅ系ＩＣチップ又はＧａＮ系ＩＣチップであってもよい。
【0140】
ＩＣチップ８０の外縁８００は、図１及び図２に示すように、モジュール基板９の厚さ方向Ｄ０からの平面視で、矩形状である。ＩＣチップ８０の外縁８００は、第１辺８０１と、第２辺８０２と、第３辺８０３と、第４辺８０４と、を含む。第１辺８０１、第２辺８０２、第３辺８０３及び第４辺８０４は、第１辺８０１、第２辺８０２、第３辺８０３及び第４辺８０４の順に並んでいる。外縁８００では、第１辺８０１と第３辺８０３とが互いに平行であり、第２辺８０２と第４辺８０４とが互いに平行である。
【0141】
ＩＣチップ８０は、図２に示すように、ＰＲスイッチ部１０１と、ＳＣスイッチ部１０２と、ＳＣスイッチ部１０３と、ＳＭスイッチ部１０４と、ＢＳスイッチ部１０５と、デジタル制御部１０６と、複数の入出力電極８１と、を有する。ＳＣスイッチ部１０２は、第１スイッチ部に相当する。また、ＳＭスイッチ部１０４は、第２スイッチ部に相当する。
【0142】
ＰＲスイッチ部１０１は、プリレギュレータ回路１０の複数のスイッチＳ６１～Ｓ６３，Ｓ７１，Ｓ７２（図７参照）を含む。ＩＣチップ８０では、ＰＲスイッチ部１０１は、第１辺８０１に沿って配置されている。
【0143】
ＳＣスイッチ部１０２は、スイッチトキャパシタ回路２０の複数のスイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２（図７参照）を含む。具体的には、ＳＣスイッチ部１０２は、複数のスイッチＳ１２，Ｓ１１，Ｓ２２，Ｓ２１，Ｓ３２，Ｓ３１，Ｓ４２，Ｓ４１が、この順に接続されている直列回路を含む。ＩＣチップ８０では、ＳＣスイッチ部１０２は、第２辺８０２に沿って配置されている。
【0144】
ＳＣスイッチ部１０３は、スイッチトキャパシタ回路２０の複数のスイッチＳ１３，Ｓ１４，Ｓ２３，Ｓ２４，Ｓ３３，Ｓ３４，Ｓ４３，Ｓ４４（図７参照）を含む。具体的には、ＳＣスイッチ部１０２は、複数のスイッチＳ１４，Ｓ１３，Ｓ２４，Ｓ２３，Ｓ３４，Ｓ３３，Ｓ４４，Ｓ４３が、この順に接続されている直列回路を含む。ＩＣチップ８０では、ＳＣスイッチ部１０３は、第３辺８０３に沿って配置されている。
【0145】
ＳＭスイッチ部１０４は、出力スイッチ回路３０の複数のスイッチＳ５１～Ｓ５４（図７参照）を含む。ＩＣチップ８０では、ＳＣスイッチ部１０３がＳＭスイッチ部１０４に隣接するように配置されている。
【0146】
ＢＳスイッチ部１０５は、バンドセレクトスイッチ回路５０に含まれる複数のスイッチＳ８１～Ｓ８４（図７参照）を含む。ＩＣチップ８０では、ＢＳスイッチ部１０５は、ＳＭスイッチ部１０４と隣接するように配置されている。また、ＩＣチップ８０では、ＢＳスイッチ部１０５は、第４辺８０４に沿って配置されている。
【0147】
デジタル制御部１０６は、デジタル制御回路６０の第１コントローラ６１及び第２コントローラ６２（図７参照）を含む。デジタル制御部１０６は、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０の中央部に配置されており、ＰＲスイッチ部１０１とＳＭスイッチ部１０４とＢＳスイッチ部１０５とによって囲まれている。
【0148】
ＩＣチップ８０において、複数のスイッチＳ１１～Ｓ１４，Ｓ２１～Ｓ２４，Ｓ３１～Ｓ３４，Ｓ４１～Ｓ４４，Ｓ５１～Ｓ５４，Ｓ６１～Ｓ６３，Ｓ７１，Ｓ７２，Ｓ８１～Ｓ８４の各々は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
【0149】
（３．３）スイッチトキャパシタ回路の複数のキャパシタ
スイッチトキャパシタ回路２０に含まれるキャパシタＣ１１は、図４に示すように、ＩＣチップ８０にスタックされている。ここで、「キャパシタＣ１１は、ＩＣチップ８０にスタックされている」とは、キャパシタＣ１１がＩＣチップ８０に実装されていることを言う。キャパシタＣ１１は、フライングキャパシタである。
スイッチトキャパシタ回路２０に含まれるキャパシタＣ１１は、図４に示すように、ＩＣチップ８０にスタックされている。ここで、「キャパシタＣ１１は、ＩＣチップ８０にスタックされている」とは、キャパシタＣ１１がＩＣチップ８０に実装されていることを言う。キャパシタＣ１１は、フライングキャパシタである。
【0150】
具体的には、ＩＣチップ８０は、モジュール基板９の厚さ方向Ｄ０において互いに対向する主面８０５及び主面８０６を有する。ＩＣチップ８０の主面８０６は、モジュール基板９の主面９１と対向している。キャパシタＣ１１は、ＩＣチップ８０の主面８０５に実装されている。言い換えると、少なくとも１つのキャパシタＣ１１と、モジュール基板９の主面９１との間に、ＩＣチップ８０が位置している。
【0151】
また、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０にスタックされているキャパシタＣ１１は、図４に示すように、ＩＣチップ８０のＳＣスイッチ部１０２と重なる。また、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０にスタックされているキャパシタＣ１１は、図４に示すように、ＩＣチップ８０のＳＭスイッチ部１０４とは重ならない。
【0152】
なお、スイッチトキャパシタ回路２０の複数のキャパシタＣ１１～Ｃ１６及びＣ２１～Ｃ２４のうち、キャパシタＣ１２～Ｃ１６及びＣ２１～Ｃ２４は、モジュール基板９に配置されている。ここで「キャパシタＣ１２～Ｃ１６及びＣ２１～Ｃ２４は、モジュール基板９に配置されている」とは、キャパシタＣ１２～Ｃ１６及びＣ２１～Ｃ２４がモジュール基板９に機械的に接続されていることと、キャパシタＣ１２～Ｃ１６及びＣ２１～Ｃ２４がモジュール基板９と電気的に接続されていることと、を含む。より具体的には、キャパシタＣ１２～Ｃ１６及びＣ２１～Ｃ２４は、モジュール基板９の主面９１のうちＳＣ容量部９０２に実装されている。
【0153】
複数のキャパシタＣ１１～Ｃ１６及びＣ２１～Ｃ２４の各々は、チップキャパシタである。つまり、複数のキャパシタＣ１１～Ｃ１６及びＣ２１～Ｃ２４は、表面実装型のキャパシタである。
【0154】
（３．４）プリレギュレータ回路の複数のキャパシタ
プリレギュレータ回路１０の複数（図７の例では４つ）のキャパシタＣ６１～Ｃ６４は、モジュール基板９に配置されている。より具体的には、複数のキャパシタＣ６１～Ｃ６４は、モジュール基板９の主面９１のＰＲ容量部９０１（図１参照）に実装されている。複数のキャパシタＣ６１～Ｃ６４の各々は、チップキャパシタである。つまり、複数のキャパシタＣ６１～Ｃ６４の各々は、表面実装型のキャパシタである。
プリレギュレータ回路１０の複数（図７の例では４つ）のキャパシタＣ６１～Ｃ６４は、モジュール基板９に配置されている。より具体的には、複数のキャパシタＣ６１～Ｃ６４は、モジュール基板９の主面９１のＰＲ容量部９０１（図１参照）に実装されている。複数のキャパシタＣ６１～Ｃ６４の各々は、チップキャパシタである。つまり、複数のキャパシタＣ６１～Ｃ６４の各々は、表面実装型のキャパシタである。
【0155】
トラッカモジュール１００では、モジュール基板９の厚さ方向Ｄ０からの平面視で、複数のキャパシタＣ６１～Ｃ６４は、ＩＣチップ８０と隣接している。モジュール基板９の厚さ方向Ｄ０からの平面視で、プリレギュレータ回路１０の複数のキャパシタＣ６１～Ｃ６４は、ＩＣチップ８０の第１辺８０１に沿って配置されている。
【0156】
（３．５）フィルタ回路のインダクタ及びキャパシタ
フィルタ回路４０に含まれる複数（図７では３個）のインダクタＬ０～Ｌ２及び１以上（図７では２個）のキャパシタＣ１～Ｃ２は、モジュール基板９に配置されている。より具体的には、複数のインダクタＬ０～Ｌ２及びキャパシタＣ１～Ｃ２は、モジュール基板９の主面９１のフィルタ回路部９０３（図１参照）に実装されている。複数のインダクタＬ０～Ｌ２の各々は、チップインダクタである。つまり、複数のインダクタＬ０～Ｌ２の各々は、表面実装型のインダクタである。また、キャパシタＣ１～Ｃ２の各々は、チップキャパシタである。つまり、キャパシタＣ１～Ｃ２の各々は、表面実装型のキャパシタである。
フィルタ回路４０に含まれる複数（図７では３個）のインダクタＬ０～Ｌ２及び１以上（図７では２個）のキャパシタＣ１～Ｃ２は、モジュール基板９に配置されている。より具体的には、複数のインダクタＬ０～Ｌ２及びキャパシタＣ１～Ｃ２は、モジュール基板９の主面９１のフィルタ回路部９０３（図１参照）に実装されている。複数のインダクタＬ０～Ｌ２の各々は、チップインダクタである。つまり、複数のインダクタＬ０～Ｌ２の各々は、表面実装型のインダクタである。また、キャパシタＣ１～Ｃ２の各々は、チップキャパシタである。つまり、キャパシタＣ１～Ｃ２の各々は、表面実装型のキャパシタである。
【0157】
（３．６）入出力電極
複数の入出力電極８１は、図４に示すように、モジュール基板９に形成された配線部又はビア導体部等を介して、モジュール基板９の主面９１に配置されているＩＣチップ８０以外の回路部品又はモジュール基板９の主面９２に配置されている複数の外部接続端子１６０等に電気的に接続されている。
複数の入出力電極８１は、図４に示すように、モジュール基板９に形成された配線部又はビア導体部等を介して、モジュール基板９の主面９１に配置されているＩＣチップ８０以外の回路部品又はモジュール基板９の主面９２に配置されている複数の外部接続端子１６０等に電気的に接続されている。
【0158】
（３．７）外部接続端子
図４に示す複数の外部接続端子１６０は、入力端子１６１（図５参照）と、複数（４つ）の入力制御端子１６５（図５では１つのみ図示）と、出力端子１６４（図５参照）と、グランド端子（図示せず）と、を含む。入力端子１６１は、プリレギュレータ回路１０の入力端子１１０に接続されている。入力端子１６１は、高周波システム２００の備える電源接続端子Ｔ４を介して直流電源７０に接続される端子である。つまり、プリレギュレータ回路１０の入力端子１１０は、入力端子１６１を介して直流電源７０に接続される。４つの入力制御端子１６５は、４つの第２制御端子Ｔ５に接続される端子である。４つの入力制御端子１６５は、デジタル制御回路６０の制御端子６０１～６０４に接続されている。出力端子１６４は、フィルタ回路４０の出力端子１４２に接続されている。出力端子１６４は、電源電圧Ｖｃｃが出力される端子であり、パワーアンプ２の電源端子に接続される。複数のグランド端子は、グランド電位が与えられる端子である。
図４に示す複数の外部接続端子１６０は、入力端子１６１（図５参照）と、複数（４つ）の入力制御端子１６５（図５では１つのみ図示）と、出力端子１６４（図５参照）と、グランド端子（図示せず）と、を含む。入力端子１６１は、プリレギュレータ回路１０の入力端子１１０に接続されている。入力端子１６１は、高周波システム２００の備える電源接続端子Ｔ４を介して直流電源７０に接続される端子である。つまり、プリレギュレータ回路１０の入力端子１１０は、入力端子１６１を介して直流電源７０に接続される。４つの入力制御端子１６５は、４つの第２制御端子Ｔ５に接続される端子である。４つの入力制御端子１６５は、デジタル制御回路６０の制御端子６０１～６０４に接続されている。出力端子１６４は、フィルタ回路４０の出力端子１４２に接続されている。出力端子１６４は、電源電圧Ｖｃｃが出力される端子であり、パワーアンプ２の電源端子に接続される。複数のグランド端子は、グランド電位が与えられる端子である。
【0159】
（３．８）樹脂層
樹脂層９４は、モジュール基板９の主面９１に配置されており、トラッカモジュール１００に含まれる複数の回路部品それぞれの一部及びモジュール基板９の主面９１を覆っている。複数の回路部品は、ＩＣチップ８０と、複数のキャパシタＣ１１～Ｃ１６と、複数のキャパシタＣ２１～Ｃ２４と、複数のキャパシタＣ６１～Ｃ６４と、を含む。樹脂層９４は、樹脂（例えば、エポキシ樹脂）を含む。樹脂層９４は、樹脂の他にフィラーを含んでいてもよい。樹脂層９４は、電気絶縁性を有する。
樹脂層９４は、モジュール基板９の主面９１に配置されており、トラッカモジュール１００に含まれる複数の回路部品それぞれの一部及びモジュール基板９の主面９１を覆っている。複数の回路部品は、ＩＣチップ８０と、複数のキャパシタＣ１１～Ｃ１６と、複数のキャパシタＣ２１～Ｃ２４と、複数のキャパシタＣ６１～Ｃ６４と、を含む。樹脂層９４は、樹脂（例えば、エポキシ樹脂）を含む。樹脂層９４は、樹脂の他にフィラーを含んでいてもよい。樹脂層９４は、電気絶縁性を有する。
【0160】
（３．９）トラッカモジュールの配置
トラッカモジュール１００は、例えば、高周波システム２００の備えるマザー基板に配置される。より具体的には、トラッカモジュール１００は、複数の外部接続端子１６０により、マザー基板に電気的かつ機械的に接続される。これにより、高周波システム２００では、例えば、トラッカモジュール１００の出力端子（フィルタ回路４０の出力端子１４２）は、マザー基板に配置されているパワーアンプ２の電源端子に接続される。
トラッカモジュール１００は、例えば、高周波システム２００の備えるマザー基板に配置される。より具体的には、トラッカモジュール１００は、複数の外部接続端子１６０により、マザー基板に電気的かつ機械的に接続される。これにより、高周波システム２００では、例えば、トラッカモジュール１００の出力端子（フィルタ回路４０の出力端子１４２）は、マザー基板に配置されているパワーアンプ２の電源端子に接続される。
【0161】
（４）高周波システムの構造
高周波システム２００は、マザー基板（図示せず）と、マザー基板に配置されている複数の電子部品と、を備える。マザー基板は、例えば、プリント配線板である。複数の電子部品は、トラッカモジュール１００と、パワーインダクタＬ７１と、パワーアンプ２と、フィルタ３と、を含む。
高周波システム２００は、マザー基板（図示せず）と、マザー基板に配置されている複数の電子部品と、を備える。マザー基板は、例えば、プリント配線板である。複数の電子部品は、トラッカモジュール１００と、パワーインダクタＬ７１と、パワーアンプ２と、フィルタ３と、を含む。
【0162】
（５）通信装置の構造
通信装置７は、高周波システム２００と、高周波システム２００のマザー基板に配置される信号処理回路５と、アンテナ６と、を備える。なお、通信装置７は、高周波システム２００のマザー基板である第１マザー基板とは別に、高周波システム２００及び信号処理回路５が配置される第２マザー基板を備えてもよい。
通信装置７は、高周波システム２００と、高周波システム２００のマザー基板に配置される信号処理回路５と、アンテナ６と、を備える。なお、通信装置７は、高周波システム２００のマザー基板である第１マザー基板とは別に、高周波システム２００及び信号処理回路５が配置される第２マザー基板を備えてもよい。
【0163】
（６）効果
実施形態１に係るトラッカモジュール１００は、モジュール基板９と、ＩＣチップ８０と、キャパシタＣ１１と、を備える。ＩＣチップ８０は、モジュール基板９に配置されている。キャパシタＣ１１は、スイッチトキャパシタ回路２０に含まれる。スイッチトキャパシタ回路２０は、入力電圧に基づいて複数の離散的電圧を生成するように構成されている。ＩＣチップ８０は、スイッチトキャパシタ回路２０に含まれるスイッチＳ１１～Ｓ４４と、出力スイッチ回路３０に含まれるスイッチＳ５１～Ｓ５４と、を含む。出力スイッチ回路３０は、複数の離散的電圧の少なくとも１つを、選択的にパワーアンプ２に出力するように構成されている。キャパシタＣ１１は、ＩＣチップにスタックされている。
実施形態１に係るトラッカモジュール１００は、モジュール基板９と、ＩＣチップ８０と、キャパシタＣ１１と、を備える。ＩＣチップ８０は、モジュール基板９に配置されている。キャパシタＣ１１は、スイッチトキャパシタ回路２０に含まれる。スイッチトキャパシタ回路２０は、入力電圧に基づいて複数の離散的電圧を生成するように構成されている。ＩＣチップ８０は、スイッチトキャパシタ回路２０に含まれるスイッチＳ１１～Ｓ４４と、出力スイッチ回路３０に含まれるスイッチＳ５１～Ｓ５４と、を含む。出力スイッチ回路３０は、複数の離散的電圧の少なくとも１つを、選択的にパワーアンプ２に出力するように構成されている。キャパシタＣ１１は、ＩＣチップにスタックされている。
【0164】
これにより、スイッチトキャパシタ回路２０において、スイッチＳ１１～Ｓ４４と、キャパシタＣ１１との間の配線部を短くすることが可能となる。したがって、スイッチトキャパシタ回路２０の配線部における抵抗又は寄生容量を小さくすることができ、トラッカモジュール１００の出力特性の低下を低減することができる。また、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１１がＩＣチップ８０にスタックされているため、モジュール基板９の主面９１の面積を小さくすることができる。したがって、モジュール基板９の厚さ方向Ｄ０からの平面視において、トラッカモジュール１００の投影面積を小さくすることが可能となる。
【0165】
また、実施形態１に係るトラッカモジュール１００では、キャパシタＣ１１とモジュール基板９との間に、ＩＣチップ８０が位置している。
【0166】
これにより、スイッチトキャパシタ回路２０において、スイッチＳ１１～Ｓ４４と、キャパシタＣ１１との間の配線部を短くすることが可能となる。したがって、スイッチトキャパシタ回路２０の配線部における抵抗又は寄生容量を小さくすることができ、トラッカモジュール１００の出力特性の低下を低減することができる。また、モジュール基板９の厚さ方向Ｄ０からの平面視において、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１１とＩＣチップ８０とが重なるため、モジュール基板９の主面９１の面積を小さくすることができる。したがって、モジュール基板９の厚さ方向Ｄ０からの平面視において、トラッカモジュール１００の投影面積を小さくすることが可能となる。
【0167】
また、実施形態１に係るトラッカモジュール１００では、ＩＣチップ８０は、互いに対向する主面８０５及び主面８０６を有する。ＩＣチップ８０の第１主面８０６は、モジュール基板９と対向する。ＩＣチップ８０の主面８０５には、キャパシタＣ１１が配置されている。
【0168】
これにより、スイッチトキャパシタ回路２０において、スイッチＳ１１～Ｓ４４と、キャパシタＣ１１との間の配線部を短くすることが可能となる。したがって、スイッチトキャパシタ回路２０の配線部における抵抗又は寄生容量を小さくすることができ、トラッカモジュール１００の出力特性の低下を低減することができる。また、キャパシタＣ１１がＩＣチップ８０の主面８０５に配置されているため、モジュール基板９の主面９１の面積を小さくすることができる。したがって、モジュール基板９の厚さ方向Ｄ０からの平面視において、トラッカモジュール１００の投影面積を小さくすることが可能となる。
【0169】
また、実施形態１に係るトラッカモジュール１００では、ＩＣチップ８０は、ＳＣスイッチ部１０２とＳＭスイッチ部１０４と、を含む。ＳＣスイッチ部１０２は、スイッチトキャパシタ回路２０に含まれるスイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１及びＳ４２を含む。ＳＭスイッチ部１０４は、出力スイッチ回路３０に含まれるスイッチＳ５１～Ｓ５４を含む。キャパシタＣ１１は、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＳＣスイッチ部１０２と重なる。これにより、スイッチトキャパシタ回路２０において、スイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１及びＳ４２のいずれかと、キャパシタＣ１１との間の配線部を短くすることが可能となる。したがって、スイッチトキャパシタ回路２０の配線部における抵抗又は寄生容量を小さくすることができ、トラッカモジュール１００の出力特性の低下を低減することができる。
【0170】
また、実施形態１に係るトラッカモジュール１００では、キャパシタＣ１１は、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＳＭスイッチ部１０４と重ならない。これにより、キャパシタＣ１１と出力スイッチ回路３０との距離が近すぎないため、スイッチトキャパシタ回路２０と出力スイッチ回路３０との間の寄生容量を低減させることができる。
【0171】
（実施形態２）
（１）構成
（１）構成
【0172】
実施形態２に係るトラッカモジュール１００では、図９に示すように、ＩＣチップ８０に複数（図９では２つ）のキャパシタがスタックされている。ＩＣチップ８０にスタックされている複数のキャパシタは、フライングキャパシタである。
【0173】
実施形態２に係るトラッカモジュール１００では、スイッチトキャパシタ回路２０（図７参照）の複数のキャパシタＣ１１～Ｃ１６（フライングキャパシタ）の一部であるキャパシタＣ１１及びＣ１２は、ＩＣチップ８０にスタックされている。
【0174】
また、複数のキャパシタＣ２１～Ｃ２４（平滑キャパシタ）の一部であるキャパシタＣ２１は、モジュール基板９の主面９１のうち、ＳＣ容量部９０２に配置されている。すなわち、平滑キャパシタＣ２１は、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０と重ならない。
【0175】
また、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０にスタックされているキャパシタＣ１１は、図９に示すように、ＩＣチップ８０のＳＣスイッチ部１０２と重なる。また、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０にスタックされているキャパシタＣ１１は、図９に示すように、ＩＣチップ８０のＳＭスイッチ部１０４とは重ならない。
【0176】
なお、スイッチトキャパシタ回路２０の複数のキャパシタＣ２１～Ｃ２４と、キャパシタＣ１１～Ｃ１６のうちキャパシタＣ１３～Ｃ１６とは、モジュール基板９の主面９１のうちＳＣ容量部９０２（図１参照）に配置されている。
【0177】
（２）効果
実施形態２に係るトラッカモジュール１００では、キャパシタＣ１１及びＣ１２はフライングキャパシタである。キャパシタＣ１１及びＣ１２は、モジュール基板９の厚さ方向Ｄ０からの平面視でＩＣチップ８０と重なる。一般に、平滑キャパシタＣ２１～Ｃ２４の容量よりもフライングキャパシタＣ１１～Ｃ１６の容量の方が大きい。したがって、フライングキャパシタＣ１１～Ｃ１６の一部がＩＣチップ８０にスタックされていることで、スイッチトキャパシタ回路２０が配線部の抵抗又は寄生容量の影響を受けづらくなり、トラッカモジュール１００の出力特性の低下を更に低減できる。
実施形態２に係るトラッカモジュール１００では、キャパシタＣ１１及びＣ１２はフライングキャパシタである。キャパシタＣ１１及びＣ１２は、モジュール基板９の厚さ方向Ｄ０からの平面視でＩＣチップ８０と重なる。一般に、平滑キャパシタＣ２１～Ｃ２４の容量よりもフライングキャパシタＣ１１～Ｃ１６の容量の方が大きい。したがって、フライングキャパシタＣ１１～Ｃ１６の一部がＩＣチップ８０にスタックされていることで、スイッチトキャパシタ回路２０が配線部の抵抗又は寄生容量の影響を受けづらくなり、トラッカモジュール１００の出力特性の低下を更に低減できる。
【0178】
また、実施形態２に係るトラッカモジュール１００では、キャパシタＣ２１は平滑キャパシタである。キャパシタＣ２１は、モジュール基板９に配置されている。キャパシタＣ２１は、モジュール基板９の厚さ方向Ｄ０からの平面視でＩＣチップ８０と重ならない。したがって、全ての平滑キャパシタＣ２１～Ｃ２４をＩＣチップ８０にスタックすることが難しい場合に、スイッチトキャパシタ回路２０の配線部を短くすることができる。
【0179】
また、実施形態２に係るトラッカモジュール１００では、ＩＣチップ８０は、ＳＣスイッチ部１０２とＳＭスイッチ部１０４と、を含む。ＳＣスイッチ部１０２は、スイッチトキャパシタ回路２０に含まれるスイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１及びＳ４２を含む。ＳＭスイッチ部１０４は、出力スイッチ回路３０に含まれるスイッチＳ５１～Ｓ５４を含む。キャパシタＣ１１は、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＳＣスイッチ部１０２と重なる。
【0180】
これにより、スイッチトキャパシタ回路２０において、スイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１及びＳ４２のいずれかと、キャパシタＣ１１との間の配線部を短くすることが可能となる。したがって、スイッチトキャパシタ回路２０の配線部における抵抗又は寄生容量を小さくすることができ、トラッカモジュール１００の出力特性の低下を低減することができる。
【0181】
また、実施形態２に係るトラッカモジュール１００では、キャパシタＣ１１は、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＳＭスイッチ部１０４と重ならない。これにより、キャパシタＣ１１と出力スイッチ回路３０との距離が近すぎないため、スイッチトキャパシタ回路２０と出力スイッチ回路３０との間の寄生容量を低減させることができる。
【0182】
（実施形態３）
（１）構成
（１）構成
【0183】
実施形態３に係るトラッカモジュール１００では、図１０に示すように、ＩＣチップ８０に複数のキャパシタがスタックされている。ＩＣチップ８０にスタックされている複数のキャパシタは、平滑キャパシタである。
【0184】
実施形態３に係るトラッカモジュール１００では、スイッチトキャパシタ回路２０（図７参照）の複数のキャパシタＣ２１～Ｃ２４（平滑キャパシタ）の一部であるキャパシタＣ２３及びＣ２４は、ＩＣチップ８０にスタックされている。
【0185】
また、複数のキャパシタＣ２１～Ｃ２４（平滑キャパシタ）の一部であるキャパシタＣ２１は、モジュール基板９の主面９１のうち、ＳＣ容量部９０２に配置されている。すなわち、平滑キャパシタＣ２１は、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０と重ならない。
【0186】
また、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０にスタックされているキャパシタＣ２４は、図１０に示すように、ＩＣチップ８０のＳＣスイッチ部１０２と重なる。また、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０にスタックされているキャパシタＣ２４は、図１０に示すように、ＩＣチップ８０のＳＭスイッチ部１０４とは重ならない。
【0187】
なお、スイッチトキャパシタ回路２０の複数のキャパシタＣ１１～Ｃ１６と、キャパシタＣ２１～Ｃ２４のうちキャパシタＣ２３及びＣ２４とは、モジュール基板９の主面９１のうちＳＣ容量部９０２（図１参照）に配置されている。
【0188】
（２）効果
実施形態３に係るトラッカモジュール１００では、キャパシタＣ２３及びＣ２４は平滑キャパシタである。キャパシタＣ２３及びＣ２４は、モジュール基板９の厚さ方向Ｄ０からの平面視でＩＣチップ８０と重なる。したがって、スイッチトキャパシタ回路２０の出力電圧の安定性が向上し、トラッカモジュール１００の出力特性の低下を更に低減できる。
実施形態３に係るトラッカモジュール１００では、キャパシタＣ２３及びＣ２４は平滑キャパシタである。キャパシタＣ２３及びＣ２４は、モジュール基板９の厚さ方向Ｄ０からの平面視でＩＣチップ８０と重なる。したがって、スイッチトキャパシタ回路２０の出力電圧の安定性が向上し、トラッカモジュール１００の出力特性の低下を更に低減できる。
【0189】
また、実施形態３に係るトラッカモジュール１００では、ＩＣチップ８０は、ＳＣスイッチ部１０２とＳＭスイッチ部１０４と、を含む。ＳＣスイッチ部１０２は、スイッチトキャパシタ回路２０に含まれるスイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１及びＳ４２を含む。ＳＭスイッチ部１０４は、出力スイッチ回路３０に含まれるスイッチＳ５１～Ｓ５４を含む。キャパシタＣ２４は、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＳＣスイッチ部１０２と重なる。
【0190】
これにより、スイッチトキャパシタ回路２０において、スイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１及びＳ４２のいずれかと、キャパシタＣ２４との間の配線部を短くすることが可能となる。したがって、スイッチトキャパシタ回路２０の配線部における抵抗又は寄生容量を小さくすることができ、トラッカモジュール１００の出力特性の低下を低減することができる。
【0191】
また、実施形態３に係るトラッカモジュール１００では、キャパシタＣ２４は、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＳＭスイッチ部１０４と重ならない。これにより、キャパシタＣ２４と出力スイッチ回路３０との距離が近すぎないため、スイッチトキャパシタ回路２０と出力スイッチ回路３０との間の寄生容量を低減させることができる。
【0192】
【0193】
実施形態４に係るトラッカモジュール１００では、スイッチトキャパシタ回路２０（図７参照）の複数のキャパシタＣ１１～Ｃ１６及びＣ２１～Ｃ２４（図７参照）の一部であるキャパシタＣ１３及びＣ１６は、ＩＣチップ８０にスタックされている。
【0194】
また、複数のキャパシタＣ２１～Ｃ２４（平滑キャパシタ）の一部であるキャパシタＣ２１は、モジュール基板９の主面９１のうち、ＳＣ容量部９０２（図１参照）に配置されている。すなわち、平滑キャパシタＣ２１は、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０と重ならない。
【0195】
また、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０にスタックされているキャパシタＣ２４は、図１０に示すように、ＩＣチップ８０のＳＣスイッチ部１０２と重なる。また、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０にスタックされているキャパシタＣ２４は、図１０に示すように、ＩＣチップ８０のＳＭスイッチ部１０４とは重ならない。
【0196】
なお、スイッチトキャパシタ回路２０の複数のキャパシタＣ１１～Ｃ１６と、キャパシタＣ２１～Ｃ２４のうちキャパシタＣ２３及びＣ２４とは、モジュール基板９の主面９１のうちＳＣ容量部９０２（図１参照）に配置されている。
【0197】
また、フィルタ回路４０（図７参照）に含まれる複数（図７では２個）のキャパシタＣ１～Ｃ２は、モジュール基板９の主面９１のうち、フィルタ回路部９０３（図１参照）に配置されている。すなわち、モジュール基板９の厚さ方向Ｄ０からの平面視で、フィルタ回路４０のキャパシタＣ１及びＣ２は、ＩＣチップ８０と重ならない。
【0198】
（２）効果
実施形態４に係るトラッカモジュール１００は、フィルタ回路４０に含まれるキャパシタＣ１及びＣ２を備える。フィルタ回路４０は、図７に示すように、出力スイッチ回路３０とパワーアンプ２との間に接続される。キャパシタＣ１及びＣ２は、モジュール基板９に配置されている。また、キャパシタＣ１及びＣ２は、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０と重ならない、これにより、スイッチトキャパシタ回路２０に含まれるスイッチＳ１１～Ｓ４４の各々と、フィルタ回路４０に含まれるキャパシタＣ１及びＣ２との間の距離を十分に離すことが可能となる。したがって、スイッチトキャパシタ回路２０の影響によるフィルタ回路４０のフィルタ性能の低下を低減することが可能となる。
実施形態４に係るトラッカモジュール１００は、フィルタ回路４０に含まれるキャパシタＣ１及びＣ２を備える。フィルタ回路４０は、図７に示すように、出力スイッチ回路３０とパワーアンプ２との間に接続される。キャパシタＣ１及びＣ２は、モジュール基板９に配置されている。また、キャパシタＣ１及びＣ２は、モジュール基板９の厚さ方向Ｄ０からの平面視で、ＩＣチップ８０と重ならない、これにより、スイッチトキャパシタ回路２０に含まれるスイッチＳ１１～Ｓ４４の各々と、フィルタ回路４０に含まれるキャパシタＣ１及びＣ２との間の距離を十分に離すことが可能となる。したがって、スイッチトキャパシタ回路２０の影響によるフィルタ回路４０のフィルタ性能の低下を低減することが可能となる。
【0199】
（実施形態５）
（１）構成
実施形態５に係る電源供給システム３００は、図１２及び図１３に示すように、トラッカモジュール１００と、パワーインダクタＬ７１と、を備える。電源供給システム３００は、モジュール基板９（第１基板）とは異なる第２基板８を更に備える。第２基板８は、例えば、通信装置７（図５参照）のマザー基板であり、プリント配線板である。
（１）構成
実施形態５に係る電源供給システム３００は、図１２及び図１３に示すように、トラッカモジュール１００と、パワーインダクタＬ７１と、を備える。電源供給システム３００は、モジュール基板９（第１基板）とは異なる第２基板８を更に備える。第２基板８は、例えば、通信装置７（図５参照）のマザー基板であり、プリント配線板である。
【0200】
トラッカモジュール１００及びパワーインダクタＬ７１は、第２基板８に配置されている。第２基板８は、モジュール基板９の厚さ方向Ｄ０において互いに対向する第３主面８２及び第４主面８３を有する。トラッカモジュール１００及びパワーインダクタＬ７１は、第２基板８の第３主面８２に配置されている。
【0201】
パワーインダクタＬ７１は、プリレギュレータ回路１０（図７参照）に用いられる。具体的には、パワーインダクタＬ７１は、プリレギュレータ回路１０において、直流電圧の昇圧及び／又は降圧（昇圧、降圧又は昇降圧）に用いられる。
【0202】
実施形態５に係る電源供給システム３００では、図１４に示すように、パワーインダクタＬ７１の第２基板８からの高さＨ２は、トラッカモジュール１００の第２基板８からの高さＨ１よりも高い。
【0203】
ここで、「トラッカモジュール１００の第２基板８からの高さＨ１」とは、トラッカモジュール１００が第２基板８に実装されている状態で、トラッカモジュール１００の外周面と、第２基板８の第３主面８２との距離の最大値を言う。「トラッカモジュール１００の第２基板８からの高さＨ１」は、例えば、樹脂層９４のモジュール基板９とは反対側の主面から、第２基板８の第３主面８２までの距離である。
【0204】
また、「パワーインダクタＬ７１の第２基板８からの高さＨ２」とは、パワーインダクタＬ７１が第２基板８に実装されている状態で、パワーインダクタＬ７１の外周面と、第２基板８の第３主面８２との距離の最大値を言う。「パワーインダクタＬ７１の第２基板８からの高さＨ２」は、例えば、パワーインダクタＬ７１の第２基板８とは反対側の主面から、第２基板８の第３主面８２までの距離である。
【0205】
実施形態５に係る電源供給システム３００では、パワーインダクタＬ７１の第２基板８からの高さＨ２は、トラッカモジュール１００の第２基板８からの高さＨ１よりも高い。すなわち、電源供給システム３００の第２基板８からの高さの最大値は、パワーインダクタＬ７１の高さに依存し、トラッカモジュール１００の高さに依存しない。したがって、トラッカモジュールにおいてＩＣチップにインダクタがスタックされていない比較例と比べて、実施形態５に係る電源供給システム３００では、電源供給システム３００の第２基板８からの高さの最大値が増加しない。
【0206】
一方で、実施形態５に係る電源供給システム３００では、スイッチトキャパシタ回路２０（図７参照）に含まれるキャパシタＣ１１～Ｃ１６及びＣ２１～Ｃ２４（図７参照）のうち、キャパシタＣ１１及びＣ２４がＩＣチップ８０にスタックされている。したがって、モジュール基板９の主面９１におけるＳＣ容量部９０２に配置されるキャパシタの数を削減できるため、モジュール基板９の厚さ方向Ｄ０からの平面視におけるトラッカモジュール１００の面積を小さくすることができる。したがって、実施形態５に係る電源供給システム３００では、電源供給システム３００を小型化することが可能となる。
【0207】
（２）効果
実施形態５に係る電源供給システム３００は、第２基板８と、トラッカモジュール１００と、パワーインダクタＬ７１とを備える。トラッカモジュール１００は、第２基板８に配置されている。パワーインダクタＬ７１は、第２基板８に配置されており、プリレギュレータ回路１０に用いられる。パワーインダクタＬ７１の第２基板８からの高さＨ２は、トラッカモジュール１００の第２基板８からの高さＨ１よりも高い。これにより、実施形態５に係る電源供給システム３００では、モジュール基板９の厚さ方向Ｄ０におけるトラッカモジュール１００の高さを増加させずに、モジュール基板９の厚さ方向Ｄ０からの平面視での電源供給システム３００の面積を小さくすることができる。したがって、電源供給システム３００を小型化することが可能となる。
実施形態５に係る電源供給システム３００は、第２基板８と、トラッカモジュール１００と、パワーインダクタＬ７１とを備える。トラッカモジュール１００は、第２基板８に配置されている。パワーインダクタＬ７１は、第２基板８に配置されており、プリレギュレータ回路１０に用いられる。パワーインダクタＬ７１の第２基板８からの高さＨ２は、トラッカモジュール１００の第２基板８からの高さＨ１よりも高い。これにより、実施形態５に係る電源供給システム３００では、モジュール基板９の厚さ方向Ｄ０におけるトラッカモジュール１００の高さを増加させずに、モジュール基板９の厚さ方向Ｄ０からの平面視での電源供給システム３００の面積を小さくすることができる。したがって、電源供給システム３００を小型化することが可能となる。
【0208】
（変形例）
以下、実施形態の変形例について説明する。
以下、実施形態の変形例について説明する。
【0209】
実施形態１～５に係るトラッカモジュール１００では、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１１～Ｃ１６及びＣ２１～Ｃ２４のうち２つのキャパシタがＩＣチップ８０にスタックされているが、１つのキャパシタがＩＣチップ８０にスタックされていてもよいし、３以上のキャパシタがＩＣチップ８０にスタックされていてもよい。例えば、実施形態２に係るトラッカモジュール１００において、キャパシタＣ１１～Ｃ１３がＩＣチップ８０にスタックされていてもよい。
【0210】
実施形態１～５に係るトラッカモジュール１００では、ＩＣチップ８０を１つ含むが、トラッカモジュール１００が複数のＩＣチップ８０を含んでもよい。このとき、スイッチトキャパシタ回路２０に含まれるスイッチＳ１１～Ｓ４４のうち少なくとも１つは、複数のＩＣチップ８０のうちいずれか１つに含まれる。また、出力スイッチ回路３０に含まれるスイッチＳ５１～Ｓ５４のうち少なくとも１つは、複数のＩＣチップ８０のうちいずれか１つに含まれる。スイッチトキャパシタ回路２０に含まれるキャパシタＣ１１～Ｃ１６及びＣ２１～Ｃ２４のうち少なくとも１つは、複数のＩＣチップ８０のうちいずれか１つにスタックされている。
【0211】
実施形態１～５に係るトラッカモジュール１００では、フィルタ回路４０に含まれるキャパシタＣ２がＩＣチップ８０にスタックされないが、同様に、フィルタ回路４０に含まれるキャパシタＣ１及びインダクタＬ１，Ｌ２もＩＣチップにスタックされない。これにより、スイッチトキャパシタ回路２０に含まれるスイッチＳ１１～Ｓ４４の各々と、フィルタ回路４０に含まれるインダクタＬ１，Ｌ２又はキャパシタＣ１との間の距離を十分に離すことが可能となる。したがって、この場合にも、スイッチトキャパシタ回路２０の影響によるフィルタ回路４０のフィルタ性能の低下を低減することが可能となる。
【0212】
実施形態１～５に係る高周波システム２００では、トラッカモジュール１００に含まれるＩＣチップ８０がモジュール基板９に配置されているが、ＩＣチップ８０が第２基板８に配置されていてもよい。また、通信装置７が第２基板８とは異なるマザー基板を備える場合、ＩＣチップ８０はマザー基板に配置されていてもよい。この場合、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１１～Ｃ１６及びＣ２１～Ｃ２４のうち少なくとも１つは、ＩＣチップ８０にスタックされている。言い換えると、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１１～Ｃ１６及びＣ２１～Ｃ２４のうち少なくとも１つと、第２基板８又は通信装置７のマザー基板との間に、ＩＣチップ８０が位置している。
【0213】
（態様）
本明細書には、以下の態様が開示されている。
本明細書には、以下の態様が開示されている。
【0214】
第１の態様に係るトラッカモジュール（１００）は、基板（９）と、ＩＣチップ（８０）と、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）と、を備える。ＩＣチップ（８０）は、基板（９）に配置されている。スイッチトキャパシタ回路（２０）は、入力電圧に基づいて複数の離散的電圧を生成するように構成されている。ＩＣチップ（８０）は、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、出力スイッチ回路（３０）に含まれる少なくとも１つのスイッチ（Ｓ５１～Ｓ５４）と、を含む。出力スイッチ回路（３０）は、複数の離散的電圧の少なくとも１つを、選択的にパワーアンプ（２）に出力するように構成されている。少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）は、ＩＣチップ（８０）にスタックされている。
【0215】
上記態様に係るトラッカモジュール（１００）によれば、スイッチトキャパシタ回路（２０）において、少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）との間の配線部を短くすることが可能となる。したがって、トラッカモジュール（１００）の出力特性の低下を低減することができる。また、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）がＩＣチップ（８０）にスタックされているため、基板（９）を小さくし、トラッカモジュール（１００）を小型化することが可能となる。
【0216】
第２の態様に係るトラッカモジュール（１００）は、基板（９）と、ＩＣチップ（８０）と、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）と、を備える。ＩＣチップ（８０）は、基板（９）に配置されている。スイッチトキャパシタ回路（２０）は、入力電圧に基づいて複数の離散的電圧を生成するように構成されている。ＩＣチップ（８０）は、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、出力スイッチ回路（３０）に含まれる少なくとも１つのスイッチ（Ｓ５１～Ｓ５４）と、を含む。出力スイッチ回路（３０）は、複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている。少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）と、基板（９）との間に、ＩＣチップ（８０）が位置している。
【0217】
上記態様に係るトラッカモジュール（１００）によれば、スイッチトキャパシタ回路（２０）において、少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）との間の配線部を短くすることが可能となる。したがって、トラッカモジュール（１００）の出力特性の低下を低減することができる。また、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）がＩＣチップ（８０）にスタックされているため、基板（９）を小さくし、トラッカモジュール（１００）を小型化することが可能となる。
【0218】
第３の態様に係るトラッカモジュール（１００）では、第１又は第２の態様において、ＩＣチップ（８０）は、第１スイッチ部（１０２）と、第２スイッチ部（１０４）と、を含む。第１スイッチ部（１０２）は、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）を含む。第２スイッチ部（１０４）は、出力スイッチ回路（３０）に含まれる少なくとも１つのスイッチ（Ｓ５１～Ｓ５４）を含み、第１スイッチ部（１０２）とは異なる。少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）は、基板（９）の厚さ方向（Ｄ０）からの平面視で、第１スイッチ部（１０２）と重なる。
【0219】
上記態様に係るトラッカモジュール（１００）によれば、スイッチトキャパシタ回路（２０）において、少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）との間の配線部を短くすることが可能となる。したがって、トラッカモジュール（１００）の出力特性の低下を低減することができる。
【0220】
第４の態様に係るトラッカモジュール（１００）は、第３の態様において、基板（９）の厚さ方向（Ｄ０）からの平面視で、第２スイッチ部（１０４）は、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）と重ならない。
【0221】
上記態様に係るトラッカモジュール（１００）によれば、スイッチトキャパシタ回路（２０）に含まれるキャパシタ（Ｃ１１～Ｃ２４）と、出力スイッチ回路（３０）に含まれる少なくとも１つのスイッチ（Ｓ５１～Ｓ５４）との間の距離を十分に離すことが可能となる。したがって、スイッチトキャパシタ回路（２０）と出力スイッチ回路（３０）との間の寄生容量等によるトラッカモジュール（１００）の出力特性の低下を低減することができる。
【0222】
第５の態様に係るトラッカモジュール（１００）では、第１から第４の態様のいずれかにおいて、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）は、少なくとも１つのフライングキャパシタ（Ｃ１１～Ｃ１６）を含む。少なくとも１つのフライングキャパシタ（Ｃ１１～Ｃ１６）は、基板（９）の厚さ方向（Ｄ０）からの平面視で、ＩＣチップ（８０）と重なる。
【0223】
上記態様に係るトラッカモジュール（１００）によれば、少なくとも１つのフライングキャパシタ（Ｃ１１～Ｃ１６）と、少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）との間の配線部を短くすることが可能となる。したがって、トラッカモジュール（１００）の出力特性の低下の程度を更に低減することができる。
【0224】
第６の態様に係るトラッカモジュール（１００）は、第５の態様において、少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）を更に備える。少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）は、スイッチトキャパシタ回路（２０）に含まれる。少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）は、基板（９）に配置されている。少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）は、基板（９）の厚さ方向（Ｄ０）からの平面視で、ＩＣチップ（８０）と重ならない。
【0225】
上記態様に係るトラッカモジュール（１００）によれば、少なくとも１つのフライングキャパシタ（Ｃ１１～Ｃ１６）と少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）との両方をＩＣチップ（８０）にスタックすることが難しい場合でも、トラッカモジュール（１００）の出力特性の低下を低減し、トラッカモジュール（１００）を小型化することが可能となる。
【0226】
第７の態様に係るトラッカモジュール（１００）は、第６の態様において、フィルタ回路（４０）に含まれる少なくとも１つのキャパシタ（Ｃ１～Ｃ２）又はインダクタ（Ｌ０～Ｌ２）を更に備える。フィルタ回路（４０）は、出力スイッチ回路（３０）とパワーアンプ（２）との間に接続されている。フィルタ回路（４０）に含まれる少なくとも１つのキャパシタ（Ｃ１～Ｃ２）又はインダクタ（Ｌ０～Ｌ２）は、基板（９）に配置されており、かつ、基板（９）の厚さ方向（Ｄ０）からの平面視で、ＩＣチップ（８０）と重ならない。
【0227】
上記態様に係るトラッカモジュール（１００）によれば、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、フィルタ回路（４０）に含まれる少なくとも１つのキャパシタ（Ｃ１～Ｃ２）又はインダクタ（Ｌ０～Ｌ２）との間の距離を十分に離すことが可能となる。したがって、スイッチトキャパシタ回路（２０）の影響によるフィルタ回路（４０）のフィルタ性能の低下を低減することが可能となる。
【0228】
第８の態様に係るトラッカモジュール（１００）は、第５の態様において、フィルタ回路（４０）に含まれる少なくとも１つのキャパシタ（Ｃ１～Ｃ２）又はインダクタ（Ｌ０～Ｌ２）を更に備える。フィルタ回路（４０）は、出力スイッチ回路（３０）とパワーアンプ（２）との間に接続されている。フィルタ回路（４０）に含まれる少なくとも１つのキャパシタ（Ｃ１～Ｃ２）又はインダクタ（Ｌ０～Ｌ２）は、基板（９）に配置されており、かつ、基板（９）の厚さ方向（Ｄ０）からの平面視で、ＩＣチップ（８０）と重ならない。
【0229】
上記態様に係るトラッカモジュール（１００）によれば、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、フィルタ回路（４０）に含まれる少なくとも１つのキャパシタ（Ｃ１～Ｃ２）又はインダクタ（Ｌ０～Ｌ２）との間の距離を十分に離すことが可能となる。したがって、スイッチトキャパシタ回路（２０）の影響によるフィルタ回路（４０）のフィルタ性能の低下を低減することが可能となる。
【0230】
第９の態様に係るトラッカモジュール（１００）では、第１から第４の態様のいずれかにおいて、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）は、少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）を含む。少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）は、基板（９）の厚さ方向（Ｄ０）からの平面視で、ＩＣチップ（８０）と重なる。
【0231】
上記態様に係るトラッカモジュール（１００）によれば、少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）と、少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）との間の配線部を短くすることが可能となる。したがって、スイッチトキャパシタ回路（２０）の出力電圧の安定性が向上し、トラッカモジュール（１００）の出力特性の低下の程度を更に低減することができる。
【0232】
第１０の態様に係るトラッカモジュール（１００）は、第９の態様において、フィルタ回路（４０）に含まれる少なくとも１つのキャパシタ（Ｃ１～Ｃ２）又はインダクタ（Ｌ０～Ｌ２）を更に備える。フィルタ回路（４０）は、出力スイッチ回路（３０）とパワーアンプ（２）との間に接続されている。フィルタ回路（４０）に含まれる少なくとも１つのキャパシタ（Ｃ１～Ｃ２）又はインダクタ（Ｌ０～Ｌ２）は、基板（９）に配置されており、かつ、基板（９）の厚さ方向（Ｄ０）からの平面視で、ＩＣチップ（８０）と重ならない。
【0233】
上記態様に係るトラッカモジュール（１００）によれば、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、フィルタ回路（４０）に含まれる少なくとも１つのキャパシタ（Ｃ１～Ｃ２）又はインダクタ（Ｌ０～Ｌ２）との間の距離を十分に離すことが可能となる。したがって、スイッチトキャパシタ回路（２０）の影響によるフィルタ回路（４０）のフィルタ性能の低下を低減することが可能となる。
【0234】
第１１の態様に係る電源供給システム（３００）は、基板（９）を第１基板（９）としたとき、第１から第１０の態様のいずれかに係るトラッカモジュール（１００）と、パワーインダクタ（Ｌ７１）と、第２基板（８）と、を備える。パワーインダクタ（Ｌ７１）は、プリレギュレータ回路（１０）に用いられる。プリレギュレータ回路（１０）は、直流電圧を入力電圧に変換するように構成されている。第２基板（８）には、トラッカモジュール（１００）及びパワーインダクタ（Ｌ７１）が配置されている。パワーインダクタ（Ｌ７１）の第２基板（８）からの高さ（Ｈ２）は、トラッカモジュール（１００）の第２基板（８）からの高さ（Ｈ１）よりも高い。
【0235】
上記態様に係る電源供給システム（３００）によれば、トラッカモジュール（１００）の高さ（Ｈ１）を増加させずに、第１基板（９）の厚さ方向（Ｄ０）からの平面視での電源供給システム（３００）の面積を小さくすることができる。したがって、電源供給システム（３００）を小型化することが可能となる。
【0236】
第１３の態様に係る高周波システム（２００）は、第１から第１１の態様のいずれかに係るトラッカモジュール（１００）と、トラッカモジュール（１００）に接続されているパワーアンプ（２）と、を備える。
【0237】
上記態様に係る高周波システム（２００）によれば、スイッチトキャパシタ回路（２０）において、少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）との間の配線部を短くすることが可能となる。したがって、トラッカモジュール（１００）の出力特性の低下を低減することができる。また、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）がＩＣチップ（８０）にスタックされているため、基板（９）を小さくし、トラッカモジュール（１００）を小型化することが可能となる。
【0238】
第１３の態様に係る通信装置（７）は、第１２の態様に係る高周波システム（２００）と、高周波システム（２００）に接続されている信号処理回路（５）と、を備える。
【0239】
上記態様に係る通信装置（７）によれば、スイッチトキャパシタ回路（２０）において、少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）との間の配線部を短くすることが可能となる。したがって、トラッカモジュール（１００）の出力特性の低下を低減することができる。また、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）がＩＣチップ（８０）にスタックされているため、基板（９）を小さくし、トラッカモジュール（１００）を小型化することが可能となる。
【0240】
第１４の態様に係るＩＣチップ（８０）は、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）と接続される。スイッチトキャパシタ回路（２０）は、入力電圧に基づいて複数の離散的電圧を生成するように構成されている。ＩＣチップ（８０）は、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのスイッチと、出力スイッチ回路（３０）に含まれる少なくとも１つのスイッチと、を備える。出力スイッチ回路（３０）は、前記複数の離散的電圧の少なくとも１つを、選択的にパワーアンプに出力するように構成されている。少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）は、ＩＣチップ（８０）にスタックされている。
【0241】
上記態様に係るＩＣチップ（８０）によれば、スイッチトキャパシタ回路（２０）において、少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）との間の配線部を短くすることが可能となる。したがって、ＩＣチップ（８０）を含むトラッカモジュール（１００）の出力特性の低下を低減することができる。また、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）がＩＣチップ（８０）にスタックされているため、トラッカモジュール（１００）を小型化することが可能となる。
【0242】
第１５の態様に係るＩＣチップ（８０）では、第１４の態様において、第１スイッチ部（１０２）と、第２スイッチ部（１０４）と、を更に備える。第１スイッチ部（１０２）は、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）を含む。第２スイッチ部（１０４）は、出力スイッチ回路（３０）に含まれる少なくとも１つのスイッチ（Ｓ５１～Ｓ５４）を含む。少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）は、ＩＣチップ（８０）の厚さ方向（Ｄ０）からの平面視で、第１スイッチ部（１０２）と重なる。
【0243】
上記態様に係るＩＣチップ（８０）によれば、スイッチトキャパシタ回路（２０）において、少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）との間の配線部を短くすることが可能となる。したがって、トラッカモジュール（１００）の出力特性の低下を低減することができる。
【0244】
第１６の態様に係るトラッカモジュール（１００）は、第１５の態様において、第２スイッチ部（１０４）は、ＩＣチップ（８０）の厚さ方向（Ｄ０）からの平面視で、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）と重ならない。
【0245】
上記態様に係るＩＣチップ（８０）によれば、スイッチトキャパシタ回路（２０）に含まれるキャパシタ（Ｃ１１～Ｃ２４）と、出力スイッチ回路（３０）に含まれる少なくとも１つのスイッチ（Ｓ５１～Ｓ５４）との間の距離を十分に離すことが可能となる。したがって、スイッチトキャパシタ回路（２０）と出力スイッチ回路（３０）との間の寄生容量等によるトラッカモジュール（１００）の出力特性の低下を低減することができる。
【0246】
第１７の態様に係るＩＣチップ（８０）では、第１４から第１６の態様のいずれかにおいて、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）は、少なくとも１つのフライングキャパシタ（Ｃ１１～Ｃ１６）を含む。少なくとも１つのフライングキャパシタ（Ｃ１１～Ｃ１６）は、ＩＣチップ（８０）の厚さ方向（Ｄ０）からの平面視で、ＩＣチップ（８０）と重なる。
【0247】
上記態様に係るＩＣチップ（８０）によれば、少なくとも１つのフライングキャパシタ（Ｃ１１～Ｃ１６）と、少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）との間の配線部を短くすることが可能となる。したがって、トラッカモジュール（１００）の出力特性の低下の程度を更に低減することができる。
【0248】
第１８の態様に係るＩＣチップ（８０）は、第１７の態様において、少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）は、スイッチトキャパシタ回路（２０）に含まれる。少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）は、ＩＣチップ（８０）の厚さ方向（Ｄ０）からの平面視で、ＩＣチップ（８０）と重ならない。
【0249】
上記態様に係るＩＣチップ（８０）によれば、少なくとも１つのフライングキャパシタ（Ｃ１１～Ｃ１６）と少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）との両方をＩＣチップ（８０）にスタックすることが難しい場合でも、トラッカモジュール（１００）の出力特性の低下を低減し、トラッカモジュール（１００）を小型化することが可能となる。
【0250】
第１９の態様に係るＩＣチップ（８０）では、第１４から第１６の態様のいずれかにおいて、少なくとも１つのキャパシタ（Ｃ１１～Ｃ２４）は、少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）を含む。少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）は、ＩＣチップ（８０）の厚さ方向（Ｄ０）からの平面視で、ＩＣチップ（８０）と重なる。
【0251】
上記態様に係るＩＣチップ（８０）によれば、少なくとも１つの平滑キャパシタ（Ｃ２１～Ｃ２４）と、少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）との間の配線部を短くすることが可能となる。したがって、スイッチトキャパシタ回路（２０）の出力電圧の安定性が向上し、トラッカモジュール（１００）の出力特性の低下の程度を更に低減することができる。
【0252】
第２０の態様に係るＩＣチップ（８０）は、第１７から第１９の態様のいずれかにおいて、フィルタ回路（４０）に含まれる少なくとも１つのキャパシタ（Ｃ１～Ｃ２）又はインダクタ（Ｌ０～Ｌ２）は、ＩＣチップ（８０）の厚さ方向（Ｄ０）からの平面視で、ＩＣチップ（８０）と重ならない。フィルタ回路（４０）は、出力スイッチ回路（３０）とパワーアンプ（２）との間に接続されている。
【0253】
上記態様に係るＩＣチップ（８０）によれば、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのスイッチ（Ｓ１１～Ｓ４４）と、フィルタ回路（４０）に含まれる少なくとも１つのキャパシタ（Ｃ１～Ｃ２）又はインダクタ（Ｌ０～Ｌ２）との間の距離を十分に離すことが可能となる。したがって、スイッチトキャパシタ回路（２０）の影響によるフィルタ回路（４０）のフィルタ性能の低下を低減することが可能となる。
【符号の説明】
【0254】
１ 電源回路
２ パワーアンプ
３ フィルタ
４ 制御回路
５ 信号処理回路
５１ ＲＦ信号処理回路
５１１ 制御部
５２ ベースバンド信号処理回路
６ アンテナ
７ 通信装置
１０ プリレギュレータ回路
２０ スイッチトキャパシタ回路
３０ 出力スイッチ回路
４０ フィルタ回路
４１ 第１ＬＣ直列回路
４２ 第２ＬＣ直列回路
５０ バンドセレクトスイッチ回路
６０ デジタル制御回路
６１ 第１コントローラ
６２ 第２コントローラ
６０１、６０２、６０３、６０４ 制御端子
７０ 直流電源
８０ ＩＣチップ
８００ 外縁
８０１ 第１辺
８０２ 第２辺
８０３ 第３辺
８０４ 第４辺
８０５ 主面
８０６ 主面
８１ 入出力電極
９ モジュール基板（基板、第１基板）
９１ 主面
９２ 主面
９４ 樹脂層
９０１ ＰＲ容量部
９０２ ＳＣ容量部
９０３ フィルタ回路部
８ 第２基板
８２ 第３主面
８３ 第４主面
１００ トラッカモジュール
１０１ ＰＲスイッチ部
１０２ ＳＣスイッチ部（第１スイッチ部）
１０３ ＳＣスイッチ部
１０４ ＳＭスイッチ部（第２スイッチ部）
１０５ ＢＳスイッチ部
１０６ デジタル制御部
１１０、１３１、１３２、１３３、１３４、１４１ 入力端子
１１１、１１２、１１３、１１４、１３０、１４２ 出力端子
１１５、１１６ インダクタ接続端子
１１７、１２０、１３５ 制御端子
１５０ 共通端子
１５１、１５２、１５３、１５４ 選択端子
１５５ 制御端子
１６０ 外部接続端子
１６１ 入力端子
１６４ 出力端子
１６５ 入力制御端子
２００ 高周波システム
３００ 電源供給システム
Ｃ１、Ｃ２ キャパシタ
Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５、Ｃ１６ キャパシタ（フライングキャパシタ）
Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４ キャパシタ（平滑キャパシタ）
Ｃ６１、Ｃ６２、Ｃ６３、Ｃ６４、Ｃ８１、Ｃ８２ キャパシタ
Ｌ０、Ｌ１、Ｌ２ インダクタ
Ｌ７１ パワーインダクタ
Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ５１、Ｓ５２、Ｓ５３、Ｓ５４、Ｓ６１、Ｓ６２、Ｓ６３、Ｓ７１、Ｓ７２、Ｓ８１、Ｓ８２、Ｓ８３、Ｓ８４ スイッチ
Ｓｇ１ 制御信号
Ｓｇ２ 制御信号
Ｓｇ３ 制御信号
Ｓｇ４ 制御信号
Ｓｇ７ クロック信号
Ｓｇ８ データ信号
Ｔ１ アンテナ端子
Ｔ２ 信号入力端子
Ｔ３ 第１制御端子
Ｔ４ 電源接続端子
Ｔ５ 第２制御端子
Ｖｃｃ 電源電圧
ＤＣＬ１、ＤＣＬ２ デジタル制御論理信号
Ｎ１、Ｎ２、Ｎ３、Ｎ４ ノード
Ｄ０ モジュール基板の厚さ方向
Ｈ１ トラッカモジュールの高さ
Ｈ２ パワーインダクタの高さ
２ パワーアンプ
３ フィルタ
４ 制御回路
５ 信号処理回路
５１ ＲＦ信号処理回路
５１１ 制御部
５２ ベースバンド信号処理回路
６ アンテナ
７ 通信装置
１０ プリレギュレータ回路
２０ スイッチトキャパシタ回路
３０ 出力スイッチ回路
４０ フィルタ回路
４１ 第１ＬＣ直列回路
４２ 第２ＬＣ直列回路
５０ バンドセレクトスイッチ回路
６０ デジタル制御回路
６１ 第１コントローラ
６２ 第２コントローラ
６０１、６０２、６０３、６０４ 制御端子
７０ 直流電源
８０ ＩＣチップ
８００ 外縁
８０１ 第１辺
８０２ 第２辺
８０３ 第３辺
８０４ 第４辺
８０５ 主面
８０６ 主面
８１ 入出力電極
９ モジュール基板（基板、第１基板）
９１ 主面
９２ 主面
９４ 樹脂層
９０１ ＰＲ容量部
９０２ ＳＣ容量部
９０３ フィルタ回路部
８ 第２基板
８２ 第３主面
８３ 第４主面
１００ トラッカモジュール
１０１ ＰＲスイッチ部
１０２ ＳＣスイッチ部（第１スイッチ部）
１０３ ＳＣスイッチ部
１０４ ＳＭスイッチ部（第２スイッチ部）
１０５ ＢＳスイッチ部
１０６ デジタル制御部
１１０、１３１、１３２、１３３、１３４、１４１ 入力端子
１１１、１１２、１１３、１１４、１３０、１４２ 出力端子
１１５、１１６ インダクタ接続端子
１１７、１２０、１３５ 制御端子
１５０ 共通端子
１５１、１５２、１５３、１５４ 選択端子
１５５ 制御端子
１６０ 外部接続端子
１６１ 入力端子
１６４ 出力端子
１６５ 入力制御端子
２００ 高周波システム
３００ 電源供給システム
Ｃ１、Ｃ２ キャパシタ
Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５、Ｃ１６ キャパシタ（フライングキャパシタ）
Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４ キャパシタ（平滑キャパシタ）
Ｃ６１、Ｃ６２、Ｃ６３、Ｃ６４、Ｃ８１、Ｃ８２ キャパシタ
Ｌ０、Ｌ１、Ｌ２ インダクタ
Ｌ７１ パワーインダクタ
Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ５１、Ｓ５２、Ｓ５３、Ｓ５４、Ｓ６１、Ｓ６２、Ｓ６３、Ｓ７１、Ｓ７２、Ｓ８１、Ｓ８２、Ｓ８３、Ｓ８４ スイッチ
Ｓｇ１ 制御信号
Ｓｇ２ 制御信号
Ｓｇ３ 制御信号
Ｓｇ４ 制御信号
Ｓｇ７ クロック信号
Ｓｇ８ データ信号
Ｔ１ アンテナ端子
Ｔ２ 信号入力端子
Ｔ３ 第１制御端子
Ｔ４ 電源接続端子
Ｔ５ 第２制御端子
Ｖｃｃ 電源電圧
ＤＣＬ１、ＤＣＬ２ デジタル制御論理信号
Ｎ１、Ｎ２、Ｎ３、Ｎ４ ノード
Ｄ０ モジュール基板の厚さ方向
Ｈ１ トラッカモジュールの高さ
Ｈ２ パワーインダクタの高さ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】