知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132778
(43)【公開日】2024-10-01
(54)【発明の名称】記憶装置
(51)【国際特許分類】
G11C 11/16 20060101AFI20240920BHJP
H10B 61/00 20230101ALI20240920BHJP
H10N 50/10 20230101ALI20240920BHJP
H10N 50/20 20230101ALI20240920BHJP
H10N 70/00 20230101ALI20240920BHJP
H10N 97/00 20230101ALI20240920BHJP
H10N 70/20 20230101ALI20240920BHJP
【ＦＩ】
G11C11/16 230
H10B61/00
H10N50/10 A
H10N50/20
H10N70/00 Z
H10N97/00
H10N70/20
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023103230
(22)【出願日】2023-06-23
(31)【優先権主張番号】P 2023042075
(32)【優先日】2023-03-16
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】片山 明
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119BB01
4M119CC05
4M119DD17
4M119DD31
4M119DD42
4M119EE22
4M119EE27
4M119HH01
4M119HH04
4M119HH07
4M119HH17
5F092AB06
5F092AC12
5F092AD03
5F092AD23
5F092AD25
5F092BB23
5F092BB36
5F092BB43
5F092BB55
5F092BC04
5F092DA04
(57)【要約】
【課題】 動作速度の高い記憶装置を提供する。
【解決手段】 記憶装置は、メモリセルと、第１配線と、第１スイッチと、第２配線と、第２スイッチと、第３配線と、第３スイッチと、を含む。メモリセルは、第１端及び第２端を有する。第１配線は、第１端と接続されている。第１スイッチは、第１配線と第１電圧を受ける第１ノードとの間に接続されている。第２配線は、第２端と接続されている。第２スイッチは、第２配線と接続された第３端と、第４端と、を有する。第３配線は、第４端と接続されている。第３スイッチは、第３配線と、第１電圧と異なる低い第２電圧を受ける第２ノードとの間に接続されている。第１配線及び第２配線に第２電圧と第１電圧の間の第３電圧が印加される。第３スイッチがオンされた後かつ第３電圧の印加の後に、第３スイッチがオフされるとともに第２スイッチがオンされる。第３電圧の上記印加の後に、上記第１スイッチがオフされる。
【選択図】図７
【解決手段】 記憶装置は、メモリセルと、第１配線と、第１スイッチと、第２配線と、第２スイッチと、第３配線と、第３スイッチと、を含む。メモリセルは、第１端及び第２端を有する。第１配線は、第１端と接続されている。第１スイッチは、第１配線と第１電圧を受ける第１ノードとの間に接続されている。第２配線は、第２端と接続されている。第２スイッチは、第２配線と接続された第３端と、第４端と、を有する。第３配線は、第４端と接続されている。第３スイッチは、第３配線と、第１電圧と異なる低い第２電圧を受ける第２ノードとの間に接続されている。第１配線及び第２配線に第２電圧と第１電圧の間の第３電圧が印加される。第３スイッチがオンされた後かつ第３電圧の印加の後に、第３スイッチがオフされるとともに第２スイッチがオンされる。第３電圧の上記印加の後に、上記第１スイッチがオフされる。
【選択図】図７
【特許請求の範囲】
【請求項1】
第１端及び第２端を有するメモリセルと、
前記第１端と接続された第１配線と、
前記第１配線と第１電圧を受ける第１ノードとの間に接続された第１スイッチと、
前記第２端と接続された第２配線と、
前記第２配線と接続された第３端と、第４端と、を有する第２スイッチと、
前記第４端と接続された第３配線と、
前記第３配線と、前記第１電圧と異なる第２電圧を受ける第２ノードとの間に接続された第３スイッチと、
を備え、
前記第１配線及び前記第２配線に前記第２電圧と前記第１電圧の間の第３電圧が印加され、
前記第３スイッチがオンされた後かつ前記第３電圧の前記印加の後に、前記第３スイッチがオフされるとともに前記第２スイッチがオンされ、
前記第３電圧の前記印加の後に、前記第１スイッチがオフされる、
記憶装置。
前記第１端と接続された第１配線と、
前記第１配線と第１電圧を受ける第１ノードとの間に接続された第１スイッチと、
前記第２端と接続された第２配線と、
前記第２配線と接続された第３端と、第４端と、を有する第２スイッチと、
前記第４端と接続された第３配線と、
前記第３配線と、前記第１電圧と異なる第２電圧を受ける第２ノードとの間に接続された第３スイッチと、
を備え、
前記第１配線及び前記第２配線に前記第２電圧と前記第１電圧の間の第３電圧が印加され、
前記第３スイッチがオンされた後かつ前記第３電圧の前記印加の後に、前記第３スイッチがオフされるとともに前記第２スイッチがオンされ、
前記第３電圧の前記印加の後に、前記第１スイッチがオフされる、
記憶装置。
【請求項2】
前記第１スイッチがオフされている間、前記第１配線は電気的にフローティングしている、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項3】
前記第３スイッチがオフされているとともに前記第２スイッチがオンされている間、前記第２配線は電気的にフローティングしている、
請求項２に記載の記憶装置。
請求項２に記載の記憶装置。
【請求項4】
前記第３スイッチがオフされているとともに前記第２スイッチがオンされている間、前記第２配線は電気的にフローティングしている、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項5】
第１期間の間、前記第１スイッチ及び前記第２スイッチはオフに維持され、
前記第１期間の後の第２期間の間、前記第２スイッチはオフに維持され、前記第１スイッチはオンに維持され、
前記第２期間の後の第３期間の間、前記第１スイッチ及び前記第２スイッチはオフに維持され、
前記第３期間の終わりまで、前記第３スイッチはオンに維持され、
前記第３期間の後の第４期間の間、前記第１スイッチ及び前記第３スイッチはオフに維持され、前記第２スイッチはオンに維持される、
請求項１に記載の記憶装置。
前記第１期間の後の第２期間の間、前記第２スイッチはオフに維持され、前記第１スイッチはオンに維持され、
前記第２期間の後の第３期間の間、前記第１スイッチ及び前記第２スイッチはオフに維持され、
前記第３期間の終わりまで、前記第３スイッチはオンに維持され、
前記第３期間の後の第４期間の間、前記第１スイッチ及び前記第３スイッチはオフに維持され、前記第２スイッチはオンに維持される、
請求項１に記載の記憶装置。
【請求項6】
前記第１配線と前記第３電圧を受ける第３ノードとの間に接続された第４スイッチと、
前記第２配線と前記第３ノードとの間に接続された第５スイッチと、
をさらに備え、
前記第１期間の間、前記第４スイッチ及び前記第５スイッチはオンに維持され、
前記第２期間の間及び前記第３期間の間、前記第４スイッチはオフに維持され、前記第５スイッチはオンに維持され、
前記第４期間の間、前記第４スイッチ及び前記第５スイッチはオフに維持される、
請求項５に記載の記憶装置。
前記第２配線と前記第３ノードとの間に接続された第５スイッチと、
をさらに備え、
前記第１期間の間、前記第４スイッチ及び前記第５スイッチはオンに維持され、
前記第２期間の間及び前記第３期間の間、前記第４スイッチはオフに維持され、前記第５スイッチはオンに維持され、
前記第４期間の間、前記第４スイッチ及び前記第５スイッチはオフに維持される、
請求項５に記載の記憶装置。
【請求項7】
前記第２配線と、前記第２電圧を受けるノードとの間に接続された第６スイッチをさらに備え、
前記第１期間、前記第２期間、及び前記第３期間の間、前記第６スイッチは、オフに維持され、
前記第４期間の間、前記第６スイッチはオンに維持される、
請求項５に記載の記憶装置。
前記第１期間、前記第２期間、及び前記第３期間の間、前記第６スイッチは、オフに維持され、
前記第４期間の間、前記第６スイッチはオンに維持される、
請求項５に記載の記憶装置。
【請求項8】
前記第１ノードと前記第１スイッチとの間に接続された第４配線と、
前記第４配線と前記第１ノードとの間に接続された第７スイッチと、
をさらに備え、
前記第１期間の前の第５期間の間、前記第１スイッチ及び前記第２スイッチはオフに維持され、前記第７スイッチはオンに維持され、
前記第１期間の間、前記第７スイッチはオンに維持され、
前記第２期間、前記第３期間、及び前記第４期間の間、前記第７スイッチはオフに維持される、
請求項５に記載の記憶装置。
前記第４配線と前記第１ノードとの間に接続された第７スイッチと、
をさらに備え、
前記第１期間の前の第５期間の間、前記第１スイッチ及び前記第２スイッチはオフに維持され、前記第７スイッチはオンに維持され、
前記第１期間の間、前記第７スイッチはオンに維持され、
前記第２期間、前記第３期間、及び前記第４期間の間、前記第７スイッチはオフに維持される、
請求項５に記載の記憶装置。
【請求項9】
前記メモリセルは、可変抵抗材料を含み、
前記可変抵抗材料は、第５端と第６端とを含み、前記第５端から前記第６端に向かって正の第５電圧を受けると前記第５端と前記第６端との間に第１抵抗を有し、前記第５端から前記第６端に向かって前記第５電圧より低い正の第６電圧を受けると前記第５端と前記第６端との間に前記第１抵抗より低い第２抵抗を有し、前記第６端から前記第５端に向かって正の第７電圧を受けると前記第５端と前記第６端との間に第３抵抗を有し、前記第６端から前記第５端に向かって前記第７電圧より低い正の第８電圧を受けると前記第５端と前記第６端との間に前記第３抵抗より低い第４抵抗を有する、
請求項１乃至８のいずれか１項に記載の記憶装置。
前記可変抵抗材料は、第５端と第６端とを含み、前記第５端から前記第６端に向かって正の第５電圧を受けると前記第５端と前記第６端との間に第１抵抗を有し、前記第５端から前記第６端に向かって前記第５電圧より低い正の第６電圧を受けると前記第５端と前記第６端との間に前記第１抵抗より低い第２抵抗を有し、前記第６端から前記第５端に向かって正の第７電圧を受けると前記第５端と前記第６端との間に第３抵抗を有し、前記第６端から前記第５端に向かって前記第７電圧より低い正の第８電圧を受けると前記第５端と前記第６端との間に前記第３抵抗より低い第４抵抗を有する、
請求項１乃至８のいずれか１項に記載の記憶装置。
【請求項10】
前記メモリセルは、
第１強磁性層と、
第２強磁性層と、
前記第１強磁性層と前記第２強磁性層との間の絶縁層と、
をさらに含む、
請求項９に記載の記憶装置。
第１強磁性層と、
第２強磁性層と、
前記第１強磁性層と前記第２強磁性層との間の絶縁層と、
をさらに含む、
請求項９に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、概して記憶装置に関する。
【背景技術】
【0002】
磁気抵抗効果素子を用いた記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１５５１８６
【発明の概要】
【発明が解決しようとする課題】
【0004】
動作速度の高い記憶装置を提供する。
【課題を解決するための手段】
【0005】
一実施形態による記憶装置は、メモリセルと、第１配線と、第１スイッチと、第２配線と、第２スイッチと、第３配線と、第３スイッチと、を含む。上記メモリセルは、第１端及び第２端を有する。上記第１配線は、上記第１端と接続されている。上記第１スイッチは、上記第１配線と第１電圧を受ける第１ノードとの間に接続されている。上記第２配線は、上記第２端と接続されている。上記第２スイッチは、上記第２配線と接続された第３端と、第４端と、を有する。上記第３配線は、上記第４端と接続されている。上記第３スイッチは、上記第３配線と、上記第１電圧と異なる低い第２電圧を受ける第２ノードとの間に接続されている。上記第１配線及び上記第２配線に上記第２電圧と上記第１電圧の間の第３電圧が印加される。上記第３スイッチがオンされた後かつ上記第３電圧の上記印加の後に、上記第３スイッチがオフされるとともに上記第２スイッチがオンされる。上記第３電圧の上記印加の後に、上記第１スイッチがオフされる。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【0008】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。
【0009】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【0010】
以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。以下の記述において、「下」との記述及びそれから派生する語及びそれに関連する語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びそれから派生する語及びそれに関連する語は、ｚ軸上のより大きい座標の位置を指す。
【0011】
１．第１実施形態
１．１．構造（構成）
１．１．１．全体の構造
図１は、第１実施形態の記憶装置の機能ブロックを示す。記憶装置１は、データを記憶する装置である。記憶装置１は、可変な抵抗を示す磁性体の積層体を用いてデータを記憶する。図１に示されるように、記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、読出し回路１７、及び電圧生成回路１８を含む。
１．１．構造（構成）
１．１．１．全体の構造
図１は、第１実施形態の記憶装置の機能ブロックを示す。記憶装置１は、データを記憶する装置である。記憶装置１は、可変な抵抗を示す磁性体の積層体を用いてデータを記憶する。図１に示されるように、記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、読出し回路１７、及び電圧生成回路１８を含む。
【0012】
メモリセルアレイ１１は、配列された複数のメモリセルＭＣの集合である。メモリセルＭＣは、データを不揮発に記憶することができる。メモリセルアレイ１１中には、複数の第１配線及び第２配線が位置している。以下の記述において、第１配線及び第２配線の一方は、ワード線ＷＬと称され、他方はビット線ＢＬと称される。以下の記述は、ワード線ＷＬが行（ロウ）と関連付けられているとともにビット線ＢＬが列（カラム）と関連付けられている例に基づく。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。１つの行の選択及び１つの列の選択により、１つのメモリセルＭＣが特定される。
【0013】
入出力回路１２は、データ及び信号の入出力を行う回路である。入出力回路１２は、記憶装置１の外部から、例えばメモリコントローラから、制御信号ＣＮＴ、コマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴを受け取る。入出力回路１２は、データＤＡＴを出力する。
【0014】
電圧生成回路１８は、記憶装置１の外部から受ける電圧から、種々の大きさの電圧を生成する回路である。電圧生成回路１８は、データ読出しに使用される一定の大きさの１以上の電圧を出力する。電圧生成回路１８は、データ書込みに使用される一定の大きさの電圧及び可変の大きさの電圧を出力する。
【0015】
書込み回路１６は、メモリセルＭＣへのデータの書込みを制御する回路である。入出力回路１２から書込みデータＤＡＴを受け取り、電圧生成回路１８からデータ書込みのための電圧を受ける。書込み回路１６は、制御回路１３の制御及び書込みデータＤＡＴに基づいて、データ書込みに使用される電圧及び電流を出力する。
【0016】
読出し回路１７は、メモリセルＭＣからのデータの読出しを制御する回路である。読出し回路１７は、電圧生成回路１８からデータ読出しのために使用される電圧を受ける。読出し回路１７は、制御回路１３の制御に基づいて、データ読出しに使用される電圧を使用して、メモリセルＭＣに記憶されているデータを決定する。決定されたデータは、読出しデータＤＡＴとして、入出力回路１２に供給される。読出し回路１７は、複数のセンスアンプ回路ＳＡＣを含む。センスアンプ回路ＳＡＣは、データ読出し対象のメモリセルＭＣに記憶されているデータに基づく電圧を使用して、データ読出し対象のメモリセルＭＣに記憶されていると判断されるデータを出力する回路である。センスアンプ回路ＳＡＣの詳細については後述される。
【0017】
ロウ選択回路１４は、メモリセルＭＣの行を選択する回路である。ロウ選択回路１４は、入出力回路１２からアドレス情報ＡＤＤを受け取る。ロウ選択回路１４は、書込み回路１６からデータ書込みのための電圧を受ける。ロウ選択回路１４は、読出し回路１７からデータ読出しのための電圧を受ける。ロウ選択回路１４は、データ書込みの間、データ書込みのための電圧を使用して、受け取られたアドレス情報ＡＤＤにより特定される行と関連付けられた１つ又は複数のワード線ＷＬを選択された状態にする。ロウ選択回路１４は、データ読出しの間、データ読出しのための電圧を使用して、受け取られたアドレス情報ＡＤＤにより特定される行と関連付けられた１つ又は複数のワード線ＷＬを選択された状態にする。
【0018】
カラム選択回路１５は、メモリセルＭＣの列を選択する回路である。カラム選択回路１５は、入出力回路１２からアドレス情報ＡＤＤを受け取る。カラム選択回路１５は、書込み回路１６からデータ書込みのための電圧を受ける。カラム選択回路１５は、読出し回路１７からデータ読出しのための電圧を受ける。カラム選択回路１５は、データ書込みの間、データ書込みのための電圧を使用して、受け取られたアドレス情報ＡＤＤにより特定される列と関連付けられた１つ又は複数のビット線ＢＬを選択された状態にする。カラム選択回路１５は、データ読出しの間、データ読出しのための電圧を使用して、受け取られたアドレス情報ＡＤＤにより特定される列と関連付けられた１つ又は複数のビット線ＢＬを選択された状態にする。
【0019】
制御回路１３は、記憶装置１の動作を制御する回路である。制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６及び読出し回路１７を制御する。具体的には、制御回路１３は、書込み回路１６を制御して、メモリセルＭＣへのデータの書込みの間、書込み回路１６が電圧生成回路１８から受けた電圧をロウ選択回路１４及びカラム選択回路１５に供給する。制御回路１３は、読出し回路１７を制御して、メモリセルＭＣからのデータの読出しの間、読出し回路１７が電圧生成回路１８から受けた電圧をロウ選択回路１４及びカラム選択回路１５に供給する。
【0020】
１．１．２．メモリセルアレイの回路構成
図２は、第１実施形態の記憶装置のメモリセルアレイの回路図である。図２に示されるように、メモリセルアレイ１１中には、Ｍ＋１本のワード線ＷＬ（ＷＬ＿０、ＷＬ＿１、…、ＷＬ＿Ｍ）、及びＮ＋１本のビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、…、ＢＬ＿Ｎ）が位置している。Ｍ及びＮは、各々、正の整数である。
図２は、第１実施形態の記憶装置のメモリセルアレイの回路図である。図２に示されるように、メモリセルアレイ１１中には、Ｍ＋１本のワード線ＷＬ（ＷＬ＿０、ＷＬ＿１、…、ＷＬ＿Ｍ）、及びＮ＋１本のビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、…、ＢＬ＿Ｎ）が位置している。Ｍ及びＮは、各々、正の整数である。
【0021】
各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。各メモリセルＭＣは、１つのＭＴＪ素子ＭＴＪ及び１つのスイッチング素子ＳＥを含む。各メモリセルＭＣにおいて、ＭＴＪ素子ＭＴＪとスイッチング素子ＳＥは直列に接続されている。各メモリセルＭＣのスイッチング素子ＳＥは、１つのワード線ＷＬと接続されている。各メモリセルＭＣのＭＴＪ素子ＭＴＪは、１つのビット線ＢＬと接続されている。
【0022】
ＭＴＪ素子ＭＴＪは、トンネル磁気抵抗効果を示し、例えば、磁気トンネル接合（Magnetic Tunnel Junction； ＭＴＪ）を含む素子である。ＭＴＪ素子ＭＴＪは、磁気抵抗効果素子ＭＴＪとも称される。ＭＴＪ素子ＭＴＪは、低抵抗の状態と高抵抗の状態との間を切り替ることができる可変抵抗素子である。ＭＴＪ素子ＭＴＪは、２つの抵抗状態の違いを利用して、１ビットのデータを記憶することができる。一例において、ＭＴＪ素子ＭＴＪは、低抵抗状態によって“０”データを記憶し、高抵抗状態によって“１”データを記憶する。
【0023】
スイッチング素子ＳＥは、２つの端子を有し、２つの端子の間の電気的接続又は切断を行う素子である。スイッチング素子ＳＥは、２端子間に第１方向に印加される電圧が或る閾値電圧未満の場合、高抵抗状態、例えば電気的に非導通状態（オフ状態）である。２端子間に印加される電圧が上昇して、閾値電圧以上になると、スイッチング素子ＳＥは低抵抗状態、例えば電気的に導通状態（オン状態）になる。低抵抗状態のスイッチング素子ＳＥの２端子間に印加される電圧が低下して、閾値電圧未満になると、スイッチング素子ＳＥは高抵抗状態になる。スイッチング素子ＳＥは、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。すなわち、スイッチング素子ＳＥは、双方向スイッチング素子である。スイッチング素子ＳＥのオン又はオフにより、このスイッチング素子ＳＥと接続されたＭＴＪ素子ＭＴＪへの電流の供給の有無、すなわちＭＴＪ素子ＭＴＪの選択又は非選択が制御されることが可能である。
【0024】
【0025】
導電体２１は、直線の形状を有し、或る方向に延びる。導電体２１が延びる方向は、以下、ｘ方向と称される。導電体２１は、ｘ方向と交わる又は直交する方向に並ぶ。導電体２１が並ぶ方向は、以下、ｙ方向と称される。各導電体２１は、１つのワード線ＷＬとして機能する。
【0026】
導電体２２は、導電体２１が位置する層と異なる層に位置する。導電体２１から導電体２２に向かう方向は、以下、ｚ方向と称される。導電体２２は、直線の形状を有し、ｙ方向に延び、ｘ方向に並ぶ。各導電体２２は、１つのビット線ＢＬとして機能する。
【0027】
導電体２１と導電体２２の交点の各々に１つのメモリセルＭＣが設けられている。メモリセルＭＣは、ｘ方向とｙ方向からなるｘｙ平面に沿って行列状に配列されている。各メモリセルＭＣは、スイッチング素子ＳＥとして機能する構造と、ＭＴＪ素子ＭＴＪとして機能する構造を含む。スイッチング素子ＳＥとして機能する構造及びＭＴＪ素子ＭＴＪとして機能する構造は、各々、１又は複数の層を含む。例えば、ＭＴＪ素子ＭＴＪとして機能する構造は、スイッチング素子ＳＥとして機能する構造の上面上に位置する。メモリセルＭＣの下面は、１つの導電体２１の上面と接している。メモリセルＭＣの上面は、１つの導電体２２の下面と接している。
【0028】
１．１．４．メモリセル
図４は、第１実施形態の記憶装置のメモリセルの構造の例の断面を示す。
図４は、第１実施形態の記憶装置のメモリセルの構造の例の断面を示す。
【0029】
スイッチング素子ＳＥは、可変抵抗材料３２を含む。可変抵抗材料３２は、動的に可変な抵抗を示す材料であり、例えば層の形状を有する。可変抵抗材料３２は、２端子間スイッチング素子であり、２端子のうちの第１端子は可変抵抗材料３２の上面及び下面の一方であり、２端子のうちの第２端子は可変抵抗材料３２の上面及び下面の他方である。２端子間に印加される電圧が或る閾値電圧未満の場合、可変抵抗材料は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加される電圧が上昇し、閾値電圧以上になると、可変抵抗材料は“低抵抗”状態、例えば電気的に導通状態になる。低抵抗状態の可変抵抗材料３２の２端子間に印加される電圧が低下し、閾値電圧未満になると、可変抵抗材料は高抵抗状態になる。
【0030】
一例において、可変抵抗材料３２は、絶縁体と、絶縁体にイオン注入により導入されたドーパントを含む。絶縁体は、例えば、酸化物を含み、ＳｉＯ２或いはＳｉＯ２から実質的になる材料を含む。ドーパントは、一例において、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）を含む。「実質的になる（又は、構成される）」という記載及び同種の記載は、「実質的になる」構成要素が意図せぬ不純物を含有することを許容することを意味する。
【0031】
スイッチング素子ＳＥは、下部電極３１及び上部電極３３をさらに含み得る。図４は、そのような例を示す。可変抵抗材料３２は下部電極３１の上面上に位置し、上部電極３３は可変抵抗材料３２の上面上に位置する。
【0032】
ＭＴＪ素子ＭＴＪは、強磁性層３５、絶縁層３６、及び強磁性層３７を含む。例として、図４に示されるように、絶縁層３６は強磁性層３５の上面上に位置し、強磁性層３７は絶縁層３６の上面上に位置する。
【0033】
強磁性層３５は、強磁性を示す材料の層である。強磁性層３５は、強磁性層３５、絶縁層３６、及び強磁性層３７の界面を貫く方向に沿った磁化容易軸を有し、一例において、界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、一例において、界面と直交する方向に沿う磁化容易軸を有する。強磁性層３５の磁化の向きはメモリセルＭＣでのデータの読出し及び書込みによっても不変であることを意図されている。強磁性層３５は、いわゆる参照層として機能することができる。強磁性層３５は、複数の層を含んでいてもよい。以下、強磁性層３５は、参照層ＲＬと称される場合がある。
【0034】
絶縁層３６は、絶縁体の層である。絶縁層３６は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯから実質的に構成され、いわゆるトンネルバリア（ＴＢ）として機能する。
【0035】
強磁性層３７は、強磁性を示す材料の層である。強磁性層３７は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、ＣｏＦｅＢ又はＦｅＢから実質的に構成される。強磁性層３７は、強磁性層３５、絶縁層３６、及び強磁性層３７の界面を貫く方向に沿う磁化容易軸を有し、一例において、界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、一例において、界面と直交する方向に沿う磁化容易軸を有する。強磁性層３７の磁化の向きはメモリセルＭＣへのデータ書込みによって可変であり、強磁性層３７は、いわゆる記憶層（ＳＬ）として機能することができる。以下、強磁性層３７は、記憶層ＳＬと称される場合がある。
【0036】
記憶層ＳＬの磁化の向きが参照層ＲＬの磁化の向きと平行であると、ＭＴＪ素子ＭＴＪは、或る低い抵抗を有する。記憶層ＳＬの磁化の向きが参照層ＲＬの磁化の向きと反平行であると、ＭＴＪ素子ＭＴＪは、記憶層ＳＬの磁化の向きと参照層ＲＬの磁化の向きが反平行である場合の抵抗よりも高い抵抗を有する。
【0037】
記憶層ＳＬから参照層ＲＬに向かって或る大きさの電流Ｉｃｐ以上の大きさの電流が流れると、記憶層ＳＬの磁化の向きは参照層ＲＬの磁化の向きと平行になる。参照層ＲＬから記憶層ＳＬに向かって或る大きさの電流Ｉｃａｐ以上の大きさの電流が流れると、記憶層ＳＬの磁化の向きは参照層ＲＬの磁化の向きと反平行になる。
【0038】
ＭＴＪ素子ＭＴＪは、さらなる層を含んでいてもよい。
【0039】
図５は、第１実施形態の記憶装置のメモリセルの電圧と電流の特性の曲線の例を示す。グラフの横軸は、メモリセルＭＣの端子電圧（すなわち、両端の電位の差）の大きさを示す。グラフの縦軸は、メモリセルＭＣを流れる電流の大きさを対数スケールで示す。図５は、実際には現れない仮想的な特性を破線によって示す。図５は、メモリセルＭＣが低抵抗状態にある場合と高抵抗状態にある場合を示す。
【0040】
電圧が０から大きくされると、閾値電圧Ｖｔｈに達するまで、電流は増加し続ける。電圧が閾値電圧Ｖｔｈに達するまでは、メモリセルＭＣのスイッチング素子ＳＥはオフしており、すなわち、非導通である。
【0041】
電圧がさらに大きくされて、電圧が閾値電圧Ｖｔｈに達すると、すなわち、Ａ点に達すると、電圧と電流の関係は、不連続な変化を示し、点Ｂ１及び点Ｂ２に示される特性を示すようになる。点Ｂ１及び点Ｂ２での電流の大きさは、点Ａでの電流の大きさより大幅に大きい。この電流の急激な変化は、メモリセルＭＣのスイッチング素子ＳＥがオンしたことに基づく。点Ｂ１及び点Ｂ２における電流の大きさは、メモリセルＭＣのＭＴＪ素子ＭＴＪの抵抗状態に依存する。
【0042】
スイッチング素子ＳＥがオンしている状態、例えば、電圧と電流が点Ｂ１又は点Ｂ２及びそれらよりも高電圧の点に示される関係を示す状態から、電圧が小さくされると、電流は減少し続ける。
【0043】
電圧がさらに小さくされて、或る大きさに達すると、電圧と電流の関係は不連続な変化を示す。電圧と電流の関係が不連続性を示し始めるときの電圧は、メモリセルＭＣのＭＴＪ素子ＭＴＪの端子電圧に依存し、すなわち、ＭＴＪ素子ＭＴＪが高抵抗状態にあるか、低抵抗状態にあるかに依存する。ＭＴＪ素子ＭＴＪが低抵抗状態である場合、電圧と電流の関係は、点Ｃ１から不連続性を示す。ＭＴＪ素子ＭＴＪが高抵抗状態である場合、電圧と電流の関係は、点Ｃ２から不連続性を示す。電圧と電流の関係は、点Ｃ１及び点Ｃ２に達すると、それぞれ点Ｄ１及びＤ２に示される特性を示すようになる。点Ｄ１及び点Ｄ２での電流の大きさは、それぞれ、点Ｃ１及び点Ｃ２での電流の大きさより大幅に小さい。この電流の急激な変化は、メモリセルＭＣのスイッチング素子ＳＥがオフしたことに基づく。
【0044】
低抵抗状態のＭＴＪ素子ＭＴＪを含んだメモリセルＭＣの点Ｄ１での端子電圧は、低ホールド電圧ＶｈｄＬと称される。高抵抗状態のＭＴＪ素子ＭＴＪを含んだメモリセルＭＣの点Ｄ２での端子電圧は、高ホールド電圧ＶｈｄＨと称される。
【0045】
１．１．５．読出し回路
図６は、第１実施形態の記憶装置の読出し回路の構成要素及び構成要素の接続の例を示す。図６は、代表として、或る１つのメモリセルＭＣが選択されている状態を示す。すなわち、図１を参照して上記されているように、ロウ選択回路１４によって１つのワード線ＷＬが選択されている状態にされるとともに、カラム選択回路１５によって１つのビット線ＢＬが選択されている状態にされる。１つの選択されている状態のワード線ＷＬと１つの選択されている状態のビット線ＢＬと接続されている１つのメモリセルＭＣが選択されている状態になり、選択されている状態のメモリセルＭＣからデータが読み出される。そして、図６に示されるワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣは、選択されている状態にある。以下、選択されている状態のワード線ＷＬは、選択ワード線ＷＬと称される場合がある。選択されている状態のビット線ＢＬは、選択ビット線ＢＬと称される場合がある。選択されている状態のメモリセルＭＣは、選択メモリセルＭＣと称される場合がある。
図６は、第１実施形態の記憶装置の読出し回路の構成要素及び構成要素の接続の例を示す。図６は、代表として、或る１つのメモリセルＭＣが選択されている状態を示す。すなわち、図１を参照して上記されているように、ロウ選択回路１４によって１つのワード線ＷＬが選択されている状態にされるとともに、カラム選択回路１５によって１つのビット線ＢＬが選択されている状態にされる。１つの選択されている状態のワード線ＷＬと１つの選択されている状態のビット線ＢＬと接続されている１つのメモリセルＭＣが選択されている状態になり、選択されている状態のメモリセルＭＣからデータが読み出される。そして、図６に示されるワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣは、選択されている状態にある。以下、選択されている状態のワード線ＷＬは、選択ワード線ＷＬと称される場合がある。選択されている状態のビット線ＢＬは、選択ビット線ＢＬと称される場合がある。選択されている状態のメモリセルＭＣは、選択メモリセルＭＣと称される場合がある。
【0046】
図６に示されるように、読出し回路１７は、ロウ選択回路１４を介してワード線ＷＬと接続されている。ロウ選択回路１４は、スイッチＳＷ１を含む。
【0047】
スイッチＳＷ１は、一例において、ｐ型又はｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。又は、スイッチＳＷ１は、並列接続されているとともに、それぞれのゲートにおいて互いに反対の論理の（又は、相補の）信号を受け取るｐ型のＭＯＳＦＥＴとｎ型のＭＯＳＦＥＴである。スイッチＳＷ１は、信号Ｓ１を受け取る。スイッチＳＷ１は、ハイレベル又は“Ｈ”レベルの信号Ｓ１を受け取っている間、オン状態にあり、スイッチＳＷ１の一端と他端とが電気的に接続されている状態を維持する。スイッチＳＷ１は、ローレベル又は“Ｌ”レベルの信号Ｓ１を受け取っている間、オフ状態にあり、スイッチＳＷ１の一端と他端とが電気的に切断されている状態を維持する。
【0048】
ｎを２以上の整数として、後述のスイッチＳＷｎ及び信号Ｓｎについても同様である。すなわち、スイッチＳＷｎに対して、スイッチＳＷ１についての記述がスイッチＳＷｎに置き換えらえた記述が当てはまり、信号Ｓｎに対して、信号Ｓ１についての記述が信号Ｓｎに置き換えらえた記述が当てはまる。
【0049】
読出し回路１７は、また、カラム選択回路１５を介してビット線ＢＬと接続されている。カラム選択回路１５は、スイッチＳＷ２を含む。
【0050】
読出し回路１７は、センスアンプ回路ＳＡＣ、スイッチＳＷ３～ＳＷ７、容量ＣＰ１、配線Ｌ１及びＬ２、ダミービット線ＢＬｄｍｙ、並びに読出し制御回路ＲＣＣを含む。
【0051】
配線Ｌ１は、スイッチＳＷ１の一端と接続されている。スイッチＳＷ１は、他端においてワード線ＷＬと接続されている。
【0052】
スイッチＳＷ３は、一定の大きさのプリチャージ電圧ＶＰＲＣＨを受けるノードと、配線Ｌ１と、の間に接続されている。プリチャージ電圧ＶＰＲＣＨを受けるノードは、プリチャージ電圧ＶＰＲＣＨを供給するノードとして機能する。プリチャージ電圧ＶＰＲＣＨは、一例において、電圧生成回路１８から供給される。プリチャージ電圧ＶＰＲＣＨは、接地電圧ＶＳＳより高い。
【0053】
スイッチＳＷ４は、配線Ｌ１と、一定の大きさの非選択電圧ＶＵＳＥＬを受けるノードと、の間に接続されている。非選択電圧ＶＵＳＥＬを受けるノードは、非選択電圧ＶＵＳＥＬを供給するノードとして機能する。非選択電圧ＶＵＳＥＬは、一例において、電圧生成回路１８から供給される。非選択電圧ＶＵＳＥＬは、接地電圧ＶＳＳの大きさとプリチャージ電圧ＶＰＲＣＨの大きさとの間の大きさを有する。一例において、非選択電圧ＶＵＳＥＬは、プリチャージ電圧ＶＰＲＣＨの大きさの半分の大きさを有する。
【0054】
センスアンプ回路ＳＡＣは、供給される電圧に基づいて、データ読み出し対象の選択メモリセルＭＣに記憶されているデータを出力する。一例において、センスアンプ回路ＳＡＣは、オペアンプＯＰ及び抵抗Ｒ１を含む。オペアンプＯＰの非反転入力は、配線Ｌ１と接続されている。オペアンプＯＰの反転入力は、抵抗Ｒ１の一端と接続されている。抵抗Ｒ１の他端は、接地電圧ＶＳＳのノードと接続されている。オペアンプＯＰの反転入力は、一例において、高ホールド電圧ＶｈｄＨの大きさと低ホールド電圧ＶｈｄＬの大きさとの間の大きさの電位を有する。抵抗Ｒ１は、オペアンプＯＰの反転入力がそのような電位を有することを可能にする大きさを有する。
【0055】
配線Ｌ２は、スイッチＳＷ２の一端と接続されている。スイッチＳＷ２は、他端においてビット線ＢＬと接続されている。スイッチＳＷ５は、配線Ｌ２と非選択電圧ＶＵＳＥＬを受けるノードとの間に接続されている。
【0056】
スイッチＳＷ６は、配線Ｌ２とダミービット線ＢＬｄｍｙとの間に接続されている。容量ＣＰ１は、ダミービット線ＢＬｄｍｙと接地電圧ＶＳＳを受けるノードとの間に形成されている。容量ＣＰ１は、容量素子であってもよいし、ダミービット線ＢＬｄｍｙと、接地電圧ＶＳＳを受けるノードとの間の寄生容量であってもよい。容量素子は、２つの導電体と間の絶縁体を含む。導電体は、金属であってもよいし、不純物を導入された半導体であってもよい。
【0057】
スイッチＳＷ７は、ダミービット線ＢＬｄｍｙと読出し電圧ＲＤ１を受けるノードとの間に接続されている。読出し電圧ＲＤ１は、非選択電圧ＶＵＳＥＬより低い。一例において、読出し電圧ＲＤ１は、接地電圧ＶＳＳである。
【0058】
読出し制御回路ＲＣＣは、信号Ｓ１～Ｓ７を出力する。
【0059】
１．２．動作
図７は、第１実施形態の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。図７は、図６に示されるように或る１つのデータ読出し対象のメモリセルＭＣが選択されている状態について示す。すなわち、図６に示される選択メモリセルＭＣと接続されたスイッチＳＷ１及びＳＷ２はともにオンしている。また、図６に示されるワード線ＷＬ及びビット線ＢＬは、それぞれ、選択ワード線ＷＬ及び選択ビット線ＢＬである。図７に示される期間における動作は、データ読出し対象のメモリセルＭＣが選択されている状態で、データ読出しが開始すると、開始する。
図７は、第１実施形態の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。図７は、図６に示されるように或る１つのデータ読出し対象のメモリセルＭＣが選択されている状態について示す。すなわち、図６に示される選択メモリセルＭＣと接続されたスイッチＳＷ１及びＳＷ２はともにオンしている。また、図６に示されるワード線ＷＬ及びビット線ＢＬは、それぞれ、選択ワード線ＷＬ及び選択ビット線ＢＬである。図７に示される期間における動作は、データ読出し対象のメモリセルＭＣが選択されている状態で、データ読出しが開始すると、開始する。
【0060】
時刻ｔ１において、各信号、ノードの電圧、及び電流は、以下の状態を有する。信号Ｓ３及びＳ６は、ローレベルを有し、信号Ｓ４、Ｓ５、及びＳ７は、ハイレベルを有する。このため、スイッチＳＷ３～ＳＷ７は、以下に記述される状態にある。すなわち、スイッチＳＷ３及びＳＷ６は、オフしており、スイッチＳＷ４、ＳＷ５、及びＳＷ７は、オンしている。
【0061】
スイッチＳＷ３がオフしているとともにスイッチＳＷ４がオンしていることに基づいて、選択ワード線ＷＬは、非選択電圧ＶＵＳＥＬを受けており、よって、選択ワード線ＷＬの電位ＶＷＬ（選択ワード線電位ＶＷＬ）は、非選択電位ＶＵＳＥＬを有する。非選択電位ＶＵＳＥＬは、配線が非選択電圧ＶＵＳＥＬを印加されることによって有する大きさの電位であり、一例において、非選択電圧ＶＵＳＥＬの大きさと実質的に同じ大きさを有する。スイッチＳＷ５がオンしているとともにスイッチＳＷ６がオフしていることに基づいて、選択ビット線ＢＬは、非選択電圧ＶＵＳＥＬを受けており、よって、選択ビット線ＢＬの電位ＶＢＬ（選択ビット線電位ＶＢＬ）は、非選択電位ＶＵＳＥＬを有する。スイッチＳＷ６がオフしているとともにスイッチＳＷ７がオンしていることに基づいて、ダミービット線ＢＬｄｍｙは、読出し電圧ＶＲＤ１を受けており、よって、ダミービット線ＢＬｄｍｙの電位（ダミービット線電位ＶＢＬｄｍｙ）は、読出し電位ＶＲＤ１を有する。読出し電位ＶＲＤ１は、配線が読出し電圧ＶＲＤ１を印加されることによって有する大きさの電位であり、一例において、読出し電圧ＶＲＤ１の大きさと実質的に同じ大きさを有する。
【0062】
時刻ｔ２において、信号Ｓ３がハイレベルとされるとともに、信号Ｓ４がローレベルとされる。このときの読出し回路１７中の構成要素の状態が図８に示されている。図８に示されるように、スイッチＳＷ３がオンしているとともに、スイッチＳＷ４がオフしている。よって、選択ワード線ＷＬは、プリチャージ電圧ＶＰＲＣＨを受けるノードに接続されている。これに基づいて、図７に示されるように、時刻ｔ２から、選択ワード線電位ＶＷＬは上昇し、プリチャージ電位ＶＰＲＣＨに到達する。プリチャージ電位ＶＰＲＣＨは、配線がプリチャージ電圧ＶＰＲＣＨを印加されることによって有する大きさの電位であり、一例において、プリチャージ電圧ＶＰＲＣＨの大きさと実質的に同じ大きさを有する。
【0063】
時刻ｔ３において、信号Ｓ３がローレベルとされる。これにより、スイッチＳＷ３はオフし、選択ワード線ＷＬは、電気的にフローティングする。選択ワード線電位ＶＷＬは、時刻ｔ３以降も、プリチャージ電位ＶＰＲＣＨに留まる。
【0064】
時刻ｔ４において、信号Ｓ５がローレベルとされ、信号Ｓ６がハイレベルとされ、信号Ｓ７がローレベルとされる。このときの読出し回路１７中の構成要素の状態が図９に示されている。図９に示されるように、スイッチＳＷ５がオフしていることにより、配線Ｌ２は、非選択電圧ＶＵＳＥＬを受けない。また、スイッチＳＷ７がオフしていることにより、ダミービット線ＢＬｄｍｙは読出し電圧ＶＲＤ１を受けない。そして、スイッチＳＷ６がオンしていることにより、配線Ｌ２とダミービット線ＢＬｄｍｙは接続されている。よって、選択ビット線ＢＬ及びダミービット線ＢＬｄｍｙは、互いに接続されているとともに、電気的にフローティングしている。このため、選択ビット線ＢＬとダミービット線ＢＬｄｍｙとの間でチャージシェアが起こる。このことに基づいて、図７に示されるように、選択ビット線電位ＶＢＬは下降するとともに、ダミービット線電位ＶＢＬｄｍｙは上昇する。チャージシェアによる電位の変化は素早く、よって、選択ビット線電位ＶＢＬは素早く下降する。
【0065】
時刻ｔ５において、選択ワード線電位ＶＷＬと選択ビット線電位ＶＢＬとの差が、閾値電圧Ｖｔｈに達する。これにより、選択メモリセルＭＣのスイッチング素子ＳＥは、オンする。よって、選択ワード線ＷＬは、選択メモリセルＭＣ中のオンしているスイッチング素子ＳＥを介して、選択ビット線ＢＬと電気的に接続される。これにより、選択ワード線ＷＬは、放電する。選択ワード線ＷＬの放電によって、選択ワード線ＷＬから選択ビット線ＢＬに向かってセル電流が流れる。
【0066】
選択ワード線ＷＬ及び選択ビット線ＢＬは、電気的にフローティングしている。このため、選択ワード線電位ＶＷＬは、セル電流が流れることによる放電によって、時間の経過とともに下降する。同様に、選択ビット線電位ＶＢＬは、セル電流による充電によって、時間の経過とともに上昇する。このとき、選択ワード線電位ＶＷＬの下降は、選択メモリセルＭＣのＭＴＪ素子ＭＴＪの状態に基づいて、異なる速度で下降する。選択メモリセルＭＣのＭＴＪ素子ＭＴＪが高抵抗状態である場合の選択ワード線電位ＶＷＬは、選択メモリセルＭＣのＭＴＪ素子ＭＴＪが低抵抗状態である場合の選択ワード線電位ＶＷＬの下降より緩やかに下降する。
【0067】
時刻ｔ６において、選択ワード線電位ＶＷＬは、選択メモリセルＭＣのＭＴＪ素子ＭＴＪの抵抗状態に基づく大きさになる。すなわち、選択ワード線電位ＶＷＬの下降と選択ビット線電位ＶＢＬの上昇により、選択ワード線電位ＶＷＬと選択ビット線電位ＶＢＬの差が低下する。これにより、選択メモリセルＭＣの端子電圧が、或る大きさになると、選択メモリセルＭＣのスイッチング素子ＳＥがオフする。この結果、選択ワード線電位ＶＷＬの下降及び選択ビット線電位ＶＢＬの上昇が停止し、或る大きさを有するようになる。具体的には、以下の通りである。
【0068】
選択メモリセルＭＣのＭＴＪ素子ＭＴＪが低抵抗状態である場合、選択ワード線電位ＶＷＬと選択ビット線電位ＶＢＬの差が低ホールド電圧ＶｈｄＬとなると、選択メモリセルＭＣのスイッチング素子ＳＥはオフする。また、選択ビット線電位ＶＢＬの上昇は停止し、選択ビット線電位ＶＢＬは或る大きさを有するようになる。選択メモリセルＭＣのスイッチング素子ＳＥのオフにより、選択ワード線電位ＶＷＬの下降は停止し、選択ワード線電位ＶＷＬは或る大きさの電位Ｖ１を有するようになる。
【0069】
一方、選択メモリセルＭＣのＭＴＪ素子ＭＴＪが高抵抗状態である場合、選択ワード線電位ＶＷＬと選択ビット線電位ＶＢＬの差が高ホールド電圧ＶｈｄＨとなると、選択メモリセルＭＣのスイッチング素子ＳＥはオフする。また、選択ビット線電位ＶＢＬの上昇は停止し、選択ビット線電位ＶＢＬは或る大きさを有するようになる。選択メモリセルＭＣのスイッチング素子ＳＥのオフにより、選択ワード線電位ＶＷＬの下降は停止し、選択ワード線電位ＶＷＬは或る大きさの電位Ｖ２を有するようになる。電位Ｖ２は、電位Ｖ１より高い。
【0070】
ダミービット線ＢＬｄｍｙは、選択ビット線ＢＬと接続されているため、ダミービット線電位ＶＢＬｄｍｙは、選択ビット線電位ＶＢＬの大きさと同じ大きさを有する。
【0071】
時刻ｔ６において、選択メモリセルＭＣのスイッチング素子ＳＥがオフすることに基づいて、セル電流は、０になる。
【0072】
時刻ｔ６以降、センスアンプ回路ＳＡＣから、選択ワード線電位ＶＷＬに基づいて定まる、選択メモリセルＭＣが記憶していたと判断されるデータが出力される。一例において、選択ワード線電位ＶＷＬが電位Ｖ２である場合、すなわち、選択ワード線電位ＶＷＬと選択ビット線電位ＶＢＬとの差が高ホールド電圧ＶｈｄＨである場合、センスアンプ回路ＳＡＣは、ハイレベルの信号を出力する。選択ワード線電位ＶＷＬが電位Ｖ１である場合、すなわち、選択ワード線電位ＶＷＬと選択ビット線電位ＶＢＬとの差が低ホールド電圧ＶｈｄＬである場合、センスアンプ回路ＳＡＣは、ローレベルの信号を出力する。
【0073】
１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、高速で動作するとともに余分な電流の消費を抑制できる記憶装置が提供されることができる。
第１実施形態によれば、以下に記述されるように、高速で動作するとともに余分な電流の消費を抑制できる記憶装置が提供されることができる。
【0074】
図１０は、参考用の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。参考用の記憶装置１ｒの読出し回路１７ｒは、第１実施形態の記憶装置１の読出し回路１７の容量ＣＰ１、ダミービット線ＢＬｄｍｙ、及びスイッチＳＷ６を有しない点で、読出し回路１７と異なる。図１０及び以下の記述は、選択メモリセルＭＣのＭＴＪ素子ＭＴＪが高抵抗状態にある例に基づく。しかしながら、低抵抗状態のケースについても、高抵抗状態のケースと言及される電圧が異なるのみで、同じ現象が生じる。
【0075】
図１０に示されるように、時刻ｔ４において、信号Ｓ７がハイレベルとされる。これにより、スイッチＳＷ７がオンし、記憶装置１ｒの選択ビット線電位ＶＢＬｒは、読出し電圧ＶＲＤ１を受けるノードからの電圧の印加によって低下する。しかしながら、配線Ｌ２は、配線Ｌ１と異なり、大きな容量が付加されており、よって、選択ビット線電位ＶＢＬｒの下降は遅い。このため、時刻ｔ４から、選択ワード線電位ＶＷＬｒと選択ビット線電位ＶＢＬｒの差が閾値電圧Ｖｔｈとなる時刻ｔ１１までの期間が長く、ひいては、選択ワード線電位ＶＷＬｒと選択ビット線電位ＶＢＬｒの差が高ホールド電圧ＶｈｄＨになる時刻ｔ１２までの期間が長い。これは、記憶装置１ｒの高速なデータ読出しを妨げる。
【0076】
また、選択ビット線電位ＶＢＬｒの下降が遅いことに基づいて、以下の現象が起き得る。まず、時刻ｔ１１において、選択ワード線電位ＶＷＬｒと選択ビット線電位ＶＢＬｒの差が閾値電圧Ｖｔｈになり、選択ワード線電位ＶＷＬｒが急速に下降する。時刻ｔ１２において、選択ワード線電位ＶＷＬｒと選択ビット線電位ＶＢＬｒの差が高ホールド電圧ＶｈｄＨとなり、選択メモリセルＭＣのスイッチング素子ＳＥはオフする。これにより、選択ワード線電位ＶＷＬｒの低下は停止し、一方、選択ビット線電位ＶＢＬｒの低下は継続する。このため、時刻ｔ１３で、選択ワード線電位ＶＷＬｒと選択ビット線電位ＶＢＬｒの差が、再び、閾値電圧Ｖｔｈとなる。このため、選択メモリセルＭＣのスイッチング素子ＳＥが意図せずにオンする。以下、このようなスイッチング素子ＳＥの意図しないオンは、再オンと称される場合がある。再オンによって、意図せずにセル電流が流れる。このセル電流は、記憶装置１ｒの消費電流を増加させる。
【0077】
再オンを回避するために、時刻ｔ１１の後に、スイッチＳＷ７をオフするとともにスイッチＳＷ５をオンすることが考えられる。こうすることにより、選択ビット線ＢＬｒに非選択電圧ＶＵＳＥＬが印加され、これにより、選択ビット線電位ＶＢＬｒは、上昇する。しかしながら、制御が複雑である。
【0078】
第１実施形態によれば、読出し回路１７は、配線Ｌ２と接続されることができるとともに読出し電圧ＶＲＤ１を受けることができるダミービット線ＢＬｄｍｙを含む。そして、選択ビット線ＢＬが電気的にフローティングしている間に、選択ビット線ＢＬが読出し電位ＶＲＤ１を有するダミービット線ＢＬｄｍｙと接続される。これにより、選択ビット線電位ＶＢＬの下降は、選択ビット線ＢＬとダミービット線ＢＬｄｍｙとの間のチャージシェアによって行われる。一般に、配線の電位のチャージシェアによる変化は、配線に電圧生成回路及びドライバなどの回路からの電圧を印加することによって配線の電位が変化する速度より速い。このため、第１実施形態の記憶装置１において選択ワード線電位ＶＷＬと選択ビット線電位ＶＢＬの差が高ホールド電圧ＶｈｄＨ又は低ホールド電圧ＶｈｄＬとなる時刻ｔ６は、記憶装置１ｒにおいて選択ワード線電位ＶＷＬｒと選択ビット線電位ＶＢＬｒの差が高ホールド電圧ＶｈｄＨ又は低ホールド電圧ＶｈｄＬとなる時刻ｔ１２より早く到来する。よって、記憶装置１は、高速にデータを読み出すことができる。
【0079】
また、選択ビット線電位ＶＢＬの下降が選択ビット線ＢＬとダミービット線ＢＬｄｍｙとのチャージシェアによって行われるため、時刻ｔ５において選択メモリセルＭＣのスイッチング素子ＳＥがオフすると、選択ビット線電位ＶＢＬは、上昇する。よって、選択メモリセルＭＣのスイッチング素子ＳＥの再オンは回避される。このため、余分な電流の消費が回避される。
【0080】
また、選択ビット線電位ＶＢＬの下降が選択ビット線ＢＬとダミービット線ＢＬｄｍｙとのチャージシェアによって行われるため、選択ビット線電位ＶＢＬは、時刻ｔ５から、外部からの操作なしに、上昇する。すなわち、例えば、選択ビット線ＢＬを非選択電圧ＶＵＳＥＬを受けるノードに接続するような動作は不要である。よって、再オンの抑制が簡易に行われることが可能である。
【0081】
１．４．変形例
信号Ｓ７が時刻ｔ１から時刻ｔ４までＨであることは必須ではない。時刻ｔ４までに、ダミービット線ＢＬｄｍｙの電位が読出し電圧ＶＲＤ１となっていればよい。よって、信号Ｓ７は、時刻ｔ１において、ローレベルとされているとともに時刻ｔ４までにハイレベルとされることができる。
信号Ｓ７が時刻ｔ１から時刻ｔ４までＨであることは必須ではない。時刻ｔ４までに、ダミービット線ＢＬｄｍｙの電位が読出し電圧ＶＲＤ１となっていればよい。よって、信号Ｓ７は、時刻ｔ１において、ローレベルとされているとともに時刻ｔ４までにハイレベルとされることができる。
【0082】
２．第２実施形態
第２実施形態は、選択ビット線電位ＶＢＬの制御の点で、第１実施形態と異なる。
第２実施形態は、選択ビット線電位ＶＢＬの制御の点で、第１実施形態と異なる。
【0083】
【0084】
第２実施形態の記憶装置１ｂの読出し回路１７ｂは、第１実施形態の記憶装置１の読出し回路１７に含まれる構成要素に加えて、スイッチＳＷ８を含む。スイッチＳＷ８は、配線Ｌ２と読出し電圧ＶＲＤ１を受けるノードとの間に接続されている。スイッチＳＷ８は、信号Ｓ８を受け取る。信号Ｓ８は、読出し制御回路ＲＣＣｂから供給される。
【0085】
図１２は、第２実施形態の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。図１２は、図１１に示されるように或る１つの読出し対象のメモリセルＭＣが選択されている状態について示す。すなわち、図１１に示される選択メモリセルＭＣと接続されたスイッチＳＷ１及びＳＷ２はともにオンしている。また、図１１に示されるワード線ＷＬ及びビット線ＢＬは、それぞれ、選択ワード線ＷＬ及び選択ビット線ＢＬである。図１２に示される期間における動作は、データ読出し対象のメモリセルＭＣが選択されている状態で、データ読出しが開始すると、開始する。
【0086】
図１２に示されるように、信号Ｓ８は、信号Ｓ６と同じ論理レベルを有する。このため、時刻ｔ１から時刻ｔ４まで、信号Ｓ８は、ローレベルを有する。よって、スイッチＳＷ８はオフしており、選択ビット線ＢＬは、読出し電圧ＶＲＤ１を受けていない。
【0087】
時刻ｔ４において、信号Ｓ８はハイレベルとされる。これにより、スイッチＳＷ８はオンし、選択ビット線ＢＬは、読出し電圧ＶＲＤ１を受ける。このため、時刻ｔ５において選択ワード線電位ＶＷＬと選択ビット線電位ＶＢＬの差が閾値電圧Ｖｔｈに達するとともに選択メモリセルＭＣを介して選択ビット線ＢＬに電流が流入し始める後も、選択ビット線電位ＶＢＬは下降する。選択ワード線電位ＶＷＬと選択ビット線電位ＶＢＬの差は、選択メモリセルＭＣのＭＴＪ素子ＭＴＪが高抵抗状態のケースにおいて、時刻ｔ２１において、高ホールド電圧ＶｈｄＨに達する。また、選択ワード線電位ＶＷＬと選択ビット線電位ＶＢＬの差は、選択メモリセルＭＣのＭＴＪ素子ＭＴＪが低抵抗状態のケースにおいて、時刻ｔ２１において、低ホールド電圧ＶｈｄＬに達する。
【0088】
時刻ｔ２２において、信号Ｓ５及びＳ７がハイレベルとされるとともに、信号Ｓ６及びＳ８がローレベルとされる。これにより、選択ビット線電位ＶＢＬは、非選択電位ＶＵＳＥＬとなる。
【0089】
第２実施形態によれば、第１実施形態と同じく、読出し回路１７ｂは、配線Ｌ２と接続されることができるとともに読出し電圧ＶＲＤ１を受けることができるダミービット線ＢＬｄｍｙを含む。そして、選択ビット線ＢＬが電気的にフローティングしている間に、選択ビット線ＢＬが読出し電位ＶＲＤ１を有するダミービット線ＢＬｄｍｙと接続される。よって、第１実施形態と同じ利点を得られる。
【0090】
また、第２実施形態によれば、選択ビット線ＢＬは、チャージシェアの開始とともに、読出し電圧ＶＲＤ１を受ける。よって、選択ビット線電位ＶＢＬは、読出し電圧ＶＲＤ１へと制御されることができる。このことは、選択ビット線ＢＬを電気的にフローティングに維持することによって選択ビット線電位ＶＢＬの変動を自然な振る舞いのままとする場合よりも、選択ビット線電位ＶＢＬを状況によらずにより安定させることを可能にする。
【0091】
３．第３実施形態
第３実施形態は、第１実施形態に付加的に実施され、選択ワード線電位ＶＷＬの制御に関する。
第３実施形態は、第１実施形態に付加的に実施され、選択ワード線電位ＶＷＬの制御に関する。
【0092】
【0093】
第３実施形態の記憶装置１ｃの読出し回路１７ｃは、第１実施形態の記憶装置１に含まれる構成要素に加えて、スイッチＳＷ１１、容量ＣＰ２、並びにダミーワード線ＷＬｄｍｙを含む。スイッチＳＷ３は、第１実施形態でのプリチャージ電圧ＶＰＲＣＨを受けるノードに代えて、ダミーワード線ＷＬｄｍｙと接続されている。
【0094】
スイッチＳＷ１１は、プリチャージ電圧ＶＰＲＣＨを受けるノードとダミーワード線ＷＬｄｍｙとの間に接続されている。スイッチＳＷ１１は、信号Ｓ１１を受け取る。信号Ｓ１１は、読出し制御回路ＲＣＣｃから供給される。
【0095】
容量ＣＰ２は、ダミーワード線ＷＬｄｍｙと接地電圧ＶＳＳのノードとの間に形成されている。容量ＣＰ２は、容量素子であってもよいし、ダミービット線ＢＬｄｍｙと、接地電圧ＶＳＳを受けるノードとの間の寄生容量であってもよい。
【0096】
図１４は、第３実施形態の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。図１４は、図１３に示されるように或る１つの読出し対象のメモリセルＭＣが選択されている状態について示す。すなわち、図１３に示される選択メモリセルＭＣと接続されたスイッチＳＷ１及びＳＷ２はともにオンしている。また、図１４に示されるワード線ＷＬ及びビット線ＢＬは、それぞれ、選択ワード線ＷＬ及び選択ビット線ＢＬである。図１４に示される期間における動作は、データ読出し対象のメモリセルＭＣが選択されている状態で、データ読出しが開始すると、開始する。
【0097】
図１４に示されるように、時刻ｔ１において、信号Ｓ１１はハイレベルを有する。このため、ダミーワード線ＷＬｄｍｙは、プリチャージ電圧ＶＰＲＣＨを受けるノードと接続されており、プリチャージ電位ＶＰＲＣＨを有する。
【0098】
時刻ｔ２において、信号Ｓ１１がローレベルとされるとともに、信号Ｓ３がハイレベルとされる。これにより、配線Ｌ１とダミーワード線ＷＬｄｍｙとの間でチャージシェアが起こる。よって、配線Ｌ１の電位は、時刻ｔ２から速やかにプリチャージ電位ＶＰＲＣＨまで上昇する。
【0099】
第３実施形態によれば、第１実施形態と同じく、読出し回路１７ｃは、配線Ｌ２と接続されることができるとともに読出し電圧ＶＲＤ１を受けることができるダミービット線ＢＬｄｍｙを含む。そして、選択ビット線ＢＬが電気的にフローティングしている間に、選択ビット線ＢＬが読出し電位ＶＲＤ１を有するダミービット線ＢＬｄｍｙと接続される。よって、第１実施形態と同じ利点を得られる。
【0100】
また、第３実施形態によれば、読出し回路１７ｃは、配線Ｌ１と接続されることができるとともにプリチャージ電圧ＶＰＲＣＨを受けることができるダミーワード線ＷＬｄｍｙを含む。そして、選択ワード線ＷＬがプリチャージされるタイミングで、選択ワード線ＷＬとダミーワード線ＷＬｄｍｙが接続される。これにより、選択ワード線ＷＬが速やかにプリチャージされることが可能である。
【0101】
第３実施形態は、第２実施形態と組み合わせられてもよい。
【0102】
４．第４実施形態
第４実施形態は、第１乃至第３実施形態に適用され、メモリセルの配列の構造及びこれに関連する点において、第１乃至第３実施形態と異なる。
第４実施形態は、第１乃至第３実施形態に適用され、メモリセルの配列の構造及びこれに関連する点において、第１乃至第３実施形態と異なる。
【0103】
４．１．構成
図１５は、第４実施形態のメモリセルアレイ１１の回路図である。図１５に示されるように、メモリセルアレイ１１中には、Ｍ＋１本のワード線ＷＬＡ（ＷＬＡ＿０、ＷＬＡ＿１、…、ＷＬＡ＿Ｍ）及びＭ＋１本のワード線ＷＬＢ（ＷＬＢ＿０、ＷＬＢ＿１、…、ＷＬＢ＿Ｍ）が位置している。メモリセルアレイ１１にはまた、Ｎ＋１本のビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、…、ＢＬ＿Ｎ）が位置している。
図１５は、第４実施形態のメモリセルアレイ１１の回路図である。図１５に示されるように、メモリセルアレイ１１中には、Ｍ＋１本のワード線ＷＬＡ（ＷＬＡ＿０、ＷＬＡ＿１、…、ＷＬＡ＿Ｍ）及びＭ＋１本のワード線ＷＬＢ（ＷＬＢ＿０、ＷＬＢ＿１、…、ＷＬＢ＿Ｍ）が位置している。メモリセルアレイ１１にはまた、Ｎ＋１本のビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、…、ＢＬ＿Ｎ）が位置している。
【0104】
各メモリセルＭＣＡは、１つのビット線ＢＬと１つのワード線ＷＬＡとに接続されている。すなわち、各ビット線ＢＬと、１つのワード線ＷＬＡとの間に、１つのメモリセルＭＣＡが接続されている。各メモリセルＭＣＡは、１つのＭＴＪ素子ＭＴＪＡ及び１つのスイッチング素子ＳＥＡを含む。各メモリセルＭＣＡにおいて、１つのＭＴＪ素子ＭＴＪＡと１つのスイッチング素子ＳＥＡは、直列に接続されている。各ＭＴＪ素子ＭＴＪＡは、１つのビット線ＢＬと接続されている。各スイッチング素子ＳＥＡは、１つのワード線ＷＬＡと接続されている。
【0105】
同様に、各メモリセルＭＣＢは、１つのビット線ＢＬと１つのワード線ＷＬＢとに接続されている。すなわち、各ビット線ＢＬと、１つのワード線ＷＬＢとの間に、１つのメモリセルＭＣＢが接続されている。各メモリセルＭＣＢは、１つのＭＴＪ素子ＭＴＪＢ及び１つのスイッチング素子ＳＥＢを含む。各メモリセルＭＣＢにおいて、１つのＭＴＪ素子ＭＴＪＢと１つのスイッチング素子ＳＥＢは、直列に接続されている。各ＭＴＪ素子ＭＴＪＢは、１つのビット線ＢＬと接続されている。各スイッチング素子ＳＥＢは、１つのワード線ＷＬＢと接続されている。
【0106】
図１６は、第４実施形態の記憶装置の一部の斜視図である。図１６に示されるように、メモリセルアレイ１１は、第１実施形態の図３に示される構造に加えて、導電体２３及びメモリセルＭＣＢを含む。導電体２１と導電体２２の間のメモリセルＭＣは、メモリセルＭＣＡとして機能する。メモリセルＭＣＡのＭＴＪ素子ＭＴＪは、ＭＴＪ素子ＭＴＪＡとして機能する。メモリセルＭＣＡのスイッチング素子ＳＥは、スイッチング素子ＳＥＡとして機能する。
【0107】
導電体２３は、直線の形状を有し、ｘ方向に延び、ｙ方向に並ぶ。各導電体２３は、１つのワード線ＷＬＢとして機能する。導電体２３は、導電体２２よりｚ方向に位置する。
【0108】
導電体２３と導電体２２の交点の各々に１つのメモリセルＭＣＢが設けられている。メモリセルＭＣＢは、ｘｙ平面に沿って行列状に配列されている。各メモリセルＭＣＢは、スイッチング素子ＳＥＢとして機能する構造と、ＭＴＪ素子ＭＴＪＢとして機能する構造を含む。スイッチング素子ＳＥＢとして機能する構造及びＭＴＪ素子ＭＴＪＢとして機能する構造は、各々、１又は複数の層を含む。例えば、ＭＴＪ素子ＭＴＪＢとして機能する構造は、スイッチング素子ＳＥＢとして機能する構造の上面上に位置する。メモリセルＭＣＢの下面は、１つの導電体２３の上面と接している。メモリセルＭＣＢの上面は、１つの導電体２２の下面と接している。
【0109】
【0110】
第４実施形態の記憶装置１ｄの読出し回路１７ｄは、図６に示されるように第１実施形態の読出し回路１７に含まれる構成要素に加えて、センスアンプ回路ＳＡＣ２、並びにスイッチＳＷ２３及びＳＷ２７をさらに含む。
【0111】
読出し回路１７ｄの中の構成要素のうち、図６に示される構成要素は、メモリセルＭＣＡからデータを読み出すために使用される。すなわち、第４実施形態では、第１実施形態において図６を参照して上記されているメモリセルＭＣ及びワード線ＷＬは、それぞれ、メモリセルＭＣＡ及びワード線ＷＬＡである。
【0112】
【0113】
図１７に示されるように、読出し回路１７ｄは、ロウ選択回路１４を介してワード線ＷＬＢと接続されている。
【0114】
スイッチＳＷ２３は、読出し電圧ＶＲＤ１を受けるノードと、配線Ｌ１と、の間に接続されている。
【0115】
センスアンプ回路ＳＡＣ２は、第１実施形態のセンスアンプ回路ＳＡＣと同様に、オペアンプＯＰを含み、一方、センスアンプ回路ＳＡＣでの抵抗Ｒ１に代えて抵抗Ｒ２を含む。センスアンプ回路ＳＡＣ２は、オペアンプＯＰの非反転入力において、配線Ｌ１と接続されている。
【0116】
スイッチＳＷ２７は、ダミービット線ＢＬｄｍｙと、プリチャージ電圧ＶＰＲＣＨを受けるノードとの間に接続されている。
【0117】
読出し制御回路ＲＣＣｄは、第１実施形態の読出し制御回路ＲＣＣの機能に加えて、信号Ｓ２３及びＳ２７を出力する。
【0118】
４．２．動作
メモリセルＭＣＢからのデータ読出しの概要は、メモリセルＭＣＡからのデータ読出し、すなわち、第１実施形態において図７を参照して上記されている動作の概要と、ワード線ＷＬ及びビット線ＢＬの電位の逆転を除いて、同じである。
メモリセルＭＣＢからのデータ読出しの概要は、メモリセルＭＣＡからのデータ読出し、すなわち、第１実施形態において図７を参照して上記されている動作の概要と、ワード線ＷＬ及びビット線ＢＬの電位の逆転を除いて、同じである。
【0119】
図１８は、第４実施形態の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。図１８は、図１７に示されるように或る１つのデータ読出し対象のメモリセルＭＣＢが選択されている状態について示す。すなわち、図６に示される選択メモリセルＭＣＢと接続されているスイッチＳＷ１及びＳＷ２はともにオンしている。また、図１７に示されるワード線ＷＬＢ及びビット線ＢＬは、それぞれ、選択ワード線ＷＬＢ及び選択ビット線ＢＬである。図１８に示される期間における動作は、データ読出し対象のメモリセルＭＣＢが選択されている状態で、データ読出しが開始すると、開始する。
【0120】
信号Ｓ２３、Ｓ４、Ｓ５、Ｓ６、及びＳ２７のレベルの変化は、図７に示される第１実施形態での信号Ｓ３、Ｓ４、Ｓ５、Ｓ６、及びＳ７のレベルの変化と、それぞれ、同じである。
【0121】
時刻ｔ３１において、信号Ｓ２３はローレベルであり、信号Ｓ４はハイレベルである。このため、スイッチＳＷ２３は、オフしており、スイッチＳＷ４は、オンしている。よって、選択ワード線ＷＬＢは、非選択電圧ＶＵＳＥＬを受けており、よって、選択ワード線ＷＬＢの電位ＶＷＬＢ（選択ワード線電位ＶＷＬＢ）は、非選択電位ＶＵＳＥＬを有する。
【0122】
信号Ｓ５はハイレベルであり、信号Ｓ６はローレベルである。このため、スイッチＳＷ５はオンしており、スイッチＳＷ６はオフしている。よって、選択ビット線ＢＬは、非選択電位ＶＵＳＥＬを有する。
【0123】
信号Ｓ２７がハイレベルであることに基づいて、スイッチＳＷ２７がオンしている。よって、ダミービット線ＢＬｄｍｙは、プリチャージ電圧ＶＰＲＣＨを受けており、よって、ダミービット線電位ＶＢＬｄｍｙは、プリチャージ電位ＶＰＲＣＨを有する。
【0124】
時刻ｔ３２において、信号Ｓ２３がハイレベルとされるとともに、信号Ｓ４がローレベルとされる。これにより、スイッチＳＷ２３はオンし、スイッチＳＷ４はオフする。よって、選択ワード線ＷＬＢは、読出し電圧ＶＲＤ１を受けるノードに接続される。これに基づいて、時刻ｔ３２から、選択ワード線電位ＶＷＬＢは下降し、読出し電位ＶＲＤ１に到達する。
【0125】
時刻ｔ３３において、信号Ｓ２３がローレベルとされる。これにより、スイッチＳＷ２３はオフし、選択ワード線ＷＬＢは、電気的にフローティングする。選択ワード線電位ＶＷＬＢは、時刻ｔ３３以降も、読出し電位ＶＲＤ１に留まる。
【0126】
時刻ｔ３４において、信号Ｓ５がローレベルとされ、信号Ｓ６がハイレベルとされ、信号Ｓ２７がローレベルとされる。これにより、スイッチＳＷ５はオフし、スイッチＳＷ６はオンし、スイッチＳＷ２７はオフする。スイッチＳＷ５がオフすることにより、配線Ｌ２は、非選択電圧ＶＵＳＥＬを受けない。また、スイッチＳＷ２７がオフすることにより、ダミービット線ＢＬｄｍｙはプリチャージ電圧ＶＰＲＣＨを受けない。そして、スイッチＳＷ６がオンすることにより、配線Ｌ２とダミービット線ＢＬｄｍｙは接続されている。よって、選択ビット線ＢＬ及びダミービット線ＢＬｄｍｙは、互いに接続されているとともに、電気的にフローティングしている。このため、選択ビット線ＢＬとダミービット線ＢＬｄｍｙとの間でチャージシェアが起こる。このことに基づいて、図１８に示されるように、選択ビット線電位ＶＢＬは上昇するとともに、ダミービット線電位ＶＢＬｄｍｙは下降する。
【0127】
時刻ｔ３５において、選択ワード線電位ＶＷＬＢと選択ビット線電位ＶＢＬとの差が、閾値電圧Ｖｔｈに達する。これにより、選択メモリセルＭＣＢのスイッチング素子ＳＥＢはオンし、選択ワード線ＷＬＢは充電される。選択ワード線ＷＬＢの充電によって、選択ビット線ＢＬから選択ワード線ＷＬＢに向かってセル電流が流れる。
【0128】
選択ワード線ＷＬＢ及び選択ビット線ＢＬは、電気的にフローティングしている。このため、選択ワード線電位ＶＷＬＢは、セル電流が流れることによる充電によって、時間の経過とともに上昇する。同様に、選択ビット線電位ＶＢＬは、セル電流による放電によって、時間の経過とともに下降する。このとき、選択メモリセルＭＣＢのＭＴＪ素子ＭＴＪＢが高抵抗状態である場合の選択ワード線電位ＶＷＬＢは、選択メモリセルＭＣＢのＭＴＪ素子ＭＴＪＢが低抵抗状態である場合の選択ワード線電位ＶＷＬＢの上昇より緩やかに上昇する。
【0129】
時刻ｔ３６において、選択メモリセルＭＣＢのＭＴＪ素子ＭＴＪＢが低抵抗状態である場合、選択ワード線電位ＶＷＬＢと選択ビット線電位ＶＢＬの差が低ホールド電圧ＶｈｄＬとなると、選択メモリセルＭＣＢのスイッチング素子ＳＥＢはオフする。これにより、選択ビット線電位ＶＢＬの下降は停止するとともに選択ワード線電位ＶＷＬＢの上昇は停止する。この結果、選択ワード線電位ＶＷＬＢは或る大きさの電位Ｖ３を有するようになる。
【0130】
一方、選択メモリセルＭＣＢのＭＴＪ素子ＭＴＪＢが高抵抗状態である場合、選択ワード線電位ＶＷＬＢと選択ビット線電位ＶＢＬの差が高ホールド電圧ＶｈｄＨとなると、選択メモリセルＭＣＢのスイッチング素子ＳＥＢはオフする。これにより、選択ビット線電位ＶＢＬの下降は停止するとともに選択ワード線電位ＶＷＬＢの上昇は停止する。この結果、選択ワード線電位ＶＷＬＢは或る大きさの電位Ｖ４を有するようになる。電位Ｖ４は、電位Ｖ３より低い。
【0131】
ダミービット線ＢＬｄｍｙは、選択ビット線ＢＬと接続されているため、ダミービット線電位ＶＢＬｄｍｙは、選択ビット線電位ＶＢＬの大きさと同じ大きさを有する。
【0132】
時刻ｔ３６において、選択メモリセルＭＣＢのスイッチング素子ＳＥＢがオフすることに基づいて、セル電流は、０になる。
【0133】
時刻ｔ３６以降、センスアンプ回路ＳＡＣ２から、選択ワード線電位ＶＷＬＢに基づいて定まる、選択メモリセルＭＣＢが記憶していたと判断されるデータが出力される。
【0134】
４．３．利点
第４実施形態によれば、第１実施形態と同じく、読出し回路１７ｄは、配線Ｌ２と接続されることができるとともに読出し電圧ＶＲＤ１を受けることができるダミービット線ＢＬｄｍｙを含む。そして、選択ビット線ＢＬが電気的にフローティングしている間に、選択ビット線ＢＬが読出し電位ＶＲＤ１を有するダミービット線ＢＬｄｍｙと接続される。よって、第１実施形態と同じ利点を得られる。
第４実施形態によれば、第１実施形態と同じく、読出し回路１７ｄは、配線Ｌ２と接続されることができるとともに読出し電圧ＶＲＤ１を受けることができるダミービット線ＢＬｄｍｙを含む。そして、選択ビット線ＢＬが電気的にフローティングしている間に、選択ビット線ＢＬが読出し電位ＶＲＤ１を有するダミービット線ＢＬｄｍｙと接続される。よって、第１実施形態と同じ利点を得られる。
【0135】
また、第４実施形態によれば、読出し回路１７ｄは、配線Ｌ２と接続されることができるとともにプリチャージ電圧ＶＰＲＣＨを受けることができるダミービット線ＢＬｄｍｙを含む。そして、選択ビット線ＢＬが電気的にフローティングしている間に、選択ビット線ＢＬがプリチャージ電位ＶＰＲＣＨを有するダミービット線ＢＬｄｍｙと接続される。これにより、選択ワード線電位ＶＷＬの下降は、選択ビット線ＢＬとダミービット線ＢＬｄｍｙとの間のチャージシェアによって行われる。このため、ワード線電位ＶＷＬとビット線電位ＶＢＬの大きさの関係が第１実施形態での関係と逆の場合であっても、第１実施形態において上記されている機序と同じ機序により高速にデータが読み出されることができる。
【0136】
４．４．変形例
第４実施形態は、第２実施形態でのメモリセルＭＣＡからのデータ読出しのため構成に相当する構成をさらに含んでいてもよい。すなわち、図１７に示されるメモリセルＭＣＢからのデータ読出しのための構成は、さらに、配線Ｌ２と接続されているスイッチＳＷ２８を含む。スイッチＳＷ２８は、メモリセルＭＣＡからのデータ読出しに関する第２実施形態でのスイッチＳＷ８に相当する。一方、メモリセルＭＣＢからのデータ読出しの場合、配線Ｌ２がプリチャージ電圧ＶＰＲＣＨに制御されため、配線Ｌ２は、スイッチＳＷ２８を介して、プリチャージ電圧ＶＰＲＣＨを受けるノードと接続されている。
第４実施形態は、第２実施形態でのメモリセルＭＣＡからのデータ読出しのため構成に相当する構成をさらに含んでいてもよい。すなわち、図１７に示されるメモリセルＭＣＢからのデータ読出しのための構成は、さらに、配線Ｌ２と接続されているスイッチＳＷ２８を含む。スイッチＳＷ２８は、メモリセルＭＣＡからのデータ読出しに関する第２実施形態でのスイッチＳＷ８に相当する。一方、メモリセルＭＣＢからのデータ読出しの場合、配線Ｌ２がプリチャージ電圧ＶＰＲＣＨに制御されため、配線Ｌ２は、スイッチＳＷ２８を介して、プリチャージ電圧ＶＰＲＣＨを受けるノードと接続されている。
【0137】
第４実施形態は、第３実施形態でのメモリセルＭＣＡからのデータ読出しのため構成に相当する構成をさらに含んでいてもよい。すなわち、スイッチＳＷ２３は、読出し電圧ＶＲＤ１を受けるノードに代えて、ダミーワード線ＷＬｄｍｙと接続されている。ダミーワード線ＷＬｄｍｙは、スイッチＳＷ１１に相当するスイッチを介して読出し電圧ＶＲＤ１を受けるノードに接続されている。また、ダミーワード線ＷＬｄｍｙと、接地電圧ＶＳＳを受けるノードとの間に、容量ＣＰ２に相当する容量が形成されている。
【0138】
５．第５実施形態
第５実施形態は、第１実施形態に基づき、第１実施形態のより具体的な形態に関する。
第５実施形態は、第１実施形態に基づき、第１実施形態のより具体的な形態に関する。
【0139】
５．１．構造
５．１．１．全体の構成
図１９は、第５実施形態の記憶装置の機能ブロックを示す。第５実施形態の記憶装置１ｅは、コア回路４１、入出力回路１２、制御回路１３ｅ、デコード回路４２、ページバッファ４３、及び電圧生成回路１８を含む。
５．１．１．全体の構成
図１９は、第５実施形態の記憶装置の機能ブロックを示す。第５実施形態の記憶装置１ｅは、コア回路４１、入出力回路１２、制御回路１３ｅ、デコード回路４２、ページバッファ４３、及び電圧生成回路１８を含む。
【0140】
コア回路４１は、複数のメモリセルＭＣ、並びにメモリセルＭＣにアクセスするための配線及び回路を含む回路である。
【0141】
制御回路１３ｅは、入出力回路１２からコマンドＣＭＤ及び制御信号ＣＮＴを受け取る。制御回路１３ｅは、コマンドＣＭＤ及び制御信号ＣＮＴによって指示される制御に基づいて、コア回路４１を制御し、メモリセルＭＣからのデータの読出し及びメモリセルＭＣへのデータの書込みを制御する。制御回路１３ｅは、コマンドＣＭＤ及び制御信号ＣＮＴによって指示される制御に基づいて、電圧生成回路１８を制御する。
【0142】
デコード回路４２は、アドレス情報ＡＤＤをデコードする回路である。デコード回路４２は、入出力回路１２からアドレス情報ＡＤＤを受け取る。デコード回路４２は、アドレス情報ＡＤＤをデコードし、デコードの結果に基づいて、データの読出し又はデータの書込みの対象のメモリセルＭＣを選択するための信号を生成する。生成された信号は、コア回路４１に送信される。
【0143】
ページバッファ４３は、或る大きさのデータを一時的に記憶する回路である。ページバッファ４３は、入出力回路１２から、メモリセルＭＣに書き込まれるデータＤＡＴを受け取り、データを一時的に記憶し、データをコア回路４１に転送する。ページバッファ４３は、メモリセルＭＣから読み出されたデータを受け取り、読み出されたデータを一時的に記憶し、データＤＡＴを入出力回路１２に転送する。
【0144】
電圧生成回路１８は、メモリセルＭＣへのデータの書込みの間、データ書込みに使用される電圧をコア回路４１に供給する。電圧生成回路１８は、メモリセルＭＣからのデータの読出しの間、データ読出しに使用される電圧をコア回路４１に供給する。
【0145】
５．１．２．コア回路の構成
図２０は、第５実施形態の記憶装置のコア回路の機能ブロックを示す。図２０に示されるように、コア回路４１は、複数のサブコア回路セットＦＣＳＣ、複数の配線ＦＷＬ（ＦＷＬ＿０、ＦＷＬ＿１、…）、複数の配線ＦＢＬ（ＦＢＬ＿０、ＦＢＬ＿１、…）、ＦＷＬセレクタＦＷＳ、ＦＢＬセレクタＦＢＳ、配線ＥＷＬ、配線ＥＢＬ、及び読出し回路４５を含む。
図２０は、第５実施形態の記憶装置のコア回路の機能ブロックを示す。図２０に示されるように、コア回路４１は、複数のサブコア回路セットＦＣＳＣ、複数の配線ＦＷＬ（ＦＷＬ＿０、ＦＷＬ＿１、…）、複数の配線ＦＢＬ（ＦＢＬ＿０、ＦＢＬ＿１、…）、ＦＷＬセレクタＦＷＳ、ＦＢＬセレクタＦＢＳ、配線ＥＷＬ、配線ＥＢＬ、及び読出し回路４５を含む。
【0146】
各サブコア回路セットＦＣＳＣは、複数の構成要素の組であり、複数のメモリセルＭＣ、複数のセレクタ、及び複数の配線を含む。各サブコア回路セットＦＣＳＣは、１つの配線ＦＷＬ及び１つ配線ＦＢＬのと接続されている。
【0147】
各配線ＦＷＬは、複数のサブコア回路セットＦＣＳＣと接続されている。各配線ＦＢＬは、複数のサブコア回路セットＦＣＳＣと接続されている。
【0148】
各ＦＷＬセレクタＦＷＳは、複数の配線ＦＷＬのうちの１つを選択する回路である。各ＦＷＬセレクタＦＷＳは、アドレス情報ＡＤＤを受け取り、複数の配線ＦＷＬのうちの受け取られたアドレス情報ＡＤＤによって特定される１つの配線ＦＷＬを、配線ＥＷＬに接続する。
【0149】
各ＦＢＬセレクタＦＢＳは、複数の配線ＦＢＬのうちの１つを選択する回路である。各ＦＢＬセレクタＦＢＳは、アドレス情報ＡＤＤを受け取り、複数の配線ＦＢＬのうちの受け取られたアドレス情報ＡＤＤによって特定される１つの配線ＦＢＬを、配線ＥＢＬに接続する。
【0150】
読出し回路４５は、配線ＥＷＬ及びＥＢＬと接続されている。
【0151】
図２１は、第５実施形態の記憶装置のＦＷＬセレクタ及びＦＢＬセレクタの構成要素及び構成要素の接続を示す。図２１に示されるように、ＦＷＬセレクタＦＷＳは、各配線ＦＢＬと接続されているサブコア回路セットＦＣＳＣの数と同じ数のスイッチＦＷＳＷを含む。各スイッチＦＷＳＷは、一端において１つの配線ＦＷＬと接続されており、他端において配線ＥＷＬと接続されている。各スイッチＦＷＳＷは、ｐ型又はｎ型のＭＯＳＦＥＴであり、或いは、並列接続されているとともにそれぞれのゲートにおいて相補の信号を受け取るｐ型及びｎ型のＭＯＳＦＥＴである。各スイッチＦＷＳＷは、アドレス情報ＡＤＤに基づく読出し回路４５の制御によって、オン又はオフされる。このスイッチＦＷＳＷについての記述は、後述の、コア回路４１に含まれるスイッチＦＢＳＷ、ＧＷＳＷ、ＧＢＳＷ、ＷＳＷ、及びＢＳＷについても当てはまる。
【0152】
ＦＢＬセレクタＦＢＳは、各配線ＦＷＬと接続されているサブコア回路セットＦＣＳＣの数と同じ数のスイッチＦＢＳＷを含む。各スイッチＦＢＳＷは、一端において１つの配線ＦＢＬと接続されており、他端において配線ＥＢＬと接続されている。
【0153】
図２２は、第５実施形態の記憶装置のサブコア回路セットの機能ブロックを示す。図２２に示されるように、各サブコア回路セットＦＣＳＣは、複数のサブコア回路ＳＣＣ、複数のグローバルワード線ＧＷＬ（ＧＷＬ＿０、ＧＷＬ＿１、…）、複数のグローバルビット線ＧＢＬ（ＧＢＬ＿０、ＧＢＬ＿１、…）、ＧＷＬセレクタＧＷＳ、ＧＢＬセレクタＧＢＳ、配線ＦＷＬ、及び配線ＦＢＬを含む。
【0154】
各サブコア回路ＳＣＣは、複数の構成要素の組であり、複数のメモリセルＭＣ、複数のセレクタ、及び複数の配線を含む。各サブコア回路ＳＣＣは、１つのグローバルワード線ＧＷＬ及び１つのグローバルビット線ＧＢＬと接続されている。
【0155】
各グローバルワード線ＧＷＬは、複数のサブコア回路ＳＣＣと接続されている。各グローバルビット線ＧＢＬは、複数のサブコア回路ＳＣＣと接続されている。
【0156】
各ＧＷＬセレクタＧＷＳは、複数のグローバルワード線ＧＷＬのうちの１つを選択する回路である。各ＧＷＬセレクタＧＷＳは、アドレス情報ＡＤＤを受け取り、複数のグローバルワード線ＧＷＬのうちの受け取られたアドレス情報ＡＤＤによって特定される１つのグローバルワード線ＧＷＬを、１つの配線ＦＷＬに接続する。
【0157】
各ＧＢＬセレクタＧＢＳは、複数のグローバルビット線ＧＢＬのうちの１つを選択する回路である。各ＧＢＬセレクタＧＢＳは、アドレス情報ＡＤＤを受け取り、複数のグローバルビット線ＧＢＬのうちの受け取られたアドレス情報ＡＤＤによって特定される１つのグローバルビット線ＧＢＬを、１つの配線ＦＢＬに接続する。
【0158】
図２３は、第５実施形態の記憶装置のＧＷＬセレクタ及びＧＢＬセレクタの構成要素及び構成要素の接続を示す。図２３に示されるように、ＧＷＬセレクタＧＷＳは、各グローバルビット線ＧＢＬと接続されているサブコア回路ＳＣＣの数と同じ数のスイッチＧＷＳＷを含む。各スイッチＧＷＳＷは、一端において１つのグローバルワード線ＧＷＬと接続されており、他端において１つの配線ＦＷＬと接続されている。各スイッチＧＷＳＷは、アドレス情報ＡＤＤに基づく読出し回路４５の制御によって、オン又はオフされる。
【0159】
ＧＢＬセレクタＧＢＳは、各グローバルワード線ＧＷＬと接続されているサブコア回路ＳＣＣの数と同じ数のスイッチＧＢＳＷを含む。各スイッチＧＢＳＷは、一端において１つのグローバルビット線ＧＢＬと接続されており、他端において配線ＦＢＬと接続されている。各スイッチＧＢＳＷは、アドレス情報ＡＤＤに基づく読出し回路４５の制御によって、オン又はオフされる。
【0160】
図２４は、第５実施形態の記憶装置のサブコア回路の機能ブロックを示す。図２４に示されるように、各サブコア回路ＳＣＣは、複数のメモリセルＭＣ、複数のワード線ＷＬ（ＷＬ＿０、ＷＬ＿１、…）、複数のビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、…）、ＷＬセレクタＷＳ、ＢＬセレクタＢＳ、グローバルワード線ＧＷＬ、及びグローバルビット線ＧＢＬを含む。
【0161】
各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。各ワード線ＷＬは、複数のメモリセルＭＣと接続されている。各ビット線ＢＬは、複数のメモリセルＭＣと接続されている。メモリセルＭＣのアレイ、ワード線ＷＬ、及びビット線ＢＬは、第１実施形態の図３に示される構造によって実現されることができる。
【0162】
各ＷＬセレクタＷＳは、複数のワード線ＷＬのうちの１つを選択する回路である。各ＷＬセレクタＷＳは、アドレス情報ＡＤＤを受け取り、複数のワード線ＷＬのうちの受け取られたアドレス情報ＡＤＤによって特定される１つのワード線ＷＬを、１つのグローバルワード線ＧＷＬに接続する。
【0163】
各ＢＬセレクタＢＳは、複数のビット線ＢＬのうちの１つを選択する回路である。各ＢＬセレクタＢＳは、アドレス情報ＡＤＤを受け取り、複数のビット線ＢＬのうちの受け取られたアドレス情報ＡＤＤによって特定される１つのビット線ＢＬを、１つのグローバルビット線ＧＢＬに接続する。
【0164】
図２５は、第５実施形態の記憶装置のＷＬセレクタ及びＢＬセレクタの構成要素及び構成要素の接続を示す。図２５に示されるように、ＷＬセレクタＷＳは、各ビット線ＢＬと接続されているメモリセルＭＣの数と同じ数のスイッチＷＳＷを含む。各スイッチＷＳＷは、一端において１つのグローバルワード線ＧＷＬと接続されており、他端において１つのワード線ＷＬと接続されている。各スイッチＷＳＷは、アドレス情報ＡＤＤに基づく読出し回路４５の制御によって、オン又はオフされる。
【0165】
ＢＬセレクタＢＳは、各ワード線ＷＬと接続されているメモリセルＭＣの数と同じ数のスイッチＢＳＷを含む。各スイッチＢＳＷは、一端において１つのビット線ＢＬと接続されており、他端においてグローバルビット線ＧＢＬと接続されている。各スイッチＢＳＷは、アドレス情報ＡＤＤに基づく読出し回路４５の制御によって、オン又はオフされる。
【0166】
図２０～図２５の例では、コア回路４１は、３つの階層を有する。最下の第１階層は、図２４に示される構成、すなわち、メモリセルＭＣ、ワード線ＷＬ、ビット線ＢＬ、ＷＬセレクタＷＳ、及びＢＬセレクタＢＳの組を含む。第２階層は、図２２に示される構成、すなわち、サブコア回路ＳＣＣ、グローバルワード線ＧＷＬ、グローバルビット線ＧＢＬ、ＧＷＬセレクタＧＷＳ、及びＧＢＬセレクタＧＢＳの組を含む。第３階層は、図２０に示される構成、すなわち、サブコア回路セットＦＣＳＣ、配線ＦＷＬ、配線ＦＢＬ、ＦＷＬセレクタＦＷＳ、及びＦＢＬセレクタＦＢＳの組を含む。
【0167】
コア回路４１は、４つ以上の階層を有していてもよい。４つの階層の例の場合、コア回路４１は、第１階層～第３階層と同じく、複数の第４階層のサブコア回路セットＥＣＳＣ、複数の配線ＥＷＬ、複数の配線ＥＢＬ、ＥＷＬセレクタＥＷＳ、ＥＢＬセレクタＥＢＳ、配線ＤＷＬ、及びＤＢＬ（いずれも図示せず）を含む。
【0168】
各サブコア回路セットＥＣＳＣは、複数の構成要素の組であり、複数のメモリセルアレイ、複数のセレクタ、及び複数の配線を含む。各サブコア回路セットＥＣＳＣは、１つの配線ＥＷＬ及び１つの配線ＥＢＬと接続されている。
【0169】
各配線ＥＷＬは、複数のサブコア回路セットＥＣＳＣと接続されている。各配線ＥＢＬは、複数のサブコア回路セットＥＣＳＣと接続されている。
【0170】
各ＥＷＬセレクタＥＷＳは、複数の配線ＥＷＬのうちの１つを選択する回路である。各ＥＷＬセレクタＥＷＳは、アドレス情報ＡＤＤを受け取り、複数の配線ＥＷＬのうちの受け取られたアドレス情報ＡＤＤによって特定される１つの配線ＥＷＬを、配線ＤＷＬに接続する。
【0171】
各ＥＢＬセレクタＥＢＳは、複数の配線ＥＢＬのうちの１つを選択する回路である。各ＥＢＬセレクタＥＢＳは、アドレス情報ＡＤＤを受け取り、複数の配線ＥＢＬのうちの受け取られたアドレス情報ＡＤＤによって特定される１つの配線ＥＢＬを、配線ＤＢＬに接続する。
【0172】
配線ＤＷＬ及び配線ＤＢＬは、読出し回路４５に接続されている。
【0173】
同様の構造によって、第５階層及びそれより高い階層が設けられていてもよい。
【0174】
各階層におけるセレクタのスイッチがオンされることにより、選択ワード線ＷＬは、読出し回路４５に接続される。同様に、各階層におけるセレクタのスイッチがオンされることにより、選択ビット線ＢＬは、読出し回路４５に接続される。
【0175】
５．２．２．読出し回路
図２６は、第５実施形態の記憶装置の読出し回路の構成要素及び構成要素の接続の例を示す。図２６は、代表として、或る１つのメモリセルＭＣが選択されるときの状態を示す。すなわち、図２０～図２５を参照して上記されているように、各階層におけるセレクタのスイッチがオンされることにより、選択ワード線ＷＬは及び選択ビット線ＢＬは、読出し回路４５に接続される。図２６は、選択ワード線ＷＬから読出し回路４５までの電気的接続の経路、及び選択ビット線ＢＬから読出し回路４５までの電気的接続の経路を、簡略化された形態で示す。具体的には、以下の通りである。
図２６は、第５実施形態の記憶装置の読出し回路の構成要素及び構成要素の接続の例を示す。図２６は、代表として、或る１つのメモリセルＭＣが選択されるときの状態を示す。すなわち、図２０～図２５を参照して上記されているように、各階層におけるセレクタのスイッチがオンされることにより、選択ワード線ＷＬは及び選択ビット線ＢＬは、読出し回路４５に接続される。図２６は、選択ワード線ＷＬから読出し回路４５までの電気的接続の経路、及び選択ビット線ＢＬから読出し回路４５までの電気的接続の経路を、簡略化された形態で示す。具体的には、以下の通りである。
【0176】
選択ワード線ＷＬは、実際には、各階層の１つのオンしているスイッチ及び各階層の１つの配線を介して読出し回路４５に接続されている。図２０～図２５を参照して上記されている３階層の例では、選択ワード線ＷＬは、１つのオンしているスイッチＷＳＷ、１つのオンしているスイッチＧＷＳＷ、１つのオンしているスイッチＦＷＳＷ、１つのグローバルワード線ＧＷＬ、１つの配線ＦＷＬ、及び１つの配線ＥＷＬを介して読出し回路４５に接続されている。しかしながら、スイッチＷＳＷと読出し回路４５との間の全てのスイッチは、同じ、又は実質的に同じタイミングでオン又はオフされる。よって、図２６は、スイッチＷＳＷと読出し回路４５との間の電気的接続の経路を、直列に接続されたグローバルワード線ＧＷＬ、スイッチＳＷ４１、及び配線ＲＷＩとして示す。配線ＲＷＩは、読出し回路４５と直接接続されている配線である。
【0177】
選択ビット線ＢＬは、実際には、各階層の１つのオンしているスイッチ及び各階層の１つの配線を介して読出し回路４５に接続されている。図２０～図２５を参照して上記されている３階層の例では、選択ビット線ＢＬは、１つのオンしているスイッチＢＳＷ、１つのオンしているスイッチＧＢＳＷ、１つのオンしているスイッチＦＢＳＷ、１つのグローバルビット線ＧＢＬ、１つの配線ＦＢＬ、及び１つの配線ＥＢＬを介して読出し回路４５に接続されている。しかしながら、スイッチＢＳＷと読出し回路４５との間の全てのスイッチは、同じ、又は実質的に同じタイミングでオン又はオフされる。よって、図２６は、スイッチＷＳＷと読出し回路４５との間の電気的接続の経路を、直列に接続されたグローバルビット線ＧＢＬ、スイッチＳＷ４２、及び配線ＲＢＩとして示す。配線ＲＢＩは、読出し回路４５と直接接続されている配線である。
【0178】
図２６に示されるように、読出し回路４５は、選択メモリセルＭＣが選択されている間、選択ワード線ＷＬと接続されているスイッチ（選択スイッチ）ＷＳＷ、選択スイッチＷＳＷと接続されているグローバルワード線（選択グローバルワード線）ＧＷＬ、及び選択グローバルワード線ＧＷＬと接続されているスイッチＳＷ４１を介して、選択ワード線ＷＬと接続されている。
【0179】
読出し回路４５は、選択メモリセルＭＣが選択されている間、選択ビット線ＢＬと接続されている選択スイッチＢＳＷ、選択スイッチＢＳＷと接続されているグローバルビット線（選択グローバルビット線）ＧＢＬ、及び選択グローバルビット線ＧＢＬと接続されているスイッチＳＷ４２を介して、選択ビット線ＢＬと接続されている。
【0180】
スイッチＷＳＷは、信号Ｓ３１を受け取る。スイッチＷＳＷは、ハイレベル又は“Ｈ”レベルの信号Ｓ３１を受け取っている間、オン状態にあり、スイッチＷＳＷの一端と他端とが電気的に接続されている状態を維持する。スイッチＷＳＷは、ローレベル又は“Ｌ”レベルの信号Ｓ３１を受け取っている間、オフ状態にあり、スイッチＷＳＷの一端と他端とが電気的に切断されている状態を維持する。
【0181】
スイッチＢＳＷは、信号Ｓ３２を受け取る。スイッチＢＳＷは、ハイレベル又は“Ｈ”レベルの信号Ｓ３２を受け取っている間、オン状態にあり、スイッチＢＳＷの一端と他端とが電気的に接続されている状態を維持する。スイッチＢＳＷは、ローレベル又は“Ｌ”レベルの信号Ｓ３２を受け取っている間、オフ状態にあり、スイッチＢＳＷの一端と他端とが電気的に切断されている状態を維持する。
【0182】
読出し回路４５は、センスアンプ回路ＳＡＣ、スイッチＳＷ４３～ＳＷ４７、配線ＲＷＩ及びＲＢＩ、並びに読出し制御回路ＲＣＣｅを含む。
【0183】
スイッチＳＷ４３は、ビット線ＢＬと、非選択電圧ＶＵＳＥＬを受けるノードと、の間に接続されている。スイッチＳＷ４４は、プリチャージ電圧ＶＰＲＣＨを受けるノードと、配線ＲＷＩと、の間に接続されている。スイッチＳＷ４５は、配線ＲＷＩと、非選択電圧ＶＵＳＥＬを受けるノードと、の間に接続されている。
【0184】
センスアンプ回路ＳＡＣは、オペアンプＯＰの非反転入力において、配線ＲＷＩと接続されている。
【0185】
スイッチＳＷ４６は、読出し電圧ＲＤ１を受けるノードと、配線ＲＢＩと、の間に接続されている。スイッチＳＷ４７は、配線ＲＢＩと、非選択電圧ＶＵＳＥＬを受けるノードと、の間に接続されている。
【0186】
読出し制御回路ＲＣＣｅは、信号Ｓ３１、Ｓ３２、及びＳ４１～Ｓ４７を出力する。
【0187】
５．２．動作
図２７は、第５実施形態の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。図２７は、図２６に示されるように或る１つのデータ読出し対象のメモリセルＭＣが選択されるときの状態について示す。すなわち、信号Ｓ４１は選択メモリセルＭＣと配線ＲＷＩとを接続できるスイッチＳＷ４１を制御し、信号Ｓ４２は選択メモリセルＭＣと配線ＲＢＩとを接続できるスイッチＳＷ４２を制御する。図２７に示される期間における動作は、データ読出し対象のメモリセルＭＣが選択されている状態で、データ読出しが開始すると、開始する。
図２７は、第５実施形態の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。図２７は、図２６に示されるように或る１つのデータ読出し対象のメモリセルＭＣが選択されるときの状態について示す。すなわち、信号Ｓ４１は選択メモリセルＭＣと配線ＲＷＩとを接続できるスイッチＳＷ４１を制御し、信号Ｓ４２は選択メモリセルＭＣと配線ＲＢＩとを接続できるスイッチＳＷ４２を制御する。図２７に示される期間における動作は、データ読出し対象のメモリセルＭＣが選択されている状態で、データ読出しが開始すると、開始する。
【0188】
図２７に示される期間に亘って、信号Ｓ３１はハイレベルを維持し、よって、選択ワード線ＷＬは、選択グローバルワード線ＧＷＬと接続されている。このため、図２７に示される期間に亘って、選択ワード線ＷＬと選択グローバルワード線ＧＷＬは、同様の電位の変化を有する。
【0189】
図２７に示される期間に亘って、信号Ｓ４１はハイレベルを維持し、よって、選択グローバルワード線ＧＷＬは配線ＲＷＩと接続されている。図２７に示される期間に亘って、信号Ｓ４２はハイレベルを維持し、よって、選択ビット線ＢＬ及び選択グローバルビット線ＧＢＬは、配線ＲＢＩと接続されている。
【0190】
時刻ｔ４１において、残りの信号、ノードの電圧、及び電流は、以下の状態を有する。信号Ｓ３２、Ｓ４４、及びＳ４６は、ローレベルを有し、信号Ｓ４３、Ｓ４５、及びＳ４７は、ハイレベルを有する。このため、スイッチＢＳＷ、ＳＷ４４、及びＳＷ４６はオフしており、スイッチＳＷ４３、ＳＷ４５、及びＳＷ４７はオンしている。
【0191】
スイッチＳＷ４３がオンしているとともにスイッチＢＳＷがオフしていることに基づいて、選択ビット線ＢＬは、非選択電圧ＶＵＳＥＬを受けている。よって、選択ビット線電位ＶＢＬは、非選択電位ＶＵＳＥＬを有する。
【0192】
スイッチＳＷ４４がオフしているとともにスイッチＳＷ４５がオンしていることに基づいて、選択ワード線ＷＬは、非選択電圧ＶＵＳＥＬを受けている。よって、選択ワード線電位ＶＷＬは、非選択電位ＶＵＳＥＬを有する。
【0193】
スイッチＳＷ４６がオフしているとともにスイッチＳＷ４７がオンしていることに基づいて、選択グローバルビット線ＧＢＬは、非選択電圧ＶＵＳＥＬを受けている。よって、選択グローバルビット線ＧＢＬの電位ＶＧＢＬ（選択グローバルビット線電位ＶＧＢＬ）は、非選択電位ＶＵＳＥＬを有する。
【0194】
時刻ｔ４２において、信号Ｓ４４がハイレベルとされるとともに、信号Ｓ４５がローレベルとされる。これにより、スイッチＳＷ４４がオンするとともに、スイッチＳＷ４５がオフする。よって、時刻ｔ４２から、選択ワード線電位ＶＷＬは上昇し、プリチャージ電位ＶＰＲＣＨに到達する。
【0195】
時刻ｔ４２において、信号Ｓ４６がハイレベルとされるとともに、信号Ｓ４７がローレベルとされる。これにより、スイッチＳＷ４６がオンするとともに、スイッチＳＷ４７がオフする。よって、時刻ｔ４２から、選択グローバルビット線電位ＶＧＢＬは下降し、読出し電位ＶＲＤ１に到達する。
【0196】
時刻ｔ４２において、信号Ｓ４３がローレベルとされる。これにより、スイッチＳＷ４３はオフし、選択ビット線ＢＬは、電気的にフローティングする。選択ビット線電位ＶＢＬは、時刻ｔ４２以降も、非選択電位ＶＵＳＥＬに留まる。
【0197】
時刻ｔ４３において、信号Ｓ４３がローレベルとされる。これにより、スイッチＳＷ４４はオフし、選択ワード線ＷＬは、電気的にフローティングする。選択ワード線電位ＶＷＬは、時刻ｔ４３以降も、プリチャージ電位ＶＰＲＣＨに留まる。
【0198】
時刻ｔ４４において、信号Ｓ３２がハイレベルとされる。これにより、スイッチＢＳＷは、オンする。このため、選択ビット線ＢＬと選択グローバルビット線ＧＢＬとの間でチャージシェアが起こる。このことに基づいて、図２７に示されるように、選択ビット線電位ＶＢＬは下降するとともに、選択グローバルビット線電位ＶＧＢＬは上昇する。チャージシェアによる電位の変化は素早く、よって、選択ビット線電位ＶＢＬは素早く下降する。
【0199】
時刻ｔ４５において、選択ワード線電位ＶＷＬと選択ビット線電位ＶＢＬとの差が、閾値電圧Ｖｔｈに達する。これにより、選択メモリセルＭＣのスイッチング素子ＳＥは、オンする。これ以降の現象については、第１実施形態の時刻ｔ５以降での現象と同じである。
【0200】
５．３．利点
第５実施形態によれば、選択グローバルビット線ＧＢＬは、第１実施形態でのダミービット線ＢＬＤｍｙの機能を担い、記憶装置１ｅは、選択グローバルビット線ＧＢＬを使用して、第１実施形態と同じ動作を行う。すなわち、選択ビット線ＢＬは、データ読出しの初期の間、選択グローバルビット線ＧＢＬから切断されて電気的にフローティングしており、その後、読出し電位ＶＲＤ１を有する選択グローバルビット線ＧＢＬと接続される。これにより、選択ビット線電位ＶＢＬの下降は、選択ビット線ＢＬと選択グローバルビット線ＧＢＬとの間のチャージシェアによって行われる。よって、第１実施形態と同じ利点を得られる。
第５実施形態によれば、選択グローバルビット線ＧＢＬは、第１実施形態でのダミービット線ＢＬＤｍｙの機能を担い、記憶装置１ｅは、選択グローバルビット線ＧＢＬを使用して、第１実施形態と同じ動作を行う。すなわち、選択ビット線ＢＬは、データ読出しの初期の間、選択グローバルビット線ＧＢＬから切断されて電気的にフローティングしており、その後、読出し電位ＶＲＤ１を有する選択グローバルビット線ＧＢＬと接続される。これにより、選択ビット線電位ＶＢＬの下降は、選択ビット線ＢＬと選択グローバルビット線ＧＢＬとの間のチャージシェアによって行われる。よって、第１実施形態と同じ利点を得られる。
【0201】
５．４．変形例
図２７を参照して上記されている制御では、選択ワード線ＷＬの充電と選択グローバルビット線ＧＢＬの放電が、ともに時刻ｔ４２で開始される。しかしながら、選択ワード線ＷＬの充電と選択グローバルビット線ＧＢＬの放電は、異なるタイミングで開始されてもよい。
図２７を参照して上記されている制御では、選択ワード線ＷＬの充電と選択グローバルビット線ＧＢＬの放電が、ともに時刻ｔ４２で開始される。しかしながら、選択ワード線ＷＬの充電と選択グローバルビット線ＧＢＬの放電は、異なるタイミングで開始されてもよい。
【0202】
図２７を参照して上記されている制御では、信号Ｓ４１はハイレベルを維持している。しかしながら、第５実施形態はこの制御に限られない。図２０～図２５を参照して上記されているように、配線ＲＷＩと選択グローバルワード線ＧＷＬとの間には、複数のスイッチ（スイッチＧＷＳＷ及びＦＷＳＷ等）を含み得る。これらのスイッチが、同じタイミングでオン及びオフすることは必須ではない。少なくとも、時刻ｔ４２からグローバルワード線ＧＷＬにプリチャージ電圧ＶＰＲＣＨを印加できれば足りる。例えば、配線ＲＷＩと選択グローバルワード線ＧＷＬの接続は、時刻ｔ４１の後かつ時刻ｔ４２の間に行われてもよい。さらに、複数のスイッチが相違するタイミングでオンされてもよい。
【0203】
同様に、配線ＲＢＩと選択グローバルビット線ＧＢＬとの間の複数のスイッチ（スイッチＧＢＳＷ及びＦＢＳＷ等）が、同じタイミングでオン及びオフすることは必須ではない。少なくとも、時刻ｔ４２からグローバルビット線ＧＢＬに読出し電圧ＶＲＤ１を印加できれば足りる。例えば、配線ＲＢＩと選択グローバルビット線ＧＢＬの接続は、時刻ｔ４１の後かつ時刻ｔ４２の間に行われてもよい。さらに、複数のスイッチが相違するタイミングでオンされてもよい。
【0204】
第５実施形態は、第２実施形態及び（又は）第３実施形態と組み合わせられてもよい。
【0205】
第５実施形態は、第４実施形態と組み合わせられてもよい。すなわち、メモリセルＭＣのアレイ、ワード線ＷＬ、及びビット線ＢＬは、第４実施形態の図１６に示される構造によって実現される。そして、第４実施形態と同じく、読出し回路４５は、さらに、選択ビット線ＢＬから選択ワード線ＷＬに電流を供給できるように構成されている。図２８は、そのような例を示し、第５実施形態の変形例の記憶装置の読出し回路の構成要素及び構成要素の接続の例を示す。図２８は、図２６と同様に、代表として、或る１つのメモリセルＭＣＢが選択されるときの状態を示す。
【0206】
読出し回路４５は、さらに図２８に示される構成を含む。読出し回路４５の中の構成要素のうち、図２６に示される構成要素は、メモリセルＭＣＡからデータを読み出すために使用される。すなわち、図２６に示されているメモリセルＭＣ及びワード線ＷＬは、それぞれ、メモリセルＭＣＡ及びワード線ＷＬＡである。
【0207】
【0208】
読出し回路４５は、センスアンプ回路ＳＡＣ２、並びにスイッチＳＷ５４及びＳＷ５６をさらに含む。
【0209】
スイッチＳＷ５４は、読出し電圧ＶＲＤ１を受けるノードと、配線ＲＷＩと、の間に接続されている。
【0210】
センスアンプ回路ＳＡＣ２は、オペアンプＯＰの非反転入力において、配線ＲＷＩと接続されている。
【0211】
スイッチＳＷ５６は、配線ＲＢＩと、プリチャージ電圧ＶＰＲＣＨを受けるノードとの間に接続されている。
【0212】
読出し制御回路ＲＣＣｅは、さらに、信号Ｓ５４及びＳ５６を出力する。
【0213】
メモリセルＭＣＢからのデータ読出しの概要は、メモリセルＭＣＡからのデータ読出し、すなわち、図２７を参照して上記されている動作の概要と、ワード線ＷＬ及びビット線ＢＬの電位の逆転を除いて、同じである。
【0214】
図２９は、第５実施形態の変形例の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。図２９は、図２８に示されるように或る１つのデータ読出し対象のメモリセルＭＣが選択されるときの状態について示す。図２９に示される期間における動作は、データ読出し対象のメモリセルＭＣが選択されている状態で、データ読出しが開始すると、開始する。
【0215】
図２９に示される期間に亘って、信号Ｓ３１はハイレベルを維持し、よって、選択ワード線ＷＬは、選択グローバルワード線ＧＷＬと接続されている。図２９に示される期間に亘って、信号Ｓ４１はハイレベルを維持し、よって、選択グローバルワード線ＧＷＬは配線ＲＷＩと接続されている。図２９に示される期間に亘って、信号Ｓ４２はハイレベルを維持し、よって、選択グローバルビット線ＧＢＬは配線ＲＢＩと接続されている。
【0216】
時刻ｔ５１において、残りの信号、ノードの電圧、及び電流は、以下の状態を有する。信号Ｓ３２、Ｓ５４、及びＳ５６は、ローレベルを有し、信号Ｓ４３、Ｓ４５、及びＳ４７は、ハイレベルを有する。このため、スイッチＢＳＷ、ＳＷ５４、及びＳＷ５６はオフしており、スイッチＳＷ４３、ＳＷ４５、及びＳＷ４７はオンしている。
【0217】
スイッチＳＷ４３がオンしているとともにスイッチＢＳＷがオフしていることに基づいて、選択ビット線電位ＶＢＬは、非選択電位ＶＵＳＥＬを有する。
【0218】
スイッチＳＷ５４がオフしているとともにスイッチＳＷ４５がオンしていることに基づいて、選択ワード線電位ＶＷＬは、非選択電位ＶＵＳＥＬを有する。
【0219】
スイッチＳＷ５６がオフしているとともにスイッチＳＷ４７がオンしていることに基づいて、選択グローバルビット線電位ＶＧＢＬは、非選択電位ＶＵＳＥＬを有する。
【0220】
時刻ｔ５２において、信号Ｓ５４がハイレベルとされるとともに、信号Ｓ４５がローレベルとされる。これにより、スイッチＳＷ５４がオンするとともに、スイッチＳＷ４５がオフする。よって、時刻ｔ５２から、選択ワード線電位ＶＷＬは下降し、読出し電位ＶＲＤ１に到達する。
【0221】
時刻ｔ５２において、信号Ｓ５６がハイレベルとされるとともに、信号Ｓ４７がローレベルとされる。これにより、スイッチＳＷ５６がオンするとともに、スイッチＳＷ４７がオフする。よって、時刻ｔ５２から、選択グローバルビット線電位ＶＧＢＬは上昇し、プリチャージ電位ＶＰＲＣＨに到達する。
【0222】
時刻ｔ５２において、信号Ｓ４３がローレベルとされる。これにより、スイッチＳＷ４３はオフし、選択ビット線ＢＬは、電気的にフローティングする。
【0223】
時刻ｔ５３において、信号Ｓ５４がローレベルとされる。これにより、スイッチＳＷ５４はオフし、選択ワード線ＷＬは、電気的にフローティングする。
【0224】
時刻ｔ５４において、信号Ｓ３２がハイレベルとされる。これにより、スイッチＳＷ４３は、オンする。このため、選択ビット線ＢＬと選択グローバルビット線ＧＢＬとの間でチャージシェアが起こる。このことに基づいて、図２７に示されるように、選択ビット線電位ＶＢＬは上昇するとともに、選択グローバルビット線電位ＶＧＢＬは下降する。
【0225】
時刻ｔ５５において、選択ワード線電位ＶＷＬと選択ビット線電位ＶＢＬとの差が、閾値電圧Ｖｔｈに達する。これにより、選択メモリセルＭＣのスイッチング素子ＳＥは、オンする。これ以降の現象については、第４実施形態の時刻ｔ３５以降での現象と同じである。
【0226】
変形例によれば、ワード線ＷＬの電位とビット線ＢＬの電位の関係が第４実施形態の基本の形態の関係と逆の場合であっても、高速にデータが読み出されることができる。
【0227】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0228】
１…記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１７…読出し回路、１８…電圧生成回路、ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル、ＭＴＪ…ＭＴＪ素子、ＳＥ…スイッチング素子、２１…導電体、２２…導電体、３１…下部電極、３２…可変抵抗材料、３３…上部電極、３５…強磁性層、３６…絶縁層、Ｖｔｈ…閾値電圧、ＶｈｄＨ…高ホールド電圧、ＶｈｄＬ…低ホールド電圧、Ｌ１…配線、Ｌ２…配線、ＢＬｄｍｙ…ダミービット線、ＶＷＬ…選択ワード線電位、ＶＢＬ…選択ビット線電位
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
