特開 2024-132815 制御装置及び当該制御装置を備える自励発振型ＤＣ－ＤＣコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024132815

(43)【公開日】2024-10-01

(54)【発明の名称】制御装置及び当該制御装置を備える自励発振型ＤＣ－ＤＣコンバータ

(51)【国際特許分類】

   H02M 3/28 20060101AFI20240920BHJP

【ＦＩ】

H02M3/28 H

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023169283

(22)【出願日】2023-09-29

(31)【優先権主張番号】P 2023039284

(32)【優先日】2023-03-14

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】須藤 稔

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA14

5H730AS17

5H730BB22

5H730DD04

5H730EE02

5H730EE07

5H730FF05

5H730FG01

5H730VV01

(57)【要約】

【課題】接続する給電装置の内部抵抗に応じて調整可能な最大の電力変換効率でＤＣ－ＤＣコンバータを動作させる技術を提供する。
【解決手段】制御装置１００は、入力端子１０４，１０２，１０１と、接続端子２１（２１＿１～２１＿ｍ）及び２２（２２＿１～２２＿ｎ）と、出力端子１０３と、ＧＮＤ端子１０１から入力端子１０２へ向かう方向を順方向として入力端子１０２とＧＮＤ端子１０１の間に接続されるダイオード４１と、入力端子１０２とダイオード４１との接続点と出力端子１０３との間に、前記接続点から出力端子１０３へ向かう方向を順方向とするダイオード４２と、デプレッション型ＮＭＯＳトランジスタ１１＿１と他の少なくとも１個のＭＯＳトランジスタを有するＦＥＴ回路１０と、ＧＮＤ端子１０１と入力端子１０４とを接続する抵抗７１と、入力端子１０４の電圧を所定の電圧にクランプするクランプ回路４３とを備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１入力端子と、
第２入力端子と、
第３入力端子と、
出力端子と、
第１のデプレッション型電界効果トランジスタと、前記第１のデプレッション型電界効果トランジスタのゲートと接続されるゲートと、前記第１のデプレッション型電界効果トランジスタのソースと接続されるソースと、ドレインとを含む少なくとも１個の電界効果トランジスタとを有し、デプレッション型電界効果トランジスタ及びエンハンスメント型電界効果トランジスタのうち、少なくとも一方の電界効果トランジスタが複数個であるスイッチング素子回路と、
前記スイッチング素子回路が有する前記デプレッション型電界効果トランジスタの個数と同数の接続端子であって、前記デプレッション型電界効果トランジスタのドレインとそれぞれ接続される第１接続端子と、
前記スイッチング素子回路が有する前記エンハンスメント型電界効果トランジスタの個数と同数の接続端子であって、前記エンハンスメント型電界効果トランジスタのドレインとそれぞれ接続される第２接続端子と、
前記第１入力端子と前記第２入力端子との間に、前記第２入力端子から前記第１入力端子へ向かう方向を順方向とする第１の整流素子と、
前記第１入力端子と前記第１の整流素子との接続点と前記出力端子との間に、前記接続点から前記出力端子へ向かう方向を順方向とする第２の整流素子と、
前記第１のデプレッション型電界効果トランジスタのゲート及び前記第３入力端子に接続される第１端と、前記第２入力端子と接続される第２端とを含む抵抗と、
前記第３入力端子の電圧を所定の電圧にクランプするクランプ回路と、
を備えることを特徴とする制御装置。

【請求項2】

前記抵抗と並列に接続される第２の電界効果トランジスタをさらに備える請求項１に記載の制御装置。

【請求項3】

前記第２入力端子の電圧と前記出力端子の電圧との電圧差が基準電圧に対して大きいか否かに応じて、第１信号レベル及び第２信号レベルの何れか一方の信号レベルの制御信号を生成し、前記第２の電界効果トランジスタのゲートに供給する制御回路をさらに備える請求項２に記載の制御装置。

【請求項4】

前記第１のデプレッション型電界効果トランジスタのゲート長Ｌd1に対するゲート幅Ｗd1の割合Ｗd1／Ｌd1を基準とした場合、
前記スイッチング素子回路が有する前記デプレッション型電界効果トランジスタは、そのゲート長に対するゲート幅の割合が、前記割合Ｗd1／Ｌd1に対して、２のべき乗数倍に構成される請求項１に記載の制御装置。

【請求項5】

前記スイッチング素子回路は、第１のエンハンスメント型電界効果トランジスタを含む少なくとも１個のエンハンスメント型電界効果トランジスタを有し、前記第１のエンハンスメント型電界効果トランジスタのゲート長Ｌe1に対するゲート幅Ｗe1の割合Ｗe1／Ｌe1を基準とした場合、
前記スイッチング素子回路が有する前記エンハンスメント型電界効果トランジスタは、そのゲート長に対するゲート幅の割合が、前記割合Ｗe1／Ｌe1に対して、２のべき乗数倍に構成される請求項１に記載の制御装置。

【請求項6】

前記第１の整流素子と、前記第２の整流素子と、前記スイッチング素子回路が有する前記電界効果トランジスタと、前記クランプ回路とは、集積化された集積回路である請求項１に記載の制御装置。

【請求項7】

請求項１から６の何れか一項に記載の制御装置と、
一次側第１端子と、前記第１接続端子の何れか１個と接続される一次側第２端子と、前記第３入力端子と第１の容量を介して接続されるとともに前記第１入力端子と第２の容量を介して接続される二次側第１端子と、二次側第２端子とを有する変圧器と、
を備えることを特徴とする自励発振型ＤＣ－ＤＣコンバータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、制御装置及び当該制御装置を備える自励発振型ＤＣ－ＤＣコンバータに関する。

【背景技術】

【0002】

給電装置の一例である熱発電装置が一次側に接続された従来の自励発振型ＤＣ－ＤＣコンバータは、例えば、変圧器及び容量を備え、変圧器の二次巻線のコイル（インダクタ）と容量（キャパシタ）とで共振回路が形成されている（例えば、特許文献１参照）。また、従来の自励発振型ＤＣ－ＤＣコンバータは、さらに、整流素子及びスイッチング素子を備えている。整流素子であるダイオードは、変圧器の二次巻線の一方の端子である正極端子に接続されている。スイッチング素子であるトランジスタには、ゲート・ソース間電圧が０（ゼロ）Ｖであっても導通するデプレッション型の電界効果トランジスタ（以下、「ＦＥＴ」とする）が適用されている。

【0003】

このように構成される従来の自励発振型ＤＣ－ＤＣコンバータは、変圧器の二次巻線のコイルと容量とで形成される共振回路によって自励発振し、ダイオードによって整流されて直流電圧が供給される。

【0004】

熱発電装置は、一般に、熱発電装置に加えられる温度差に比例した電圧を発生させるため、熱発電装置にかかる温度差が低ければ発電電圧は小さくなる。熱発電装置を利用した熱発電では、例えば、１００ｍＶ程度の小さな発電電圧でも、そのエネルギーを利用して発電できることが望ましい。小さな発電電圧を利用するには、変圧器のコイルの巻数比がある程度大きいことが必要である。例えば、１００ｍＶの変圧器の一次側の入力電圧に対して、巻数比５０であれば、５Ｖの変圧器の二次側の出力電圧を発生させることができる。

【0005】

また、スイッチング素子であるデプレッション型のＦＥＴに対して、さらに並列にＭＯＳトランジスタ又はバイポーラトランジスタを接続することによって、スイッチング素子であるトランジスタの駆動能力を高める技術がある（例えば、特許文献２参照）。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】米国特許出願公開第２００４／０１７６８５９号明細書（図４）

【特許文献2】特開２００５－３０４２３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

一般に、抵抗値Ｒ０の内部抵抗を含む電圧源から電力を取り出す場合、当該電圧源に接続される負荷のインピーダンスの実数部（抵抗値）Ｒが抵抗値Ｒ０と等しい（Ｒ＝Ｒ０の）場合に、最大の電力を取り出すことができる。事前に接続する給電装置が、内部抵抗の抵抗値にばらつきがほとんど無く、その抵抗値が既知の場合、その抵抗値に合わせて最大の電力を取り出し可能なＤＣ－ＤＣコンバータを設計することも可能である。

【0008】

しかしながら、上述した従来のＤＣ－ＤＣコンバータの一次側に、例えば、熱発電装置のような抵抗値にばらつきがある内部抵抗を含む給電装置を接続して、二次側に電力を伝送する場合、内部抵抗の抵抗値ばらつきによって、電力変換効率もばらついてしまう。

【0009】

熱発電装置を例に挙げて説明を補足する。熱発電装置は、内部抵抗を含む熱発電素子を有して構成されている。熱発電素子の内部抵抗の抵抗値は、熱発電素子の構造や大きさ等によってばらつきを生じる。したがって、同製品に係る熱発電装置であっても、当該熱発電装置が有する熱発電素子の個体によって内部抵抗の抵抗値のばらつきがあり、一の熱発電装置で最大の電力を取り出すことができるように設計されていたとしても、他の熱発電装置では電力変換効率が低下、すなわち電力損失が大きくなってしまう場合があった。

【0010】

本発明は、上述した課題を解決するためになされたものであり、接続する給電装置が有する発電素子の個体によって内部抵抗の抵抗値にばらつきがある場合においても、その内部抵抗の抵抗値に応じて、電力変換効率の極大化が可能な制御装置及び及び当該制御装置を備える自励発振型ＤＣ－ＤＣコンバータを提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明に係る制御装置は、第１入力端子と、第２入力端子と、第３入力端子と、出力端子と、第１のデプレッション型電界効果トランジスタと、前記第１のデプレッション型電界効果トランジスタのゲートと接続されるゲートと、前記第１のデプレッション型電界効果トランジスタのソースと接続されるソースと、ドレインとを含む少なくとも１個の電界効果トランジスタとを有し、デプレッション型電界効果トランジスタ及びエンハンスメント型電界効果トランジスタのうち、少なくとも一方の電界効果トランジスタが複数個であるスイッチング素子回路と、前記スイッチング素子回路が有する前記デプレッション型電界効果トランジスタの個数と同数の接続端子であって、前記デプレッション型電界効果トランジスタのドレインとそれぞれ接続される第１接続端子と、前記スイッチング素子回路が有する前記エンハンスメント型電界効果トランジスタの個数と同数の接続端子であって、前記エンハンスメント型電界効果トランジスタのドレインとそれぞれ接続される第２接続端子と、前記第１入力端子と前記第２入力端子との間に、前記第２入力端子から前記第１入力端子へ向かう方向を順方向とする第１の整流素子と、前記第１入力端子と前記第１の整流素子との接続点と前記出力端子との間に、前記接続点から前記出力端子へ向かう方向を順方向とする第２の整流素子と、前記第１のデプレッショントランジスタのゲート及び前記第３入力端子に接続される第１端と、前記第２入力端子と接続される第２端とを含む抵抗と、前記第３入力端子の電圧を所定の電圧にクランプするクランプ回路と、を備えることを特徴とする。

【0012】

本発明に係る自励発振型ＤＣ－ＤＣコンバータは、前記制御装置と、一次側第１端子と、前記第１接続端子の何れか１個と接続される一次側第２端子と、前記第３入力端子と第１の容量を介して接続されるとともに前記第１入力端子と第２の容量を介して接続される二次側第１端子と、二次側第２端子とを有する変圧器と、を備えることを特徴とする。

【発明の効果】

【0013】

本発明によれば、内部抵抗の抵抗値にばらつきがある給電装置をＤＣ－ＤＣコンバータの一次側に接続する場合においても、接続する給電装置の個体によらず高い電力変換効率でＤＣ－ＤＣコンバータを動作させることができる。

【図面の簡単な説明】

【0014】

【図1】本発明の実施形態に係る制御装置及び自励発振型ＤＣ－ＤＣコンバータの回路図である。

【図2】本実施形態に係る制御装置の回路図である。

【図3】本実施形態に係る制御装置が備えるＦＥＴ回路の回路図である。

【図4】本実施形態に係る制御装置が備える充電制御回路の回路図である。

【図5】本実施形態に係る制御装置の第１変形例の構成を示す回路図である。

【図6】本実施形態に係る制御装置の第２変形例の構成を示す回路図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態に係る制御装置及び自励発振型ＤＣ－ＤＣコンバータについて、図面を参照して説明する。

【0016】

図１は、本発明の実施形態に係る自励発振型ＤＣ－ＤＣコンバータの一例であるＤＣ－ＤＣコンバータ１の回路図である。

【0017】

ＤＣ－ＤＣコンバータ１は、ＧＮＤ端子１０１と、入力端子１０２，１０４と、出力端子１０３と、自然数ｍ個の接続端子２１＿１～２１＿ｍと、複数ｎ個の接続端子２２＿１～２２＿ｎとを備える制御装置１００と、変圧器５０と、を具備している。ここで、ｍ個の接続端子２１＿１～２１＿ｍを包括的に説明する場合、枝番号を省略して「接続端子２１」と称する。接続端子２１と同様に、ｎ個の接続端子２２＿１～２２＿ｎを包括的に説明する場合、「接続端子２２」と称する。

【0018】

ＤＣ－ＤＣコンバータ１は、例えば、変圧器５０の一次側第１端子５１１に給電装置が接続され、出力端子１０３に電力を蓄電可能な容量性素子である容量６３に接続されて使用される。接続される給電装置としては、例えば、熱電変換素子（以下、「ＴＥＧ」とする）４０の様な内部抵抗を含む発電素子又は内部抵抗を含む発電素子を少なくとも１個有する装置がある。

【0019】

変圧器５０の一次側第２端子５１２は、例えば、接続端子２１＿１等の接続端子２１＿１～２１＿ｍのうち何れか１個と接続される。また、一次側第２端子５１２は、その他の接続端子２１＿２～２１＿ｍ及び接続端子２２＿１～２２＿ｎのうち、少なくとも１個と接続される。

【0020】

変圧器５０の二次側第１端子５２１は、第１の容量としての容量６１を介して入力端子１０４と接続され、第２の容量としての容量６２を介して入力端子１０２と接続される。変圧器５０の二次側第２端子５２２は、接地端子２に接続される。

【0021】

図２は、本発明の実施形態に係る制御装置の一例である制御装置１００の回路図である。

【0022】

制御装置１００は、ＧＮＤ端子１０１、入力端子１０２，１０４、出力端子１０３、接続端子２１＿１～２１＿ｍ、及び接続端子２２＿１～２２＿ｎに加え、ＦＥＴ回路１０と、充電制御回路３０と、ダイオード４１，４２と、クランプ回路４３と、抵抗７１と、ＦＥＴの一例であるＮ型のＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」とする）７２と、を備えている。

【0023】

ＦＥＴ回路１０は、ｍ個のデプレッション型のＦＥＴ（以下、「ＤＦＥＴ」とする）を含むＤＦＥＴ回路１１と、ｎ個のエンハンスメント型のＦＥＴ（以下、「ＥＦＥＴ」とする）を含むＥＦＥＴ回路１２と、を有している。

【0024】

ＤＦＥＴ回路１１は、第３入力端子としての入力端子１０４と接続される第１入力端１３と、第２入力端子としてのＧＮＤ端子１０１と接続される第２入力端１５と、ｍ個の接続端子２１＿１～２１＿ｍとそれぞれ接続される接続端１７＿１～１７＿ｍと、を有している。ここで、第１入力端１３と入力端子１０４との接続点をノードＮ１と呼称し、第２入力端１５とＧＮＤ端子１０１との接続点をノードＮ２と呼称とする。

【0025】

ＥＦＥＴ回路１２は、ノードＮ１で入力端子１０４と接続される第１入力端１４と、ノードＮ２でＧＮＤ端子１０１と接続される第２入力端１６と、ｎ個の接続端子２２＿１～２２＿ｎとそれぞれ接続される接続端１８＿１～１８＿ｎと、を有している。

【0026】

充電制御回路３０は、出力端子１０３と接続される第１入力端３１と、ＧＮＤ端子１０１と接続される第２入力端３３と、制御信号を出力する出力端３２と、を有している。

【0027】

第１整流素子としてのダイオード４１は、第１入力端子としての入力端子１０２とＧＮＤ端子１０１との間に、ＧＮＤ端子１０１から入力端子１０２へ向かう方向を順方向として、接続されている。第２整流素子としてのダイオード４２は、入力端子１０２及びダイオード４１のカソードとの接続点であるノードＮ３と出力端子１０３との間に、ノードＮ３から出力端子１０３へ向かう方向を順方向として、接続されている。

【0028】

すなわち、ダイオード４１は、ノードＮ２に接続されるアノードと、ノードＮ３に接続されるカソードを含んでいる。ダイオード４２は、ノードＮ３に接続されるアノードと、出力端子１０３に接続されるカソードを含んでいる。また、ダイオード４２のカソードは、さらに充電制御回路３０の第１入力端３１と接続されている。

【0029】

抵抗７１は、ノードＮ１とノードＮ２との間に接続されている。ＮＭＯＳトランジスタ７２は抵抗７１と並列に接続されている。また、ＮＭＯＳトランジスタ７２のゲートは、充電制御回路３０の出力端３２と接続されている。すなわち、ＮＭＯＳトランジスタ７２は、ノードＮ１に接続されるドレインと、出力端３２と接続されるゲートと、ノードＮ２に接続されるソースとを含んでいる。

【0030】

クランプ回路４３は、ノードＮ１の正側電圧を所定値にクランプする回路であり、ノードＮ１に接続される第１端と、ノードＮ２に接続される第２端とを有している。クランプ回路４３は、例えば、ノードＮ２に接続されるアノードと、ノードＮ１に接続されるカソードとを含むツェナーダイオードで構成されている。

【0031】

制御装置１００がクランプ回路４３を備えているのは、ＦＥＴ回路１０に含まれるＦＥＴのゲート・ソース間電圧Ｖgsと閾（しきい）値電圧Ｖtとの差である電圧（Ｖgs－Ｖt）を一定値に制御するためである。ＭＯＳＦＥＴの非飽和領域におけるオン抵抗の抵抗値Ｒonは、次式（１）で表すことができるため、電圧（Ｖgs－Ｖt）を一定値に制御できれば、ＭＯＳＦＥＴのサイズ、すなわちゲート長Ｌに対するゲート幅Ｗの割合（＝Ｗ／Ｌ）を調整することによって、抵抗値Ｒonの調整が可能となる。次式（１）によれば、電圧（Ｖgs－Ｖt）が定数とみなせる場合、抵抗値Ｒonは、Ｗ／Ｌに反比例する（ゲート長Ｌに比例し、ゲート幅Ｗに反比例する）。

【0032】

【数1】

【0033】

μ：電子の移動度
Ｃox：単位面積当たりのゲート容量
Ｗ：ゲート幅
Ｌ：ゲート長
Ｖgs：ゲート・ソース間電圧
Ｖt：閾値電圧
図３は、ＤＦＥＴ回路１１とＥＦＥＴ回路１２とを有して構成されるＦＥＴ回路１０のより詳細な構成を示す回路図である。

【0034】

ＤＦＥＴ回路１１は、ｍ個のＤＦＥＴの一例であるデプレッション型ＮＭＯＳトランジスタ１１＿１～１１＿ｍを含んでいる。第１のデプレッション型電界効果トランジスタとしてのデプレッション型ＮＭＯＳトランジスタ１１＿１は、第１入力端１３と接続されるゲートと、第２入力端１５と接続されるソースと、接続端１７＿１と接続されるドレインと、を含んでいる。

【0035】

デプレッション型ＮＭＯＳトランジスタ１１＿２～１１＿ｍは、デプレッション型ＮＭＯＳトランジスタ１１＿１と同様に、第１入力端１３と接続されるゲートと、第２入力端１５と接続されるソースとを含んでいる。デプレッション型ＮＭＯＳトランジスタ１１＿２～１１＿ｍのドレインは、それぞれ、接続端１７＿２～１７＿ｍと接続されている。すなわち、デプレッション型ＮＭＯＳトランジスタ１１＿１～１１＿ｍは、互いのゲートがノードＮ１で接続されているともに、互いのソースがノードＮ２で接続されている。そして、デプレッション型ＮＭＯＳトランジスタ１１＿１～１１＿ｍの各ドレインは、それぞれ、接続端１７＿１～１７＿ｍと接続されている。

【0036】

デプレッション型ＮＭＯＳトランジスタ１１＿１～１１＿ｍは、それぞれサイズを変えて構成されている。デプレッション型ＮＭＯＳトランジスタ１１＿１～１１＿ｍのサイズ比は、例えば、デプレッション型ＮＭＯＳトランジスタ１１＿１～１１＿ｍのうち、最も小さいトランジスタのゲート長Ｌd1に対するゲート幅Ｗd1の割合「Ｗd1／Ｌd1」を基準（＝１）とした場合、２のべき乗数倍、すなわち、１（＝２^０）：２（＝２^１）：…：２^ｍ－１に形成される。

【0037】

また、デプレッション型ＮＭＯＳトランジスタ１１＿１～１１＿ｍは、オフ状態に遷移可能とするため、閾値電圧が－０．６Ｖよりも高く（絶対値では小さく）設定される。これは、ノードＮ１の負側電圧（ローサイドの電圧）がＮＭＯＳトランジスタ７２の寄生ダイオードによって約－０．６Ｖでクランプされるためである。

【0038】

ＥＦＥＴ回路１２は、ｎ個のＥＦＥＴの一例であるエンハンスメント型ＮＭＯＳトランジスタ１２＿１～１２＿ｎを含んでいる。エンハンスメント型ＮＭＯＳトランジスタ１２＿１～１２＿ｎは、デプレッション型ＮＭＯＳトランジスタ１１＿１～１１＿ｍと同様に、互いのゲートがノードＮ１で接続されているともに、互いのソースがノードＮ２で接続されている。そして、エンハンスメント型ＮＭＯＳトランジスタ１２＿１～１２＿ｎの各ドレインは、それぞれ、接続端１８＿１～１８＿ｎと接続されている。すなわち、エンハンスメント型ＮＭＯＳトランジスタ１２＿１～１２＿ｎは、それぞれ、第１入力端１４と接続されるゲートと、第２入力端１６と接続されるソースと、接続端１８＿１～１８＿ｎと接続されるドレインと、を含んでいる。

【0039】

エンハンスメント型ＮＭＯＳトランジスタ１２＿１～１２＿ｎは、それぞれサイズを変えて構成されている。エンハンスメント型ＮＭＯＳトランジスタ１２＿１～１２＿ｎのサイズ比は、例えば、エンハンスメント型ＮＭＯＳトランジスタ１２＿１～１２＿ｎのうち、最も小さいトランジスタのゲート長Ｌe1に対するゲート幅Ｗe1の割合「Ｗe1／Ｌe1」を基準（＝１）とした場合、２のべき乗数倍、すなわち、１：２：…：２^ｎ－１に形成される。

【0040】

図４は、充電制御回路３０のより詳細な構成を示す回路図である。

【0041】

充電制御回路３０は、第１入力端３１と、第２入力端３３と、出力端３２と、基準電圧を供給する基準電圧源３４と、抵抗３５，３６と、ヒステリシス特性を持つヒステリシスコンパレータ３７と、を有している。

【0042】

基準電圧源３４は、基準電圧を供給する第１端と、第２入力端３３と接続される第２端と、を有している。

【0043】

抵抗３５及び抵抗３６は、直列に接続されており、抵抗分圧回路を構成している。直列接続された抵抗３５及び抵抗３６は、第１入力端３１と第２入力端３３との間に接続されており、第１入力端３１と第２入力端３３との間に印加される電圧の分圧電圧を得ることができる。

【0044】

ヒステリシスコンパレータ３７は、抵抗３５と抵抗３６との接続点であるノードＮ５に接続される非反転入力端子（＋）と、基準電圧源３４の第１端と接続される反転入力端子（－）と、充電制御回路３０の出力端３２と接続される出力端と、を有している。

【0045】

続いて、上述したように構成される制御装置１００及びＤＣ－ＤＣコンバータ１の作用及び効果を、変圧器５０の一次側第１端子５１１にＴＥＧ４０を接続し、出力端子１０３に容量６３を接続した場合を例に挙げて説明する。

【0046】

制御装置１００は、変圧器５０の一次側第２端子５１２に接続される端子を、接続端子２１＿１～２１＿ｍ及び接続端子２２＿１～２２＿ｎの中から、接続端子２１＿１～２１＿ｍから少なくとも１個を含めて１個以上を選択して使用する。制御装置１００では、接続端子２１＿１～２１＿ｍから少なくとも１個を選択することによって、ＤＦＥＴ１１＿１～１１＿ｍから少なくとも１個が一次側第２端子５１２に接続されることになる。また、接続端子２２＿１～２２＿ｎから１個以上を選択して使用すれば、一次側第２端子５１２に接続されるＤＦＥＴに対してさらに並列にＥＦＥＴを接続することができる。

【0047】

ここで、接続端子２１＿１～２１＿ｍ及び接続端子２２＿１～２２＿ｎの中から変圧器５０の一次側第２端子５１２に接続される端子の何れを選択するかは、例えば、ＤＦＥＴ１１＿１～１１＿ｍ及びＥＦＥＴ１２＿１～１２＿ｎのゲート長Ｌに対するゲート幅Ｗの割合（＝Ｗ／Ｌ）と、ＤＦＥＴ１１＿１～１１＿ｍ及びＥＦＥＴ１２＿１～１２＿ｎのオン抵抗の抵抗値、及びＴＥＧ４０の内部抵抗の抵抗値とを考慮して決定するのが好ましい。高い電力変換効率を得るためには、負荷となるＤＣ－ＤＣコンバータ１のインピーダンスの実数部の値がＴＥＧ４０の内部抵抗の抵抗値に近いほど有利なためである。

【0048】

このようにして、接続端子２１＿１～２１＿ｍ及び接続端子２２＿１～２２＿ｎから選択した接続端子を変圧器５０の一次側第２端子５１２に接続した後、ＴＥＧ４０が動作を開始すると、ＤＣ－ＤＣコンバータ１は、変圧器５０の二次巻線のインダクタンスと容量６１のキャパシタンスとで決まる周期で共振する共振回路によって自励発振が開始される（発振動作状態）。自励発振が開始されると、ＴＥＧ４０から供給される電力が、変圧器５０の二次側及び制御装置１００を経由して容量６３へ蓄電される。

【0049】

ＤＣ－ＤＣコンバータ１内では、容量６２、ダイオード４１及びダイオード４２によって、コッククロフト・ウォルトン型の電圧倍増回路が形成される。したがって、出力端子１０３に現れる電圧は、変圧器５０の二次側第１端子５２１と二次側第２端子５２２との間に現れる二次側電圧に対して倍増される。

【0050】

また、出力端子１０３に現れる出力電圧Ｖoが上昇又は下降すると、充電制御回路３０内の第１入力端３１と第２入力端３３との間の電圧は上昇又は下降する。ヒステリシスコンパレータ３７の非反転入力端子（＋）に入力されるノードＮ５の電圧ＶN5は、第１入力端３１と第２入力端３３との間の電圧の変動に伴って変動する。ここで、ノードＮ５の電圧ＶN5と、微小電圧αと、基準電圧源３４から供給される基準電圧Ｖrefとを用いて、ヒステリシスコンパレータ３７の動作を説明する。

【0051】

ヒステリシスコンパレータ３７は、非反転入力端子（＋）に入力される電圧ＶN5と、反転入力端子（－）に入力される基準電圧Ｖrefとを比べ、例えばハイ（以下、「Ｈ」とする）レベルとロー（以下、「Ｌ」とする）レベルの二つの信号レベルの何れか一方の信号レベルを含む制御信号を出力する。ＶN5＞Ｖref＋αの場合、ヒステリシスコンパレータ３７の出力端からは、Ｈレベルの制御信号が出力される。一方、ＶN5＜Ｖref－αの場合、ヒステリシスコンパレータ３７の出力端からは、Ｌレベルの制御信号が出力される。

【0052】

ヒステリシスコンパレータ３７からの制御信号は、出力端３２からＮＭＯＳトランジスタ７２のゲートへ供給される。Ｈレベルの制御信号がＮＭＯＳトランジスタ７２のゲートへ供給されると、ＮＭＯＳトランジスタ７２はオンし、ＤＦＥＴ１１＿１～１１＿ｍ及びＥＦＥＴ１２＿１～１２＿ｎのゲート電圧を、ノードＮ２と同じ電圧、すなわち接地電圧に下げて、自励発振を停止する（発振停止状態）。一方、Ｌレベルの制御信号がＮＭＯＳトランジスタ７２のゲートへ供給されると、ＮＭＯＳトランジスタ７２はオフし、自励発振を開始する。

【0053】

充電制御回路３０は、ＮＭＯＳトランジスタ７２のゲートに制御信号を供給してオンとオフとを切り替えることによって、出力電圧ＶoがＶref－α≦Ｖo≦Ｖref＋αの範囲となるように、ＤＣ－ＤＣコンバータ１を発振動作状態と発振停止状態とに切替制御している。

【0054】

クランプ回路４３は、ＤＦＥＴ１１＿１～１１＿ｍ及びＥＦＥＴ１２＿１～１２＿ｎの各ゲートの電圧、すなわちノードＮ１の正側電圧（ハイサイドの電圧）を所定値にクランプするため、電圧（Ｖgs－Ｖt）が一定値に制御される。一方、ノードＮ１の負側電圧（ローサイド電圧）は、ＮＭＯＳトランジスタ７２の寄生ダイオードによって約－０．６Ｖでクランプされ、約－０．６Ｖよりも低く（絶対値で大きく）ならない。

【0055】

以上、制御装置１００、及び制御装置１００を具備するＤＣ－ＤＣコンバータ１によれば、ＤＣ－ＤＣコンバータ１の一次側に接続する給電装置の内部抵抗の抵抗値に応じてスイッチング素子であるＦＥＴのサイズを選択的に切り替えることができる。したがって、内部抵抗の抵抗値にばらつきがある給電装置をＤＣ－ＤＣコンバータ１の一次側に接続する場合においても、接続する給電装置の個体によらず高い電力変換効率でＤＣ－ＤＣコンバータ１を動作させることができる。

【0056】

また、制御装置１００は、ＮＭＯＳトランジスタ７２を備えることで、ＥＦＥＴ１２＿１～１２＿ｎの導通と非導通との切り替えによって、ＤＣ－ＤＣコンバータ１の自励発振のオンとオフとを切り替えることができる。すなわち、ＤＣ－ＤＣコンバータ１の自励発振のオン／オフ制御が可能となる。制御装置１００は、さらに、充電制御回路３０を備えることで、出力端子１０３の電圧の高低に応じたＤＣ－ＤＣコンバータ１の自励発振のオン／オフ制御が可能となり、出力端子１０３の電圧値を、ある一定の範囲に制御できる。

【0057】

ＤＦＥＴ１１＿１～１１＿ｍのサイズ比、すなわちゲート幅Ｗとゲート長Ｌの比（＝Ｗ／Ｌ）を、それぞれ異なる２のべき乗数とすることで、ＤＣ－ＤＣコンバータ１と接続するＤＦＥＴのサイズ調整を容易化することができる。例えば、３個のＤＦＥＴ１１＿１～１１＿３のサイズ比を、１：２：４とすることで、ＤＣ－ＤＣコンバータ１と接続するＤＦＥＴのサイズを１～７の７段階に調整することができる。ＤＦＥＴ１１＿１～１１＿ｍのサイズ比と同様に、ＥＦＥＴ１２＿１～１２＿ｎのサイズ比についても、それぞれ異なる２のべき乗数とすることで、ＤＣ－ＤＣコンバータ１と接続するＥＦＥＴのサイズ調整を容易化することができる。

【0058】

また、ＤＦＥＴ１１＿１～１１＿ｍ及びＥＦＥＴ１２＿１～１２＿ｎを集積化することで、ディスクリート素子で構成される場合と比べて、小型化かつサイズ比を精度良く揃えることができるので、ＤＦＥＴ１１＿１～１１＿ｍ及びＥＦＥＴ１２＿１～１２＿ｎのサイズ調整、ひいてはＤＣ－ＤＣコンバータ１のインピーダンス調整を、容易化かつ高精度化することができる。

【0059】

さらに、クランプ回路４３を含めて回路を集積化すれば、ＤＦＥＴ１１＿１～１１＿ｍ及びＥＦＥＴ１２＿１～１２＿ｎのオン抵抗を、ゲート幅Ｗに反比例させることが容易になるので、ＤＣ－ＤＣコンバータ１のインピーダンス調整をさらに容易化かつ高精度化することができる。

【0060】

さらにまた、ＧＮＤ端子１０１と接続されるアノードと入力端子１０２と接続されるカソードとを含むダイオード４１と、ノードＮ３と接続されるアノードと出力端子１０３と接続されるカソードとを含むダイオード４２を含めて回路を集積化することで、出力端子１０３と接地端子２との間に容量６３を接続して適用する際に、入力端子１０２と接続される容量６２、ダイオード４１、及びダイオード４２は、コッククロフト・ウォルトン型の電圧倍増回路を形成し、より高い電圧を得ることができる。

【0061】

なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階では、上述した実施例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、追加、置き換え又は変更することができる。

【0062】

例えば、本実施形態に係る制御装置は、クランプ回路４３を備える制御装置１００のクランプ回路４３の代わりにクランプ回路４５を備える制御装置２００（図５参照）としてもよいし、クランプ回路４３又はクランプ回路４５の代わりにクランプ回路４６を備える制御装置３００（図６参照）としてもよい。

【0063】

図５及び図６は、ぞれぞれ、制御装置１００の第１変形例である制御装置２００及び制御装置１００の第２変形例である制御装置３００の構成を示す回路図である。

【0064】

クランプ回路４５（図５参照）は、クランプ回路４３と同様に、ノードＮ１の正側電圧を所定値にクランプする回路である。クランプ回路４５は、例えば、入力端子１０４（ノードＮ１）に接続されるアノードと、出力端子１０３に接続されるカソードとを含むダイオード等の整流素子で構成される。クランプ回路４３の代わりに、クランプ回路４５としての１個のダイオードを備える制御装置２００では、入力端子１０４の電圧、すなわちノードＮ１の電圧が、出力端子１０３の電圧＋約０．６Ｖにクランプされることになる。

【0065】

図６に例示されるクランプ回路４６は、クランプ回路４３の代わりに、ｋ個のゲートとドレインを接続した、いわゆるダイオード接続のＭＯＳＦＥＴ４６＿１～４６＿ｋを直列に接続して構成される。ここで、ｋは自然数（ｋ≧１）である。すなわち、クランプ回路４６は、直列に接続されたｋ個のダイオード接続されたＭＯＳＦＥＴ４６＿１～４６＿ｋを有している。なお、上述したクランプ回路４６を、クランプ回路４５の代わりに適用してもよい。図６において、ＧＮＤ端子１０１を入力端子１０４に、入力端子１０４を出力端子１０３に読み替えれば、読み替えた図６は、クランプ回路４５の代わりにクランプ回路４６を備える制御装置３００の構成を示す回路図に相当する。

【0066】

本実施形態では、ＮＭＯＳトランジスタ７２及び充電制御回路３０を備える制御装置１００を例に挙げて説明したが、制御装置１００はこの例に限定されない。本実施形態に係る制御装置は、例えば、図１に例示の制御装置１００から充電制御回路３０を省略した制御装置１００としてもよいし、ＮＭＯＳトランジスタ７２及び充電制御回路３０を省略した制御装置１００としてもよい。また、制御装置１００は、制御装置２００又は制御装置３００に置換されていてもよい。

【0067】

また、ＤＦＥＴ回路１１とＥＦＥＴ回路１２とを有するＦＥＴ回路１０を例に挙げて説明したが、ＦＥＴ回路１０は、ＥＦＥＴを有さずに、複数のＤＦＥＴを有する構成、すなわちＤＦＥＴ回路１１としてもよい。この場合、ＦＥＴ回路１０は、同じデプレッション型のＦＥＴだけで構成できるので、素子数を削減できるという利点がある。

【0068】

本実施形態では、整流素子としてダイオードを適用した例を説明したが、ＤＣ－ＤＣコンバータ１において同期整流を可能とする素子であれば、ダイオードに限定されない。例えば、ダイオード以外にも、ＦＥＴ等を適用してもよい。また、ＦＥＴの一例として示したＭＯＳトランジスタは、ＭＯＳトランジスタの代わりに、例えば、接合型ＦＥＴ（ＪＦＥＴ）や金属絶縁膜半導体型ＦＥＴ（ＭＩＳＦＥＴ）等のＭＯＳＦＥＴと異なる種類のＦＥＴが適用されてもよい。

【0069】

これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0070】

１ ＤＣ－ＤＣコンバータ
１０ ＦＥＴ回路（スイッチング素子回路）
１１＿１～１１＿ｍ ＤＦＥＴ（デプレッション型電界効果トランジスタ）
１２＿１～１２＿ｎ ＥＦＥＴ（エンハンスメント型電界効果トランジスタ）
２１（２１＿１～２１＿ｍ） 接続端子（第１接続端子）
２２（２２＿１～２２＿ｎ） 接続端子（第２接続端子）
３０ 充電制御回路（制御回路）
４１ 整流素子（第１の整流素子）
４２ 整流素子（第２の整流素子）
４３，４５，４６ クランプ回路
５０ 変圧器
５１１ 一次側第１端子
５１２ 一次側第２端子
５２１ 二次側第１端子
５２２ 二次側第２端子
６１、６２ 容量（第１の容量、第２の容量）
７１ 抵抗
７２ ＮＭＯＳトランジスタ（電界効果トランジスタ）
１００，２００，３００ 制御装置
１０１ ＧＮＤ端子（第２入力端子）
１０２ 入力端子（第１入力端子）
１０３ 出力端子
１０４ 入力端子（第３入力端子）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】