(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132861
(43)【公開日】2024-10-01
(54)【発明の名称】ＲＣ－ＩＧＢＴ
(51)【国際特許分類】
H01L 29/739 20060101AFI20240920BHJP
H01L 29/78 20060101ALI20240920BHJP
H01L 29/861 20060101ALI20240920BHJP
H01L 29/06 20060101ALI20240920BHJP
H01L 29/41 20060101ALI20240920BHJP
H01L 21/336 20060101ALI20240920BHJP
H01L 21/8234 20060101ALI20240920BHJP
H01L 21/8249 20060101ALI20240920BHJP
【ＦＩ】
H01L29/78 655F
H01L29/78 655G
H01L29/78 657D
H01L29/78 657F
H01L29/78 657A
H01L29/78 653A
H01L29/78 652J
H01L29/78 655B
H01L29/78 652M
H01L29/91 C
H01L29/78 652P
H01L29/06 301G
H01L29/06 301V
H01L29/06 301S
H01L29/06 301F
H01L29/44 Y
H01L29/78 301D
H01L27/06 102A
H01L27/06 321A
H01L29/78 301P
【審査請求】未請求
【請求項の数】33
【出願形態】ＯＬ
(21)【出願番号】P 2023215473
(22)【出願日】2023-12-21
(31)【優先権主張番号】P 2023039756
(32)【優先日】2023-03-14
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100088672
【弁理士】
【氏名又は名称】吉竹 英俊
(74)【代理人】
【識別番号】100088845
【弁理士】
【氏名又は名称】有田 貴弘
(72)【発明者】
【氏名】曽根田 真也
(72)【発明者】
【氏名】西 康一
(72)【発明者】
【氏名】小西 和也
(72)【発明者】
【氏名】海老原 洪平
【テーマコード（参考）】
4M104
5F048
5F140
【Ｆターム（参考）】
4M104FF10
5F048AA09
5F048AC06
5F048AC10
5F048BA01
5F048BB05
5F048BB19
5F048BC03
5F048BC07
5F048BC12
5F048BD07
5F048BF02
5F048BF06
5F048BF07
5F140AA40
5F140AB06
5F140AC24
5F140BA01
5F140BB04
5F140BC15
5F140BD05
5F140BF04
5F140BF43
5F140BF53
5F140BG28
5F140BH03
5F140BH30
5F140BJ05
5F140BJ07
5F140BJ10
5F140BJ15
5F140BJ17
5F140CA03
5F140CC02
5F140CF04
(57)【要約】
【課題】本開示は、ＲＣ－ＩＧＢＴの製造コストを低減することを目的とする。
【解決手段】ＲＣ－ＩＧＢＴ２０１は、セル領域、配線領域３０２および終端領域３０１を有する半導体基板５０を備える。半導体基板５０は、ＩＧＢＴ領域１０、ダイオード領域２０、配線領域３０２および終端領域３０１においてドリフト層１の第１主面Ｓ１側に設けられた第２導電型の拡散層を備える。拡散層は、ＩＧＢＴ領域１０におけるベース層１５と、ダイオード領域２０におけるアノード層２５と、配線領域３０２における配線ウェル層３５と、終端領域３０１における終端ウェル層３１とを含む。ベース層１５の深さは、複数のトレンチゲート１１，２１，３６の深さ未満であり、かつアノード層２５、配線ウェル層３５および終端ウェル層３１の深さ以上である。
【選択図】図１３
【解決手段】ＲＣ－ＩＧＢＴ２０１は、セル領域、配線領域３０２および終端領域３０１を有する半導体基板５０を備える。半導体基板５０は、ＩＧＢＴ領域１０、ダイオード領域２０、配線領域３０２および終端領域３０１においてドリフト層１の第１主面Ｓ１側に設けられた第２導電型の拡散層を備える。拡散層は、ＩＧＢＴ領域１０におけるベース層１５と、ダイオード領域２０におけるアノード層２５と、配線領域３０２における配線ウェル層３５と、終端領域３０１における終端ウェル層３１とを含む。ベース層１５の深さは、複数のトレンチゲート１１，２１，３６の深さ未満であり、かつアノード層２５、配線ウェル層３５および終端ウェル層３１の深さ以上である。
【選択図】図１３
【特許請求の範囲】
【請求項1】
ＩＧＢＴ領域およびダイオード領域を含むセル領域と、前記セル領域を囲む終端領域と、前記セル領域と前記終端領域との間に設けられる配線領域と、を有する半導体基板を備えるＲＣ－ＩＧＢＴであって、
前記半導体基板は、第１主面と、前記第１主面とは反対側の主面である第２主面とを有し、
前記半導体基板は、
前記セル領域、前記配線領域および前記終端領域に設けられた第１導電型のドリフト層と、
前記ＩＧＢＴ領域、前記ダイオード領域、前記配線領域および前記終端領域において前記ドリフト層の前記第１主面側に設けられた第２導電型の拡散層を備え、
前記拡散層は、前記ＩＧＢＴ領域におけるベース層と、前記ダイオード領域におけるアノード層と、前記配線領域における配線ウェル層と、前記終端領域における終端ウェル層とを含み、
前記半導体基板には、前記第１主面から前記拡散層を貫通して前記ドリフト層に達する複数のトレンチゲートが形成され、
前記複数のトレンチゲートは、前記ＩＧＢＴ領域における複数のアクティブトレンチゲートと、前記ダイオード領域における複数のダイオードトレンチゲートと、前記配線領域における複数の配線トレンチゲートと、を含み、
前記ベース層の深さは、前記複数のアクティブトレンチゲートの深さ未満であり、かつ前記アノード層、前記配線ウェル層および前記終端ウェル層の深さ以上である、
ＲＣ－ＩＧＢＴ。
前記半導体基板は、第１主面と、前記第１主面とは反対側の主面である第２主面とを有し、
前記半導体基板は、
前記セル領域、前記配線領域および前記終端領域に設けられた第１導電型のドリフト層と、
前記ＩＧＢＴ領域、前記ダイオード領域、前記配線領域および前記終端領域において前記ドリフト層の前記第１主面側に設けられた第２導電型の拡散層を備え、
前記拡散層は、前記ＩＧＢＴ領域におけるベース層と、前記ダイオード領域におけるアノード層と、前記配線領域における配線ウェル層と、前記終端領域における終端ウェル層とを含み、
前記半導体基板には、前記第１主面から前記拡散層を貫通して前記ドリフト層に達する複数のトレンチゲートが形成され、
前記複数のトレンチゲートは、前記ＩＧＢＴ領域における複数のアクティブトレンチゲートと、前記ダイオード領域における複数のダイオードトレンチゲートと、前記配線領域における複数の配線トレンチゲートと、を含み、
前記ベース層の深さは、前記複数のアクティブトレンチゲートの深さ未満であり、かつ前記アノード層、前記配線ウェル層および前記終端ウェル層の深さ以上である、
ＲＣ－ＩＧＢＴ。
【請求項2】
前記複数の配線トレンチゲートの少なくとも１つの配線トレンチゲートの深さは前記複数のアクティブトレンチゲートの深さ未満である、
請求項１に記載のＲＣ－ＩＧＢＴ。
請求項１に記載のＲＣ－ＩＧＢＴ。
【請求項3】
前記複数の配線トレンチゲートの深さは、前記半導体基板の外周に向かって徐々に浅くなる、
請求項１に記載のＲＣ－ＩＧＢＴ。
請求項１に記載のＲＣ－ＩＧＢＴ。
【請求項4】
前記複数の配線トレンチゲートは、第１配線トレンチゲートと、前記第１配線トレンチゲートより深い第２配線トレンチゲートとを含み、
前記第１配線トレンチゲートの幅は前記第２配線トレンチゲートの幅より小さい、
請求項１に記載のＲＣ－ＩＧＢＴ。
前記第１配線トレンチゲートの幅は前記第２配線トレンチゲートの幅より小さい、
請求項１に記載のＲＣ－ＩＧＢＴ。
【請求項5】
前記複数の配線トレンチゲートの少なくとも１つのピッチは、前記複数のアクティブトレンチゲートのピッチよりも狭い、
請求項１に記載のＲＣ－ＩＧＢＴ。
請求項１に記載のＲＣ－ＩＧＢＴ。
【請求項6】
前記複数の配線トレンチゲートのピッチは、前記半導体基板の外周に向かって狭くなる、
請求項１に記載のＲＣ－ＩＧＢＴ。
請求項１に記載のＲＣ－ＩＧＢＴ。
【請求項7】
前記半導体基板は、前記ＩＧＢＴ領域においてのみ、前記ドリフト層の前記第１主面側に設けられるキャリア蓄積層をさらに備える、
請求項１に記載のＲＣ－ＩＧＢＴ。
請求項１に記載のＲＣ－ＩＧＢＴ。
【請求項8】
前記半導体基板は、前記ＩＧＢＴ領域、前記ダイオード領域および前記配線領域における前記複数のトレンチゲートのそれぞれから１μｍ内において、前記ドリフト層の前記第１主面側に設けられるキャリア蓄積層をさらに備える、
請求項１に記載のＲＣ－ＩＧＢＴ。
請求項１に記載のＲＣ－ＩＧＢＴ。
【請求項9】
前記アノード層の不純物濃度の平面視における単位面積あたりの積分値である積分濃度は、前記ベース層の前記積分濃度よりも低い、
請求項１に記載のＲＣ－ＩＧＢＴ。
請求項１に記載のＲＣ－ＩＧＢＴ。
【請求項10】
前記半導体基板は、
前記ＩＧＢＴ領域において前記ドリフト層の前記第２主面側に第２導電型のコレクタ層を備え、
前記ダイオード領域と、前記配線領域の少なくとも一部とにおいて、前記ドリフト層の前記第２主面側に第１導電型のカソード層を備える、
請求項１に記載のＲＣ－ＩＧＢＴ。
前記ＩＧＢＴ領域において前記ドリフト層の前記第２主面側に第２導電型のコレクタ層を備え、
前記ダイオード領域と、前記配線領域の少なくとも一部とにおいて、前記ドリフト層の前記第２主面側に第１導電型のカソード層を備える、
請求項１に記載のＲＣ－ＩＧＢＴ。
【請求項11】
前記半導体基板は、前記複数のトレンチゲートの底部に第２導電型のトレンチボトム層を備える、
請求項１に記載のＲＣ－ＩＧＢＴ。
請求項１に記載のＲＣ－ＩＧＢＴ。
【請求項12】
前記複数の配線トレンチゲートのうち前記終端領域に最も近い配線トレンチゲートと前記終端領域との距離は、前記半導体基板の周方向全体において一定である、
請求項１に記載のＲＣ－ＩＧＢＴ。
請求項１に記載のＲＣ－ＩＧＢＴ。
【請求項13】
ＩＧＢＴ領域およびダイオード領域を含むセル領域と、前記セル領域を囲む終端領域と、前記セル領域と前記終端領域との間に設けられる配線領域と、を有する半導体基板を備えるＲＣ－ＩＧＢＴであって、
前記半導体基板は、第１主面と、前記第１主面とは反対側の主面である第２主面とを有し、
前記半導体基板は、
前記セル領域、前記配線領域および前記終端領域に設けられた第１導電型のドリフト層と、
前記ＩＧＢＴ領域、前記ダイオード領域、前記配線領域および前記終端領域において前記ドリフト層の前記第１主面側に設けられた第２導電型の拡散層と、
前記ＩＧＢＴ領域において前記ドリフト層の前記第１主面側に設けられたキャリア蓄積層とを備え、
前記拡散層は、前記ＩＧＢＴ領域におけるベース層と、前記ダイオード領域におけるアノード層と、前記配線領域における配線ウェル層と、前記終端領域における終端ウェル層とを含み、
前記半導体基板には、前記第１主面から前記拡散層を貫通して前記ドリフト層に達する複数のトレンチゲートが形成され、
前記複数のトレンチゲートは、前記ＩＧＢＴ領域における複数のアクティブトレンチゲートと、前記ダイオード領域における複数のダイオードトレンチゲートと、前記配線領域における複数の配線トレンチゲートと、を含み、
前記配線ウェル層の深さは、前記複数のアクティブトレンチゲートの深さ未満であり、かつ、前記ベース層の深さ以上である、
ＲＣ－ＩＧＢＴ。
前記半導体基板は、第１主面と、前記第１主面とは反対側の主面である第２主面とを有し、
前記半導体基板は、
前記セル領域、前記配線領域および前記終端領域に設けられた第１導電型のドリフト層と、
前記ＩＧＢＴ領域、前記ダイオード領域、前記配線領域および前記終端領域において前記ドリフト層の前記第１主面側に設けられた第２導電型の拡散層と、
前記ＩＧＢＴ領域において前記ドリフト層の前記第１主面側に設けられたキャリア蓄積層とを備え、
前記拡散層は、前記ＩＧＢＴ領域におけるベース層と、前記ダイオード領域におけるアノード層と、前記配線領域における配線ウェル層と、前記終端領域における終端ウェル層とを含み、
前記半導体基板には、前記第１主面から前記拡散層を貫通して前記ドリフト層に達する複数のトレンチゲートが形成され、
前記複数のトレンチゲートは、前記ＩＧＢＴ領域における複数のアクティブトレンチゲートと、前記ダイオード領域における複数のダイオードトレンチゲートと、前記配線領域における複数の配線トレンチゲートと、を含み、
前記配線ウェル層の深さは、前記複数のアクティブトレンチゲートの深さ未満であり、かつ、前記ベース層の深さ以上である、
ＲＣ－ＩＧＢＴ。
【請求項14】
前記キャリア蓄積層は前記配線領域において前記ドリフト層の前記第１主面側にも設けられる、
請求項１３に記載のＲＣ－ＩＧＢＴ。
請求項１３に記載のＲＣ－ＩＧＢＴ。
【請求項15】
前記複数の配線トレンチゲートの少なくとも１つの配線トレンチゲートの深さは前記複数のアクティブトレンチゲートの深さ未満である、
請求項１３に記載のＲＣ－ＩＧＢＴ。
請求項１３に記載のＲＣ－ＩＧＢＴ。
【請求項16】
前記複数の配線トレンチゲートの深さは、前記半導体基板の外周に向かって徐々に浅くなる、
請求項１３に記載のＲＣ－ＩＧＢＴ。
請求項１３に記載のＲＣ－ＩＧＢＴ。
【請求項17】
前記複数の配線トレンチゲートは、第１配線トレンチゲートと、前記第１配線トレンチゲートより深い第２配線トレンチゲートとを含み、
前記第１配線トレンチゲートの幅は前記第２配線トレンチゲートの幅より小さい、
請求項１３に記載のＲＣ－ＩＧＢＴ。
前記第１配線トレンチゲートの幅は前記第２配線トレンチゲートの幅より小さい、
請求項１３に記載のＲＣ－ＩＧＢＴ。
【請求項18】
前記複数の配線トレンチゲートの少なくとも１つのピッチは、前記複数のアクティブトレンチゲートのピッチよりも狭い、
請求項１３に記載のＲＣ－ＩＧＢＴ。
請求項１３に記載のＲＣ－ＩＧＢＴ。
【請求項19】
前記複数の配線トレンチゲートのピッチは、前記半導体基板の外周に向かって狭くなる、
請求項１３に記載のＲＣ－ＩＧＢＴ。
請求項１３に記載のＲＣ－ＩＧＢＴ。
【請求項20】
前記アノード層の不純物濃度の平面視における単位面積あたりの積分値である積分濃度は、前記ベース層の前記積分濃度よりも低い、
請求項１３に記載のＲＣ－ＩＧＢＴ。
請求項１３に記載のＲＣ－ＩＧＢＴ。
【請求項21】
前記半導体基板は、
前記ＩＧＢＴ領域において前記ドリフト層の前記第２主面側に第２導電型のコレクタ層を備え、
前記ダイオード領域と、前記配線領域の少なくとも一部とにおいて、前記ドリフト層の前記第２主面側に第１導電型のカソード層を備える、
請求項１３に記載のＲＣ－ＩＧＢＴ。
前記ＩＧＢＴ領域において前記ドリフト層の前記第２主面側に第２導電型のコレクタ層を備え、
前記ダイオード領域と、前記配線領域の少なくとも一部とにおいて、前記ドリフト層の前記第２主面側に第１導電型のカソード層を備える、
請求項１３に記載のＲＣ－ＩＧＢＴ。
【請求項22】
前記半導体基板は、前記複数のトレンチゲートの底部に第２導電型のトレンチボトム層を備える、
請求項１３に記載のＲＣ－ＩＧＢＴ。
請求項１３に記載のＲＣ－ＩＧＢＴ。
【請求項23】
前記複数の配線トレンチゲートのうち前記終端領域に最も近い配線トレンチゲートと前記終端領域との距離は、前記半導体基板の周方向全体において一定である、
請求項１３に記載のＲＣ－ＩＧＢＴ。
請求項１３に記載のＲＣ－ＩＧＢＴ。
【請求項24】
ＩＧＢＴ領域およびダイオード領域を含むセル領域と、前記セル領域を囲む終端領域と、前記セル領域と前記終端領域との間に設けられる配線領域と、を有する半導体基板を備えるＲＣ－ＩＧＢＴであって、
前記半導体基板は、第１主面と、前記第１主面とは反対側の主面である第２主面とを有し、
前記半導体基板は、
前記セル領域、前記配線領域および前記終端領域に設けられた第１導電型のドリフト層と、
前記ＩＧＢＴ領域、前記ダイオード領域、前記配線領域および前記終端領域において前記ドリフト層の前記第１主面側に設けられた第２導電型の拡散層と、
前記ＩＧＢＴ領域および前記配線領域において前記ドリフト層の前記第１主面側に設けられたキャリア蓄積層とを備え、
前記拡散層は、前記ＩＧＢＴ領域におけるベース層と、前記ダイオード領域におけるアノード層と、前記配線領域における配線ウェル層と、前記終端領域における終端ウェル層とを含み、
前記半導体基板には、前記第１主面から前記拡散層を貫通して前記ドリフト層に達する複数のトレンチゲートが形成され、
前記複数のトレンチゲートは、前記ＩＧＢＴ領域における複数のアクティブトレンチゲートと、前記ダイオード領域における複数のダイオードトレンチゲートと、前記配線領域における複数の配線トレンチゲートと、を含み、
前記終端ウェル層の最も深い箇所の深さは、前記複数のアクティブトレンチゲートの深さ未満であり、かつ、前記ベース層および前記配線ウェル層の深さ以上である、
ＲＣ－ＩＧＢＴ。
前記半導体基板は、第１主面と、前記第１主面とは反対側の主面である第２主面とを有し、
前記半導体基板は、
前記セル領域、前記配線領域および前記終端領域に設けられた第１導電型のドリフト層と、
前記ＩＧＢＴ領域、前記ダイオード領域、前記配線領域および前記終端領域において前記ドリフト層の前記第１主面側に設けられた第２導電型の拡散層と、
前記ＩＧＢＴ領域および前記配線領域において前記ドリフト層の前記第１主面側に設けられたキャリア蓄積層とを備え、
前記拡散層は、前記ＩＧＢＴ領域におけるベース層と、前記ダイオード領域におけるアノード層と、前記配線領域における配線ウェル層と、前記終端領域における終端ウェル層とを含み、
前記半導体基板には、前記第１主面から前記拡散層を貫通して前記ドリフト層に達する複数のトレンチゲートが形成され、
前記複数のトレンチゲートは、前記ＩＧＢＴ領域における複数のアクティブトレンチゲートと、前記ダイオード領域における複数のダイオードトレンチゲートと、前記配線領域における複数の配線トレンチゲートと、を含み、
前記終端ウェル層の最も深い箇所の深さは、前記複数のアクティブトレンチゲートの深さ未満であり、かつ、前記ベース層および前記配線ウェル層の深さ以上である、
ＲＣ－ＩＧＢＴ。
【請求項25】
前記複数の配線トレンチゲートの少なくとも１つの配線トレンチゲートの深さは前記複数のアクティブトレンチゲートの深さ未満である、
請求項２４に記載のＲＣ－ＩＧＢＴ。
請求項２４に記載のＲＣ－ＩＧＢＴ。
【請求項26】
前記複数の配線トレンチゲートの深さは、前記半導体基板の外周に向かって徐々に浅くなる、
請求項２４に記載のＲＣ－ＩＧＢＴ。
請求項２４に記載のＲＣ－ＩＧＢＴ。
【請求項27】
前記複数の配線トレンチゲートは、第１配線トレンチゲートと、前記第１配線トレンチゲートより深い第２配線トレンチゲートとを含み、
前記第１配線トレンチゲートの幅は前記第２配線トレンチゲートの幅より小さい、
請求項２４に記載のＲＣ－ＩＧＢＴ。
前記第１配線トレンチゲートの幅は前記第２配線トレンチゲートの幅より小さい、
請求項２４に記載のＲＣ－ＩＧＢＴ。
【請求項28】
前記複数の配線トレンチゲートの少なくとも１つのピッチは、前記複数のアクティブトレンチゲートのピッチよりも狭い、
請求項２４に記載のＲＣ－ＩＧＢＴ。
請求項２４に記載のＲＣ－ＩＧＢＴ。
【請求項29】
前記複数の配線トレンチゲートのピッチは、前記半導体基板の外周に向かって狭くなる、
請求項２４に記載のＲＣ－ＩＧＢＴ。
請求項２４に記載のＲＣ－ＩＧＢＴ。
【請求項30】
前記アノード層の不純物濃度の平面視における単位面積あたりの積分値である積分濃度は、前記ベース層の前記積分濃度よりも低い、
請求項２４に記載のＲＣ－ＩＧＢＴ。
請求項２４に記載のＲＣ－ＩＧＢＴ。
【請求項31】
前記半導体基板は、
前記ＩＧＢＴ領域において前記ドリフト層の前記第２主面側に第２導電型のコレクタ層を備え、
前記ダイオード領域と、前記配線領域の少なくとも一部とにおいて、前記ドリフト層の前記第２主面側に第１導電型のカソード層を備える、
請求項２４に記載のＲＣ－ＩＧＢＴ。
前記ＩＧＢＴ領域において前記ドリフト層の前記第２主面側に第２導電型のコレクタ層を備え、
前記ダイオード領域と、前記配線領域の少なくとも一部とにおいて、前記ドリフト層の前記第２主面側に第１導電型のカソード層を備える、
請求項２４に記載のＲＣ－ＩＧＢＴ。
【請求項32】
前記半導体基板は、前記複数のトレンチゲートの底部に第２導電型のトレンチボトム層を備える、
請求項２４に記載のＲＣ－ＩＧＢＴ。
請求項２４に記載のＲＣ－ＩＧＢＴ。
【請求項33】
前記複数の配線トレンチゲートのうち前記終端領域に最も近い配線トレンチゲートと前記終端領域との距離は、前記半導体基板の周方向全体において一定である、
請求項２４に記載のＲＣ－ＩＧＢＴ。
請求項２４に記載のＲＣ－ＩＧＢＴ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）に関する。
【背景技術】
【0002】
ＲＣ－ＩＧＢＴは、一つの半導体基板にＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）領域とダイオード領域とが設けられた半導体装置である。特許文献１には、ＩＧＢＴ領域、ダイオード領域、配線領域および終端領域を有し、終端領域のｐ型ウェル層がＩＧＢＴ領域のｐ型ベース層およびトレンチより深く、逆耐圧保持の際に電界を緩和するように作用するＲＣ－ＩＧＢＴが開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１８６５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１のＲＣ－ＩＧＢＴでは、終端領域のｐ型ウェル層がＩＧＢＴ領域のｐ型ベース層より深い。そのため、深さの異なる複数のｐ型拡散層を一つずつ形成する製造工程が必要となり、製造コストがかかるという問題があった。
【0005】
本開示は、上記の問題点を解決するためになされたものであり、ＲＣ－ＩＧＢＴの製造コストを低減することを目的とする。
【課題を解決するための手段】
【0006】
本開示のＲＣ－ＩＧＢＴは、ＩＧＢＴ領域およびダイオード領域を含むセル領域と、セル領域を囲む終端領域と、セル領域と終端領域との間に設けられる配線領域と、を有する半導体基板を備えるＲＣ－ＩＧＢＴであって、半導体基板は、第１主面と、第１主面とは反対側の主面である第２主面とを有し、半導体基板は、セル領域、配線領域および終端領域に設けられた第１導電型のドリフト層と、ＩＧＢＴ領域、ダイオード領域、配線領域および終端領域においてドリフト層の第１主面側に設けられた第２導電型の拡散層を備え、拡散層は、ＩＧＢＴ領域におけるベース層と、ダイオード領域におけるアノード層と、配線領域における配線ウェル層と、終端領域における終端ウェル層とを含み、半導体基板には、第１主面から拡散層を貫通してドリフト層に達する複数のトレンチゲートが形成され、複数のトレンチゲートは、ＩＧＢＴ領域における複数のアクティブトレンチゲートと、ダイオード領域における複数のダイオードトレンチゲートと、配線領域における複数の配線トレンチゲートと、を含み、ベース層の深さは、複数のアクティブトレンチゲートの深さ未満であり、かつアノード層、配線ウェル層および終端ウェル層の深さ以上である。
【発明の効果】
【0007】
本開示のＲＣ－ＩＧＢＴによれば、ＩＧＢＴ領域、ダイオード領域、配線領域および終端領域における第２導電型の拡散層を同時に形成することが出来るため、製造コストを低減することが可能である。
【図面の簡単な説明】
【0008】
【図1】ストライプ型のＲＣ－ＩＧＢＴの平面図である。
【図2】アイランド型のＲＣ－ＩＧＢＴの平面図である。
【図3】ＲＣ－ＩＧＢＴのＩＧＢＴ領域の平面図である。
【図6】ＲＣ－ＩＧＢＴのダイオード領域の平面図である。
【図12】実施の形態１－８，１０に係るＲＣ－ＩＧＢＴの平面図である。
【図20】実施の形態８に係るＲＣ－ＩＧＢＴの平面図にトレンチゲートを付加した図である。
【図21】実施の形態９に係るＲＣ－ＩＧＢＴの平面図である。
【図22】実施の形態９に係るＲＣ－ＩＧＢＴの平面図にトレンチゲートを付加した図である。
【発明を実施するための形態】
【0009】
以下の説明において、ｎおよびｐは半導体の導電型を示す。本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ－はｎ型不純物濃度がｎよりも低いことを示し、ｎ＋はｎ型不純物濃度がｎよりも高いことを示す。同様に、ｐ－はｐ型不純物濃度がｐよりも低いことを示し、ｐ＋はｐ型不純物濃度がｐよりも高いことを示す。
【0010】
＜Ａ．前提技術＞
図１は、前提技術に係る半導体装置であるＲＣ－ＩＧＢＴ１０１を示す平面図である。また、図２は、前提技術に係る他の構成の半導体装置であるＲＣ－ＩＧＢＴ１０２を示す平面図である。図１に示されるＲＣ－ＩＧＢＴ１０１は、ＩＧＢＴ領域１０とダイオード領域２０とがストライプ状に並んで設けられたものであり、単に「ストライプ型」とも呼ばれる。図２に示されるＲＣ－ＩＧＢＴ１０２は、ダイオード領域２０が縦方向と横方向に複数設けられ、ダイオード領域２０の周囲にＩＧＢＴ領域１０が設けられたものであり、単に「アイランド型」とも呼ばれる。
図１は、前提技術に係る半導体装置であるＲＣ－ＩＧＢＴ１０１を示す平面図である。また、図２は、前提技術に係る他の構成の半導体装置であるＲＣ－ＩＧＢＴ１０２を示す平面図である。図１に示されるＲＣ－ＩＧＢＴ１０１は、ＩＧＢＴ領域１０とダイオード領域２０とがストライプ状に並んで設けられたものであり、単に「ストライプ型」とも呼ばれる。図２に示されるＲＣ－ＩＧＢＴ１０２は、ダイオード領域２０が縦方向と横方向に複数設けられ、ダイオード領域２０の周囲にＩＧＢＴ領域１０が設けられたものであり、単に「アイランド型」とも呼ばれる。
【0011】
（１）ストライプ型
図１に示されるように、ＲＣ－ＩＧＢＴ１０１はＩＧＢＴ領域１０とダイオード領域２０とを備える。ＩＧＢＴ領域１０およびダイオード領域２０は、ＲＣ－ＩＧＢＴ１０１の一端側から他端側に延伸する。ＩＧＢＴ領域１０およびダイオード領域２０は、それぞれの延伸方向と直交する方向に交互に、すなわちストライプ状に設けられている。図１において、ＲＣ－ＩＧＢＴ１０１は３個のＩＧＢＴ領域１０と２個のダイオード領域２０とを備える。また、各ダイオード領域２０はＩＧＢＴ領域１０で挟まれている。しかし、ＲＣ－ＩＧＢＴ１０１が備えるＩＧＢＴ領域１０およびダイオード領域２０の数は図１の例に限らない。ＩＧＢＴ領域１０の数は３個より大きくても小さくてもよく、ダイオード領域２０の数は２個より大きくても小さくてもよい。また、ＩＧＢＴ領域１０とダイオード領域２０の配置を入れ替えてもよい。その場合、各ＩＧＢＴ領域１０がダイオード領域２０に挟まれる。また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられていてもよい。
図１に示されるように、ＲＣ－ＩＧＢＴ１０１はＩＧＢＴ領域１０とダイオード領域２０とを備える。ＩＧＢＴ領域１０およびダイオード領域２０は、ＲＣ－ＩＧＢＴ１０１の一端側から他端側に延伸する。ＩＧＢＴ領域１０およびダイオード領域２０は、それぞれの延伸方向と直交する方向に交互に、すなわちストライプ状に設けられている。図１において、ＲＣ－ＩＧＢＴ１０１は３個のＩＧＢＴ領域１０と２個のダイオード領域２０とを備える。また、各ダイオード領域２０はＩＧＢＴ領域１０で挟まれている。しかし、ＲＣ－ＩＧＢＴ１０１が備えるＩＧＢＴ領域１０およびダイオード領域２０の数は図１の例に限らない。ＩＧＢＴ領域１０の数は３個より大きくても小さくてもよく、ダイオード領域２０の数は２個より大きくても小さくてもよい。また、ＩＧＢＴ領域１０とダイオード領域２０の配置を入れ替えてもよい。その場合、各ＩＧＢＴ領域１０がダイオード領域２０に挟まれる。また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられていてもよい。
【0012】
図１に示されるように、紙面下側のＩＧＢＴ領域１０に隣接してパッド領域４０が設けられている。パッド領域４０にはＲＣ－ＩＧＢＴ１０１を制御するための複数の制御パッド４１が設けられる。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲には、ＲＣ－ＩＧＢＴ１０１の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造が適宜選択されて設けられる。耐圧保持構造として、ＲＣ－ＩＧＢＴ１０１のおもて面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）が設けられてもよい。あるいは、耐圧保持構造として、ＲＣ－ＩＧＢＴ１０１のおもて面側に、濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ(Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ)が設けられてもよい。ＦＬＲに用いられるリング状のｐ型終端ウェル層の数、またはＶＬＤに用いられる濃度分布は、ＲＣ－ＩＧＢＴ１０１の耐圧設計によって適宜選択されてもよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層が設けられてもよい。また、パッド領域４０にＩＧＢＴセルまたはダイオードセルが設けられてもよい。
【0013】
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、および温度センスダイオードパッド４１ｄ、４１ｅである。電流センスパッド４１ａは、ＲＣ－ＩＧＢＴ１０１のセル領域に流れる電流を検知するための制御パッドであり、ＲＣ－ＩＧＢＴ１０１のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、ＲＣ－ＩＧＢＴ１０１をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層に電気的に接続され、ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ、４１ｅは、ＲＣ－ＩＧＢＴ１０１に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、ＲＣ－ＩＧＢＴ１０１の温度を測定する。
【0014】
（２）アイランド型
図２において、ＲＣ－ＩＧＢＴ１０２は、ＩＧＢＴ領域１０と複数のダイオード領域２０とを備えている。複数のダイオード領域２０は、縦方向および横方向に配列されており、周囲をＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図２において、ダイオード領域２０は紙面左右方向（横方向）に４列、紙面上下方向（縦方向）に２行のマトリクス状に設けられているが、ダイオード領域２０の個数および配置はこれに限らない。ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられ、それぞれのダイオード領域２０が周囲をＩＧＢＴ領域１０に囲まれた構成であればよい。
図２において、ＲＣ－ＩＧＢＴ１０２は、ＩＧＢＴ領域１０と複数のダイオード領域２０とを備えている。複数のダイオード領域２０は、縦方向および横方向に配列されており、周囲をＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図２において、ダイオード領域２０は紙面左右方向（横方向）に４列、紙面上下方向（縦方向）に２行のマトリクス状に設けられているが、ダイオード領域２０の個数および配置はこれに限らない。ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられ、それぞれのダイオード領域２０が周囲をＩＧＢＴ領域１０に囲まれた構成であればよい。
【0015】
図２に示されるように、ＩＧＢＴ領域１０の紙面下側に隣接してパッド領域４０が設けられている。ＲＣ－ＩＧＢＴ１０２におけるパッド領域４０および終端領域３０の構成は、ＲＣ－ＩＧＢＴ１０１におけるものと同様である。
【0016】
（３）ＩＧＢＴ領域
図３は、ＲＣ－ＩＧＢＴ１０１，１０２のＩＧＢＴ領域１０のうち図１，２の破線８２で囲まれた領域を示す部分拡大平面図である。図４は、図３のＡ－Ａ線に沿ったＩＧＢＴ領域１０の断面図である。図５は、図３のＢ－Ｂ線に沿ったＩＧＢＴ領域１０の断面図である。
図３は、ＲＣ－ＩＧＢＴ１０１，１０２のＩＧＢＴ領域１０のうち図１，２の破線８２で囲まれた領域を示す部分拡大平面図である。図４は、図３のＡ－Ａ線に沿ったＩＧＢＴ領域１０の断面図である。図５は、図３のＢ－Ｂ線に沿ったＩＧＢＴ領域１０の断面図である。
【0017】
図３に示されるように、ＩＧＢＴ領域１０にはアクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。ＲＣ－ＩＧＢＴ１０１において、アクティブトレンチゲート１１およびダミートレンチゲート１２はＩＧＢＴ領域１０の長手方向に延伸する。すなわち、ＩＧＢＴ領域１０の長手方向がアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向である。一方、ＲＣ－ＩＧＢＴ１０２では、ＩＧＢＴ領域１０に長手方向と短手方向の区別が特段にない。図２の紙面左右方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよく、図２の紙面上下方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよい。
【0018】
アクティブトレンチゲート１１は、半導体基板５０に形成されたトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられた構成である。ダミートレンチゲート１２は、半導体基板５０に形成されたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられた構成である。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、ＲＣ－ＩＧＢＴ１０１，１０２のおもて面側のエミッタ電極６に電気的に接続される。
【0019】
ｎ＋型ソース層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型ソース層１３は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１７／ｃｍ３以上１．０×１０２０／ｃｍ３以下である。ｎ＋型ソース層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。なお、ｎ＋型ソース層はｎ＋型エミッタ層とも呼ばれる。ｐ＋型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にも設けられる。ｐ＋型コンタクト層１４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３以上１．０×１０２０／ｃｍ３以下である。
【0020】
図３では、アクティブトレンチゲート１１とダミートレンチゲート１２とが３本ずつ交互に配置されている。言い換えれば、３本のアクティブトレンチゲート１１からなるアクティブトレンチゲート１１の組と、３本のダミートレンチゲート１２からなるダミートレンチゲート１２の組とが交互に配置されている。しかし、アクティブトレンチゲート１１の組を構成するアクティブトレンチゲート１１の数は３に限らず、１以上であればよい。また、ダミートレンチゲート１２の組を構成するダミートレンチゲート１２の数は３に限らず、１以上の任意の数を取ることが可能である。さらに、ＩＧＢＴ領域１０にダミートレンチゲート１２は設けられなくてもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチの全てがアクティブトレンチゲート１１であってもよい。
【0021】
図４に示されるように、ＲＣ－ＩＧＢＴ１０１，１０２は、ＩＧＢＴ領域１０において、半導体基板５０により構成されるｎ－型ドリフト層１を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１２／ｃｍ３以上１．０×１０１５／ｃｍ３以下である。図４において、ｎ＋型ソース層１３およびｐ＋型コンタクト層１４からｐ型コレクタ層１６までの範囲が半導体基板５０である。図４におけるｎ＋型ソース層１３およびｐ＋型コンタクト層１４の紙面上端が半導体基板５０の第１主面Ｓ１であり、ｐ型コレクタ層１６の紙面下端が半導体基板５０の第２主面Ｓ２である。半導体基板５０の第１主面Ｓ１は、ＲＣ－ＩＧＢＴ１０１，１０２のおもて面側の主面であり、半導体基板５０の第２主面Ｓ２は、ＲＣ－ＩＧＢＴ１０１，１０２の裏面側の主面である。ＲＣ－ＩＧＢＴ１０１，１０２は、セル領域であるＩＧＢＴ領域１０において、第１主面Ｓ１と第１主面Ｓ１に対向する第２主面Ｓ２との間にｎ－型ドリフト層１を有している。
【0022】
ＩＧＢＴ領域１０におけるｎ－型ドリフト層１の第１主面Ｓ１側には、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられている。ｎ型キャリア蓄積層２は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１３／ｃｍ３以上１．０×１０１７／ｃｍ３以下である。なお、ＲＣ－ＩＧＢＴ１０１，１０２は、ｎ型キャリア蓄積層２を備えなくてもよい。その場合、図４で示されたｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられた構成となる。
【0023】
ＲＣ－ＩＧＢＴ１０１，１０２は、ｎ型キャリア蓄積層２を備えることにより、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１を構成する半導体基板５０にｎ型不純物をイオン注入し、その後アニールによって、注入したｎ型不純物をｎ－型ドリフト層１である半導体基板５０内に拡散させることで形成される。
【0024】
ＩＧＢＴ領域１０におけるｎ型キャリア蓄積層２の第１主面Ｓ１側には、ｐ型拡散層としてｐ型ベース層１５が設けられている。ｐ型ベース層１５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３以上１．０×１０１９／ｃｍ３以下である。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。ＩＧＢＴ領域１０におけるｐ型ベース層１５の第１主面Ｓ１側には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接してｎ＋型ソース層１３が設けられ、残りの領域にｐ＋型コンタクト層１４が設けられている。ｎ＋型ソース層１３およびｐ＋型コンタクト層１４は半導体基板５０の第１主面Ｓ１を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物濃度が高い領域である。ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合にはそれぞれを個別に呼称してよい。ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。
【0025】
ＩＧＢＴ領域１０におけるｎ－型ドリフト層１の第２主面Ｓ２側には、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられる。ｎ型バッファ層３は、ＲＣ－ＩＧＢＴ１０１，１０２がオフ状態のときにｐ型ベース層１５から第２主面Ｓ２側に伸びる空乏層がパンチスルーするのを抑制する。ｎ型バッファ層３は、例えば、リン（Ｐ）またはプロトン（Ｈ＋）のいずれかまたは両方を注入して形成される。ｎ型バッファ層３のｎ型不純物の濃度は１．０×１０１２／ｃｍ３以上１．０×１０１８／ｃｍ３以下である。なお、ＲＣ－ＩＧＢＴ１０１，１０２は、ｎ型バッファ層３を備えなくてもよい。その場合、図４で示されたｎ型バッファ層３の領域にもｎ－型ドリフト層１が設けられた構成となる。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
【0026】
ＩＧＢＴ領域１０におけるｎ型バッファ層３の第２主面Ｓ２側には、ｐ型コレクタ層１６が設けられる。すなわち、ｎ－型ドリフト層１と第２主面Ｓ２との間に、ｐ型コレクタ層１６が設けられている。ｐ型コレクタ層１６は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１６／ｃｍ３以上１．０×１０２０／ｃｍ３以下である。ｐ型コレクタ層１６は半導体基板５０の第２主面Ｓ２を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく終端領域３０にも設けられており、ｐ型コレクタ層１６のうち終端領域３０に設けられた部分はｐ型終端コレクタ層１６ａを構成している（図１０および図１１参照）。また、ｐ型コレクタ層１６は、ＩＧＢＴ領域１０からダイオード領域２０に一部がはみ出して設けられてもよい（図９参照）。
【0027】
ＩＧＢＴ領域１０には、半導体基板５０の第１主面Ｓ１からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることでアクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。また、トレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることでダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型ソース層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
【0028】
アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板５０の第１主面Ｓ１の層間絶縁膜４が設けられていない領域の上、および層間絶縁膜４の上にはバリアメタル５が形成されている。バリアメタル５は、例えば、チタン（Ｔｉ）を含む導電体であってもよいし、窒化チタンであってもよいし、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってもよい。バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触し、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａと電気的に接続されている。
【0029】
ＩＧＢＴ領域１０におけるバリアメタル５の上には、エミッタ電極６が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）などのアルミ合金で形成されてもよい。あるいは、エミッタ電極６は、アルミ合金で形成された電極上に、無電解めっきまたは電解めっきでめっき膜が形成された構成であってもよい。ここで、めっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。また、隣接する層間絶縁膜４間等の微細な領域であって、エミッタ電極６では良好な埋め込みが得られない領域がある場合には、当該領域にエミッタ電極６よりも埋込性が良好なタングステンが配置され、タングステンの上にエミッタ電極６が設けられていてもよい。
【0030】
なお、ＩＧＢＴ領域１０にはバリアメタル５が設けられなくてもよい。その場合、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａの上に直接エミッタ電極６が設けられる。また、バリアメタル５はｎ＋型ソース層１３などのｎ型の半導体層の上のみに設けられてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。図４では、ダミートレンチゲート１２のダミートレンチ電極１２ａの上に層間絶縁膜４が設けられない構成が示された。しかし、層間絶縁膜４がダミートレンチゲート１２のダミートレンチ電極１２ａ上に形成されても良い。その場合、エミッタ電極６とダミートレンチ電極１２ａとは、図４に示される断面とは別の断面において電気的に接続されれば良い。
【0031】
ＩＧＢＴ領域１０におけるｐ型コレクタ層１６の第２主面Ｓ２側には、コレクタ電極７が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミ合金、またはアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
【0032】
図５に示すＩＧＢＴ領域１０の断面構成は、半導体基板５０の第１主面Ｓ１側にｎ＋型ソース層１３が設けられない点で、図４に示すＩＧＢＴ領域１０の断面構成と異なる。すなわち、図３に示されたように、ｎ＋型ソース層１３は、ｐ型ベース層の第１主面Ｓ１側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを合わせたものである。
【0033】
（４）ダイオード領域
図６は、ＲＣ－ＩＧＢＴ１０１，１０２のダイオード領域２０のうち図１の破線８３で囲われた領域の構成を示す部分拡大平面図である。図７は、図６のＣ－Ｃ線に沿ったＲＣ－ＩＧＢＴ１０１，１０２のダイオード領域２０の断面図である。図８は、図６のＤ－Ｄ線に沿ったＲＣ－ＩＧＢＴ１０１，１０２のダイオード領域２０の断面図である。
図６は、ＲＣ－ＩＧＢＴ１０１，１０２のダイオード領域２０のうち図１の破線８３で囲われた領域の構成を示す部分拡大平面図である。図７は、図６のＣ－Ｃ線に沿ったＲＣ－ＩＧＢＴ１０１，１０２のダイオード領域２０の断面図である。図８は、図６のＤ－Ｄ線に沿ったＲＣ－ＩＧＢＴ１０１，１０２のダイオード領域２０の断面図である。
【0034】
図６に示されるように、ダイオードトレンチゲート２１は、ＲＣ－ＩＧＢＴ１０１，１０２のおもて面に沿ってセル領域であるダイオード領域２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート２１は、ダイオード領域２０の半導体基板５０に形成されたトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることで構成される。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４およびｐ型アノード層２５が設けられている。ｐ型アノード層２５はｐ型拡散層である。ｐ＋型コンタクト層２４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３以上１．０×１０２０／ｃｍ３以下である。ｐ型アノード層２５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３以上１．０×１０１９／ｃｍ３以下である。ｐ＋型コンタクト層２４およびｐ型アノード層２５はダイオードトレンチゲート２１の長手方向に交互に設けられている。
【0035】
図７に示されるように、ＲＣ－ＩＧＢＴ１０１，１０２は、ダイオード領域２０においてもＩＧＢＴ領域１０と同じく半導体基板５０により構成されるｎ－型ドリフト層１を備えている。ダイオード領域２０のｎ－型ドリフト層１は、ＩＧＢＴ領域１０のｎ－型ドリフト層１と連続して一体的に構成されたものであり、両者は同一の半導体基板５０によって構成されている。図７において、ｐ＋型コンタクト層２４からｎ＋型カソード層２６までの範囲が半導体基板５０である。図７において、ｐ＋型コンタクト層２４の上端を半導体基板５０の第１主面Ｓ１と呼び、ｎ＋型カソード層２６の下端を半導体基板５０の第２主面Ｓ２と呼ぶ。ダイオード領域２０の第１主面Ｓ１とＩＧＢＴ領域１０の第１主面Ｓ１は同一面であり、ダイオード領域２０の第２主面Ｓ２とＩＧＢＴ領域１０の第２主面Ｓ２は同一面である。
【0036】
図７に示されるように、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第１主面Ｓ１側にｎ型キャリア蓄積層２が設けられ、ｎ－型ドリフト層１の第２主面Ｓ２側にｎ型バッファ層３が設けられている。ダイオード領域２０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３と同一の構成である。なお、ｎ型キャリア蓄積層２はＩＧＢＴ領域１０およびダイオード領域２０に必ずしも設けられる必要はない。また、ｎ型キャリア蓄積層２はＩＧＢＴ領域１０にのみ設けられてもよい。ダイオード領域２０においてもＩＧＢＴ領域１０と同じく、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２およびｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
【0037】
ダイオード領域２０におけるｎ型キャリア蓄積層２の第１主面Ｓ１側には、ｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１と半導体基板５０の第１主面Ｓ１との間に設けられている。ｐ型アノード層２５のｐ型不純物濃度は、ＩＧＢＴ領域１０におけるｐ型ベース層１５のｐ型不純物濃度と同じであってもよい。その場合、ｐ型アノード層２５とｐ型ベース層１５とを同時に形成することが可能である。あるいは、ｐ型アノード層２５のｐ型不純物濃度は、ＩＧＢＴ領域１０におけるｐ型ベース層１５のｐ型不純物濃度より低くてもよい。これにより、ＲＣ－ＩＧＢＴ１０１，１０２のダイオード動作時にダイオード領域２０に注入される正孔の量が減少するため、ダイオード動作時のリカバリ損失が低減する。
【0038】
ｐ型アノード層２５の第１主面Ｓ１側には、ｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４のｐ型不純物濃度は、ＩＧＢＴ領域１０におけるｐ＋型コンタクト層１４のｐ型不純物濃度と同じでも異なっていてもよい。ｐ＋型コンタクト層２４は半導体基板５０の第１主面Ｓ１を構成している。ｐ＋型コンタクト層２４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い。ｐ＋型コンタクト層２４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼称してよい。ｐ＋型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
【0039】
ダイオード領域２０におけるｎ型バッファ層３の第２主面Ｓ２側には、ｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は、ｎ－型ドリフト層１と半導体基板５０の第２主面Ｓ２との間に設けられている。ｎ＋型カソード層２６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１６／ｃｍ３以上１．０×１０２１／ｃｍ３以下である。ｎ＋型カソード層２６は、ダイオード領域２０の一部または全部に設けられる。ｎ＋型カソード層２６は半導体基板５０の第２主面Ｓ２を構成している。なお、図示していないが、上記のようにｎ＋型カソード層２６が形成された領域に、さらにｐ型不純物が選択的に注入されることにより、ｎ＋型カソード層２６が形成された領域の一部をｐ型半導体としてｐ型カソード層が設けられてもよい。
【0040】
図７に示されるように、ＲＣ－ＩＧＢＴ１０１，１０２のダイオード領域２０には、半導体基板５０の第１主面Ｓ１からｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。ダイオード領域２０のトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることでダイオードトレンチゲート２１が構成されている。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
【0041】
図７に示すように、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とオーミック接触し、ダイオードトレンチ電極およびｐ＋型コンタクト層２４に電気的に接続されている。ダイオード領域２０のバリアメタル５はＩＧＢＴ領域１０のバリアメタル５と同一の構成であってよい。
【0042】
ダイオード領域２０におけるバリアメタル５の上には、エミッタ電極６が設けられる。ダイオード領域２０のエミッタ電極６は、ＩＧＢＴ領域１０のエミッタ電極６と連続して形成されている。なお、ダイオード領域２０においてもＩＧＢＴ領域１０におけると同様、バリアメタル５が設けられなくてもよい。その場合、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とエミッタ電極６とがオーミック接触する。また、バリアメタル５が設けられない場合、ｐ＋型コンタクト層２４も設けられず、ｐ型アノード層２５とエミッタ電極６とがオーミック接触する構成であってもよい。
【0043】
なお、図７では、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に層間絶縁膜４が設けられない構成が示された。しかし、層間絶縁膜４がダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に形成されても良い。その場合、エミッタ電極６とダイオードトレンチ電極２１ａとは図７に示す断面とは別の断面において電気的に接続されれば良い。
【0044】
ｎ＋型カソード層２６の第２主面Ｓ２側には、コレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７はＩＧＢＴ領域１０のコレクタ電極７と連続して形成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続されている。
【0045】
図８の断面構成は、ｐ型アノード層２５とバリアメタル５との間にｐ＋型コンタクト層２４が設けられず、ｐ型アノード層２５が半導体基板５０の第１主面Ｓ１を構成している点で、図７の断面構成と異なる。すなわち、図６に示されるように、ｐ＋型コンタクト層２４はｐ型アノード層２５の第１主面Ｓ１側に選択的に設けられている。
【0046】
（５）ＩＧＢＴ領域とダイオード領域との境界
図９は、図１または図２のＧ－Ｇ線に沿ったＲＣ－ＩＧＢＴ１０１，１０２の断面図であり、ＩＧＢＴ領域１０とダイオード領域２０との境界領域の構成を示している。図９に示されるように、ＩＧＢＴ領域１０の第２主面Ｓ２側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出している。これにより、ＩＧＢＴ領域１０のアクティブトレンチゲート１１とダイオード領域２０のｎ＋型カソード層２６との距離を大きくすることができる。その結果、ＲＣ－ＩＧＢＴ１０１，１０２の還流ダイオード動作時にゲートトレンチ電極１１ａにゲート駆動電圧が印加されても、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れるのを抑制することができる。距離Ｕ１は、例えば１００μｍである。なお、ＲＣ－ＩＧＢＴ１０１，１０２の用途によっては、距離Ｕ１は１００μｍより小さくてもよいし、０でもよい。
図９は、図１または図２のＧ－Ｇ線に沿ったＲＣ－ＩＧＢＴ１０１，１０２の断面図であり、ＩＧＢＴ領域１０とダイオード領域２０との境界領域の構成を示している。図９に示されるように、ＩＧＢＴ領域１０の第２主面Ｓ２側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出している。これにより、ＩＧＢＴ領域１０のアクティブトレンチゲート１１とダイオード領域２０のｎ＋型カソード層２６との距離を大きくすることができる。その結果、ＲＣ－ＩＧＢＴ１０１，１０２の還流ダイオード動作時にゲートトレンチ電極１１ａにゲート駆動電圧が印加されても、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れるのを抑制することができる。距離Ｕ１は、例えば１００μｍである。なお、ＲＣ－ＩＧＢＴ１０１，１０２の用途によっては、距離Ｕ１は１００μｍより小さくてもよいし、０でもよい。
【0047】
（６）終端構造
図１０は、図１または図２のＥ－Ｅ線に沿ったＲＣ－ＩＧＢＴ１０１，１０２の断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての構成を示している。図１１は、図１のＦ－Ｆ線に沿ったＲＣ－ＩＧＢＴ１０１の断面図であり、ダイオード領域２０から終端領域３０にかけての構成を示している。
図１０は、図１または図２のＥ－Ｅ線に沿ったＲＣ－ＩＧＢＴ１０１，１０２の断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての構成を示している。図１１は、図１のＦ－Ｆ線に沿ったＲＣ－ＩＧＢＴ１０１の断面図であり、ダイオード領域２０から終端領域３０にかけての構成を示している。
【0048】
図１０および図１１に示されるように、終端領域３０は、半導体基板５０の第１主面Ｓ１と第２主面Ｓ２との間にｎ－型ドリフト層１を有している。終端領域３０における半導体基板５０の第１主面Ｓ１および第２主面Ｓ２は、それぞれＩＧＢＴ領域１０およびダイオード領域２０における半導体基板５０の第１主面Ｓ１および第２主面Ｓ２と同一面である。また、終端領域３０のｎ－型ドリフト層１は、ＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同一の構成であり、これらと連続して一体的に形成されている。
【0049】
終端領域３０におけるｎ－型ドリフト層１の第１主面Ｓ１側、すなわち半導体基板５０の第１主面Ｓ１とｎ－型ドリフト層１との間には、ｐ型終端ウェル層３１が設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１４／ｃｍ３以上１．０×１０１９／ｃｍ３以下である。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０およびダイオード領域２０が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層３１は複数のリング状に設けられており、ｐ型終端ウェル層３１の数は、ＲＣ－ＩＧＢＴ１０１，１０２の耐圧設計に応じて適宜選択される。ｐ型終端ウェル層３１のさらに外縁側には、半導体基板５０の第１主面Ｓ１とｎ－型ドリフト層１との間にｎ＋型チャネルストッパ層３２が設けられている。ｎ＋型チャネルストッパ層３２はｐ型終端ウェル層３１を取り囲んでいる。
【0050】
終端領域３０におけるｎ－型ドリフト層１と半導体基板５０の第２主面Ｓ２との間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１６ａをｐ型コレクタ層１６と呼んでもよい。図１のＲＣ－ＩＧＢＴ１０１のように、ダイオード領域２０が終端領域３０と隣接して設けられる構成では、図１１に示されるように、ｐ型終端コレクタ層１６ａは、ダイオード領域２０側の端部が距離Ｕ２だけダイオード領域２０にはみ出して設けられている。これにより、ダイオード領域２０のｎ＋型カソード層２６と終端領域３０のｐ型終端ウェル層３１との距離を大きくすることができる。その結果、ｐ型終端ウェル層３１がダイオードのアノードとして動作することが抑制される。距離Ｕ２は、例えば１００μｍである。
【0051】
終端領域３０における半導体基板５０の第２主面Ｓ２上にはコレクタ電極７が設けられている。コレクタ電極７は、ＩＧＢＴ領域１０およびダイオード領域２０を含むセル領域から終端領域３０まで連続して一体的に形成されている。一方、終端領域３０における半導体基板５０の第１主面Ｓ１上には、セル領域から連続しているエミッタ電極６と、エミッタ電極６とは分離された終端電極６ａとが設けられる。
【0052】
エミッタ電極６と終端電極６ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えばｓｉｎＳｉＮ（ｓｅｍｉ－ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ：半絶縁性シリコン窒化膜）である。終端電極６ａとｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２とは、半導体基板５０の第１主面Ｓ１上に設けられた層間絶縁膜４に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域３０には、エミッタ電極６、終端電極６ａおよび半絶縁性膜３３を覆って終端保護膜３４が設けられている。終端保護膜３４は、例えばポリイミドで形成される。
【0053】
＜Ｂ．実施の形態１＞
図１２は、実施の形態１に係る半導体装置であるＲＣ－ＩＧＢＴ２０１の上面図である。図１３は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０１の断面図である。ＲＣ－ＩＧＢＴ２０１は、前提技術のＲＣ－ＩＧＢＴ１０１と比較すると、終端領域３０に代えて配線領域３０２および終端領域３０１を備えている。また、ＲＣ－ＩＧＢＴ２０１は制御パッド４１に代えて信号パッド領域４２を備えている。
図１２は、実施の形態１に係る半導体装置であるＲＣ－ＩＧＢＴ２０１の上面図である。図１３は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０１の断面図である。ＲＣ－ＩＧＢＴ２０１は、前提技術のＲＣ－ＩＧＢＴ１０１と比較すると、終端領域３０に代えて配線領域３０２および終端領域３０１を備えている。また、ＲＣ－ＩＧＢＴ２０１は制御パッド４１に代えて信号パッド領域４２を備えている。
【0054】
図１２に示されるように、ＲＣ－ＩＧＢＴ２０１は、ダイオード領域２０、ＩＧＢＴ領域１０、配線領域３０２、および終端領域３０１を備えて構成される。ＲＣ－ＩＧＢＴ２０１におけるＩＧＢＴ領域１０およびダイオード領域２０の構成は、ＲＣ－ＩＧＢＴ１０１におけるＩＧＢＴ領域１０およびダイオード領域２０の構成と同様である。配線領域３０２および終端領域３０１が、図１の終端領域３０に相当する。配線領域３０２は、ＩＧＢＴ領域１０およびダイオード領域２０を含むセル領域を囲んで設けられる。終端領域３０１は、配線領域３０２を囲んで設けられる。
【0055】
ＲＣ－ＩＧＢＴ２０１は、配線領域３０２において、半導体基板５０により構成されるｎ－型ドリフト層１を有している。配線領域３０２における半導体基板５０の第１主面Ｓ１および第２主面Ｓ２は、それぞれＩＧＢＴ領域１０およびダイオード領域２０における半導体基板５０の第１主面Ｓ１および第２主面Ｓ２と同一である。配線領域３０２のｎ－型ドリフト層１は、ＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同一構成であり、これらと連続して一体的に形成されている。
【0056】
配線領域３０２におけるｎ－型ドリフト層１の第１主面Ｓ１側、すなわち半導体基板５０の第１主面Ｓ１とｎ－型ドリフト層１との間には、ｐ型配線ウェル層３５が設けられている。配線領域３０２におけるｎ－型ドリフト層１の第２主面Ｓ２側の構成は、ＩＧＢＴ領域１０におけるｎ－型ドリフト層１の第２主面Ｓ２側の構成と同様である。
【0057】
配線領域３０２には、半導体基板５０の第１主面Ｓ１からｐ型配線ウェル層３５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。このトレンチ内に配線トレンチ酸化膜３６ｂを介して配線トレンチ電極３６ａが設けられることで配線トレンチゲート３６が構成されている。配線トレンチゲート３６はＩＧＢＴ領域１０におけるｐ型ベース層１５よりも深い。配線トレンチ電極３６ａは、配線トレンチ酸化膜３６ｂを介してｎ－型ドリフト層１に対向している。配線トレンチ酸化膜３６ｂは、ｐ型配線ウェル層３５およびｎ－型ドリフト層１に接している。
【0058】
配線領域３０２において半導体基板５０の第１主面Ｓ１上には層間絶縁膜４が設けられている。また、配線領域３０２の層間絶縁膜４上には配線電極６ｃが設けられている。配線電極６ｃとセル領域におけるエミッタ電極６とは、半絶縁性膜３３を介して電気的に接続されている。なお、配線トレンチゲート３６、アクティブトレンチゲート１１、ダミートレンチゲート１２、ダイオードトレンチゲート２１を総称してトレンチゲートとも称する。
【0059】
ＲＣ－ＩＧＢＴ２０１は、終端領域３０１において、半導体基板５０により構成されるｎ－型ドリフト層１を有している。終端領域３０１における半導体基板５０の第１主面Ｓ１および第２主面Ｓ２は、それぞれセル領域および配線領域３０２における半導体基板５０の第１主面Ｓ１および第２主面Ｓ２と同一である。終端領域３０１のｎ－型ドリフト層１は、セル領域のｎ－型ドリフト層１と同一構成であり、これらと連続して一体的に形成されている。
【0060】
終端領域３０１におけるｎ－型ドリフト層１の第１主面Ｓ１側、すなわち半導体基板５０の第１主面Ｓ１とｎ－型ドリフト層１との間には、ｐ型終端ウェル層３１が設けられている。終端領域３０１におけるｐ型終端ウェル層３１は、配線領域３０２におけるｐ型配線ウェル層３５と連続して形成される。終端領域３０１におけるｐ型終端ウェル層３１のさらに外縁側には、半導体基板５０の第１主面Ｓ１とｎ－型ドリフト層１との間にｎ＋型チャネルストッパ層３２が設けられている。ｎ＋型チャネルストッパ層３２はｐ型終端ウェル層３１を取り囲んでいる。終端領域３０１におけるｎ－型ドリフト層１の第２主面Ｓ２側の構成は、ＩＧＢＴ領域１０および配線領域３０２におけるｎ－型ドリフト層１の第２主面Ｓ２側の構成と同様である。
【0061】
終端領域３０１における半導体基板５０の第１主面Ｓ１上には、層間絶縁膜４を介して終端電極６ａおよびチャネルストッパ電極６ｂが設けられる。チャネルストッパ電極６ｂはチャネルストッパ層と電気的に接続される。セル領域のエミッタ電極６、配線領域３０２の配線電極６ｃ、終端領域３０１の終端電極６ａおよびチャネルストッパ電極６ｂは、半絶縁性膜３３を介して電気的に接続されている。図１２には終端保護膜３４が図示されていないが、終端保護膜３４が形成されていてもいなくてもよい。
【0062】
ＲＣ－ＩＧＢＴ２０１において、ｐ型アノード層２５、ｐ型配線ウェル層３５、およびｐ型終端ウェル層３１の最大深さは、ｐ型ベース層１５の深さと同等以下である。すなわち、ｐ型ベース層１５の深さは、アクティブトレンチゲート１１、ダミートレンチゲート１２、ダイオードトレンチゲート２１および配線トレンチゲート３６の深さ未満であり、かつｐ型アノード層２５、ｐ型配線ウェル層３５およびｐ型終端ウェル層３１の深さ以上である。これにより、ｐ型アノード層２５、ｐ型ベース層１５、ｐ型配線ウェル層３５、およびｐ型終端ウェル層３１を同時に形成することができ、ＲＣ－ＩＧＢＴ２０１の製造コストが大幅に低減される。
【0063】
ＲＣ－ＩＧＢＴ２０１では、ｐ型アノード層２５のｐ型不純物濃度の、チップ上面から見た平面視における単位面積当たりの積分値である積分濃度が、ｐ型ベース層１５の積分濃度より低くてもよい。ｐ型アノード層２５のｐ型不純物濃度を下げることで、耐圧特性には影響なくダイオードのリカバリ電流とそれによるエネルギー損失を抑制できる。
【0064】
ＲＣ－ＩＧＢＴ２０１では、エミッタ電極６とコレクタ電極７との間に高電圧の逆バイアスを印加した場合に生じる電界が、配線領域３０２において最も高くなるようにしてもよい。これにより、最も耐圧が低くなりやすい配線領域３０２で耐圧を設計し、コントロールすることができる。
【0065】
＜Ｃ．実施の形態２＞
図１４は、実施の形態２に係る半導体装置であるＲＣ－ＩＧＢＴ２０２の断面図である。ＲＣ－ＩＧＢＴ２０２の上面図は、図１２に示された通りである。図１４は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０２の断面図である。以下、実施の形態１に係るＲＣ－ＩＧＢＴ２０１に対するＲＣ－ＩＧＢＴ２０２の相違点を説明する。
図１４は、実施の形態２に係る半導体装置であるＲＣ－ＩＧＢＴ２０２の断面図である。ＲＣ－ＩＧＢＴ２０２の上面図は、図１２に示された通りである。図１４は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０２の断面図である。以下、実施の形態１に係るＲＣ－ＩＧＢＴ２０１に対するＲＣ－ＩＧＢＴ２０２の相違点を説明する。
【0066】
ＲＣ－ＩＧＢＴ２０２において、少なくとも１つの配線トレンチゲート３６のトレンチ深さは、ダイオードトレンチゲート２１およびアクティブトレンチゲートのトレンチ深さより浅い。配線トレンチゲート３６の底部の電界でＲＣ－ＩＧＢＴ２０２の耐圧が決まる。従って、配線トレンチゲート３６のトレンチ深さを浅くすることで、配線領域３０２での電界が緩和され、耐圧が確保される。
【0067】
ＲＣ－ＩＧＢＴ２０２において、配線トレンチゲート３６のトレンチ深さは、半導体基板５０の中心から外周に向かって徐々に浅くなる。これにより、配線領域３０２での電界が緩和される。
【0068】
ＲＣ－ＩＧＢＴ２０２において、配線トレンチゲート３６は、トレンチ深さが浅いものほどトレンチ幅が狭く形成される。言い換えれば、配線トレンチゲート３６は、第１配線トレンチゲートと、第１配線トレンチゲートより深い第２配線トレンチゲートとを含み、第１配線トレンチゲートの幅は第２配線トレンチゲートの幅より小さい。このような構成により、エッチングのローディング効果を用いて、配線トレンチゲート３６のトレンチ深さを容易にコントロールすることができる。従って、配線トレンチゲート３６のトレンチ深さを半導体基板５０の外周に向かって徐々に浅くする構成を、追加プロセスによるコストアップなく実現することができる。
【0069】
＜Ｄ．実施の形態３＞
図１５は、実施の形態３に係る半導体装置であるＲＣ－ＩＧＢＴ２０３の断面図である。ＲＣ－ＩＧＢＴ２０３の上面図は、図１２に示された通りである。図１５は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０３の断面図である。以下、実施の形態１に係るＲＣ－ＩＧＢＴ２０１に対するＲＣ－ＩＧＢＴ２０３の相違点を説明する。
図１５は、実施の形態３に係る半導体装置であるＲＣ－ＩＧＢＴ２０３の断面図である。ＲＣ－ＩＧＢＴ２０３の上面図は、図１２に示された通りである。図１５は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０３の断面図である。以下、実施の形態１に係るＲＣ－ＩＧＢＴ２０１に対するＲＣ－ＩＧＢＴ２０３の相違点を説明する。
【0070】
ＲＣ－ＩＧＢＴ２０３では、配線トレンチゲート３６の少なくとも１つのピッチがＩＧＢＴ領域１０におけるアクティブトレンチゲート１１のピッチよりも狭い。ＲＣ－ＩＧＢＴ２０３の耐圧は配線トレンチゲート３６の底部における電界で決まるため、配線トレンチゲート３６の少なくとも一部のピッチを狭くすることで、配線領域３０２での電界が緩和され、ＲＣ－ＩＧＢＴ２０３の耐圧が確保される。
【0071】
ＲＣ－ＩＧＢＴ２０３では、配線トレンチゲート３６のピッチが、ＲＣ－ＩＧＢＴ２０３の中心から外周に向かって徐々に狭くなっている。配線トレンチゲート３６のピッチを徐々に狭くすることで、配線領域３０２での電界を緩和することができる。
【0072】
＜Ｅ．実施の形態４＞
図１６は、実施の形態４に係る半導体装置であるＲＣ－ＩＧＢＴ２０４の断面図である。ＲＣ－ＩＧＢＴ２０４の上面図は、図１２に示された通りである。図１６は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０４の断面図である。以下、実施の形態１に係るＲＣ－ＩＧＢＴ２０１に対するＲＣ－ＩＧＢＴ２０４の相違点を説明する。
図１６は、実施の形態４に係る半導体装置であるＲＣ－ＩＧＢＴ２０４の断面図である。ＲＣ－ＩＧＢＴ２０４の上面図は、図１２に示された通りである。図１６は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０４の断面図である。以下、実施の形態１に係るＲＣ－ＩＧＢＴ２０１に対するＲＣ－ＩＧＢＴ２０４の相違点を説明する。
【0073】
ＲＣ－ＩＧＢＴ２０４では、ＩＧＢＴ領域１０にのみ、ｎ型キャリア蓄積層２がｎ－型ドリフト層１の第１主面Ｓ１側に設けられる。これにより、ｎ型キャリア蓄積層２による耐圧低下を抑制しながら、ＩＧＢＴの損失を改善することができる。この場合、ｐ型ベース層１５の深さはｐ型配線ウェル層３５の深さ以下であってもよい。すなわち、ｐ型配線ウェル層３５の深さは、複数のアクティブトレンチゲート１１の深さ未満であり、かつ、ｐ型ベース層１５の深さ以上であってもよい。このような構成であっても、ｐ型アノード層２５、ｐ型ベース層１５、ｐ型配線ウェル層３５、およびｐ型終端ウェル層３１を同時に形成することができ、ＲＣ－ＩＧＢＴ２０１の製造コストが大幅に低減される。なお、ＲＣ－ＩＧＢＴ２０４において、ｎ型キャリア蓄積層２はダイオード領域２０の一部または全部に形成されていてもよい。
【0074】
＜Ｆ．実施の形態５＞
図１７は、実施の形態５に係る半導体装置であるＲＣ－ＩＧＢＴ２０５の断面図である。ＲＣ－ＩＧＢＴ２０５の上面図は、図１２に示された通りである。図１７は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０４の断面図である。以下、実施の形態４に係るＲＣ－ＩＧＢＴ２０４に対するＲＣ－ＩＧＢＴ２０５の相違点を説明する。
図１７は、実施の形態５に係る半導体装置であるＲＣ－ＩＧＢＴ２０５の断面図である。ＲＣ－ＩＧＢＴ２０５の上面図は、図１２に示された通りである。図１７は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０４の断面図である。以下、実施の形態４に係るＲＣ－ＩＧＢＴ２０４に対するＲＣ－ＩＧＢＴ２０５の相違点を説明する。
【0075】
ＲＣ－ＩＧＢＴ２０５では、ＩＧＢＴ領域１０、ダイオード領域２０および配線領域３０２において、ｎ型キャリア蓄積層２がアクティブトレンチゲート１１、ダイオードトレンチゲート２１、配線トレンチゲート３６のそれぞれから１μｍ以内に配置されている。図１７には、ダイオード領域２０および配線領域３０２にｎ型キャリア蓄積層２が形成されているが、ｎ型キャリア蓄積層２はダイオード領域２０および配線領域３０２の一部または全部に形成されていてもよいし、形成されていなくてもよい。これにより、ｎ型キャリア蓄積層２による耐圧低下を抑制しながら、ＩＧＢＴの損失を改善することができる。ｎ型キャリア蓄積層２がダイオード領域２０および配線領域３０２の一部に形成される場合、ｐ型配線ウェル層３５の最大の深さは、複数のアクティブトレンチゲート１１の深さ未満であり、かつ、ｐ型ベース層１５の深さ以上であってもよい。また、ｎ型キャリア蓄積層２がダイオード領域２０および配線領域３０２の全部に形成される場合、ｐ型ベース層１５およびｐ型配線ウェル層３５の深さは、ｐ型終端ウェル層３１の最大深さ未満であってもよい。すなわち、ｐ型終端ウェル層３１の最も深い箇所の深さは、複数のアクティブトレンチゲート１１の深さ未満であり、かつ、ｐ型ベース層１５およびｐ型配線ウェル層３５の深さ以上であってもよい。このような構成であっても、ｐ型アノード層２５、ｐ型ベース層１５、ｐ型配線ウェル層３５、およびｐ型終端ウェル層３１を同時に形成することができ、ＲＣ－ＩＧＢＴ２０１の製造コストが大幅に低減される。なお、図１７では、ｎ型キャリア蓄積層２が配線領域３０２の一部に形成されているが、配線領域３０２の全部に形成されていてもよい。
【0076】
＜Ｇ．実施の形態６＞
図１８は、実施の形態６に係る半導体装置であるＲＣ－ＩＧＢＴ２０６の断面図である。ＲＣ－ＩＧＢＴ２０６の上面図は、図１２に示された通りである。図１８は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０６の断面図である。以下、実施の形態５に係るＲＣ－ＩＧＢＴ２０５に対するＲＣ－ＩＧＢＴ２０６の相違点を説明する。
図１８は、実施の形態６に係る半導体装置であるＲＣ－ＩＧＢＴ２０６の断面図である。ＲＣ－ＩＧＢＴ２０６の上面図は、図１２に示された通りである。図１８は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０６の断面図である。以下、実施の形態５に係るＲＣ－ＩＧＢＴ２０５に対するＲＣ－ＩＧＢＴ２０６の相違点を説明する。
【0077】
ＲＣ－ＩＧＢＴ２０６では、配線領域３０２の少なくとも一部においてｎ－型ドリフト層１の第２主面Ｓ２側、すなわちｎ型バッファ層３とコレクタ電極７との間にｎ＋型カソード層２６が設けられる。最も耐圧が低くなる配線領域３０２にｎ＋型カソード層２６が設けられることで、配線領域３０２における縦方向のｐｎｐ構造による２次降伏が抑制される。これにより、配線領域３０２の耐圧向上と、アバランシェ動作時の破壊抑制が得られる。
【0078】
＜Ｈ．実施の形態７＞
図１９は、実施の形態７に係る半導体装置であるＲＣ－ＩＧＢＴ２０７の断面図である。ＲＣ－ＩＧＢＴ２０７の上面図は、図１２に示された通りである。図１９は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０７の断面図である。以下、実施の形態５に係るＲＣ－ＩＧＢＴ２０５に対するＲＣ－ＩＧＢＴ２０７の相違点を説明する。
図１９は、実施の形態７に係る半導体装置であるＲＣ－ＩＧＢＴ２０７の断面図である。ＲＣ－ＩＧＢＴ２０７の上面図は、図１２に示された通りである。図１９は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２０７の断面図である。以下、実施の形態５に係るＲＣ－ＩＧＢＴ２０５に対するＲＣ－ＩＧＢＴ２０７の相違点を説明する。
【0079】
ＲＣ－ＩＧＢＴ２０７は、アクティブトレンチゲート１１、ダミートレンチゲート１２および配線トレンチゲート３６の底部にｐ型トレンチボトム層３７を備えている。これにより、アクティブトレンチゲート１１、ダミートレンチゲート１２および配線トレンチゲート３６の底部の電界が緩和される。その結果、配線領域３０２での電界が緩和され、ＲＣ－ＩＧＢＴ２０７の耐圧が確保される。
【0080】
＜Ｉ．実施の形態８＞
実施の形態８に係る半導体装置であるＲＣ－ＩＧＢＴ２０８の上面図は、図１２に示した通りである。図２０は、図１２にＩＧＢＴ領域１０におけるアクティブトレンチゲート１１またはダミートレンチゲート１２、ダイオード領域２０におけるダイオードトレンチゲート２１、および配線領域３０２における配線トレンチゲート３６の図示を追加したものである。
実施の形態８に係る半導体装置であるＲＣ－ＩＧＢＴ２０８の上面図は、図１２に示した通りである。図２０は、図１２にＩＧＢＴ領域１０におけるアクティブトレンチゲート１１またはダミートレンチゲート１２、ダイオード領域２０におけるダイオードトレンチゲート２１、および配線領域３０２における配線トレンチゲート３６の図示を追加したものである。
【0081】
ＲＣ－ＩＧＢＴ２０８では、チップ上面から見たときに、配線トレンチゲート３６が終端領域３０１からの距離を一定に保って配置される。すなわち、終端領域３０１に最も近い配線トレンチゲート３６と終端領域３０１との距離は、半導体基板５０の周方向全体において一定である。このように、終端領域３０１から配線トレンチゲート３６までの距離を均等に保つことで、空乏層の伸び方が均等になり、耐圧が向上する。
【0082】
ＲＣ－ＩＧＢＴ２０８において、信号パッド領域４２には、アクティブトレンチゲート１１、ダミートレンチゲート１２またはダイオードトレンチゲート２１が設けられてもよい。
【0083】
＜Ｊ．実施の形態９＞
図２１は、実施の形態９に係る半導体装置であるＲＣ－ＩＧＢＴ２０９の上面図である。図２２は、図２１にＩＧＢＴ領域１０におけるアクティブトレンチゲート１１またはダミートレンチゲート１２、ダイオード領域２０におけるダイオードトレンチゲート２１、および配線領域３０２における配線トレンチゲート３６の図示を追加したものである。
図２１は、実施の形態９に係る半導体装置であるＲＣ－ＩＧＢＴ２０９の上面図である。図２２は、図２１にＩＧＢＴ領域１０におけるアクティブトレンチゲート１１またはダミートレンチゲート１２、ダイオード領域２０におけるダイオードトレンチゲート２１、および配線領域３０２における配線トレンチゲート３６の図示を追加したものである。
【0084】
ＲＣ－ＩＧＢＴ２０９では、ＩＧＢＴ領域１０とダイオード領域２０とを跨ぐようにセル内配線領域４３が設けられる。セル内配線領域４３の構成は、配線領域３０２の構成と同様である。ＩＧＢＴ領域１０におけるアクティブトレンチゲート１１またはダミートレンチゲート１２、もしくはダイオード領域２０におけるダイオードトレンチゲート２１がセル内配線領域４３に延長されて配置されてもよい。また、セル内配線領域４３では、アクティブトレンチゲート１１またはダミートレンチゲート１２、もしくはダイオードトレンチゲート２１の延伸方向と垂直な方向に延伸して配線トレンチゲート３６が設けられてもよい。
【0085】
＜Ｋ．実施の形態１０＞
図２３は、実施の形態１０に係る半導体装置であるＲＣ－ＩＧＢＴ２１０の断面図である。ＲＣ－ＩＧＢＴ２１０の上面図は、図１２に示された通りである。図２３は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２１０の断面図である。以下、実施の形態５に係るＲＣ－ＩＧＢＴ２０５に対するＲＣ－ＩＧＢＴ２１０の相違点を説明する。
図２３は、実施の形態１０に係る半導体装置であるＲＣ－ＩＧＢＴ２１０の断面図である。ＲＣ－ＩＧＢＴ２１０の上面図は、図１２に示された通りである。図２３は、図１２のＨ－Ｈ線に沿ったＲＣ－ＩＧＢＴ２１０の断面図である。以下、実施の形態５に係るＲＣ－ＩＧＢＴ２０５に対するＲＣ－ＩＧＢＴ２１０の相違点を説明する。
【0086】
ＲＣ－ＩＧＢＴ２１０では、ダイオード領域２０の少なくとも一部において、ｎ型バッファ層３とコレクタ電極７との間にｐ型コレクタ層１６が設けられている。
【0087】
ＲＣ－ＩＧＢＴ２１０では、配線領域３０２における配線電極６ｃと、終端領域３０１における終端電極６ａとが接続されている。
【0088】
ＲＣ－ＩＧＢＴ２１０では、終端領域３０１における終端電極６ａとチャネルストッパ電極６ｂとの間にフィールドプレート（Ｆｉｅｌｄ Ｐｌａｔｅ：ＦＰ）電極６ｄが設けられていてもよい。フィールドプレート電極６ｄは層間絶縁膜４を介してｐ型終端ウェル層３１に対向する。フィールドプレート電極６ｄは、半絶縁性膜３３を介して終端電極６ａおよびチャネルストッパ電極６ｂと電気的に接続される。半絶縁性膜３３は、半絶縁性の単層膜でも積層膜でもよい。
【0089】
以上、好ましい実施の形態等について詳説したが、上記の実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上記の実施の形態等に種々の変形および置換を加えることができる。
【0090】
以下、本開示の諸態様を付記としてまとめて記載する。
【0091】
（付記１）
ＩＧＢＴ領域およびダイオード領域を含むセル領域と、前記セル領域を囲む終端領域と、前記セル領域と前記終端領域との間に設けられる配線領域と、を有する半導体基板を備えるＲＣ－ＩＧＢＴであって、
前記半導体基板は、第１主面と、前記第１主面とは反対側の主面である第２主面とを有し、
前記半導体基板は、
前記セル領域、前記配線領域および前記終端領域に設けられた第１導電型のドリフト層と、
前記ＩＧＢＴ領域、前記ダイオード領域、前記配線領域および前記終端領域において前記ドリフト層の前記第１主面側に設けられた第２導電型の拡散層を備え、
前記拡散層は、前記ＩＧＢＴ領域におけるベース層と、前記ダイオード領域におけるアノード層と、前記配線領域における配線ウェル層と、前記終端領域における終端ウェル層とを含み、
前記半導体基板には、前記第１主面から前記拡散層を貫通して前記ドリフト層に達する複数のトレンチゲートが形成され、
前記複数のトレンチゲートは、前記ＩＧＢＴ領域における複数のアクティブトレンチゲートと、前記ダイオード領域における複数のダイオードトレンチゲートと、前記配線領域における複数の配線トレンチゲートと、を含み、
前記ベース層の深さは、前記複数のアクティブトレンチゲートの深さ未満であり、かつ前記アノード層、前記配線ウェル層および前記終端ウェル層の深さ以上である、
ＲＣ－ＩＧＢＴ。
ＩＧＢＴ領域およびダイオード領域を含むセル領域と、前記セル領域を囲む終端領域と、前記セル領域と前記終端領域との間に設けられる配線領域と、を有する半導体基板を備えるＲＣ－ＩＧＢＴであって、
前記半導体基板は、第１主面と、前記第１主面とは反対側の主面である第２主面とを有し、
前記半導体基板は、
前記セル領域、前記配線領域および前記終端領域に設けられた第１導電型のドリフト層と、
前記ＩＧＢＴ領域、前記ダイオード領域、前記配線領域および前記終端領域において前記ドリフト層の前記第１主面側に設けられた第２導電型の拡散層を備え、
前記拡散層は、前記ＩＧＢＴ領域におけるベース層と、前記ダイオード領域におけるアノード層と、前記配線領域における配線ウェル層と、前記終端領域における終端ウェル層とを含み、
前記半導体基板には、前記第１主面から前記拡散層を貫通して前記ドリフト層に達する複数のトレンチゲートが形成され、
前記複数のトレンチゲートは、前記ＩＧＢＴ領域における複数のアクティブトレンチゲートと、前記ダイオード領域における複数のダイオードトレンチゲートと、前記配線領域における複数の配線トレンチゲートと、を含み、
前記ベース層の深さは、前記複数のアクティブトレンチゲートの深さ未満であり、かつ前記アノード層、前記配線ウェル層および前記終端ウェル層の深さ以上である、
ＲＣ－ＩＧＢＴ。
【0092】
（付記２）
前記複数の配線トレンチゲートの少なくとも１つの配線トレンチゲートの深さは前記複数のアクティブトレンチゲートの深さ未満である、
付記１に記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートの少なくとも１つの配線トレンチゲートの深さは前記複数のアクティブトレンチゲートの深さ未満である、
付記１に記載のＲＣ－ＩＧＢＴ。
【0093】
（付記３）
前記複数の配線トレンチゲートの深さは、前記半導体基板の外周に向かって徐々に浅くなる、
付記１または付記２に記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートの深さは、前記半導体基板の外周に向かって徐々に浅くなる、
付記１または付記２に記載のＲＣ－ＩＧＢＴ。
【0094】
（付記４）
前記複数の配線トレンチゲートは、第１配線トレンチゲートと、前記第１配線トレンチゲートより深い第２配線トレンチゲートとを含み、
前記第１配線トレンチゲートの幅は前記第２配線トレンチゲートの幅より小さい、
付記１から付記３のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートは、第１配線トレンチゲートと、前記第１配線トレンチゲートより深い第２配線トレンチゲートとを含み、
前記第１配線トレンチゲートの幅は前記第２配線トレンチゲートの幅より小さい、
付記１から付記３のいずれかに記載のＲＣ－ＩＧＢＴ。
【0095】
（付記５）
前記複数の配線トレンチゲートの少なくとも１つのピッチは、前記複数のアクティブトレンチゲートのピッチよりも狭い、
付記１から付記４のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートの少なくとも１つのピッチは、前記複数のアクティブトレンチゲートのピッチよりも狭い、
付記１から付記４のいずれかに記載のＲＣ－ＩＧＢＴ。
【0096】
（付記６）
前記複数の配線トレンチゲートのピッチは、前記半導体基板の外周に向かって狭くなる、
付記１から付記５のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートのピッチは、前記半導体基板の外周に向かって狭くなる、
付記１から付記５のいずれかに記載のＲＣ－ＩＧＢＴ。
【0097】
（付記７）
前記半導体基板は、前記ＩＧＢＴ領域においてのみ、前記ドリフト層の前記第１主面側に設けられるキャリア蓄積層をさらに備える、
付記１から付記６のいずれかに記載のＲＣ－ＩＧＢＴ。
前記半導体基板は、前記ＩＧＢＴ領域においてのみ、前記ドリフト層の前記第１主面側に設けられるキャリア蓄積層をさらに備える、
付記１から付記６のいずれかに記載のＲＣ－ＩＧＢＴ。
【0098】
（付記８）
前記半導体基板は、前記ＩＧＢＴ領域、前記ダイオード領域および前記配線領域における前記複数のトレンチゲートのそれぞれから１μｍ内において、前記ドリフト層の前記第１主面側に設けられるキャリア蓄積層をさらに備える、
付記１から付記６のいずれかに記載のＲＣ－ＩＧＢＴ。
前記半導体基板は、前記ＩＧＢＴ領域、前記ダイオード領域および前記配線領域における前記複数のトレンチゲートのそれぞれから１μｍ内において、前記ドリフト層の前記第１主面側に設けられるキャリア蓄積層をさらに備える、
付記１から付記６のいずれかに記載のＲＣ－ＩＧＢＴ。
【0099】
（付記９）
前記アノード層の不純物濃度の平面視における単位面積あたりの積分値である積分濃度は、前記ベース層の前記積分濃度よりも低い、
付記１から付記８のいずれかに記載のＲＣ－ＩＧＢＴ。
前記アノード層の不純物濃度の平面視における単位面積あたりの積分値である積分濃度は、前記ベース層の前記積分濃度よりも低い、
付記１から付記８のいずれかに記載のＲＣ－ＩＧＢＴ。
【0100】
（付記１０）
前記半導体基板は、
前記ＩＧＢＴ領域において前記ドリフト層の前記第２主面側に第２導電型のコレクタ層を備え、
前記ダイオード領域と、前記配線領域の少なくとも一部とにおいて、前記ドリフト層の前記第２主面側に第１導電型のカソード層を備える、
付記１から付記９のいずれかに記載のＲＣ－ＩＧＢＴ。
前記半導体基板は、
前記ＩＧＢＴ領域において前記ドリフト層の前記第２主面側に第２導電型のコレクタ層を備え、
前記ダイオード領域と、前記配線領域の少なくとも一部とにおいて、前記ドリフト層の前記第２主面側に第１導電型のカソード層を備える、
付記１から付記９のいずれかに記載のＲＣ－ＩＧＢＴ。
【0101】
（付記１１）
前記半導体基板は、前記複数のトレンチゲートの底部に第２導電型のトレンチボトム層を備える、
付記１から付記１０のいずれかに記載のＲＣ－ＩＧＢＴ。
前記半導体基板は、前記複数のトレンチゲートの底部に第２導電型のトレンチボトム層を備える、
付記１から付記１０のいずれかに記載のＲＣ－ＩＧＢＴ。
【0102】
（付記１２）
前記複数の配線トレンチゲートのうち前記終端領域に最も近い配線トレンチゲートと前記終端領域との距離は、前記半導体基板の周方向全体において一定である、
付記１から付記１１のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートのうち前記終端領域に最も近い配線トレンチゲートと前記終端領域との距離は、前記半導体基板の周方向全体において一定である、
付記１から付記１１のいずれかに記載のＲＣ－ＩＧＢＴ。
【0103】
（付記１３）
ＩＧＢＴ領域およびダイオード領域を含むセル領域と、前記セル領域を囲む終端領域と、前記セル領域と前記終端領域との間に設けられる配線領域と、を有する半導体基板を備えるＲＣ－ＩＧＢＴであって、
前記半導体基板は、第１主面と、前記第１主面とは反対側の主面である第２主面とを有し、
前記半導体基板は、
前記セル領域、前記配線領域および前記終端領域に設けられた第１導電型のドリフト層と、
前記ＩＧＢＴ領域、前記ダイオード領域、前記配線領域および前記終端領域において前記ドリフト層の前記第１主面側に設けられた第２導電型の拡散層と、
前記ＩＧＢＴ領域において前記ドリフト層の前記第１主面側に設けられたキャリア蓄積層とを備え、
前記拡散層は、前記ＩＧＢＴ領域におけるベース層と、前記ダイオード領域におけるアノード層と、前記配線領域における配線ウェル層と、前記終端領域における終端ウェル層とを含み、
前記半導体基板には、前記第１主面から前記拡散層を貫通して前記ドリフト層に達する複数のトレンチゲートが形成され、
前記複数のトレンチゲートは、前記ＩＧＢＴ領域における複数のアクティブトレンチゲートと、前記ダイオード領域における複数のダイオードトレンチゲートと、前記配線領域における複数の配線トレンチゲートと、を含み、
前記配線ウェル層の深さは、前記複数のアクティブトレンチゲートの深さ未満であり、かつ、前記ベース層の深さ以上である、
ＲＣ－ＩＧＢＴ。
ＩＧＢＴ領域およびダイオード領域を含むセル領域と、前記セル領域を囲む終端領域と、前記セル領域と前記終端領域との間に設けられる配線領域と、を有する半導体基板を備えるＲＣ－ＩＧＢＴであって、
前記半導体基板は、第１主面と、前記第１主面とは反対側の主面である第２主面とを有し、
前記半導体基板は、
前記セル領域、前記配線領域および前記終端領域に設けられた第１導電型のドリフト層と、
前記ＩＧＢＴ領域、前記ダイオード領域、前記配線領域および前記終端領域において前記ドリフト層の前記第１主面側に設けられた第２導電型の拡散層と、
前記ＩＧＢＴ領域において前記ドリフト層の前記第１主面側に設けられたキャリア蓄積層とを備え、
前記拡散層は、前記ＩＧＢＴ領域におけるベース層と、前記ダイオード領域におけるアノード層と、前記配線領域における配線ウェル層と、前記終端領域における終端ウェル層とを含み、
前記半導体基板には、前記第１主面から前記拡散層を貫通して前記ドリフト層に達する複数のトレンチゲートが形成され、
前記複数のトレンチゲートは、前記ＩＧＢＴ領域における複数のアクティブトレンチゲートと、前記ダイオード領域における複数のダイオードトレンチゲートと、前記配線領域における複数の配線トレンチゲートと、を含み、
前記配線ウェル層の深さは、前記複数のアクティブトレンチゲートの深さ未満であり、かつ、前記ベース層の深さ以上である、
ＲＣ－ＩＧＢＴ。
【0104】
（付記１４）
前記キャリア蓄積層は前記配線領域において前記ドリフト層の前記第１主面側にも設けられる、
付記１３に記載のＲＣ－ＩＧＢＴ。
前記キャリア蓄積層は前記配線領域において前記ドリフト層の前記第１主面側にも設けられる、
付記１３に記載のＲＣ－ＩＧＢＴ。
【0105】
（付記１５）
前記複数の配線トレンチゲートの少なくとも１つの配線トレンチゲートの深さは前記複数のアクティブトレンチゲートの深さ未満である、
付記１３または付記１４に記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートの少なくとも１つの配線トレンチゲートの深さは前記複数のアクティブトレンチゲートの深さ未満である、
付記１３または付記１４に記載のＲＣ－ＩＧＢＴ。
【0106】
（付記１６）
前記複数の配線トレンチゲートの深さは、前記半導体基板の外周に向かって徐々に浅くなる、
付記１３から付記１５のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートの深さは、前記半導体基板の外周に向かって徐々に浅くなる、
付記１３から付記１５のいずれかに記載のＲＣ－ＩＧＢＴ。
【0107】
（付記１７）
前記複数の配線トレンチゲートは、第１配線トレンチゲートと、前記第１配線トレンチゲートより深い第２配線トレンチゲートとを含み、
前記第１配線トレンチゲートの幅は前記第２配線トレンチゲートの幅より小さい、
付記１３から付記１６のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートは、第１配線トレンチゲートと、前記第１配線トレンチゲートより深い第２配線トレンチゲートとを含み、
前記第１配線トレンチゲートの幅は前記第２配線トレンチゲートの幅より小さい、
付記１３から付記１６のいずれかに記載のＲＣ－ＩＧＢＴ。
【0108】
（付記１８）
前記複数の配線トレンチゲートの少なくとも１つのピッチは、前記複数のアクティブトレンチゲートのピッチよりも狭い、
付記１３から付記１７のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートの少なくとも１つのピッチは、前記複数のアクティブトレンチゲートのピッチよりも狭い、
付記１３から付記１７のいずれかに記載のＲＣ－ＩＧＢＴ。
【0109】
（付記１９）
前記複数の配線トレンチゲートのピッチは、前記半導体基板の外周に向かって狭くなる、
付記１３から付記１８のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートのピッチは、前記半導体基板の外周に向かって狭くなる、
付記１３から付記１８のいずれかに記載のＲＣ－ＩＧＢＴ。
【0110】
（付記２０）
前記アノード層の不純物濃度の平面視における単位面積あたりの積分値である積分濃度は、前記ベース層の前記積分濃度よりも低い、
付記１３から付記１９のいずれかに記載のＲＣ－ＩＧＢＴ。
前記アノード層の不純物濃度の平面視における単位面積あたりの積分値である積分濃度は、前記ベース層の前記積分濃度よりも低い、
付記１３から付記１９のいずれかに記載のＲＣ－ＩＧＢＴ。
【0111】
（付記２１）
前記半導体基板は、
前記ＩＧＢＴ領域において前記ドリフト層の前記第２主面側に第２導電型のコレクタ層を備え、
前記ダイオード領域と、前記配線領域の少なくとも一部とにおいて、前記ドリフト層の前記第２主面側に第１導電型のカソード層を備える、
付記１３から付記２０のいずれかに記載のＲＣ－ＩＧＢＴ。
前記半導体基板は、
前記ＩＧＢＴ領域において前記ドリフト層の前記第２主面側に第２導電型のコレクタ層を備え、
前記ダイオード領域と、前記配線領域の少なくとも一部とにおいて、前記ドリフト層の前記第２主面側に第１導電型のカソード層を備える、
付記１３から付記２０のいずれかに記載のＲＣ－ＩＧＢＴ。
【0112】
（付記２２）
前記半導体基板は、前記複数のトレンチゲートの底部に第２導電型のトレンチボトム層を備える、
付記１３から付記２１のいずれかに記載のＲＣ－ＩＧＢＴ。
前記半導体基板は、前記複数のトレンチゲートの底部に第２導電型のトレンチボトム層を備える、
付記１３から付記２１のいずれかに記載のＲＣ－ＩＧＢＴ。
【0113】
（付記２３）
前記複数の配線トレンチゲートのうち前記終端領域に最も近い配線トレンチゲートと前記終端領域との距離は、前記半導体基板の周方向全体において一定である、
付記１３から付記２２のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートのうち前記終端領域に最も近い配線トレンチゲートと前記終端領域との距離は、前記半導体基板の周方向全体において一定である、
付記１３から付記２２のいずれかに記載のＲＣ－ＩＧＢＴ。
【0114】
（付記２４）
ＩＧＢＴ領域およびダイオード領域を含むセル領域と、前記セル領域を囲む終端領域と、前記セル領域と前記終端領域との間に設けられる配線領域と、を有する半導体基板を備えるＲＣ－ＩＧＢＴであって、
前記半導体基板は、第１主面と、前記第１主面とは反対側の主面である第２主面とを有し、
前記半導体基板は、
前記セル領域、前記配線領域および前記終端領域に設けられた第１導電型のドリフト層と、
前記ＩＧＢＴ領域、前記ダイオード領域、前記配線領域および前記終端領域において前記ドリフト層の前記第１主面側に設けられた第２導電型の拡散層と、
前記ＩＧＢＴ領域および前記配線領域において前記ドリフト層の前記第１主面側に設けられたキャリア蓄積層とを備え、
前記拡散層は、前記ＩＧＢＴ領域におけるベース層と、前記ダイオード領域におけるアノード層と、前記配線領域における配線ウェル層と、前記終端領域における終端ウェル層とを含み、
前記半導体基板には、前記第１主面から前記拡散層を貫通して前記ドリフト層に達する複数のトレンチゲートが形成され、
前記複数のトレンチゲートは、前記ＩＧＢＴ領域における複数のアクティブトレンチゲートと、前記ダイオード領域における複数のダイオードトレンチゲートと、前記配線領域における複数の配線トレンチゲートと、を含み、
前記終端ウェル層の最も深い箇所の深さは、前記複数のアクティブトレンチゲートの深さ未満であり、かつ、前記ベース層および前記配線ウェル層の深さ以上である、
ＲＣ－ＩＧＢＴ。
ＩＧＢＴ領域およびダイオード領域を含むセル領域と、前記セル領域を囲む終端領域と、前記セル領域と前記終端領域との間に設けられる配線領域と、を有する半導体基板を備えるＲＣ－ＩＧＢＴであって、
前記半導体基板は、第１主面と、前記第１主面とは反対側の主面である第２主面とを有し、
前記半導体基板は、
前記セル領域、前記配線領域および前記終端領域に設けられた第１導電型のドリフト層と、
前記ＩＧＢＴ領域、前記ダイオード領域、前記配線領域および前記終端領域において前記ドリフト層の前記第１主面側に設けられた第２導電型の拡散層と、
前記ＩＧＢＴ領域および前記配線領域において前記ドリフト層の前記第１主面側に設けられたキャリア蓄積層とを備え、
前記拡散層は、前記ＩＧＢＴ領域におけるベース層と、前記ダイオード領域におけるアノード層と、前記配線領域における配線ウェル層と、前記終端領域における終端ウェル層とを含み、
前記半導体基板には、前記第１主面から前記拡散層を貫通して前記ドリフト層に達する複数のトレンチゲートが形成され、
前記複数のトレンチゲートは、前記ＩＧＢＴ領域における複数のアクティブトレンチゲートと、前記ダイオード領域における複数のダイオードトレンチゲートと、前記配線領域における複数の配線トレンチゲートと、を含み、
前記終端ウェル層の最も深い箇所の深さは、前記複数のアクティブトレンチゲートの深さ未満であり、かつ、前記ベース層および前記配線ウェル層の深さ以上である、
ＲＣ－ＩＧＢＴ。
【0115】
（付記２５）
前記複数の配線トレンチゲートの少なくとも１つの配線トレンチゲートの深さは前記複数のアクティブトレンチゲートの深さ未満である、
付記２４に記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートの少なくとも１つの配線トレンチゲートの深さは前記複数のアクティブトレンチゲートの深さ未満である、
付記２４に記載のＲＣ－ＩＧＢＴ。
【0116】
（付記２６）
前記複数の配線トレンチゲートの深さは、前記半導体基板の外周に向かって徐々に浅くなる、
付記２４または付記２５に記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートの深さは、前記半導体基板の外周に向かって徐々に浅くなる、
付記２４または付記２５に記載のＲＣ－ＩＧＢＴ。
【0117】
（付記２７）
前記複数の配線トレンチゲートは、第１配線トレンチゲートと、前記第１配線トレンチゲートより深い第２配線トレンチゲートとを含み、
前記第１配線トレンチゲートの幅は前記第２配線トレンチゲートの幅より小さい、
付記２４から付記２６のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートは、第１配線トレンチゲートと、前記第１配線トレンチゲートより深い第２配線トレンチゲートとを含み、
前記第１配線トレンチゲートの幅は前記第２配線トレンチゲートの幅より小さい、
付記２４から付記２６のいずれかに記載のＲＣ－ＩＧＢＴ。
【0118】
（付記２８）
前記複数の配線トレンチゲートの少なくとも１つのピッチは、前記複数のアクティブトレンチゲートのピッチよりも狭い、
付記２４から付記２７のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートの少なくとも１つのピッチは、前記複数のアクティブトレンチゲートのピッチよりも狭い、
付記２４から付記２７のいずれかに記載のＲＣ－ＩＧＢＴ。
【0119】
（付記２９）
前記複数の配線トレンチゲートのピッチは、前記半導体基板の外周に向かって狭くなる、
付記２４から付記２８のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートのピッチは、前記半導体基板の外周に向かって狭くなる、
付記２４から付記２８のいずれかに記載のＲＣ－ＩＧＢＴ。
【0120】
（付記３０）
前記アノード層の不純物濃度の平面視における単位面積あたりの積分値である積分濃度は、前記ベース層の前記積分濃度よりも低い、
付記２４から付記２９のいずれかに記載のＲＣ－ＩＧＢＴ。
前記アノード層の不純物濃度の平面視における単位面積あたりの積分値である積分濃度は、前記ベース層の前記積分濃度よりも低い、
付記２４から付記２９のいずれかに記載のＲＣ－ＩＧＢＴ。
【0121】
（付記３１）
前記半導体基板は、
前記ＩＧＢＴ領域において前記ドリフト層の前記第２主面側に第２導電型のコレクタ層を備え、
前記ダイオード領域と、前記配線領域の少なくとも一部とにおいて、前記ドリフト層の前記第２主面側に第１導電型のカソード層を備える、
付記２４から付記３０のいずれかに記載のＲＣ－ＩＧＢＴ。
前記半導体基板は、
前記ＩＧＢＴ領域において前記ドリフト層の前記第２主面側に第２導電型のコレクタ層を備え、
前記ダイオード領域と、前記配線領域の少なくとも一部とにおいて、前記ドリフト層の前記第２主面側に第１導電型のカソード層を備える、
付記２４から付記３０のいずれかに記載のＲＣ－ＩＧＢＴ。
【0122】
（付記３２）
前記半導体基板は、前記複数のトレンチゲートの底部に第２導電型のトレンチボトム層を備える、
付記２４から付記３１のいずれかに記載のＲＣ－ＩＧＢＴ。
前記半導体基板は、前記複数のトレンチゲートの底部に第２導電型のトレンチボトム層を備える、
付記２４から付記３１のいずれかに記載のＲＣ－ＩＧＢＴ。
【0123】
（付記３３）
前記複数の配線トレンチゲートのうち前記終端領域に最も近い配線トレンチゲートと前記終端領域との距離は、前記半導体基板の周方向全体において一定である、
付記２４から付記３２のいずれかに記載のＲＣ－ＩＧＢＴ。
前記複数の配線トレンチゲートのうち前記終端領域に最も近い配線トレンチゲートと前記終端領域との距離は、前記半導体基板の周方向全体において一定である、
付記２４から付記３２のいずれかに記載のＲＣ－ＩＧＢＴ。
【符号の説明】
【0124】
１ ｎ－型ドリフト層、２ ｎ型キャリア蓄積層、３ ｎ型バッファ層、４ 層間絶縁膜、５ バリアメタル、６ エミッタ電極、６ａ 終端電極、６ｂ チャネルストッパ電極、６ｃ 配線電極、６ｄ フィールドプレート電極、７ コレクタ電極、１０ ＩＧＢＴ領域、１１ アクティブトレンチゲート、１１ａ ゲートトレンチ電極、１１ｂ ゲートトレンチ絶縁膜、１２ ダミートレンチゲート、１２ａ ダミートレンチ電極、１２ｂ ダミートレンチ絶縁膜、１３ ｎ型ソース層、１４ ｐ＋型コンタクト層、１５ ｐ型ベース層、１６ ｐ型コレクタ層、１６ａ ｐ型終端コレクタ層、２０ ダイオード領域、２１ ダイオードトレンチゲート、２１ａ ダイオードトレンチ電極、２１ｂ ダイオードトレンチ絶縁膜、２４ ｐ＋型コンタクト層、２５ ｐ型アノード層、２６ ｎ＋型カソード層、３０ 終端領域、３１ ｐ型終端ウェル層、３２ ｎ＋型チャネルストッパ層、３３ 半絶縁性膜、３４ 終端保護膜、３５ ｐ型配線ウェル層、３６ 配線トレンチゲート、３６ａ 配線トレンチ電極、３６ｂ 配線トレンチ酸化膜、３７ ｐ型トレンチボトム層、４０ パッド領域、４１ 制御パッド、４１ａ 電流センスパッド、４１ｂ ケルビンエミッタパッド、４１ｃ ゲートパッド、４１ｄ 温度センスダイオードパッド、４１ｅ 温度センスダイオードパッド、４２ 信号パッド領域、４３ セル内配線領域、５０ 半導体基板、８２ 破線、８３ 破線、３０１ 終端領域、３０２ 配線領域、ＩＧＢＴ 逆導通、Ｓ１ 第１主面、Ｓ２ 第２主面。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】