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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132896
(43)【公開日】2024-10-01
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240920BHJP
H01L 21/8234 20060101ALI20240920BHJP
H01L 21/336 20060101ALI20240920BHJP
H10B 43/50 20230101ALI20240920BHJP
H10B 41/27 20230101ALI20240920BHJP
H10B 41/50 20230101ALI20240920BHJP
H10B 43/40 20230101ALI20240920BHJP
H10B 41/40 20230101ALI20240920BHJP
【ＦＩ】
H10B43/27
H01L27/088 E
H01L27/088 D
H01L29/78 371
H10B43/50
H10B41/27
H10B41/50
H10B43/40
H10B41/40
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2024022609
(22)【出願日】2024-02-19
(31)【優先権主張番号】P 2023039346
(32)【優先日】2023-03-14
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】小池 豪
(72)【発明者】
【氏名】山部 和治
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048BA01
5F048BA19
5F048BA20
5F048BC18
5F048BD07
5F048BF02
5F048BF03
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048CB01
5F048CB03
5F048CB04
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083GA10
5F083JA36
5F083JA37
5F083JA39
5F083JA56
5F083KA01
5F083KA05
5F083KA11
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083ZA21
5F083ZA28
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BF05
(57)【要約】
【課題】各セルチップのそれぞれのソース線のシート抵抗を均一化し易くすることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１セルチップと、第２セルチップと、を備える。第１セルチップは、第１積層体と、第１ソース線として用いられる第１導電体層と、第１導電体層に電気的に接続される第２導電体層と、複数の第１ボンディングパッドと、を備える。第２セルチップは、第２積層体と、第２ソース線として用いられる第３導電体層と、複数の第１ボンディングパッドにそれぞれ接合される複数の第２ボンディングパッドと、複数の第２ボンディングパッドを連結するように設けられるとともに、第３導電体層に電気的に接続される第４導電体層と、を備える。第２導電体層及び第４導電体層は電気的に接続されている。
【選択図】図３
【解決手段】半導体記憶装置は、第１セルチップと、第２セルチップと、を備える。第１セルチップは、第１積層体と、第１ソース線として用いられる第１導電体層と、第１導電体層に電気的に接続される第２導電体層と、複数の第１ボンディングパッドと、を備える。第２セルチップは、第２積層体と、第２ソース線として用いられる第３導電体層と、複数の第１ボンディングパッドにそれぞれ接合される複数の第２ボンディングパッドと、複数の第２ボンディングパッドを連結するように設けられるとともに、第３導電体層に電気的に接続される第４導電体層と、を備える。第２導電体層及び第４導電体層は電気的に接続されている。
【選択図】図３
【特許請求の範囲】
【請求項1】
基板と、
前記基板の第１方向側に設けられる第１セルチップと、
前記第１セルチップと前記基板との間に設けられ、前記第１セルチップに貼合される第２セルチップと、を備え、
前記第１セルチップは、
複数の第１メモリセルトランジスタを含む第１積層体と、
前記第１積層体の前記第１方向側に設けられ、第１ソース線として用いられる第１導電体層と、
前記第１導電体層の前記第１方向側に設けられ、前記第１導電体層に電気的に接続される第２導電体層と、
前記第２セルチップと貼合される第１面に設けられる複数の第１ボンディングパッドと、を備え、
前記第２セルチップは、
複数の第２メモリセルトランジスタを含む第２積層体と、
前記第２積層体の前記第１方向側に設けられ、第２ソース線として用いられる第３導電体層と、
前記第１セルチップと貼合される第２面に配置され、複数の前記第１ボンディングパッドにそれぞれ接合される複数の第２ボンディングパッドと、
前記第１方向と交差する第２方向に延びるように形成され、複数の前記第２ボンディングパッドを連結するように設けられるとともに、前記第３導電体層に電気的に接続される第４導電体層と、を備え、
前記第２導電体層及び前記第４導電体層は電気的に接続されている
半導体記憶装置。
前記基板の第１方向側に設けられる第１セルチップと、
前記第１セルチップと前記基板との間に設けられ、前記第１セルチップに貼合される第２セルチップと、を備え、
前記第１セルチップは、
複数の第１メモリセルトランジスタを含む第１積層体と、
前記第１積層体の前記第１方向側に設けられ、第１ソース線として用いられる第１導電体層と、
前記第１導電体層の前記第１方向側に設けられ、前記第１導電体層に電気的に接続される第２導電体層と、
前記第２セルチップと貼合される第１面に設けられる複数の第１ボンディングパッドと、を備え、
前記第２セルチップは、
複数の第２メモリセルトランジスタを含む第２積層体と、
前記第２積層体の前記第１方向側に設けられ、第２ソース線として用いられる第３導電体層と、
前記第１セルチップと貼合される第２面に配置され、複数の前記第１ボンディングパッドにそれぞれ接合される複数の第２ボンディングパッドと、
前記第１方向と交差する第２方向に延びるように形成され、複数の前記第２ボンディングパッドを連結するように設けられるとともに、前記第３導電体層に電気的に接続される第４導電体層と、を備え、
前記第２導電体層及び前記第４導電体層は電気的に接続されている
半導体記憶装置。
【請求項2】
前記第２導電体層及び前記第４導電体層は、互いに異なる導電性材料を含む
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記第２導電体層は、アルミニウムを含み、
前記第４導電体層は、銅をむ
請求項２に記載の半導体記憶装置。
前記第４導電体層は、銅をむ
請求項２に記載の半導体記憶装置。
【請求項4】
複数の前記第１ボンディングパッド及び複数の第２ボンディングパッドは、前記第１方向から見たときにハニカム状に配置されている
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項5】
前記第２セルチップは、
前記第３導電体層と前記第４導電体層との間に設けられる第５導電体層と、
前記第３導電体層と前記第５導電体層とを電気的に接続する第１コンタクトと、
前記第４導電体層と前記第５導電体層とを電気的に接続する第２コンタクトと、を更に備え、
前記第２導電体層は、前記第１導電体層と接触する接触部と、前記第１導電体層との間に絶縁層を挟んで前記第１導電体層に接合しない非接触部と、を有し、
前記第１方向から見たときに前記接触部と重なる前記第５導電体層の部分には、前記第２導電体層の前記接触部に似た形状を有する模擬形状部が形成されている
請求項１に記載の半導体記憶装置。
前記第３導電体層と前記第４導電体層との間に設けられる第５導電体層と、
前記第３導電体層と前記第５導電体層とを電気的に接続する第１コンタクトと、
前記第４導電体層と前記第５導電体層とを電気的に接続する第２コンタクトと、を更に備え、
前記第２導電体層は、前記第１導電体層と接触する接触部と、前記第１導電体層との間に絶縁層を挟んで前記第１導電体層に接合しない非接触部と、を有し、
前記第１方向から見たときに前記接触部と重なる前記第５導電体層の部分には、前記第２導電体層の前記接触部に似た形状を有する模擬形状部が形成されている
請求項１に記載の半導体記憶装置。
【請求項6】
前記第５導電体層には、
前記第２方向に延びるように形成されるとともに、前記第１方向及び前記第２方向の両方に直交する第３方向に間隔を開けて配置される複数の第１配線と、
複数の前記配線を前記第３方向に連結するように設けられ、前記第２方向に間隔を開けて配置される複数の第２配線と、が設けられ、
前記模擬形状部は、複数の前記第１配線及び複数の前記第２配線を含む
請求項５に記載の半導体記憶装置。
前記第２方向に延びるように形成されるとともに、前記第１方向及び前記第２方向の両方に直交する第３方向に間隔を開けて配置される複数の第１配線と、
複数の前記配線を前記第３方向に連結するように設けられ、前記第２方向に間隔を開けて配置される複数の第２配線と、が設けられ、
前記模擬形状部は、複数の前記第１配線及び複数の前記第２配線を含む
請求項５に記載の半導体記憶装置。
【請求項7】
前記第５導電体層には、複数の前記模擬形状部が前記第２方向に並べて形成されている
請求項５に記載の半導体記憶装置。
請求項５に記載の半導体記憶装置。
【請求項8】
前記第５導電体層は、前記模擬形状部が独立して複数配置された形状を有している
請求項５に記載の半導体記憶装置。
請求項５に記載の半導体記憶装置。
【請求項9】
前記第２セルチップは、前記第３導電体層と前記第４導電体層とを電気的に接続する第１コンタクトを更に備える
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項10】
前記第１セルチップは、
前記第１面に沿って前記第２方向に延びるように形成され、複数の前記第１ボンディングパッドを連結するように設けられる第６導電体層を更に備え、
前記第６導電体層は、前記第２導電体層及び前記第４導電体層に電気的に接続されている
請求項１に記載の半導体記憶装置。
前記第１面に沿って前記第２方向に延びるように形成され、複数の前記第１ボンディングパッドを連結するように設けられる第６導電体層を更に備え、
前記第６導電体層は、前記第２導電体層及び前記第４導電体層に電気的に接続されている
請求項１に記載の半導体記憶装置。
【請求項11】
基板と、
前記基板の第１方向側に設けられる第１セルチップと、
前記第１セルチップと前記基板との間に設けられ、前記第１セルチップに貼合される第２セルチップと、を備え、
前記第１セルチップは、
複数の第１メモリセルトランジスタを含む第１積層体と、
前記第１積層体の前記第１方向側に設けられ、第１ソース線として用いられる第１導電体層と、
前記第１導電体層の前記第１方向側に設けられ、前記第１導電体層に電気的に接続される第２導電体層と、
前記第２セルチップと貼合される第１面に設けられる複数の第１ボンディングパッドと、を備え、
前記第２セルチップは、
複数の第２メモリセルトランジスタを含む第２積層体と、
前記第２積層体の前記第１方向側に設けられ、第２ソース線として用いられる第３導電体層と、
前記第１セルチップと貼合される第２面に配置され、複数の前記第１ボンディングパッドに接合される複数の第２ボンディングパッドと、
複数の前記第２ボンディングパッドと前記第３導電体層との間に設けられ、前記第１方向と交差する第２方向に延びるように形成される第４導電体層と、
前記第３導電体層と前記第４導電体層とを電気的に接続する第１コンタクトと、
複数の前記第２ボンディングパッドと前記第４導電体層とを電気的に接続する第２コンタクトと、を備え、
前記第２導電体層及び前記第４導電体層は電気的に接続されている
半導体記憶装置。
前記基板の第１方向側に設けられる第１セルチップと、
前記第１セルチップと前記基板との間に設けられ、前記第１セルチップに貼合される第２セルチップと、を備え、
前記第１セルチップは、
複数の第１メモリセルトランジスタを含む第１積層体と、
前記第１積層体の前記第１方向側に設けられ、第１ソース線として用いられる第１導電体層と、
前記第１導電体層の前記第１方向側に設けられ、前記第１導電体層に電気的に接続される第２導電体層と、
前記第２セルチップと貼合される第１面に設けられる複数の第１ボンディングパッドと、を備え、
前記第２セルチップは、
複数の第２メモリセルトランジスタを含む第２積層体と、
前記第２積層体の前記第１方向側に設けられ、第２ソース線として用いられる第３導電体層と、
前記第１セルチップと貼合される第２面に配置され、複数の前記第１ボンディングパッドに接合される複数の第２ボンディングパッドと、
複数の前記第２ボンディングパッドと前記第３導電体層との間に設けられ、前記第１方向と交差する第２方向に延びるように形成される第４導電体層と、
前記第３導電体層と前記第４導電体層とを電気的に接続する第１コンタクトと、
複数の前記第２ボンディングパッドと前記第４導電体層とを電気的に接続する第２コンタクトと、を備え、
前記第２導電体層及び前記第４導電体層は電気的に接続されている
半導体記憶装置。
【請求項12】
基板と、
前記基板の第１方向側に設けられる第１セルチップと、
前記第１セルチップと前記基板との間に設けられ、前記第１セルチップに貼合される第２セルチップと、を備え、
前記第１セルチップは、
複数の第１メモリセルトランジスタを含む第１積層体と、
前記第１積層体の前記第１方向側に設けられ、第１ソース線として用いられる第１導電体層と、
前記第１導電体層の前記第１方向側に設けられ、前記第１導電体層に電気的に接続される第２導電体層と、を備え、
前記第２セルチップは、
複数の第２メモリセルトランジスタを含む第２積層体と、
前記第２積層体の前記第１方向側に設けられ、第２ソース線として用いられる第３導電体層と、
前記第１セルチップと貼合される第２面に配置される複数のボンディングパッドと、
前記第１方向と交差する第２方向に延びるように形成され、複数の前記ボンディングパッドを連結するように設けられる第４導電体層と、
前記第３導電体層と前記第４導電体層との間に設けられる第５導電体層と、
前記第３導電体層と前記第５導電体層とを電気的に接続する第１コンタクトと、
前記第４導電体層と前記第５導電体層とを電気的に接続する第２コンタクトと、を備え、
前記第２導電体層、前記第３導電体層、前記第４導電体層、及び前記第５導電体層は電気的に接続されている
半導体記憶装置。
前記基板の第１方向側に設けられる第１セルチップと、
前記第１セルチップと前記基板との間に設けられ、前記第１セルチップに貼合される第２セルチップと、を備え、
前記第１セルチップは、
複数の第１メモリセルトランジスタを含む第１積層体と、
前記第１積層体の前記第１方向側に設けられ、第１ソース線として用いられる第１導電体層と、
前記第１導電体層の前記第１方向側に設けられ、前記第１導電体層に電気的に接続される第２導電体層と、を備え、
前記第２セルチップは、
複数の第２メモリセルトランジスタを含む第２積層体と、
前記第２積層体の前記第１方向側に設けられ、第２ソース線として用いられる第３導電体層と、
前記第１セルチップと貼合される第２面に配置される複数のボンディングパッドと、
前記第１方向と交差する第２方向に延びるように形成され、複数の前記ボンディングパッドを連結するように設けられる第４導電体層と、
前記第３導電体層と前記第４導電体層との間に設けられる第５導電体層と、
前記第３導電体層と前記第５導電体層とを電気的に接続する第１コンタクトと、
前記第４導電体層と前記第５導電体層とを電気的に接続する第２コンタクトと、を備え、
前記第２導電体層、前記第３導電体層、前記第４導電体層、及び前記第５導電体層は電気的に接続されている
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
メモリセルトランジスタが３次元状に配置されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－０４８２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、各セルチップのそれぞれのソース線のシート抵抗を均一化し易くすることが可能な半導体記憶装置が提供される。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、基板と、基板の第１方向側に設けられる第１セルチップと、第１セルチップと基板との間に設けられ、第１セルチップに貼合される第２セルチップと、を備える。第１セルチップは、複数の第１メモリセルトランジスタを含む第１積層体と、第１積層体の第１方向側に設けられ、第１ソース線として用いられる第１導電体層と、第１導電体層の第１方向側に設けられ、第１導電体層に電気的に接続される第２導電体層と、第２セルチップと貼合される第１面に設けられる複数の第１ボンディングパッドと、を備える。第２セルチップは、複数の第２メモリセルトランジスタを含む第２積層体と、第２積層体の第１方向側に設けられ、第２ソース線として用いられる第３導電体層と、第１セルチップと貼合される第２面に配置され、複数の第１ボンディングパッドにそれぞれ接合される複数の第２ボンディングパッドと、第１方向と交差する第２方向に延びるように形成され、複数の第２ボンディングパッドを連結するように設けられるとともに、第３導電体層に電気的に接続される第４導電体層と、を備える。第２導電体層及び第４導電体層は電気的に接続されている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態のメモリシステムの概略構成を示すブロック図。
【図2】第１実施形態の半導体記憶装置の等価回路を示す回路図。
【図3】第１実施形態の半導体記憶装置の断面構造を示す断面図。
【図4】第１実施形態の上部セルチップの導電体層の平面構造を示す平面図。
【図6】第１実施形態の下部セルチップの導電体層の平面構造を示す平面図。
【図7】第１実施形態の下部セルチップの導電体層の平面構造を示す平面図。
【図8】第１実施形態の下部セルチップの平面構造を示す平面図。
【図10】第１実施形態の下部セルチップの拡大平面構造を示す断面図。
【図11】第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
【図12】第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
【図13】第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
【図14】第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
【図15】第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
【図16】第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
【図17】第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
【図18】第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
【図19】第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
【図20】第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
【図21】比較例の半導体記憶装置の断面構造を示す断面図。
【図22】第１実施形態の第１変形例の半導体記憶装置における下部セルチップの導電体層周辺の平面構造を示す平面図。
【図24】第１実施形態の第２変形例の下部セルチップの平面構造を示す平面図。
【図25】第２実施形態の下部セルチップの平面構造を示す平面図。
【図26】第２実施形態の下部セルチップの拡大平面構造を示す平面図。
【図28】第２実施形態の変形例の下部セルチップの導電体層周辺の平面構造を示す平面図。
【図29】第３実施形態の下部セルチップの平面構造を示す平面図。
【図30】第３実施形態の下部セルチップの拡大平面構造を示す平面図。
【図31】第３実施形態の変形例の下部セルチップの導電体層周辺の平面構造を示す平面図。
【図32】第４実施形態の半導体記憶装置の断面構造を示す断面図。
【図33】第４実施形態の下部セルチップの平面構造を示す平面図。
【図34】第４実施形態の下部セルチップの拡大平面構造を示す平面図。
【図35】第４実施形態の変形例の下部セルチップの導電体層周辺の平面構造を示す平面図。
【図36】第５実施形態の半導体記憶装置の断面構造を示す断面図。
【図37】第６実施形態の半導体記憶装置の断面構造を示す断面図。
【発明を実施するための形態】
【0007】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
１ 第１実施形態
第１実施形態の半導体記憶装置について説明する。本実施形態の半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
１ 第１実施形態
第１実施形態の半導体記憶装置について説明する。本実施形態の半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
【0008】
１．１ 半導体記憶装置の構成
図１は、第１実施形態の半導体記憶装置１の構成の一例を示すブロック図である。半導体記憶装置１は、外部のメモリコントローラ２により制御される。半導体記憶装置１とメモリコントローラ２との組み合わせは、メモリシステム３を構成し得る。メモリシステム３は、例えばＳＤＴＭカードのようなメモリカード、又はＳＳＤ（Solid State Drive）等である。
図１は、第１実施形態の半導体記憶装置１の構成の一例を示すブロック図である。半導体記憶装置１は、外部のメモリコントローラ２により制御される。半導体記憶装置１とメモリコントローラ２との組み合わせは、メモリシステム３を構成し得る。メモリシステム３は、例えばＳＤＴＭカードのようなメモリカード、又はＳＳＤ（Solid State Drive）等である。
【0009】
半導体記憶装置１とメモリコントローラ２との間の通信は例えばＮＡＮＤインタフェース規格をサポートしている。半導体記憶装置１とメモリコントローラ２との間の通信では、例えばコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【0010】
入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴ等を含み得る。以下、書込みデータ及び読出しデータのいずれにも参照符号ＤＡＴを付して説明を行う。半導体記憶装置１は、入出力信号Ｉ／Ｏを介してメモリコントローラ２からコマンドＣＭＤ、アドレス情報ＡＤＤ、及び書込みデータＤＡＴを受信する。
【0011】
コマンドラッチイネーブル信号ＣＬＥは、信号Ｉ／Ｏを介してコマンドＣＭＤが送信される期間を半導体記憶装置１に通知するために使用される。アドレスラッチイネーブル信号ＡＬＥは、信号Ｉ／Ｏを介してアドレス情報ＡＤＤが送信される期間を半導体記憶装置１に通知するために使用される。ライトイネーブル信号ＷＥｎは、半導体記憶装置１による信号Ｉ／Ｏの入力を可能にするために使用される。リードイネーブル信号ＲＥｎは、半導体記憶装置１による信号Ｉ／Ｏの出力を可能にするために使用される。レディビジー信号ＲＢｎは、半導体記憶装置１がレディ状態及びビジー状態のいずれにあるかをメモリコントローラ２に通知するために使用される。レディ状態では、半導体記憶装置１がメモリコントローラ２からのコマンドを受け付け可能である。ビジー状態では、半導体記憶装置１は、メモリコントローラ２からのコマンドを、例外を除いて受け付けない。
【0012】
半導体記憶装置１はメモリセルアレイ１１及び周辺回路ＰＲＣを含む。周辺回路ＰＲＣは、ロウデコーダ１２、センスアンプ１３、及びシーケンサ１４を含む。メモリセルアレイ１１はブロックＢＬＫ０～ＢＬＫ（ｎ－１）（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位である。
【0013】
シーケンサ１４は、受信されたコマンドＣＭＤに基づいて半導体記憶装置１全体の動作を制御する。例えばシーケンサ１４はロウデコーダ１２及びセンスアンプ１３等を制御して、書込み動作及び読出し動作等の各種動作を実行する。書込み動作では、受信された書込みデータＤＡＴがメモリセルアレイ１１に記憶される。読出し動作では、メモリセルアレイ１１から読出しデータＤＡＴが読み出される。
【0014】
ロウデコーダ１２は、受信されたアドレス情報ＡＤＤに基づいて、読出し動作及び書込み動作等の各種動作を実行する対象の所定のブロックＢＬＫを選択する。ロウデコーダ１２は、選択したブロックＢＬＫのワード線に電圧を転送する。
【0015】
センスアンプ１３は、受信されたアドレス情報ＡＤＤに基づいて、メモリコントローラ２とメモリセルアレイ１１との間でのデータＤＡＴの転送動作を実行する。すなわち、センスアンプ１３は、書込み動作において、受信された書込みデータＤＡＴを保持し、書込みデータＤＡＴに基づいてビット線に電圧を印加する。センスアンプ１３は、読出し動作において、ビット線に電圧を印加して、メモリセルアレイ１１に記憶されるデータを読出しデータＤＡＴとして読み出し、読出しデータＤＡＴをメモリコントローラ２に出力する。
【0016】
１．２ メモリセルアレイ１１の構成
図２は、第１実施形態の半導体記憶装置１のメモリセルアレイ１１の回路構成の一例を示す。メモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１の所定のブロックＢＬＫの回路構成の一例が示されている。メモリセルアレイ１１の他のブロックＢＬＫはそれぞれ、例えば図２に示されるものと同様の回路構成を有する。
図２は、第１実施形態の半導体記憶装置１のメモリセルアレイ１１の回路構成の一例を示す。メモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１の所定のブロックＢＬＫの回路構成の一例が示されている。メモリセルアレイ１１の他のブロックＢＬＫはそれぞれ、例えば図２に示されるものと同様の回路構成を有する。
【0017】
ブロックＢＬＫは例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは、ｍ本のビット線ＢＬ０～ＢＬ（ｍ－１）（ｍは１以上の整数）に１対１で対応付けられている。各ＮＡＮＤストリングＮＳは、対応付けられたビット線ＢＬに接続され、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは制御ゲート（以下、ゲートとも称する。）及び電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時における、選択トランジスタＳＴ１及びＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。
【0018】
各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ＮＡＮＤストリングＮＳに対応付けられたビット線ＢＬに接続されている。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０～ＭＴ７が直列接続されている。選択トランジスタＳＴ２のソースはソース線ＳＬに接続されている。
【0019】
ストリングユニットＳＵ０～ＳＵ３に含まれるＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０～ＳＧＤ３に共通して接続されている。ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ２のゲートはセレクトゲート線ＳＧＳに共通して接続されている。ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳのそれぞれのメモリセルトランジスタＭＴ０～ＭＴ７のゲートはワード線ＷＬ０～ＷＬ７に共通して接続されている。
【0020】
各ビット線ＢＬは、ブロックＢＬＫのストリングユニットＳＵのそれぞれに含まれる対応付けられたＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに接続されている。ソース線ＳＬは、ブロックＢＬＫに含まれるＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ２のソースに共通して接続されることにより、ブロックＢＬＫのストリングユニットＳＵ間で共有される。ソース線ＳＬは、例えば異なるブロックＢＬＫにおいても同様に接続されることにより、ブロックＢＬＫ間で共有される。
【0021】
１つのストリングユニットＳＵの中の、１つのワード線ＷＬに共通して接続されるメモリセルトランジスタＭＴの集合は例えばセルユニットＣＵと称される。例えばセルユニットＣＵ内のメモリセルトランジスタＭＴのそれぞれに保持される同位の１ビットのデータの集合を「１ページデータ」と称する。例えばＭＬＣ方式等により各メモリセルに複数ビットのデータが保持される場合には、１つのセルユニットＣＵには「１ページデータ」が複数保持され得る。
【0022】
以上、メモリセルアレイ１１の回路構成について説明したが、メモリセルアレイ１１の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することも可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれの個数は任意の個数に設計することが可能である。ワード線ＷＬ、並びにセレクトゲート線ＳＧＤ及びＳＧＳのそれぞれの本数は、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更することが可能である。
【0023】
１．３ 半導体記憶装置１の構造
図３は、第１実施形態の半導体記憶装置１の断面構造の一例を示したものである。
半導体記憶装置１は、周辺回路チップ３０、下部セルチップ４０、及び上部セルチップ５０が貼り合わされた構造を有している。周辺回路チップ３０には周辺回路ＰＲＣが設けられている。下部セルチップ４０及び上部セルチップ５０のそれぞれにはメモリセルアレイ１１の一部が設けられている。本実施形態では、上部セルチップ５０が第１セルチップに相当し、下部セルチップ４０が第２セルチップに相当する。
図３は、第１実施形態の半導体記憶装置１の断面構造の一例を示したものである。
半導体記憶装置１は、周辺回路チップ３０、下部セルチップ４０、及び上部セルチップ５０が貼り合わされた構造を有している。周辺回路チップ３０には周辺回路ＰＲＣが設けられている。下部セルチップ４０及び上部セルチップ５０のそれぞれにはメモリセルアレイ１１の一部が設けられている。本実施形態では、上部セルチップ５０が第１セルチップに相当し、下部セルチップ４０が第２セルチップに相当する。
【0024】
以下では、便宜上、周辺回路チップ３０が含む半導体基板ＳＢ１１を基準に方向を定義する。半導体基板ＳＢ１１の所定の面に平行な例えば互いに直交する２方向をＸ方向及びＹ方向として定義する。半導体基板ＳＢ１１の所定の面に交わり当該面を基準に周辺回路素子が形成される方向をＺ方向として定義する。Ｚ方向は、Ｘ方向及びＹ方向に直交するものとして説明するが、必ずしもこれに限定されない。以下、Ｚ方向を「上」とし、Ｚ方向と反対の方向を「下」として説明を行うが、この表記は便宜的なものに過ぎず、例えば重力の方向とは無関係である。本実施形態では、Ｚ方向が第１方向に相当し、Ｘ方向が、第１方向に交差する第２方向に相当し、Ｙ方向が、第１方向及び第２方向の両方に直交する第３方向に相当する。
【0025】
周辺回路チップ３０、下部セルチップ４０、及び上部セルチップ５０は、Ｚ方向に沿って、その順で隣り合うように設けられている。周辺回路チップ３０の半導体基板ＳＢ１１は例えばシリコン（Ｓｉ）を含む。半導体基板ＳＢ１１の上面上に、周辺回路ＰＲＣに含まれる周辺回路素子としてのＭＯＳ（Meta l Oxide Semiconductor）トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３が設けられている。各トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３は、半導体基板ＳＢ１１の上面に設けられるゲート絶縁体、ゲート絶縁体の上面に設けられるゲート電極、半導体基板ＳＢ１１のうちのゲート絶縁体の下方の領域を挟む１対のソース／ドレイン領域を含む。
【0026】
トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３の上方には導電体層Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４が設けられている。各導電体層は、互いに絶縁された複数の配線を含む。このような配線を介して、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３のそれぞれのソース、ドレイン、及びゲートをそれぞれ他の構成要素に電気的に接続することが可能となっている。図３では、導電体層が４層設けられる場合について説明したが、必ずしもこれに限定されるものではない。
【0027】
トランジスタＴｒ１１のソース／ドレイン領域の上面にはコンタクトプラグＣ１１が設けられている。コンタクトプラグＣ１１の上面は導電体層Ｄ１１中の所定の配線に接合されている。導電体層Ｄ１１中の所定の配線の上面にはコンタクトプラグＣ１２が設けられている。コンタクトプラグＣ１２の上面は導電体層Ｄ１２中の所定の配線に接合されている。導電体層Ｄ１２中の所定の配線の上面にはコンタクトプラグＣ１３が設けられている。コンタクトプラグＣ１３の上面は導電体層Ｄ１３中の所定の配線に接合されている。導電体層Ｄ１３中の所定の配線の上面にはコンタクトプラグＣ１４が設けられている。コンタクトプラグＣ１４の上面は導電体層Ｄ１４中の所定の配線に接合されている。導電体層Ｄ１４中の所定の配線の上面にはコンタクトプラグＣ１５が設けられている。コンタクトプラグＣ１５の上面には導電体層ＰＤ１１が設けられている。
【0028】
導電体層ＰＤ１１は例えば銅（Ｃｕ）等の金属材料を含む。導電体層ＰＤ１１の上面は、周辺回路チップ３０の上面の一部を構成しており、周辺回路チップ３０の上面とＺ方向で実質的に同じ位置にある。導電体層ＰＤ１１は、他のチップとの電気的な接続に用いられる電極パッドとして機能する。以下、周辺回路チップ３０の上面に設けられて電極パッドとして機能する導電体のことをボンディングパッドＰＤ１１と称する。また、このように電極パッドとして機能する導電体には符号ＰＤを付する。
【0029】
周辺回路チップ３０の上面には、ボンディングパッドＰＤ１１の他、別のトランジスタＴｒ１２，Ｔｒ１３に電気的にそれぞれ接続されるボンディングパッドＰＤ１２，ＰＤ１３が設けられている。なお、本明細書では、例えばコンタクトプラグＣ１３と導電体層Ｄ１３中の配線とを区別しているが、互いに接合されて示されているコンタクトプラグＣ１３と導電体層Ｄ１３中の配線は一体化されていてもよい。他のコンタクトプラグ及び導電体層に関しても同様である。
【0030】
導電体層Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４の中の配線を介した接続は一例に過ぎない。周辺回路チップ３０では、上記で説明したような各種コンタクトプラグ、導電体層Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４の中の配線、並びにボンディングパッドＰＤ１１が他にも設けられている。図３では、便宜上、このような各種コンタクトプラグ、導電体層Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４の中の配線、並びにボンディングパッドＰＤ１１，ＰＤ１２，ＰＤ１３の全てが必ずしも示されてはいない。
【0031】
半導体基板ＳＢ１１と周辺回路チップ３０の上面との間には、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３、各種コンタクトプラグ、導電体層Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４の中の配線、並びにボンディングパッドＰＤ１１，ＰＤ１２，ＰＤ１３が設けられていない部分には絶縁層３１が設けられている。絶縁層３１は例えば酸素とシリコンと（例えばＳｉＯ２）を含む。また、絶縁層３１は、さらに窒素または炭素を含んでもよい。
【0032】
下部セルチップ４０の底面４０１は周辺回路チップ３０の上面３００に貼合されている。下部セルチップ４０は、メモリセルアレイ１１の一部として機能する積層体ＭＳ１を含む。より具体的には、積層体ＭＳ１に含まれるメモリピラーの各々が、例えば１つのＮＡＮＤストリングＮＳとして機能する。本実施形態では、積層体ＭＳ１が第２積層体に相当し、積層体ＭＳ１に設けられるメモリセルトランジスタＭＴが第２メモリセルトランジスタに相当する。
【0033】
下部セルチップ４０の底面にはボンディングパッドＰＤ２１，ＰＤ２２，ＰＤ２３が設けられている。ボンディングパッドＰＤ２１，ＰＤ２２，ＰＤ２３は周辺回路チップ３０のボンディングパッドＰＤ１１，ＰＤ１２，ＰＤ１３のそれぞれの上面に接合されている。ボンディングパッドＰＤ２１，ＰＤ２２，ＰＤ２３のそれぞれの底面は、下部セルチップ４０の底面の一部を構成しており、下部セルチップ４０の底面とＺ方向で実質的に同じ位置にある。ボンディングパッドＰＤ２１，ＰＤ２２，ＰＤ２３は例えば銅（Ｃｕ）等の金属材料を含む。
【0034】
ボンディングパッドＰＤ２１の上面にはコンタクトプラグＣ２１が設けられている。コンタクトプラグＣ２１の上面は導電体層Ｄ２１の中の所定の配線に接合されている。導電体層Ｄ２１の中の所定の配線の上面にはコンタクトプラグＣ２２が設けられている。コンタクトプラグＣ２２の上面は導電体層Ｄ２２の中の所定の配線に接合されている。導電体層Ｄ２２の中の所定の配線の上面にはコンタクトプラグＣ２３が設けられている。コンタクトプラグＣ２３の上面は導電体層Ｄ２３の中の所定の配線に接続されている。導電体層Ｄ２３の中の所定の配線の上面にはコンタクトプラグＣ２４が設けられている。コンタクトプラグＣ２４の上面はボンディングパッドＰＤ４１に接合されている。このような構造により、下部セルチップ４０の底面４０１に配置されるボンディングパッドＰＤ２１は、下部セルチップ４０の上面４００に配置されるボンディングパッドＰＤ４１に電気的に接続されている。ボンディングパッドＰＤ４１は例えば銅（Ｃｕ）等の金属材料を含む。
【0035】
他のボンディングパッドＰＤ２２，ＰＤ２３も同様にコンタクトプラグＣ２１、導電体層Ｄ２１、コンタクトプラグＣ２２、導電体層Ｄ２２、コンタクトプラグＣ２３、導電体層Ｄ２３、及びコンタクトプラグＣ２４を介してボンディングパッドＰＤ４２，ＰＤ４３にそれぞれ接続されている。ボンディングパッドＰＤ４２，ＰＤ４３も例えば銅（Ｃｕ）等の金属材料を含む。
【0036】
導電体層Ｄ２１のうち、ボンディングパッドＰＤ２１，ＰＤ４１に接続される所定の配線は、金属配線層群ＩＬＧ２の最も下方の金属配線層の中の所定の配線に電気的に接続されている。当該配線は、金属配線層群ＩＬＧ２の最も上方の金属配線層の中の所定の配線に電気的に接続されている。当該配線は、金属配線層群ＩＬＧ２の上方の所定のコンタクトプラグＣＨ２１に電気的に接続されている。したがって、ボンディングパッドＰＤ２１がコンタクトプラグＣＨ２１に電気的に接続されている。コンタクトプラグＣＨ２１の上面は積層体ＭＳ１の所定のメモリピラーの下端に接触する。金属配線層群ＩＬＧ２の中の配線のうち、このようにコンタクトプラグＣＨ２１に電気的に接続される配線はビット線ＢＬの一部として機能する。
【0037】
積層体ＭＳ１の上面には導電体層４１が設けられている。導電体層４１は、例えば半導体材料または金属を含み、例えばポリシリコン（Ｓｉ）タングステン（Ｗ），またはシリコンとタングステンとを含む。導電体層４１は、Ｘ方向及びＹ方向に平行な平面状に広がるように形成されている。導電体層４１は、ソース線ＳＬの一部として機能する。本実施形態では、導電体層４１が、第２ソース線として用いられる第３導電体層に相当する。以下では、導電体層４１をソース層４１とも称する。
【0038】
導電体層４１の上面には複数のコンタクトプラグＣ４１が設けられている。コンタクトプラグＣ４１の上面には導電体層４２が設けられている。導電体層４２は例えば銅（Ｃｕ）等の金属材料を含む。導電体層４２はＸ方向に延びるように形成されている。導電体層４２の一端部は、導電体層Ｄ２３の中の所定の配線、具体的にはボンディングパッドＰＤ２２，ＰＤ４２に対応する配線に電気的に接続されている。導電体層４２は、下部セルチップ４０のソース線ＳＬとして機能する導電体層４１のソース線ＳＬの裏打ち配線として機能する。本実施形態では、導電体層４２が第５導電体層に相当し、コンタクトプラグＣ４１が第１コンタクトに相当する。
【0039】
導電体層４２の上面には複数のコンタクトプラグＣ４２が設けられている。コンタクトプラグＣ４２の上面には複数のボンディングパッドＰＤ４４が設けられている。本実施形態では、コンタクトプラグＣ４２が第２コンタクトに相当する。
【0040】
複数のボンディングパッドＰＤ４４は導電体層４３により互いに連結されている。ボンディングパッドＰＤ４４及び導電体層４３は例えば銅（Ｃｕ）等の導電性材料を含む。導電体層４３はＸ方向に延びるように形成されている。導電体層４３の一端部はボンディングパッドＰＤ４２に電気的に接続されている。導電体層４３は、導電体層４２と同様に、下部セルチップ４０のソース線ＳＬとして機能する導電体層４１の裏打ち配線として機能する。本実施形態では、ボンディングパッドＰＤ４４が第２ボンディングパッドに相当し、導電体層４３が第４導電体層に相当する。
【0041】
ボンディングパッドＰＤ４１，ＰＤ４２，ＰＤ４３，ＰＤ４４及び導電体層４３のそれぞれの上面は、下部セルチップ４０の上面の一部を構成し、下部セルチップ４０の上面とＺ方向で実質的に同じ位置にある。ボンディングパッドＰＤ４１，ＰＤ４２，ＰＤ４３，ＰＤ４４は、上部セルチップ５０との電気的な接続に用いられる電極パッドとして機能する。
【0042】
下部セルチップ４０において、各ボンディングパッド、各コンタクトプラグ、各導電体層、金属配線層群ＩＬＧ２の各配線層の中の配線、及び積層体ＭＳ１等が設けられていない部分には絶縁層４４が設けられている。絶縁層４４は例えば酸素とシリコンを含む。また、絶縁層４４は、さらに窒素または炭素を含んでもよい。
【0043】
上部セルチップ５０の底面５０１は下部セルチップ４０の上面４００に貼合されている。上部セルチップ５０は、下部セルチップ４０に類似の構造を有している。そのため、以下では、上部セルチップ５０の構造に関しては可能な限り簡略化して説明する。
【0044】
上部セルチップ５０は、メモリセルアレイ１１の一部として機能する積層体ＭＳ２を含む。本実施形態では、積層体ＭＳ２が第１積層体に相当し、積層体ＭＳ２に設けられるメモリセルトランジスタＭＴが第１メモリセルトランジスタに相当する。上部セルチップ５０の底面５０１にはボンディングパッドＰＤ３１，ＰＤ３２，ＰＤ３３，ＰＤ３４が設けられている。ボンディングパッドＰＤ３１，ＰＤ３２，ＰＤ３３，ＰＤ３４は下部セルチップ４０のボンディングパッドＰＤ４１，ＰＤ４２，ＰＤ４３，ＰＤ４４にそれぞれ接合されている。本実施形態では、ボンディングパッドＰＤ３４が第１ボンディングパッドに相当する。
【0045】
ボンディングパッドＰＤ３１は、コンタクトプラグＣ３１、導電体層Ｄ３１の中の所定の配線、金属配線層群ＩＬＧ３、及びコンタクトプラグＣＨ３１を介して積層体ＭＳ２に接続されている。積層体ＭＳ２の上面には導電体層５１が設けられている。導電体層５１はソース線ＳＬの一部として機能する。本実施形態では、導電体層５１が、第１ソース線として用いられる第１導電体層に相当する。以下では、導電体層５１をソース層５１とも称する。
【0046】
導電体層５１の上面には導電体層５２が設けられている。導電体層５２は例えばアルミニウム（ＡＬ）等の導電性材料を含む。導電体層５１と導電体層５２とは、電気的に接続されている。導電体層５２は、上部セルチップ５０のソース線ＳＬの裏打ち配線として機能する。本実施形態では、導電体層５２が第２導電体層に相当する。
【0047】
ボンディングパッドＰＤ３２は、コンタクトプラグＣ３１、導電体層Ｄ３１の中の所定の配線、コンタクトプラグＣ３２、導電体層Ｄ３２の中の所定の配線、及びコンタクトプラグＣ３３を介して導電体層５２に接続されている。
【0048】
ボンディングパッドＰＤ３３は、コンタクトプラグＣ３１、導電体層Ｄ３１の中の所定の配線、コンタクトプラグＣ３２、導電体層Ｄ３２の中の所定の配線、及びコンタクトプラグＣ３３を介して導電体層５３に接続されている。導電体層５３は例えばアルミニウム（ＡＬ）を含む。
【0049】
上部セルチップ５０において、各ボンディングパッド、各コンタクトプラグ、各導電体層、金属配線層群ＩＬＧ３の各配線層の中の配線、及び積層体ＭＳ２等が設けられていない部分には絶縁層５４が設けられている。絶縁層５４は例えば酸素とシリコンを含む。また、絶縁層５４は、さらに窒素または炭素を含んでもよい。導電体層５３の一部は、絶縁層５４から外部に露出することにより電極パッドＰＤとして機能する。電極パッドＰＤは、ボンディングワイヤ、はんだボール、金属バンプ等により実装基板や外部機器等に接続可能な部分である。
【0050】
【0051】
図４に示されるように、導電体層５２には、Ｘ方向に延びる複数の配線５２０が形成されている。上部セルチップ５０では、複数の配線５２０がＹ方向に所定の隙間Ｇａ１１を有して並べて配置されている。各配線５２０には、複数の接触部５２１がＸ方向に所定の間隔で形成されている。Ｚ方向から見たとき、接触部５２１は矩形状に形成されている。図５に示されるように、接触部５２１は、ソース層５１に向かって凹状に凹むように形成されている。接触部５２１の底面はソース層５１の上面に接触しているため、ソース層５１と導電体層５２とが電気的に接続されている。
【0052】
なお、図４に示されるように、Ｙ方向における配線５２０の幅Ｗ１０は例えば４μｍに設定され、Ｙ方向における隙間Ｇａ１１のＷ１１は例えば１．５μｍに設定される。また、Ｚ方向から見た接触部５２１のＸ方向及びＹ方向のそれぞれの長さＬ１１，Ｌ１２は例えば３．５μｍに設定される。
【0053】
図５に示されるように、配線５２０において接触部５２１を除く部分５２２とソース層５１との間には、絶縁層５４の一部を構成する絶縁層５４０が設けられている。絶縁層５４０は例えば酸素とシリコンとを含む。したがって、この部分５２２は、ソース層５１に接触していない部分となっている。以下では、この部分５２２を非接触部５２２とも称する。
【0054】
配線５２０の上面には、絶縁層５４の一部をそれぞれ構成する絶縁層５４１及び絶縁層５４２が順に積層されている。絶縁層５４１は例えば窒素とシリコンとを含む。絶縁層５４２は例えばポリイミドを含む。
【0055】
図４に示されるように、上部セルチップ５０では、二点鎖線で囲われる領域Ａ１１、すなわち配線５２０及び隙間Ｇａ１１を含む矩形状の領域Ａ１１の開口率が３０％～４０％となっている。領域Ａ１１の開口率は、Ｚ方向から見た領域Ａ１１の全面積に対して、配線５２０が配置されていない領域が占める面積の割合を百分率で示したものである。
【0056】
【0057】
図６に示されるように、導電体層４２では、Ｘ方向に延びるように形成される３つの配線４２０ａ～４２０ｃを一組として、複数組の配線４２０ａ～４２０ｃがＹ方向に所定の隙間Ｇａ２１を有して並べて配置されている。本実施形態では、配線４２０ａ～４２０ｃが第１配線に相当する。
【0058】
導電体層４２には、配線４２０ａ～４２０ｃをＹ方向に連結する複数の架設部４２１が更に設けられている。各架設部４２１は、Ｘ方向に隙間Ｇａ２２を有して配置される３つの架設配線４２１ａ～４２１ｃを含む。本実施形態では、架設配線４２１ａ～４２１ｃが第２配線に相当する。これらの３つの架設配線４２１ａ～４２１ｃをそれぞれ含む３つの架設部４２１が、隙間Ｇａ２２よりも大きい隙間Ｇａ２３を有してＸ方向に並べて配置されている。導電体層４２において一つの架設部４２１が設けられる部分、すなわち図６に一点鎖線で示される部分６０は、図４に示される導電体層５２の接触部５２１の形状と似た略矩形状に形成されている。以下では、当該部分を模擬形状部６０と称する。模擬形状部６０のＸ方向及びＹ方向のそれぞれの長さＬ２１，Ｌ２２は例えば３μｍに設定される。すなわち、Ｚ方向からみたとき、部分６０の大きさは、図４に示される接触部５２１の大きさよりも若干小さい。
【0059】
図７に示されるように、導電体層４３では、Ｘ方向に延びるように形成される３つの配線４３０ａ～４３０ｃを一組として、配線４３０ａ～４３０ｃがＹ方向に所定の隙間Ｇａ３１を有して並べて配置されている。また、３つの配線４３０ａ～４３０ｃの組が、Ｙ方向に所定の隙間Ｇａ３２を有して並べて配置されている。各配線４３０ａ～４３０ｃは、複数のボンディングパッドＰＤ４４をＸ方向に貫通するように設けられている。
【0060】
詳しくは、複数のボンディングパッドＰＤ４４は、Ｚ方向から見たときに千鳥状に配置されている。図中に一点鎖線で示されるように、複数のボンディングパッドＰＤ４４は、ボンディングパッドＰＤ４４の幾何中心を結ぶ線がハニカム状となる位置に配置されている。各配線４３０ａ～４３０ｃは、Ｘ方向において一列に配置される複数のボンディングパッドＰＤ４４を貫通するように配置されている。以下では、複数のボンディングパッドＰＤ４４のうち、配線４３０ａ上に配置されるものをボンディングパッドＰＤ４４ａと称し、配線４３０ｂ上に配置されるものをボンディングパッドＰＤ４４ｂと称し、配線４３０ｃ上に配置されるものをボンディングパッドＰＤ４４ｃと称する。
【0061】
なお、配線４３０ａと配線４３０ｃとの間に形成される隙間Ｇａ３２にも、Ｘ方向に一列に並ぶボンディングパッドＰＤ４４が配置されている。以下では、このボンディングパッドＰＤ４４、すなわち隙間Ｇａ３２に配置され、かつ配線４３０ａ～４３０ｃのいずれにも電気的に接続されていないものをボンディングパッドＰＤ４４ｄと称する。
【0062】
図８は、下部セルチップ４０の平面構造を示したものである。また、図９は、図８のＩＸ－ＩＸ線に沿った断面構造を示したものである。また、図１０は、図８の領域Ａ２１を拡大した平面構造を示したものである。なお、図８では、絶縁層４４の図示を省略している。
図９に示されるように、導電体層４２の底面は、Ｚ方向において複数のコンタクトプラグＣ４１を介してソース層４１に電気的に接続されている。コンタクトプラグＣ４１は例えばタングステン（Ｗ）又は銅（Ｃｕ）を用いて形成されている。図１０に示されるように、コンタクトプラグＣ４１は、導電体層４２の配線４２０ａ～４２０ｃ及び架設配線４２１ａ～４２１ｃに沿って配置されている。より具体的には、コンタクトプラグＣ４１は、配線４２０ａ～４２０ｃのそれぞれにおいて模擬形状部６０の領域内に位置している部分に対してＸ方向に所定の間隔で配置されている。また、コンタクトプラグＣ４１は、架設配線４２１ａ～４２１ｃのそれぞれに対してもＹ方向に所定の間隔で並べて配置されている。
図９に示されるように、導電体層４２の底面は、Ｚ方向において複数のコンタクトプラグＣ４１を介してソース層４１に電気的に接続されている。コンタクトプラグＣ４１は例えばタングステン（Ｗ）又は銅（Ｃｕ）を用いて形成されている。図１０に示されるように、コンタクトプラグＣ４１は、導電体層４２の配線４２０ａ～４２０ｃ及び架設配線４２１ａ～４２１ｃに沿って配置されている。より具体的には、コンタクトプラグＣ４１は、配線４２０ａ～４２０ｃのそれぞれにおいて模擬形状部６０の領域内に位置している部分に対してＸ方向に所定の間隔で配置されている。また、コンタクトプラグＣ４１は、架設配線４２１ａ～４２１ｃのそれぞれに対してもＹ方向に所定の間隔で並べて配置されている。
【0063】
図９に示されるように、導電体層４３の底面は、Ｚ方向において複数のコンタクトプラグＣ４２を介して導電体層４２の上面に電気的に接続されている。コンタクトプラグＣ４２は例えばタングステン（Ｗ）又は銅（Ｃｕ）を用いて形成されている。図１０に示されるように、コンタクトプラグＣ４２は、導電体層４３の配線４３０ａ～４３０ｃに沿って配置されている。より具体的には、コンタクトプラグＣ４２は、配線４３０ａ～４３０ｃのそれぞれで模擬形状部６０の領域内に位置している部分において、隣り合うコンタクトプラグＣ４１の間に位置するようにＸ方向に所定の間隔で並べて配置されている。このような構造により、導電体層４３の配線４３０ａ～４３０ｃ及びボンディングパッドＰＤ４４ａ～４４ｃ、並びに当該ボンディングパッドＰＤ４４ａ～４４ｃに接合される上部セルチップ５０のボンディングパッドＰＤ３４は、コンタクトプラグＣ４２、導電体層４２、及びコンタクトプラグＣ４１を介してソース層４１に電気的に接続されており、ソース層４１の裏打ち配線として機能する。
【0064】
一方、導電体層４３のボンディングパッドＰＤ４４ｄ、並びに当該ボンディングパッドＰＤ４４ｄに接合される上部セルチップ５０のボンディングパッドＰＤ３４は、配線としての機能を有していない、いわゆるダミーパッドとなっている。
なお、図９に示される、Ｚ方向における導電体層４２の厚さＨ１１は約２５０～４５０ｎｍに設定されている。また、Ｚ方向における導電体層４３の厚さＨ１２は、導電体層４２と同様に約２５０～４５０ｎｍに設定されている。
なお、図９に示される、Ｚ方向における導電体層４２の厚さＨ１１は約２５０～４５０ｎｍに設定されている。また、Ｚ方向における導電体層４３の厚さＨ１２は、導電体層４２と同様に約２５０～４５０ｎｍに設定されている。
【0065】
図８に示されるように、下部セルチップ４０では、二点鎖線で囲われる領域Ａ２１、すなわち、配線４２０ａ～４２０ｃ、架設配線４２１ａ～４２１ｃ、配線４３０ａ～４３０ｃ、ボンディングパッドＰＤ４４ａ～４４ｄ、及び隙間Ｇａ２１，Ｇａ２２，Ｇａ２３を含む矩形状の領域Ａ２１の開口率は３５％～４５％である。領域Ａ２１の開口率は、Ｚ方向から見た領域Ａ２１の全面積に対して、配線４２０ａ～４２０ｃ、架設配線４２１ａ～４２１ｃ、配線４３０ａ～４３０ｃ、及びボンディングパッドＰＤ４４ａ～４４ｄが配置されていない領域が占める面積の割合を百分率で示したものである。
【0066】
【0067】
次に、図１２に示される成形品４０ａが製造される。図１２に示される成形品４０ａを製造する際には、まず、半導体基板ＳＢ２の上面に導電体層４１ａが形成される。半導体基板ＳＢ２は例えばシリコン（Ｓｉ）を含む。シリコンには、例えばＰ型の不純物を含む。半導体基板ＳＢ２の上面には、例えばシリコンの酸化膜等の絶縁膜が設けられる。導電体層４１ａは例えば半導体材料を含み、例えばポリシリコン（Ｓｉ）を含む。その後、導電体層４１ａの上面に積層体ＭＳ１及び絶縁層４４ａが形成される。絶縁層４４ａは例えば酸素とシリコンと（例えばＳｉＯ２）を含む。次に、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチング及びダマシン加工等により、コンタクトプラグＣ２３，ＣＨ２１、導電体層Ｄ２２、金属配線層群ＩＬＧ２、コンタクトプラグＣ２２、導電体層Ｄ２１、コンタクトプラグＣ２１、及びボンディングパッドＰＤ２１，ＰＤ２２，ＰＤ２３が形成されることにより、成形品４０ａが形成される。
【0068】
続いて、図１１に示される周辺回路チップ３０の上面に、図１２に示される成形品４０ａの上面が貼合されることにより、図１３に示されるような貼合品７０ａが形成される。貼合品７０ａでは、図１２に示される成形品４０ａの上下が逆転されている。この貼合品７０ａに対して、図１４に示されるように、半導体基板ＳＢ２のシリコン部分が例えばＣＭＰ（Chemical Mechanical Polishing）により除去される。半導体基板ＳＢ２のシリコン部分を除去した後、半導体基板ＳＢ２の絶縁膜部分と導電体層４１ａの一部が除去される。これにより、ソース線ＳＬとして機能する導電体層４１が形成される。続いて、図１５に示されるように導電体層４１の上方まで絶縁層が形成される。図１５では、このように形成された絶縁層が符号４４ｂで示されている。絶縁層４４ｂは例えば酸素とシリコンと（例えばＳｉＯ２）を含む。
【0069】
次に、図１６に示されるように、ＲＩＥ法等の異方性エッチング及びダマシン加工等により、導電体層４１の上面にコンタクトプラグＣ４１、導電体層４２、コンタクトプラグＣ４２、ボンディングパッドＰＤ４４、及び導電体層４３が形成される。また、コンタクトプラグＣ２３の上面に導電体層Ｄ２３、コンタクトプラグＣ２４、及びボンディングパッドＰＤ４１，ＰＤ４２，ＰＤ４３が形成される。以上により、図１６に示される貼合品７０ａが形成される。貼合品７０ａにおいて、絶縁層４４ａ及び絶縁層４４ｂの組み合わせは、図３に示される絶縁層４４に相当する。また、周辺回路チップ３０の上方に貼合される構造物は、図３に示される下部セルチップ４０に相当する。
【0070】
次に、図１７に示される成形品５０ａが製造される。図１７に示される成形品５０ａを製造する際には、まず、半導体基板ＳＢ３の上面に導電体層５１ａが形成される。半導体基板ＳＢ３は例えばシリコン（Ｓｉ）を含む。シリコンには、例えばＰ型の不純物を含む。半導体基板ＳＢ２の上面には、例えばシリコンの酸化膜等の絶縁膜が設けられる。導電体層５１ａは例えば半導体材料を含み、例えばポリシリコン（Ｓｉ）を含む。その後、導電体層５１ａの上面に積層体ＭＳ２及び絶縁層５４ａが形成される。絶縁層５４ａは例えば酸素とシリコンと（例えばＳｉＯ２）を含む。次に、ＲＩＥ法等の異方性エッチング及びダマシン加工等により、コンタクトプラグＣ３３，ＣＨ３１、導電体層Ｄ３２、金属配線層群ＩＬＧ３、コンタクトプラグＣ３２、導電体層Ｄ３１、コンタクトプラグＣ３１、及びボンディングパッドＰＤ３１，ＰＤ３２，ＰＤ３３，ＰＤ３４が形成されることにより、成形品５０ａが形成される。
【0071】
続いて、図１６に示される貼合品７０ａの上面に、図１７に示される成形品４０ｂの上面が貼合されることにより、図１８に示されるような貼合品８０ａが形成される。貼合品８０ａでは、図１７に示される成形品４０ｂの上下が逆転されている。図１８に示される貼合品８０ａの上面に対して、図１４及び図１５に示される貼合品７０ａの上面に対して行った処理と同様の処理を施すことにより、半導体基板ＳＢ３及び導電体層５１ａの一部が除去される。これにより、図１９に示されるようにソース線ＳＬとして機能する導電体層５１が形成される。続いて、図２０に示されるように導電体層５２，５３及び絶縁層５４ｂが形成される。絶縁層５４ｂは例えば酸素とシリコンと（例えばＳｉＯ２）を含む。貼合品８０ａにおいて、絶縁層５４ａ及び絶縁層５４ｂの組み合わせは、図３に示される絶縁層５４に相当する。また、下部セルチップ４０の上方に貼合される構造物は、図３に示される上部セルチップ５０に相当する。以上により、図３に示される半導体記憶装置１が製造される。
【0072】
１．５ 作用及び効果
本実施形態の半導体記憶装置１では、上部セルチップ５０が、積層体ＭＳ２と、導電体層５１，５２と、ボンディングパッドＰＤ３４とを備える。積層体ＭＳ２は、複数のメモリセルトランジスタＭＴを含むメモリセルアレイ１１の一部として機能する。導電体層５１は、積層体ＭＳ２の上方に設けられ、ソース線ＳＬとして用いられる。導電体層５２は、導電体層５１の上方に設けられるとともに、導電体層５１に接合されている。ボンディングパッドＰＤ３４は、下部セルチップ４０との貼合面である底面５０１に配置されている。本実施形態では、底面５０１が第１面に相当する。
本実施形態の半導体記憶装置１では、上部セルチップ５０が、積層体ＭＳ２と、導電体層５１，５２と、ボンディングパッドＰＤ３４とを備える。積層体ＭＳ２は、複数のメモリセルトランジスタＭＴを含むメモリセルアレイ１１の一部として機能する。導電体層５１は、積層体ＭＳ２の上方に設けられ、ソース線ＳＬとして用いられる。導電体層５２は、導電体層５１の上方に設けられるとともに、導電体層５１に接合されている。ボンディングパッドＰＤ３４は、下部セルチップ４０との貼合面である底面５０１に配置されている。本実施形態では、底面５０１が第１面に相当する。
【0073】
また、下部セルチップ４０は、積層体ＭＳ１と、導電体層４１～４３と、ボンディングパッドＰＤ４４とを備える。積層体ＭＳ１は、複数のメモリセルトランジスタＭＴを含むメモリセルアレイ１１の一部として機能する。導電体層４１は、積層体ＭＳ１の上方に設けられ、ソース線ＳＬとして用いられる。ボンディングパッドＰＤ４４は、上部セルチップ５０との貼合面である上面４００に配置され、複数のボンディングパッドＰＤ３４にそれぞれ接合されている。導電体層４３は、Ｘ方向に延びるように形成され、複数のボンディングパッドＰＤ４４を連結するように設けられるとともに、導電体層４１に電気的に接続されている。本実施形態では、上面４００が第２面に相当する。
【0074】
具体的には、下部セルチップ４０は、導電体層４１と導電体層４３との間に設けられる導電体層４２と、導電体層４１と導電体層４２とを電気的に接続するコンタクトプラグＣ４１と、導電体層４２と導電体層４３とを電気的に接続するコンタクトプラグＣ４２とを更に備えている。導電体層５２及び導電体層４３は電気的に接続されている。
【0075】
上記の構成によれば、上部セルチップ５０では、ソース線ＳＬとして用いられる導電体層５１に対して、導電体層５２が裏打ち配線として機能する。したがって、上部セルチップ５０では、導電体層５２の抵抗によりソース線ＳＬのシート抵抗が定まる。これに対して、下部セルチップ４０では、ソース線ＳＬとして用いられる導電体層４１に対して、導電体層４２，４３が裏打ち配線として機能する。したがって、下部セルチップ４０では、導電体層４２，４３の抵抗、並びに導電体層４３に連結される複数のボンディングパッドＰＤ４４によりソース線ＳＬのシート抵抗が定まる。
【0076】
一方、図２１に示される比較例の半導体記憶装置１００のように、例えば導電体層４１に導電体層４２のみが接続されている場合、下部セルチップ４０において導電体層４２のみがソース線ＳＬの裏打ち配線として用いられることになる。上述の通り、上部セルチップ５０の導電体層５２はアルミニウムを含むものであるのに対して、下部セルチップ４０の導電体層４２は銅を含むものである。そのため、例えば下部セルチップ４０において導電体層４２のみをソース線ＳＬの裏打ち配線として用いた場合、上部セルチップ５０の導電体層５２及び下部セルチップ４０の導電体層４２のそれぞれの材質の相違により、セルチップ４０，５０のそれぞれのソース線ＳＬのシート抵抗を一致させることが困難となる。
【0077】
この点、本実施形態の下部セルチップ４０では、上述の通り、導電体層４２，４３の抵抗、並びに導電体層４３に連結される複数のボンディングパッドＰＤ４４によりソース線ＳＬのシート抵抗が定まるため、そのシート抵抗を上部セルチップ５０のソース線ＳＬのシート抵抗に近づけることが可能となる。よって、各セルチップ４０，５０のソース線ＳＬのシート抵抗を均一化し易くなる。
【0078】
本実施形態の半導体記憶装置１では、上部セルチップ５０の導電体層５２が、導電体層５１と接合する接触部５２１と、導電体層５１との間に絶縁層５４０を挟んで導電体層５１に接触しない非接触部５２２とを有する。Ｚ方向から見たときに接触部５２１と重なる導電体層４２の模擬形状部６０は、導電体層５２の接触部５２１に模した矩形状に形成されている。
【0079】
このような半導体記憶装置１では、例えば図３に示される上面５００から内部に向けてレーザを照射することにより半導体記憶装置１の内部の構造的な不良を検出するオバーク解析等の不良解析が行われることがある。このような不良解析では、半導体記憶装置１の解析上の目印として、上部セルチップ５０の導電体層５２において規則的に配置される接触部５２１が用いられる。接触部５２１を目印として用いれば、上部セルチップ５０の不良解析に関しては適切に行うことが可能である。但し、下部セルチップ４０には、接触部５２１のような明確な目印が存在しない。これが、下部セルチップ４０の不良解析を困難にさせる要因となっている。
【0080】
この点、本実施形態の半導体記憶装置１では、上述の通り、下部セルチップ４０の導電体層４２に、導電体層５２の接触部５２１と似た形状を有する模擬形状部６０が形成されているため、この模擬形状部６０の不良解析を行う際の目印として用いることができる。結果的に、下部セルチップ４０の不良解析の精度を向上させることが可能である。
【0081】
本実施形態の半導体記憶装置１では、下部セルチップ４０の導電体層４２に、配線４２０ａ～４２０ｃと、架設配線４２１ａ～４２１ｃとが設けられている。配線４２０ａ～４２０ｃは、Ｘ方向に延びるように形成されるとともに、Ｙ方向に間隔を開けて配置されている。架設配線４２１ａ～４２１ｃは、配線４２０ａ～４２０ｃをＹ方向に連結するように設けられ、Ｘ方向に間隔を開けて配置されている。模擬形状部６０は、配線４２０ａ～４２０ｃと架設配線４２１ａ～４２１ｃとの組み合わせの一部分を含む。
【0082】
この構成によれば、配線４２０ａ～４２０ｃのそれぞれの間、並びに架設配線４２１ａ～４２１ｃのそれぞれの間に隙間を形成することができる。これにより、下部セルチップ４０の開口率を上部セルチップ５０の開口率に近づけることができるため、オバーク解析等の不良解析を行う際に半導体記憶装置１の内部までレーザが達し易くなる。そのため、より高い精度で不良解析を行うことが可能となる。
【0083】
導電体層４３のボンディングパッドＰＤ４４ｄ、並びに当該ボンディングパッドＰＤ４４ｄに接合される上部セルチップ５０のボンディングパッドＰＤ３４は、互いに接合されてダミーパッドとして機能する。
この構成によれば、こうしたダミーパッドが存在しない構造と比較すると、下部セルチップ４０及び上部セルチップ５０の位置ずれを抑制することが可能である。
この構成によれば、こうしたダミーパッドが存在しない構造と比較すると、下部セルチップ４０及び上部セルチップ５０の位置ずれを抑制することが可能である。
【0084】
下部セルチップ４０のボンディングパッドＰＤ４４及び上部セルチップ５０のボンディングパッドＰＤ３４は、Ｚ方向から見たときにハニカム状に配置されている。
この構成によれば、ボンディングパッドＰＤ４４及び上部セルチップ５０のボンディングパッドＰＤ３４のそれぞれの数を維持しつつ、それらをより高密度に配置することが可能である。これにより、半導体記憶装置１の小型化をすることが可能となる。
この構成によれば、ボンディングパッドＰＤ４４及び上部セルチップ５０のボンディングパッドＰＤ３４のそれぞれの数を維持しつつ、それらをより高密度に配置することが可能である。これにより、半導体記憶装置１の小型化をすることが可能となる。
【0085】
１．５ 第１変形例
図２２は、本変形例の下部セルチップ４０の導電体層４２，４３周辺の平面構造を示したものである。また、図２３は、図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿った断面構造を示したものである。なお、図２２では絶縁層４４が省略されている。
図２２は、本変形例の下部セルチップ４０の導電体層４２，４３周辺の平面構造を示したものである。また、図２３は、図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿った断面構造を示したものである。なお、図２２では絶縁層４４が省略されている。
【0086】
図２２及び図２３に示されるように、本変形例の導電体層４２は、Ｘ方向に所定の間隔で配置される複数の模擬形状部４２２と、複数の模擬形状部４２２をＸ方向に接続するように設けられる配線４２３とを備えている。模擬形状部４２２は、Ｘ方向から見たときに矩形状に形成されており、上部セルチップ５０の導電体層５２の接触部５２１と似た形状を有している。模擬形状部４２２のＸ方向及びＹ方向のそれぞれの長さＬ２１，Ｌ２２は例えば３μｍに設定される。模擬形状部４２２の底面には、その外周に沿って複数のコンタクトプラグＣ４１が所定の間隔で接合されている。模擬形状部４２２はコンタクトプラグＣ４１を介してソース層４１に電気的に接続されている。
【0087】
導電体層４２の模擬形状部４２２の上方にはボンディングパッドＰＤ４４が配置されている。導電体層４２の配線４２３の上方には導電体層４３の配線４３０が配置されている。模擬形状部４２２及びボンディングパッドＰＤ４４、並びに導電体層４２の配線４２３及び導電体層４３の配線４３０は、Ｘ方向に所定の間隔で配置されるコンタクトプラグＣ４２を介して電気的に接続されている。
【0088】
本変形例のような構造を用いれば、より簡素な構造で模擬形状部４２２を実現することが可能である。
１．６ 第２変形例
図２４に示されるように、ボンディングパッドＰＤ４４は円柱状に形成されていてもよい。他のボンディングパッドも同様である。
１．６ 第２変形例
図２４に示されるように、ボンディングパッドＰＤ４４は円柱状に形成されていてもよい。他のボンディングパッドも同様である。
【0089】
２ 第２実施形態
次に、半導体記憶装置１の第２実施形態について説明する。以下、第１実施形態の半導体記憶装置１との相違点を中心に説明する。
２．１ 半導体記憶装置１の構造
図２５及び図２６に示されるように、本実施形態の導電体層４２は、図８に示される導電体層４２と比較すると、配線４２０ａ～４２０ｃに代えて架設配線４２４ａ～４２４ｃが設けられる点で異なる。架設配線４２４ａは、Ｙ方向における架設配線４２１ａ～４２１ｃのそれぞれの一端部を連結するように配置されている。架設配線４２４ａは、Ｙ方向における架設配線４２１ａ～４２１ｃのそれぞれの他端部を連結するように配置されている。架設配線４２４ｂは、Ｙ方向における架設配線４２１ａと４２１ｃとのそれぞれの間に位置する部分を連結するように配置されている。このような構造により、架設配線４２４ａ，４２４ｃ及び架設配線４２１ａ，４２１ｃにより矩形状の枠が形成されるとともに、その矩形状の枠内に架設配線４２４ｂ及び架設配線４２４ｂが十字状に配置されている。本実施形態では、これらの架設配線４２１ａ～４２１ｃ及び架設配線４２４ａ～４２４ｃにより模擬形状部６０が形成されている。模擬形状部６０のＸ方向及びＹ方向のそれぞれの長さＬ２１，Ｌ２２は例えば３μｍに設定される。
次に、半導体記憶装置１の第２実施形態について説明する。以下、第１実施形態の半導体記憶装置１との相違点を中心に説明する。
２．１ 半導体記憶装置１の構造
図２５及び図２６に示されるように、本実施形態の導電体層４２は、図８に示される導電体層４２と比較すると、配線４２０ａ～４２０ｃに代えて架設配線４２４ａ～４２４ｃが設けられる点で異なる。架設配線４２４ａは、Ｙ方向における架設配線４２１ａ～４２１ｃのそれぞれの一端部を連結するように配置されている。架設配線４２４ａは、Ｙ方向における架設配線４２１ａ～４２１ｃのそれぞれの他端部を連結するように配置されている。架設配線４２４ｂは、Ｙ方向における架設配線４２１ａと４２１ｃとのそれぞれの間に位置する部分を連結するように配置されている。このような構造により、架設配線４２４ａ，４２４ｃ及び架設配線４２１ａ，４２１ｃにより矩形状の枠が形成されるとともに、その矩形状の枠内に架設配線４２４ｂ及び架設配線４２４ｂが十字状に配置されている。本実施形態では、これらの架設配線４２１ａ～４２１ｃ及び架設配線４２４ａ～４２４ｃにより模擬形状部６０が形成されている。模擬形状部６０のＸ方向及びＹ方向のそれぞれの長さＬ２１，Ｌ２２は例えば３μｍに設定される。
【0090】
図２７は、図２６のＸＸＶＩＩ－ＸＸＶＩＩ線に沿った断面構造を示したものである。図２７に示されるように、本実施形態の半導体記憶装置１では、Ｚ方向における導電体層４２の厚さＨ１１は６９０ｎｍに設定されており、Ｚ方向における導電体層４３の厚さＨ１２は１０００ｎｍに設定されている。すなわち、第１実施形態の半導体装置１に対して導電体層４３が厚膜化されている。
【0091】
２．２ 作用及び効果
このように、本実施形態の導電体層４２は、図８に示される第１実施形態の導電体層４２と比較すると、模擬形状部６０を構成している部分が配線を介して互いに接続されていない点で異なる。すなわち、導電体層４２は、模擬形状部６０を形成する架設配線４２１ａ～４２１ｃ及び架設配線４２４ａ～４２４ｃが独立して複数配置された形状を有している。このような下部セルチップ４０の構造によれば、配線４２０ａ～４２０ｃが存在しない分だけ、第１実施形態の下部セルチップ４０よりも開口率を大きくすることが可能である。具体的には、本実施形態の下部セルチップ４０では、図２５に示される二点鎖線で囲われる領域Ａ２１の開口率が４５％～５５％となる。
このように、本実施形態の導電体層４２は、図８に示される第１実施形態の導電体層４２と比較すると、模擬形状部６０を構成している部分が配線を介して互いに接続されていない点で異なる。すなわち、導電体層４２は、模擬形状部６０を形成する架設配線４２１ａ～４２１ｃ及び架設配線４２４ａ～４２４ｃが独立して複数配置された形状を有している。このような下部セルチップ４０の構造によれば、配線４２０ａ～４２０ｃが存在しない分だけ、第１実施形態の下部セルチップ４０よりも開口率を大きくすることが可能である。具体的には、本実施形態の下部セルチップ４０では、図２５に示される二点鎖線で囲われる領域Ａ２１の開口率が４５％～５５％となる。
【0092】
また、架設配線４２１ａ～４２１ｃ及び架設配線４２４ａ～４２４ｃにより、導電体層５２の接触部５２１の形状をより的確に再現することが可能であるため、下部セルチップ４０の不良解析の精度を更に向上させることが可能である。
２．３ 変形例
図２８は、本変形例の下部セルチップ４０の導電体層４２，４３周辺の平面構造を示したものである。図２８に示されるように、本変形例の導電体層４２，４３は、図２２に示される導電体層４２，４３と比較すると、配線４２３が設けられていない点で相違するが、それ以外の点は一致している。このような構造によれば、模擬形状部６０が配線を介して互いに接続されていない構造を容易に実現することが可能である。
２．３ 変形例
図２８は、本変形例の下部セルチップ４０の導電体層４２，４３周辺の平面構造を示したものである。図２８に示されるように、本変形例の導電体層４２，４３は、図２２に示される導電体層４２，４３と比較すると、配線４２３が設けられていない点で相違するが、それ以外の点は一致している。このような構造によれば、模擬形状部６０が配線を介して互いに接続されていない構造を容易に実現することが可能である。
【0093】
３ 第３実施形態
次に、半導体記憶装置１の第３実施形態について説明する。以下、第１実施形態の半導体記憶装置１との相違点を中心に説明する。
３．１ 半導体記憶装置１の構造
図２９及び図３０に示されるように、本実施形態の導電体層４３は、図８に示される導電体層４３と比較すると、配線４３０ａ～４３０ｃが設けられていない点で異なる。図３０に示されるように、複数のボンディングパッドＰＤ４４のうち、導電体層４３の配線４２０ｂの上方に設けられるボンディングパッドＰＤ４４の底面はコンタクトプラグＣ４２を介して導電体層４３の配線４２０ｂに電気的に接続されている。本実施形態では、導電体層４３が第４導電体層に相当する。
次に、半導体記憶装置１の第３実施形態について説明する。以下、第１実施形態の半導体記憶装置１との相違点を中心に説明する。
３．１ 半導体記憶装置１の構造
図２９及び図３０に示されるように、本実施形態の導電体層４３は、図８に示される導電体層４３と比較すると、配線４３０ａ～４３０ｃが設けられていない点で異なる。図３０に示されるように、複数のボンディングパッドＰＤ４４のうち、導電体層４３の配線４２０ｂの上方に設けられるボンディングパッドＰＤ４４の底面はコンタクトプラグＣ４２を介して導電体層４３の配線４２０ｂに電気的に接続されている。本実施形態では、導電体層４３が第４導電体層に相当する。
【0094】
３．２ 作用及び効果
下部セルチップ４０は、複数のボンディングパッドＰＤ４４と導電体層４１の間に設けられる導電体層４３と、導電体層４１と導電体層４１とを電気的に接続するコンタクトプラグＣ４１と、複数のボンディングパッドＰＤ４４と導電体層４３とを電気的に接続するコンタクトプラグＣ４２とを備える。本実施形態では、コンタクトプラグＣ４１が第１コンタクトに相当し、コンタクトプラグＣ４２が第２コンタクトに相当する。
下部セルチップ４０は、複数のボンディングパッドＰＤ４４と導電体層４１の間に設けられる導電体層４３と、導電体層４１と導電体層４１とを電気的に接続するコンタクトプラグＣ４１と、複数のボンディングパッドＰＤ４４と導電体層４３とを電気的に接続するコンタクトプラグＣ４２とを備える。本実施形態では、コンタクトプラグＣ４１が第１コンタクトに相当し、コンタクトプラグＣ４２が第２コンタクトに相当する。
【0095】
この構成によれば、配線４３０ａ～４３０ｃが存在しない分だけ、第１実施形態の下部セルチップ４０よりも開口率を大きくすることができる。具体的には、本実施形態の下部セルチップ４０では、図２９に示される二点鎖線で囲われる領域Ａ２１の開口率が４５％～５５％となる。
【0096】
また、導電体層４３に配線４３０ａ～４３０ｃを設けないのであれば、ボンディングパッドＰＤ４４の形状や配置をより自由に変更することが可能であるため、設計の自由度を向上させることが可能である。
３．３ 変形例
図３１は、本変形例の下部セルチップ４０の導電体層４２，４３周辺の平面構造を示したものである。図３１に示されるように、本変形例の導電体層４２，４３は、図２８に示される導電体層４３と比較すると、配線４３０が設けられていない点、及びコンタクトプラグＣ４２がボンディングパッドＰＤ４４の底面にのみ設けられている点で相違するが、それ以外の点は一致している。このような構造であっても、第３実施形態の半導体記憶装置１と同一又は類似の作用及び効果を得ることができる。
３．３ 変形例
図３１は、本変形例の下部セルチップ４０の導電体層４２，４３周辺の平面構造を示したものである。図３１に示されるように、本変形例の導電体層４２，４３は、図２８に示される導電体層４３と比較すると、配線４３０が設けられていない点、及びコンタクトプラグＣ４２がボンディングパッドＰＤ４４の底面にのみ設けられている点で相違するが、それ以外の点は一致している。このような構造であっても、第３実施形態の半導体記憶装置１と同一又は類似の作用及び効果を得ることができる。
【0097】
４ 第４実施形態
次に、半導体記憶装置１の第４実施形態について説明する。以下、第１実施形態の半導体記憶装置１との相違点を中心に説明する。
４．１ 半導体記憶装置１の構造
図３２に示されるように、本実施形態の半導体記憶装置１では、図３に示される第１実施形態の半導体記憶装置１と比較すると、導電体層４２が設けられていない点で異なる。
次に、半導体記憶装置１の第４実施形態について説明する。以下、第１実施形態の半導体記憶装置１との相違点を中心に説明する。
４．１ 半導体記憶装置１の構造
図３２に示されるように、本実施形態の半導体記憶装置１では、図３に示される第１実施形態の半導体記憶装置１と比較すると、導電体層４２が設けられていない点で異なる。
【0098】
具体的には、図３３及び図３４に示されるように、下部セルチップ４０では、導電体層４３の底面がコンタクトプラグＣ４２を介して導電体層４１に電気的に接続されている。本実施形態では、コンタクトプラグＣ４２が第１コンタクトに相当する。
図３３に示されるように、本実施形態の導電体層４３は、図８に示される第１実施形態の導電体層４２に類似の構造を有している。すなわち、導電体層４３では、Ｘ方向に延びるように形成される３つの配線４３１ａ～４３１ｃを一組として、複数組の配線４３１ａ～４３１ｃがＹ方向に所定の隙間Ｇａ２１を有して並べて配置されている。各配線４３１ａ～４３１ｃは、Ｘ方向に一列に配置されるボンディングパッドＰＤ４４を貫通するように設けられている。
図３３に示されるように、本実施形態の導電体層４３は、図８に示される第１実施形態の導電体層４２に類似の構造を有している。すなわち、導電体層４３では、Ｘ方向に延びるように形成される３つの配線４３１ａ～４３１ｃを一組として、複数組の配線４３１ａ～４３１ｃがＹ方向に所定の隙間Ｇａ２１を有して並べて配置されている。各配線４３１ａ～４３１ｃは、Ｘ方向に一列に配置されるボンディングパッドＰＤ４４を貫通するように設けられている。
【0099】
導電体層４３には、配線４３１ａ～４３１ｃをＹ方向に連通するように複数の架設部４３２が設けられている。各架設部４３２は、Ｘ方向に隙間Ｇａ２２を有して配置される３つの架設配線４３２ａ～４３２ｃを含む。これらの３つの架設配線４３２ａ～４３２ｃを含む３つの架設部４３２が、隙間Ｇａ２２よりも大きい隙間Ｇａ２３を有してＸ方向に並べて配置されている。
【0100】
導電体層４３において一つの架設部４３２が設けられる部分、すなわち図３３に一点鎖線で示される部分は、図４に示される導電体層５２の接触部５２１の形状を模した矩形状の模擬形状部６０を形成している。模擬形状部６０のＸ方向及びＹ方向のそれぞれの長さＬ２１，Ｌ２２は例えば３μｍに設定される。
【0101】
図３４に示されるように、コンタクトプラグＣ４２は、配線４３１ａ～４３１ｃのそれぞれにおいて模擬形状部６０の領域内に位置している部分にＸ方向に所定の間隔で配置されている。また、コンタクトプラグＣ４２は、架設配線４３２ａ～４３２ｃのそれぞれに対してＹ方向に所定の間隔で並べて配置されている。
【0102】
４．２ 作用及び効果
以上のように、本実施形態の下部セルチップ４０は、導電体層４１と導電体層４３とを電気的に接続するコンタクトプラグＣ４２を備える。この構造によれば、図３に示される第１実施形態の半導体記憶装置１と比較すると、導電体層４２及びコンタクトプラグＣ４１を省略することが可能であるため、構造を簡素化することが可能である。
以上のように、本実施形態の下部セルチップ４０は、導電体層４１と導電体層４３とを電気的に接続するコンタクトプラグＣ４２を備える。この構造によれば、図３に示される第１実施形態の半導体記憶装置１と比較すると、導電体層４２及びコンタクトプラグＣ４１を省略することが可能であるため、構造を簡素化することが可能である。
【0103】
４．３ 変形例
図３５は、本変形例の下部セルチップ４０の導電体層４３周辺の平面構造を示したものである。図３５に示されるように、本実施形態の導電体層４３では、図２２に示される導電体層４２，４３と比較すると、導電体層４２が設けられていない。また、ボンディングパッドＰＤ４４が、図２２に示される模擬形状部４２２と同等の大きさに形成されている。すなわち、ボンディングパッドＰＤ４４のＸ方向及びＹ方向のそれぞれの長さＬ２３，Ｌ２４は例えば３μｍに設定されている。これにより、本変形例では、ボンディングパッドＰＤ４４が模擬形状部を形成している。このような構造であっても、第４実施形態の半導体記憶装置１と同一又は類似の作用及び効果を得ることができる。
図３５は、本変形例の下部セルチップ４０の導電体層４３周辺の平面構造を示したものである。図３５に示されるように、本実施形態の導電体層４３では、図２２に示される導電体層４２，４３と比較すると、導電体層４２が設けられていない。また、ボンディングパッドＰＤ４４が、図２２に示される模擬形状部４２２と同等の大きさに形成されている。すなわち、ボンディングパッドＰＤ４４のＸ方向及びＹ方向のそれぞれの長さＬ２３，Ｌ２４は例えば３μｍに設定されている。これにより、本変形例では、ボンディングパッドＰＤ４４が模擬形状部を形成している。このような構造であっても、第４実施形態の半導体記憶装置１と同一又は類似の作用及び効果を得ることができる。
【0104】
５ 第５実施形態
次に、半導体記憶装置１の第５実施形態について説明する。以下、第１実施形態の半導体記憶装置１との相違点を中心に説明する。
５．１ 半導体記憶装置１の構造
図３６に示されるように、本実施形態の半導体記憶装置１では、図３に示される第１実施形態の半導体記憶装置１と比較すると、上部セルチップ５０にボンディングパッドＰＤ３１，ＰＤ３２，ＰＤ３３，ＰＤ３４が設けられていない点で異なる。本実施形態の半導体記憶装置１では、上部セルチップ５０のコンタクトプラグＣ３１が、下部セルチップ４０のボンディングパッドＰＤ４１，ＰＤ４２，ＰＤ４３に接合されている。
次に、半導体記憶装置１の第５実施形態について説明する。以下、第１実施形態の半導体記憶装置１との相違点を中心に説明する。
５．１ 半導体記憶装置１の構造
図３６に示されるように、本実施形態の半導体記憶装置１では、図３に示される第１実施形態の半導体記憶装置１と比較すると、上部セルチップ５０にボンディングパッドＰＤ３１，ＰＤ３２，ＰＤ３３，ＰＤ３４が設けられていない点で異なる。本実施形態の半導体記憶装置１では、上部セルチップ５０のコンタクトプラグＣ３１が、下部セルチップ４０のボンディングパッドＰＤ４１，ＰＤ４２，ＰＤ４３に接合されている。
【0105】
５．２ 作用及び効果
本実施形態の半導体記憶装置１のような構造であっても、第１実施形態の半導体記憶装置１と同一又は類似の作用及び効果を得ることが可能である。
６ 第６実施形態
次に、半導体記憶装置１の第６実施形態について説明する。以下、第１実施形態の半導体記憶装置１との相違点を中心に説明する。
本実施形態の半導体記憶装置１のような構造であっても、第１実施形態の半導体記憶装置１と同一又は類似の作用及び効果を得ることが可能である。
６ 第６実施形態
次に、半導体記憶装置１の第６実施形態について説明する。以下、第１実施形態の半導体記憶装置１との相違点を中心に説明する。
【0106】
６．１ 半導体記憶装置１の構造
図３７に示されるように、本実施形態の半導体記憶装置１では、図３に示される第１実施形態の半導体記憶装置１と比較すると、上部セルチップ５０に、複数のボンディングパッドＰＤ３４をＸ方向に連結するように導電体層Ｄ５１が更に形成されている。導電体層Ｄ５１の一端部はボンディングパッドＰＤ３２に電気的に接続されている。本実施形態では、導電体層Ｄ５１が第６導電体層に相当する。
図３７に示されるように、本実施形態の半導体記憶装置１では、図３に示される第１実施形態の半導体記憶装置１と比較すると、上部セルチップ５０に、複数のボンディングパッドＰＤ３４をＸ方向に連結するように導電体層Ｄ５１が更に形成されている。導電体層Ｄ５１の一端部はボンディングパッドＰＤ３２に電気的に接続されている。本実施形態では、導電体層Ｄ５１が第６導電体層に相当する。
【0107】
６．２ 作用及び効果
本実施形態の半導体記憶装置１のような構造であっても、第１実施形態の半導体記憶装置１と同一又は類似の作用及び効果を得ることが可能である。
７ 他の実施形態
本開示は上記の具体例に限定されるものではない。
本実施形態の半導体記憶装置１のような構造であっても、第１実施形態の半導体記憶装置１と同一又は類似の作用及び効果を得ることが可能である。
７ 他の実施形態
本開示は上記の具体例に限定されるものではない。
【0108】
例えば半導体記憶装置１は、２つのセルチップが積層される構造に限らず、３つ以上のセルチップが積層される構造であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれ、かつ特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれ、かつ特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0109】
Ｃ４１：コンタクトプラグ（第１コンタクト）、Ｃ４２：コンタクトプラグ（第１コンタクト、第２コンタクト）、Ｄ５１：導電体層（第６導電体層）、ＭＳ１：積層体（第２積層体）、ＭＳ２：積層体（第１積層体）、ＰＤ３４：ボンディングパッド（第１ボンディングパッド）、ＰＤ４４：ボンディングパッド（第２ボンディングパッド）、ＳＢ１１：基板、１：半導体記憶装置、４０：下部セルチップ（第２セルチップ）、４１：導電体層（第３導電体層、ソース層）、４２：導電体層（第５導電体層）、４３：導電体層（第４導電体層）、５０：上部セルチップ（第１セルチップ）、５１：導電体層（第１導電体層、ソース層）、５２：導電体層（第２導電体層）、６０，４２２：模擬形状部、４２０ａ～４２０ｃ：配線（第１配線）、４２１ａ～４２１ｃ：架設配線（第２配線）、５２１：接触部、５２２：非接触部。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】