特開 2024-132989 ３Ｄ ＤＭＡ構成のハードウェア生成

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024132989

(43)【公開日】2024-10-01

(54)【発明の名称】３Ｄ ＤＭＡ構成のハードウェア生成

(51)【国際特許分類】

   G01S 7/02 20060101AFI20240920BHJP

   G01S 13/34 20060101ALI20240920BHJP

【ＦＩ】

G01S7/02 210

G01S13/34

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024038723

(22)【出願日】2024-03-13

(31)【優先権主張番号】18/183,263

(32)【優先日】2023-03-14

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】599158797

【氏名又は名称】インフィニオン テクノロジーズ アクチエンゲゼルシャフト

【氏名又は名称原語表記】Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ

【住所又は居所原語表記】Ａｍ Ｃａｍｐｅｏｎ １－１５， ８５５７９ Ｎｅｕｂｉｂｅｒｇ， Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100098501

【弁理士】

【氏名又は名称】森田 拓

(74)【代理人】

【識別番号】100116403

【弁理士】

【氏名又は名称】前川 純一

(74)【代理人】

【識別番号】100134315

【弁理士】

【氏名又は名称】永島 秀郎

(74)【代理人】

【識別番号】100162880

【弁理士】

【氏名又は名称】上島 類

(72)【発明者】

【氏名】デイヴィッド アディソン

(72)【発明者】

【氏名】ダイソン ウィルケス

(72)【発明者】

【氏名】マークス ビヒル

(72)【発明者】

【氏名】サンディープ バンジプラン

【テーマコード（参考）】

5J070

【Ｆターム（参考）】

5J070AB17

5J070AC02

5J070AC06

5J070AD06

5J070AF03

5J070AH31

5J070AH35

(57)【要約】

【課題】本発明は、３Ｄ ＤＭＡ構成のハードウェア生成を提供する。
【解決手段】ベースバンドプロセッサは、高速フーリエ変換（ＦＦＴ）入力およびＦＦＴ出力を有するＦＦＴ回路を含む。第１の処理経路は、第１の処理経路入力および第１の処理経路出力を有する。第１の処理経路は、第１のバスを介してＦＦＴ出力および第１の処理経路入力に接続されるメモリを含む。ダイレクトメモリアクセス（ＤＭＡ）は、メモリと第１の処理経路出力との間に接続される。ＤＭＡは、第２のバスを介してメモリに接続される。第２の処理経路は、第１の処理経路と並列に配置される。ＦＦＴ出力に接続される検出回路入力を有し、ＤＭＡに接続される検出回路出力を有する、検出回路を、第２の処理経路は含む。
【選択図】図３

【特許請求の範囲】

【請求項1】

レーダのベースバンドプロセッサであって、前記ベースバンドプロセッサは、
それぞれのレンジおよびドップラ座標対における大きさおよび位相を表す第１の複素数のストリームを出力するように構成される高速フーリエ変換（ＦＦＴ）回路と、
前記ＦＦＴ回路に接続され、前記第１の複素数のストリームをレンジドップラマップとして記憶するように構成されるメモリと、
前記ＦＦＴ回路に接続され、前記第１の複素数のストリームに基づいて第２のビットストリームを出力するように構成される検出回路であって、それぞれのレンジおよびドップラ座標対に対応する値が閾値を超える否かを、前記第２のビットストリームが示す検出回路と、
前記メモリに接続され、前記検出回路に接続されるダイレクトメモリアクセス（ＤＭＡ）と、
を備え、
前記ＤＭＡは、前記値が前記閾値を超えていることを示す前記第２のビットストリーム内のビットごとに、ＤＭＡ読み出し構成を生成するように構成され、前記ＤＭＡは、ＤＭＡ読み出し構成ごとに、それぞれのＤＭＡ読み出し構成に対応する前記レンジおよびドップラ座標対において前記メモリから複数の複素数を読み出すようにさらに構成される、
ベースバンドプロセッサ。

【請求項2】

前記検出回路は、前記第１の複素数のストリームを記憶する前記メモリと並行して前記値を評価するように構成される、
請求項１に記載のベースバンドプロセッサ。

【請求項3】

前記ＤＭＡによって前記メモリから読み出される前記複数の複素数は、前記レンジおよびドップラ座標対を囲む正方形、正方形柱、長方形、長方形柱または多角形に配置された値に対応する、
請求項１に記載のベースバンドプロセッサ。

【請求項4】

前記検出回路は、
レンジおよびドップラ座標対に対応するデータベクトルを処理し、それによって、積分結果を提供するように構成される積分回路と、
前記積分結果を前記閾値と比較し、前記比較に基づいて前記第２のビットストリーム内のビットを生成するように構成される物体検出回路と、
を備える、
請求項１に記載のベースバンドプロセッサ。

【請求項5】

前記ＤＭＡは、
制御／状態レジスタおよびデータ入力／データ出力レジスタを含むバスインターフェースと、
前記バスインターフェースに接続される潜在的物体キューロジックと、
前記潜在的物体キューロジックに接続される潜在的物体キューメモリと、
を備える、
請求項１に記載のベースバンドプロセッサ。

【請求項6】

レーダのベースバンドプロセッサであって、前記ベースバンドプロセッサは、
高速フーリエ変換（ＦＦＴ）入力およびＦＦＴ出力を含むＦＦＴ回路と、
第１の処理経路入力および第１の処理経路出力を有する第１の処理経路であって、前記第１の処理経路は、第１のバスを介して前記ＦＦＴ出力および前記第１の処理経路入力に接続されるメモリを含む第１の処理経路と、
前記メモリと前記第１の処理経路出力との間に接続されるダイレクトメモリアクセス（ＤＭＡ）であって、前記ＤＭＡは、第２のバスを介して前記メモリに接続されるＤＭＡと、
前記第１の処理経路と並列に配置される第２の処理経路であって、検出回路を含む第２の処理経路と、
を備え、
前記検出回路は、前記ＦＦＴ出力に接続される検出回路入力および前記ＤＭＡに接続される検出回路出力を有する、
ベースバンドプロセッサ。

【請求項7】

前記検出回路は、
積分回路入力および積分回路出力を有する積分回路であって、前記積分回路入力は、前記ＦＦＴ出力に接続される積分回路と、
物体検出回路入力および物体検出回路出力を有する物体検出回路であって、前記物体検出回路入力は、前記積分回路出力に接続され、前記物体検出回路出力は、前記ＤＭＡに接続される物体検出回路と、
を備える、
請求項６に記載のベースバンドプロセッサ。

【請求項8】

前記検出回路は、
レンジおよびドップラ座標対に対応するデータベクトルを処理し、それによって、積分結果を提供するように構成される積分回路と、
前記積分結果を閾値と比較し、前記比較に基づいてビットを生成し、前記ビットを前記ＤＭＡに提供するように構成される物体検出回路と、
を備える、
請求項６に記載のベースバンドプロセッサ。

【請求項9】

前記ＤＭＡは、
前記第２のバスに接続された、制御／状態レジスタおよびデータ入力／データ出力レジスタを含むメモリバスインターフェースと、
前記メモリバスインターフェースに接続される潜在的物体キューロジックと、
前記潜在的物体キューロジックに接続される潜在的物体キューメモリと、
を備える、
請求項６に記載のベースバンドプロセッサ。

【請求項10】

前記ＦＦＴ回路は、それぞれのレンジおよびドップラ座標対における大きさおよび位相を表す第１の複素数のストリームを出力するように構成され、
前記メモリは、前記第１のバスを介して、前記第１の複素数のストリームをレンジドップラマップとして受信するように構成され、
前記検出回路は、前記第１の複素数のストリームを受信する前記メモリと並列に前記第１の複素数のストリームを処理するように構成される、
請求項６に記載のベースバンドプロセッサ。

【請求項11】

前記検出回路は、前記第１の複素数のストリームに基づいて、第２のビットストリームを前記ＤＭＡに出力するようにさらに構成され、それぞれのレンジおよびドップラ座標対に対応する値が閾値を超えるか否かを、前記第２のビットストリームが示す、
請求項１０に記載のベースバンドプロセッサ。

【請求項12】

前記ＤＭＡは、前記値が前記閾値を超えることを示す前記第２のビットストリーム内のビットごとに、ＤＭＡ読み出し構成を生成するように構成され、前記ＤＭＡは、ＤＭＡ読み出し構成ごとに、それぞれのＤＭＡ読み出し構成に対応する前記レンジおよびドップラ座標において前記第２のバスを介して前記メモリから複数の複素数を読み出すようにさらに構成される、
請求項１１に記載のベースバンドプロセッサ。

【請求項13】

前記検出回路は、前記メモリに記憶されているデータベクトルと並行して前記ＦＦＴ回路によって提供されるデータベクトルを評価するように構成される、
請求項６に記載のベースバンドプロセッサ。

【請求項14】

前記ＦＦＴ回路、前記第１の処理経路および前記第２の処理経路は、単一の集積回路上に配置される、
請求項６に記載のベースバンドプロセッサ。

【請求項15】

レーダシステムであって、前記レーダシステムは、
複数のレーダ受信アンテナおよびレーダデータを提供するアナログ－デジタル変換器を含む、無線周波数（ＲＦ）フロントエンドと、
前記アナログ－デジタル変換器に接続される信号処理ユニットであって、前記信号処理ユニットは、前記レーダデータに対して第１の高速フーリエ変換（ＦＦＴ）を実施し、第１のＦＦＴ結果を提供するように構成され、前記第１のＦＦＴ結果に基づいて第２のＦＦＴを実施し、それによって、第２のＦＦＴ結果を提供するようにさらに構成される信号処理ユニットと、
前記信号処理ユニットに接続され、前記第２のＦＦＴ結果を記憶するように構成されるメモリと、
前記第２のＦＦＴ結果に基づいて第２のビットストリームを出力するように構成される検出回路であって、前記第２のＦＦＴ結果内のレンジおよびドップラ座標対に対応する値が閾値を超えるか否かを、前記第２のビットストリーム内の個々のビットが示す検出回路と、
前記メモリに接続され、前記検出回路に接続されるダイレクトメモリアクセス（ＤＭＡ）と、
を備え、前記ＤＭＡは、前記値が前記閾値を超えることを示す前記第２のビットストリーム内のビットごとに、ＤＭＡ読み出し構成を生成するように構成され、前記ＤＭＡは、ＤＭＡ読み出し構成ごとに、それぞれのＤＭＡ読み出し構成に対応する前記レンジおよびドップラ座標対において前記メモリから複数の値を読み出すようにさらに構成される、
レーダシステム。

【請求項16】

前記ＤＭＡによって前記メモリから読み出される前記複数の値は、前記レンジおよびドップラ座標対を囲む、正方形、正方形柱、長方形、長方形柱または多角形に対応する、
請求項１５に記載のレーダシステム。

【請求項17】

前記ＤＭＡによって前記メモリから読み出される前記複数の値は、Ｌ個のＸオフセットと、Ｍ個のＹオフセットと、Ｎ個のＺオフセットと、を含み、Ｌ、ＭおよびＮは、整数であり、これにより、前記ＤＭＡによって前記メモリから読み出される前記複数の値は、前記ドップラ座標対を囲む、
請求項１５に記載のレーダシステム。

【請求項18】

前記ＤＭＡは、
制御／状態レジスタおよびデータ入力／データ出力レジスタを含むバスインターフェースと、
前記バスインターフェースに接続される潜在的物体キューロジックと、
前記潜在的物体キューロジックに接続される潜在的物体キューメモリと、
前記バスインターフェースに接続される一定誤警報率検出器と、
を備える、
請求項１５に記載のレーダシステム。

【請求項19】

前記検出回路は、前記第２のＦＦＴ結果を前記メモリに記憶することと並行して前記値を評価するように構成される、
請求項１５に記載のレーダシステム。

【請求項20】

前記レーダシステムは、周波数モード連続波（ＦＭＣＷ）レーダシステムである、
請求項１５に記載のレーダシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に、レーダシステムなどの電子システムに関し、より詳細には、周波数変調連続波レーダにおいてドップラ分割多重を利用するレーダシステムに関する。

【背景技術】

【0002】

レーダ（Ｒａｄａｒ：ＲＡｄｉｏ Ｄｅｔｅｃｔｉｏｎ Ａｎｄ Ｒａｎｇｉｎｇ）システムは、電波を使用して、フィールド内の物体の位置および／または速度を決定する。歴史的に、レーダは、とりわけ、航空機、船舶、宇宙船、誘導ミサイル、および地形を検出するために使用されてきた。最近では、レーダはまた、気象構成を研究および／または予測するために使用されており、自動車における衝突検出および／または衝突回避に使用されている。レーダシステムは、無線またはマイクロ波領域で電磁波を生成するための送信機と、それらがフィールド内の１つまたは複数の物体から跳ね返った後にそれらの波を受信するための受信機と、物体の特性を決定するためのプロセッサと、を含む。送信機からの電磁波は、パルス状であっても連続的であってもよく、物体から反射して受信機に戻り、レーダシステムに対する物体の位置および／または速度に関する情報を与えることができる。

【図面の簡単な説明】

【0003】

【図1】周波数変調連続波（ＦＭＣＷ）レーダシステムで使用される送信波形および受信波形を示す図である。

【図2】ＦＭＣＷレーダシステムで使用される送信パルスおよび受信パルスを示す図である。

【図3】ダイレクトメモリアクセス（ＤＭＡ）ハードウェアモジュールを含むＦＭＣＷレーダシステムを示す図である。

【図4】ＤＭＡおよびいくつかのＤＭＡ処理の詳細なブロック図である。

【図5】直列並列処理動作を示し、それにより、高速フーリエ変換（ＦＦＴ）回路からの第１の複素数のストリームがメモリに記憶され、ＤＭＡに提供される第２のビットストリームを生成するために検出回路によって同時に処理される図である。

【図6】ＤＭＡ構成を示し、それにより、ＤＭＡが検出回路によって提供される物体キュー内の情報に基づいてデータ要素を読み出す図である。

【発明を実施するための形態】

【0004】

ここで、添付の図面を参照して本開示を説明するが、全体を通して同様の要素を指すために同様の参照番号を使用しており、図示した構造およびデバイスは、必ずしも縮尺通りに描いていない。本明細書で利用する場合、「構成要素」、「システム」、「インターフェース」などの用語は、コンピュータ関連のエンティティ、ハードウェア、ソフトウェア（例えば、実行する）、および／またはファームウェアを指すことを意図している。

【0005】

従来のレーダシステムは、デジタルレーダ信号を提供するハードウェアに実装されたアナログフロントエンドと、そのデジタルレーダ信号を解析するソフトウェアを実行するベースバンドプロセスと、を含む。本開示のいくつかの態様は、そのようなソフトウェアは柔軟であるが、特に自動車レーダシステムなどの最新のレーダシステムでは最適なものよりも遅いという認識である。したがって、処理速度を改善させるために、本開示によるベースバンドプロセッサは、高速フーリエ変換（ＦＦＴ）結果をメモリに記憶する１つまたは複数のＦＦＴ回路を含む。次いで、ダイレクトメモリアクセス（ＤＭＡ）回路および検出回路が、メモリからＦＦＴ結果を読み出し、それらのＦＦＴ結果を処理して、ソフトウェアソリューションよりも高速に動作する物体検出を実現する。ソフトウェアオーバーヘッドを低減することによって、ＤＭＡおよび検出回路は、物体検出のためにソフトウェアを利用する他の手法と比較して、処理を合理化し、レーダシステムの性能を改善する。

【0006】

レーダシステムは、離散パルスまたは連続波の形態で電磁波を送信し、次いで受信パルス（またはエコー）をリッスンして、フィールド内の物体の位置および／または速度を決定する。例えば、図１は、周波数変調連続波（ＦＭＣＷ）レーダシステムによって送信された単純な送信波形１０２、およびフィールド内のさまざまな物体から反射する２つの受信波形（またはエコー）１０４、１０６の一例を示している。これらの波形は、単に非限定的な例であり、実際の波形は、任意の数の形をとることができることが理解されよう。

【0007】

送信波形１０２は、規則的に離隔した時間窓Ｃ０、Ｃ１、Ｃ２、．．．、Ｃｎで繰り返されるように送信される一連のランプまたはチャープを含む。図１は、チャープの瞬時周波数に対する時間を示し、図２は、チャープの対応する変調電圧信号が対応する時間窓Ｃ０、Ｃ１、．．．．で送信されるときのチャープの対応する変調電圧信号を示している。各ランプは、開始周波数ｆ_開始で所与の時間窓の開始時に開始し、所与の時間窓の終了時に終了周波数ｆ_終了まで上昇または下降する。理想的には、各ランプは、その時間窓の間に一定の勾配を有し、ＦＭＣＷレーダシステム内のさまざまな物体の時間遅延と、ビート周波数と、レンジとの間のリンクをもたらす。実際の実装形態では、勾配は、完全に一定でなくてもよく、時間的にわずかに変化してもよい。

【0008】

受信波形１０４、１０６または「エコー」は、送信波形１０２に応答する。受信波形１０４、１０６は、送信波形１０２の時間遅延されたコピーであり、それらが反射する物体の相対速度に起因するドップラ成分も伝える。したがって、例えば、図１および図２では、第１の受信波形１０４は、レンジ１で第１の物体から反射され、第１の時間窓Ｃ０に対して第１の遅延δｔ１だけ送信パルスに対して遅延される。同様に、第２の受信波形１０６は、レンジ２で第２の物体から反射され、第１の時間窓Ｃ０に対して第２の遅延δｔ２だけ送信波形１０２に対して遅延される。これらの時間遅延δｔ１、δｔ２は、トランシーバからフィールド内の第１および第２の物体までの往復遅延を表すので、これらの時間遅延は、第１および第２の物体までの第１および第２のレンジをそれぞれ決定する基礎を形成する。さらに、後の時間窓について、第１の物体が動いている場合、送信波形１０２と第１の受信波形１０４との間の遅延は（第１の遅延にδｔ１対して）わずかに変化することがあり、これは第１の物体の速度を明らかにすることができる。所与の時間窓の持続時間に対して、第１および第２の時間遅延δｔ１、δｔ２の長さは、理解を明確にするために図１および図２では誇張されていることに留意されたい。

【0009】

図３は、いくつかの実施形態による、ＦＭＣＷレーダトランシーバ３００を示し、図１～図２に記載したようなＦＭＣＷ波形を使用することができる。トランシーバ３００は、無線周波数（ＲＦ）フロントエンド３０２と、ＲＦフロントエンド３０２の下流のベースバンドプロセッサ３０４と、を含む。ＲＦフロントエンド３０２は、送信経路３０５と、受信経路３１１と、を含む。送信経路３０５は、電圧制御発振器（ＶＣＯ）３０６と、送信増幅器３０８と、を含み、送信アンテナＴｘ３１０に接続される。受信経路３１１は、Ｎｒｘ個の受信アンテナ３１２（Ｎｒｘ＝任意の正の整数）に接続され、受信増幅器３１４と、混合器３１６と、アナログデジタル変換器（ＡＤＣ）３２０と、を含む。受信アンテナ３１２は、互いに等しい距離で通常離隔される。

【0010】

動作中、送信経路３０５は、ＶＣＯ３０６を使用して送信波形１０２を生成する。図示の例では、送信波形１０２は、ｎ個の時間窓で送信されたｎ個のランプに対して時間的に傾斜する周波数をそれぞれ有する。送信波形１０２は、送信波形１０２の瞬時周波数がｆ_開始からｆ_終了まで変化するように、搬送波周波数Ｆｃの周波数変調を実施することによって達成される。送信機は、送信増幅器３０８および送信アンテナＴｘ３１０を使用して波形１０２を送信する。

【0011】

受信波形または「エコー」（例えば、１０４および１０６）は、受信アンテナ３１２および受信増幅器３１４によって受信される。フィールド内の各物体が、異なるエコーを生成するので、各受信アンテナ３１２は、すべての受信波形の重畳を見る。混合器３１６は、送信波形１０２と受信波形１０４、１０６とを混合し、それによって、これらの波形を乗算して混合信号３１８を提供する。この混合信号３１８は、受信波形（例えば、δｆ１およびδｆ２）の周波数の混合であるビート周波数を含む。したがって、このビート周波数は、さまざまな物体の時間遅延に対応し、これらの時間遅延は、さまざまな物体までのレンジにそれぞれ対応する。ビート周波数は、搬送波周波数Ｆｃよりもはるかに小さい、またはスイープの中心周波数である。次いで、ビート周波数は、ＡＤＣ３２０によってサンプリングされ、デジタルレーダ信号３２１を生成する。

【0012】

ベースバンドプロセッサ３０４において、信号処理ユニット３２３は、第１のＦＦＴ３２２および第２のＦＦＴ３２８を実施するＦＦＴ回路を含む。いくつかの実施形態では、第１のＦＦＴ３２２および第２のＦＦＴ３２８は、集積回路上に直列に配置された別個のＦＦＴ回路インスタンス化に対応する。しかしながら、他の実施形態では、第１のＦＦＴ３２２および第２のＦＦＴ３２８は、図３に示すデータ処理を達成する単一のＦＦＴ回路を介してデータを複数回再ルーティングするために、周囲回路を有する単一のＦＦＴ回路とすることができる。いずれの場合も、結果として、第１の高速フーリエ変換（ＦＦＴ）、すなわちレンジＦＦＴ３２２が、デジタルレーダ信号３２１対して最初に実施される。レンジＦＦＴ３２２は、デジタルレーダ信号３２１内の個々のビート周波数を分離し、これは、いくつかのレンジビンを有する最初のＦＦＴ結果３２４に直接つながり、各レンジビンは、物体を見つけ得る、レンジ／距離の異なるレンジに対応する。このＦＦＴプロセスは、ｎ個のランプのすべてのランプ（例えば、ランプＣ０．．．からランプＣｎまで）にわたって繰り返され、ＦＦＴ結果は、ｎ個のランプごとに第１のメモリ３２６に記憶される。すべてのｎ個のランプが完了すると、全フィールドレンジデータを表すデータのブロックが第１のメモリ３２６に記憶される。各レンジビン（例えば、ｎ個のランプごとにレンジＥ１のレンジ値を含む＠Ｅ１レンジビン３２７）の結果は、そのレンジビン内のさまざまな周波数ランプについて同様に見える場合があるが、個々のランプＣ０、Ｃ１、．．．、Ｃｎは時間的に分離されているので、所与のレンジビン内のサンプルは、さまざまな物体のドップラシフトによって引き起こされる微妙な位相差を伝える（例えば、物体が距離ｖ×ｔだけ移動することによって生じる物体のレンジのわずかな変化による時間遅延であり、ここで、ｖは、物体の速度であり、ｔは、時間である）。

【0013】

ドップラ情報（例えば、各物体に関する速度情報）を復元するために、第２のＦＦＴ３２８、すなわち「ドップラＦＦＴ」は、すべてのランプから同じ場所に配置されたビンで実施される（コーナーターンまたは転置動作を表す）。ドップラ情報は、それぞれのレンジおよびドップラ座標対における受信レーダ信号の大きさ（振幅）および位相をそれぞれ表す一連の複素数である。ドップラ情報は、第１のビットストリーム３３１として出力され、メモリ３２９に記憶される。好ましい実施形態では、データは、単に２次元レンジドップラマップではなく、３次元を有し、したがってレンジ軸、ドップラ軸および受信アンテナ軸（Ｎｒｘ）を有する３Ｄレーダキューブと考えることができることに留意されたい。したがって、メモリ３２９に記憶された３Ｄレーダキューブは、フィールド内のさまざまな物体からの受信電力を含み、レンジビン、ドップラビンおよびＮＲｘ受信アンテナに従ってプロットすることができる。

【0014】

従来の手法は、レーダデータキューブがプロセッサ上で実行するソフトウェアを使用することによってメモリに完全に出力された後に、メモリ３２９に記憶された複素数を処理する。しかしながら、本開示の態様は、そのようなソフトウェアは柔軟であるが、特に自動車レーダシステムなどの最新のレーダシステムでは、最適よりもゆっくりと動作するという認識にある。さらに、処理を開始する前に、完全なレーダデータキューブを記憶する必要がある。

【0015】

処理速度を改善させるために、ベースバンドプロセッサ３０４は、第１の処理経路入力および第１の処理経路出力を有する第１の処理経路３３０と、第１の処理経路３３０と並列に配置される第２の処理経路３３２と、を含む。第１のバス３３１は、第２のＦＦＴ３２８の出力をメモリ３２９に接続し、第２のバス３３７は、メモリ３２９をダイレクトメモリアクセス（ＤＭＡ）３３５に接続する。

【0016】

ＦＦＴ出力に接続される検出回路入力を有し、ＤＭＡ３３５に接続される検出回路出力を有する、検出回路３３６を、第２の処理経路３３２は含む。検出回路３３６は、積分回路３３４と、物体検出回路３３８と、を含む。積分回路３３４は、例えば、複数の受信アンテナの所与のドップラおよびレンジビンを平均化または加算することによって、データを組み合わせる。物体検出回路３３８は、場合によっては比較器とも呼ばれることがあり、この積分によって出力された電力レベルを閾値と比較する。それぞれのレンジドップラ座標が閾値を超える電力レベルを有し、したがって物体検出に関連し得るか否かを示す各レンジドップラ座標に対応する単一ビットを有する第２のビットストリームを、検出回路３３６はバス３４１上に出力する。バス３４１は、バス３３７と同じ物理線／配線であってもよく、または別個の線／配線であってもよい。

【0017】

検出回路３３６は、ＤＭＡ３３５と連動して動作して、高速な処理を実現する。例えば、検出回路３３６は、メモリ３２９内の検出された電力レベルが潜在的物体を表すか否かを決定するための処理を実施することができ、潜在的物体が所与のレンジ／ドップラビンにおいて検出されたとき、メモリバッファ３４０にロジック「１」を書き込むことができ、潜在的物体が所与のレンジ／ドップラビンにおいて検出されなかったとき、メモリバッファ３４０にロジック「０」を書き込むことができる。ソフトウェアオーバーヘッドを低減することによって、ＤＭＡ３３５および検出回路３３６は、物体検出のためにソフトウェアを利用する他の手法と比較して、処理を合理化し、トランシーバ３００の性能を改善する。

【0018】

この第２のビットストリームを受信すると、ＤＭＡ３３５は、第２のビットストリーム内のビットによってフラグが立てられたレンジドップラ座標において、およびその周囲に、対応する複素数をメモリ３２９から抽出するＤＭＡを設定する。このようにして、後続の処理および物体検出に必要なデータがストリームから抽出され、データの処理を開始する前に、完全なレーダデータキューブをメモリ３２９に完全に記憶する必要がない。さらに、実施形態では、メモリ３２９が完全なレーダデータキューブを記憶する必要はなく、代わりに、ＤＭＡが必要な値を抽出することを可能にするために十分な大きさであることのみ、メモリ３２９は必要である。

【0019】

そのため、場合によっては、図３のベースバンドプロセッサ３０４に示すすべてのブロックが、単一の集積回路に含まれる。他の場合には、ベースバンドプロセッサ３０４に示したブロックは、プリント回路基板上に配置した複数の集積回路間に分散される、または３次元集積回路として単一のパッケージ内に積層された複数のシリコン基板上に配置される。例えば、ＤＭＡ３３５および検出回路３３６は、メモリ３２９とメモリバッファ３４０との間に配置された回路ロジック（例えば、トランジスタ）として顕在化することができる。トランジスタは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、および／またはフィン電界効果トランジスタ（ｆｉｎＦＥＴ）を含むことができ、シリコン基板内に配置することができる。さらに、記載された機能を達成するために、トランジスタを、シリコン基板上の誘電体構造内の銅金属線およびビアによって互いに接続することができる。

【0020】

図４は、本開示のいくつかの態様による、ＤＭＡ４００の詳細なブロック図を示している。ＤＭＡ４００は、制御／状態レジスタ４０４およびデータ入力／出力レジスタ４０６のセットを含むメモリバスインターフェース４０２（例えば、図３のバス構造３３７／３３９に接続する）を含む。メモリバスインターフェース４０２は、Ｘカウンタ４１０およびＹカウンタ４１２を含む潜在的物体キューロジック４０８に接続される。潜在的物体キューメモリ４１６および状態ロジック４１８もＤＭＡに含まれる。メモリバスインターフェース４０２は、バス構造４２２（例えば、図３のバス構造３３７および／またはバス構造３３９）を介して、メモリ３２９およびメモリバッファ３４０に接続することができる。

【0021】

バス構造４２２は、シリアルデータ転送またはパラレルデータ転送を採用することができ、通常、互いに積み重ねられ、シリコン基板上に配置された金属（例えば、銅）ビアによって接続された、金属（例えば、銅）線を含む金属相互接続構造において、集積回路上の一連の配線として実装される。例えば、バス構造４２２は、読み出し／書き込み線と、アドレス線のグループと、データ線のグループと、を通常含むことができる。場合によっては、データ線は、専用入力データ線と、その入力データ線とは別個／異なる専用出力データ線と、を含むことができ、他の場合では、入力および出力線は、入力データと出力データとの両方の送信に使用される双方向データ線とすることができる。

【0022】

図５Ａ～図５Ｊは、レーダデータがメモリ３２９に記憶され、検出回路３３６によって並行して評価され得る方法の一例を示している。一般に、図５Ａ～図５Ｊは、データが時間的に処理されるときのメモリ３２９および検出回路３３６を示している。メモリ３２９および検出回路３３６は各々、ビンに対応するメモリ位置にデータを記憶する。メモリ３２９の場合、記憶されたデータは、複数のレンジビン、複数のドップラビン、および複数の受信アンテナに対応する。検出回路３３６の場合、記憶されたデータは、単一のレンジビン、複数のドップラビン、および複数の受信アンテナ（ＮＲｘ）に対応し、各ビンをボックスによって表す。理解を容易にするために、所与のレンジ／ドップラビンの「＊」記号は、ビンが閾値よりも大きい電力強度を有し、これにより、潜在的物体が、そのレンジ／ドップラビンに存在することを意味する。閾値未満の電力強度を有する他のレンジ／ドップラビンは、空白のままであり、これらのビンに潜在的物体が存在しないことを意味する。

【0023】

図５Ａでは、第１の時間５０２において、メモリ３２９は、第１のレンジビン（Ｒ＝０）、および第１のドップラビン（Ｄ＝０）に対応する第１のデータベクトル（例えば、図３の第１のビットストリーム３３１の複素数値）、ならびに複数の受信アンテナ（ＮＲｘ）を受信する（矢印５０１を参照）。同時に、検出回路３３６は、第１のデータベクトルを受信する積分回路３３４を有し、複数の受信アンテナ（ＮＲｘ）にわたってこのデータに対して積分を実施する（矢印５０３参照）。例えば、積分回路３３４は、第１のベクトルの値を合計し、および／またはこれらの値の加重平均を計算し、それによって、積分結果（例えば、平均電力強度）を提供することができる。次いで、検出回路３３６の物体検出回路３３８は、積分結果を所定の閾値と比較することができ、ビット５０５をメモリバッファ３４０に出力し、ビット５０５の値は比較の結果を示す。例えば、合計および／または加重平均が所定の閾値以下である場合、「０」を出力することができる、一方で、合計および／または加重平均が所定の閾値以上である場合、「１」を出力することができる。そのため、第１の時間５０２において、（メモリバッファ３４０の第１のメモリ位置に１がないことによって明らかにされるように）積分結果は、閾値未満であるため、この時間においてＤＭＡの潜在的物体キューメモリ４１６には何も記憶されない。

【0024】

図５Ｂでは、第２の時間５０４において、第２のデータベクトル５０７が、メモリ３２９に書き込まれる。同時に、積分回路３３４は、複数の受信アンテナ（ＮＲｘ）にわたって、この第２のデータベクトルに対して積分を実施する（矢印５０８を参照）。次いで、検出回路の物体検出回路３３８は、第２の積分結果を所定の閾値と比較し、その値が比較の結果を示すビット５０９を出力することができる。再び、第２の時間５０４において、（メモリバッファ３４０の第２のメモリ位置に１がないことによって明らかにされるように）積分結果は、閾値未満であるため、この時間において潜在的物体キューメモリ４１６には何も記憶されない。

【0025】

図５Ｃ～図５Ｄでは、追加のデータベクトルが処理され、例えば図５Ｄに示すように、第１のレンジビン全体が処理されるまで、積分および比較が、データベクトルごとに実施される。

【0026】

図５Ｅでは、時間５１０において、第２のレンジビンは、第１のレンジビンと同じ方法で処理され、データは、メモリ３２９に書き込まれ、ドップラビンが０からＤに増分的に増加するにつれて、検出回路３３６によって並列に処理される。（位置ごとに第２のレンジビン内のＹカウンタ４１２の増分は、簡略化のために示していない。）ここでも、第２のレンジビンでは、潜在的な物体は検出されないので、アドレスは潜在的物体キューメモリ４１６に記憶されない。

【0027】

図５Ｆでは、時間５１２において、第３のレンジビンも同様に処理される。しかしながら、第３のレンジビンでは、Ｄ＝５のドップラビンの積分結果は、所定の閾値よりも大きく、これにより、第１の潜在的物体は、ここでは、Ｘ，Ｙ座標の２，５において検出される。したがって、第１のＸ、Ｙ座標のセットは、ＤＭＡの潜在的物体キューメモリ４１６に記憶される。同様に、図５Ｈでは、時間５１４において、第２の潜在的物体が、第２のＸ、Ｙ座標のセットの５，３において検出され、したがって、この第２の座標のセットもまた、潜在的物体キューメモリ４１６に記憶される。このプロセスは、例えば図５Ｊに示すように、すべてのレンジ／ドップラビンが処理されるまで継続することができる。レーダデータの３Ｄキューブ全体が処理された後でも、データ処理を継続することができ（矢印５１６を参照）、これにより、メモリ３２９および検出回路３３６は、フィールド内の物体までの距離（レンジ）の変化、ならびにそれらの物体の速度（ドップラ）の変化についてフィールドを連続的に監視することができる。

【0028】

図６Ａ～図６Ｂは、図５Ａ～図５Ｊの例に続き、ＤＭＡ（例えば、図３の３３５または図４の４００）がメモリ３２９および検出回路３３６からの情報と連携してデータを処理する方法を示している。図６Ａにおいて、検出回路３３６によって決定され、潜在的物体キューメモリ４１６に記憶された、第１のＸ、Ｙ座標のセット６０２から、ＤＭＡは始まる（図５Ｆ参照）。その後、ＤＭＡは、これらのＸ、Ｙ座標６０２に基づいてその構成を設定し、ＤＭＡ構成のためのオフセットを含む。ここで、例えば、第１のＸ，Ｙ座標のセットは２，５であるため、ＤＭＡは、Ｘ－１，Ｙ－１のオフセットを適用してＤＭＡ読み出し構成を設定することができ、次いで、３つのドップラビン高さ、および３つのレンジビン幅であるデータの第１の２Ｄ正方形／多角形６０４を読み出すことができる（および／または、例えば、Ｘ－１、Ｙ－１、およびすべてのＺ座標である、３Ｄ正方柱、３Ｄ四角柱などを読み出すことができる）。他の例では、他のオフセットを使用すること、ならびに／あるいは第１の正方形／多角形６０４の他の長さ／幅を使用することができ、図６Ａは、例示／説明の目的のための非限定的な例に過ぎない。例えば、一般的な用語では、ＤＭＡ読み出し構成は、Ｌ個のＸオフセットと、Ｍ個のＹオフセットと、Ｎ個のＺオフセットと、を含むことができ、Ｌ、ＮおよびＭは、整数であり、互いに同じであっても異なっていてもよい。いくつかの例では、Ｌ、ＭおよびＮの１つまたは複数は、１～２のレンジであってもよく、または１～５のレンジであってもよく、または１～１０、または１～１００のレンジであってもよいが、一般に任意の整数を使用することができる。

【0029】

ＤＭＡが第１の正方形／多角形６０４内のメモリ位置の複素数値を読み出したとき、ＤＭＡまたは他の回路は、第１の正方形／多角形６０４の平均または加重電力強度を決定することができ、平均または加重電力強度を第１のＸ、Ｙ座標６０２における潜在的物体の電力強度と比較する。これにより、システムは、実際の物体と仮想物体とを識別することができる。例えば、図６Ａにおいて、Ｘ、Ｙ＝２、５において記憶された電力強度は、第１の正方形／多角形６０４にわたる平均電力強度よりも所定の閾値を超えて大きくすることができ、したがって、第１の潜在的物体は、実際の物体として確認される。

【0030】

同様に、図６Ｂにおいて、同じプロセスが、第２のＸ、Ｙ座標のセット６０６（Ｘ，Ｙ＝５，３）における第２の潜在的物体に対して実施される（図５Ｉも参照されたい）。したがって、第２のＸ、Ｙ座標のセット６０６（Ｘ，Ｙ＝５，３）に記憶された電力強度と、第２の正方形／多角形６０８全体にわたる平均電力強度との間の差は、所定の閾値未満とすることができ、これにより、第２の潜在的物体は、実際の物体ではなく仮想物体であると決定される。

【0031】

いくつかの例は、レーダ用のベースバンドプロセッサに関する。ベースバンドプロセッサは、それぞれのレンジおよびドップラ座標対における大きさおよび位相を表す第１の複素数のストリームを出力するように構成される高速フーリエ変換（ＦＦＴ）回路を含む。メモリは、ＦＦＴ回路に接続され、第１の複素数のストリームをレンジドップラマップとして記憶するように構成される。検出回路は、ＦＦＴ回路に接続され、第１の複素数のストリームに基づいて第２のビットストリームを出力するように構成される。それぞれのレンジおよびドップラ座標対に対応する値が閾値を超えるか否かを、第２のビットストリームは示す。ダイレクトメモリアクセス（ＤＭＡ）が、メモリに接続され、検出回路に接続される。値が閾値を超えることを示す第２のビットストリーム内のビットごとに、ＤＭＡは、ＤＭＡ読み出し構成を生成するように構成される。ＤＭＡは、ＤＭＡ読み出し構成ごとに、それぞれのＤＭＡ読み出し構成に対応するレンジおよびドップラ座標対においてメモリから複数の複素数を読み出すようにさらに構成される。

【0032】

ベースバンドプロセッサのいくつかのさらなる例では、検出回路は、第１の複素数のストリームを記憶するメモリと並行して値を評価するように構成される。

【0033】

ベースバンドプロセッサのいくつかのさらなる例では、ＤＭＡによってメモリから読み出される複数の複素数は、レンジおよびドップラ座標対を囲む、正方形、正方形柱、長方形、長方形柱、または多角形に配置された値に対応する。

【0034】

ベースバンドプロセッサのいくつかのさらなる例では、検出回路は、レンジおよびドップラ座標対に対応するデータベクトルを処理し、それによって、積分結果を提供するように構成される積分回路と、積分結果を閾値と比較し、その比較に基づいて第２のビットストリーム内のビットを生成するように構成される物体検出回路と、を含む。

【0035】

ベースバンドプロセッサのいくつかのさらなる例では、ＤＭＡは、制御／状態レジスタおよびデータ入力／データ出力レジスタを含むバスインターフェースと、バスインターフェースに接続される潜在的物体キューロジックと、潜在的物体キューロジックに接続される潜在的物体キューメモリと、を含む。

【0036】

いくつかの例は、レーダのベースバンドプロセッサに関する。ベースバンドプロセッサは、高速フーリエ変換（ＦＦＴ）入力およびＦＦＴ出力を含むＦＦＴ回路を含む。第１の処理経路入力および第１の処理経路出力を有する第１の処理経路は、第１のバスを介してＦＦＴ出力および第１の処理経路入力に接続されるメモリを含む。ダイレクトメモリアクセス（ＤＭＡ）が、メモリと第１の処理経路出力との間に接続される。ＤＭＡは、第２のバスを介してメモリに接続される。第２の処理経路は、第１の処理経路と並列に配置される。ＦＦＴ出力に接続される検出回路入力を有し、ＤＭＡに接続される検出回路出力を有する、検出回路を、第２の処理経路は含む。

【0037】

ベースバンドプロセッサのいくつかのさらなる例では、検出回路は、積分回路入力および積分回路出力を有する積分回路を含む。積分回路入力は、ＦＦＴ出力に接続される。検出回路はまた、物体検出回路入力および物体検出回路出力を有する物体検出回路を含む。物体検出回路入力は、積分回路出力に接続され、物体検出回路出力は、ＤＭＡに接続される。

【0038】

ベースバンドプロセッサのいくつかのさらなる例では、レンジおよびドップラ座標対に対応するデータベクトルを処理し、それによって、積分結果を提供するように構成される積分回路を、検出回路は含む。積分結果を閾値と比較し、その比較に基づいてビットを生成し、そのビットをＤＭＡに提供するように構成される物体検出回路を、検出回路はまた含む。

【0039】

ベースバンドプロセッサのいくつかのさらなる例では、第２のバスに接続された、制御／状態レジスタおよびデータ入力／データ出力レジスタを含むメモリバスインターフェースを、ＤＭＡは含む。ＤＭＡはまた、メモリバスインターフェースに接続される潜在的物体キューロジックと、潜在的物体キューロジックに接続される潜在的物体キューメモリと、を含む。

【0040】

ベースバンドプロセッサのいくつかのさらなる例では、ＦＦＴ回路は、それぞれのレンジおよびドップラ座標対における大きさおよび位相を表す第１の複素数のストリームを出力するように構成される。メモリは、第１のバスを介して、第１の複素数のストリームをレンジドップラマップとして受信するように構成される。検出回路は、第１の複素数のストリームを受信するメモリと並列に第１の複素数のストリームを処理するように構成される。

【0041】

ベースバンドプロセッサのいくつかのさらなる例では、検出回路は、第１の複素数のストリームに基づいて、第２のビットストリームをＤＭＡに出力するようにさらに構成される。それぞれのレンジおよびドップラ座標対に対応する値が閾値を超えるか否かを、第２のビットストリームは示す。

【0042】

ベースバンドプロセッサのいくつかのさらなる例では、値が閾値を超えることを示す第２のビットストリーム内のビットごとに、ＤＭＡは、ＤＭＡ読み出し構成を生成するように構成される。ＤＭＡは、ＤＭＡ読み出し構成ごとに、それぞれのＤＭＡ読み出し構成に対応するレンジおよびドップラ座標において第２のバスを介してメモリから複数の複素数を読み出すようにさらに構成される。

【0043】

ベースバンドプロセッサのいくつかのさらなる例では、検出回路は、メモリに記憶されているデータベクトルと並行してＦＦＴ回路によって提供されるデータベクトルを評価するように構成される。

【0044】

ベースバンドプロセッサのいくつかのさらなる例では、ＦＦＴ回路、第１の処理経路および第２の処理経路は、単一の集積回路上に配置される。

【0045】

いくつかの例は、レーダシステムに関する。複数のレーダ受信アンテナおよびレーダデータを提供するアナログ－デジタル変換器を含む、無線周波数（ＲＦ）フロントエンドを、レーダシステムは含む。信号処理ユニットは、アナログ－デジタル変換器に接続される。信号処理ユニットは、レーダデータに対して第１の高速フーリエ変換（ＦＦＴ）を実施し、第１のＦＦＴ結果を提供するように構成され、第１のＦＦＴ結果に基づいて第２のＦＦＴを実施し、それによって、第２のＦＦＴ結果を提供するようにさらに構成される。メモリは、信号処理ユニットに接続され、第２のＦＦＴ結果を記憶するように構成される。検出回路は、第２のＦＦＴ結果に基づいて第２のビットストリームを出力するように構成され、第２のＦＦＴ結果内のレンジおよびドップラ座標対に対応する値が閾値を超えるか否かを、第２のビットストリーム内の個々のビットは示す。ダイレクトメモリアクセス（ＤＭＡ）が、メモリに接続され、検出回路に接続される。値が閾値を超えることを示す第２のビットストリーム内のビットごとに、ＤＭＡは、ＤＭＡ読み出し構成を生成するように構成される。ＤＭＡは、ＤＭＡ読み出し構成ごとに、それぞれのＤＭＡ読み出し構成に対応するレンジおよびドップラ座標対においてメモリから複数の値を読み出すようにさらに構成される。

【0046】

レーダシステムのいくつかの例では、ＤＭＡによってメモリから読み出される複数の値は、レンジおよびドップラ座標対を囲む正方形、正方形柱、長方形、長方形柱、または多角形に対応する。

【0047】

レーダシステムのいくつかの例では、ＤＭＡによってメモリから読み出される複数の値は、Ｌ個のＸオフセットと、Ｍ個のＹオフセットと、Ｎ個のＺオフセットと、を含み、Ｌ、ＭおよびＮは、整数であり、これにより、ＤＭＡによってメモリから読み出される複数の値は、ドップラ座標対を囲む。

【0048】

レーダシステムのいくつかの例では、ＤＭＡは、制御／状態レジスタおよびデータ入力／データ出力レジスタを含むバスインターフェースと、バスインターフェースに接続される潜在的物体キューロジックと、潜在的物体キューロジックに接続される潜在的物体キューメモリと、バスインターフェースに接続される一定誤警報率検出器と、を備える。

【0049】

レーダシステムのいくつかの例では、検出回路は、第２のＦＦＴ結果をメモリに記憶することと並行して値を評価するように構成される。

【0050】

レーダシステムのいくつかの例では、レーダシステムは、周波数モード連続波（ＦＭＣＷ）レーダシステムである。

【0051】

要約に記載されているものを含む、本開示の例示した実施形態の上記の説明は、網羅的であることも、または開示した実施形態を開示した正確な形態に限定することも、意図しない。特定の実施形態および例は、例示を目的として本明細書に記載しているが、当業者が認識し得るように、そのような実施形態および例の範囲内で考えられるさまざまな修正が可能である。

【0052】

これに関して、開示した主題は、適用可能な場合、さまざまな実施形態および対応する図に関連して説明しているが、他の同様の実施形態を使用し得る、あるいは開示した主題の同じ、類似の、代替の、または代わりの機能を、そこから逸脱することなく実施するために、説明した実施形態に対して修正および追加を行い得る、ことを理解されたい。したがって、開示した主題は、本明細書に記載した任意の単一の実施形態に限定されるべきではなく、むしろ添付の請求項による、広がりおよび範囲において解釈されるべきである。

【0053】

本出願で使用する場合、「または（ｏｒ）」という用語は、排他的な「または」ではなく包括的な「または」を意味することを意図している。すなわち、別段の指定がない限り、または文脈から明らかでない限り、「ＸはＡまたはＢを用いる」は、当然の包含的並べ替えの内いずれかを意味することを意図している。すなわち、ＸがＡを用いる場合、Ｘは、Ｂを用いる、またはＸがＡとＢとの両方を用いる場合、「Ｘは、ＡまたはＢを用いる」は前述のいずれかの場合に満たされる。さらに、本出願および添付の請求項の中で使用される冠詞「１つの（ａ）」および「１つの（ａｎ）」は、特に指定されない限り、または文脈から単数形を対象とすることが明らかでない限り、一般に「１つまたは複数」を意味すると解釈されるべきである。さらに、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ）」、「有している（ｈａｖｉｎｇ）」、「有する（ｈａｓ）」、「伴う（ｗｉｔｈ）」という用語、またはそれらの変形が、詳細な説明および請求項のいずれかで使用される限り、そのような用語は、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」という用語と同様に包括的であることが意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【外国語明細書】