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特開2024-132991オーバーサンプリングコンバータへの電荷ドメインアプローチ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024132991
(43)【公開日】2024-10-01
(54)【発明の名称】オーバーサンプリングコンバータへの電荷ドメインアプローチ
(51)【国際特許分類】
H03H 15/02 20060101AFI20240920BHJP
H03M 3/02 20060101ALI20240920BHJP
H03K 5/133 20140101ALI20240920BHJP
H03K 5/135 20060101ALI20240920BHJP
H03K 5/131 20140101ALI20240920BHJP
H03K 5/00 20060101ALI20240920BHJP
G06F 7/50 20060101ALI20240920BHJP
【ＦＩ】
H03H15/02
H03M3/02
H03K5/133
H03K5/135
H03K5/131
H03K5/00 S
G06F7/50
【審査請求】未請求
【請求項の数】21
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024038746
(22)【出願日】2024-03-13
(31)【優先権主張番号】63/490,336
(32)【優先日】2023-03-15
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/400,232
(32)【優先日】2023-12-29
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】524097481
【氏名又は名称】シー，デビッド
(74)【代理人】
【識別番号】110000659
【氏名又は名称】弁理士法人広江アソシエイツ特許事務所
(72)【発明者】
【氏名】シー，デビッド
【テーマコード（参考）】
5J001
5J023
5J064
【Ｆターム（参考）】
5J001AA12
5J001BB23
5J001CC06
5J001DD09
5J023BA09
5J023BB13
5J064BA03
5J064BA06
5J064BC06
5J064BC07
5J064BC10
5J064BC11
5J064BC15
5J064BC16
(57)【要約】 （修正有）
【課題】電荷ドメインコンポーネントを使用するオーバーサンプリングコンバータを提供する。
【解決手段】デルタ演算子として機能する結合器であって、同じ構造がＮＴＦ内の加算器としても別個に使用される。電荷結合結合器は、破壊できないレプリカ電荷を生成する有線のダイオード対からの入力電荷の供給源を有する。メモリノードから構成される出力電荷ドメインシフトレジスタが提供される。ＮＴＦを実装するために上記結合器とともに使用される第２の電荷ドメインシフトレジスタおよび有線デバイスが提供される。高さが離散充電閾値を表す障壁を使用する量子化器が教示される。量子化器に結合されたＮＴＦは、上記閾値を超えるかまたは超えない電荷を提供する。サイリスタが、量子化器レベルに応じてデルタ結合器における減算または加算機能を作動させ、ＡＤＣのＤＡＣ機能として作用する。
【選択図】なし
【解決手段】デルタ演算子として機能する結合器であって、同じ構造がＮＴＦ内の加算器としても別個に使用される。電荷結合結合器は、破壊できないレプリカ電荷を生成する有線のダイオード対からの入力電荷の供給源を有する。メモリノードから構成される出力電荷ドメインシフトレジスタが提供される。ＮＴＦを実装するために上記結合器とともに使用される第２の電荷ドメインシフトレジスタおよび有線デバイスが提供される。高さが離散充電閾値を表す障壁を使用する量子化器が教示される。量子化器に結合されたＮＴＦは、上記閾値を超えるかまたは超えない電荷を提供する。サイリスタが、量子化器レベルに応じてデルタ結合器における減算または加算機能を作動させ、ＡＤＣのＤＡＣ機能として作用する。
【選択図】なし
【特許請求の範囲】
【請求項1】
電荷結合結合器であって、
入力電荷の供給源と、
第１のメモリノードと、
第２のメモリノードと、
前記入力電荷の前記供給源と前記第１のメモリノードとの間に結合された第１の転送ゲートと、前記第１のメモリノードと前記第２のメモリノードとの間に結合された第２の転送ゲートとであって、前記第１の転送ゲートの作動により、前記第１のメモリノードに電荷が追加され、前記第２の転送ゲートの作動により、前記第１のメモリノードから電荷が除去される、第１の転送ゲートおよび第２の転送ゲートと、
前記第１の転送ゲートおよび前記第２の転送ゲートを作動させるために前記第１の転送ゲートおよび前記第２の転送ゲートに結合される信号と、を含む、電荷結合結合器。
入力電荷の供給源と、
第１のメモリノードと、
第２のメモリノードと、
前記入力電荷の前記供給源と前記第１のメモリノードとの間に結合された第１の転送ゲートと、前記第１のメモリノードと前記第２のメモリノードとの間に結合された第２の転送ゲートとであって、前記第１の転送ゲートの作動により、前記第１のメモリノードに電荷が追加され、前記第２の転送ゲートの作動により、前記第１のメモリノードから電荷が除去される、第１の転送ゲートおよび第２の転送ゲートと、
前記第１の転送ゲートおよび前記第２の転送ゲートを作動させるために前記第１の転送ゲートおよび前記第２の転送ゲートに結合される信号と、を含む、電荷結合結合器。
【請求項2】
前記第１の転送ゲートおよび前記第２の転送ゲートはノッチ転送ゲートである、請求項１に記載の電荷結合結合器。
【請求項3】
前記第２のノッチ転送ゲートは、上げ下げ可能な障壁と上げ下げ可能な電荷ノッチとを形成するために前記転送ゲートの前記ゲート部分の下に形成されたインプラントまたはスペーサのうちの少なくとも１つの組み合わせを含み、前記転送ゲートの固定障壁部分が前記転送ゲートの前記ゲート部分の下に存在しない、請求項２に記載の電荷結合結合器。
【請求項4】
オーバーサンプリングコンバータであって、
入力電荷の供給源と、
前記入力電荷を受け取り、量子化器出力信号に従って前記入力電荷に電荷を追加または除去する結合器と、
遅延フィルターと、
遅延フィルター出力に結合され、前記量子化器出力信号を生成する量子化器と、を含むオーバーサンプリングコンバータ。
入力電荷の供給源と、
前記入力電荷を受け取り、量子化器出力信号に従って前記入力電荷に電荷を追加または除去する結合器と、
遅延フィルターと、
遅延フィルター出力に結合され、前記量子化器出力信号を生成する量子化器と、を含むオーバーサンプリングコンバータ。
【請求項5】
前記フィルターは電荷結合シフトレジスタを含む、請求項４に記載のオーバーサンプリングコンバータ。
【請求項6】
前記シフトレジスタに結合された結合器を含む、請求項５に記載のオーバーサンプリングコンバータ。
【請求項7】
オーバーサンプリング中に使用するために前記電荷入力の複数のコピーを作成する電荷結合シフトレジスタを含む、請求項４に記載のオーバーサンプリングコンバータ。
【請求項8】
オーバーサンプリング中に使用するために前記電荷入力の入力ダイオードレプリカコピーを作成する有線デバイスを含む、請求項４に記載のオーバーサンプリングコンバータ。
【請求項9】
前記量子化器は、
第１のメモリノード（ＭＮ）と、
第２のＭＮと、
前記第１のＭＮと前記第２のＭＮとの間の固定障壁であって、その高さが電荷閾値に従って設定される固定障壁と、
前記量子化器の状態を出力するために前記第２のＭＮに結合された高利得または正帰還デバイスのうちの１つと、を含み、
前記量子化器が前記入力電荷を受け取るとき、前記入力電荷は、前記固定障壁を越えることができないか、または前記障壁を越えて前記第２のＭＮの中に入るかの一方である、請求項４に記載のオーバーサンプリングコンバータ。
第１のメモリノード（ＭＮ）と、
第２のＭＮと、
前記第１のＭＮと前記第２のＭＮとの間の固定障壁であって、その高さが電荷閾値に従って設定される固定障壁と、
前記量子化器の状態を出力するために前記第２のＭＮに結合された高利得または正帰還デバイスのうちの１つと、を含み、
前記量子化器が前記入力電荷を受け取るとき、前記入力電荷は、前記固定障壁を越えることができないか、または前記障壁を越えて前記第２のＭＮの中に入るかの一方である、請求項４に記載のオーバーサンプリングコンバータ。
【請求項10】
前記障壁は、表面においてインプラントまたはスペーサのうちの少なくとも１つを使用することによって形成される、請求項９に記載のオーバーサンプリングコンバータ。
【請求項11】
前記高利得または正帰還デバイスのうちの前記１つはサイリスタである、請求項９に記載のオーバーサンプリングコンバータ。
【請求項12】
前記基板から前記ＭＮに結合する浮遊キャリアを収集するためにｐインプラントが使用される、請求項９に記載のオーバーサンプリングコンバータ。
【請求項13】
シングルトランジスタ増倍器（ＳＴＭ）ＭＡＣの入力上に蓄積する電荷の精度を高める方法であって、
第１のサイクル中に、少なくとも１つの電荷ドメインシグマデルタコンバータにｕ（ｎ）信号を供給することであって、前記ｕ（ｎ）信号は、パルス幅変調（ＰＷＭ）出力を制御ゲート内に加算することによって制御されるノッチ深さを有する結合器によって供給される、供給することと、
有線デバイスを使用して前記シグマデルタコンバータの出力をコピーして、ＣＣＳＲ内に保存することと、
前記ＣＣＳＲ内に保存されたデジタル値に従って、出力サイクル中に加算ゲートに電荷を追加または除去するうちの１つを行うことと、を含む方法。
第１のサイクル中に、少なくとも１つの電荷ドメインシグマデルタコンバータにｕ（ｎ）信号を供給することであって、前記ｕ（ｎ）信号は、パルス幅変調（ＰＷＭ）出力を制御ゲート内に加算することによって制御されるノッチ深さを有する結合器によって供給される、供給することと、
有線デバイスを使用して前記シグマデルタコンバータの出力をコピーして、ＣＣＳＲ内に保存することと、
前記ＣＣＳＲ内に保存されたデジタル値に従って、出力サイクル中に加算ゲートに電荷を追加または除去するうちの１つを行うことと、を含む方法。
【請求項14】
ノッチ転送ゲートのノッチ深さを設定することによってＭＮ内にロードされる電荷の量を制御する方法であって、
２キャパシタ電荷増倍器を用意することと、
前記２キャパシタ電荷増倍器の第２の浮遊キャパシタを、障壁低下ゲート端子と前記ノッチを形成するインプラント上のゲートとの間に接続することと、
１サイクル中に、前記２キャパシタ電荷増倍器の前記第１のキャパシタ内に電荷をロードすることと、
前記２キャパシタ電荷増倍器の入力電荷に適用される被乗数に従って前記ノッチ深さを設定することと、を含む方法。
２キャパシタ電荷増倍器を用意することと、
前記２キャパシタ電荷増倍器の第２の浮遊キャパシタを、障壁低下ゲート端子と前記ノッチを形成するインプラント上のゲートとの間に接続することと、
１サイクル中に、前記２キャパシタ電荷増倍器の前記第１のキャパシタ内に電荷をロードすることと、
前記２キャパシタ電荷増倍器の入力電荷に適用される被乗数に従って前記ノッチ深さを設定することと、を含む方法。
【請求項15】
前記設定されたノッチ深さのノッチ転送ゲートを複数のサイクルにわたって動作させることによって、制御された電荷移動速度が確立される、請求項１４に記載の方法。
【請求項16】
電荷ドメインメモリノード内に電荷を導入する回路であって、
一対の直列キャパシタであって、前記一対の直列キャパシタは第１のキャパシタおよび第２のキャパシタを含み、前記第１のキャパシタは、第１の端子と、前記第２のキャパシタの第１の端子に結合された第２の端子とを有する、一対の直列キャパシタと、
接地および前記第１のキャパシタの前記第１の端子に結合された第１のスイッチと、
前記第１のキャパシタの前記第２の端子と前記第２のキャパシタの前記第１の端子とに結合された第２の電流源と、
前記第２の電流源、前記第１のキャパシタの第２の端子、第２のキャパシタの第１の端子、および接地に結合された第２のスイッチと、
前記第１のキャパシタの前記第１の端子に結合された第１の電流源であって、前記第１の電流源は、前記第２のスイッチが閉じた状態で電荷入力を提供する、第１の電流源と、
前記第２のキャパシタの前記第２の端子に結合された第３の電流源と、
前記第３の電流源および接地に結合された第３のスイッチと、
前記第１のキャパシタの前記第２の端子と前記第２のキャパシタの前記第１の端子とに結合されたゲート端子と、能動負荷と前記第２の電流源および前記第３の電流源のアクチュエータとに結合されたドレイン端子とを有する共通ソースＭＯＳＦＥＴであって、負荷を有する前記共通ソースＭＯＳＦＥＴは、前記ＭＯＳＦＥＴのゲートが閾値レベルを下回るときに、前記第２のスイッチが開き、第１のスイッチが閉じた状態で、前記第２の電流源および前記第３の電流源を作動させるコンパレータ機能を提供する、共通ソースＭＯＳＦＥＴと、を含み、
前記第２のキャパシタはノッチ転送ゲートの端子間に接続され、前記第２のキャパシタ上の前記電荷はノッチ高さを制御するため、被乗数は単位電荷の離散倍数を提供することができ、
前記ノッチゲートは、入力電荷の供給源からメモリノードへ、またはメモリノードから第２のメモリノードへ電荷を転送するように作動される、回路。
一対の直列キャパシタであって、前記一対の直列キャパシタは第１のキャパシタおよび第２のキャパシタを含み、前記第１のキャパシタは、第１の端子と、前記第２のキャパシタの第１の端子に結合された第２の端子とを有する、一対の直列キャパシタと、
接地および前記第１のキャパシタの前記第１の端子に結合された第１のスイッチと、
前記第１のキャパシタの前記第２の端子と前記第２のキャパシタの前記第１の端子とに結合された第２の電流源と、
前記第２の電流源、前記第１のキャパシタの第２の端子、第２のキャパシタの第１の端子、および接地に結合された第２のスイッチと、
前記第１のキャパシタの前記第１の端子に結合された第１の電流源であって、前記第１の電流源は、前記第２のスイッチが閉じた状態で電荷入力を提供する、第１の電流源と、
前記第２のキャパシタの前記第２の端子に結合された第３の電流源と、
前記第３の電流源および接地に結合された第３のスイッチと、
前記第１のキャパシタの前記第２の端子と前記第２のキャパシタの前記第１の端子とに結合されたゲート端子と、能動負荷と前記第２の電流源および前記第３の電流源のアクチュエータとに結合されたドレイン端子とを有する共通ソースＭＯＳＦＥＴであって、負荷を有する前記共通ソースＭＯＳＦＥＴは、前記ＭＯＳＦＥＴのゲートが閾値レベルを下回るときに、前記第２のスイッチが開き、第１のスイッチが閉じた状態で、前記第２の電流源および前記第３の電流源を作動させるコンパレータ機能を提供する、共通ソースＭＯＳＦＥＴと、を含み、
前記第２のキャパシタはノッチ転送ゲートの端子間に接続され、前記第２のキャパシタ上の前記電荷はノッチ高さを制御するため、被乗数は単位電荷の離散倍数を提供することができ、
前記ノッチゲートは、入力電荷の供給源からメモリノードへ、またはメモリノードから第２のメモリノードへ電荷を転送するように作動される、回路。
【請求項17】
前記第２のキャパシタは、電荷ドメイン構造のノッチの深さを制御して、前記第１のキャパシタと前記第２のキャパシタとの間のノードから前記第２の電流源によって電荷が除去されない場合に、前記共通ソースコンパレータがそのスイッチポイントに戻った後に単位電荷が規定され、その後に、前記第２の電流源と前記第３の電流源との比例比により、前記単位電荷からの固定利得を規定して、前記単位電荷に比例して前記ノッチ深さをさらに調整することができる、請求項１６に記載の回路。
【請求項18】
前記第１のキャパシタおよび前記第２のキャパシタは、ＭＩＭキャップまたはＶＩＡキャップのうちの１つを使用して形成される、請求項１６に記載の回路。
【請求項19】
シグマデルタコンバータであって、
２キャパシタ電荷増倍器であって、第１のキャパシタの第１の端子が入力電荷を受け取り、第１のサイクル中に第２の端子が接地され、
前記第１のキャパシタは、以前のサイクルのフィルター出力に応答して量子化器の出力に結合される第２の端子を有し、第２のサイクル中に前記第１のキャパシタの前記第２の端子に基準電荷を追加または除去することの一方を、その第１の端子に結合されたスイッチが接地されている間に行う、２キャパシタ電荷増倍器と、
前記第１のキャパシタの前記第２の端子に結合されたコンパレータであって、前記第２のキャパシタの前記第１の端子にも結合され、第３のサイクル上で前記電荷増倍器の前記第２のキャパシタの前記第２の端子に結合された電流源を作動させて、前記第１のキャパシタ上の前記電荷をキャンセルし、前記電荷を前記第１のキャパシタから前記２キャパシタ電荷増倍器の第２のキャパシタに転送し、その後、前記第１のキャパシタの前記第１の端子に結合された前記スイッチが解放され、前記第２のキャパシタの前記第１の端子がスイッチによって接地され、前記第２のキャパシタの前記第２の端子に結合されたコンパレータが、将来の第２のサイクル中に使用するために保存されている基準に対して量子化器の出力レベルを決定し、
前記第２のキャパシタの前記第１の端子に結合された前記スイッチが解放され、第４のサイクル中に前記第２のキャパシタの第２の端子がスイッチによって接地に短絡され、前記第１のキャパシタの前記第１の端子に結合された第１の電流源が、前記第２のキャパシタ上の前記電荷を前記第１のキャパシタに戻す、シグマデルタコンバータ。
２キャパシタ電荷増倍器であって、第１のキャパシタの第１の端子が入力電荷を受け取り、第１のサイクル中に第２の端子が接地され、
前記第１のキャパシタは、以前のサイクルのフィルター出力に応答して量子化器の出力に結合される第２の端子を有し、第２のサイクル中に前記第１のキャパシタの前記第２の端子に基準電荷を追加または除去することの一方を、その第１の端子に結合されたスイッチが接地されている間に行う、２キャパシタ電荷増倍器と、
前記第１のキャパシタの前記第２の端子に結合されたコンパレータであって、前記第２のキャパシタの前記第１の端子にも結合され、第３のサイクル上で前記電荷増倍器の前記第２のキャパシタの前記第２の端子に結合された電流源を作動させて、前記第１のキャパシタ上の前記電荷をキャンセルし、前記電荷を前記第１のキャパシタから前記２キャパシタ電荷増倍器の第２のキャパシタに転送し、その後、前記第１のキャパシタの前記第１の端子に結合された前記スイッチが解放され、前記第２のキャパシタの前記第１の端子がスイッチによって接地され、前記第２のキャパシタの前記第２の端子に結合されたコンパレータが、将来の第２のサイクル中に使用するために保存されている基準に対して量子化器の出力レベルを決定し、
前記第２のキャパシタの前記第１の端子に結合された前記スイッチが解放され、第４のサイクル中に前記第２のキャパシタの第２の端子がスイッチによって接地に短絡され、前記第１のキャパシタの前記第１の端子に結合された第１の電流源が、前記第２のキャパシタ上の前記電荷を前記第１のキャパシタに戻す、シグマデルタコンバータ。
【請求項20】
ＳＴＭ内の共通ソースＭＯＳＦＥＴ要素と２キャパシタ電荷増倍器とであって、前記共通ソースＭＯＳＦＥＴは、より高い利得素子に置き換えられ、前記高利得素子は、ＭＯＳ制御サイリスタまたはゲートターンオフサイリスタのうちの１つである、ＳＴＭ内の共通ソースＭＯＳＦＥＴ要素と２キャパシタ電荷増倍器。
【請求項21】
ＳＴＭの入力に対する充電時間の制御であって、前記制御は、熱およびフリッカーノイズ応答を最適化するｓｉｎｃフィルターノッチを作成する、制御。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
この特許出願は、米国仮出願第６３／４９０，３３６号（２０２３年３月１５日に出願）、本発明者らの名前で、発明の名称「Ａ ＣＨＡＲＧＥ ＤＯＭＡＩＮ ＡＰＰＲＯＡＣＨ ＴＯ ＯＶＥＲＳＡＭＰＬＩＮＧ ＣＯＮＶＥＲＴＥＲＳ」に関連する。なおこの文献は、その全体において参照により本明細書に組み込まれている。本特許出願は、前述の仮出願の３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）下での利益を主張する。
この特許出願は、米国仮出願第６３／４９０，３３６号（２０２３年３月１５日に出願）、本発明者らの名前で、発明の名称「Ａ ＣＨＡＲＧＥ ＤＯＭＡＩＮ ＡＰＰＲＯＡＣＨ ＴＯ ＯＶＥＲＳＡＭＰＬＩＮＧ ＣＯＮＶＥＲＴＥＲＳ」に関連する。なおこの文献は、その全体において参照により本明細書に組み込まれている。本特許出願は、前述の仮出願の３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）下での利益を主張する。
【0002】
本出願は全般的に、オーバーサンプリングコンバータに関し、より具体的には、電荷ドメインコンポーネントを使用するオーバーサンプリングコンバータに関する。
【背景技術】
【0003】
オーバーサンプリングコンバータは、アナログ信号をサンプリングしてデジタル化する。オーバーサンプリングコンバータの多くの実施態様がある。しかし一般的に、量子化器の出力はアナログ信号に変換され、入力アナログ信号から減算され、その後、結果が積分されて、次の減算のために量子化器を作動させるために使用される。画像センサーなどのある特定の分野では、電荷を効果的に収集、操作、および移動することができるデバイスが作成されてきたが、これまでは、画像センサーのような特定のデバイスでのみ使用されてきた。オーバーサンプリングコンバータはこれまで、トランジスタを使用して構築されてきたが、ここでは、トランジスタを使用する代わりに一般的なオーバーサンプリングコンバータ機能を実装するために、画像処理により一般的に関連するコンポーネント（すなわち、電荷ドメイン）を使用することを教示する。この利点は、ピクセル（ピン留めフォトダイオード）などのデバイスに直接結合できること、トランジスタベースの実施態様と比較して信号対雑音比の向上を達成できること、トランジスタベースの実施態様と比較して変換タスクを実行するために必要な性能および電力を向上できることである。
【発明の概要】
【課題を解決するための手段】
【0004】
一実施形態によれば、電荷結合結合器が開示される。電荷結合結合器には、入力電荷の供給源が提供される。出力メモリノードが提供される。減算メモリノードが提供される。３つの要素、すなわちｉ）上げ下げ可能な障壁、ｉｉ）やはり上げ下げ可能であり、下げたときにその電位が上記障壁よりも低いノッチ、およびｉｉｉ）下げられない固定障壁からなるノッチ転送ゲートが提供される。このノッチ転送ゲートは、インプラントおよび複合ゲートを第１および第２の要素上で使用して、その機能に必要な電位を実現してもよいし、または別個の制御されたゲートを、ノッチ転送ゲートの第１および第２の要素のそれぞれ上で使用して、上記機能を制御してもよい。結合器では、ノッチ転送ゲートが、入力電荷の供給源と出力メモリノードとの間に結合される。第２のノッチ転送ゲートが、減算メモリノードと出力メモリノードとの間に結合される。ノッチ転送ゲートそれぞれのノッチレベルは、プログラム可能な量の電荷を追加または除去するために、ノッチ深さに従ってプログラムしてもよい。たとえば、本明細書でさらに教示するように、２キャパシタ電荷増倍器を使用してノッチ深さをプログラムし、追加または除去すべき電荷の量を設定することができる。信号が２つの転送ゲートの一方または他方に結合されて、出力メモリノードに電荷を追加するかまたは電荷を除去する。
【0005】
一実施形態によれば、オーバーサンプリングコンバータが開示される。オーバーサンプリングコンバータは入力電荷の供給源を有する。結合器は入力電荷を受け取り、量子化器出力信号に従って入力電荷に電荷を追加または除去する。１つ以上の結合器および１つ以上の電荷ドメインシフトレジスタによって実現されるノイズ伝達関数が提供され、上記第１の結合器に結合される。量子化器が上記ノイズ伝達関数出力に結合され、次のサイクル中に電荷を追加または除去するか否かを決定するために上記第１の結合器に結合される量子化器出力信号を生成する。有線デバイスおよび電荷結合シフトレジスタを上記Ｈ（ｚ）内で使用して、以前のサイクルの電荷値を保存できるようにしてもよいし、または入力結合器がその出力の２つ以上のコピーを作成して、それらをＨ（ｚ）の１つ以上の電荷ドメインシフトレジスタ内にシフトすることができる。より具体的には、シグマデルタコンバータを、電荷ドメインコンポーネント、たとえば、結合器、電荷ドメインシフトレジスタ、および電荷ドメイン量子化器、および高利得駆動デバイスを使用して実装する。第１の結合器のノッチ深さは、本明細書でさらに教示するように、２キャパシタ電荷増倍器によってプログラムしてもよい。キャパシタ増倍器を使用して、＋Ｑｒｅｆ／２または－Ｑｒｅｆ／２に従って結合器のノッチゲート深さを設定して、入力電荷から差し引かれ得るようにする。遅延積分器などの離散時間遅延フィルターを、シフトレジスタおよび他の結合器に、以前の遅延フィルター出力電荷を第１の結合器（減算器として使用）の現在のサイクルデルタ出力に加算させることによって形成する。量子化器を、高さが閾値に対応する障壁を確立することによって形成する。これは、２キャパシタ増倍器がノッチ深さの代わりに障壁高さを制御することによっても（端子を逆にすることによって）確立することができる。遅延フィルター出力電荷が障壁高さを超えた場合、サイリスタのような高利得アクチュエータが、第１の結合器の転送ゲートのうちの一方のゲートを作動させ、そうでない場合は他方を作動させる。これにより、次のデルタ演算中に入力電荷に電荷を加算するかまたは電荷を減算する。入力電荷を破壊することなく、それから差し引くことを可能にするために、有線デバイスを使用してレプリカを作成してもよいし、または代替的に、電荷ドメインシフトレジスタが入力値の複数のコピーを作成して、それを各サイクルによって結合器に提供することができる。同様のレプリケーションを、第１の結合器の出力からまたはシフトレジスタ内で行って、以前のサイクル値を遅延フィルター機能に利用できるようにすることができる。
【0006】
一実施形態によれば、シングルトランジスタ増倍器（ＳＴＭ）ＭＡＣの入力上に蓄積する電荷の精度を高める方法が開示される。この考えは、電荷移動デバイスの大きさに応じて１つ以上のシグマデルタコンバータ（電荷入力ごとに１つ）を使用し、ＳＴＭ出力を入力ｕ（ｎ）と比較することである。入力ｕ（ｎ）はパルスとして供給することができ、誤差は、入力パルスとＳＴＭによって形成されたパルスとの間の差である。代替的に、ＳＴＭの出力を使用して、ノッチ転送ゲートにおけるノッチ深さを設定することができる。ノッチ深さを、入力電荷として供給されるｕ（ｎ）から差し引くことができる。電荷入力ごとに、オーバーサンプリングされたデジタル出力をＣＣＳＲ内に保存する。このようにして、すべての入力が較正されたら、入力電荷はＳＴＭゲートノードに結合することができる。
【0007】
一実施形態によれば、浮遊キャパシタを利用することによって電荷ドメイン内に電荷を導入する方法が開示される。本方法は以下、浮遊キャパシタをノッチ転送ゲートの第１の制御ゲートと第２の制御ゲートとの間に接続して、ノッチの深さを調整すること、および１サイクル中に浮遊キャパシタに電流源を供給することを含み、ノッチは、そのノッチ深さに従って他のサイクル中にメモリノード（ＭＮ）に電荷を転送する。したがって、メモリノード（ＭＮ）によって導入される電荷は、電流源によって導入される電荷に比例する。
【0008】
一実施形態によれば、ノッチ転送ゲートにおけるノッチの深さを制御する方法が開示される。この場合、２キャパシタ電荷増倍器回路を使用してノッチ深さ、したがってノッチゲートによって転送すべき電荷を制御する。回路は一対の直列キャパシタを有しており、一対の直列キャパシタは第１のキャパシタおよび第２のキャパシタを含み、第１のキャパシタは、第１の端子と、第２のキャパシタの第１の端子に結合された第２の端子とを有し、第１および第２のキャパシタは両方とも浮遊キャパシタである。第１の電流源が、第１のキャパシタの第１の端子に結合されており、第１の電流源は電荷入力を提供する。第１のスイッチが、接地と、第１のキャパシタの第１の端子とに結合されている。第２の電流源が、第１のキャパシタの第２の端子と、第２のキャパシタの第１の端子とに結合されている。第２のスイッチが、第２の電流源と接地とに結合されている。第３の電流源が、第２のキャパシタの第２の端子に結合されている。第３のスイッチが、第３の電流源と接地とに結合されている。コンパレータとして機能する共通ソース自然ＭＯＳＦＥＴ（Ｖｔｈ＝０でスイッチする）が設けられている。そのゲート端子は、第１のキャパシタの第２の端子と、第２のキャパシタの第１の端子とに結合され、ドレイン端子は、能動負荷と、第２および第３の電流源のアクチュエータとに結合され、ソース端子は接地に結合されている。共通ソースＭＯＳＦＥＴは、能動負荷と組み合わせて０Ｖ付近でコンパレータとして機能し、出力が０Ｖを下回った場合に第２および第３の電流源に電荷を提供させる。実際には、トリップポイントが０Ｖにある自然ＭＯＳＦＥＴに依存するのではなく、３つのスイッチすべてを閉じてキャパシタを放電する初期サイクルを追加し、次いで第２および第３のスイッチを解放して、電流源コンパレータが第２の電流源のみ（第３ではなく）を作動させる。これにより、ＣＤＳ方式でコンパレータスイッチポイントに負の負荷がかかり第１のキャパシタへといく。トリップポイントがロードされると、あたかも自然ＭＯＳＦＥＴであるかのように動作することができる。この説明では、簡単にするために、Ｖｔｈ＝０の例えを続ける。第１のサイクル中、第２のスイッチが閉じ、他のすべてのスイッチが開いた状態で、第１の電流源を使用して第１のキャパシタに電荷が追加される。第２のサイクルでは、第１の電流源はターンオフされ、第１のスイッチはターンオンされる。これにより、共通ソースＭＯＳＦＥＴゲートが０Ｖ未満の値に押され、共通ソースＭＯＳＦＥＴゲートが０Ｖに戻るまで第２および第３の電流源がターンオンされ、第２および第３の電流源をターンオフすることによって電荷が停止する。第２の電流源対第３の電流源の比率を制御することによって、電荷被乗数をプログラムすることができる。３つのスイッチすべてを使用することによって、キャパシタを放電することができる。２キャパシタを接続する端子をノッチ転送ゲートにおける第１のゲートに接続し、第２のキャパシタの第２の端子をノッチ転送ゲートの第２のゲートに接続することにより、２キャパシタ電荷増倍器を使用してノッチゲートの深さをプログラムすることができる。
【0009】
一実施形態によれば、シグマデルタコンバータが開示される。シグマデルタコンバータは、２キャパシタ電荷増倍器および新規のスイッチングを使用して、アナログデジタル変換オーバーサンプリング機能を実施する。第１のキャパシタＣ１、第２の端子、加算ノードが、２レベル電荷ベースの量子化器の出力と第２の接地スイッチＳＷ２とに結合される。量子化器は、量子化器コンパレータ、ラッチ、および電流パルス発生器を構成し、以前のシグマデルタサイクル遅延フィルター出力値に基づいて、加算ノードにＱｒｅｆ／２を加算または減算することの一方を可能にする。Ｃ１の第１の端子は、接地スイッチＳＷ１、および第１の電流源Ｉｓｒｃ１またはトランスコンダクターＧＭ１のうちのいずれか１つに結合される。第１のキャパシタＣ１は、以前のサイクル遅延フィルター出力を保持し、遅延フィルターは信号（ＳＴＦ）を通過させ、ノイズ（ＮＴＦ）をブロックする。例としては、離散遅延積分器がある。第１のサイクル中、すでにＣ１にある以前のシグマデルタサイクルからの遅延フィルター電荷の出力に、ＳＷ２が閉じた状態で上記Ｉｓｒｃ１によって、または代替的に、たとえばＦＤ電位に応答してＧＭ１によって、入力電荷が追加される。第２のサイクル中、ＳＷ２が開き、ＳＷ１が閉じている。次いで、２レベル量子化器のパルス発生器が有効になり、以前のシグマデルタサイクル（ラッチによって保持される）からの遅延積分器出力の値に応じて、＋Ｑｒｅｆ／２または－Ｑｒｅｆ２に対応する電荷を加算または減算することの一方を行う。第３のサイクル中、コンパレータとして機能する能動負荷を備えた差動コンパレータまたは自然（０Ｖ付近）共通ソースＭＯＳＦＥＴが有効になり、上記第２のキャパシタＣ２の第２の端子に結合された電流源Ｉｓｒｃ３をターンオンする。これにより、上記第１のキャパシタＣ１上の電荷をキャンセルする（この時点で、上記共通ソースコンパレータ入力は０Ｖに戻る）。この電荷は、直列接続したＣ１およびＣ２を通して充電され、デルタおよびシグマ演算を生成して、遅延フィルター出力をＣ２上に残す。次いで、ＳＷ２が閉じられ、Ｃ２上の電圧または電荷のいずれかが量子化器コンパレータによって使用されて、現在のサイクル量子化器出力値がラッチされ、それを次のシグマデルタサイクルでの量子化器結果として使用する。次いで、ＳＷ２が開かれ、ＳＷ３が閉じて、Ｉｓｒｃ１が有効になり、Ｃ２内の電荷がＣ１に、次のシグマデルタサイクルに対する遅延積分器出力として転送される。量子化器コンパレータ出力は、オーバーサンプリングされたデジタル値も表し、これは、後でフィルタリングするためにシフトレジスタ内に保存される。上述の説明では、説明を簡単にするために自然ＭＯＳＦＥＴを使用することを示唆したが、実際には、自然ＭＯＳＦＥＴのトリップポイントは依然として変化するため、自然かどうかには関係なく、共通ソースコンパレータのトリップポイントを、さらなるＣＤＳサイクル中にＣ１内に保存する方が良い。こうするために、Ｉｓｒｃ２を導入する。ＣＤＳサイクルはいかなる他の動作の前にも行われ、各シグマデルタマルチサイクルオーバーサンプリング動作中に繰り返されない。この場合は、Ｉｓｒｃ３は無効になり、能動負荷Ｉｌｏａｄを備えた共通ソースコンパレータが、代わりにＩｓｒｃ２を作動させる。最初に、ＳＷ３をターンオンし、ＳＷ２およびＳＷ１をターンオンして、Ｃ１およびＣ２を放電する。次いで、ＳＷ２およびＳＷ３を解放して、Ｉｓｒｃ２を有効にする。Ｉｓｒｃ２は、共通ソースＭＯＳＦＥＴのスイッチポイントに到達するまで、Ｃ１の第２の端子を充電する。次いで、ＳＷ１が開き、スイッチポイントに関連する電荷がＣ１上に留まり、マルチサイクルシグマデルタオーバーサンプリング動作の間、スイッチポイントオフセットが保存される。代替的に、共通ソースコンパレータを差動コンパレータに置き換えることができ得る。共通ソースコンパレータのトリップポインを考慮するこのＣＤＳ法を使用する場合、量子化器コンパレータは、量子化器出力を選択するときに、共通ソースコンパレータのトリップポイントも考慮する必要がある。これは、遅延積分器出力がＣ２内に保存されるときに、Ｃ２がこのオフセットをロードしていたからである。これは、量子化器の基準レベルと直列の共通ソースＭＯＳＦＥＴと同じ形状の直列ダイオード接続ＭＯＳＦＥＴを使用し、ＭＯＳＦＥＴに適切なマッチング手順を考慮することによって、達成することができる。
【0010】
本出願を以下の図面に対してさらに詳述する。これらの図は、本発明の範囲を限定することは意図しておらず、むしろその特定の属性を示すものである。
【図面の簡単な説明】
【0011】
【図1】本出願の一態様による、３つの認識されたドメイン、すなわちｉ）ピン留めフォトダイオード、電荷ドメインシフトレジスタ、フローティングディフュージョン、メモリノード、ノッチゲートなどの電荷ドメイン、ｉｉ）それらのＶ－Ｉ特性を使用するトランジスタベースの回路のアナログドメイン、およびｉｉｉ）スイッチとしてトランジスタを使用するデジタルドメインを例示する図である。
【図2】本発明の一態様による、フリップフロップを使用する典型的なシフトレジスタの図である。
【図3】本発明の一態様による、ドメインにおいてトランジスタを使用する典型的なフリップフロップの図である。
【図4A】本出願の一態様による、電荷ドメインにおける典型的なシフトレジスタの断面図である。
【図5】本出願の一態様による、電荷ドメインにおける典型的な２次元シフトレジスタの平面図である。
【図6】本出願の一態様による、典型的なシリアルインシリアルアウト（ＳＩＳＯ）有線シフトレジスタ（電荷値を複製するために本明細書では「有線デバイス」とも言う）のブロック図である。
【図7】本出願の一態様による、典型的な一次シグマデルタオーバーサンプリングコンバータのブロック図である。
【図8A】本出願の一態様による、Ｈ（ｚ）フィルター、量子化器、ＤＡＣ、２つの加算器、およびフィードバックを含むシグマデルタコンバータに関連する第２のブロック図である。
【図9】本出願の一態様による、二次ＮＴＦシグマデルタオーバーサンプリングフィードバック構造を示す図である。
【図10A】本出願の一態様による、複数の方向（ページ内またはページ外）から電荷を受け取り、それを、２つの別個のノッチゲートを使用して中央のメモリノード（ＭＮ）に追加またはそこから除去することができる結合器を例示する図である。
【図11】本出願の一態様による、入力電荷を受け取ることによって動作する典型的な量子化器を例示する図であり、入力電荷は内蔵の障壁高さより小さいかまたは大きいため、出力メモリノードに電荷が流出するか、または出力メモリノード内に電荷が流出しない図である。
【図12】本出願の一態様による、典型的なＣＣＳＲ入力シグマデルタＡＤＣを例示する図である。
【図13】本出願の一態様による、典型的な有線デバイス入力シグマデルタＡＤＣの図である。
【図14A】本出願の一態様による、結合器を使用する代わりにＣＣＳＲにおいて電荷を設定する典型的な方法を示す図である。
【図14B】本出願の一態様による、結合器を使用する代わりにＣＣＳＲにおいて電荷を設定する典型的な方法を示す図である。
【図14C】本出願の一態様による、結合器を使用する代わりにＣＣＳＲにおいて電荷を設定する典型的な方法を示す図である。
【図15】本出願の一態様による、ＣＣＳＲの典型的な技術コンピューター支援設計（ＴＣＡＤ）シミュレーションを示す図であり、１４ｎｍの特徴部サイズで１ＧＨｚにおいて動作できることを例示する図である。
【図16】本出願の一態様による、典型的なシグマデルタＭＡＣ（積和演算回路）を示す図である。
【図17】本出願の一態様による、電荷ドメインデバイスおよび回路上の典型的なＭＩＭキャパシタを示す図である。
【図18】本出願の一態様による、典型的なＶＩＡキャパシタを示す図である。
【図19】本出願の一態様による、相関電荷を電荷ドメイン構造内に導入する典型的な回路を示す図である。
【図20】本出願の一態様による、典型的なハイブリッドシグマデルタ回路を示す図である。
【図21】本出願の一態様による、典型的な２キャパシタ電荷増倍器を示す図である。
【発明を実施するための形態】
【0012】
添付図面に関連して以下で述べる説明は、本開示の現時点で好ましい実施形態の説明として意図しており、本開示を構築および／または利用できる唯一の形態を表すことは意図していない。この説明は、例示した実施形態に関連して本開示を構築および動作させるための機能およびステップの順序について述べる。しかし、同じまたは同等の機能および順序が、本開示の趣旨および範囲内に包含されることがやはり意図される異なる実施形態によって達成できることを理解されたい。
【0013】
電気回路では、３つの認識されたドメインが存在する場合がある。図１を参照して、３つの認識されたドメインを、各ドメイン間に位置する境界とともに示し得る。３つの認識されたドメインは、電荷ドメイン１、アナログドメイン２、およびデジタルドメイン３であり得る。一実施形態によれば、電荷ドメイン１は、電荷結合シフトレジスタ（ＣＣＳＲ）、ピン留めフォトダイオード（ＰＰＤ）、フローティングディフュージョン、およびフィルアンドスピル技術を使用して電荷を転送する転送ゲートなどのピクセルおよびコンポーネントの世界として規定され得る。アナログドメイン２は、電流および電圧特性に基づいて使用されるトランジスタのドメインとして、またはトランジスタが、デジタル機能を生成するデジタルゲートにおけるスイッチとして使用されるドメイン３として規定され得る。
【0014】
図２および３を参照して、デジタル実施態様の例を示す。図２に、フリップフロップ１０を使用したデジタルシフトレジスタ実施態様の概観を示す。図３に、トランジスタ１２を使用したフリップフロップ１０のデジタル実施態様に対するトランジスタの詳細を示す。
【0015】
図４Ａを参照して、電荷ドメインにおけるシフトレジスタ１４を示し得る。シフトレジスタ１４は、図２と同様の機能を実行し得るが、それは電荷ドメインにおいて行われる。電荷ドメインにおけるデジタルゲート、増幅器、積分器、量子化器、結合器、および減算器を含む多くのアナログドメイン機能を複製することが可能であり得る。そうすることの利点としては、限定されないが、ノイズの低減、実行の高速化、および電荷データを生成するピクセルまたはＭＥＭデバイス（たとえば、ＭＥＭマイクロフォン、位置決め装置など）などの電荷ドメインデバイスから収集した電荷に直接結合する能力を挙げることができる。
【0016】
図４Ａ～４Ｂを参照して、電荷ドメインにおけるシフトレジスタ１４の動作について説明し得る。本実施形態では、シフトレジスタ１４は、４つのゲートｐ１～ｐ４および４つのメモリノードＭＮ１～ＭＮ４を有していてもよく、各メモリノードは、対応するゲートの下に配置される。この場合入力ダイオード（ＩＤ）が入力電荷を供給する。
【0017】
第１のサイクルにおいて、ｐ２電位およびｐ１電位（ゲートの下のシリコン内）を下げると、ｐ２のＭＮ２と電荷を共有することができる。次いで、ｐ１を上げると、ｐ２をＩＤから切り離すことができ、ｐ２は電荷レベルＩＤを含む。ステップ３において、ｐ２を下げたままでｐ３を下げることができ、ＭＮ２とＭＮ３との間で電荷が共有される。次いでｐ２を持ち上げると、ｐ２の下のＭＮ２内の電荷がｐ３の下のＭＮ３内にあふれ出る。こうして、電荷がｐ２の下のＭＮ２からｐ３の下のＭＮ３にシフトされ、電荷結合シフトレジスタ動作が例示される。
【0018】
図４におけるシフトレジスタ１４は、制御ゲートにおける上部から見下した図５に示し得るように、多次元シフトレジスタ１６に拡張してもよい。この実施形態では、電荷は複数の方向に移動し得る。一実施形態によれば、シフトレジスタ１６を水平方向に埋め、次いでそのシフトレジスタ全体を垂直方向（下方）に平行シフトすることができる。言い換えれば、シフトレジスタ１６において、列を埋めてもよく、次いでその列がその中身を並列な列内にシフトしてもよい。これによって、局所的な電荷メモリが生成され得る。埋め込み電荷結合素子（ＣＣＤ）構造を使用することによって、非常に高い電荷転送効率（ＣＴＥ）で、すなわち多くの電子を失うことなく、電荷を移動することが可能であり得る。図５において、電荷が複数の方向に移動し得ることを示しているため、多くのＭＮを含み得る２次元の電荷結合シフトレジスタ（ＣＣＳＲ）が作成される（すなわち、電荷ドメインメモリになる）。
【0019】
図５におけるシフトレジスタ１６並びに他の電荷ドメイン回路は、連続チャネルに依存しているため、距離を越えて電圧モードデバイスに結合する難しさがあり得る。この問題を打開するために、図６に示すような有線デバイスを利用することが可能であり得る。図６に示す実施形態では、シリアルインシリアルアウト（ＳＩＳＯ）有線シフトレジスタ１８を示し得る。
【0020】
シフトレジスタ１８において、特定のゲートｐｎ（ダイオード）の下の電荷は、ゲートｐｎ（ダイオード）の下の電荷を再現し、下流のデバイスに対する入力ダイオード（ＩＤ）として作用するワイヤによって他の場所に転送され得る。この構造の利点は、端子が互いに接続されている２つのダイオードのうちの第１のダイオードに電荷を移動でき、第２のダイオードの下の電荷が一致してコピーを表し、次いでそのコピーを下流のＭＮを充電することに使用できることである。このようにして、入力ＭＮは上記第１のダイオードに結合され得て、その出力は、上記第２のダイオードに結合された下流のＭＮ内にあふれ出る場合がある。このようにして、たとえば電荷ドメインシグマデルタコンバータへの入力として使用する場合に破壊されない入力電荷の供給源が得られる。
【0021】
図６において、シフトレジスタ１８は、有線デバイス２０を使用して、異なるＭＮから電荷情報をコピーし、次いで有線デバイス２０を使用して、あるＭＮから他のＭＮへジャンプすることを可能にし得る。この場合、有線デバイス２０を使用して電荷を最終ＭＮ内にシフトできれば、それが結合されているＭＮ上に正確に同じレプリカ電荷を作成し得る。有線デバイス２０の下で完全に充電されたＭＮは、以前の転送の結果であると理解される。これらの有線デバイス２０により、シグマデルタコンバータにおけるｕ（ｎ）などの再利用のための既知の電荷のＩＤを作成することができる。また、電荷ドメイン回路の出力を金属とジャンパー設定して、シリコンの他の部分にある１つ以上の他の電荷ドメイン回路にＩＤとして結合し得るようにすることができ得る。
【0022】
図７および８を参照して、一次シグマデルタ構造２２を示し得る。ループ伝達関数を、Ｙ（ｚ）＝ＳＴＦ（ｚ）Ｕ（ｚ）＋ＮＴＦ（ｚ）＊Ｅ（ｚ）として規定してもよい。ここで、ＳＴＦは信号伝達関数であり、ＮＴＦはノイズ伝達関数である。ＳＴＦ（ｚ）＝Ｙ（ｚ）／Ｕ（ｚ）＝Ｈ（ｚ）／（１＋Ｈ（ｚ））およびＮｔｆ（ｚ）＝Ｙ（ｚ）／Ｅ（ｚ）＝１／（１＋Ｈ（ｚ））信号を転送して、遅延フィルター２４（！！！これは図ではラベル付けされていない！！！）を使用して量子化誤差をフィルタリングすることが望まれる場合がある。シグマデルタ構造２２入力を受け取り、それを、平均化できる多くの量子化器出力値（オーバーサンプリングされた）によって正確に表し得る。たとえば、それを一連の＋Ｑｒｅｆおよび－Ｑｒｅｆパルスによって表すことができる。Ｑｒｅｆの値が規定されている場合、デジタルベクトルを使用して＋Ｑｒｅｆおよび－Ｑｒｅｆの数を、デジタルビットパターンに従って保存することができる（１は＋Ｑｒｅｆであり、０は－Ｑｒｅｆである）。このように、適切な数の混合された＋Ｑｒｅｆおよび－Ｑｒｅｆ入力を平均化することによってアナログ値を再現できるオーバーサンプリングされたベクトルを保存することができる。この実施態様の威力は、量子化された出力をアナログ値に変換すること（ＤＡＣ）から来ており、このアナログ値を元の入力値から減算して誤差を作成してもよく、これを誤差フィードバック方式で高利得ＮＴＦｉｎに入力する。
【0023】
図７において、１ビット量子化器２２Ａを使用して、量子化器に関連する電荷を、固定電荷として入力から単純に減算または加算してもよい。この量子化誤差は、ｄｃ（ｚ＝１）にゼロを置くことによってハイパスフィルタリングすることができる。ループでは、フィルターＨ（ｚ）＝１／（ｚ－１）または遅延積分器を実装してもよい。これは、入力の出力から出力ＤＡＣ値を引いた値をサイクルだけ遅らせ、それを現在の値に加算することによって実装される。
【0024】
図９を参照して、二次ＮＴＦシグマデルタオーバーサンプリングフィードバック構造２４を示し得る。ブロック図および詳細を図８Ａおよび８Ｂに示す。二次ＮＴＦシグマデルタオーバーサンプリングフィードバック構造２４は、第２の遅延積分器をカスケード接続することによって実装される高次ＮＴＦを備えた改善された実施態様を示す。あらゆる種類の異なるフィルターおよびＭＥＳＨのような並列方式などを用いて、ＮＴＦおよびＳＴＦの性能を向上させるための多くの方式が存在し得る。これらの方式はすべて、本明細書で教示した手段を使用して実装し得る。高次の量子化器を、ＭＮ間に複数の障壁を備えた量子化器構造を利用すること、および電荷全体が異なる障壁間であふれ出るときに電荷を受け取るビンに応答するサイリスタなど、各ＭＮに結合された活性化された高利得デバイスによって異なるＱ電荷値を調整することによって実装できる。代替的に、結合器を使用して実施される結合器および電荷ドメインデジタルゲートを、障壁およびノッチ、またはトランジスタベースのゲートとのハイブリッド構造とともに使用し得る。
【0025】
図１０Ａ～１０Ｂを参照して、結合器２６の動作を開示し得る。結合器２６は、多入力経路に電荷を加算または減算することができる。実施形態によれば、結合器２６は、隣接するＭＮから通常の電荷結合シフトレジスタ方式で電荷を受け取り、次いで、水平方向または図のページ内などの他の方向（すなわち、他の隣接するＭＮから）に電荷を追加または電荷を除去することができる。電荷の転送の制御を助けるために、結合器２６を、図１０に示すように、追加のインプラント、たとえば、第１の要素の低下可能な障壁におけるスペーサ、第２の要素（ノッチ）におけるｎ＋、および第３の要素（固定障壁）におけるｐ＋インプラントを含むノッチ転送ゲートを用いて構築してもよい。代替的に、ゲートを分割して、第１の要素およびノッチがそれぞれ、その独自のゲートによって制御されるようにしてもよい。なお、この場合、次いで、その下にｎ＋インプラントを有する必要はないが、ｎ＋が存在する状態で形成することもできる。ゲートを分離し、２キャパシタ電荷増倍器を使用することによって、低くするための障壁とノッチとの間のデルタを、本明細書で教示するようにプログラムしてもよい。一実施形態によれば、従来のＣＣＳＲ技術を使用するか、または転送された電荷の大きさをより良好に制御するために１つ以上のサイクルにわたってより少量の電荷を転送し得る小さいノッチを形成することのいずれかによって、複数の方向から電荷を受け取り、ＭＮに電荷を追加または除去することができる。ノッチの高さの制御をさらに可能にする技術を教示し得る。
【0026】
この場合、障壁の左側に電荷が存在すると仮定した場合、左側の転送ゲートが高いと、電荷はブロックされる。転送ゲートが障壁を下げた場合、図１０Ｂの第２のレベルに示したような状況が見られる。ここでは、第１の要素が入力ＭＮのレベルまで下げられ、電位が入力ＭＮのレベルよりも低いノッチが電荷で満たされる。障壁およびノッチを同時に高くした場合、ノッチが電荷を含み、そのノッチに電荷が蓄積されることになり得る。共有ゲート電圧をさらに増加させた場合、図１０の３行目に示したように、ノッチ電荷が隣接するＭＮ内にあふれ出る。中央のＭＮの右側に同様の構造がある場合、ＭＮ電荷蓄積ウェルからノッチ電荷を良好に転送することができる。このようにして、図１０Ｂのように電荷を追加または除去することができる。ノッチを制御することによって、既知の電荷を１サイクルまたは複数のサイクルにわたって非常に正確に転送し得る。
【0027】
オーバーサンプリングコンバータを実装するためには、量子化器が必要となり得る。図１１に、入力電荷を受け取ることによって動作する量子化器２８を例示する。そこで入力電荷は、内蔵の障壁高さより小さいかまたは大きい。障壁より小さい場合、出力ＭＮに結合された高利得デバイスまたは正帰還デバイスはトリガーされない。他方で、電荷が障壁高さを超えた場合、電荷は障壁を越えてあふれ出し、次いでシリコン制御整流器（ＳＣＲ）などの高利得デバイスが点火し得る。
【0028】
一実施形態によれば、量子化器２８は障壁をＱレベルの５０％に維持する（障壁高さは、量子化器の決定のためのＱ値の５０％に従って選択される）。高利得構造を導入してもよい。この場合、電荷が５０％障壁を越えてあふれ出た場合にトリガーが作動するサイリスタまたはＳＣＲである。図１１の量子化器２８の左側に入ってくる電荷が５０％を下回る場合、電荷はあふれ出ず、ＳＣＲはトリガーされない。電荷が５０％を越えた場合、電荷はＳＣＲを点火する。ＳＣＲ出力は、サイリスタがトリガーされていない場合は、各サイクルで入力結合器により電荷を除去するノッチ転送ゲートを作動させる回路に結合することができ、またはサイリスタがトリガーされている場合は、各サイクルで電荷を追加するノッチ転送ゲートを作動させる。入力がｕ（ｎ）で、量子化器が選択のＱｒｅｆ／２を加算または減算する場合、シングルビット量子化器であるので、図７および８に示すような量子化器およびＤＡＣ動作を有する。
【0029】
量子化器２８は、電荷ドメインオーバーサンプリング（シグマデルタ）コンバータの一部であってもよい。ある場合では、入力情報はＰＰＤから来る場合があるが、入力ダイオード（ＩＤ）、電荷結合ＭＮ、または有線デバイスＭＮレプリカから来ることも同じように簡単であり得る。図１２において、コピーが量子化器によって破壊されても、以前のサイクル値を遅延積分器に利用できるようにすることによって、電荷結合シフトレジスタを利用してオーバーサンプリング要件を満たすのに十分な入力のコピーを作ってもよい。代替案として、入力ＣＣＳＲに対する積分および充填時間は、サンプルが同じであるような複数の積分中にＰＰＤが認識する光の物理的変化と比較して非常に短くあり得ると仮定してもよい。
【0030】
図１２に、一次シグマデルタコンバータ３０を例示する。ここでは、ＰＰＤ入力が、２ＤのＣＣＳＲ２０メモリに供給されて多入力サンプル（ｕ（ｎ））が作成され、そして次に、結合器（シグマデルタのデルタ部分）に供給される。第２の結合器には、第１の結合器デルタ出力が供給され、第２の結合器は、第２の結合器の以前の出力を保存する他のＣＣＳＲに結合される。他のＣＣＳＲは、遅延フィルター（シグマデルタのシグマ部分、この場合は遅延積分器）を実装するために第２の結合器にさらに供給される。遅延フィルターの出力は量子化器に結合され、量子化器の出力は、図１１で説明するようにＳＣＲに結合することができる。量子化器の出力は、入力結合器（デルタ機能）の方向（電荷の加算または減算）を設定するために、さらに使用することができる。
【0031】
図１３に、一次シグマデルタコンバータ３２を例示する。ここでは、ＰＰＤ入力が、マルチサイクルオーバーサンプリングに対する入力として使用し得るレプリカを作成するために使用される有線デバイスに供給される（ここで、量子化器／ＤＡＣ出力を減算するための入力電荷の複数のコピーが必要である）。
【0032】
図１３において、入力を複数回コピーするのではなくて、図６に例示したように有線レプリカデバイスを使用して１回コピーしてもよい。有線デバイスを使用して、第１のワイヤの下のＭＮにＰＰＤ値を入れるだけで済み、次いで、接続された有線ＭＮが残りのＣＣＳＲに対するＩＤになるか、またはＣＣＳＲを完全に除去することができる。レプリケータまたはＣＣＳＲとして有線デバイスを使用することなく入力電荷を直接結合して、複数のコピーを作成し、デルタ結合器を提供した場合、入力電荷は、第１の結合器によって受け入れられた第１のサイクルにおいて破壊され、それ以降はサンプルをカバーできなくなる。
【0033】
図１２および１３において、入力は、入力電荷の複数のコピーを作成するためにＣＣＳＲに結合されるか、または入力電荷のレプリカを作成するために有線デバイスに結合される。ここで、結合器は、量子化器の決定に応じて量子化器値（Ｑｒｅｆ／２または－Ｑｒｅｆ／２）を減算し、その数値に、遅延フィルター出力電荷から以前の遅延値を追加する。これは、前述した結合器に対する技術を使用して行われ、ｚ＾－１に関連付けられる全体の遅延が、Ｈ（ｚ）フィルターに関連付けられる適切な期間を表す限り、減算とそれに続く加算を１つ以上の小さなサイクルにおいて行うことができる。１サイクルにおいて行う方が良い。次いで、ＣＣＳＲを使用して遅延フィルター出力結果を遅延させてもよく、たとえば、有線デバイスを使用して、遅延フィルター出力のレプリカコピーを作成し、次のサイクルにおいて結合器にラップアラウンドできるようにすることができる。有線レプリカをＭＮに結合して、そのコピーを作成し、遅延フィルターによって次のサイクルで使用できるようにしてもよいし、またはＣＣＳＲを使用することができる。量子化器出力に結合された回路を出力値として使用してもよく、値はデジタル表現として保存される。この図において、図を簡単に保つために、第２の結合器または量子化器のいずれかに転送するための遅延フィルター出力を複製する詳細は示していない。
【0034】
電荷ドメインにおける課題の１つは、ＰＰＤなどの集光源以外の供給源から電荷を導入することである。図１４Ａ～１４Ｃに、結合器の代わりにＣＣＳＲにおいて電荷を設定するために使用し得る技術を例示する。この場合、時間とともに較正された障壁を通る漏れに依存する。図１４Ａ～１４Ｃにおいて、本方法は、障壁を横切る逆漏れに依存する。そこでは障壁を横切る電子流量は計算できるため、残留電荷は時間依存になる。ＤＡＣを使用および較正して正確な電荷レベルを提供することができ、この電荷は、２キャパシタ電荷増倍器によって、ノッチまたは障壁レベルを形成するためのその基本単位としてさらに使用することができる。代替的に、較正は、２キャパシタ電荷増倍器によって後続のＭＮに結合された障壁に適用されるノッチを形成し、ノッチ深さが増加するにつれて電荷が障壁を超えたら出力上でＳＣＲをトリガーすることによって、達成することができる。これにより、ノッチ電荷が障壁高さに関連付けられる。
【0035】
図１５に、半導体プロセス技術およびデバイスを開発および最適化するための技術コンピューター支援設計（ＴＣＡＤ）シミュレーションを示す。ＴＣＡＤシミュレーションは、１４ｎｍの特徴部サイズで１ＧＨｚにおいて動作できることを例示するＣＣＳＲのものである。
【0036】
電流源の極性を変更して、ＰＷＭ信号ｐｈｉ＿ｉｎに従ってゲート電圧をポンプすることによって、図１６に図示したように固定ノッチ転送ゲートを使用して電荷を導入してもよいし、または前述したノッチゲートの第１および第２の要素の間でゲートを分割してもよい。ノッチの深さは、ノッチ高さと各サイクルで転送される電荷との間の相関係数を設定できるように、前述した２キャパシタ電荷増倍器を使用することによって調整してもよい。電荷は、単一のサイクルまたは複数のサイクルにおいて転送してもよい。外部キャパシタは、特に裏面照射（ＢＳＩ）プロセスにおいて、回路の上方にＭＩＭキャップまたはＶＩＡキャップとして製造できるため、シリコン領域を占有する必要がない。
【0037】
図１６に、各入力において複数の電荷ドメインシグマデルタコンバータ（図１２で説明したシグマデルタなど）を利用してＭＡＣの精度を高める手段を示し、それぞれ、シグマデルタデジタルオーバーサンプリング出力をその独自の２Ｄシフトレジスタ内に保存する。シグマデルタオーバーサンプリングサイクルごとに、入力パルスが繰り返され、ＳＴＭ出力パルスと比較される。この差を、本明細書で教示した技術のうちの１つを使用して電荷に変換して、メモリノード内に保存し、ＮＴＦへのデルタ出力／入力として使用する。より具体的には、ＳＴＭへの所与の重み入力に対する入力パルスと較正中のＳＴＭの出力パルスとを比較するシグマデルタコンバータに従って、デジタルオーバーサンプリングされたベクトルを生成する。各入力を１つずつ処理することによって、重みの大きさの変動を分離でき、オーバーサンプリングされた結果を、各入力に関連付けられた２Ｄシフトレジスタ（ベクトル）上に保存することができる。各ＳＴＭ重み入力に対するオーバーサンプリングされたベクトルを有したら、加算フェーズ中にオーバーサンプリングされた入力を、デジタルオーバーサンプリングされたベクトル情報によってゲートされた適切な電流の大きさを使用して、同時にまたは任意の組み合わせで導入して、各入力のその元の入力に対する精度を向上させることができる。
【0038】
また図１６では、ＳＴＭ ＭＡＣとその入力との間でシグマデルタフィードバックを使用してループを閉じるために電荷ドメイン技術を使用することも導入されている。この場合、米国特許第１１，０８７，０９９号および米国特許第１１，７５５，８５０号に開示されたシングルトランジスタ増倍器を使用する。なお、両文献とも、本出願と同じ譲受人に譲渡されており、参照により本明細書に組み込まれている。ＳＴＭ ＭＡＣは、ゲートが電荷の合計にも使用される能動負荷と協同してコンパレータとして機能する共通ソースＭＯＳＦＥＴに依存する。シングルトランジスタ増倍器（ＳＴＭ）では、大きさが重み値を表す電流源がゲートに結合され、入力値を表すパルスＰＷＭによって作動する。作動時間に電流の大きさを乗じたものが、第１のサイクル中にゲートに電荷を加算または減算する。第２のサイクルでは、電流源がゲートをその閾値に戻して、電荷の合計に比例したＰＷＭ出力を生成する。
【0039】
デルタ誤差を作成する代替的な方法として、ＳＴＭの出力によってゲートされる電流源を備えた２キャパシタ増倍器を使用するか、またはノッチゲートの制御ゲートを充電して、ノッチサイズを設定することによって結合器のＭＮ出力ノードに電荷を導入することができる。パルス幅から、シグマデルタによって使用する電荷に変換することができる。シグマデルタは、量子化器結果を加算または減算するために有線デバイスを通してその値を受け取ることができる。後でシグマデルタ出力電荷を複製するために、１つ有線デバイスを使用してもよいし、またはそれらの電荷を２ＤのＣＣＳＲに保存してもよい。すべてのシグマデルタ並列入力が、ＭＡＣパルス出力によって別個にループを閉じると、すべての２ＤのＣＣＳＲおよび任意の単純な電流源ゲート入力をすべて、ゲートに加算できるようになる可能性があり、入力電荷フェーズ中のシグマデルタ入力チャネルでの精度が向上する。その後、第２のフェーズでは、比例した電流源がゲートをその閾値に戻し、合計電荷全体を表す正確なパルス出力を提供する。ＳＴＭの加算ゲートノードに電流を導入または除去することは、結合器と上記加算ゲートに結合されたＭＮとを使用して、上記転送ゲートを作動させる固定周波数周期を使用して、ＭＮがＳＴＭ加算ゲートにさらに結合されることを使用して行えることに留意されたい。より具体的には、電荷移動デバイスの作成は、ノッチ転送ゲートのノッチゲート深さを設定し、次いでその転送ゲートによるＭＮへの電荷の転送の周波数を制御し、さらにそのＭＮ出力をＳＴＭ加算ノードに結合することによって可能になる。
【0040】
図１９に、ノッチ転送ゲートのノッチ深さを、電流源と、ノッチゲートの下げた端子となることが可能な第１の障壁とノッチ端子（通常、しかしいつもとは限らないが、その下にｎ＋インプラントを有する）との間に接続されたキャパシタとによって設定できるメカニズムを例示する。ノッチが設定されると、複数のサイクルポンプ動作における基本単位として使用できる固定電荷を関連づけて、比例した量の電荷を中央のＭＮノード内に移動した。本方法では、ハイブリッド構造３４を利用して、相関電荷を電荷ドメイン構造３６内に導入してもよい。単位電荷からその単位電荷の被乗数までの比率電荷をより良好に制御するために、２キャパシタ電荷増倍器を使用してもよい（３８）。ここで、Ｃ２が、前述したＣ１の代わりとなる。２キャパシタ電荷利得回路は、特許第ＵＳ９６９２３７６Ｂ２号「Ｃｏｎｔｒｏｌｌｅｄ ｓｗｉｔｃｈｅｄ ｃａｐａｃｉｔｏｒ ｃｏｅｆｆｉｃｉｅｎｔｓ」において最初に開示された。
【0041】
ハイブリッド構造３４は、一対の直列接続されたキャパシタＣＳを有する。一対のキャパシタは、第１のキャパシタＣ１および第２のキャパシタＣ２を含む。第１のキャパシタＣ１は、第１の端子および第２の端子を有する。第１のキャパシタＣ１の第２の端子は、第２のキャパシタＣ２の第１の端子に結合される。
【0042】
第１の電流源ＣＳ１を、第１のキャパシタＣ１の第１の端子に結合してもよく、第１の電流源は電荷入力を提供する。第１のスイッチＳＷ１を、接地と、第１のキャパシタＣ１の第１の端子とに結合してもよい。
【0043】
第２の電流源ＣＳ２を、第１のキャパシタＣ１の第２の端子、第２のキャパシタＣ２の第１の端子、および接地に結合してもよい。第２のスイッチＳＷ２を、Ｃ１の第２の端子およびＣ２の第１の端子から、接地に結合してもよい。第３の電流源ＣＳ３を、第２のキャパシタＣ２の第２の端子に結合してもよい。第３のスイッチＳＷ３を、第３の電流源ＣＳ３および接地に結合してもよい。
【0044】
能動負荷を備えたＭＯＳＦＥＴを、接地付近のコンパレータとして使用して（自然デバイス）、そのゲートが接地を下回り、ＳＷ１１が閉じているときに、ＣＳ２およびＣＳ３を作動させる。電流比のみを使用してキャパシタ間の電荷比を制御できる方法を理解するためには、以下を考慮されたい。最初に、ロードしたい電荷値に対応する継続時間、ＳＷ２およびＣＳ１をターンオンすることによって、電荷をロードする。その後、ＳＷ２をターンオフし、ＳＷ１をターンオンする。これにより、キャパシタ間のノードが負になり、ＣＳ２およびＣＳ３がターンオンする。ＣＳ３が両方のキャパシタを充電して、Ｃ１上に以前にロードされた電荷を放電する。その時点で、ＭＯＳＦＥＴのゲート上の電圧はゼロに戻り、ＣＳ２およびＣＳ３がターンオフする。ＣＳ２は、Ｃ１の充電に利用できる電流を減少させるが、Ｃ２は完全なＣＳ３を受け取ることに注目すると、電流の比率がＣ２上の電荷を制御することが分かる。なお、Ｃ２はノッチ転送ゲートの端子に結合されているため、それによって最小入力電荷を規定すると、その後に入力電荷の被乗数を制御して、ノッチ深さを調整し、それによって電荷ドメイン構造内に転送される電荷比を調整できることに留意されたい。
【0045】
図１７および１８において、１つＭＩＭキャパシタまたはＶＩＡキャパシタを使用して、２キャパシタ電荷増倍器のキャパシタまたは他のキャパシタを活性領域上に製造できるため、電荷ドメイン／アナログハイブリッド実施態様にもかかわらずダイサイズが増加しないことを示す。また、第２のキャパシタの電荷が各サイクルでクリアされず、第１のキャパシタの電荷のみが各サイクルでクリアされる場合、被乗数が電流比に従って変化 しても、２キャパシタ電荷増倍器はまた、各サイクルでさらなる電荷を合計することが、たとえば、３つのスイッチすべてではなく、サイクル間でＳＷ１およびＳＷ２を接地に短絡させるだけで可能であることにも留意されたい。
【0046】
図２０を参照して、共通ソースコンパレータおよび２キャパシタ電荷増倍器を利用するハイブリッドシグマデルタデバイス４０を示す。
【0047】
図２１において、ＵＳ９６９２３７６Ｂ２からの２キャパシタ電荷増倍器回路を示す。
【0048】
前述の説明は、本発明の特定の実施形態を例示しているが、その実施に対する限定であることは意図していない。以下の特許請求の範囲では、そのすべての均等物を含めて、本発明の範囲を規定することを意図している。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図14C】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【外国語明細書】