特開 2024-132993 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024132993

(43)【公開日】2024-10-01

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240920BHJP

   H01L 29/786 20060101ALI20240920BHJP

   H01L 21/822 20060101ALI20240920BHJP

【ＦＩ】

H10B12/00 801

H01L29/78 613B

H01L29/78 617K

H01L29/78 616T

H01L29/78 618B

H01L27/04 C

H10B12/00 671Z

H10B12/00 625

H10B12/00 671A

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2024038925

(22)【出願日】2024-03-13

(31)【優先権主張番号】P 2023039908

(32)【優先日】2023-03-14

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】宮入 秀和

(72)【発明者】

【氏名】中島 基

【テーマコード（参考）】

5F038

5F083

5F110

【Ｆターム（参考）】

5F038AC07

5F038AC09

5F038AC15

5F038CA02

5F038EZ20

5F083AD04

5F083AD24

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5F110NN33

5F110NN34

5F110NN35

5F110NN72

5F110NN77

5F110NN78

5F110QQ11

5F110QQ19

(57)【要約】

【課題】微細化又は高集積化が可能な半導体装置を提供する。
【解決手段】半導体装置は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有する。第１のトランジスタ、容量素子、及び第２のトランジスタは、この順に積層されている。第１及び第２のトランジスタのそれぞれは、半導体層と、半導体層上の第１の導電体と、第１の絶縁体と、第１の絶縁体上の第２の導電体と、を有する。第１及び第２のトランジスタのそれぞれにおいて、半導体層の側面は第１の導電体の側面と一致し、半導体層及び第１の導電体は開口を有し、第１の絶縁体は開口の内側に配置され、第１の絶縁体は開口の形状を反映した凹部を有し、第２の導電体は凹部を埋め込むように設けられている。第１のトランジスタが有する第２の導電体と、容量素子が有する一対の電極の一方と、第２のトランジスタが有する半導体層と、は接続されている。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタ、前記容量素子、及び前記第２のトランジスタは、この順に積層され、
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれは、半導体層と、前記半導体層上の第１の導電体と、第１の絶縁体と、前記第１の絶縁体上の第２の導電体と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれにおいて、
前記半導体層の側面は、前記第１の導電体の側面と一致し、
前記半導体層及び前記第１の導電体は、開口を有し、
前記第１の絶縁体は、前記開口の内側に配置され、
前記第１の絶縁体は、前記開口の形状を反映した凹部を有し、
前記第２の導電体は、前記凹部を埋め込むように設けられ、
前記容量素子は、一対の電極の一方として機能する第３の導電体を有し、
前記第１のトランジスタが有する前記第２の導電体と、前記第３の導電体と、前記第２のトランジスタが有する前記半導体層と、は接続されている、半導体装置。

【請求項2】

請求項１において、
第４の導電体をさらに有し、
前記第３の導電体と、前記第２のトランジスタが有する前記半導体層と、は、前記第４の導電体を介して接続されている、半導体装置。

【請求項3】

請求項２において、
平面視において、前記第４の導電体の中心は、前記第２のトランジスタが有する前記半導体層の有する開口の中心からずれており、
平面視において、前記第４の導電体の中心は、前記第３の導電体の中心からずれている、半導体装置。

【請求項4】

請求項１において、
前記容量素子は、一対の電極の他方として機能する第５の導電体を有し、
前記第５の導電体は、面状に設けられている、半導体装置。

【請求項5】

請求項４において、
前記第５の導電体は、前記容量素子の誘電体を介して前記第３の導電体と対向する第１の領域と、前記第１のトランジスタと重ならない第２の領域と、を有し、
前記第１の領域の幅は、前記第２の領域の膜厚と一致する、半導体装置。

【請求項6】

第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタ、前記容量素子、及び前記第２のトランジスタは、この順に積層され、
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれは、半導体層と、前記半導体層上の第１の導電体と、第１の絶縁体と、前記第１の絶縁体上の第２の導電体と、を有し、
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれにおいて、
前記半導体層の側面は、前記第１の導電体の側面と一致し、
前記半導体層及び前記第１の導電体は、開口を有し、
前記第１の絶縁体は、前記開口の内側に配置され、
前記第１の絶縁体は、前記開口の形状を反映した凹部を有し、
前記第２の導電体は、前記凹部を埋め込むように設けられ、
前記第１のトランジスタが有する前記第２の導電体は、前記容量素子の一対の電極の一方として機能する領域を有し、
前記第１のトランジスタが有する前記第２の導電体と、前記第２のトランジスタが有する前記半導体層と、は接続されている、半導体装置。

【請求項7】

請求項６において、
第３の導電体をさらに有し、
前記第１のトランジスタが有する前記第２の導電体と、前記第２のトランジスタが有する前記半導体層とは、前記第３の導電体を介して接続されている、半導体装置。

【請求項8】

請求項７において、
平面視において、前記第３の導電体の中心は、前記第２のトランジスタが有する前記半導体層の有する開口の中心からずれており、
平面視において、前記第３の導電体の中心は、前記第１のトランジスタが有する前記第２の導電体の中心からずれている、半導体装置。

【請求項9】

請求項６において、
前記容量素子は、一対の電極の他方として機能する第４の導電体を有し、
前記第４の導電体は、面状に設けられている、半導体装置。

【請求項10】

請求項６において、
前記第１のトランジスタが有する前記第２の導電体は、前記第１のトランジスタが有する前記第１の絶縁体を介して前記第１のトランジスタが有する前記半導体層と対向する第１の領域と、前記容量素子の一対の電極の他方の上方であって、前記第２のトランジスタが有する前記半導体層の下面と接する第２の領域と、を有し、
前記第１の領域は第１の幅を有し、
前記第２の領域は、前記第１の幅よりも大きい第２の幅を有する、半導体装置。

【請求項11】

請求項１乃至請求項１０のいずれか一項において、
断面視において、前記半導体層の開口側の側面は、テーパ形状を有する、半導体装置。

【請求項12】

請求項１乃至請求項１０のいずれか一項において、
前記半導体層は、第１の金属酸化物と、前記第１の金属酸化物上の第２の金属酸化物と、前記第２の金属酸化物上の第３の金属酸化物と、を有する、半導体装置。

【請求項13】

請求項１２において、
前記第２の金属酸化物は、インジウムと、亜鉛、ガリウム、アルミニウム、及び錫から選ばれる一又は複数と、を有する、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。本発明の一態様は、半導体装置の作製方法に関する。本発明の一態様は、半導体ウエハ、及びモジュールに関する。

【0002】

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、及び発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、及び電子機器などは、半導体装置を有すると言える場合がある。

【0003】

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、又は製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関するものである。

【背景技術】

【0004】

記憶装置の高集積化に伴い、メモリの占有面積の縮小が求められている。しかし、Ｓｉトランジスタを用いた記憶装置の微細化は、技術面及びコスト面において困難になりつつある。

【0005】

近年、短チャネル効果に強く、オフ状態におけるリーク電流が極めて小さいトランジスタを形成できる半導体材料として、酸化物半導体が注目を集めている。従来のＳｉトランジスタ（チャネル形成領域にシリコンを有するトランジスタ）の上方に直接ＯＳトランジスタ（チャネル形成領域に金属酸化物を有するトランジスタ）を形成する技術（ＢＥＯＬ（Ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）－Ｔｒ技術とも呼ばれる）は、デザインルールを維持したままで３Ｄ機能回路を構築することが可能となる。したがって、高機能な記憶装置を低消費電力、低コストで実現できる技術として期待されている。

【0006】

さらに、ＯＳトランジスタを縦型とすることができれば、デザインルールを６Ｆ^２（Ｆは最小加工寸法）から４Ｆ^２へと最小化することが可能となる。例えば、特許文献１には、酸化物半導体の側面が、ゲート絶縁層を介してワード線に覆われている縦型のトランジスタが開示されている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０２１－１０８３３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明の一態様は、微細化又は高集積化が可能なトランジスタを提供することを課題の一とする。本発明の一態様は、良好な電気特性を有するトランジスタを提供することを課題の一とする。本発明の一態様は、電気特性のばらつきが少ないトランジスタを提供することを課題の一とする。本発明の一態様は、オン電流が大きいトランジスタを提供することを課題の一とする。本発明の一態様は、信頼性が良好なトランジスタを提供することを課題の一とする。本発明の一態様は、新規なトランジスタを提供することを課題の一とする。本発明の一態様は、当該トランジスタを有する半導体装置又は記憶装置を提供することを課題の一とする。本発明の一態様は、低消費電力の半導体装置又は記憶装置を提供することを課題の一とする。本発明の一態様は、動作速度が速い半導体装置又は記憶装置を提供することを課題の一とする。

【0009】

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

【課題を解決するための手段】

【0010】

本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有する半導体装置である。第１のトランジスタ、容量素子、及び第２のトランジスタは、この順に積層されている。第１のトランジスタ及び第２のトランジスタのそれぞれは、半導体層と、半導体層上の第１の導電体と、第１の絶縁体と、第１の絶縁体上の第２の導電体と、を有する。第１のトランジスタ及び第２のトランジスタのそれぞれにおいて、半導体層の側面は、第１の導電体の側面と一致し、半導体層及び第１の導電体は、開口を有し、第１の絶縁体は、開口の内側に配置され、第１の絶縁体は、開口の形状を反映した凹部を有し、第２の導電体は、凹部を埋め込むように設けられている。容量素子は、一対の電極の一方として機能する第３の導電体を有する。第１のトランジスタが有する第２の導電体と、第３の導電体と、第２のトランジスタが有する半導体層と、は接続されている。

【0011】

上記半導体装置は、第４の導電体をさらに有し、第３の導電体と、第２のトランジスタが有する半導体層と、は、第４の導電体を介して接続されていることが好ましい。

【0012】

上記半導体装置において、平面視において、第４の導電体の中心は、第２のトランジスタが有する半導体層の有する開口の中心からずれており、平面視において、第４の導電体の中心は、第３の導電体の中心からずれている、ことが好ましい。

【0013】

上記半導体装置において、容量素子は、一対の電極の他方として機能する第５の導電体を有し、第５の導電体は、面状に設けられている、ことが好ましい。

【0014】

上記半導体装置において、第５の導電体は、容量素子の誘電体を介して第３の導電体と対向する第１の領域と、第１のトランジスタと重ならない第２の領域と、を有し、第１の領域の幅は、第２の領域の膜厚と一致する、ことが好ましい。

【0015】

本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有する半導体装置である。第１のトランジスタ、容量素子、及び第２のトランジスタは、この順に積層されている。第１のトランジスタ及び第２のトランジスタのそれぞれは、半導体層と、半導体層上の第１の導電体と、第１の絶縁体と、第１の絶縁体上の第２の導電体と、を有し、第１のトランジスタ及び第２のトランジスタのそれぞれにおいて、半導体層の側面は、第１の導電体の側面と一致し、半導体層及び第１の導電体は、開口を有し、第１の絶縁体は、開口の内側に配置され、第１の絶縁体は、開口の形状を反映した凹部を有し、第２の導電体は、凹部を埋め込むように設けられている。第１のトランジスタが有する第２の導電体は、容量素子の一対の電極の一方として機能する領域を有する。第１のトランジスタが有する第２の導電体と、第２のトランジスタが有する半導体層と、は接続されている。

【0016】

上記半導体装置は、第３の導電体をさらに有し、第１のトランジスタが有する第２の導電体と、第２のトランジスタが有する半導体層とは、第３の導電体を介して接続されている、ことが好ましい。

【0017】

上記半導体装置において、平面視において、第３の導電体の中心は、第２のトランジスタが有する半導体層の有する開口の中心からずれており、平面視において、第３の導電体の中心は、第１のトランジスタが有する第２の導電体の中心からずれている、ことが好ましい。

【0018】

上記半導体装置において、容量素子は、一対の電極の他方として機能する第４の導電体を有し、第４の導電体は、面状に設けられている、ことが好ましい。

【0019】

上記半導体装置において、第１のトランジスタが有する第２の導電体は、第１のトランジスタが有する第１の絶縁体を介して第１のトランジスタが有する半導体層と対向する第１の領域と、容量素子の一対の電極の他方の上方であって、第２のトランジスタが有する半導体層の下面と接する第２の領域と、を有し、第１の領域は第１の幅を有し、第２の領域は、第１の幅よりも大きい第２の幅を有する、ことが好ましい。

【0020】

上記半導体装置の断面視において、半導体層の開口側の側面は、テーパ形状を有することが好ましい。

【0021】

上記半導体装置において、半導体層は、第１の金属酸化物と、第１の金属酸化物上の第２の金属酸化物と、第２の金属酸化物上の第３の金属酸化物と、を有することが好ましい。

【0022】

上記半導体装置において、第２の金属酸化物は、インジウムと、亜鉛、ガリウム、アルミニウム、及び錫から選ばれる一又は複数と、を有することが好ましい。

【0023】

本発明の別の一態様は、上記半導体装置と、駆動回路と、を有する記憶装置である。駆動回路と半導体装置は、重ねて設けられている。駆動回路が有する周辺回路は、半導体装置に対するデータの書き込み及び読み出しを行う機能を有する。

【発明の効果】

【0024】

本発明の一態様により、微細化または高集積化が可能なトランジスタを提供できる。本発明の一態様により、良好な電気特性を有するトランジスタを提供できる。本発明の一態様により、電気特性のばらつきが少ないトランジスタを提供できる。本発明の一態様により、オン電流が大きいトランジスタを提供できる。本発明の一態様により、信頼性が良好なトランジスタを提供できる。本発明の一態様により、新規なトランジスタを提供できる。本発明の一態様により、当該トランジスタを有する半導体装置又は記憶装置を提供できる。本発明の一態様により、低消費電力の半導体装置又は記憶装置を提供できる。本発明の一態様により、動作速度が速い半導体装置又は記憶装置を提供できる。

【0025】

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

【図面の簡単な説明】

【0026】

【図1】図１（Ａ）は、半導体装置の構成例を示す斜視図である。図１（Ｂ）は、半導体装置の構成を説明するための回路図である。

【図2】図２（Ａ）は、半導体装置の構成例を示す斜視図である。図２（Ｂ）乃至図２（Ｆ）は、半導体装置の構成例を示す断面図である。

【図3】図３（Ａ）は、半導体装置の構成例を示す斜視図である。図３（Ｂ）及び図３（Ｃ）は、半導体装置の構成例を示す断面図である。

【図4】図４（Ａ）は、半導体装置の構成例を示す斜視図である。図４（Ｂ）乃至図４（Ｄ）は、半導体装置の構成例を示す断面図である。

【図5】図５（Ａ）及び図５（Ｂ）は、半導体装置の構成例を示す断面図である。図５（Ｃ）は、半導体装置の構成例を示す平面図である。

【図6】図６（Ａ）は、半導体装置の構成例を示す斜視図である。図６（Ｂ）及び図６（Ｃ）は、半導体装置の構成例を示す断面図である。図６（Ｄ）は、半導体装置の構成例を示す平面図である。

【図7】図７（Ａ）及び図７（Ｂ）は、半導体装置の構成例を示す断面図である。図７（Ｃ）は、半導体装置の構成例を示す平面図である。

【図8】図８（Ａ）は、半導体装置の構成例を示す斜視図である。図８（Ｂ）及び図８（Ｃ）は、半導体装置の構成例を示す断面図である。図８（Ｄ）は、半導体装置の構成例を示す平面図である。

【図9】図９は、半導体装置の構成例を示す斜視図である。

【図10】図１０（Ａ）は、半導体装置の構成例を示す斜視図である。図１０（Ｂ）及び図１０（Ｃ）は、半導体装置の構成例を示す断面図である。

【図11】図１１は、半導体装置の構成例を示す斜視図である。

【図12】図１２（Ａ）は、半導体装置の構成例を示す斜視図である。図１２（Ｂ）及び図１２（Ｃ）は、半導体装置の構成例を示す断面図である。

【図13】図１３（Ａ）及び図１３（Ｂ）は、半導体装置の構成例を示す断面図である。

【図14】図１４（Ａ）は、半導体装置の構成例を示す斜視図である。図１４（Ｂ）及び図１４（Ｃ）は、半導体装置の構成例を示す断面図である。

【図15】図１５（Ａ）は、半導体装置の構成例を示す斜視図である。図１５（Ｂ）及び図１５（Ｃ）は、半導体装置の構成例を示す断面図である。図１５（Ｄ）は、半導体装置の構成例を示す平面図である。

【図16】図１６（Ａ）は、半導体装置の構成例を示す斜視図である。図１６（Ｂ）及び図１６（Ｃ）は、半導体装置の構成例を示す断面図である。

【図17】図１７（Ａ）は、半導体装置の構成例を示す斜視図である。図１７（Ｂ）及び図１７（Ｃ）は、半導体装置の構成例を示す断面図である。図１７（Ｄ）は、半導体装置の構成例を示す平面図である。

【図18】図１８（Ａ）は、半導体装置の構成例を示す斜視図である。図１８（Ｂ）及び図１８（Ｃ）は、半導体装置の構成例を示す断面図である。

【図19】図１９（Ａ）及び図１９（Ｂ）は、半導体装置の構成例を示す断面図である。

【図20】図２０（Ａ）及び図２０（Ｂ）は、半導体装置の構成例を示す断面図である。

【図21】図２１（Ａ）及び図２１（Ｂ）は、半導体装置の構成例を示す断面図である。

【図22】図２２（Ａ）は、半導体装置の構成例を示す平面図である。図２２（Ｂ）及び図２２（Ｃ）は、半導体装置の構成例を示す断面図である。

【図23】図２３（Ａ）乃至図２３（Ｃ）は、半導体装置の構成例を示す断面図である。図２３（Ｄ）は、半導体装置の構成例を示す平面図である。

【図24】図２４（Ａ）は、半導体装置の作製方法例を示す平面図である。図２４（Ｂ）及び図２４（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図25】図２５（Ａ）は、半導体装置の作製方法例を示す平面図である。図２５（Ｂ）及び図２５（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図26】図２６（Ａ）は、半導体装置の作製方法例を示す平面図である。図２６（Ｂ）及び図２６（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図27】図２７（Ａ）は、半導体装置の作製方法例を示す平面図である。図２７（Ｂ）及び図２７（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図28】図２８（Ａ）は、半導体装置の作製方法例を示す平面図である。図２８（Ｂ）及び図２８（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図29】図２９（Ａ）は、半導体装置の作製方法例を示す平面図である。図２９（Ｂ）及び図２９（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図30】図３０（Ａ）は、半導体装置の作製方法例を示す平面図である。図３０（Ｂ）及び図３０（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図31】図３１（Ａ）は、半導体装置の作製方法例を示す平面図である。図３１（Ｂ）及び図３１（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図32】図３２（Ａ）は、半導体装置の作製方法例を示す平面図である。図３２（Ｂ）及び図３２（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図33】図３３（Ａ）は、半導体装置の作製方法例を示す平面図である。図３３（Ｂ）及び図３３（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図34】図３４（Ａ）は、半導体装置の作製方法例を示す平面図である。図３４（Ｂ）及び図３４（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図35】図３５（Ａ）は、半導体装置の作製方法例を示す平面図である。図３５（Ｂ）及び図３５（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図36】図３６（Ａ）は、半導体装置の作製方法例を示す平面図である。図３６（Ｂ）及び図３６（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図37】図３７（Ａ）は、半導体装置の作製方法例を示す平面図である。図３７（Ｂ）及び図３７（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図38】図３８（Ａ）は、半導体装置の作製方法例を示す平面図である。図３８（Ｂ）及び図３８（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図39】図３９（Ａ）は、半導体装置の作製方法例を示す平面図である。図３９（Ｂ）及び図３９（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図40】図４０（Ａ）は、半導体装置の作製方法例を示す平面図である。図４０（Ｂ）及び図４０（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図41】図４１（Ａ）は、半導体装置の作製方法例を示す平面図である。図４１（Ｂ）及び図４１（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図42】図４２（Ａ）は、半導体装置の作製方法例を示す平面図である。図４２（Ｂ）及び図４２（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図43】図４３（Ａ）は、半導体装置の作製方法例を示す平面図である。図４３（Ｂ）及び図４３（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図44】図４４（Ａ）は、半導体装置の作製方法例を示す平面図である。図４４（Ｂ）及び図４４（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図45】図４５（Ａ）は、半導体装置の構成例を示す平面図である。図４５（Ｂ）及び図４５（Ｃ）は、半導体装置の構成例を示す断面図である。

【図46】図４６（Ａ）は、半導体装置の構成例を示す平面図である。図４６（Ｂ）及び図４６（Ｃ）は、半導体装置の構成例を示す断面図である。

【図47】図４７（Ａ）は、半導体装置の作製方法例を示す平面図である。図４７（Ｂ）及び図４７（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図48】図４８（Ａ）は、半導体装置の作製方法例を示す平面図である。図４８（Ｂ）及び図４８（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図49】図４９（Ａ）は、半導体装置の構成例を示す平面図である。図４９（Ｂ）及び図４９（Ｃ）は、半導体装置の構成例を示す断面図である。

【図50】図５０（Ａ）は、半導体装置の作製方法例を示す平面図である。図５０（Ｂ）及び図５０（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図51】図５１（Ａ）は、半導体装置の作製方法例を示す平面図である。図５１（Ｂ）及び図５１（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図52】図５２（Ａ）は、半導体装置の作製方法例を示す平面図である。図５２（Ｂ）及び図５２（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図53】図５３（Ａ）は、半導体装置の作製方法例を示す平面図である。図５３（Ｂ）及び図５３（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図54】図５４（Ａ）は、半導体装置の構成例を示す平面図である。図５４（Ｂ）及び図５４（Ｃ）は、半導体装置の構成例を示す断面図である。

【図55】図５５（Ａ）は、半導体装置の構成例を示す平面図である。図５５（Ｂ）及び図５５（Ｃ）は、半導体装置の構成例を示す断面図である。

【図56】図５６（Ａ）は、半導体装置の構成例を示す平面図である。図５６（Ｂ）及び図５６（Ｃ）は、半導体装置の構成例を示す断面図である。

【図57】図５７（Ａ）は、半導体装置の作製方法例を示す平面図である。図５７（Ｂ）及び図５７（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図58】図５８（Ａ）は、半導体装置の作製方法例を示す平面図である。図５８（Ｂ）及び図５８（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図59】図５９（Ａ）は、半導体装置の作製方法例を示す平面図である。図５９（Ｂ）及び図５９（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図60】図６０（Ａ）は、半導体装置の作製方法例を示す平面図である。図６０（Ｂ）及び図６０（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図61】図６１（Ａ）は、半導体装置の作製方法例を示す平面図である。図６１（Ｂ）及び図６１（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図62】図６２（Ａ）は、半導体装置の作製方法例を示す平面図である。図６２（Ｂ）及び図６２（Ｃ）は、半導体装置の作製方法例を示す断面図である。

【図63】図６３（Ａ）は、半導体装置の構成例を示す平面図である。図６３（Ｂ）及び図６３（Ｃ）は、半導体装置の構成例を示す断面図である。

【図64】図６４は、半導体装置の構成例を説明するブロック図である。

【図65】図６５（Ａ）乃至図６５（Ｈ）は、メモリセルの回路構成例を説明する図である。

【図66】図６６（Ａ）及び図６６（Ｂ）は、半導体装置の構成例を説明する斜視図である。

【図67】図６７は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を説明するブロック図である。

【図68】図６８（Ａ）及び図６８（Ｂ）は、半導体装置の斜視図である。

【図69】図６９（Ａ）及び図６９（Ｂ）は、半導体装置の斜視図である。

【図70】図７０（Ａ）及び図７０（Ｂ）は、各種の記憶装置を階層ごとに示す図である。

【図71】図７１（Ａ）及び図７１（Ｂ）は、電子部品の一例を示す図である。

【図72】図７２（Ａ）及び図７２（Ｂ）は、電子機器の一例を示す図であり、図７２（Ｃ）乃至図７２（Ｅ）は、大型計算機の一例を示す図である。

【図73】図７３は、宇宙用機器の一例を示す図である。

【図74】図７４は、データセンターに適用可能なストレージシステムの一例を示す図である。

【発明を実施するための形態】

【0027】

以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

【0028】

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層、レジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。

【0029】

また、特に斜視図又は平面図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。また、図面は、例えば、ハッチングパターンなどの表記を省略する場合がある。また、同一の構成要素に対して、平面図におけるハッチングパターンと、断面図におけるハッチングパターンとを異ならせる場合がある。

【0030】

また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

【0031】

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成要素同士の位置関係は、各構成要素を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

【0032】

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図又は文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

【0033】

また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、又はドレイン電極）とソース（ソース端子、ソース領域、又はソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。

【0034】

また、ソース又はドレインの機能は、異なる極性のトランジスタを採用する場合、又は回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソース又はドレインの用語は、入れ替えて用いることができる場合がある。

【0035】

半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損（Ｖ_Ｏ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）が形成される場合がある。

【0036】

なお、本明細書等において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。

【0037】

また、本明細書等において、「絶縁体」という用語を、絶縁膜又は絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜又は導電層と言い換えることができる。また、「酸化物」という用語を、酸化物膜又は酸化物層と言い換えることができる。

【0038】

また、本明細書等において、「平行」とは、二つの直線が－１０度以上１０度以下の角度で配置されている状態をいう。したがって、－５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が－３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。

【0039】

本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。

【0040】

本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。

【0041】

本明細書等において、「高さが一致」とは、断面視において、基準となる面（例えば、基板表面等の平坦な面）からの高さが等しい構成を示す。例えば、半導体装置の製造プロセスにおいて、平坦化処理（代表的にはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理）を行うことで、単層又は複数の層の表面を露出する場合がある。この場合、ＣＭＰ処理の被処理面は、基準となる面からの高さが等しい構成となる。ただし、ＣＭＰ処理の際の処理装置、処理方法、又は被処理面の材料によって、複数の層の高さが異なる場合がある。本明細書等においては、この場合も「高さが一致」として扱う。例えば、基準面に対して、２つの高さを有する層（ここでは第１の層と、第２の層とする）を有する場合であって、第１の層の上面の高さと、第２の層の上面の高さとの差が２０ｎｍ以下である場合も、「高さが一致」という。

【0042】

本明細書等において、「端部が一致」とは、平面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、又は一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、又は、上層の輪郭が下層の輪郭より外側に位置することもあり、この場合も「端部が一致」という。

【0043】

なお、一般に、「完全一致」と「概略一致」の差を明確に区分けするのは困難である。このため、本明細書等において「一致」とは、完全に一致している場合と、概略一致している場合のいずれも含むものとする。

【0044】

なお本明細書等において、第１の膜厚と第２の膜厚が一致するとは、第１の膜厚と第２の膜厚との差の絶対値を、第１の膜厚で除した値が０．１以下であることをいう。または、第１の膜厚と第２の膜厚との差の絶対値を、第２の膜厚で除した値が０．１以下であることをいう。

【0045】

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置、及び半導体装置の作製方法について図面を用いて説明する。

【0046】

本発明の一態様は、基板上に記憶層が設けられる半導体装置に関する。記憶層は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、これらによりメモリセルを構成することができる。本発明の一態様の半導体装置は、メモリセルを有することから、第１のトランジスタと、第２のトランジスタと、容量素子と、を有するともいえる。また、本発明の一態様の半導体装置はメモリセルを有することから、データを記憶する機能を有する。よって、本発明の一態様の半導体装置は、記憶装置ということができる。

【0047】

第１のトランジスタ、第２のトランジスタ、及び容量素子を用いてメモリセルを構成する場合、第１のトランジスタは読み出し用トランジスタとして機能し、第２のトランジスタは書き込み用トランジスタとして機能する。

【0048】

本発明の一態様の半導体装置は、チャネル形成領域に金属酸化物（酸化物半導体ともいう）を有するトランジスタ（ＯＳトランジスタともいう）を有することが好ましい。ＯＳトランジスタは、オフ電流が小さい。よって、ＯＳトランジスタを記憶装置とすることができる半導体装置に用いることにより長期にわたり記憶内容を保持できる。つまり、リフレッシュ動作を必要としない、又は、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減できる。よって、低消費電力の半導体装置を提供できる。また、ＯＳトランジスタの周波数特性は高いため、半導体装置はデータの読み出し、及び書き込みを高速に行うことができる。よって、動作速度が速い半導体装置を提供できる。

【0049】

また、ＯＳトランジスタは、短チャネル効果に強い。したがって、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）と比較して、ＯＳトランジスタは、縦型構造でも基板浮遊効果の影響を受けづらく、且つ、ゲート絶縁膜が厚くてもチャネル長を容易に短くすることができる。すなわち、ゲートリーク電流を小さくできるため、記憶装置の保持特性を向上させることができる。

【0050】

なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果には、ドレイン誘起障壁低下、電子速度飽和、ホットキャリア劣化などがある。また、短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値の増大、漏れ電流の増大などがある。ここで、サブスレッショルドスイング値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。

【0051】

第１のトランジスタ及び第２のトランジスタは、ソース及びドレインの一方が下方に位置し、他方が上方に位置することから、電流が上下方向に流れる構成を有する。別言すると、第１のトランジスタ及び第２のトランジスタのチャネル長方向は上下方向となる。つまり、第１のトランジスタ及び第２のトランジスタは、縦型構造のトランジスタ（以下、縦型トランジスタともいう）である。電流が横方向に流れる、所謂横型構造のトランジスタ（以下、横型トランジスタともいう）と比較して、縦型トランジスタは、微細化を図ることができる。したがって、第１のトランジスタ及び第２のトランジスタの構造を縦型構造とすることで、トランジスタを高密度に配置でき、半導体装置における高集積化を実現できる。また、横型トランジスタと比較して、縦型トランジスタは単位面積あたりのチャネル幅を大きくすることができる。したがって、トランジスタに流れる電流密度が高くなり、トランジスタのオン電流を増大させ、周波数特性を向上させることができる。

【0052】

第１のトランジスタ、容量素子、及び第２のトランジスタは、この順に積層されている。このような構成にすることで、第１のトランジスタと第２のトランジスタを接続する配線を設ける必要が無くなり、半導体装置の作製工程における工程数を低減し、生産性の向上を図ることができる。また、第１のトランジスタと第２のトランジスタを接続する配線を配置するための領域を設ける必要が無くなり、半導体装置における高集積化を実現できる。

【0053】

また、本発明の一態様の半導体装置が有する縦型トランジスタはチャネル長を酸化物半導体の膜厚で制御できるため、横型トランジスタと比較して、チャネル長の加工ばらつきを小さくできる。つまり、トランジスタに流れる電流密度のばらつきを抑制できる。したがって、周波数特性を向上させることができる。

【0054】

＜半導体装置の構成例＞
以下では、本発明の一態様の半導体装置の構成例について説明する。なお、本実施の形態の半導体装置が有する構成要素はそれぞれ、単層構造であってもよく、積層構造であってもよい。

【0055】

図１（Ａ）は、本発明の一態様の半導体装置の構成例を示す斜視図である。

【0056】

なお、本明細書に係る図面等において、Ｘ方向、Ｙ方向、及びＺ方向を示す矢印を付す場合がある。なお、本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」及び「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに交差する方向である。例えば、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに直交する方向である。本明細書等では、Ｘ方向、Ｙ方向、又はＺ方向の１つを「第１方向」又は「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」又は「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」又は「第３の方向」と呼ぶ場合がある。

【0057】

本発明の一態様の半導体装置は、複数のメモリセル１００を有する。図１（Ａ）では、半導体装置が有する複数のメモリセル１００がマトリクス状に配置されている例を示している。メモリセル１００をマトリクス状に配置することで、メモリセルアレイを構成することができる。また、半導体装置は、導電体２４４と、導電体３１２と、導電体２６２と、導電体２４６ａと、導電体２４６ｂと、を有する。導電体２４４、導電体３１２、導電体２６２、導電体２４６ａ、及び導電体２４６ｂは、配線として機能する。

【0058】

メモリセル１００は、トランジスタ２００ａと、トランジスタ２００ｂと、容量素子３００と、を有する。また、メモリセル１００は、導電体２４４、導電体３１２、導電体２６２、導電体２４６ａ、及び導電体２４６ｂと電気的に接続される。

【0059】

導電体２４４、導電体３１２、導電体２６２、導電体２４６ａ、及び導電体２４６ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４４、導電体３１２、導電体２６２、導電体２４６ａ、及び導電体２４６ｂの一又は複数は積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層、タンタル又は窒化タンタルと上記導電性材料との積層等としてもよい。

【0060】

本発明の一態様の半導体装置は、記憶装置として用いることができる。半導体装置を記憶装置として用いる場合の回路図を図１（Ｂ）に示す。半導体装置は、メモリセル１００を有する記憶装置と言い換えることができる。

【0061】

図１（Ｂ）に示すように、トランジスタ２００ａにおいて、ゲートは容量素子３００の一対の電極の一方と電気的に接続され、ソース及びドレインの一方は配線ＳＬと電気的に接続され、ソース及びドレインの他方は配線ＲＢＬと電気的に接続される。トランジスタ２００ｂにおいて、ゲートは配線ＷＯＬと電気的に接続され、ソース及びドレインの一方は容量素子３００の一対の電極の一方と電気的に接続され、ソース及びドレインの他方は配線ＷＢＬと電気的に接続される。容量素子３００の一対の電極の他方は、配線ＣＡＬと電気的に接続される。

【0062】

配線ＷＯＬは書き込みワード線として機能し、配線ＷＢＬは書き込みビット線として機能し、配線ＲＢＬは読み出しビット線として機能し、配線ＳＬは選択線として機能し、配線ＣＡＬは容量線として機能する。

【0063】

配線ＷＯＬは導電体２６２と対応し、配線ＷＢＬは導電体２４６ｂと対応し、配線ＲＢＬは導電体２４６ａ及び導電体２４４の一方と対応し、配線ＳＬは導電体２４６ａ及び導電体２４４の他方と対応し、配線ＣＡＬは導電体３１２と対応する。つまり、導電体２６２は書き込みワード線として機能する領域を有し、導電体２４６ｂは書き込みビット線として機能する領域を有し、導電体２４６ａ及び導電体２４４の一方は読み出しビット線として機能する領域を有し、導電体２４６ａ及び導電体２４４の他方は選択線として機能する領域を有し、導電体３１２は容量線として機能する領域を有する。

【0064】

なお、半導体装置が有するメモリセル１００は、トランジスタ２００ａを有さなくてもよい場合がある。例えば、メモリセル１００は、トランジスタ２００ｂと、容量素子３００と、を有してもよい。このとき、半導体装置には、１トランジスタ１容量素子型のメモリセルが複数設けられ、当該半導体装置は、記憶装置として用いることができる。

【0065】

メモリセルを有する記憶装置については、後の実施の形態で詳細に説明する。

【0066】

［メモリセル１００］
図２（Ａ）乃至図２（Ｆ）は、本発明の一態様の半導体装置が有するメモリセルの構成例を説明する斜視図及び断面図である。図２（Ａ）はメモリセル１００を含む領域の斜視図である。図２（Ｂ）乃至図２（Ｆ）はメモリセル１００を含む領域の断面図である。

【0067】

図２（Ａ）乃至図２（Ｆ）に示すメモリセル１００は、トランジスタ２００ａと、トランジスタ２００ａ上の容量素子３００と、容量素子３００上のトランジスタ２００ｂと、を有する。トランジスタ２００ａ、トランジスタ２００ｂ、及び容量素子３００を積層することで、メモリセル１００の占有面積を小さくすることができ、メモリ密度の向上を図ることができる。また、メモリセル１００は、導電体２４５を有する。

【0068】

メモリセル１００は、トランジスタ２００ａのゲートと、容量素子３００の一対の電極の一方と、トランジスタ２００ｂのソース及びドレインの一方と、が電気的に接続されている。図２（Ａ）乃至図２（Ｃ）では、トランジスタ２００ａのゲート電極と、容量素子３００の一対の電極の一方と、トランジスタ２００ｂのソース領域及びドレイン領域の一方と、が接続されている。また、容量素子３００の一対の電極の一方と、トランジスタ２００ｂのソース領域及びドレイン領域の一方とは、導電体２４５を介して接続されている。具体的には、トランジスタ２００ａのゲート電極は、容量素子３００の一対の電極の一方と接する領域を有し、容量素子３００の一対の電極の一方は、導電体２４５と接する領域を有し、導電体２４５は、トランジスタ２００ｂのソース領域及びドレイン領域の一方と接する領域を有する。

【0069】

トランジスタ２００ａは、酸化物２３０ａと、酸化物２３０ａ上の導電体２４２ａと、絶縁体２５０ａと、絶縁体２５０ａ上の導電体２６０ａと、を有する。酸化物２３０ａは導電体２４４の上面に接する領域を有する。導電体２４２ａは導電体２４６ａの下面に接する領域を有する。

【0070】

トランジスタ２００ｂは、酸化物２３０ｂと、酸化物２３０ｂ上の導電体２４２ｂと、絶縁体２５０ｂと、絶縁体２５０ｂ上の導電体２６０ｂと、を有する。酸化物２３０ｂは導電体２４５の上面に接する領域を有する。導電体２４２ｂは導電体２４６ｂの下面に接する領域を有する。導電体２６０ｂは導電体２６２の下面に接する領域を有する。

【0071】

容量素子３００は、導電体３１１と、絶縁体３１３と、導電体３１２と、を有する。なお、メモリセル１００の全体像を把握しやすくするため、図２（Ａ）乃至図２（Ｃ）では、導電体３１２を、図１（Ａ）に示す導電体３１２のＺ方向の長さ（高さ）よりも短く図示している。

【0072】

導電体３１１は、導電体２６０ａの上面に接する領域と、導電体２４５の下面に接する領域と、を有する。

【0073】

なお、図２（Ａ）乃至図２（Ｃ）に示す構成において、トランジスタ２００ａとトランジスタ２００ｂとは、積層して設けられるため、トランジスタ２００ａとトランジスタ２００ｂとは、構造が異なってもよい。例えば、トランジスタ２００ａ及びトランジスタ２００ｂの一方は、プレーナ型のトランジスタ、スタガ型のトランジスタ、又は逆スタガ型のトランジスタ等であってもよい。また、トップゲート型またはボトムゲート型のトランジスタ構造としてもよい。また、チャネルが形成される半導体層の上下にゲートが設けられてもよい。

【0074】

以降において、アルファベットで区別する構成要素について、これらに共通する事項を説明する場合には、アルファベットを省略した符号を用いて説明する場合がある。例えば、トランジスタ２００ａとトランジスタ２００ｂに共通する事項を説明する場合には、トランジスタ２００と記載する場合がある。

【0075】

〔トランジスタ２００〕
上述したように、トランジスタ２００は、酸化物２３０と、酸化物２３０上の導電体２４２と、絶縁体２５０と、絶縁体２５０上の導電体２６０と、を有する。

【0076】

ここで、酸化物２３０ａを含む、ＸＹ平面における断面図を、図２（Ｄ）に示す。図２（Ｄ）は、図２（Ｂ）にＡ１－Ａ２の一点鎖線で示す部位の断面図でもある。なお、酸化物２３０ｂを含む、ＸＹ平面における断面図は、図２（Ｄ）を参照できる。また、図２（Ｄ）では、理解をしやすくするため、導電体２４４の輪郭を点線で示す。

【0077】

図２（Ｂ）乃至図２（Ｄ）に示すように、酸化物２３０及び導電体２４２は、円筒形状（円柱形状ともいう）を有する。なお、酸化物２３０及び導電体２４２が有する円筒形状は、Ｚ方向に延在している。また、酸化物２３０及び導電体２４２は開口を有する。なお、酸化物２３０及び導電体２４２が有する開口を、開口部、中空、中空部などと呼ぶ場合がある。また、酸化物２３０が有する開口と、導電体２４２が有する開口と、は重なる。また、酸化物２３０及び導電体２４２の上面形状は中空円形状を有する。別言すると、酸化物２３０及び導電体２４２は、中空部が設けられた円筒形状を有する。なお、中空部が設けられた円筒形状を中空円筒形状と呼ぶ場合がある。また、酸化物２３０の側面は、導電体２４２の側面と一致する。具体的には、酸化物２３０の開口側の側面は導電体２４２の開口側の側面と一致し、酸化物２３０の外側の側面は導電体２４２の外側の側面と一致する。

【0078】

なお、本明細書等において、２つの側面が一致するとは、２つの側面が面一である、２つの側面が揃っている又は概略揃っている場合を指す。

【0079】

なお、本明細書等において、ある構成要素の上面形状とは、その平面視における当該構成要素の輪郭形状のことを言う。また平面視とは、当該構成要素の被形成面、または当該構成要素が形成される支持体（例えば基板）の表面の法線方向から見ることを言う。

【0080】

図２（Ｄ）には、酸化物２３０及び導電体２４２の上面形状が中空円形状を有する構成を示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０及び導電体２４２の上面形状は、中空の楕円形状を有してもよいし、中空の多角形状を有してもよいし、角部が丸みを帯びている中空の多角形状を有してもよい。ここで、多角形状とは、三角形、四角形、五角形、及び六角形などを指す。

【0081】

絶縁体２５０及び導電体２６０は、酸化物２３０及び導電体２４２が有する開口の内側に配置されている。絶縁体２５０は、当該開口の形状を反映した凹部を有する。導電体２６０は、当該凹部を埋め込むように設けられる。絶縁体２５０は、酸化物２３０の開口側の側面に接する領域と、導電体２４２の開口側の側面に接する領域と、導電体２４４又は導電体２４５の上面に接する領域と、導電体２６０の側面に接する領域と、導電体２６０の底面に接する領域と、を有する。

【0082】

トランジスタ２００において、導電体２６０はゲート電極として機能し、絶縁体２５０はゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層又はゲート絶縁膜と呼ぶ場合もある。また、酸化物２３０の、絶縁体２５０を介して導電体２６０と対向する領域の少なくとも一部は、チャネル形成領域として機能する。

【0083】

導電体２４４は、トランジスタ２００ａのソース電極及びドレイン電極の一方として機能する領域を有し、導電体２４２ａは、トランジスタ２００ａのソース電極及びドレイン電極の他方として機能する。また、導電体２４５は、トランジスタ２００ｂのソース電極及びドレイン電極の一方として機能し、導電体２４２ｂは、トランジスタ２００ｂのソース電極及びドレイン電極の他方として機能する。

【0084】

トランジスタ２００は、縦型トランジスタである。また、トランジスタ２００は、チャネル形成領域がゲート電極を取り囲む構造を有する。したがって、トランジスタ２００は、ＣＡＡ（Ｃｈａｎｎｅｌ－Ａｌｌ－Ａｒｏｕｎｄ）構造のトランジスタと言える。

【0085】

なお、トランジスタ２００のチャネル長は、断面視において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに対向する領域の長さ、又はチャネル形成領域における、ソースとドレインとの間の距離をいう。つまり、トランジスタ２００のチャネル長は、酸化物２３０の膜厚（下面から上面までの距離）に相当する。したがって、トランジスタ２００では酸化物２３０の膜厚によってチャネル長を調整できるため、酸化物２３０の膜厚を薄くすることでチャネル長の短いトランジスタ２００を作製できる。薄膜が形成可能な成膜方法を用いて酸化物２３０を成膜することで、例えば、トランジスタ２００のチャネル長を、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、８ｎｍ以下、又は５ｎｍ以下とすることができる。つまり、酸化物２３０を、膜厚が例えば３ｎｍ以上３０ｎｍ以下となるように形成することができる。ＯＳトランジスタはオフ電流が極めて小さいため、上記のチャネル長であっても、トランジスタ２００のオフ電流を小さくすることができる。図２（Ｃ）は、トランジスタ２００のチャネル長（長さＬ）を、一点鎖線の両矢印で示している。

【0086】

一方、トランジスタを飽和領域で動作させる場合、飽和領域における電気特性を向上させるために、トランジスタのチャネル長を長くする場合がある。トランジスタ２００は縦型トランジスタであるため、トランジスタ２００の平面視における占有面積は、酸化物２３０の膜厚に依存しない。よって、チャネル長に相当する酸化物２３０の膜厚は厚くてもよい。例えば、酸化物２３０の膜厚は、３０ｎｍを超えて１００ｎｍ以下であってもよい。

【0087】

以上より、酸化物２３０の膜厚は、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上３０ｎｍ以下、より好ましくは５ｎｍ以上３０ｎｍ以下、さらに好ましくは５ｎｍ以上１５ｎｍ以下とする。

【0088】

また、トランジスタ２００のチャネル幅は、平面視において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに対向する領域の長さ、又はチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。つまり、トランジスタ２００のチャネル幅は、平面視において、酸化物２３０が有する中空の円周に相当する。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。例えば、後述するように、トランジスタの断面視において、酸化物２３０の中空部の側面がテーパ形状を有する場合である。そのため、本明細書等では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値、又は平均値とする。図２（Ｄ）は、トランジスタ２００のチャネル幅（長さＷ）を、一点鎖線の両矢印で示している。

【0089】

なお、チャネル長及びチャネル幅は、例えば、断面の透過型電子顕微鏡（ＴＥＭ）像を解析することなどによって、値を決定することができる。

【0090】

図２（Ａ）乃至図２（Ｃ）では、導電体２６２、導電体３１２、及び導電体２４４はＸ方向に延在して設けられる。つまり、導電体２６２が延在する方向は、導電体３１２が延在する方向、及び導電体２４４が延在する方向と同じである。

【0091】

ここで、導電体２４６ａを含む、ＸＹ平面における断面図を、図２（Ｅ）に示す。図２（Ｅ）は、図２（Ｂ）にＡ３－Ａ４の一点鎖線で示す部位の断面図でもある。なお、導電体２４６ｂを含む、ＸＹ平面における断面図は、図２（Ｅ）を参照できる。また、理解をしやすくするため、図２（Ｅ）では、導電体２４２ａの輪郭を点線で示す。

【0092】

図２（Ｅ）に示すように、導電体２４６ａは導電体２６０ａと重なる領域近傍で分断されている。ただし、導電体２４６ａは、導電体２４２ａと重なる領域を有し、当該領域において導電体２４２ａと接するため、分断されている導電体２４６ａ同士は、導電体２４６ａの下方に設けられる導電体２４２ａを介して電気的に接続される。よって、導電体２４６ａは、導電体２４２ａを介してＹ方向に延在しているとみなすことができる。つまり、導電体２４６ａは、Ｙ方向に延在しているとみなすことができる。同様に、導電体２４６ｂは、Ｙ方向に延在しているとみなすことができる。

【0093】

以上より、導電体２４４は、導電体２４６ａが延在する方向と直交する方向に延在している。また、導電体２６２は、導電体２４６ｂが延在する方向と直交する方向に延在している。

【0094】

上述したように、トランジスタ２００は縦型トランジスタである。縦型トランジスタは、最小ピッチの配線が交差するクロスポイントに形成することができる。具体的には、トランジスタ２００ａは、導電体２４４と導電体２４６ａとが交差する領域の間に形成され、トランジスタ２００ｂは、導電体２６２と導電体２４６ｂとが交差する領域の間に形成される。したがって、半導体装置の微細化又は高集積化を図ることができる。

【0095】

トランジスタ２００は、チャネル形成領域を含む酸化物２３０に、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。

【0096】

半導体として機能する金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。

【0097】

酸化物２３０として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物等の金属酸化物を用いることが好ましい。また、酸化物２３０として、例えば、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有する金属酸化物を用いることが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、錫、アンチモン、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種又は複数種である。特に、元素Ｍは、ガリウム、アルミニウム、及び錫から選ばれた一種又は複数種であることが好ましい。このとき、酸化物２３０は、インジウムと、亜鉛、ガリウム、アルミニウム、及び錫から選ばれる一又は複数と、を有することが好ましく、インジウムと、亜鉛と、ガリウム、アルミニウム、及び錫から選ばれる一又は複数と、を有することがより好ましい。なお、インジウム、元素Ｍ及び亜鉛を有する金属酸化物を、Ｉｎ－Ｍ－Ｚｎ酸化物と表記することがある。

【0098】

具体的には、酸化物２３０として、Ｉｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。

【0099】

特に、酸化物２３０として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。又は、酸化物２３０として、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いてもよい。又は、酸化物２３０として、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯ、ＩＧＡＺＯ、又はＡＧＩＺＯとも記す）を用いてもよい。

【0100】

なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

【0101】

縦型トランジスタのチャネル形成領域にシリコンを用いる場合、基板浮遊効果が生じることで、当該縦型トランジスタの電気特性が不安定となる。一方、ＩＧＺＯ、ＩＡＺＯ、及びＩＡＧＺＯなどの金属酸化物は、正孔有効質量が大きい。したがって、当該金属酸化物をチャネル形成領域に用いることで、チャネル形成領域において正孔が蓄積されるのを抑制し、基板浮遊効果の影響が小さい、または実質的にない縦型トランジスタを作製できる。つまり、酸化物２３０に上記金属酸化物を用いることで、トランジスタ２００に安定した電気特性を付与することができる。したがって、良好な電気特性を有するトランジスタ、及び当該トランジスタを有する半導体装置を提供できる。また、電気特性のばらつきが少ないトランジスタ、及び当該トランジスタを有する半導体装置を提供できる。

【0102】

酸化物２３０は、結晶性を有する酸化物半導体を用いることが好ましい。結晶性を有する酸化物半導体として、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、単結晶酸化物半導体等が挙げられる。酸化物２３０として、ＣＡＡＣ－ＯＳ又はｎｃ－ＯＳを用いることが好ましく、ＣＡＡＣ－ＯＳを用いることが特に好ましい。

【0103】

ＣＡＡＣ－ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ－ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ－ＯＳの密度をより高めることで、当該ＣＡＡＣ－ＯＳ中の不純物又は酸素の拡散をより低減できる。

【0104】

また、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。

【0105】

また、酸化物２３０としてＣＡＡＣ－ＯＳ等の結晶性を有する酸化物を用いることで、導電体２４５、導電体２４４及び導電体２４２による、酸化物２３０からの酸素の引き抜きを抑制できる。これにより、熱処理を行なっても、酸化物２３０から酸素が引き抜かれることを抑制できるため、トランジスタは、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。また、導電体２４２、導電体２４４、及び導電体２４５の導電率が低下することを抑制できる。

【0106】

ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶（ナノ結晶ともいう）を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られないため、膜全体で配向性が見られない。すなわち、酸化物２３０としてｎｃ－ＯＳを用いる場合、酸化物２３０中を流れるキャリアの方向によらず酸化物２３０の膜特性が一定となるため、トランジスタの電気特性は安定する。

【0107】

なお、酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。酸化物２３０は、ＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、多結晶酸化物半導体、ＣＡＣ－ＯＳ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のうち、二種以上を有してもよい。

【0108】

なお、ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°又はその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。

【0109】

また、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと同等又はナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。

【0110】

酸化物２３０は、トランジスタ２００のチャネル形成領域を含む半導体層と言い換えることができる。なお、当該半導体層に適用可能な材料は、半導体として機能する金属酸化物（酸化物半導体）に限られない。

【0111】

半導体層に用いることができる他の半導体材料としては、例えば、単体元素よりなる半導体、又は化合物半導体が挙げられる。単体元素よりなる半導体として、例えば、シリコン、及びゲルマニウムが挙げられる。化合物半導体として、例えば、ヒ化ガリウム、及びシリコンゲルマニウムが挙げられる。その他、化合物半導体として、例えば、有機半導体、及び、窒化物半導体が挙げられる。なお、前述の酸化物半導体も、化合物半導体の一種である。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。

【0112】

半導体層に用いることができるシリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）が挙げられる。

【0113】

半導体層に非晶質シリコンを用いたトランジスタは、低コストで作製できる。半導体層に多結晶シリコンを用いたトランジスタは、電界効果移動度が高く、高速動作が可能である。また、半導体層に微結晶シリコンを用いたトランジスタは、非晶質シリコンを用いたトランジスタより電界効果移動度が高く、高速動作が可能である。

【0114】

又は、半導体層として、半導体として機能する遷移金属カルコゲナイドを用いてもよく、例えば、硫化モリブデン（代表的にはＭｏＳ_２）、セレン化モリブデン（代表的にはＭｏＳｅ_２）、モリブデンテルル（代表的にはＭｏＴｅ_２）、硫化タングステン（代表的にはＷＳ_２）、セレン化タングステン（代表的にはＷＳｅ_２）、タングステンテルル（代表的にはＷＴｅ_２）、硫化ハフニウム（代表的にはＨｆＳ_２）、セレン化ハフニウム（代表的にはＨｆＳｅ_２）、硫化ジルコニウム（代表的にはＺｒＳ_２）、セレン化ジルコニウム（代表的にはＺｒＳｅ_２）などを用いてもよい。

【0115】

酸化物２３０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又は原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。酸化物２３０の成膜は、特にスパッタリング法を用いて行うことが好ましい。スパッタリング法を用いることで、結晶性を有する金属酸化物を形成することができる。また、スパッタリング法は、薄膜が形成可能な成膜方法であるため、酸化物２３０の成膜に好適に用いることができる。

【0116】

また、図２（Ａ）乃至図２（Ｃ）に示すように、トランジスタ２００ａとトランジスタ２００ｂを積層する場合、酸化物２３０ａと酸化物２３０ｂの膜厚を異ならせることができる。つまり、トランジスタ２００ａとトランジスタ２００ｂのチャネル長を異ならせることができる。

【0117】

トランジスタのチャネル長を長くすることで、トランジスタのしきい値電圧のばらつきを低減できる。そこで、例えば、酸化物２３０ａの膜厚を、酸化物２３０ｂの膜厚よりも大きくする。このとき、読み出し用トランジスタとして機能するトランジスタ２００ａのチャネル長が長くなり、読み出し精度が高いメモリセルを実現できる。

【0118】

また、トランジスタのチャネル長が短いほど、オン抵抗が小さくなり、高速動作が可能なトランジスタとなる。そこで、例えば、酸化物２３０ｂの膜厚を、酸化物２３０ａの膜厚よりも小さくする。このとき、書き込み用トランジスタとして機能するトランジスタ２００ｂのチャネル長が短くなるため、書き込み速度が速いメモリセルを実現できる。さらに、酸化物２３０ａの膜厚を大きくすることで、読み出し用トランジスタとして機能するトランジスタ２００ａのチャネル長が長くなり、書き込み速度が速く、読み出し精度が高いメモリセルを実現できる。

【0119】

また、図２（Ａ）乃至図２（Ｃ）に示す構成において、トランジスタ２００ａの半導体層、及びトランジスタ２００ｂの半導体層は、同じ材料を用いて形成してもよいし、異なる材料を用いて形成してもよい。例えば、トランジスタ２００ａとして、半導体として機能する金属酸化物とは異なる半導体材料を用い、トランジスタ２００ｂとして、半導体として機能する金属酸化物を用いるとよい。このような構成にすることで、長期にわたり記憶内容を保持でき、読み出し速度が速いメモリセルを実現できる。

【0120】

ここで、半導体として機能する金属酸化物の側面がゲート絶縁層を介してワード線に覆われている、所謂ゲートオールアラウンド構造のトランジスタでは、ワード線又はゲート絶縁層に形成される開口部の内側に金属酸化物が設けられる。当該トランジスタを微細化するには、開口部の内壁を基板面に対してできる限り垂直にする必要がある。このとき、当該金属酸化物の成膜時に高い段差被覆性が必要とされるため、当該金属酸化物の成膜方法の自由度が制限されてしまう。

【0121】

一方、トランジスタ２００は、酸化物２３０及び導電体２４２の積層体に開口を形成し、当該開口の内側に絶縁体２５０及び導電体２６０を形成することで、作製される。このとき、酸化物２３０は、上面が平坦な被形成面に形成することになり、酸化物２３０の成膜時に高い段差被覆性は必要とされない。したがって、酸化物２３０の成膜方法を自由に適用することができる。例えば、酸化物２３０の成膜にスパッタリング法を用いることができ、結晶性を有する金属酸化物を形成することができる。

【0122】

なお、開口又は凹部の形成には、ＬＥＬＥ（Ｌｉｔｈｏ－Ｅｔｃｈ－Ｌｉｔｈｏ－Ｅｔｃｈ）及びＳＡＤＰ（Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）などのダブルパターニング、ＳＡＱＰ（Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）などのクアドロプルパターニング、並びにＳＡОＰ（Ｓｅｌｆ－Ａｌｉｇｎｅｄ ｏｃｔｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）などのオクタプルパターニングなどのマルチパターニング技術を用いるとよい。マルチパターニング技術を用いることで、微細な開口又は微細な凹部を形成することができる。

【0123】

また、レジストパターンに対してシュリンク剤を用いることで、レジストパターンの開口部を縮小してもよい。例えば、シュリンク剤をレジスト表面に塗布した後、加熱処理を行う。これにより、レジストがシュリンク剤と反応し、レジストの表面に反応層が形成される。このとき、レジストパターンの開口部の側面に反応層が形成されるため、当該開口部を縮小することができる。開口部が縮小したレジストパターンを用いることで、微細な開口又は微細な凹部を形成することができる。なお、上記シュリンク剤は、パターンシュリンク剤、又はホールシュリンク剤と呼ばれることがある。

【0124】

また、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いた露光により、微細なパターンを直接形成してもよい。

【0125】

また、上記の方法を組み合わせてパターニングを行なってもよい。

【0126】

以上より、基板浮遊効果の影響が小さい又は実質的にない酸化物半導体をスパッタリング法により成膜した後、ＳＡＱＰ等のマルチパターニング技術を用いて中空部を有する円筒形状のチャネルを形成する。中空部にゲート電極を設けた縦型トランジスタとすることで、微細化または高集積化が可能なトランジスタを提供できる。当該トランジスタを用いることで、最小加工寸法（Ｆ）が例えば１５ｎｍ以下のメモリセルを実現できる。ここで、最小加工寸法（Ｆ）は、例えば、導電体２４４のＹ方向の幅、導電体２６２のＹ方向の幅、又は導電体２４６のＸ方向の幅とする。

【0127】

導電体２４２としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、又はチタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。

【0128】

なお、酸化物２３０などに含まれる水素が、導電体２４２に拡散する場合がある。特に、導電体２４２にタンタルを含む窒化物を用いることで、酸化物２３０などに含まれる水素は、導電体２４２に拡散しやすく、拡散した水素は、導電体２４２が有する窒素と結合することがある。つまり、酸化物２３０などに含まれる水素は、導電体２４２に吸い取られる場合がある。

【0129】

また、導電体２４２は、酸化物２３０と接する領域を有するため、酸素を含む導電性材料を用いることが好ましい。導電体２４２として酸素を含む導電性材料を用いることで、導電体２４２が酸素を吸収しても導電性を維持することができる。また、絶縁体２５０として酸素を含む絶縁体を用いる場合においても、導電体２４２は導電性を維持できるため好適である。

【0130】

酸素を含む導電性材料として、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物（ＩＴＯともいう）、酸化チタンを含むインジウム錫酸化物、シリコンを添加したインジウム錫酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（ＩＺＯ（登録商標）ともいう）、及び、酸化タングステンを含むインジウム亜鉛酸化物などが挙げられる。また、酸素を含む導電性材料として、酸化ルテニウム、ストロンチウム及びルテニウムを含む酸化物、またはランタン及びニッケルを含む酸化物などが挙げられる。本明細書等では、酸素を含む導電性材料を用いて成膜される導電膜を、酸化物導電膜と呼ぶことがある。

【0131】

絶縁体２５０は、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、酸化物２３０に含まれる酸素が、導電体２６０へ拡散するのを抑制できる。つまり、酸化物２３０に酸素欠損が形成されるのを抑制できる。また、酸化物２３０に含まれる酸素による導電体２６０の酸化を抑制できる。したがって、トランジスタ２００の電気特性を良好にし、信頼性を向上させることができる。

【0132】

絶縁体２５０としては、例えば、アルミニウム及びハフニウムの一方または両方と、酸素と、を含む絶縁体を用いることが好ましい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、又はハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。

【0133】

また、絶縁体２５０としては、水素を捕獲する又は固着する機能を有する絶縁体を用いることが好ましい。酸化物２３０に接して設けられる絶縁体２５０が水素を捕獲する又は固着する機能を有することで、酸化物２３０中の水素濃度を低減できる。

【0134】

なお、対応する物質を捕獲する又は固着する機能は、対応する物質が拡散し難い性質を有するともいえる。よって、対応する物質を捕獲する又は固着する機能を、バリア性と言い換えることができる。

【0135】

水素を捕獲する又は固着する機能を有する絶縁体として、マグネシウムを含む酸化物、アルミニウム及びハフニウムの一方または両方を含む酸化物等が挙げられる。アルミニウム及びハフニウムの一方又は両方を含む酸化物として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）が挙げられる。また、これらの酸化物に、酸化シリコンが添加されてもよい。水素を捕獲する又は固着する機能を有する絶縁体として、例えば、マグネシウム及びシリコンを含む酸化物、アルミニウム及びシリコンを含む酸化物、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）等が挙げられる。

【0136】

また、絶縁体２５０は、後述する高誘電率（ｈｉｇｈ－ｋ）材料を用いてもよい。絶縁体２５０として高誘電率材料を用いることで、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）の薄膜化が可能となる。よって、絶縁体２５０の絶縁耐圧を高くすることができる。

【0137】

また、絶縁体２５０は、後述する比誘電率が低い材料を用いてもよい。絶縁体２５０として比誘電率が低い材料を用いることで、導電体２６０と導電体２４６の間に生じる寄生容量を低減できる。

【0138】

また、絶縁体２５０はＺ方向に延在している。絶縁体２５０の上面は、導電体２４６の上面よりも上方に位置することが好ましい。これにより、導電体２４６と導電体２６０が接するのを防ぎ、導電体２４６と導電体２６０の間のリーク電流及びショートを防止できる。なお、絶縁体２５０上であって、導電体２４６と導電体２６０との間に絶縁体が設けられ、当該絶縁体の上面が導電体２４６の上面よりも上方に位置する場合、絶縁体２５０の上面は、導電体２４６の上面よりも下方に位置してもよい。

【0139】

図２（Ｂ）乃至図２（Ｅ）では、絶縁体２５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば、絶縁体２５０を２層の積層構造とする場合、酸化物２３０側に設ける絶縁体は、酸素の拡散を抑制する機能を有する絶縁体を用いて形成し、導電体２６０側に設ける絶縁体は、高誘電率材料を用いて形成してもよい。

【0140】

導電体２６０としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物、又は窒化ルテニウムなどを用いることが好ましい。また、例えば、ルテニウム、酸化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、導電体２６０と接する絶縁体２５０として酸素を含む絶縁性材料を用いる場合に好適である。

【0141】

また、導電体２６０は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いてもよい。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、及び酸化ルテニウムなどが挙げられる。

【0142】

また、導電体２６０が酸素の拡散を抑制する機能を有することにより、絶縁体２５０に含まれる酸素によって、導電体２６０が酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。

【0143】

以上が、トランジスタ２００についての説明である。

【0144】

〔容量素子３００〕
容量素子３００は、導電体３１１と、絶縁体３１３と、導電体３１２と、を有する。

【0145】

容量素子３００において、導電体３１１は一対の電極の一方として機能し、導電体３１２は一対の電極の他方として機能し、絶縁体３１３は誘電体として機能する。

【0146】

ここで、導電体３１２を含む、ＸＹ平面における断面図を、図２（Ｆ）に示す。なお、図２（Ｆ）は、図２（Ｂ）にＡ５－Ａ６の一点鎖線で示す部位の断面図でもある。

【0147】

絶縁体３１３を介して導電体３１１と導電体３１２が対向する領域の面積を大きくする（つまり、導電体３１１の下面から上面までの距離を大きくし、導電体３１２の下面から上面までの距離を大きくする、又は、当該領域のＺ方向の距離を大きくする）ことが好ましい。絶縁体３１３を介して導電体３１１と導電体３１２が対向する領域の面積を大きくすることで、容量素子３００の静電容量を大きくすることができる。容量素子３００のＸＹ平面の単位面積当たりの静電容量を大きくすることで、読み出しデータの信頼性を高めることができる。

【0148】

ここで、導電体３１２の下面から上面までの距離（導電体３１２の高さ、又は導電体３１２の膜厚）を長さＨ３１２とする（図２（Ｃ）参照）。このとき、例えば、長さＨ３１２は、長さＬ以上、長さＬの２倍（２Ｌ）以上、又は長さＬの３倍（３Ｌ）以上であることが好ましい。なお、長さＨ３１２の上限は特に限定されないが、半導体装置の生産性向上などの観点から、長さＨ３１２は、長さＬの２０倍（２０Ｌ）以下、１０倍（１０Ｌ）以下、又は５倍（５Ｌ）以下であることが好ましい。よって、長さＨ３１２は、Ｌ以上１０Ｌ以下、２Ｌ以上１０Ｌ以下、３Ｌ以上１０Ｌ以下、又は３Ｌ以上５Ｌ以下であることが好ましい。

【0149】

導電体３１１は、導電体２６０に適用可能な導電性材料を用いて形成することができる。また、導電体３１２は、導電体２４４に適用可能な導電性材料を用いて形成することができる。

【0150】

絶縁体３１３には、後述する高誘電率（ｈｉｇｈ－ｋ）材料を用いることが好ましい。このような高誘電率材料を用いることで、リーク電流を抑制できる程度に絶縁体３１３を厚くし、且つ容量素子３００の静電容量を十分確保することができる。また、絶縁体３１３は、ＡＬＤ法またはＣＶＤ法などの被覆性の良好な成膜方法を用いて成膜することが好ましい。

【0151】

また、上記の材料からなる絶縁体を積層して用いることが好ましく、高誘電率材料と、当該高誘電率材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体３１３として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁体を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁体を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁体を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子３００の静電破壊を抑制できる。

【0152】

また、絶縁体３１３として、強誘電性を有しうる材料を用いてもよい。強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、ハフニウム及びジルコニウムを含む酸化物などの金属酸化物が挙げられる。また、強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウムなどから選ばれた一つまたは複数）を添加した材料が挙げられる。ここで、ハフニウムの原子数と元素Ｊ１の原子数の比は適宜設定することができ、例えば、ハフニウムの原子数と元素Ｊ１の原子数の比を１：１またはその近傍にすることが好ましい。また、強誘電性を有しうる材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウムなどから選ばれた一つまたは複数）を添加した材料、などが挙げられる。また、ジルコニウムの原子数と元素Ｊ２の原子数の比は適宜設定することができ、例えば、ジルコニウムの原子数と元素Ｊ２の原子数の比を１：１またはその近傍にすることが好ましい。また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯ_Ｘ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。

【0153】

また、強誘電性を有しうる材料としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、アルミニウム、ガリウム、インジウムなどから選ばれた一つまたは複数である。また、元素Ｍ２は、ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロムなどから選ばれた一つまたは複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属酸化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電性を有しうる材料としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。なお、元素Ｍ３は、マグネシウム、カルシウム、ストロンチウム、亜鉛、カドミウムなどから選ばれた一つまたは複数である。ここで、元素Ｍ１の原子数、元素Ｍ２の原子数、および元素Ｍ３の原子数の比は適宜設定することができる。

【0154】

また、強誘電性を有しうる材料としては、ＳｒＴａＯ_２Ｎ、ＢａＴａＯ_２Ｎなどのペロブスカイト型酸窒化物、κアルミナ型構造のＧａＦｅＯ_３などが挙げられる。

【0155】

なお、上記の説明においては、金属酸化物、及び金属窒化物について例示したがこれに限定されない。例えば、上述の金属酸化物に窒素が添加された金属酸窒化物、または上述の金属窒化物に酸素が添加された金属窒酸化物などを用いてもよい。

【0156】

また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物または化合物を用いることができる。または、絶縁体３１３を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、上記に列挙した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料を強誘電体と呼ぶだけでなく、強誘電性を有しうる材料とも呼んでいる。

【0157】

強誘電体は、絶縁体であって、外部から電場を与えることによって内部に分極が生じ、且つ当該電場をゼロにしても分極が残る性質を有する。このため、当該材料を誘電体として用いた容量素子（以下、強誘電体キャパシタと呼ぶ場合がある）を用いて、不揮発性の記憶素子を形成することができる。強誘電体キャパシタを用いた、不揮発性の記憶素子は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体メモリなどと呼ばれることがある。例えば、強誘電体メモリは、トランジスタと、強誘電体キャパシタを有し、トランジスタのソースおよびドレインの一方が、強誘電体キャパシタの一方の端子に電気的に接続された構成を有する。よって、容量素子３００として強誘電体キャパシタを用いる場合、本実施の形態で示す記憶装置は、強誘電体メモリとして機能する。

【0158】

以上が、容量素子３００についての説明である。

【0159】

図２（Ｄ）に示すように、平面視において、導電体２４４は、酸化物２３０ａの有する中空の中心と重なる。なお、導電体２４４は、酸化物２３０ａの少なくとも一部と接するのであれば、平面視において、酸化物２３０ａの有する中空の中心と重ならなくてもよい。例えば、平面視において、導電体２４４は、酸化物２３０ａの有する中空の中心からＹ方向にずれた位置に配置されてもよい。

【0160】

導電体２６２は、導電体２６０ｂの少なくとも一部と接することが好ましい。例えば、平面視において、導電体２６２は、導電体２６２のＹ方向の幅を二等分する直線が、導電体２６０ｂの中心と重なるように配置されてもよいし、導電体２６０ｂの中心からＹ方向にずれた位置となるように配置されてもよい。

【0161】

図２（Ｂ）に示すように、導電体２４６は、凸型の形状部を有してもよい。当該凸型の形状部は、導電体２４６と導電体２４２とが重なる領域に設けられ、導電体２４２と接する。なお、凸型の形状部を有する導電体２４６の形成方法については、後述する。

【0162】

図２（Ｂ）には、導電体２４６が凸型の形状部を有する構成を示している。なお、導電体２４６が導電体２４２の上面の少なくとも一部と接するのであれば、本発明はこれに限られるものではない。

【0163】

図３（Ａ）乃至図３（Ｃ）を用いて、半導体装置の別の構成例について説明する。なお、図３（Ａ）乃至図３（Ｃ）に示す半導体装置は、図２（Ａ）乃至図２（Ｃ）に示す半導体装置の変形例である。図３（Ａ）はメモリセル１００を含む領域の斜視図である。図３（Ｂ）及び図３（Ｃ）はメモリセル１００を含む領域の断面図である。

【0164】

図３（Ａ）乃至図３（Ｃ）に示す半導体装置は、導電体２４６ａ及び導電体２４６ｂの形状が、図２（Ａ）乃至図２（Ｃ）に示す半導体装置とは異なる。具体的には、導電体２４６は、凸型の形状部を有さない。別言すると、導電体２４６の下面は、導電体２４２と接しない領域から導電体２４２と接する領域に亘って平坦である。このような構成であっても、導電体２４６は、導電体２４２と接することができる。

【0165】

上述したように、導電体２４６は、導電体２６０と重なる領域近傍で分断されている。なお、導電体２４６と導電体２６０とが接しないのであれば、本発明はこれに限られるものではない。

【0166】

図４（Ａ）乃至図４（Ｄ）を用いて、半導体装置の別の構成例について説明する。なお、図４（Ａ）乃至図４（Ｃ）に示す半導体装置は、図２（Ａ）乃至図２（Ｃ）に示す半導体装置の変形例である。図４（Ａ）はメモリセル１００を含む領域の斜視図である。図４（Ｂ）及び図４（Ｃ）はメモリセル１００を含む領域の断面図である。

【0167】

また、導電体２４６ａを含む、ＸＹ平面における断面図を、図４（Ｄ）に示す。図４（Ｄ）は、図４（Ｂ）にＡ３－Ａ４の一点鎖線で示す部位の断面図でもある。なお、導電体２４６ｂを含む、ＸＹ平面における断面図は、図４（Ｄ）を参照できる。また、理解をしやすくするため、図４（Ｄ）では、導電体２４２ａの輪郭を点線で示す。

【0168】

図４（Ａ）乃至図４（Ｃ）に示す半導体装置は、導電体２４６ａ及び導電体２４６ｂの形状が、図２（Ａ）乃至図２（Ｃ）に示す半導体装置とは異なる。具体的には、導電体２４６は分断されることなく、一続きの導電体としてＹ方向に延在して設けられている。このような構成にすることで、導電体２４６と導電体２４２との接触面積が増大し、接触抵抗が低減できるほか、接続不良などの不具合の発生を抑制できる。

【0169】

図４（Ｄ）に示すように、導電体２４６は開口を有する。また、当該開口の内側に、絶縁体２５０及び導電体２６０が設けられている。なお、平面視において、導電体２４６のＸ方向の幅が絶縁体２５０の外周の直径よりも大きい場合（図４（Ｄ）参照）、導電体２４６は、一続きの導電体としてＹ方向に延在している。一方、平面視において、導電体２４６のＸ方向の幅が絶縁体２５０の外周の直径と等しい場合、又は、導電体２４６のＸ方向の幅が絶縁体２５０の外周の直径よりも小さい場合、導電体２４６は、絶縁体２５０によって分断される。しかしながら、上述したように、分断された導電体２４６同士は導電体２４２を介して電気的に接続されるため、導電体２４６は、Ｙ方向に延在しているとみなすことができる。

【0170】

また、図２（Ｅ）には、平面視において、導電体２４２と重なる領域の導電体２４６の端部が直線状である構成を示している。なお、本発明はこれに限られるものではない。例えば、平面視において、導電体２４２と重なる領域の導電体２４６の端部は、絶縁体２５０の外周と同じ輪郭を有してもよい。

【0171】

図２（Ａ）乃至図２（Ｃ）に示す半導体装置は、平面視において、導電体２４５の輪郭と酸化物２３０ｂの外周とが一致する構成を有する。別言すると、断面視において、導電体２４５の側面と酸化物２３０ｂの外側の側面とが一致する構成を有する。又は、平面視において、導電体２４５の中心（重心）と酸化物２３０ｂの有する中空の中心とが重なり、且つ、導電体２４５の側面と酸化物２３０ｂの外周とが一致する構成を有する。このような構成にすることで、導電体２４５と酸化物２３０ｂとの接触面積を大きくすることができる。これにより、トランジスタ２００ｂのオン電流を大きくし、電気特性を良好とすることができる。よって、高速に動作する半導体装置を実現できる。

【0172】

なお、導電体２４５は、酸化物２３０ｂの少なくとも一部と接するのであれば、断面視において、導電体２４５の側面と酸化物２３０ｂの外側の側面とは一致しなくてもよい。別言すると、平面視において、導電体２４５の輪郭と酸化物２３０ｂの外周とは一致しなくてもよい。

【0173】

図５（Ａ）及び図５（Ｂ）に示す半導体装置は、図２（Ａ）乃至図２（Ｃ）に示す半導体装置の変形例である。図５（Ａ）及び図５（Ｂ）はメモリセル１００を含む領域の断面図である。図５（Ｃ）はメモリセル１００を含む領域の平面図である。なお、理解をしやすくするため、図５（Ｃ）では、酸化物２３０ｂ、導電体２４５、及び導電体３１１を図示している。

【0174】

例えば、図５（Ａ）及び図５（Ｂ）に示すように、断面視において、導電体２４５の側面が、酸化物２３０ｂの外側の側面よりも内側に位置する構成としてもよい。このとき、断面視において、導電体２４５の幅を、酸化物２３０ｂの有する中空部の幅（平面視における、酸化物２３０ｂの内周の直径）よりも大きくすることで、導電体２４５は酸化物２３０ｂと接する領域を有することができる。別言すると、図５（Ｃ）に示すように、平面視において、導電体２４５の面積を、酸化物２３０ｂの有する中空部の面積よりも大きくすることで、導電体２４５は酸化物２３０ｂと接する領域を有することができる。

【0175】

なお、平面視において、導電体２４５の面積が、酸化物２３０ｂの有する中空部の面積よりも小さい場合であっても、導電体２４５は酸化物２３０ｂと接する領域を有することができる場合がある。

【0176】

図６（Ａ）乃至図６（Ｄ）を用いて、半導体装置の別の構成例について説明する。なお、図６（Ａ）乃至図６（Ｃ）に示す半導体装置は、図２（Ａ）乃至図２（Ｃ）に示す半導体装置の変形例である。図６（Ａ）はメモリセル１００を含む領域の斜視図である。図６（Ｂ）及び図６（Ｃ）はメモリセル１００を含む領域の断面図である。図６（Ｄ）はメモリセル１００を含む領域の平面図である。なお、理解をしやすくするため、図６（Ｄ）では、酸化物２３０ｂ、導電体２４５、及び導電体３１１を図示している。

【0177】

図６（Ｄ）に示すように、平面視において、導電体２４５が酸化物２３０ｂと重なる領域を有する範囲で、導電体２４５の中心が酸化物２３０ｂの有する中空部の中心からずれるように、導電体２４５を配置してもよい。別言すると、導電体２４５の少なくとも一部が酸化物２３０ｂと重なり、且つ、導電体２４５の中心が酸化物２３０ｂの有する中空部の中心からずれている構成であってもよい。また、導電体２４５が導電体３１１と重なる領域を有する範囲で、導電体２４５の中心が導電体３１１の中心からずれるように、導電体２４５を配置してもよい。別言すると、導電体２４５の少なくとも一部が導電体３１１と重なり、且つ、導電体２４５の中心が導電体３１１の中心からずれている構成であってもよい。これにより、導電体３１１と酸化物２３０ｂとを接続することができる。

【0178】

本明細書等において、Ａの中心がＢの中心からずれる、と記載されている場合、Ａの中心がＢの中心と一致しない、Ａの中心がＢの中心と重ならない、Ａの中心がＢの中心と異なる、と言い換えることができる。

【0179】

なお、図６（Ｄ）には、導電体２４５が、酸化物２３０ｂの有する中空部の中心に対して、Ｘ方向及びＹ方向にずれた位置に設けられる構成を示している。なお、本発明はこれに限られるものではない。導電体２４５は、酸化物２３０ｂの有する中空部の中心に対して、Ｘ方向及びＹ方向のいずれか一方にずれた位置に設けてもよい。

【0180】

また、図６（Ｄ）には、平面視において、導電体３１１の中心と導電体２６０ａの中心とが一致する構成を示している。なお、酸化物２３０ｂ、導電体２４５、導電体３１１、及び導電体２６０ａが接続されるのであれば、本発明はこれに限られるものではない。

【0181】

図７（Ａ）乃至図７（Ｂ）に示す半導体装置は、図６（Ａ）乃至図６（Ｃ）に示す半導体装置の変形例である。図７（Ａ）及び図７（Ｂ）はメモリセル１００を含む領域の断面図である。また、図７（Ｃ）はメモリセル１００を含む領域の平面図である。なお、理解をしやすくするため、図７（Ｃ）では、酸化物２３０ｂ、導電体２４５、導電体３１１、及び導電体２６０ａを図示している。

【0182】

例えば、図７（Ｃ）に示すように、平面視において、導電体３１１が導電体２６０ａと重なる領域を有する範囲で、導電体３１１の中心が導電体２６０ａの中心からずれるように、導電体３１１を配置してもよい。別言すると、導電体３１１の少なくとも一部が導電体２６０ａと重なり、且つ、導電体３１１の中心が導電体２６０ａの中心からずれている構成であってもよい。

【0183】

また、図５（Ｃ）には、平面視において、トランジスタ２００ａの中心とトランジスタ２００ｂの中心とが一致する構成を示している。ここで、平面視におけるトランジスタ２００の中心とは、平面視における、導電体２６０の中心、導電体２４２の有する中空部の中心、又は酸化物２３０の有する中空部の中心ともいえる。なお、本発明はこれに限られるものではない。例えば、トランジスタ２００ａと、導電体３１１と、トランジスタ２００ｂとが電気的に接続できるのであれば、トランジスタ２００ａの中心とトランジスタ２００ｂの中心とは一致しなくてもよい。

【0184】

図８（Ａ）乃至図８（Ｄ）を用いて、半導体装置の別の構成例について説明する。なお、図８（Ａ）乃至図８（Ｃ）に示す半導体装置は、図２（Ａ）乃至図２（Ｃ）に示す半導体装置の変形例である。図８（Ａ）はメモリセル１００を含む領域の斜視図である。図８（Ｂ）及び図８（Ｃ）はメモリセル１００を含む領域の断面図である。図８（Ｄ）はメモリセル１００を含む領域の平面図である。なお、理解をしやすくするため、図８（Ｄ）では、酸化物２３０ｂ、導電体２４５、及び導電体２４２ａを図示している。

【0185】

図８（Ｄ）に示すように、平面視において、導電体２４５の面積が、酸化物２３０ｂの有する中空部の面積よりも小さい場合であっても、トランジスタ２００ａの中心とトランジスタ２００ｂの中心とをずらすことで、導電体３１１とトランジスタ２００ｂとを電気的に接続することができる。なお、図８（Ｄ）には、トランジスタ２００ｂが、導電体２４５の中心に対して、Ｙ方向にずれた位置に設けられる構成を示している。なお、本発明はこれに限られるものではない。トランジスタ２００ｂは、平面視において、導電体２４５の中心に対して、Ｘ方向にずれた位置に設けてもよいし、Ｘ方向及びＹ方向にずれた位置に設けてもよい。

【0186】

図１（Ａ）には、導電体３１２がＸ方向に延在するように設けられる構成を示している。なお、本発明はこれに限られるものではない。例えば、導電体３１２はＹ方向に延在して設けられてもよいし、面状に設けてもよい。

【0187】

本明細書等において、面状とは、複数の素子（一例として、マトリクス状に配置されているメモリセル）に共通な一続きの層として設けられている層の形状を指す。

【0188】

導電体３１２が面状に設けられている半導体装置の構成例を示す斜視図を、図９に示す。また、図９に示す半導体装置が有するメモリセル１００を含む領域の斜視図及び断面図を図１０（Ａ）乃至図１０（Ｃ）に示す。図１０（Ａ）はメモリセル１００を含む領域の斜視図である。図１０（Ｂ）及び図１０（Ｃ）はメモリセル１００を含む領域の断面図である。なお、メモリセル１００の全体像を把握しやすくするため、図１０（Ａ）乃至図１０（Ｃ）では、導電体３１２を、図９に示す導電体３１２のＺ方向の長さ（高さ）よりも短く図示している。

【0189】

図１０（Ａ）乃至図１０（Ｃ）に示す半導体装置は、図２（Ａ）乃至図２（Ｃ）に示す半導体装置の変形例である。

【0190】

図９乃至図１０（Ｃ）に示すように、導電体３１２は面状に設けられている。このような構成にすることで、導電体３１２の形状を加工するための工程を削減でき、半導体装置の作製コストを削減できる。

【0191】

なお、図９乃至図１０（Ｃ）では、導電体３１２の膜厚が全面に亘って均一である例を示している。なお、容量素子３００に必要な静電容量が確保されるのであれば、本発明はこれに限られるものではない。

【0192】

本発明の一態様の半導体装置の別の構成例を示す斜視図を、図１１に示す。また、図１１に示す半導体装置が有するメモリセル１００を含む領域の斜視図及び断面図を図１２（Ａ）乃至図１２（Ｃ）に示す。図１２（Ａ）はメモリセル１００を含む領域の斜視図である。図１２（Ｂ）及び図１２（Ｃ）はメモリセル１００を含む領域の断面図である。なお、メモリセル１００の全体像を把握しやすくするため、図１２（Ａ）乃至図１２（Ｃ）では、導電体３１２を、図１１に示す導電体３１２のＺ方向の長さ（高さ）よりも短く図示している。

【0193】

図１２（Ａ）乃至図１２（Ｃ）に示す半導体装置は、図１０（Ａ）乃至図１０（Ｃ）に示す半導体装置の変形例である。

【0194】

図１１乃至図１２（Ｃ）に示すように、導電体３１２は面状に設けられている。なお、図１１乃至図１２（Ｃ）に示す半導体装置では、導電体３１２は、絶縁体３１３を介して導電体３１１と対向する第１の領域と、トランジスタ２００と重ならない第２の領域と、を有する。さらに、第１の領域の幅は、第２の領域の膜厚と一致する。このような構成にすることで、絶縁体３１３を介して導電体３１１と導電体３１２とが対向する領域の面積を大きくする（つまり導電体３１１の高さを高くする）場合においても、導電体３１２の膜厚を厚くする必要が無くなる。よって、導電体３１２の成膜時間を短縮でき、生産性の向上を図ることができる。なお、導電体３１２と電気的に接続し、配線として機能する導電体を設けてもよい。

【0195】

導電体３１２となる導電膜は、例えば、絶縁体３１３となる絶縁膜を成膜した後、ＡＬＤ法またはＣＶＤ法などの被覆性の良好な成膜方法を用いて成膜することが好ましい。なお、図１２（Ａ）乃至図１２（Ｃ）に示す導電体３１２の形成方法については、後述する。

【0196】

なお、図１３（Ａ）及び図１３（Ｂ）に示すように、導電体３１２は、導電体３１２ａと、導電体３１２ｂと、を有してもよい。導電体３１２ａは、トランジスタ２００と重ならない領域に設けられ、導電体３１２ｂは、絶縁体３１３を介して導電体３１１と対向するように設けられている。このような構成にすることで、導電体３１２ａの膜厚と、導電体３１２の幅とを異ならせることができる。例えば、導電体３１２ａは配線として機能する領域を有するため、導電体３１２ａの膜厚を厚くすることで、導電体３１２ａの導電性を高めることができる。

【0197】

図２（Ａ）乃至図２（Ｃ）には、トランジスタ２００ａのゲート電極として導電体２６０ａが設けられ、容量素子３００の一対の電極の一方として導電体３１１が設けられている構成を示している。なお、本発明はこれに限られるものではない。例えば、一つの導電体が、トランジスタ２００ａのゲート電極としての機能と、容量素子３００の一対の電極の一方としての機能と、を有してもよい。

【0198】

図１４（Ａ）乃至図１４（Ｃ）を用いて、半導体装置の別の構成例について説明する。なお、図１４（Ａ）乃至図１４（Ｃ）に示す半導体装置は、図２（Ａ）乃至図２（Ｃ）に示す半導体装置の変形例である。図１４（Ａ）はメモリセル１００を含む領域の斜視図である。図１４（Ｂ）及び図１４（Ｃ）はメモリセル１００を含む領域の断面図である。

【0199】

図１４（Ａ）乃至図１４（Ｃ）に示すように、導電体２６０ａは、導電体２４５に接するように、Ｚ方向に延在して設けられてもよい。このとき、導電体２６０ａは、絶縁体３１３を介して導電体３１２と対向する領域を有する。よって、導電体２６０ａは、トランジスタ２００ａのゲート電極として機能する領域と、容量素子３００の一対の電極の一方として機能する領域と、を有する。このような構成にすることで、導電体３１１を形成する工程を省略できる。よって、生産性の良好な半導体装置を提供できる。

【0200】

なお、図５（Ｃ）を用いて説明したように、平面視において導電体２４５の面積が、酸化物２３０ｂの面積と酸化物２３０ｂの有する中空部の面積との和よりも小さい構成を、図１４（Ａ）乃至図１４（Ｃ）に示す半導体装置に適用してもよい。

【0201】

また、図６（Ｄ）を用いて説明したように、平面視において、導電体２４５の中心が酸化物２３０ｂの有する中空部の中心及び容量素子３００の一対の電極の一方として機能する導電体の中心からずれるように、導電体２４５を配置する構成を、図１４（Ａ）乃至図１４（Ｃ）に示す半導体装置に適用してもよい。図１５（Ａ）乃至図１５（Ｃ）に示す半導体装置は、平面視において、導電体２４５の面積が酸化物２３０ｂの有する中空部の面積と一致し、導電体２４５の中心が酸化物２３０ｂの有する中空部の中心からずれており、導電体２４５の中心がトランジスタ２００ａの中心からずれている構成を有している。なお、図１５（Ａ）はメモリセル１００を含む領域の斜視図であり、図１５（Ｂ）及び図１５（Ｃ）はメモリセル１００を含む領域の断面図である。図１５（Ｄ）はメモリセル１００を含む領域の平面図である。なお、理解をしやすくするため、図１５（Ｄ）では、酸化物２３０ｂ、導電体２４５、及び導電体２６０ａを図示している。図１５（Ａ）乃至図１５（Ｃ）に示す半導体装置は、図１４（Ａ）乃至図１４（Ｃ）に示す半導体装置の変形例である。

【0202】

図２（Ａ）乃至図２（Ｃ）には、容量素子３００の一対の電極の一方として導電体３１１が設けられ、容量素子３００の一対の電極の一方とトランジスタ２００ｂとを電気的に接続する導電体として導電体２４５が設けられている構成を示している。なお、本発明はこれに限られるものではない。例えば、容量素子３００の一対の電極の一方として機能する導電体が、トランジスタ２００ｂと電気的に接続してもよい。

【0203】

図１６（Ａ）乃至図１６（Ｃ）を用いて、半導体装置の別の構成例について説明する。なお、図１６（Ａ）乃至図１６（Ｃ）に示す半導体装置は、図８（Ａ）乃至図８（Ｃ）に示す半導体装置の変形例である。図１６（Ａ）はメモリセル１００を含む領域の斜視図である。図１６（Ｂ）及び図１６（Ｃ）はメモリセル１００を含む領域の断面図である。

【0204】

図１６（Ａ）乃至図１６（Ｃ）に示すように、導電体３１１は、酸化物２３０ｂと接するように、Ｚ方向に延在して設けられてもよい。よって、導電体３１１は、容量素子３００の一対の電極の一方として機能する領域を有し、トランジスタ２００ｂと電気的に接続する。このような構成にすることで、導電体２４５を形成する工程を省略できる。よって、生産性の良好な半導体装置を提供できる。

【0205】

なお、導電体３１２には、絶縁体３１３及び導電体３１１を設ける開口が形成されている。導電体３１２をＸ方向に延在して設ける場合、上記開口の径を導電体３１２のＹ方向の幅よりも小さくする必要がある。このとき、平面視における導電体３１１の面積も小さくする必要がある。そこで、図１６（Ａ）乃至図１６（Ｃ）に示す構成では、トランジスタ２００ａの中心とトランジスタ２００ｂの中心とをずらすことが好ましい。

【0206】

なお、図９乃至図１０（Ｃ）を用いて説明したように、導電体３１２を面状に設ける場合、平面視における導電体３１１の面積を大きくすることができる。

【0207】

図１７（Ａ）乃至図１７（Ｄ）を用いて、半導体装置の別の構成例について説明する。なお、図１７（Ａ）乃至図１７（Ｃ）に示す半導体装置は、図１０（Ａ）乃至図１０（Ｃ）に示す半導体装置の変形例である。図１７（Ａ）はメモリセル１００を含む領域の斜視図である。図１７（Ｂ）及び図１７（Ｃ）はメモリセル１００を含む領域の断面図である。図１７（Ｄ）はメモリセル１００を含む領域の平面図である。なお、理解をしやすくするため、図１７（Ｄ）では、導電体２６０ａ、導電体３１１、及び酸化物２３０ｂを図示している。

【0208】

図１７（Ｄ）に示すように、平面視において、導電体３１１の面積は、導電体２６０ａの面積よりも大きくすることが好ましい。さらに、平面視において、導電体３１１の中心がトランジスタ２００ａの中心からずれる位置に、導電体３１１を設けることが好ましい。このような構成にすることで、トランジスタ２００ａの中心とトランジスタ２００ｂの中心をずらすことなく、導電体２６０ａ、導電体３１１、及び酸化物２３０ｂとを接続することができる。また、導電体３１１の平面視における面積を大きくすることで、酸化物２３０ｂの形成に用いるマスクの位置合わせ精度が緩和され、微細なメモリセルを容易に作製できる。また、導電体３１１の平面視における面積を大きくすることで、容量素子３００の静電容量を大きくすることができる。又は、導電体３１１の平面視における面積を大きくすることで、容量素子３００の静電容量を小さくすることなく、断面視における、絶縁体３１３を介して導電体３１１と導電体３１２が対向する領域の面積を小さくすることができる。これにより、導電体３１２の膜厚を小さくでき、成膜時間の短縮を図ることができる。

【0209】

なお、平面視において、導電体３１１の面積は、酸化物２３０ｂの面積と酸化物２３０ｂの有する中空部の面積との和よりも小さいことが好ましい。このような構成にすることで、メモリセル間の距離を小さくでき、半導体装置における高集積化を実現できる。

【0210】

図２（Ａ）乃至図２（Ｃ）には、トランジスタ２００ａのゲート電極として導電体２６０ａが設けられ、容量素子３００の一対の電極の一方として導電体３１１が設けられ、容量素子３００の一対の電極の一方とトランジスタ２００ｂとを電気的に接続する導電体として導電体２４５が設けられている構成を示している。なお、本発明はこれに限られるものではない。例えば、トランジスタ２００ａのゲート電極としての機能と、容量素子３００の一対の電極の一方としての機能と、を有する導電体が、トランジスタ２００ｂと電気的に接続してもよい。

【0211】

図１８（Ａ）乃至図１８（Ｃ）を用いて、半導体装置の別の構成例について説明する。なお、図１８（Ａ）乃至図１８（Ｃ）に示す半導体装置は、図２（Ａ）乃至図２（Ｃ）に示す半導体装置の変形例である。図１８（Ａ）はメモリセル１００を含む領域の斜視図である。図１８（Ｂ）及び図１８（Ｃ）はメモリセル１００を含む領域の断面図である。

【0212】

図１８（Ａ）乃至図１８（Ｃ）に示すように、導電体２６０ａは、酸化物２３０ｂと接するように、Ｚ方向に延在して設けられてもよい。このとき、導電体２６０ａは、絶縁体３１３を介して導電体３１２と対向する領域を有する。よって、導電体２６０ａは、トランジスタ２００ａのゲート電極として機能する領域と、容量素子３００の一対の電極の一方として機能する領域と、を有し、トランジスタ２００ｂと電気的に接続する。このような構成にすることで、導電体３１１及び導電体２４５を形成する工程を省略できる。よって、生産性の良好な半導体装置を提供できる。

【0213】

図１８（Ａ）乃至図１８（Ｃ）に示す導電体２６０ａは、第１の領域と、第２の領域と、を有する。第１の領域は、絶縁体２５０を介して酸化物２３０ａと対向する領域、及び絶縁体３１３を介して導電体３１２と対向する領域を指す。第２の領域は、導電体３１２の上方であって、酸化物２３０ｂの下面と接する領域を指す。第１の領域は第１の幅を有し、第２の領域は、第１の幅よりも大きい第２の幅を有する。このような構成にすることで、酸化物２３０ｂの形成に用いるマスクの位置合わせ精度が緩和され、微細なメモリセルを容易に作製できる。

【0214】

なお、導電体２６０ａは、導電体３１２の上方であっても、第１の幅を有してもよい。このとき、トランジスタ２００ａの中心とトランジスタ２００ｂの中心をずらすことで、導電体２６０ａとトランジスタ２００ｂとを電気的に接続することができる。

【0215】

図２（Ａ）乃至図２（Ｃ）には、酸化物２３０及び導電体２４２のそれぞれの側面が、基板面（図示せず）に対して垂直となる構成を示している。なお、本発明はこれに限られるものではない。例えば、酸化物２３０及び導電体２４２ａのそれぞれの側面が、テーパ形状を有してもよい。

【0216】

本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面又は被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面又は被形成面とのなす角（テーパ角ともいう）が、９０度未満である領域を有する形状のことを指す。なお、構造の側面及び基板面は、必ずしも完全に平坦である必要はなく、曲率を有する略平面状、又は凹凸を有する略平面状であってもよい。

【0217】

図１９（Ａ）は、メモリセル１００を含む領域の断面図である。図１９（Ａ）に示すように、断面視において、酸化物２３０ａの開口側（絶縁体２５０ａ側）の側面は、テーパ角θａのテーパ形状を有してもよい。また、断面視において、酸化物２３０ｂの開口側（絶縁体２５０ｂ側）の側面は、テーパ角θｂのテーパ形状を有してもよい。ここで、テーパ角θ（テーパ角θａ及びテーパ角θｂ）は、酸化物２３０の開口側の側面と基板面のなす角である。ただし、テーパ角θの頂点から出る２辺のうち下側の１辺は、基板面に限らず、導電体２４４もしくは導電体２４５の上面、又は酸化物２３０の下面などであってもよい。つまり、テーパ角θは、酸化物２３０の側面と、導電体２４４もしくは導電体２４５の上面、又は酸化物２３０の下面と、のなす角としてもよい。このとき、酸化物２３０の外側の側面も、テーパ角θのテーパ形状を有する。なお、テーパ角θａとテーパ角θｂとは、同じであってもよいし、異なってもよい。

【0218】

酸化物２３０の開口側の側面がテーパ形状を有することで、酸化物２３０の開口に設ける絶縁体２５０の被覆性が向上し、鬆等の欠陥を低減できる。また、酸化物２３０の下底面の面積が大きくなり、導電体２４４又は導電体２４５と酸化物２３０との接触面積を大きくすることができる。

【0219】

なお、テーパ角θは９０度に近いほど、導電体２６０を、酸化物２３０が有する開口のより下方に設けることができる。よって、酸化物２３０が絶縁体２５０を介して導電体２６０と対向する領域の面積を大きくすることができ、トランジスタの電気特性を安定にすることができる。また、トランジスタ２００の占有面積を低減できる。例えば、テーパ角θは８０度以上、８５度以上、又は８７度以上であって、９０度未満とする。

【0220】

上記構成においても、酸化物２３０の上面形状は中空円形状を有する。つまり、上記構成において、酸化物２３０は中空の円錐台形状を有する。つまり、酸化物２３０が有する円錐台形状の上底面（導電体２４２側の面）の面積は、酸化物２３０が有する円錐台形状の下底面（導電体２４４側又は導電体２４５側の面）の面積よりも小さい。

【0221】

酸化物２３０と同様に、導電体２４２の開口側（絶縁体２５０側）の側面、及び導電体２４２の外側の側面は、テーパ形状を有する。なお、導電体２４２の開口側の側面と基板面のなす角、及び導電体２４２の外側の側面と基板面のなす角は、テーパ角θと一致する。なお、酸化物２３０に用いる材料と導電体２４２に用いる材料との組み合わせ、又は、酸化物２３０及び導電体２４２の加工条件などによっては、導電体２４２の開口側の側面と基板面のなす角、及び導電体２４２の外側の側面と基板面のなす角は、テーパ角θと一致しない場合がある。

【0222】

また、導電体２４２は中空の円錐台形状を有する。つまり、導電体２４２が有する円錐台形状の上底面（導電体２４６側の面）の面積は、導電体２４２が有する円錐台形状の下底面（酸化物２３０側の面）の面積よりも小さい。

【0223】

図２（Ａ）乃至図２（Ｃ）には、酸化物２３０ａが導電体２４４と接し、酸化物２３０ｂが導電体２４５と接する構成を示している。なお、本発明はこれに限られるものではない。例えば、酸化物２３０ａと導電体２４４との間に導電体を設けてもよい。また、酸化物２３０ｂと導電体２４５との間に導電体を設けてもよい。

【0224】

図１９（Ｂ）はメモリセル１００を含む領域の断面図である。図１９（Ｂ）に示すように、酸化物２３０ａと導電体２４４の間に導電体２４２ｃが設けられてもよい。このとき、導電体２４２ｃは、酸化物２３０ａの下面に接する領域と、導電体２４４の上面の少なくとも一部に接する領域と、を有する。また、酸化物２３０ｂと導電体２４５との間に導電体２４２ｄが設けられてもよい。このとき、導電体２４２ｄは、酸化物２３０ｂの下面に接する領域と、導電体２４５の上面の少なくとも一部に接する領域と、を有する。

【0225】

導電体２４２ｃ及び導電体２４２ｄのそれぞれは、円筒形状を有する。なお、導電体２４２ｃ及び導電体２４２ｄのそれぞれが有する円筒形状は、Ｚ方向に延在している。また、導電体２４２ｃ及び導電体２４２ｄのそれぞれは開口を有する。また、導電体２４２ｃ及び導電体２４２ｄそれぞれの上面形状は中空円形状を有する。別言すると、導電体２４２ｃ及び導電体２４２ｄのそれぞれは、中空部が設けられた円筒形状を有する。導電体２４２ｃは、トランジスタ２００ａのソース電極及びドレイン電極の一方として機能し、導電体２４２ｄは、トランジスタ２００ｂのソース電極及びドレイン電極の一方として機能する。

【0226】

導電体２４２ｃが有する開口の内側に、絶縁体２５０ａ及び導電体２６０ａが配置される。このような構成にすることで、絶縁体２５０ａを介して酸化物２３０ａと導電体２６０ａとが対向する領域の端部を、導電体２４４により近づけることができる。別言すると、絶縁体２５０ａを介して酸化物２３０ａと導電体２６０ａとが重ならない領域、所謂Ｌｏｆｆ領域を狭くする又は設けない構成とすることができる。したがって、トランジスタ２００ａの周波数特性を向上させることができる。なお、導電体２４２ｄを設けることで、トランジスタ２００ｂについても同様のことがいえる。これにより、メモリセル１００の書き込み速度及び読み出し速度の向上、半導体装置の動作速度の向上などを図ることができる。よって、動作速度が速い半導体装置を提供できる。

【0227】

なお、導電体２４２ｃとなる導電膜、及び導電体２４２ｄとなる導電膜は異なる工程で成膜される。よって、導電体２４２ｃ及び導電体２４２ｄは、異なる材料で形成されてもよいし、同じ材料で形成されてもよい。

【0228】

また、導電体２４２ｄと導電体３１１とが接するように導電体２４２ｄを設ける場合においては、導電体２４５を設けなくてもよい。このような構成にすることで、導電体２４５を形成するための工程を削減でき、半導体装置の作製コストを削減できる。

【0229】

図２（Ａ）乃至図２（Ｃ）には、酸化物２３０を単層とする構成について示したが、本発明はこれに限られるものではない。例えば、酸化物２３０は、２層以上の積層構造としてもよい。

【0230】

図２０（Ａ）はメモリセル１００を含む領域の断面図である。図２０（Ａ）に示すように、酸化物２３０ａは、酸化物２３０ａ１と、酸化物２３０ａ１上の酸化物２３０ａ２と、酸化物２３０ａ２上の酸化物２３０ａ３との３層の積層構造を有してもよい。また、酸化物２３０ｂは、酸化物２３０ｂ１と、酸化物２３０ｂ１上の酸化物２３０ｂ２と、酸化物２３０ｂ２上の酸化物２３０ｂ３との３層の積層構造を有してもよい。

【0231】

トランジスタ２００ａにおいて、酸化物２３０ａ２は、チャネル形成領域として機能し、酸化物２３０ａ１は、ソース領域及びドレイン領域の一方として機能し、酸化物２３０ａ３は、ソース領域及びドレイン領域の他方として機能する。また、トランジスタ２００ｂにおいて、酸化物２３０ｂ２は、チャネル形成領域として機能し、酸化物２３０ｂ１は、ソース領域及びドレイン領域の一方として機能し、酸化物２３０ｂ３は、ソース領域及びドレイン領域の他方として機能する。

【0232】

以降では、酸化物２３０ａ１及び酸化物２３０ｂ１をまとめて酸化物２３０＿１ということがある。また、酸化物２３０ａ２及び酸化物２３０ｂ２をまとめて酸化物２３０＿２ということがある。また、酸化物２３０ａ３及び酸化物２３０ｂ３をまとめて酸化物２３０＿３ということがある。

【0233】

酸化物２３０＿２としては、上述の酸化物２３０に用いることができる金属酸化物を用いればよい。

【0234】

酸化物２３０＿１及び酸化物２３０＿３は、酸化物２３０＿２と比較して、導電率が高い材料を用いることが好ましい。また、酸化物２３０＿１及び酸化物２３０＿３は、縮退した酸化物半導体を用いることが好ましい。

【0235】

例えば、酸化物２３０＿１及び酸化物２３０＿３として、酸化物２３０＿２に用いることができる金属酸化物に窒素が添加された材料を用いることができる。具体的には、インジウム、上述した元素Ｍ、亜鉛、及び窒素を有する金属酸化物（金属酸窒化物ともいう）を用いることが好ましい。より具体的には、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び窒素を含む酸化物（Ｉｎ、Ｇａ、及びＺｎを有する酸窒化物、又は窒素が添加されたＩＧＺＯともいう）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、及び窒素を含む酸化物（Ｉｎ、Ａｌ、及びＺｎを有する酸窒化物、又は窒素が添加されたＩＡＺＯともいう）、又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び窒素を含む酸化物（Ｉｎ、Ａｌ、Ｇａ、及びＺｎを有する酸窒化物、窒素が添加されたＩＡＧＺＯ、窒素が添加されたＩＧＡＺＯ、又は窒素が添加されたＡＧＩＺＯともいう）などを用いることができる。

【0236】

例えば、窒素が添加されたＩＧＺＯは、ウルツ鉱型の結晶構造を有する傾向がある。ウルツ鉱型の結晶構造は、Ｉｎ－Ｍ－Ｚｎ酸化物が有する結晶の結晶構造との格子整合性が高い。したがって、酸化物２３０＿１としてウルツ鉱型の結晶構造を有する金属酸窒化物を用いることで、酸化物２３０＿２の結晶性を高めることができる。つまり、酸化物２３０＿２としてＣＡＡＣ構造を有する金属酸化物を形成しやすくなる。

【0237】

また、上述したように、酸化物２３０＿２としてＣＡＡＣ－ＯＳを用いる場合、酸化物２３０＿２が有する結晶は、基板面に対してｃ軸配向している。なお、ＣＡＡＣ－ＯＳ中の不純物は、ｃ軸方向に拡散しにくい傾向がある。つまり、酸化物２３０＿２としてＣＡＡＣ－ＯＳを用いることで、酸化物２３０＿２への不純物の混入を抑制できる。例えば、酸化物２３０＿２への窒素の混入を抑制できる。したがって、酸化物２３０＿２の導電性が高くなるのを抑制できる。

【0238】

なお、上記では酸化物２３０＿２に用いることができる金属酸化物に窒素が添加された材料について説明したが、酸化物２３０＿２に用いることができる金属酸化物に添加する元素は、金属酸化物の導電性を高める元素としてもよい。当該元素として例えば、水素、第１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、及びアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）から選ばれた一種又は複数種を用いることができる。

【0239】

なお、酸化物２３０＿１及び酸化物２３０＿３に用いる金属酸化物は、酸化物２３０＿２と比較して、導電率が高ければよい。例えば、酸化物２３０＿１及び酸化物２３０＿３は、酸化物２３０＿２と酸素以外に共通の元素を主成分として有し、化学組成が異なる金属酸化物を用いてもよい。

【0240】

酸化物２３０＿１及び酸化物２３０＿３と、酸化物２３０＿２とが酸素以外に共通の元素を主成分として有する場合、酸化物２３０は化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、酸化物２３０＿２としてＩｎ－Ｍ－Ｚｎ酸化物を用いる場合、酸化物２３０＿１又は酸化物２３０＿３に用いる金属酸化物において主成分である金属元素の原子数の和に対するインジウムの原子数の割合が、酸化物２３０＿２に用いる金属酸化物において主成分である金属元素の原子数の和に対するインジウムの原子数の割合より、大きいことが好ましい。また、酸化物２３０＿１又は酸化物２３０＿３に用いる金属酸化物において、元素Ｍに対するインジウムの原子数の割合が、酸化物２３０＿２に用いる金属酸化物における、元素Ｍに対するインジウムの原子数の割合より大きいことが好ましい。

【0241】

酸化物２３０＿１及び酸化物２３０＿３と、酸化物２３０＿２とが、酸素以外に共通の元素を主成分として有することで、酸化物２３０＿１又は酸化物２３０＿３と酸化物２３０＿２との界面における欠陥準位密度を低くすることができる。酸化物２３０＿１又は酸化物２３０＿３と酸化物２３０＿２との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。

【0242】

又は、酸化物２３０＿１及び酸化物２３０＿３として、酸化チタン、酸化モリブデン、酸化亜鉛、酸化インジウム、酸化タングステン、酸化マグネシウム、酸化カルシウム、酸化錫、インジウム亜鉛酸化物、インジウム錫酸化物、又はシリコンを含むインジウム錫酸化物等を用いてもよい。

【0243】

なお、酸化物２３０を上述の３層積層構造とする場合、図２０（Ｂ）に示すように、導電体２４２を設けなくてもよい場合がある。このとき、導電体２４６が導電体２４２の有する機能を兼ねる。つまり、導電体２４６は、配線としての機能と、ソース電極及びドレイン電極の他方としての機能と、を有する。導電体２４２を設けない構成にすることで、半導体装置の作製工程における工程数を低減し、生産性の向上を図ることができる。

【0244】

図２０（Ａ）では、酸化物２３０を上述の３層積層構造とする構成を示しているが、酸化物２３０は、２層又は４層以上の積層構造としてもよい。

【0245】

例えば、酸化物２３０を、酸化物２３０＿１と、酸化物２３０＿１上の酸化物２３０＿２との２層の積層構造を有してもよい。導電体２４２と酸化物２３０＿２とが接した状態で加熱処理を行う場合、導電体２４２近傍の酸化物２３０＿２は、シート抵抗が低下することがある。また、キャリア濃度が増加することがある。したがって、導電体２４２近傍の酸化物２３０＿２を、自己整合的に低抵抗化することができる。このとき、酸化物２３０＿２の低抵抗化された領域を、ソース領域及びドレイン領域の他方として機能させることができる。

【0246】

図２（Ａ）乃至図２（Ｃ）では、トランジスタ２００ａのゲート絶縁体として絶縁体２５０ａが設けられ、容量素子３００の誘電体として絶縁体３１３が設けられている構成を示している。なお、本発明はこれに限られるものではない。例えば、一つの絶縁体が、トランジスタ２００ａのゲート絶縁体としての機能と、容量素子３００の誘電体としての機能と、を有してもよい。

【0247】

図２１（Ａ）は、メモリセル１００を含む領域の断面図である。図２１（Ａ）に示すように、絶縁体２５０ａは、上面が導電体３１２の下面よりも上方に位置するように、Ｚ方向に延在して設けられてもよい。絶縁体２５０ａの上面は、導電体３１２の上面と高さが一致することが好ましい。または、絶縁体２５０ａの上面は、導電体３１２の上面よりも上方に位置することが好ましい。このとき、絶縁体２５０ａは、導電体３１１と導電体３１２の間に位置する領域を有する。よって、絶縁体２５０ａは、トランジスタ２００ａのゲート絶縁体として機能する領域と、容量素子３００の誘電体として機能する領域と、を有する。このような構成にすることで、絶縁体３１３を形成する工程を省略できる。よって、生産性の良好な半導体装置を提供できる。

【0248】

または、絶縁体２５０ａと絶縁体３１３との間に絶縁体を設けてもよい。また、絶縁体２５０ａと導電体２６２との間に絶縁体を設けてもよい。図２１（Ｂ）は、メモリセル１００を含む領域の断面図である。図２１（Ｂ）に示すように、絶縁体２５０ａと絶縁体３１３との間に絶縁体２７６ａが設けられ、絶縁体２５０ｂと導電体２６２との間に絶縁体２７６ｂが設けられてもよい。例えば、絶縁体２７６は、絶縁体２５０と比較して、比誘電率が低い材料を用いることが好ましい。このような構成にすることで、導電体２４６と導電体２６０との間に生じる寄生容量を低減できる。このように、材料及び構成の選択の自由度が高まり、半導体装置の信頼性の向上を図ることができる。

【0249】

＜半導体装置の詳細な構成例１＞
以下では、図２２（Ａ）乃至図２３（Ｄ）を用いて、本発明の一態様の半導体装置の詳細な構成例を説明する。なお、以下に示す半導体装置において、先の＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、先の＜半導体装置の構成例＞に示した半導体装置と異なる部分について主に説明し、重複する部分については説明を省略する。

【0250】

図２２（Ａ）乃至図２２（Ｃ）は、複数のメモリセルを有する半導体装置の平面図及び断面図である。図２２（Ａ）は、当該半導体装置の平面図である。また、図２２（Ｂ）及び図２２（Ｃ）は、当該半導体装置の断面図である。ここで、図２２（Ｂ）は、図２２（Ａ）にＢ１－Ｂ２の一点鎖線で示す部位の断面図である。また、図２２（Ｃ）は、図２２（Ａ）にＣ１－Ｃ２の一点鎖線で示す部位の断面図である。なお、図２２（Ａ）では、半導体装置が有する複数のメモリセルのうちの４つを示している。

【0251】

図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置は、基板（図示せず）上の導電体２４４と、導電体２４４上のトランジスタ２００ａと、トランジスタ２００ａ上の導電体２４６ａと、トランジスタ２００ａ上の容量素子３００と、容量素子３００上の導電体２４５と、導電体２４５上のトランジスタ２００ｂと、トランジスタ２００ｂ上の導電体２４６ｂと、トランジスタ２００ｂ上の導電体２６２と、を有する。

【0252】

基板上には絶縁体２１６ａが設けられ、絶縁体２１６ａ上には絶縁体２５１ａが設けられ、絶縁体２５１ａ上には絶縁体２７４ａが設けられ、絶縁体２７４ａ上には絶縁体２７８ａが設けられている。また、導電体２４６ａ上には絶縁体２７７ａが設けられ、導電体２４６ａが分断されている領域に絶縁体２７６ａが設けられている。また、容量素子３００上には絶縁体３１４が設けられ、絶縁体３１４上には絶縁体２１６ｂが設けられ、絶縁体２１６ｂ上には絶縁体２５１ｂが設けられ、絶縁体２５１ｂ上には絶縁体２７４ｂが設けられ、絶縁体２７４ｂ上には絶縁体２７８ｂが設けられている。また、導電体２４６ｂ上には絶縁体２７７ｂが設けられ、導電体２４６ｂが分断されている領域に絶縁体２７６ｂが設けられている。また、絶縁体２７７ｂ及び絶縁体２７８ｂ上に絶縁体２８５が設けられている。

【0253】

絶縁体２１６、絶縁体２７４、絶縁体２７６、絶縁体２７７、絶縁体２７８、絶縁体３１４、及び絶縁体２８５は層間膜として機能する。

【0254】

絶縁体２１６、絶縁体２７４、絶縁体２７６、絶縁体２７７、絶縁体２７８、絶縁体３１４、及び絶縁体２８５は、後述する比誘電率が低い材料を用いることが好ましい。比誘電率が低い材料を層間膜として用いることで、配線間に生じる寄生容量を低減できる。

【0255】

絶縁体２５１ａは、絶縁体２５１ａ１と、絶縁体２５１ａ１上の絶縁体２５１ａ２と、を有する。また、絶縁体２５１ｂは、絶縁体２５１ｂ１と、絶縁体２５１ｂ１上の絶縁体２５１ｂ２と、を有する。以降では、絶縁体２５１ａ１及び絶縁体２５１ｂ１をまとめて絶縁体２５１＿１ということがある。また、絶縁体２５１ａ２及び絶縁体２５１ｂ２をまとめて絶縁体２５１＿２ということがある。

【0256】

導電体２４４は、絶縁体２１６ａが有する開口に埋め込まれるように設けられている。

【0257】

図２２（Ｂ）及び図２２（Ｃ）では、導電体２４４は、導電体２４４ａと、導電体２４４ａ上の導電体２４４ｂとの２層構造を有する。導電体２４４ａは、絶縁体２１６ａが有する開口の底面及び側面に接して設けられる。導電体２４４ｂは、導電体２４４ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体２４４ｂの上面は、導電体２４４ａ及び絶縁体２１６ａのそれぞれの上面と高さが一致する。

【0258】

ここで、導電体２４４ａは、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、導電体２４４ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。

【0259】

導電体２４４ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２４４ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。したがって、導電体２４４ａとしては、上記導電性材料を単層または積層とすることができる。例えば、導電体２４４ａは、窒化チタンを用いればよい。

【0260】

また、導電体２４４ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体２４４ｂは、タングステンを用いればよい。

【0261】

導電体２４４の電気抵抗率は、導電体２４４に印加する電位を考慮して設計され、導電体２４４の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体２１６ａの膜厚は、導電体２４４とほぼ同じになる。ここで、導電体２４４の設計が許す範囲で導電体２４４及び絶縁体２１６ａの膜厚を薄くすることが好ましい。絶縁体２１６ａの膜厚を薄くすることで、絶縁体２１６ａ中に含まれる水素などの不純物の絶対量を低減できるため、当該不純物が酸化物２３０ａに拡散するのを抑制できる。

【0262】

なお、図２２（Ｂ）では、導電体２４４が２層構造を有する構成について示しているが、本発明はこれに限られない。例えば、導電体２４４は、単層、又は３層以上の積層構造として設ける構成にしてもよい。

【0263】

なお、導電体２４４の材料、及び構成などは、先の＜半導体装置の構成例＞で説明した内容を参照できる。また、導電体２４４は、導電体２４２に適用可能な導電性材料を用いてもよい。

【0264】

導電体２４５は、絶縁体２１６ｂに埋め込まれるように配置される。導電体２４５の上面は、絶縁体２１６ｂの上面と高さが一致する。

【0265】

導電体２６２は、絶縁体２８５に埋め込まれるように配置される。導電体２６２の上面は、絶縁体２８５の上面と高さが一致する。

【0266】

導電体２６２は、導電体２６２ａと、導電体２６２ａ上の導電体２６２ｂとの２層構造を有することが好ましい。例えば、導電体２６２ａは、導電体２６２ｂの底面及び側面を包むように配置されることが好ましい。なお、図２２（Ｂ）では、導電体２６２は、導電体２６２ａと導電体２６２ｂの２層構造として示しているが、単層構造としてもよいし、３層以上の積層構造としてもよい。

【0267】

導電体２６２ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。

【0268】

また、導電体２６２ａが酸素の拡散を抑制する機能を有することにより、絶縁体２８５に含まれる酸素によって、導電体２６２ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。

【0269】

また、導電体２６２は配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６２ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６２ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと、上記導電性材料との積層構造としてもよい。

【0270】

半導体装置が有するメモリセルは、トランジスタ２００ａと、容量素子３００と、トランジスタ２００ｂとで構成される。また、図２２（Ａ）乃至図２２（Ｃ）に示すメモリセルは、図１２（Ａ）乃至図１２（Ｃ）に示すメモリセル１００の詳細な構成例でもある。

【0271】

図２２（Ａ）乃至図２２（Ｃ）に示すように、トランジスタ２００ａは、酸化物２３０ａと、酸化物２３０ａ上の導電体２４２ａと、絶縁体２５０ａと、絶縁体２５０ａ上の導電体２６０ａと、を有する。トランジスタ２００ｂは、酸化物２３０ｂと、酸化物２３０ｂ上の導電体２４２ｂと、絶縁体２５０ｂと、絶縁体２５０ｂ上の導電体２６０ｂと、を有する。容量素子３００は、導電体３１１と、導電体３１１上の導電体３１６と、絶縁体３１３と、絶縁体３１３上の絶縁体３１５と、導電体３１２と、を有する。

【0272】

図２０（Ａ）に示す構成と同様に、酸化物２３０ａは、酸化物２３０ａ１と、酸化物２３０ａ１上の酸化物２３０ａ２と、酸化物２３０ａ２上の酸化物２３０ａ３と、を有する。酸化物２３０ｂは、酸化物２３０ｂ１と、酸化物２３０ｂ１上の酸化物２３０ｂ２と、酸化物２３０ｂ２上の酸化物２３０ｂ３と、を有する。

【0273】

絶縁体２５０ａは、絶縁体２５０ａ１と、絶縁体２５０ａ１上の絶縁体２５０ａ２と、を有する。絶縁体２５０ｂは、絶縁体２５０ｂ１と、絶縁体２５０ｂ１上の絶縁体２５０ｂ２と、を有する。以降では、絶縁体２５０ａ１及び絶縁体２５０ｂ１をまとめて絶縁体２５０＿１ということがある。絶縁体２５０ａ２及び絶縁体２５０ｂ２をまとめて絶縁体２５０＿２ということがある。

【0274】

ここで、酸化物２３０ａ２を含む、ＸＹ平面における断面図を、図２３（Ａ）に示す。図２３（Ａ）では、酸化物２３０ａ２の上面が中空円形状を有する構成を示している。このとき、絶縁体２５０ａ１は酸化物２３０ａ２の内側に同心円状に設けられ、絶縁体２５０ａ２は絶縁体２５０ａ１の内側に同心円状に設けられ、導電体２６０ａは絶縁体２５０ａ２の内側に同心円状に設けられている。酸化物２３０ｂ２、絶縁体２５０ｂ１、絶縁体２５０ｂ２、及び導電体２６０ｂについても同様である。

【0275】

ここで、酸化物２３０＿２の中空部の中心から円筒形状の外周に向かう方向における、酸化物２３０＿２の幅を、幅Ｈ１とする。別言すると、幅Ｈ１は、中空円筒形状の外径と内径との差の半分である。

【0276】

隣接する酸化物２３０＿２同士が接しないためには、幅Ｈ１は、最小加工寸法（Ｆ）の半分より小さくする必要がある。一方、中空円筒形状の酸化物２３０＿２を形成するには、幅Ｈ１はある程度の大きさにする必要がある。最小加工寸法（Ｆ）が例えば１５ｎｍである場合、幅Ｈ１は、１ｎｍ以上７ｎｍ以下が好ましく、１．５ｎｍ以上６ｎｍ以下がより好ましく、２ｎｍ以上５ｎｍ以下がより好ましい。このような構成にすることで、隣接する酸化物２３０＿２同士が接することなく、且つ、隣接する酸化物２３０＿２間に少なくとも絶縁体２５１ａを設けることができる。なお、幅Ｈ１の好ましい範囲は上記に限られない。幅Ｈ１は、最小加工寸法、および絶縁体２５１ａの膜厚などを考慮して適宜設定することができる。

【0277】

酸化物２３０ａは、導電体２４４と重なる領域を有する。より具体的には、酸化物２３０ａ１は、導電体２４４の上面の少なくとも一部と接する。また、酸化物２３０ｂは、導電体２４５と重なる領域を有する。より具体的には、酸化物２３０ｂ１は、導電体２４５の上面の少なくとも一部と接する。

【0278】

酸化物２３０は、導電体２４２と重なる。より具体的には、酸化物２３０＿３は、導電体２４２の下面と接する。

【0279】

絶縁体２５０ａの上面は、絶縁体２５１ａ及び絶縁体２７４ａのそれぞれの上面と高さが一致する。また、絶縁体２５０ｂの上面は、絶縁体２５１ｂ及び絶縁体２７４ｂのそれぞれの上面と高さが一致する。

【0280】

絶縁体２５０上には、絶縁体２７６が設けられている。絶縁体２７６は、絶縁体２５０と重なる領域を有する。

【0281】

ここで、絶縁体２７６ａ及び導電体２４６ａを含む、ＸＹ平面における断面図を、図２３（Ｂ）に示す。なお、図２３（Ｂ）では、理解をしやすくするため、導電体２４２ａの輪郭を点線で示す。

【0282】

絶縁体２７６は円筒形状を有し、且つ、開口を有する。つまり、絶縁体２７６は、中空部が設けられた円筒形状を有する。別言すると、絶縁体２７６の上面形状は、中空円形状を有する。絶縁体２７６が有する中空部に、導電体２６０が設けられている。また、導電体２６０の断面形状が円形状である場合、絶縁体２７６は導電体２６０の外側に同心円状に設けられている。

【0283】

平面視において、絶縁体２７６の中空部の径は、絶縁体２５０が有する凹部の径と同じ又は当該凹部の径より大きいことが好ましい。このような構成にすることで、導電体２６０を絶縁体２５０の凹部に、より確実に埋め込むことができる。

【0284】

また、平面視において、絶縁体２７６の外周は、絶縁体２５０の輪郭と一致することが好ましい。このような構成にすることで、絶縁体２７６の外周が絶縁体２５０の輪郭よりも外側に位置する構成と比較して、導電体２４２と導電体２４６との接触面積を大きくすることができる。また、絶縁体２７６の外周が絶縁体２５０の輪郭よりも内側に位置する構成と比較して、導電体２４６ａと容量素子３００の一対の電極の一方（後述する導電体３１１）の間の距離、及び導電体２６２と導電体２４６ｂの間の距離を大きくすることができる。したがって、導電体２４６ａと導電体３１１の間、及び導電体２６２と導電体２４６ｂの間のリーク電流及びショートを防止できる。

【0285】

また、絶縁体２７６は、絶縁体２７６の上面が導電体２４６の上面よりも上方に位置するように、Ｚ方向に延在していることが好ましい。別言すると、導電体２４６の上面が、絶縁体２７６の下面よりも上方に位置し、且つ、絶縁体２７６の上面よりも下方に位置するように、絶縁体２７６はＺ方向に延在していることが好ましい。このような構成にすることで、導電体２４６ａと容量素子３００の一対の電極の一方（後述する導電体３１１）が接することを防ぎ、導電体２４６ａと導電体３１１の間のリーク電流及びショートを防止できる。また、導電体２６２と導電体２４６ｂが接することを防ぎ、導電体２６２と導電体２４６ｂの間のリーク電流及びショートを防止できる。

【0286】

平面視において、絶縁体２７７及び導電体２４６は、端部が一致する領域を有する。

【0287】

トランジスタ２００は、チャネル形成領域を含む酸化物２３０＿２に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。なお、酸化物２３０＿１及び酸化物２３０＿３の、絶縁体２５０を介して導電体２６０と対向する領域の一部がチャネル形成領域として機能する場合がある。

【0288】

なお、図２２（Ｂ）に示すトランジスタ２００では、酸化物２３０は、酸化物２３０＿１、酸化物２３０＿２、及び酸化物２３０＿３の３層を積層する構成について示しているが、本発明はこれに限られない。例えば、酸化物２３０は、単層、又は、２層若しくは４層以上の積層構造としてもよい。また、酸化物２３０ａの構成と酸化物２３０ｂの構成は、同じであってもよいし、異なってもよい。

【0289】

導電体２４２は、酸化物２３０と重なる。より具体的には、導電体２４２は、酸化物２３０＿３の上面と接する。

【0290】

図２２（Ｂ）には、導電体２４２を単層で示している。なお、本発明はこれに限られず、導電体２４２を２層以上の積層構造としてもよい。例えば、導電体２４２は、酸化物２３０＿３上の第１の導電体と、第１の導電体上の第２の導電体との２層積層構造にしてもよい。

【0291】

導電体２４２の第１の導電体は、酸化しにくい特性を有する導電性材料で構成されることが好ましい。これにより、導電体２４２の第１の導電体が酸化し、導電体２４２の導電率が低下するのを抑制できる。なお、導電体２４２の第１の導電体は、水素を吸い取りやすい（抜き取りやすい）特性を有してもよい。これにより、酸化物２３０の水素が導電体２４２の第１の導電体へ拡散し、酸化物２３０の水素濃度を低減できる。よって、トランジスタ２００に安定した電気特性を付与することができる。

【0292】

導電体２４２の第２の導電体は、導電体２４２の第１の導電体よりも、導電性の高い導電性材料で構成されることが好ましい。この場合、導電体２４２の第２の導電体は、少なくとも一部において、導電体２４２の第１の導電体よりも導電性が高い領域を有していればよい。また、導電体２４２の第２の導電体は、導電体２４２の第１の導電体よりも、抵抗率が低い導電性材料で構成されることが好ましい。これにより、配線遅延を抑制した半導体装置を作製できる。

【0293】

なお、導電体２４２の第２の導電体は、水素を吸い取りやすい特性を有してもよい。これにより、導電体２４２の第１の導電体に吸い取られた水素が、導電体２４２の第２の導電体にも拡散し、酸化物２３０中の水素濃度をより低減できる。よって、トランジスタ２００に安定した電気特性を付与することができる。

【0294】

ここで、導電体２４２の第１の導電体及び第２の導電体は、構成する元素が同じで、且つ、化学組成の異なる導電性材料を用いることが好ましい。このとき、導電体２４２の第１の導電体と第２の導電体とを、大気環境にさらさずに連続して成膜することができる。大気開放せずに成膜することで、導電体２４２の第１の導電体表面に大気環境からの不純物又は水分が付着することを防ぐことができ、導電体２４２の第１の導電体と第２の導電体との界面近傍を清浄に保つことができる。

【0295】

また、導電体２４２の第１の導電体に、タンタルに対する窒素の原子数比が高い、タンタルを含む窒化物を用い、導電体２４２の第２の導電体に、タンタルに対する窒素の原子数比が低い、タンタルを含む窒化物を用いることが好ましい。例えば、導電体２４２の第１の導電体として、タンタルに対する窒素の原子数比が１．０以上２．０以下、好ましくは１．１以上１．８以下、より好ましくは１．２以上１．５以下のタンタルを含む窒化物を用いる。また、例えば、導電体２４２の第２の導電体として、タンタルに対する窒素の原子数比が０．３以上１．５以下、好ましくは０．５以上１．３以下、より好ましくは０．６以上１．０以下のタンタルを含む窒化物を用いる。

【0296】

タンタルを含む窒化物において、タンタルに対する窒素の原子数比を高くすることで、タンタルを含む窒化物の酸化を抑制できる。また、タンタルを含む窒化物の耐酸化性を高めることができる。また、タンタルを含む窒化物中への酸素の拡散を抑制できる。よって、タンタルに対する窒素の原子数比が高い、タンタルを含む窒化物を導電体２４２の第１の導電体に用いることが好ましい。これにより、導電体２４２の第１の導電体と酸化物２３０との間に酸化層が形成されるのを防ぐことができる、又は酸化層の膜厚を薄くすることができる。

【0297】

また、タンタルを含む窒化物において、タンタルに対する窒素の原子数比を低くすることで、当該窒化物の抵抗率を下げることができる。よって、タンタルに対する窒素の原子数比が低い、タンタルを含む窒化物を導電体２４２の第２の導電体に用いることが好ましい。これにより、配線遅延を抑制した半導体装置を作製できる。

【0298】

なお、導電体２４２において、第１の導電体と第２の導電体の境界は明確に検出することが困難な場合がある。タンタルを含む窒化物を導電体２４２に用いる場合、各層内で検出されるタンタル、及び窒素濃度は、各層の段階的な変化に限らず、第１の導電体と第２の導電体との間の領域で連続的に変化（グラデーションともいう）していてもよい。つまり、導電体２４２の、酸化物２３０に近い領域であるほど、タンタルに対する窒素の原子数比が高ければよい。よって、導電体２４２の下方に位置する領域における、タンタルに対する窒素の原子数比は、導電体２４２の上方に位置する領域における、タンタルに対する窒素の原子数比よりも高いことが好ましい。

【0299】

導電体２４２の第１の導電体の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、導電体２４２の第１の導電体は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、導電体２４２の第１の導電体の膜厚は導電体２４２の第２の導電体の膜厚より薄いことが好ましい。この場合、導電体２４２の第１の導電体は、少なくとも一部において、導電体２４２の第２の導電体より膜厚が薄い領域を有していればよい。

【0300】

なお、導電体２４２の第１の導電体及び第２の導電体が、構成する元素は同じで、且つ、化学組成の異なる導電性材料を用いる例について示したが、これに限られず、導電体２４２の第１の導電体と第２の導電体とは、異なる導電性材料を用いて形成されてもよい。例えば、導電体２４２の第１の導電体としてタンタルを含む窒化物を用い、導電体２４２の第２の導電体としてチタンを含む窒化物又はタングステンを用いてもよい。

【0301】

絶縁体２５０＿１は、酸化物２３０及び導電体２４２が有する開口の内側（酸化物２３０及び導電体２４２の中空部）に配置される。絶縁体２５０＿１は、ゲート絶縁体の一部として機能する。また、絶縁体２５１＿１は、酸化物２３０及び導電体２４２の円筒形状の外側に配置される。

【0302】

詳細は後述するが、絶縁体２５０＿１及び絶縁体２５１＿１は同じ工程で形成される。したがって、絶縁体２５１＿１は、絶縁体２５０＿１と同じ絶縁性材料を有する。また、絶縁体２５１＿１の膜厚は、絶縁体２５０＿１の膜厚と等しくなる。

【0303】

また、絶縁体２５０＿１は、絶縁体２５１＿１と同一層に設けられる。図２２（Ｂ）及び図２２（Ｃ）では、絶縁体２５０ａ１及び絶縁体２５１ａ１は、絶縁体２１６ａ及び導電体２４４上に設けられ、絶縁体２５０ｂ１及び絶縁体２５１ｂ１は、絶縁体２１６ｂ及び導電体２４５上に設けられる。

【0304】

絶縁体２５０＿１及び絶縁体２５１＿１として、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体２５０＿１及び絶縁体２５１＿１として、例えば、アルミニウム及びハフニウムの一方又は両方と、酸素と、を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体２５０＿１及び絶縁体２５１＿１として、酸化アルミニウムを用いる。この場合、絶縁体２５０＿１及び絶縁体２５１＿１は、少なくとも酸素と、アルミニウムと、を有する。

【0305】

図２２（Ｂ）及び図２２（Ｃ）に示すように、酸化物２３０は絶縁体２５０＿１及び絶縁体２５１＿１に囲まれている。これにより、熱処理などを行なった際に、酸化物２３０からの酸素の脱離を、酸素に対するバリア性を有する絶縁体２５０＿１及び絶縁体２５１＿１によって防ぐことができる。よって、酸化物２３０に酸素欠損が形成されるのを抑制できる。これにより、酸化物２３０に形成される、酸素欠損、及びＶ_ＯＨを低減できる。よって、トランジスタ２００の電気特性を良好にし、信頼性を向上させることができる。

【0306】

また、絶縁体２７４、絶縁体２５１＿２、及び絶縁体２５０＿２などに過剰な量の酸素が含まれていても、酸素が酸化物２３０に過剰に供給されるのを抑制できる。よって、酸化物２３０＿１及び酸化物２３０＿３が過剰に酸化され、トランジスタ２００のオン電流の低下、又は電界効果移動度の低下を起こすのを抑制できる。

【0307】

また、図２２（Ｂ）及び図２２（Ｃ）に示すように、導電体２４２は絶縁体２５０＿１及び絶縁体２５１＿１に囲まれている。これにより、導電体２４２の側面が酸化され、当該側面に酸化膜が形成されるのを抑制できる。これにより、トランジスタ２００のオン電流の低下、又は電界効果移動度の低下を起こすのを抑制できる。

【0308】

絶縁体２５０＿１及び絶縁体２５１＿１として酸化アルミニウムを用いる場合、酸化物２３０＿２の、絶縁体２５０＿１と接する領域及びその近傍、並びに絶縁体２５１＿１と接する領域及びその近傍にアルミニウムが添加される場合がある。例えば、酸化物２３０＿２としてＩＧＺＯを用いる場合、酸化物２３０＿２の、絶縁体２５０＿１と接する領域及びその近傍、並びに絶縁体２５１＿１と接する領域及びその近傍は、インジウムと、ガリウムと、アルミニウムと、亜鉛と、を有する。

【0309】

また、図２２（Ｂ）などに示すように、酸化物２３０＿２の開口の側面に接して、酸化アルミニウムなどにより形成される絶縁体２５０＿１を設けることにより、酸化物２３０＿２と絶縁体２５０＿１の界面及びその近傍に、酸化物２３０＿２に含まれるインジウムが偏在する場合がある。これにより、酸化物２３０＿２の開口側の表面近傍が、インジウム酸化物に近い原子数比、又はＩｎ－Ｚｎ酸化物に近い原子数比になる。このように酸化物２３０＿２、特に酸化物２３０＿２の開口側の表面近傍のインジウムの原子数比が大きくなることで、トランジスタ２００の電界効果移動度を向上させることができる。

【0310】

絶縁体２５０＿１は、絶縁体２５０＿２及び導電体２６０とともに、導電体２４２及び酸化物２３０が有する開口内に設ける必要がある。トランジスタ２００の微細化を図るにあたって、絶縁体２５０＿１の膜厚は薄いことが好ましい。絶縁体２５０＿１の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ未満とする。この場合、絶縁体２５０＿１は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体２５０＿１の膜厚は絶縁体２５０＿２の膜厚より薄いことが好ましい。この場合、絶縁体２５０＿１は、少なくとも一部において、絶縁体２５０＿２より膜厚が薄い領域を有していればよい。

【0311】

絶縁体２５０＿１の膜厚を上記のように薄くするには、絶縁体２５０＿１はＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。

【0312】

ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体２５０＿１を導電体２４２及び酸化物２３０が有する開口部の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。

【0313】

なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜方法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、またはオージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。

【0314】

絶縁体２５０＿２は、絶縁体２５０＿１の凹部に配置される。絶縁体２５０＿２は、ゲート絶縁体の一部として機能する。また、絶縁体２５１＿２は、絶縁体２５１＿１の上面に接して配置される。

【0315】

詳細は後述するが、絶縁体２５０＿２及び絶縁体２５１＿２は同じ工程で形成される。したがって、絶縁体２５１＿２は、絶縁体２５０＿２と同じ絶縁性材料を有する。また、絶縁体２５１＿２の膜厚は、絶縁体２５０＿２の膜厚と等しくなる。

【0316】

また、図２２（Ｂ）では、絶縁体２５０＿２は絶縁体２５０＿１上に設けられ、絶縁体２５１＿２は絶縁体２５１＿１上に設けられる。上述したように、絶縁体２５０＿１は、絶縁体２５１＿１と同一層に設けられるため、絶縁体２５０＿２は、絶縁体２５１＿２と同一層に設けられるとみなすことができる。

【0317】

なお、絶縁体２５０＿２及び絶縁体２５１＿２の材料、及び構成などは、先の＜半導体装置の構成例＞で説明した絶縁体２５０の内容を参照できる。本実施の形態では、絶縁体２５０＿２及び絶縁体２５１＿２として、酸化ハフニウムを用いる。この場合、絶縁体２５０＿２及び絶縁体２５１＿２は、少なくとも酸素と、ハフニウムと、を有する。

【0318】

導電体２６０は、絶縁体２５０の凹部に配置される。導電体２６０は、酸化物２３０及び導電体２４２が有する開口を埋めるように自己整合的に形成される。

【0319】

図２２（Ｂ）には、導電体２６０を単層で示している。なお、本発明はこれに限られず、導電体２６０を２層以上の積層構造としてもよい。

【0320】

導電体２４６は、導電体２４２上に配置される。また、導電体２４６は、導電体２４２の上面の少なくとも一部に接して配置される。また、導電体２４６は、導電体２４２と重畳する領域に凸型の形状部を有する。

【0321】

導電体２６２は、導電体２６０ｂ上に配置される。導電体２６２は、導電体２６０ｂの上面に接して配置される。また、平面視において、導電体２６２は導電体２４６ｂと重畳しない。導電体２６２は、絶縁体２７６ｂ上に位置している。また、導電体２６２の下面の少なくとも一部は、絶縁体２７６ｂの上面と接する。つまり、絶縁体２７６ｂは、絶縁体２５０ｂと導電体２６２との間に設けられている。また、絶縁体２７６ｂは、導電体２６２の下面と接する領域を有する。

【0322】

容量素子３００において、導電体３１１及び導電体３１６は一対の電極の一方として機能し、導電体３１２は一対の電極の他方として機能し、絶縁体３１３及び絶縁体３１５は誘電体として機能する。

【0323】

導電体３１１は、導電体２６０ａの上面に接する領域と、導電体３１６の下面に接する領域と、を有する。導電体３１６は、導電体３１１の上面に接する領域と、導電体２４５の下面の少なくとも一部に接する領域と、を有する。平面視において、導電体３１６は、導電体３１１と重なる。

【0324】

図２２（Ｂ）では、導電体３１１は、第１の導電体と、第１の導電体上の第２の導電体との２層積層構造を有する。導電体３１６は、第１の導電体と、第１の導電体上の第２の導電体との２層積層構造を有する。

【0325】

導電体３１１の第１の導電体及び導電体３１６の第１の導電体は、導電体２４４ａに適用可能な導電性材料を用いることができる。また、導電体３１１の第２の導電体及び導電体３１６の第２の導電体は、導電体２４４ｂに適用可能な導電性材料を用いることができる。

【0326】

なお、図２２（Ｂ）では、導電体３１１及び導電体３１６のそれぞれが２層構造を有する構成について示しているが、本発明はこれに限られない。例えば、導電体３１１及び導電体３１６のそれぞれは、単層、又は３層以上の積層構造として設ける構成にしてもよい。

【0327】

絶縁体３１３は、絶縁体２７７ａ及び絶縁体２７８ａ上に設けられる。また、絶縁体３１３は、導電体３１１と重なる開口を有する。絶縁体３１５は、絶縁体３１３上に設けられ、絶縁体３１３が有する開口と重なる開口を有する。

【0328】

絶縁体３１３及び絶縁体３１５の材料、及び構成などは、先の＜半導体装置の構成例＞で説明した絶縁体３１３の内容を参照できる。

【0329】

ここで、導電体３１２を含む、ＸＹ平面における断面図を、図２３（Ｃ）に示す。図２３（Ｃ）には、導電体３１２が円形状の開口を有する構成を示している。このとき、絶縁体３１３は導電体３１２の内側に同心円状に設けられ、導電体３１１の第１の導電体は絶縁体３１３の内側に同心円状に設けられ、導電体３１１の第２の導電体は導電体３１１の第１の導電体の内側に同心円状に設けられている。

【0330】

導電体３１２は、絶縁体３１３上に設けられる。導電体３１２は、絶縁体３１３及び絶縁体３１５を介して導電体３１１及び導電体３１６と対向する領域を有する。導電体３１２の形状は、図１１乃至図１２（Ｃ）を用いて説明した内容を参照できる。

【0331】

ここで、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置の平面図を、図２３（Ｄ）に示す。なお、理解をしやすくするため、図２３（Ｄ）では、酸化物２３０ｂ、導電体２４５、及び導電体３１６を図示している。図２３（Ｄ）に示すように、平面視において、導電体２４５は、酸化物２３０ｂに重なる領域と、導電体３１６に重なる領域と、を有する。より具体的には、導電体２４５は、導電体３１６の上面の少なくとも一部に接する領域と、酸化物２３０ｂ１の下面の少なくとも一部に接する領域と、を有する。

【0332】

導電体２４５は、第１の導電体と、第１の導電体上の第２の導電体との２層積層構造を有する。導電体２４５の第１の導電体は、導電体２４４ａに適用可能な導電性材料を用いることができる。また、導電体２４５の第２の導電体は、導電体２４４ｂに適用可能な導電性材料を用いることができる。

【0333】

なお、図２２（Ｂ）では、導電体２４５が２層構造を有する構成について示しているが、本発明はこれに限られない。例えば、導電体２４５は、単層、又は３層以上の積層構造として設ける構成にしてもよい。

【0334】

図２２（Ｂ）では、絶縁体３１４が有する開口の内側に、導電体３１７が設けられている。導電体３１７は、導電体３１２と接する領域を有する。導電体３１７が配線として機能する場合、導電体３１２は容量素子３００の一対の電極の他方として機能するのであれば、導電体３１２の膜厚を厚くする必要が無くなる。よって、導電体３１２の成膜時間を短縮でき、生産性の向上を図ることができる。

【0335】

図２２（Ｃ）に示す、長さＬ及び長さＨ３１２については、図２（Ｃ）を用いて説明した内容を参照できる。

【0336】

［半導体装置の構成材料］
以下では、半導体装置に用いることができる構成材料について説明する。

【0337】

〔基板〕
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

【0338】

〔絶縁体〕
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。

【0339】

例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、高誘電率（ｈｉｇｈ－ｋ）材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択することが好ましい。

【0340】

高誘電率材料としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、又はシリコン及びハフニウムを有する窒化物などがある。

【0341】

比誘電率が低い材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などがある。なお、樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、またはアクリルなどがある。

【0342】

また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。

【0343】

また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。

【0344】

〔導電体〕
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、コバルト、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

【0345】

また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。

【0346】

なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から脱離した酸素がチャネル形成領域に供給されやすくなる。

【0347】

特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。

【0348】

［半導体装置の作製方法１］
次に、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置の作製方法の一例を、図２４（Ａ）乃至図４４（Ｃ）を用いて説明する。

【0349】

図２４（Ａ）乃至図４４（Ｃ）において、各図の（Ａ）は、平面図を示す。また、各図の（Ｂ）はそれぞれ、各図の（Ａ）にＢ１－Ｂ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）はそれぞれ、各図の（Ａ）にＣ１－Ｃ２の一点鎖線で示す部位に対応する断面図である。

【0350】

以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、又は半導体を形成するための半導体材料は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを適宜用いて成膜することができる。

【0351】

なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、および直流電源を用いるＤＣスパッタリング法がある。ＤＣスパッタリング法には、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。

【0352】

なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、または光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、または有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。

【0353】

プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、および素子（トランジスタ、および容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、および素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。

【0354】

また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、またはプラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。

【0355】

ＣＶＤ法及びＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。

【0356】

また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。

【0357】

また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。

【0358】

まず、基板（図示しない）を準備し、当該基板上に絶縁体２１６ａを成膜する。絶縁体２１６ａの成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２１６ａ中の水素濃度を低減できる。

【0359】

本実施の形態では、絶縁体２１６ａとして、酸素ガスを含む雰囲気でシリコンターゲットを用いて、パルスＤＣスパッタリング法で酸化シリコン膜を成膜する。パルスＤＣスパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、成膜速度、および膜質を向上することができる。

【0360】

次に、絶縁体２１６ａに開口を形成する。開口とは、例えば、溝、およびスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。

【0361】

ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成としてもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成としてもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成としてもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成としてもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。

【0362】

なお、絶縁体２１６ａをエッチングして開口を形成する際のエッチングストッパ膜として機能する絶縁体を、絶縁体２１６ａの下面と接して設けることが好ましい。例えば、開口を形成する絶縁体２１６ａに酸化シリコン又は酸化窒化シリコンを用いた場合は、当該絶縁体は窒化シリコン、酸化アルミニウム、又は酸化ハフニウムを用いるとよい。

【0363】

開口の形成後に、導電体２４４ａとなる導電膜を成膜する。当該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。例えば、窒化タンタル、窒化タングステン、又は窒化チタンなどを用いることができる。又は、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、又はモリブデンタングステン合金との積層膜とすることができる。

【0364】

本実施の形態では、導電体２４４ａとなる導電膜として窒化チタン膜を成膜する。このような金属窒化物を導電体２４４ｂの下方に設けることにより、絶縁体２１６ａなどによって、導電体２４４ｂが酸化されるのを抑制できる。また、導電体２４４ｂとして銅などの拡散しやすい金属を用いても、当該金属が導電体２４４ａから外に拡散するのを防ぐことができる。

【0365】

次に、導電体２４４ｂとなる導電膜を成膜する。当該導電膜としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、又はモリブデンタングステン合金などを用いることができる。本実施の形態では、当該導電膜として、タングステン膜を成膜する。

【0366】

次に、ＣＭＰ処理を行うことで、導電体２４４ａとなる導電膜及び導電体２４４ｂとなる導電膜の一部を除去し、絶縁体２１６ａを露出する。その結果、絶縁体２１６ａに形成される開口部のみに、導電体２４４ａ及び導電体２４４ｂが残存することで、導電体２４４（導電体２４４ａ及び導電体２４４ｂ）が形成される。なお、当該ＣＭＰ処理により、絶縁体２１６ａの一部が除去される場合がある。

【0367】

次に、絶縁体２１６ａ及び導電体２４４上に、酸化膜２３０Ｆ１、酸化膜２３０Ｆ２、酸化膜２３０Ｆ３を順に成膜する（図２４（Ａ）乃至図２４（Ｃ）参照）。なお、酸化膜２３０Ｆ１、酸化膜２３０Ｆ２、及び酸化膜２３０Ｆ３は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ｆ１上、及び酸化膜２３０Ｆ２上に大気環境からの不純物又は水分が付着することを防ぐことができ、酸化膜２３０Ｆ１と酸化膜２３０Ｆ２との界面及びその近傍、並びに酸化膜２３０Ｆ２と酸化膜２３０Ｆ３との界面及びその近傍を清浄に保つことができる。

【0368】

例えば、酸化膜２３０Ｆ１、酸化膜２３０Ｆ２、及び酸化膜２３０Ｆ３をスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、又は酸素と貴ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ－Ｍ－Ｚｎ酸化物などのターゲットを用いることができる。

【0369】

なお、酸化膜２３０Ｆ１及び酸化膜２３０Ｆ３として窒素が添加された金属酸化膜をスパッタリング法によって成膜する場合、スパッタリングガスに窒素ガスを含めて成膜することにより、ターゲットが窒素を含まない構成であっても、窒素が添加された金属酸化膜を成膜することができる。窒素ガスを添加して金属酸化膜を成膜する場合、窒素流量比が大きいほど、金属酸化膜のキャリア移動度を高めることができる。

【0370】

窒素流量比は、酸化物２３０ａ１及び酸化物２３０ａ３に求める特性に合わせて、１０％以上１００％以下の範囲で適宜設定することができる。このとき、例えば、スパッタリングガスを窒素ガスとアルゴンガスの混合ガスにすることができる。また、スパッタリングガスを、窒素ガスと酸素ガスの混合ガスとしてもよいし、窒素ガスと酸素ガスとアルゴンガスの混合ガスとしてもよい。

【0371】

なお、ターゲットとして窒素を含むターゲットを用いる場合には、窒素が添加された金属酸化膜を成膜する場合でも、スパッタリングガスとして窒素を用いない構成にすることができる。

【0372】

酸化膜２３０Ｆ１のスパッタリングガスに酸素ガスが含まれる場合、スパッタリングガスに含まれる酸素の一部が絶縁体２１６ａに供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％としてもよい。

【0373】

上記のスパッタリングガスは、高純度化されていることが好ましい。例えば、スパッタリングガスとして用いる酸素ガス、窒素ガス、又はアルゴンガスは、露点が－４０℃以下、好ましくは－８０℃以下、より好ましくは－１００℃以下、より好ましくは－１２０℃以下にまで高純度化したガスを用いることで金属酸化膜に水分等が取り込まれることを可能な限り防ぐことができる。

【0374】

酸化膜２３０Ｆ２をスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜２３０Ｆ２をスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。

【0375】

酸化膜２３０Ｆ３の成膜方法は、酸化膜２３０Ｆ１の成膜方法を参照できる。

【0376】

なお、酸化膜２３０Ｆ１、酸化膜２３０Ｆ２、及び酸化膜２３０Ｆ３を、大気に暴露することなく、スパッタリング法で成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。これにより、酸化膜２３０Ｆ１、酸化膜２３０Ｆ２、及び酸化膜２３０Ｆ３について、各成膜工程の合間に膜中に水素が混入するのを抑制できる。

【0377】

また、酸化膜２３０Ｆ１及び酸化膜２３０Ｆ３として窒素が添加された金属酸化膜をスパッタリング法によって成膜し、酸化膜２３０Ｆ２として金属酸化膜をスパッタリング法によって成膜する場合、酸化膜２３０Ｆ１を成膜した後、スパッタリング装置に導入するガスの種類を切り替えることで、即ち窒素の導入を停止することで、酸化膜２３０Ｆ２を成膜する。さらに、酸化膜２３０Ｆ２を成膜した後、スパッタリング装置に導入するガスの種類を切り替えることで、即ち窒素を導入することで、酸化膜２３０Ｆ３を成膜する。これにより、酸化膜２３０Ｆ１、酸化膜２３０Ｆ２、及び酸化膜２３０Ｆ３を成膜することが連続的に可能であり、量産性に優れている。

【0378】

本実施の形態では、酸化膜２３０Ｆ１及び酸化膜２３０Ｆ３として、スパッタリング法によって、窒素が添加された金属酸化膜を成膜する。また、酸化膜２３０Ｆ２として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］の酸化物ターゲット、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［原子数比］の酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件及び原子数比を適宜選択することで、酸化物２３０ａ１、酸化物２３０ａ２、及び酸化物２３０ａ３に求める特性に合わせて形成することができる。

【0379】

次に、加熱処理を行うことが好ましい。加熱処理は、酸化膜２３０Ｆ１、酸化膜２３０Ｆ２、及び酸化膜２３０Ｆ３が多結晶化しない温度範囲で行えばよく、２５０℃以上６５０℃以下、好ましくは４００℃以上６００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすることが好ましい。また、加熱処理は減圧状態で行なってもよい。または、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理を行なってもよい。

【0380】

また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすることができる。高純度化されたガスを用いて加熱処理を行うことで、酸化膜２３０Ｆ１、酸化膜２３０Ｆ２、及び酸化膜２３０Ｆ３などに水分等が取り込まれることを可能な限り防ぐことができる。

【0381】

本実施の形態では、加熱処理として、窒素ガスと酸素ガスの流量比を４：１として、４００℃の温度で１時間の処理を行う。このような酸素ガスを含む加熱処理によって、酸化膜２３０Ｆ２中の炭素、水、及び水素などの不純物を低減できる。このように膜中の不純物を低減することで、酸化膜２３０Ｆ２の結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、酸化膜２３０Ｆ２中の結晶領域を増大させ、酸化膜２３０Ｆ２中における、結晶領域の面内ばらつきを低減できる。よって、トランジスタの電気特性の面内ばらつきを低減できる。

【0382】

また、加熱処理を行うことで、絶縁体２１６ａ中、及び酸化膜２３０Ｆ２中のそれぞれの水素濃度を低減できる。特に、酸化膜２３０Ｆ２から形成される酸化物２３０ａ２は、トランジスタ２００ａのチャネル形成領域として機能する。そのため、水素濃度が低減された酸化物２３０ａ２を有するトランジスタ２００ａは、良好な信頼性を有するため好ましい。

【0383】

次に、酸化膜２３０Ｆ３上に導電膜２４２Ｆを成膜する（図２４（Ａ）乃至図２４（Ｃ）参照）。例えば、導電膜２４２Ｆとして、スパッタリング法を用いて窒化タンタル膜を成膜することができる。なお、導電膜２４２Ｆの成膜前に、加熱処理を行なってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜２４２Ｆを成膜してもよい。このような処理を行うことによって、酸化膜２３０Ｆ３の表面に吸着している水分及び水素を除去し、さらに酸化膜２３０Ｆ１中、酸化膜２３０Ｆ２中、及び酸化膜２３０Ｆ３中の水分濃度及び水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。

【0384】

次に、導電膜２４２Ｆ上に絶縁膜２９１Ｆを成膜する（図２４（Ａ）乃至図２４（Ｃ）参照）。絶縁膜２９１Ｆは、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、絶縁膜２９１Ｆとして、スパッタリング法によって、酸化アルミニウム膜、又は窒化シリコン膜を成膜することができる。

【0385】

なお、導電膜２４２Ｆ及び絶縁膜２９１Ｆを、大気に暴露することなく、スパッタリング法で成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。これにより、導電膜２４２Ｆ及び絶縁膜２９１Ｆを、膜中の水素を低減して成膜し、さらに、各成膜工程の合間に膜中に水素が混入するのを抑制できる。また、絶縁膜２９１Ｆ上にハードマスクを設ける場合、当該ハードマスクとなる膜も大気に暴露することなく連続して成膜してもよい。

【0386】

次に、リソグラフィー法を用いて、酸化膜２３０Ｆ１、酸化膜２３０Ｆ２、酸化膜２３０Ｆ３、導電膜２４２Ｆ、及び絶縁膜２９１Ｆを中空円筒形状に加工して、酸化物２３０ａ（酸化物２３０ａ１、酸化物２３０ａ２、及び酸化物２３０ａ３）、導電体２４２ａ、及び絶縁体２９１を形成する。ここで、酸化物２３０ａ１、酸化物２３０ａ２、酸化物２３０ａ３、導電体２４２ａ、及び絶縁体２９１は、少なくとも一部が導電体２４４と重なるように形成する。上記加工はドライエッチング法又はウェットエッチング法を用いることができる。

【0387】

なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ光などを用いて、レジストを露光することでレジストマスクを形成することができる。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。

【0388】

さらに、レジストマスクの下に絶縁体又は導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜２４２Ｆ上にハードマスク材料となる絶縁膜又は導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電膜２４２Ｆなどのエッチングは、レジストマスクを除去してから行なってもよいし、レジストマスクを残したまま行なってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。導電膜２４２Ｆなどのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、又は後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。本実施の形態では、絶縁体２９１をハードマスクとして用いている。

【0389】

以降では、リソグラフィー法を用いて、中空円筒形状を有する、酸化物２３０ａ、導電体２４２ａ、及び絶縁体２９１を形成する方法の一例について説明する。

【0390】

まず、絶縁膜２９１Ｆ上にレジストマスク２９２を形成する（図２４（Ａ）乃至図２４（Ｃ）参照）。レジストマスク２９２は、レジストマスク２９２の少なくとも一部が導電体２４４と重なる領域に設けられる。

【0391】

なお、レジストマスク２９２の上面形状を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、及び四角形などの多角形状にしてもよい。また、上面を多角形状とする場合、当該多角形状は角部が丸みを帯びてもよい。

【0392】

レジストマスク２９２は、例えば、マスクを介してレジストを露光し、露光された領域を、現像液を用いて除去する又は残存させることで形成することができる。なお、レジストマスク２９２を酸素プラズマによる等方性エッチングにより、シュリンクしてもよい。レジストマスクのシュリンクを、レジストスリミング、又はレジストトリミングと呼ぶ場合がある。レジストマスク２９２をシュリンクすることで、レジストマスク２９２を微細化することができる。

【0393】

又は、レジストマスク２９２は、例えば、ラインパターンが形成可能なマスクを介してレジストを露光し、Ｚ軸で９０度回転させた当該マスクを介して当該レジストを再度露光し、露光された領域を、現像液を用いて除去する又は残存させることで形成してもよい。当該加工により、レジストマスク２９２の上面形状は、角部が丸みを帯びている形状、又は円形状となる。

【0394】

また、レジストマスク２９２の形成には、上述したマルチパターニング技術を用いるとよい。例えば、マルチパターニング技術を用いてＸ方向に延在するラインパターンのレジストマスクを形成し、Ｙ方向に延在するラインパターンのレジストマスクを形成するマルチパターニング技術を用いて、Ｘ方向に延在するラインパターンのレジストマスクを加工することで、レジストマスク２９２を形成してもよい。当該加工により、レジストマスク２９２の上面形状は、角部が丸みを帯びている形状、又は円形状となる。

【0395】

次に、レジストマスク２９２上に絶縁膜２９３Ｆを成膜する（図２４（Ａ）乃至図２４（Ｃ）参照）。絶縁膜２９３Ｆの膜厚は、図２３（Ａ）に示す幅Ｈ１に相当する。よって、絶縁膜２９３Ｆの膜厚は、トランジスタ２００の設計に合わせて適宜設定することができる。

【0396】

次に、絶縁膜２９３Ｆを異方性エッチングして、絶縁体２９３を形成する。絶縁膜２９３Ｆの異方性エッチングとしては、例えばドライエッチング法を用いればよい。絶縁膜２９３Ｆを異方性エッチングすることで、レジストマスク２９２の側面に絶縁体２９３が形成される。つまり、絶縁体２９３はサイドウォールと言い換えることができる。

【0397】

次に、レジストマスク２９２を除去する（図２５（Ａ）乃至図２５（Ｃ）参照）。レジストマスク２９２を除去することで、絶縁膜２９１Ｆ上に絶縁体２９３が残存する。なお、絶縁体２９３が有する開口の上面形状は、レジストマスク２９２の上面形状に対応する。例えば、レジストマスク２９２の上面が円形状である場合、図２５（Ａ）に示すように、絶縁体２９３の上面形状は中空円筒形状となる。また、レジストマスク２９２の上面形状が上述した楕円形状である場合、絶縁体２９３の上面形状は、中空の楕円形状となる。また、レジストマスク２９２の上面形状が上述した角部が丸みを帯びている多角形状である場合、絶縁体２９３の上面形状は、角部が丸みを帯びている中空の多角形状となる。

【0398】

次に、絶縁体２９３をハードマスクとして、絶縁膜２９１Ｆの一部、導電膜２４２Ｆの一部、酸化膜２３０Ｆ３の一部、酸化膜２３０Ｆ２の一部、及び酸化膜２３０Ｆ１の一部を、絶縁体２１６ａ及び導電体２４４の上面が露出するまで加工する。上記加工はドライエッチング法又はウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、絶縁膜２９１Ｆ、導電膜２４２Ｆ、酸化膜２３０Ｆ３、酸化膜２３０Ｆ２、及び酸化膜２３０Ｆ１の加工は、それぞれ異なる条件で行なってもよい。

【0399】

上記加工により、上面形状が絶縁体２９３の上面形状と同じ又は概略同じである、絶縁体２９１、導電体２４２ａ、及び酸化物２３０ａ（酸化物２３０ａ１、酸化物２３０ａ２、及び酸化物２３０ａ３）が形成される（図２６（Ａ）乃至図２６（Ｃ）参照）。つまり、平面視において、絶縁体２９１、導電体２４２ａ、及び酸化物２３０ａは、端部が一致する。また、酸化物２３０ａ、導電体２４２ａ、及び絶縁体２９１のそれぞれは、中空円筒形状となる。なお、上述したように、酸化物２３０ａ、導電体２４２ａ、及び絶縁体２９１の上面形状は、レジストマスク２９２の上面形状に対応する。よって、上記中空円筒形状は、レジストマスク２９２の上面形状に合わせて適宜言い換えることができる。

【0400】

以上が、リソグラフィー法を用いて、中空円筒形状を有する、酸化物２３０ａ、導電体２４２ａ、及び絶縁体２９１を形成する方法の一例である。

【0401】

なお、酸化物２３０ａ、及び導電体２４２ａの側面が、絶縁体２１６ａの上面に対し、垂直となる構成にすることが好ましい。このような構成にすることで、複数のトランジスタ２００ａを設ける際に、小面積化、及び高密度化が可能となる。

【0402】

ただし、上記構成に限られず、図１９（Ａ）を用いて説明したように、酸化物２３０ａ、及び導電体２４２ａの側面がテーパ形状になっていてもよい。側面をテーパ形状にすることで、これより後の工程において、絶縁体２５０ａ１及び絶縁体２５１ａ１となる絶縁膜などの被覆性が向上し、鬆などの欠陥を低減できる。

【0403】

次に、絶縁体２９３を除去する（図２６（Ａ）乃至図２６（Ｃ）参照）。

【0404】

ここまでの工程で、酸化物２３０ａ、導電体２４２ａ、及び絶縁体２９１の側面への不純物の付着又はこれらの内部への当該不純物の拡散が生じる場合がある。このような不純物を除去する工程を行なってもよい。当該不純物として、例えば、ハフニウム、アルミニウム、シリコン、タンタル、フッ素、又は塩素などがある。

【0405】

上記エッチング工程で酸化物２３０ａの側面に付着した不純物を除去するために、洗浄処理を行なってもよい。洗浄方法としては、洗浄液などを用いたウェット洗浄（ウェットエッチング処理ということもできる）、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行なってもよい。

【0406】

ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、もしくはフッ化水素酸などを炭酸水もしくは純水で希釈した水溶液、純水、又は炭酸水などを用いて行なってもよい。又は、これらの水溶液、純水、又は炭酸水を用いた超音波洗浄を行なってもよい。又は、これらの洗浄を適宜組み合わせて行なってもよい。

【0407】

なお、本明細書等では、フッ化水素酸を純水で希釈した水溶液を希釈フッ化水素酸と呼び、アンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、当該水溶液の濃度、温度などは、除去したい不純物、洗浄される半導体装置の構成などによって、適宜調整することができる。希釈アンモニア水のアンモニア濃度は０．０１％以上５％以下、好ましくは０．１％以上０．５％以下とすることができる。また、希釈フッ化水素酸のフッ化水素濃度は０．０１ｐｐｍ以上１００ｐｐｍ以下、好ましくは０．１ｐｐｍ以上１０ｐｐｍ以下とすることができる。

【0408】

なお、超音波洗浄には、２００ｋＨｚ以上、好ましくは９００ｋＨｚ以上の周波数を用いることが好ましい。当該周波数を用いることで、酸化物２３０ａなどへのダメージを低減できる。

【0409】

また、上記洗浄処理を複数回行なってもよく、洗浄処理毎に洗浄液を変更してもよい。例えば、第１の洗浄処理として希釈フッ化水素酸又は希釈アンモニア水を用いた処理を行い、第２の洗浄処理として純水又は炭酸水を用いた処理を行なってもよい。

【0410】

上記エッチング後、又は上記洗浄後に加熱処理を行なってもよい。加熱処理は、１００℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０ａ２に酸素を供給して、酸素欠損の低減を図ることができる。また、このような熱処理を行うことで、酸化物２３０ａ２の結晶性を向上させることができる。また、加熱処理は減圧状態で行なってもよい。又は、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理を行なってもよい。

【0411】

なお、上記洗浄処理及び加熱処理は、絶縁体２９３を除去する前に行なってもよい。

【0412】

次に、絶縁体２１６ａ、導電体２４４、及び絶縁体２９１上に、絶縁膜２５０Ｆ１を成膜する（図２７（Ａ）乃至図２７（Ｃ）参照）。別言すると、酸化物２３０ａ、導電体２４２ａ、及び絶縁体２９１を覆って、絶縁膜２５０Ｆ１を成膜する。

【0413】

絶縁膜２５０Ｆ１はＡＬＤ法を用いて成膜することが好ましい。上述の通り、絶縁膜２５０Ｆ１は薄い膜厚で成膜することが好ましく、膜厚のばらつきが小さくなるようにする必要がある。これに対して、ＡＬＤ法は、プリカーサと、リアクタント（例えば酸化剤など）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数によって膜厚を調節することができるため、精密な膜厚調節が可能である。また、図２７（Ａ）乃至図２７（Ｃ）に示すように、絶縁膜２５０Ｆ１は、酸化物２３０ａ、導電体２４２ａ、及び絶縁体２９１に形成される開口の側面、酸化物２３０ａ、導電体２４２ａ、及び絶縁体２９１の外側の側面、並びに導電体２４４及び絶縁体２１６ａの上面に、被覆性良く成膜される必要がある。特に、酸化物２３０ａの側面、及び導電体２４２ａの側面には、被覆性良く成膜されることが好ましい。ＡＬＤ法は、上記開口の底面及び側面において原子の層を一層ずつ堆積させることができるため、絶縁膜２５０Ｆ１を当該開口に対して良好な被覆性で成膜することができる。

【0414】

また、絶縁膜２５０Ｆ１をＡＬＤ法で成膜する場合、酸化剤として、オゾン（Ｏ_３）、酸素（Ｏ_２）、水（Ｈ_２Ｏ）などを用いることができる。水素を含まない、オゾン（Ｏ_３）、酸素（Ｏ_２）などを酸化剤として用いることで、酸化物２３０ａに拡散する水素を低減できる。

【0415】

絶縁膜２５０Ｆ１は、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、絶縁膜２５０Ｆ１として、ＡＬＤ法を用いて酸化アルミニウム膜を成膜することができる。このようにして、酸化物２３０ａ及び導電体２４２ａを、酸素の拡散を抑制する機能を有する絶縁膜２５０Ｆ１で覆うことができる。これにより、後の工程で、酸化物２３０ａ及び導電体２４２ａに、絶縁体２７４ａなどから酸素が直接拡散するのを抑制できる。

【0416】

次に、酸素を含む雰囲気でマイクロ波処理を行なってもよい。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書等において、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。

【0417】

マイクロ波処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。ここで、マイクロ波処理装置の周波数は、３００ＭＨｚ以上３００ＧＨｚ以下、好ましくは２．４ＧＨｚ以上２．５ＧＨｚ以下、例えば、２．４５ＧＨｚにすることができる。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、マイクロ波処理装置のマイクロ波を印加する電源の電力は、１０００Ｗ以上１００００Ｗ以下、好ましくは２０００Ｗ以上５０００Ｗ以下にすることができる。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく酸化物２３０ａ２中に導くことができる。

【0418】

また、上記マイクロ波処理は、減圧下で行うことが好ましく、圧力は、１０Ｐａ以上１０００Ｐａ以下、好ましくは３００Ｐａ以上７００Ｐａ以下にすることができる。また、処理温度は、７５０℃以下、好ましくは５００℃以下、例えば４００℃程度とすることができる。また、酸素プラズマ処理を行なった後に、外気に曝すことなく、連続して熱処理を行なってもよい。例えば、１００℃以上７５０℃以下、好ましくは３００℃以上５００℃以下にすることができる。

【0419】

また、例えば、上記マイクロ波処理は、酸素ガスとアルゴンガスを用いて行えばよい。ここで、酸素流量比（Ｏ_２／（Ｏ_２＋Ａｒ））は、０％より大きく１００％以下、好ましくは０％より大きく５０％以下、より好ましくは１０％以上４０％以下、さらに好ましくは１０％以上３０％以下にすることができる。このように、酸素を含む雰囲気でマイクロ波処理を行うことで、酸化物２３０ａ２中のキャリア濃度を低下させることができる。また、マイクロ波処理において、チャンバーに過剰な量の酸素が導入されないようにすることで、酸化物２３０ａ１及び酸化物２３０ａ３でキャリア濃度が過剰に低下するのを防ぐことができる。

【0420】

酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、又はＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを酸化物２３０ａ２に作用させることができる。このとき、マイクロ波、又はＲＦ等の高周波を酸化物２３０ａ２に照射することもできる。つまり、酸化物２３０ａ２に、マイクロ波、もしくはＲＦ等の高周波、または酸素プラズマなどを作用させることができる。プラズマ、またはマイクロ波などの作用により、酸化物２３０ａ２のＶ_ＯＨを分断し、水素を酸化物２３０ａ２から除去することができる。つまり、酸化物２３０ａ２に含まれるＶ_ＯＨを低減できる。よって、酸化物２３０ａ２中の酸素欠損、およびＶ_ＯＨを低減し、キャリア濃度を低下させることができる。また、酸化物２３０ａ２で形成された酸素欠損に、上記酸素プラズマで発生した酸素ラジカル、または絶縁体２５０ａ１に含まれる酸素を供給することで、さらに、酸化物２３０ａ２中の酸素欠損を低減し、キャリア濃度を低下させることができる。

【0421】

また、導電体２４２ａの側面に接して、酸素に対するバリア性を有する絶縁膜２５０Ｆ１が設けられている。これにより、マイクロ波処理によって、導電体２４２ａの側面に酸化膜が形成されるのを抑制できる。

【0422】

また、絶縁膜２５０Ｆ１の膜質を向上させることができるため、トランジスタ２００ａの信頼性が向上する。

【0423】

次に、絶縁膜２５０Ｆ１上に絶縁膜２５０Ｆ２を成膜する（図２７（Ａ）乃至図２７（Ｃ）参照）。絶縁膜２５０Ｆ２は、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、酸化物２３０ａに含まれる酸素による導電体２６０ａの酸化を抑制できる。例えば、絶縁膜２５０Ｆ２として、熱ＡＬＤ法を用いて酸化ハフニウム膜を成膜することができる。なお、酸化ハフニウムは、高誘電率材料でもある。よって、絶縁膜２５０Ｆ２として酸化ハフニウム膜を成膜することで、ゲート絶縁体として機能する絶縁体の等価酸化膜厚の薄膜化が可能となる。よって、絶縁体２５０ａの絶縁耐圧を高くすることができる。

【0424】

絶縁膜２５０Ｆ１を成膜した後に上記マイクロ波処理を行わない場合、絶縁膜２５０Ｆ１及び絶縁膜２５０Ｆ２は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、絶縁膜２５０Ｆ１上に大気環境からの不純物又は水分が付着することを防ぐことができ、絶縁膜２５０Ｆ１と絶縁膜２５０Ｆ２との界面及びその近傍を清浄に保つことができる。

【0425】

次に、絶縁膜２５０Ｆ２上に絶縁膜２７４Ｆを成膜する（図２７（Ａ）乃至図２７（Ｃ）参照）。例えば、絶縁膜２７４Ｆとして、スパッタリング法を用いて酸化シリコン膜を成膜することができる。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁膜２７４Ｆ中の水素濃度を低減できる。なお、絶縁膜２７４Ｆの成膜前に、加熱処理を行なってもよい。本実施の形態では、絶縁膜２７４Ｆとして、ＣＶＤ法によって酸化シリコン膜を成膜する。

【0426】

次に、ＣＭＰ処理を行うことで、絶縁膜２７４Ｆの一部、絶縁膜２５０Ｆ２の一部、及び絶縁膜２５０Ｆ１の一部を除去し、絶縁体２９１を露出する。当該ＣＭＰ処理によって、絶縁体２７４ａ、絶縁体２７４ｃ、絶縁体２５０ａ（絶縁体２５０ａ１及び絶縁体２５０ａ２）、及び絶縁体２５１ａ（絶縁体２５１ａ１及び絶縁体２５１ａ２）が形成される。具体的には、絶縁膜２７４Ｆから絶縁体２７４ａ及び絶縁体２７４ｃが形成され、絶縁膜２５０Ｆ２から絶縁体２５０ａ２及び絶縁体２５１ａ２が形成され、絶縁膜２５０Ｆ１から絶縁体２５０ａ１及び絶縁体２５１ａ１が形成される（図２８（Ａ）乃至図２８（Ｃ）参照）。

【0427】

上述したように、酸化物２３０ａ、導電体２４２ａ、及び絶縁体２９１のそれぞれは、中空円筒形状を有する。つまり、酸化物２３０ａ、導電体２４２ａ、及び絶縁体２９１の積層体は、中空円筒形状を有する。絶縁体２５０ａ１は、当該積層体の中空部の内壁、絶縁体２１６ａの上面、及び導電体２４４の上面に接して設けられ、絶縁体２５０ａ２は、絶縁体２５０ａ１に形成された凹部の内壁及び底面に接して設けられ、絶縁体２７４ｃは、絶縁体２５０ａ２に形成された凹部を埋め込むように設けられる。

【0428】

また、絶縁体２５１ａ１は、上記積層体の外側の側面、絶縁体２１６ａの上面、及び導電体２４４の上面に接して設けられる。また、絶縁体２５１ａ２は、絶縁体２５１ａ１の上面に接して設けられ、絶縁体２７４ａは、絶縁体２５１ａ２の上面に接して設けられる。

【0429】

上記ＣＭＰ処理により、絶縁体２９１の上面の一部が除去される場合がある。

【0430】

絶縁体２７４ａの上面は、絶縁体２７４ｃの上面と高さが一致する。また、絶縁体２５０ａ１、絶縁体２５０ａ２、絶縁体２５１ａ１、及び絶縁体２５１ａ２は、それぞれの最上部の高さが一致する。

【0431】

次に、絶縁体２９１を除去し、導電体２４２ａの上面を露出する（図２８（Ａ）乃至図２８（Ｃ）参照）。絶縁体２９１の除去には、ドライエッチング法又はウェットエッチング法を用いるとよい。

【0432】

絶縁体２９１を除去することで、導電体２４２ａの上面を自己整合的に露出することができる。したがって、後に形成する導電体２４６ａを、位置合わせすることなく確実に導電体２４２ａと接するように配置することができる。なお、絶縁体２９１をエッチングによって除去する際、絶縁体２７４ｃが当該エッチングにより除去されないように、選択比の高いエッチング条件を用いることが好ましい。これにより、絶縁体２９１を除去した後、絶縁体２７４ｃを残存させることができる。

【0433】

次に、導電体２４６ａとなる導電膜、絶縁体２７７ａとなる絶縁膜を順に成膜する。次に、リソグラフィー法によって、当該導電膜の一部、及び当該絶縁膜の一部を加工する（図２９（Ａ）乃至図２９（Ｃ）参照）。当該加工により、導電体２４６ａ及び絶縁体２７７ａを形成することができる。このとき、導電体２４６ａの導電体２４２ａと重なる領域に凸型の形状部が形成される。なお、当該加工は、ウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。

【0434】

次に、絶縁体２５０ａ、絶縁体２７７ａ、及び絶縁体２７４ｃなどの上に絶縁体２７８ａとなる絶縁膜を成膜する。当該絶縁膜は、絶縁体２７７ａとなる絶縁膜と同じ材料を用いて成膜してもよいし、異なる材料を用いて成膜してもよい。

【0435】

次に、ＣＭＰ処理を行うことで、絶縁体２７８ａとなる絶縁膜の一部を除去し、絶縁体２７７ａを露出する。当該ＣＭＰ処理によって、上面が平坦化された絶縁体２７８ａが形成される（図３０（Ａ）乃至図３０（Ｃ）参照）。なお、当該ＣＭＰ処理により、絶縁体２７７ａの上面の一部が除去される場合がある。

【0436】

次に、絶縁体２７８ａの、絶縁体２７４ｃ及び絶縁体２５０ａと重なる領域に開口を形成する（図３１（Ａ）乃至図３１（Ｃ）参照）。なお、レジストマスク２９２を上述したマルチパターニング技術を用いて形成する場合、絶縁体２７８ａに開口を形成する場合にも、上述したマルチパターニング技術を用いる。

【0437】

次に、絶縁体２７４ｃ、絶縁体２５０ａ、絶縁体２７７ａ、及び絶縁体２７８ａ上に、絶縁体２７６ａとなる絶縁膜を成膜する。当該絶縁膜はＡＬＤ法を用いて成膜することが好ましい。当該絶縁膜は、絶縁体２７８ａに形成される開口の底面及び側面に、被覆性良く成膜される必要がある。ＡＬＤ法は、上記開口の底面及び側面において原子の層を一層ずつ堆積させることができるため、当該絶縁膜を当該開口に対して良好な被覆性で成膜することができる。本実施の形態では、当該絶縁膜としてＰＥＡＬＤ法で窒化シリコン膜を成膜する。

【0438】

次に、絶縁体２７６ａとなる絶縁膜を異方性エッチングして絶縁体２７６ａを形成する（図３２（Ａ）乃至図３２（Ｃ）参照）。絶縁体２７６ａを形成することで、絶縁体２５０ａ２の上面の一部、及び絶縁体２７４ｃの上面が露出する。

【0439】

上記異方性エッチングとしては、例えばドライエッチング法を用いればよい。開口部の側面に絶縁体２７６ａを設けることで、導電体２４６ａと後に形成する導電体２６０ａとの物理的距離を保つことができる。したがって、導電体２４６ａと導電体２６０ａとが導通することを防止できる。別言すると、導電体２４６ａと導電体２６０ａとが電気的に接続することを防止できる。

【0440】

次に、絶縁体２７４ｃを除去する。絶縁体２７４ｃの除去には、ドライエッチング法又はウェットエッチング法を用いるとよい。なお、絶縁体２７４ｃをエッチングによって除去する際、絶縁体２５０ａ及び絶縁体２７６ａが当該エッチングにより除去されないように、選択比の高いエッチング条件を用いることが好ましい。これにより、絶縁体２７４ｃを除去した後、絶縁体２５０ａ及び絶縁体２７６ａを残存させることができる。

【0441】

次に、導電膜２６０Ｆ、導電膜２６１Ｆを順に成膜する（図３３（Ａ）乃至図３３（Ｃ）参照）。本実施の形態では、導電膜２６０ＦとしてＡＬＤ法を用いて窒化チタン膜を成膜し、導電膜２６１ＦとしてＣＶＤ法を用いてタングステン膜を成膜する。

【0442】

次に、ＣＭＰ処理を行うことで、導電膜２６０Ｆの一部、及び導電膜２６１Ｆの一部を除去し、絶縁体２７６ａ、絶縁体２７７ａ、及び絶縁体２７８ａを露出する。当該ＣＭＰ処理によって、導電体２６０ａが形成される（図３４（Ａ）乃至図３４（Ｃ）参照）。これにより、導電体２６０ａは、絶縁体２７６ａの開口及び絶縁体２５０ａの凹部を埋め込むように配置される。つまり、導電体２６０ａは、絶縁体２５０ａを介して、酸化物２３０ａに形成される開口を埋め込むように配置される。

【0443】

なお、図３４（Ｂ）及び図３４（Ｃ）では、絶縁体２７６ａの開口及び絶縁体２５０ａの凹部に導電膜２６０Ｆの一部が残存することで導電体２６０ａが形成されているが、本発明はこれに限られない。上記ＣＭＰ処理の条件、又は絶縁体２７６ａの開口の大きさもしくは深さなどによっては、絶縁体２７６ａの開口及び絶縁体２５０ａの凹部に、導電膜２６０Ｆの一部及び導電膜２６１Ｆの一部が残存する場合がある。このとき、導電体２６０ａは、導電膜２６０Ｆから形成された第１の導電体と、導電膜２６１Ｆから形成された第２の導電体との積層構造となる。また、図３４（Ｂ）及び図３４（Ｃ）に示すように、絶縁体２７６ａの開口及び絶縁体２５０ａの凹部に導電膜２６０Ｆのみを残存させる場合、導電膜２６１Ｆを成膜しなくてもよい場合がある。

【0444】

上記ＣＭＰ処理により、絶縁体２７７ａの一部及び絶縁体２７８ａの一部が除去される場合がある。

【0445】

次に、導電体２６０ａ、絶縁体２７６ａ、絶縁体２７７ａ、及び絶縁体２７８ａ上に絶縁体３１０を成膜する。絶縁体３１０の成膜は、絶縁体２１６ａの成膜に係る記載を参照できる。

【0446】

次に、絶縁体３１０の、導電体２６０ａと重なる領域に開口を形成する。なお、当該開口を形成する際、絶縁体２７６ａの一部が除去される場合がある。

【0447】

次に、絶縁体３１０に形成した開口を埋め込むように、導電体３１１を形成する（図３５（Ａ）乃至図３５（Ｃ）参照）。導電体３１１の形成は、導電体２４４の形成に係る記載を参照できるため、詳細な説明は省略する。なお、導電体３１１の形成により、絶縁体３１０の一部が除去される場合がある。

【0448】

次に、絶縁体３１０を除去する（図３６（Ａ）乃至図３６（Ｃ）参照）。絶縁体３１０の除去には、ドライエッチング法又はウェットエッチング法を用いるとよい。

【0449】

次に、絶縁体３１３、導電体３１２、及び絶縁体３１４を順に成膜する（図３７（Ａ）乃至図３７（Ｃ）参照）。

【0450】

絶縁体３１３及び導電体３１２はＡＬＤ法を用いて成膜することが好ましい。絶縁体３１３及び導電体３１２は、導電体３１１の上面及び側面に、被覆性良く成膜される必要がある。ＡＬＤ法は、導電体３１１の上面及び側面において原子の層を一層ずつ堆積させることができるため、絶縁体３１３及び導電体３１２を良好な被覆性で成膜することができる。

【0451】

絶縁体３１４は、ＣＭＰ処理によって上面が平坦化されることが好ましい。

【0452】

次に、絶縁体３１４及び導電体３１２に、導電体３１１と重なる開口を形成する（図３８（Ａ）乃至図３８（Ｃ）参照）。平面視において、当該開口の面積は、導電体３１１の面積よりも大きいことが好ましい。このような構成にすることで、導電体３１１と、後に形成する導電体３１６とを、当該開口の内側で接する構成とすることができる。

【0453】

次に、絶縁体３１３及び絶縁体３１４上に、絶縁膜３１５Ｆを成膜する（図３９（Ａ）乃至図３９（Ｃ）参照）。絶縁膜３１５Ｆの膜厚は、絶縁体３１３の膜厚と一致することが好ましい。また、絶縁膜３１５Ｆは、絶縁体３１３と同じ材料を用いて形成されることが好ましい。絶縁体３１３と、絶縁膜３１５Ｆから形成される絶縁体３１５は、容量素子３００の誘電体として機能する。よって、上記の構成にすることで、Ｚ方向において、容量素子３００の一対の電極の間隔が一定に保たれ、容量素子３００間の静電容量のばらつきを低減できる。

【0454】

次に、絶縁膜３１５Ｆを異方性エッチングして、絶縁体３１５を形成する（図４０（Ａ）乃至図４０（Ｃ）参照）。絶縁体３１５を形成することで、絶縁体３１３の上面の一部が露出する。また、絶縁体３１４及び導電体３１２に形成された開口の側面に絶縁体３１５が形成される。つまり、絶縁体３１５はサイドウォールと言い換えることができる。

【0455】

次に、絶縁体３１３に、導電体３１１に達する開口を形成する（図４１（Ａ）乃至図４１（Ｃ）参照）。

【0456】

なお、絶縁膜３１５Ｆと絶縁体３１３とを同じ材料を用いて形成する場合、絶縁膜３１５Ｆを異方性エッチングする際、絶縁体３１３の上面の一部も除去されることがある。このとき、絶縁体３１５と、絶縁体３１３の導電体３１１に達する開口と、を同時に形成することができる。

【0457】

次に、絶縁体３１５及び絶縁体３１３に形成した開口を埋め込むように、導電体３１６を形成する（図４２（Ａ）乃至図４２（Ｃ）参照）。導電体３１６の形成は、導電体２４４の形成に係る記載を参照できるため、詳細な説明は省略する。なお、導電体３１６の形成により、絶縁体３１４の一部及び絶縁体３１５の一部が除去される場合がある。

【0458】

なお、絶縁体３１４に、導電体３１２に達する開口を形成し、当該開口を埋め込むように導電体３１７を形成してもよい（図４３（Ａ）乃至図４３（Ｃ）参照）。このとき、導電体３１７を配線として機能させることで、導電体３１２を薄膜化することができる。よって、ＡＬＤ法による導電体３１２の成膜時間が短くなり、半導体装置の生産性を向上させることができる。

【0459】

次に、導電体３１６、絶縁体３１５、及び絶縁体３１４上に、絶縁体２１６ｂを形成する。次に、絶縁体２１６ｂの、導電体３１６と重なる領域に開口を形成し、当該開口を埋め込むように導電体２４５を形成する（図４４（Ａ）乃至図４４（Ｃ）参照）。絶縁体２１６ｂ及び導電体２４５の形成はそれぞれ、絶縁体２１６ａ及び導電体２４４の形成に係る記載を参照できるため、詳細な説明は省略する。

【0460】

続いて、トランジスタ２００ｂを形成する。トランジスタ２００ｂの作製方法（酸化物２３０ｂから導電体２６０ｂまでの作製方法）は、図２４（Ａ）乃至図３４（Ｃ）を用いて説明した内容を参照できるため、詳細な説明は省略する。

【0461】

次に、導電体２６０ｂ、絶縁体２７６ｂ、絶縁体２７７ｂ、及び絶縁体２７８ｂ上に、絶縁体２８５を形成する（図２２（Ａ）乃至図２２（Ｃ）参照）。絶縁体２８５の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８５中の水素濃度を低減できる。本実施の形態では、絶縁体２８５として、スパッタリング法によって酸化シリコン膜を成膜する。

【0462】

次に、絶縁体２８５に開口を形成する（図２２（Ａ）乃至図２２（Ｃ）参照）。当該開口を形成することで、少なくとも、導電体２６０ｂの上面及び絶縁体２７６ｂの上面が露出する。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。なお、絶縁体２８５に開口を形成する際、絶縁体２７６ｂの一部が除去される場合がある。

【0463】

次に、導電体２６２ａとなる導電膜、導電体２６２ｂとなる導電膜を順に成膜する。本実施の形態では、導電体２６２ａとなる導電膜としてＡＬＤ法を用いて窒化チタン膜を成膜し、導電体２６２ｂとなる導電膜としてＣＶＤ法を用いてタングステン膜を成膜する。

【0464】

次に、ＣＭＰ処理を行うことで、導電体２６２ａとなる導電膜の一部、及び導電体２６２ｂとなる導電膜の一部を除去し、絶縁体２８５を露出する。当該ＣＭＰ処理によって、導電体２６２（導電体２６２ａ及び導電体２６２ｂ）を形成する（図２２（Ａ）乃至図２２（Ｃ）参照）。

【0465】

以上により、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置を作製できる。

【0466】

［変形例１］
以下では、図４５（Ａ）乃至図４５（Ｃ）を用いて、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置と異なる構成例について説明する。

【0467】

図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置の変形例を図４５（Ａ）乃至図４５（Ｃ）に示す。図４５（Ａ）は、当該半導体装置の平面図である。また、図４５（Ｂ）及び図４５（Ｃ）は、当該半導体装置の断面図である。ここで、図４５（Ｂ）は、図４５（Ａ）にＢ１－Ｂ２の一点鎖線で示す部位の断面図である。また、図４５（Ｃ）は、図４５（Ａ）にＣ１－Ｃ２の一点鎖線で示す部位の断面図である。なお、図４５（Ａ）では、半導体装置が有する複数のメモリセルのうちの４つを示している。

【0468】

図４５（Ａ）乃至図４５（Ｃ）に示す半導体装置は、絶縁体２５０及び絶縁体２５１のそれぞれが３層の積層構造を有する点で、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置とは異なる。また、図４５（Ａ）乃至図４５（Ｃ）に示す半導体装置は、絶縁体２１２及び絶縁体２４７を有する点で、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置とは異なる。以降では、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置と異なる部分について主に説明し、重複する部分については説明を省略する。

【0469】

絶縁体２５０ａは、絶縁体２５０ａ１と、絶縁体２５０ａ１上の絶縁体２５０ａ２と、絶縁体２５０ａ２上の絶縁体２５０ａ３と、の３層積層構造を有する。絶縁体２５０ａ３は、絶縁体２５０ａ２と、導電体２６０ａとの間に設けられる。絶縁体２５０ｂは、絶縁体２５０ｂ１と、絶縁体２５０ｂ１上の絶縁体２５０ｂ２と、絶縁体２５０ｂ２上の絶縁体２５０ｂ３と、の３層積層構造を有する。絶縁体２５０ｂ３は、絶縁体２５０ｂ２と、導電体２６０ｂとの間に設けられる。以降では、絶縁体２５０ａ３及び絶縁体２５０ｂ３をまとめて絶縁体２５０＿３ということがある。

【0470】

絶縁体２５１ａは、絶縁体２５１ａ１と、絶縁体２５１ａ１上の絶縁体２５１ａ２と、絶縁体２５１ａ２上の絶縁体２５１ａ３と、の３層積層構造を有する。絶縁体２５１ａ３は、絶縁体２５１ａ２と、絶縁体２７４ａとの間に設けられる。絶縁体２５１ｂは、絶縁体２５１ｂ１と、絶縁体２５１ｂ１上の絶縁体２５１ｂ２と、絶縁体２５１ｂ２上の絶縁体２５１ｂ３と、の３層積層構造を有する。絶縁体２５１ｂ３は、絶縁体２５１ｂ２と、絶縁体２７４ｂとの間に設けられる。以降では、絶縁体２５１ａ３及び絶縁体２５１ｂ３をまとめて絶縁体２５１＿３ということがある。

【0471】

絶縁体２５０＿３はゲート絶縁体の一部として機能する。絶縁体２５０＿３としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体２６０に含まれる水素などの不純物が、酸化物２３０＿２に拡散するのを抑制できる。絶縁体２５０＿３として、例えば、窒化シリコンを用いるとよい。また、例えば、絶縁体２５０＿３としてＰＥＡＬＤ法で成膜した窒化シリコンを用いるとよい。この場合、絶縁体２５０＿３は、少なくとも窒素と、シリコンと、を有する。または、絶縁体２５０＿３として、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、又は窒化酸化シリコンなどを用いてもよい。

【0472】

また、絶縁体２５０＿３が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体２５０＿２に含まれる酸素が、導電体２６０へ拡散するのを抑制できる。

【0473】

また、絶縁体２５０＿３は、絶縁体２５０＿１、絶縁体２５０＿２、及び導電体２６０と、ともに、酸化物２３０及び導電体２４２が有する開口に設ける必要がある。トランジスタ２００の微細化を図るにあたって、絶縁体２５０＿３の膜厚は薄いことが好ましい。絶縁体２５０＿３の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５０＿３は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体２５０＿３の膜厚は絶縁体２５０＿２の膜厚より薄いことが好ましい。この場合、絶縁体２５０＿３は、少なくとも一部において、絶縁体２５０＿２より膜厚が薄い領域を有していればよい。

【0474】

絶縁体２５０＿３及び絶縁体２５１＿３は同じ工程で形成される。したがって、絶縁体２５１＿３は、絶縁体２５０＿３と同じ絶縁性材料を有する。また、絶縁体２５１＿３の膜厚は、絶縁体２５０＿３の膜厚と等しくなる。

【0475】

絶縁体２４７は、導電体２６２と、絶縁体２７７ｂ、絶縁体２７８ｂ、及び絶縁体２８５との間に位置する。また、絶縁体２４７は、導電体２６２の側面に接するように設けられている。

【0476】

絶縁体２４７は、水、水素などの不純物が、導電体２６２に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。これにより、絶縁体２８５に含まれる水素などの不純物が、導電体２６２を介して、酸化物２３０＿２に拡散するのを抑制できる。絶縁体２４７としては、絶縁体２５０＿３に用いることができる絶縁体を用いればよい。例えば、絶縁体２４７としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体２４７は、少なくとも窒素と、シリコンと、を有する。

【0477】

なお、絶縁体２４７と同一材料からなる絶縁体が、導電体２６０ｂの絶縁体２７６ｂから露出した領域の側面を覆うように形成される場合がある。

【0478】

絶縁体２１２は、基板（図示せず）上に設けられ、絶縁体２１６ａ及び導電体２４４の下方に設けられる。

【0479】

絶縁体２１２は層間膜として機能する。絶縁体２１２は、水、水素などの不純物が、基板側からトランジスタ２００ａに拡散するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体２１２を設けることで、水、水素などの不純物が、基板側からトランジスタ２００ａ側に拡散するのを抑制できる。

【0480】

絶縁体２１２としては、上述の絶縁体２５０＿３に用いることができる絶縁体を用いればよい。例えば、絶縁体２１２としては、窒化シリコン又は窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。具体的には、絶縁体２１２としてスパッタリング法で成膜された窒化シリコン膜を用いればよい。絶縁体２１２をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体２１２として、スパッタリング法で成膜された窒化シリコン膜の上に、さらに、ＰＥＡＬＤ法、又はＣＶＤ法で成膜された窒化シリコン膜を積層してもよい。

【0481】

［変形例２］
以下では、図４６（Ａ）乃至図４８（Ｃ）を用いて、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置と異なる構成例、及びその作製方法について説明する。

【0482】

図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置の変形例を図４６（Ａ）乃至図４６（Ｃ）に示す。図４６（Ａ）は、当該半導体装置の平面図である。また、図４６（Ｂ）及び図４６（Ｃ）は、当該半導体装置の断面図である。ここで、図４６（Ｂ）は、図４６（Ａ）にＢ１－Ｂ２の一点鎖線で示す部位の断面図である。また、図４６（Ｃ）は、図４６（Ａ）にＣ１－Ｃ２の一点鎖線で示す部位の断面図である。なお、図４６（Ａ）では、半導体装置が有する複数のメモリセルのうちの４つを示している。

【0483】

図４６（Ａ）乃至図４６（Ｃ）に示す半導体装置は、絶縁体３１４、絶縁体３１５、導電体３１６、及び導電体３１７を設けない点で、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置とは異なる。以降では、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置と異なる部分について主に説明し、重複する部分については説明を省略する。

【0484】

図４６（Ａ）乃至図４６（Ｃ）に示す半導体装置が有するメモリセルは、図１０（Ａ）乃至図１０（Ｃ）に示すメモリセル１００の詳細な構成例でもある。

【0485】

図４６（Ａ）乃至図４６（Ｃ）に示す半導体装置では、導電体３１１の上面は、導電体３１２及び絶縁体３１３のそれぞれの上面と高さが一致する。

【0486】

絶縁体３１４、絶縁体３１５、導電体３１６、及び導電体３１７を設けない構成とすることで、半導体装置の作製工程が短縮され、半導体装置の生産性を高めることができる。

【0487】

平面視において、導電体２４５及び導電体３１１は、端部が一致することが好ましい。または、導電体２４５の輪郭は、導電体３１１の輪郭よりも内側に位置することが好ましい。このような構成にすることで、導電体２４５と導電体３１２が接することを防ぎ、導電体２４５と導電体３１２の間のリーク電流及びショートを防止できる。

【0488】

また、平面視において、導電体３１１と導電体２６０ａが重なる範囲において、導電体３１１の中心と導電体２６０ａの中心とをずらしてもよい。このような構成にすることで、トランジスタ２００ａの中心とトランジスタ２００ｂの中心をずらすことなく、導電体２６０ａ、導電体３１１、導電体２４５、及び酸化物２３０ｂとを接続することができる。よって、メモリセルの占有面積を小さくし、メモリ密度の向上を図ることができる。また、トランジスタ２００ａに用いるマスクと、トランジスタ２００ｂに用いるマスクとを共通化できるため、製造コストを低くすることができる。

【0489】

次に、図４６（Ａ）乃至図４６（Ｃ）に示す半導体装置の作製方法を、図４７（Ａ）乃至図４８（Ｃ）を用いて説明する。

【0490】

図４７（Ａ）乃至図４８（Ｃ）において、各図の（Ａ）は、平面図を示す。また、各図の（Ｂ）はそれぞれ、各図の（Ａ）にＢ１－Ｂ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）はそれぞれ、各図の（Ａ）にＣ１－Ｃ２の一点鎖線で示す部位に対応する断面図である。

【0491】

導電体３１１を形成するまでの作製方法は、図２４（Ａ）乃至図３６（Ｃ）を用いて説明した内容を参照できるため、詳細な説明は省略する。

【0492】

次に、導電体３１１、絶縁体２７６ａ、絶縁体２７７ａ、及び絶縁体２７８ａ上に、絶縁膜３１３Ｆ、導電膜３１２Ｆを順に成膜する（図４７（Ａ）乃至図４７（Ｃ）参照）。絶縁膜３１３Ｆ及び導電膜３１２Ｆの成膜はそれぞれ、絶縁体３１３及び導電体３１２の成膜に係る記載を参照できる。

【0493】

なお、導電膜３１２Ｆは第１の導電膜と、第１の導電膜上の第２の導電膜との２層積層膜であってもよい。このとき、例えば、導電膜３１２Ｆの第１の導電膜としてＡＬＤ法を用いて窒化チタン膜を成膜し、導電膜３１２Ｆの第２の導電膜としてＣＶＤ法を用いてタングステン膜を成膜してもよい。

【0494】

次に、ＣＭＰ処理を行うことで、導電膜３１２Ｆの一部、及び絶縁膜３１３Ｆの一部を除去し、導電体３１１を露出する。当該ＣＭＰ処理によって、導電体３１２及び絶縁体３１３が形成される（図４８（Ａ）乃至図４８（Ｃ）参照）。

【0495】

絶縁体２１６及び導電体２４５の形成方法、トランジスタ２００ｂの形成方法、絶縁体２８５及び導電体２６２の形成方法は、先の［半導体装置の作製方法１］で説明した内容を参照できるため、詳細な説明は省略する。

【0496】

以上により、図４６（Ａ）乃至図４６（Ｃ）に示す半導体装置を作製できる。

【0497】

［変形例３］
以下では、図４９（Ａ）乃至図５５（Ｃ）を用いて、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置及び図４６（Ａ）乃至図４６（Ｃ）に示す半導体装置と異なる構成例、及びその作製方法について説明する。

【0498】

図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置及び図４６（Ａ）乃至図４６（Ｃ）に示す半導体装置の変形例を図４９（Ａ）乃至図４９（Ｃ）に示す。図４９（Ａ）は、当該半導体装置の平面図である。また、図４９（Ｂ）及び図４９（Ｃ）は、当該半導体装置の断面図である。ここで、図４９（Ｂ）は、図４９（Ａ）にＢ１－Ｂ２の一点鎖線で示す部位の断面図である。また、図４９（Ｃ）は、図４９（Ａ）にＣ１－Ｃ２の一点鎖線で示す部位の断面図である。なお、図４９（Ａ）では、半導体装置が有する複数のメモリセルのうちの４つを示している。

【0499】

図４９（Ａ）乃至図４９（Ｃ）に示す半導体装置は、絶縁体３１４、絶縁体３１５、導電体３１６、導電体３１７、及び導電体２４５を設けない点で、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置とは異なる。また、図４９（Ａ）乃至図４９（Ｃ）に示す半導体装置は、導電体２４５を設けない点で、図４６（Ａ）乃至図４６（Ｃ）に示す半導体装置とは異なる。以降では、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置又は図４６（Ａ）乃至図４６（Ｃ）に示す半導体装置と異なる部分について主に説明し、重複する部分については説明を省略する。

【0500】

図４９（Ａ）乃至図４９（Ｃ）に示す半導体装置が有するメモリセルは、図１７（Ａ）乃至図１７（Ｃ）に示すメモリセル１００の詳細な構成例でもある。

【0501】

絶縁体２７６ａ、絶縁体２７７ａ、及び絶縁体２７８ａ上に導電体３１２が設けられ、導電体３１２上に絶縁体２１６ｂが設けられている。絶縁体２１６ｂ及び導電体３１２には、導電体２６０ａと重なる領域に開口が形成されている。絶縁体２１６ｂ及び導電体３１２に形成された開口の側面に接して絶縁体３１３が設けられ、その内側に導電体３１１が設けられている。

【0502】

導電体３１１は、導電体２６０ａの上面に接する領域と、酸化物２３０ｂの下面の少なくとも一部に接する領域と、を有する。導電体３１１の上面は、絶縁体３１３及び絶縁体２１６ｂのそれぞれの上面と高さが一致する。

【0503】

絶縁体３１４、絶縁体３１５、導電体３１６、導電体３１７、及び導電体２４５を設けない構成とすることで、半導体装置の作製工程が短縮され、半導体装置の生産性を高めることができる。

【0504】

平面視において、導電体３１１と導電体２６０ａが重なる領域を有する範囲において、導電体３１１の中心と導電体２６０ａの中心とはずれている。このような構成にすることで、トランジスタ２００ａの中心とトランジスタ２００ｂの中心をずらすことなく、導電体２６０ａ、導電体３１１、及び酸化物２３０ｂとを接続することができる。よって、メモリセルの占有面積を小さくし、メモリ密度の向上を図ることができる。また、トランジスタ２００ａに用いるマスクと、トランジスタ２００ｂに用いるマスクとを共通化できるため、製造コストを低くすることができる。

【0505】

次に、図４９（Ａ）乃至図４９（Ｃ）に示す半導体装置の作製方法を、図５０（Ａ）乃至図５３（Ｃ）を用いて説明する。

【0506】

図５０（Ａ）乃至図５３（Ｃ）において、各図の（Ａ）は、平面図を示す。また、各図の（Ｂ）はそれぞれ、各図の（Ａ）にＢ１－Ｂ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）はそれぞれ、各図の（Ａ）にＣ１－Ｃ２の一点鎖線で示す部位に対応する断面図である。

【0507】

導電体２６０ａを形成するまでの作製方法は、図２４（Ａ）乃至図３４（Ｃ）を用いて説明した内容を参照できるため、詳細な説明は省略する。

【0508】

次に、導電体２６０ａ、絶縁体２７６ａ、絶縁体２７７ａ、及び絶縁体２７８ａ上に、導電体３１２、絶縁体２１６ｂを順に成膜する（図５０（Ａ）乃至図５０（Ｃ）参照）。導電体３１２及び絶縁体２１６ｂの成膜はそれぞれ、導電膜３１２Ｆ及び絶縁体２１６ａの成膜に係る記載を参照できる。

【0509】

次に、絶縁体２１６ｂ及び導電体３１２に開口を形成する（図５１（Ａ）乃至図５１（Ｃ）参照）。当該開口は、導電体２６０ａと重なるように形成する。なお、図示しないが、当該開口の形成により、絶縁体２７６ａの一部、絶縁体２７７ａの一部、及び絶縁体２７８ａの一部が除去される場合がある。

【0510】

次に、絶縁膜３１３Ｆを成膜する（図５１（Ａ）乃至図５１（Ｃ）参照）。絶縁膜３１３Ｆの成膜は、絶縁体３１３の成膜に係る記載を参照できるため、詳細な説明は省略する。

【0511】

次に、絶縁膜３１３Ｆを異方性エッチングして、絶縁体３１３を形成する（図５２（Ａ）乃至図５２（Ｃ）参照）。絶縁体３１３を形成することで、導電体２６０ａの上面が露出する。また、絶縁体２１６ｂ及び導電体３１２に形成された開口の側面に絶縁体３１３が形成される。つまり、絶縁体３１３はサイドウォールと言い換えることができる。

【0512】

次に、絶縁体３１３を介して、絶縁体２１６ｂ及び導電体３１２に形成された開口を埋め込むように導電体３１１を形成する（図５３（Ａ）乃至図５３（Ｃ）参照）。導電体３１１の形成は、導電体２４４の形成に係る記載を参照できるため、詳細な説明は省略する。なお、導電体３１１の形成により、絶縁体２１６ｂの一部が除去される場合がある。

【0513】

以降の作製方法は、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置の作製方法、又は図４６（Ａ）乃至図４６（Ｃ）に示す半導体装置の作製方法で説明した内容を参照できるため、詳細な説明は省略する。

【0514】

以上により、図４９（Ａ）乃至図４９（Ｃ）に示す半導体装置を作製できる。

【0515】

図４９（Ａ）乃至図４９（Ｃ）では、導電体３１１と酸化物２３０ｂとが接する構成を示しているが、本発明はこれに限られるものではない。例えば図５４（Ａ）乃至図５４（Ｃ）に示すように、導電体２４５を設け、導電体２４５を介して導電体３１１と酸化物２３０ｂとを接続してもよい。このとき、平面視において、導電体３１１の中心と導電体２６０ａの中心とは一致してもよいし、一致しなくてもよい。

【0516】

図５４（Ｂ）及び図５４（Ｃ）では、導電体３１２上に絶縁体３１４が設けられ、絶縁体３１４及び導電体３１２に形成された開口の内側に絶縁体３１３及び導電体３１１が設けられている。また、導電体３１１、絶縁体３１３、及び絶縁体３１４上に絶縁体２１６ｂが設けられ、絶縁体２１６ｂに形成された開口の内側に導電体２４５が設けられている。

【0517】

図５４（Ａ）乃至図５４（Ｃ）に示す半導体装置が有するメモリセルは、図６（Ａ）乃至図６（Ｃ）に示すメモリセル１００の詳細な構成例でもある。ただし、図５４（Ａ）乃至図５４（Ｃ）では、導電体３１２が面状に設けられている。

【0518】

なお、図５４（Ａ）乃至図５４（Ｃ）には、絶縁体３１４及び導電体３１２に形成された開口の内側に、絶縁体３１３及び導電体３１１が設けられる構成を示しているが、本発明はこれに限られるものではない。例えば図５５（Ａ）乃至図５５（Ｃ）に示すように、上記開口の内側に導電体３１２ｂを設けてもよい。このとき、導電体３１２ｂは、絶縁体３１４及び導電体３１２ａに形成された開口の側面と、絶縁体３１３との間に設けられる。

【0519】

図５５（Ａ）乃至図５５（Ｃ）に示す半導体装置が有するメモリセルは、図１３（Ａ）乃至図１３（Ｃ）に示すメモリセル１００の詳細な構成例でもある。

【0520】

上記構成において、導電体３１２は、導電体３１２ａと導電体３１２ｂとを有する。導電体３１２ａは配線として機能し、導電体３１２ｂは容量素子３００の一対の電極の他方として機能する。上記構成にすることで、導電体３１２ａの膜厚を厚くすることなく、容量素子３００の一対の電極が対向する領域の面積を大きくすることができる。よって、容量素子３００の静電容量を大きくすることができる。

【0521】

＜半導体装置の詳細な構成例２＞
以下では、図５６（Ａ）乃至図５６（Ｃ）を用いて、本発明の一態様の半導体装置の詳細な構成例を説明する。なお、以下に示す半導体装置において、先の＜半導体装置の構成例＞又は＜半導体装置の詳細な構成例１＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、先の＜半導体装置の構成例＞又は＜半導体装置の詳細な構成例１＞に示した半導体装置と異なる部分について主に説明し、重複する部分については説明を省略する。

【0522】

図５６（Ａ）乃至図５６（Ｃ）は、複数のメモリセルを有する半導体装置の平面図及び断面図である。図５６（Ａ）は、当該半導体装置の平面図である。また、図５６（Ｂ）及び図５６（Ｃ）は、当該半導体装置の断面図である。ここで、図５６（Ｂ）は、図５６（Ａ）にＢ１－Ｂ２の一点鎖線で示す部位の断面図である。また、図５６（Ｃ）は、図５６（Ａ）にＣ１－Ｃ２の一点鎖線で示す部位の断面図である。なお、図５６（Ａ）では、半導体装置が有する複数のメモリセルのうちの４つを示している。

【0523】

図５６（Ａ）乃至図５６（Ｃ）に示す半導体装置は、導電体３１１、絶縁体３１３、絶縁体３１４、絶縁体３１５、導電体３１６、導電体３１７、及び導電体２４５を設けない点で、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置とは異なる。また、図５６（Ａ）乃至図５６（Ｃ）に示す半導体装置は、導電体３１１及び絶縁体３１３を設けない点で、図４９（Ａ）乃至図４９（Ｃ）に示す半導体装置とは異なる。また、図５６（Ａ）乃至図５６（Ｃ）に示す半導体装置は、導電体２６０ａの形状が、図２２（Ａ）乃至図２２（Ｃ）に示す半導体装置及び図４９（Ａ）乃至図４９（Ｃ）に示す半導体装置とは異なる。

【0524】

図５６（Ａ）乃至図５６（Ｃ）に示す半導体装置が有するメモリセルは、図１８（Ａ）乃至図１８（Ｃ）に示すメモリセル１００の詳細な構成例でもある。ただし、図５６（Ａ）乃至図５６（Ｃ）では、導電体３１２が面状に設けられている。

【0525】

絶縁体３１４、導電体３１２、及び絶縁体２７８ａには、絶縁体２５０ａと重なる領域に開口が形成され、当該開口の内側に、絶縁体２７６ａと、導電体２６０ａの一部と、が設けられている。上記開口の内側において、絶縁体２７６ａは絶縁体３１４の側面に接する領域と、導電体３１２の側面に接する領域と、絶縁体２７８ａの側面に接する領域と、を有する。

【0526】

導電体２６０ａは、上記開口を埋め込むように設けられている。導電体２６０ａは、絶縁体３１４の上面の一部に接する領域と、絶縁体２１６ｂの側面に接する領域と、酸化物２３０ｂ１の下面の少なくとも一部に接する領域と、を有する。導電体２６０ａは、絶縁体２５０ａを介して酸化物２３０ａと対向する領域と、絶縁体２７６ａを介して導電体３１２と対向する領域と、を有する。導電体２６０ａの上面は、絶縁体２１６ｂの上面と高さが一致する。

【0527】

導電体２６０ａにおいて、絶縁体２５０ａを介して酸化物２３０ａと対向する領域は、トランジスタ２００ａのゲート電極として機能し、絶縁体２７６ａを介して導電体３１２と対向する領域は、容量素子３００の一対の電極の一方として機能する。また、絶縁体２７６ａにおいて、導電体２６０ａと導電体３１２とに挟まれる領域は、容量素子３００の誘電体として機能する。

【0528】

上記構成にすることで、導電体２６０ａが容量素子３００の一対の電極の一方として機能できるため、導電体３１１を設ける必要が無くなる。また、絶縁体２７６ａが容量素子３００の誘電体として機能できるため、絶縁体３１３を設ける必要が無くなる。したがって、導電体３１１及び絶縁体３１３を形成するための工程を削減でき、半導体装置の作製コストを削減できる。

【0529】

平面視において、絶縁体３１４の上方に位置する導電体２６０ａの面積は、絶縁体２７６ａが有する開口の内側に位置する導電体２６０ａの面積よりも大きいことが好ましい。このような構成にすることで、トランジスタ２００ａの中心とトランジスタ２００ｂの中心とをずらすことなく、導電体２６０ａ及び酸化物２３０ｂを接続することができる。よって、メモリセルの占有面積を小さくし、メモリ密度の向上を図ることができる。

【0530】

なお、平面視において、絶縁体３１４の上方に位置する導電体２６０ａの面積は、絶縁体２７６ａが有する開口の内側に位置する導電体２６０ａの面積以下であってもよい。このとき、トランジスタ２００ａの中心とトランジスタ２００ｂの中心とをずらすことで、導電体２６０ａ及び酸化物２３０ｂを接続することができる。

【0531】

図５６（Ａ）乃至図５６（Ｃ）に示す半導体装置では、導電体２６０ａは、導電体２６０ａ１と、導電体２６０ａ１上の導電体２６０ａ２との２層構造を有する。導電体２６０ａ１及び導電体２６０ａ２はそれぞれ、導電体２６２ａ及び導電体２６２ｂに適用可能な導電性材料を用いるとよい。

【0532】

なお、図５６（Ａ）乃至図５６（Ｃ）では、導電体２６０ａが２層構造を有する構成について示しているが、本発明はこれに限られない。例えば、導電体２６０ａは、単層、又は３層以上の積層構造として設ける構成にしてもよい。

【0533】

［半導体装置の作製方法２］
次に、図５６（Ａ）乃至図５６（Ｃ）に示す半導体装置の作製方法を、図５７（Ａ）乃至図６２（Ｃ）を用いて説明する。

【0534】

図５７（Ａ）乃至図６２（Ｃ）において、各図の（Ａ）は、平面図を示す。また、各図の（Ｂ）はそれぞれ、各図の（Ａ）にＢ１－Ｂ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）はそれぞれ、各図の（Ａ）にＣ１－Ｃ２の一点鎖線で示す部位に対応する断面図である。

【0535】

絶縁体２７８ａを形成するまでの作製方法は、図２４（Ａ）乃至図３０（Ｃ）を用いて説明した内容を参照できるため、詳細な説明は省略する。

【0536】

次に、絶縁体２７７ａ及び絶縁体２７８ａ上に、導電体３１２、絶縁体３１４を順に成膜する（図５７（Ａ）乃至図５７（Ｃ）参照）。導電体３１２及び絶縁体３１４の成膜はそれぞれ、前述した導電膜３１２Ｆ及び絶縁体３１４の成膜に係る記載を参照できる。

【0537】

次に、絶縁体３１４、導電体３１２、及び絶縁体２７８ａに開口を形成する（図５８（Ａ）乃至図５８（Ｃ）参照）。当該開口は、絶縁体２５０ａ及び絶縁体２７４ｃと重なるように形成する。なお、レジストマスク２９２を上述したマルチパターニング技術を用いて形成する場合、上記開口を形成する場合にも、上述したマルチパターニング技術を用いる。

【0538】

次に、絶縁体２７４ｃ、絶縁体２５０ａ、及び絶縁体３１４上に、絶縁体２７６ａとなる絶縁膜を成膜し、その後、当該絶縁膜を異方性エッチングして絶縁体２７６ａを形成する（図５９（Ａ）乃至図５９（Ｃ）参照）。絶縁体２７６ａの形成は、先の［半導体装置の作製方法１］で説明した内容を参照できるため、詳細な説明は省略する。

【0539】

次に、絶縁体２７４ｃを除去する。絶縁体２７４ｃの除去は、先の［半導体装置の作製方法１］で説明した内容を参照できるため、詳細な説明は省略する。

【0540】

次に、導電膜２６０Ｆ、導電膜２６１Ｆを順に成膜する（図６０（Ａ）乃至図６０（Ｃ）参照）。導電膜２６０Ｆ及び導電膜２６１Ｆの成膜は、先の［半導体装置の作製方法１］で説明した内容を参照できるため、詳細な説明は省略する。

【0541】

次に、導電膜２６０Ｆ及び導電膜２６１Ｆを加工して、導電体２６０ａ１及び導電体２６０ａ２を形成する（図６１（Ａ）乃至図６１（Ｃ）参照）。なお、導電膜２６０Ｆ及び導電膜２６１Ｆを加工する際、導電体２６０ａと重ならない領域の絶縁体３１４の一部が除去される場合がある。

【0542】

次に、導電体２６０ａ及び絶縁体３１４上に、絶縁体２１６ｂとなる絶縁膜を成膜する。次に、ＣＭＰ処理によって、導電体２６０ａが露出するまで当該絶縁膜を加工することで、絶縁体２１６ｂを形成する（図６２（Ａ）乃至図６２（Ｃ）参照）。このとき、導電体２６０ａの上面が平坦化される。導電体２６０ａ及び絶縁体２１６ｂの上面を平坦化することで、後の工程が容易となり、メモリセルの歩留まりを高くすることができる。

【0543】

次に、トランジスタ２００ｂ及び導電体２６２を形成する。トランジスタ２００ｂ及び導電体２６２の形成方法は、先の［半導体装置の作製方法１］で説明した内容を参照できるため、詳細な説明は省略する。

【0544】

以上により、図５６（Ａ）乃至図５６（Ｃ）に示す半導体装置を作製できる。

【0545】

図５６（Ａ）乃至図５６（Ｃ）には、導電体２６０ａと酸化物２３０ｂとが接する構成を示しているが、本発明はこれに限られるものではない。例えば図６３（Ａ）乃至図６３（Ｃ）に示すように、導電体２４５を設け、導電体２４５を介して導電体２６０ａと酸化物２３０ｂとを接続してもよい。

【0546】

図６３（Ａ）乃至図６３（Ｃ）に示す半導体装置が有するメモリセルは、図１５（Ａ）乃至図１５（Ｃ）に示すメモリセル１００の詳細な構成例でもある。ただし、図６３（Ａ）乃至図６３（Ｃ）では、導電体３１２が面状に設けられている。

【0547】

本発明の一態様により、微細化又は高集積化が可能な半導体装置を提供できる。本発明の一態様により、トランジスタの電気特性のばらつきが少ない半導体装置を提供できる。本発明の一態様により、信頼性が良好な半導体装置を提供できる。本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。本発明の一態様により、オン電流が大きい半導体装置を提供できる。

【0548】

本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。

【0549】

（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置９００について説明する。半導体装置９００は記憶装置として機能できる。

【0550】

図６４に、半導体装置９００の構成例を示すブロック図を示す。図６４に示す半導体装置９００は、駆動回路９１０と、メモリアレイ９２０と、を有する。メモリアレイ９２０は、１以上のメモリセル９５０を有する。図６４では、メモリアレイ９２０がマトリクス状に配置された複数のメモリセル９５０を有する例を示している。

【0551】

メモリセル９５０に、上記実施の形態で例示した半導体装置を適用することができる。

【0552】

駆動回路９１０は、ＰＳＷ９３１（パワースイッチ）、ＰＳＷ９３２、及び周辺回路９１５を有する。周辺回路９１５は、周辺回路９１１、コントロール回路９１２、及び電圧生成回路９２８を有する。

【0553】

半導体装置９００において、各回路、各信号、及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。

【0554】

また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路９１２で生成してもよい。

【0555】

コントロール回路９１２は、半導体装置９００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路９１２は、信号ＣＥ、信号ＧＷ、及び信号ＢＷを論理演算して、半導体装置９００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路９１２は、この動作モードが実行されるように、周辺回路９１１の制御信号を生成する。

【0556】

電圧生成回路９２８は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路９２８への入力を制御する機能を有する。例えば、信号ＷＡＫＥとしてＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路９２８へ入力され、電圧生成回路９２８は負電圧を生成する。

【0557】

周辺回路９１１は、メモリセル９５０に対するデータの書き込み及び読み出しを行うための回路である。周辺回路９１１は、行デコーダ９４１、列デコーダ９４２、行ドライバ９２３、列ドライバ９２４、入力回路９２５、出力回路９２６、及びセンスアンプ９２７を有する。

【0558】

行デコーダ９４１及び列デコーダ９４２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ９４１は、アクセスする行を指定するための回路であり、列デコーダ９４２は、アクセスする列を指定するための回路である。行ドライバ９２３は、行デコーダ９４１が指定する行を選択する機能を有する。列ドライバ９２４は、データをメモリセル９５０に書き込む機能、メモリセル９５０からデータを読み出す機能、読み出したデータを保持する機能等を有する。

【0559】

入力回路９２５は、信号ＷＤＡを保持する機能を有する。入力回路９２５が保持するデータは、列ドライバ９２４に出力される。入力回路９２５の出力データが、メモリセル９５０に書き込むデータ（Ｄｉｎ）である。列ドライバ９２４がメモリセル９５０から読み出したデータ（Ｄｏｕｔ）は、出力回路９２６に出力される。出力回路９２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路９２６は、Ｄｏｕｔを半導体装置９００の外部に出力する機能を有する。出力回路９２６から出力されるデータが信号ＲＤＡである。

【0560】

ＰＳＷ９３１は周辺回路９１５へのＶ_ＤＤの供給を制御する機能を有する。ＰＳＷ９３２は、行ドライバ９２３へのＶ_ＨＭの供給を制御する機能を有する。ここでは、半導体装置９００の高電源電圧がＶ_ＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、Ｖ_ＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、Ｖ_ＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ９３１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ９３２のオン・オフが制御される。図６４では、周辺回路９１５において、Ｖ_ＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。

【0561】

図６５（Ａ）乃至図６５（Ｈ）を用いて、メモリセル９５０に適用できる他のメモリセルの構成例について説明する。

【0562】

［ＤＯＳＲＡＭ］
図６５（Ａ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書などにおいて、ＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶ。メモリセル９５１は、トランジスタＭ１と、容量素子ＣＡと、を有する。

【0563】

なお、トランジスタＭ１は、フロントゲート（単にゲートと呼ぶ場合がある。）及びバックゲートを有していてもよい。このとき、バックゲートは定電位または信号が与えられる配線に接続されていてもよいし、フロントゲートとバックゲートとが接続されていてもよい。

【0564】

トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。

【0565】

配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、および読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある）を印加するのが好ましい。

【0566】

データの書き込みおよび読み出しは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ１を導通状態にし、配線ＢＩＬと容量素子ＣＡの第１端子を接続することによって行われる。また、データの書き込み終了後は、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ１を非導通状態にする。これにより、容量素子ＣＡの第１端子の電位を保持し、書き込んだデータを保持することができる。なお、配線ＷＯＬに印加する低レベル電位は、例えば、基準電位又は負電位としてもよい。本明細書等において、負電位とは基準電位よりも低い電位のことをいう。よって、基準電位を０Ｖとした場合、負電位は０Ｖよりも低い電位である。例えば、トランジスタＭ１がノーマリオン特性である場合、配線ＷＯＬに負電位を印加することで、トランジスタＭ１を非導通状態にすることができる。

【0567】

なお、本明細書等において、ノーマリオン特性とは、ゲートに電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れてしまう状態のことをいう。また、ノーマリオフ特性とは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに電流が流れない状態のことをいう。

【0568】

また、メモリセル９５０に用いることができるメモリセルは、メモリセル９５１に限定されず、回路構成の変更を行うことができる。例えば、図６５（Ｂ）に示すようなメモリセル９５２の構成としてもよい。メモリセル９５２は、容量素子ＣＡ、及び配線ＣＡＬを有さない場合の例である。トランジスタＭ１の第１端子は、電気的にフローティングの状態である。

【0569】

メモリセル９５２において、トランジスタＭ１を介して書き込まれた電位は、破線で示す第１端子とゲートとの間の容量（寄生容量ともいう）に保持される。このような構成とすることで、メモリセルの構成を大幅に簡略化することができる。

【0570】

なお、トランジスタＭ１としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル９５１、及びメモリセル９５２に対して多値データ、またはアナログデータを保持することができる。

【0571】

［ＮＯＳＲＡＭ］
図６５（Ｃ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。メモリセル９５３は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。本明細書などにおいて、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ）と呼ぶ。

【0572】

トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。

【0573】

配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位又は接地電位を印加するのが好ましい。

【0574】

データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ２を導通状態にし、配線ＷＢＬと容量素子ＣＢの第１端子を接続することによって行われる。具体的には、トランジスタＭ２が導通状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量素子ＣＢの第１端子、およびトランジスタＭ３のゲートに当該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ２を非導通状態にすることによって、容量素子ＣＢの第１端子の電位、およびトランジスタＭ３のゲートの電位を保持する。

【0575】

データの読み出しは、配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース－ドレイン間に流れる電流、及びトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、及びトランジスタＭ３の第２端子の電位によって決まるため、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。

【0576】

図６５（Ｃ）に示すメモリセル９５３として、実施の形態１で説明したメモリセル１００を適用できる。このとき、トランジスタＭ２はトランジスタ２００ｂに、トランジスタＭ３はトランジスタ２００ａに、容量素子ＣＢは容量素子３００にそれぞれ対応する。

【0577】

Ｓｉトランジスタを用いた記憶装置を微細化すると、Ｓｉトランジスタ間、容量素子間、又はＳｉトランジスタ－容量素子間のリーク電流が大きくなる。リーク電流は記憶内容の長期にわたる保持を妨げるため、従来技術においては、容量素子へのｈｉｇｈ－ｋ材料の適用、又は容量素子の高さを高くする等により容量素子の容量値を大きくし、記憶内容の保持を図っている。しかしながら、ｈｉｇｈ－ｋ材料は小さいリーク電流とトレードオフの関係にあることが多く、材料の変更で容量値を大きくすることが困難となっている。また、容量素子の高さもアスペクト比が高くなりすぎたことで、プロセス面の技術課題を克服することが困難になりつつある。

【0578】

また、Ｓｉトランジスタを用いた記憶装置を微細化すると、基板浮遊効果等により、縦型のトランジスタを用いた４Ｆ^２の採用が技術的に困難であり、６Ｆ^２から４Ｆ^２へとデザインルールを最小化することが難しく、コスト面においても課題の克服が困難になりつつある。

【0579】

一方、ＯＳトランジスタは、オフ電流が小さい。よって、ＯＳトランジスタを記憶装置に用いることにより長期にわたり記憶内容を保持できる。つまり、リフレッシュ動作を必要としない、又は、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減できる。よって、低消費電力の半導体装置を提供できる。また、ＯＳトランジスタは、短チャネル効果に強い。したがって、ＯＳトランジスタは、縦型構造でも基板浮遊効果の影響を受けづらく、且つ、ゲート絶縁膜が厚くてもチャネル長を容易に短くすることができる。すなわち、ゲートリーク電流を小さくできるため、記憶装置の保持特性を向上させることができる。

【0580】

また、配線ＣＡＬに接地電位が印加される場合、複数の容量素子間において、接地電位の印加された電極同士が隣接するため、容量素子間のリーク電流が発生しなくなる。図１又は図９等に示すように、導電体３１２を延在して設ける構成、又は導電体３１２を面状に設ける構成とすることで、容量素子間のリーク電流を防止できる。

【0581】

データの読み出し時間は、ＮＯＳＲＡＭではトランジスタＭ３のスイッチング速度に依存し、ＤＯＳＲＡＭでは容量素子ＣＡと配線ＢＩＬとの間で生じる電荷の再分配による配線ＢＩＬの電位変化に掛かる時間に依存する。よって、ＮＯＳＲＡＭは、データの読み出し時間が短い。また、ＮＯＳＲＡＭは、ＤＯＳＲＡＭよりも容量素子の静電容量を小さくできるため、データの書き込み時間が短い。したがって、ＮＯＳＲＡＭの構成とすることで、動作速度が速い半導体装置を提供できる。一方、ＤＯＳＲＡＭは、ＮＯＳＲＡＭと比較して、メモリセルあたりのトランジスタの数が少ないため、半導体装置の製造コストを低くすることができる。

【0582】

また、例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図６５（Ｄ）に示す。メモリセル９５４は、メモリセル９５３の配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタＭ２の第２端子、及びトランジスタＭ３の第１端子が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル９５４は、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。

【0583】

図６５（Ｅ）に示すメモリセル９５５は、メモリセル９５３における容量素子ＣＢ及び配線ＣＡＬを省略した場合の例である。また、図６５（Ｆ）に示すメモリセル９５６は、メモリセル９５４における容量素子ＣＢ及び配線ＣＡＬを省略した場合の例である。このような構成とすることで、メモリセルの集積度を高めることができる。

【0584】

なお、少なくともトランジスタＭ２にはＯＳトランジスタを用いることが好ましい。特に、トランジスタＭ２及びトランジスタＭ３にＯＳトランジスタを用いることが好ましい。

【0585】

ＯＳトランジスタは、オフ電流が極めて小さいという特性を有しているため、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル９５３、メモリセル９５４、メモリセル９５５、メモリセル９５６に対して多値データ、またはアナログデータを保持することができる。

【0586】

トランジスタＭ２としてＯＳトランジスタを適用したメモリセル９５３、メモリセル９５４、メモリセル９５５、及びメモリセル９５６は、ＮＯＳＲＡＭの一態様である。

【0587】

なお、トランジスタＭ３としてＳｉトランジスタを用いてもよい。Ｓｉトランジスタは電界効果移動度を高めることができるほか、ｐチャネル型トランジスタとすることもできるため、回路設計の自由度を高めることができる。

【0588】

また、トランジスタＭ３としてＯＳトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。

【0589】

また、図６５（Ｇ）に、３トランジスタ１容量素子のゲインセル型のメモリセル９５７を示す。メモリセル９５７は、トランジスタＭ４乃至トランジスタＭ６と、容量素子ＣＣと、を有する。

【0590】

トランジスタＭ４の第１端子は、容量素子ＣＣの第１端子と接続され、トランジスタＭ４の第２端子は、配線ＢＩＬと接続され、トランジスタＭ４のゲートは、配線ＷＯＬと接続されている。容量素子ＣＣの第２端子は、トランジスタＭ５の第１端子と、配線ＧＮＤＬと、に電気的に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と接続され、トランジスタＭ５のゲートは、容量素子ＣＣの第１端子と接続されている。トランジスタＭ６の第２端子は、配線ＢＩＬと接続され、トランジスタＭ６のゲートは配線ＲＷＬと接続されている。

【0591】

配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、書き込みワード線として機能し、配線ＲＷＬは、読み出しワード線として機能する。配線ＧＮＤＬは、低レベル電位を与える配線である。

【0592】

データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ４を導通状態にし、配線ＢＩＬと容量素子ＣＣの第１端子を接続することによって行われる。具体的には、トランジスタＭ４が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、容量素子ＣＣの第１端子、及びトランジスタＭ５のゲートに当該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ４を非導通状態にすることによって、容量素子ＣＣの第１端子の電位、及びトランジスタＭ５のゲートの電位を保持する。

【0593】

データの読み出しは、配線ＢＩＬに所定の電位をプリチャージして、その後配線ＢＩＬを電気的に浮遊状態にし、且つ配線ＲＷＬに高レベル電位を印加することによって行われる。配線ＲＷＬが高レベル電位となるため、トランジスタＭ６は導通状態となり、配線ＢＩＬとトランジスタＭ５の第２端子が電気的に接続状態となる。このとき、トランジスタＭ５の第２端子には、配線ＢＩＬの電位が印加されることになるが、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５の第２端子の電位、及び配線ＢＩＬの電位が変化する。ここで、配線ＢＩＬの電位を読み出すことによって、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。

【0594】

なお、少なくともトランジスタＭ４にＯＳトランジスタを用いることが好ましい。

【0595】

なお、トランジスタＭ５及びトランジスタＭ６としてＳｉトランジスタを用いてもよい。前述した通り、Ｓｉトランジスタは、半導体層に用いるシリコンの結晶状態などによっては、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。

【0596】

また、トランジスタＭ５及びトランジスタＭ６としてＯＳトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。

【0597】

［ＯＳ－ＳＲＡＭ］
図６５（Ｈ）に、ＯＳトランジスタを用いたＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の一例を示す。本明細書などにおいて、ＯＳトランジスタを用いたＳＲＡＭを、ＯＳ－ＳＲＡＭ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ＳＲＡＭ）と呼ぶ。なお、図６５（Ｈ）に示すメモリセル９５８は、バックアップ可能なＳＲＡＭのメモリセルである。

【0598】

メモリセル９５８は、トランジスタＭ７乃至トランジスタＭ１０と、トランジスタＭＳ１乃至トランジスタＭＳ４と、容量素子ＣＤ１と、容量素子ＣＤ２と、を有する。なお、トランジスタＭＳ１及びトランジスタＭＳ２は、ｐチャネル型トランジスタであり、トランジスタＭＳ３及びトランジスタＭＳ４は、ｎチャネル型トランジスタである。

【0599】

トランジスタＭ７の第１端子は、配線ＢＩＬと接続され、トランジスタＭ７の第２端子は、トランジスタＭＳ１の第１端子と、トランジスタＭＳ３の第１端子と、トランジスタＭＳ２のゲートと、トランジスタＭＳ４のゲートと、トランジスタＭ１０の第１端子と、に接続されている。トランジスタＭ７のゲートは、配線ＷＯＬと接続されている。トランジスタＭ８の第１端子は、配線ＢＩＬＢと接続され、トランジスタＭ８の第２端子は、トランジスタＭＳ２の第１端子と、トランジスタＭＳ４の第１端子と、トランジスタＭＳ１のゲートと、トランジスタＭＳ３のゲートと、トランジスタＭ９の第１端子と、に接続されている。トランジスタＭ８のゲートは、配線ＷＯＬと接続されている。

【0600】

トランジスタＭＳ１の第２端子は、配線ＶＤＬと電気的に接続されている。トランジスタＭＳ２の第２端子は、配線ＶＤＬと電気的に接続されている。トランジスタＭＳ３の第２端子は、配線ＧＮＤＬと電気的に接続されている。トランジスタＭＳ４の第２端子は、配線ＧＮＤＬと電気的に接続されている。

【0601】

トランジスタＭ９の第２端子は、容量素子ＣＤ１の第１端子と接続され、トランジスタＭ９のゲートは、配線ＢＲＬと接続されている。トランジスタＭ１０の第２端子は、容量素子ＣＤ２の第１端子と接続され、トランジスタＭ１０のゲートは、配線ＢＲＬと接続されている。

【0602】

容量素子ＣＤ１の第２端子は、配線ＧＮＤＬと接続され、容量素子ＣＤ２の第２端子は、配線ＧＮＤＬと接続されている。

【0603】

配線ＢＩＬ及び配線ＢＩＬＢは、ビット線として機能し、配線ＷＯＬは、ワード線として機能し、配線ＢＲＬは、トランジスタＭ９及びトランジスタＭ１０の導通状態、非導通状態を制御する配線である。

【0604】

配線ＶＤＬは、高レベル電位を与える配線であり、配線ＧＮＤＬは、低レベル電位を与える配線である。

【0605】

データの書き込みは、配線ＷＯＬに高レベル電位を印加し、且つ配線ＢＲＬに高レベル電位を印加することによって行われる。具体的には、トランジスタＭ１０が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、トランジスタＭ１０の第２端子側に当該電位を書き込む。

【0606】

ところで、メモリセル９５８は、トランジスタＭＳ１乃至トランジスタＭＳ２によってインバータループを構成しているため、トランジスタＭ８の第２端子側に、当該電位に対応するデータ信号の反転信号が入力される。トランジスタＭ８が導通状態であるため、配線ＢＩＬＢには、配線ＢＩＬに印加されている電位、すなわち配線ＢＩＬに入力されている信号の反転信号が出力される。また、トランジスタＭ９及びトランジスタＭ１０が導通状態であるため、トランジスタＭ７の第２端子の電位、及びトランジスタＭ８の第２端子の電位は、それぞれ容量素子ＣＤ２の第１端子、及び容量素子ＣＤ１の第１端子に保持される。その後、配線ＷＯＬに低レベル電位を印加し、且つ配線ＢＲＬに低レベル電位を印加し、トランジスタＭ７乃至トランジスタＭ１０を非導通状態にすることによって、容量素子ＣＤ１の第１端子、及び容量素子ＣＤ２の第１端子の電位を保持する。

【0607】

データの読み出しは、あらかじめ配線ＢＩＬ及び配線ＢＩＬＢを所定の電位にプリチャージした後に、配線ＷＯＬに高レベル電位を印加し、配線ＢＲＬに高レベル電位を印加することによって、容量素子ＣＤ１の第１端子の電位が、メモリセル９５８のインバータループによってリフレッシュされ、配線ＢＩＬＢに出力される。また、容量素子ＣＤ２の第１端子の電位が、メモリセル９５８のインバータループによってリフレッシュされ、配線ＢＩＬに出力される。配線ＢＩＬ及び配線ＢＩＬＢでは、それぞれプリチャージされた電位から容量素子ＣＤ２の第１端子の電位、及び容量素子ＣＤ１の第１端子の電位に変動するため、配線ＢＩＬまたは配線ＢＩＬＢの電位から、メモリセルに保持された電位を読み出すことができる。

【0608】

なお、トランジスタＭ７乃至トランジスタＭ１０としてＯＳトランジスタを適用することが好ましい。これにより書き込んだデータをトランジスタＭ７乃至トランジスタＭ１０によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。

【0609】

なお、トランジスタＭＳ１乃至トランジスタＭＳ４としてＳｉトランジスタを用いてもよい。

【0610】

半導体装置９００が有する駆動回路９１０とメモリアレイ９２０は同一平面上に設けてもよい。また、図６６（Ａ）に示すように、駆動回路９１０とメモリアレイ９２０を重ねて設けてもよい。駆動回路９１０とメモリアレイ９２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図６６（Ｂ）に示すように、駆動回路９１０上にメモリアレイ９２０を複数層重ねて設けてもよい。なお、製造工程の関係上、駆動回路９１０とメモリアレイ９２０が同一平面上とならないことも想定されるため、概略同一平面上であっても同一平面上であると言い換えることができる。

【0611】

メモリアレイ９２０が有するトランジスタとしてＯＳトランジスタを用いることで、半導体装置９００の配線を形成するＢＥＯＬ（Ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）工程中にトランジスタを形成することができる。また、メモリアレイ９２０の下方に設ける駆動回路９１０にＳｉトランジスタを用いる場合、ＢＥＯＬ－Ｔｒ技術（Ｓｉトランジスタの上方にＯＳトランジスタを直接形成する技術）を適用することで、半導体装置９００の微細化を図ることができる。

【0612】

続いて、上記記憶装置などの半導体装置を備えることができる演算処理装置の一例について説明する。

【0613】

図６７に、演算装置９６０のブロック図を示す。図６７に示す演算装置９６０は、例えばＣＰＵに適用することができる。また、演算装置９６０は、ＣＰＵよりも並列処理可能なプロセッサコアを多数（数１０～数１００個）有するＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＴＰＵ（Ｔｅｎｓｏｒ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＮＰＵ（Ｎｅｕｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのプロセッサにも適用することができる。

【0614】

図６７に示す演算装置９６０は、基板９９０上に、ＡＬＵ９９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、タイミングコントローラ９９５、レジスタ９９６、レジスタコントローラ９９７、バスインターフェイス９９８、キャッシュ９９９、及びキャッシュインターフェイス９８９を有している。基板９９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え可能なＲＯＭ及びＲＯＭインターフェイスを有してもよい。また、キャッシュ９９９及びキャッシュインターフェイス９８９は、別チップに設けてもよい。

【0615】

キャッシュ９９９は、別チップに設けられたメインメモリとキャッシュインターフェイス９８９を介して接続される。キャッシュインターフェイス９８９は、メインメモリに保持されているデータの一部をキャッシュ９９９に供給する機能を有する。またキャッシュインターフェイス９８９は、キャッシュ９９９に保持されているデータの一部を、バスインターフェイス９９８を介してＡＬＵ９９１またはレジスタ９９６等に出力する機能を有する。

【0616】

後述するように、演算装置９６０上に積層して、メモリアレイ９２０を設けることができる。メモリアレイ９２０はキャッシュとして用いることができる。このとき、キャッシュインターフェイス９８９はメモリアレイ９２０に保持されているデータをキャッシュ９９９に供給する機能を有していてよい。またこのとき、キャッシュインターフェイス９８９の一部に、駆動回路９１０を有することが好ましい。

【0617】

なお、キャッシュ９９９を設けず、メモリアレイ９２０のみをキャッシュとして用いることもできる。

【0618】

図６７に示す演算装置９６０は、その構成を簡略化して示した一例にすぎず、実際の演算装置９６０はその用途によって多種多様な構成を有している。例えば、図６７に示す演算装置９６０を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作する、いわゆるマルチコアの構成とすることが好ましい。コアの数が多いほど、演算性能を高めることができる。コアの数は多いほど好ましいが、例えば２個、好ましくは４個、より好ましくは８個、さらに好ましくは１２個、さらに好ましくは１６個またはそれ以上とすることが好ましい。また、サーバ用途など非常に高い演算性能が求められる場合には、１６個以上、好ましくは３２個以上、さらに好ましくは６４個以上のコアを有するマルチコアの構成とすることが好ましい。また、演算装置９６０が内部演算回路、データバスなどで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

【0619】

バスインターフェイス９９８を介して演算装置９６０に入力された命令は、インストラクションデコーダ９９３に入力され、デコードされた後、ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５に入力される。

【0620】

ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５は、デコードされた命令に基づき、各種制御を行う。具体的には、ＡＬＵコントローラ９９２は、ＡＬＵ９９１の動作を制御するための信号を生成する。また、インタラプトコントローラ９９４は、演算装置９６０のプログラム実行中に、外部の入出力装置、周辺回路などからの割り込み要求を、その優先度、マスク状態などから判断し、処理する。また、レジスタコントローラ９９７は、レジスタ９９６のアドレスを生成し、演算装置９６０の状態に応じてレジスタ９９６の読み出し又は書き込みを行う。

【0621】

また、タイミングコントローラ９９５は、ＡＬＵ９９１、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、及びレジスタコントローラ９９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ９９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

【0622】

図６７に示す演算装置９６０において、レジスタコントローラ９９７は、ＡＬＵ９９１からの指示に従い、レジスタ９９６における保持動作の選択を行う。すなわち、レジスタ９９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ９９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ９９６内のメモリセルへの電源電圧の供給を停止することができる。

【0623】

メモリアレイ９２０と演算装置９６０は、重ねて設けることができる。図６８（Ａ）及び図６８（Ｂ）に半導体装置９７０Ａの斜視図を示す。半導体装置９７０Ａは、演算装置９６０上に、メモリアレイが設けられた層９３０を有する。層９３０には、メモリアレイ９２０Ｌ１、メモリアレイ９２０Ｌ２、及びメモリアレイ９２０Ｌ３が設けられている。演算装置９６０と各メモリアレイは、互いに重なる領域を有する。半導体装置９７０Ａの構成を分かりやすくするため、図６８（Ｂ）では演算装置９６０及び層９３０を分離して示している。

【0624】

メモリアレイを有する層９３０と演算装置９６０を重ねて設けることで、両者の接続距離を短くすることができる。よって、両者間の通信速度を高めることができる。また、接続距離が短いため消費電力を低減できる。

【0625】

メモリアレイを有する層９３０と演算装置９６０とを積層する方法としては、演算装置９６０上に直接メモリアレイを有する層９３０を積層する方法（モノリシック積層ともいう）を用いてもよいし、演算装置９６０と層９３０とをそれぞれ異なる基板上に形成し、２つの基板を貼り合せ、貫通ビアまたは導電膜の接合技術（Ｃｕ－Ｃｕ接合など）を用いて電気的に接続する方法を用いてもよい。前者は貼合わせにおける位置ずれを考慮する必要がないため、チップサイズを小さくできるだけでなく、作製コストを削減できる。

【0626】

ここで、演算装置９６０にキャッシュ９９９を有さず、層９３０に設けられるメモリアレイ９２０Ｌ１、メモリアレイ９２０Ｌ２、及びメモリアレイ９２０Ｌ３は、それぞれキャッシュとして用いることができる。このとき、例えばメモリアレイ９２０Ｌ１をＬ１キャッシュ（レベル１キャッシュともいう）として用い、メモリアレイ９２０Ｌ２をＬ２キャッシュ（レベル２キャッシュともいう）として用い、メモリアレイ９２０Ｌ３をＬ３キャッシュ（レベル３キャッシュともいう）として用いることができる。３つのメモリアレイのうち、メモリアレイ９２０Ｌ３が最も容量が大きく、且つ、最もアクセス頻度が低い。また、メモリアレイ９２０Ｌ１が最も容量が小さく、且つ最もアクセス頻度が高い。

【0627】

なお、演算装置９６０に設けられるキャッシュ９９９をＬ１キャッシュとして用いる場合は、層９３０に設けられる各メモリアレイを、それぞれ下位のキャッシュ、またはメインメモリとして用いることができる。メインメモリはキャッシュよりも容量が大きく、アクセス頻度の低いメモリである。

【0628】

また、図６８（Ｂ）に示すように、駆動回路９１０Ｌ１、駆動回路９１０Ｌ２、及び駆動回路９１０Ｌ３が設けられている。駆動回路９１０Ｌ１は接続電極９４０Ｌ１を介してメモリアレイ９２０Ｌ１と接続されている。同様に駆動回路９１０Ｌ２は接続電極９４０Ｌ２を介してメモリアレイ９２０Ｌ２と、駆動回路９１０Ｌ３は接続電極９４０Ｌ３を介してメモリアレイ９２０Ｌ３と接続されている。

【0629】

なお、ここではキャッシュとして機能するメモリアレイを３つとした場合を示したが、１つまたは２つとしてもよいし、４つ以上としてもよい。

【0630】

メモリアレイ９２０Ｌ１をキャッシュとして用いる場合、駆動回路９１０Ｌ１はキャッシュインターフェイス９８９の一部として機能してもよいし、駆動回路９１０Ｌ１がキャッシュインターフェイス９８９と接続される構成としてもよい。同様に、駆動回路９１０Ｌ２、駆動回路９１０Ｌ３も、キャッシュインターフェイス９８９の一部として機能する、またはこれと接続される構成としてもよい。

【0631】

メモリアレイ９２０をキャッシュとして機能させるか、メインメモリとして機能させるかは、各駆動回路９１０が有するコントロール回路９１２によって決定される。コントロール回路９１２は、演算装置９６０から供給された信号に基づいて、半導体装置９００が有する複数のメモリセル９５０の一部をＲＡＭとして機能させることができる。

【0632】

半導体装置９００は、複数のメモリセル９５０の一部をキャッシュとして機能させ、他の一部をメインメモリとして機能させることができる。すなわち半導体装置９００はキャッシュとしての機能と、メインメモリとしての機能を併せ持つことができる。本発明の一態様に係る半導体装置９００は、例えば、ユニバーサルメモリとして機能できる。

【0633】

また、一つのメモリアレイ９２０を有する層９３０を演算装置９６０に重ねて設けてもよい。図６９（Ａ）に半導体装置９７０Ｂの斜視図を示す。

【0634】

半導体装置９７０Ｂでは、一つのメモリアレイ９２０を複数のエリアに分けて、それぞれ異なる機能で使用することができる。図６９（Ａ）では、領域Ｌ１をＬ１キャッシュとして、領域Ｌ２をＬ２キャッシュとして、領域Ｌ３をＬ３キャッシュとして用いる場合の例を示している。

【0635】

また半導体装置９７０Ｂでは、領域Ｌ１乃至領域Ｌ３のそれぞれの容量を状況に応じて変えることができる。例えばＬ１キャッシュの容量を増やしたい場合には、領域Ｌ１の面積を大きくすることにより実現する。このような構成とすることで、演算処理の効率化を図ることができ、処理速度を向上させることができる。

【0636】

また、複数のメモリアレイを積層してもよい。図６９（Ｂ）に半導体装置９７０Ｃの斜視図を示している。

【0637】

半導体装置９７０Ｃは、メモリアレイ９２０Ｌ１を有する層９３０Ｌ１と、その上にメモリアレイ９２０Ｌ２を有する層９３０Ｌ２と、その上にメモリアレイ９２０Ｌ３を有する層９３０Ｌ３とが積層されている。最も演算装置９６０に物理的に近いメモリアレイ９２０Ｌ１を上位のキャッシュに用い、最も演算装置９６０から物理的に遠いメモリアレイ９２０Ｌ３を下位のキャッシュまたはメインメモリに用いることができる。このような構成とすることで、各メモリアレイの容量を増大させることができるため、より処理能力を向上させることができる。

【0638】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0639】

（実施の形態３）
本実施の形態では、本発明の一態様に係る記憶装置の応用例について説明する。

【0640】

一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図７０（Ａ）に、半導体装置に用いられる各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速い動作速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図７０（Ａ）では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタ（ｒｅｇｉｓｔｅｒ）として混載されるメモリ、Ｌ１キャッシュ（Ｌ１ ｃａｃｈｅ）、Ｌ２キャッシュ（Ｌ２ ｃａｃｈｅ）、Ｌ３キャッシュ（Ｌ３ ｃａｃｈｅ）、メインメモリ（ｍａｉｎ ｍｅｍｏｒｙ）、ストレージ（ｓｔｏｒａｇｅ）等がある。なお、ここではＬ３キャッシュまで有する例を示したが、さらに下位のキャッシュを有していてもよい。

【0641】

ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。

【0642】

キャッシュは、メインメモリ（ｍａｉｎ ｍｅｍｏｒｙ）に保持されているデータの一部を複製して保持する機能を有する。使用頻繁が高いデータを複製してキャッシュに保持しておくことで、データへのアクセス速度を高めることができる。キャッシュに求められる記憶容量はメインメモリより少ないが、メインメモリよりも速い動作速度が求められる。また、キャッシュで書き換えられたデータは複製されてメインメモリに供給される。

【0643】

メインメモリは、ストレージ（ｓｔｏｒａｇｅ）から読み出されたプログラム、データなどを保持する機能を有する。

【0644】

ストレージは、長期保存が必要なデータ、及び演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。例えば３Ｄ ＮＡＮＤなどの高容量且つ不揮発性の記憶装置を用いることができる。

【0645】

本発明の一態様に係る酸化物半導体を用いた記憶装置（ＯＳメモリ（ＯＳ ｍｅｍｏｒｙ））は、動作速度が速く、長期間のデータ保持が可能である。そのため図７０（Ａ）に示すように、本発明の一態様に係る記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方に好適に用いることができる。また、本発明の一態様に係る記憶装置は、ストレージが位置する階層にも適用することができる。

【0646】

また、図７０（Ｂ）では、キャッシュの一部にＳＲＡＭを、他の一部に本発明の一態様のＯＳメモリを適用した場合の例を示す。

【0647】

キャッシュのうち、最も下位に位置するものを、ＬＬＣ（Ｌａｓｔ Ｌｅｖｅｌ ｃａｃｈｅ）と呼ぶことができる。ＬＬＣはこれよりも上位のキャッシュよりも速い動作速度は求められないものの、大きな記憶容量を有することが望ましい。本発明の一態様のＯＳメモリは動作速度が速く、長期間のデータ保持が可能であるため、ＬＬＣに好適に用いることができる。なお、本発明の一態様のＯＳメモリは、ＦＬＣ（Ｆｉｎａｌ Ｌｅｖｅｌ ｃａｃｈｅ）にも適用することができる。

【0648】

例えば、図７０（Ｂ）に示すように、上位のキャッシュ（Ｌ１キャッシュ、Ｌ２キャッシュ等）にＳＲＡＭを用い、ＬＬＣに本発明の一態様のＯＳメモリを用いる構成とすることができる。また、図７０（Ｂ）に示すように、メインメモリにはＯＳメモリだけでなくＤＲＡＭを適用することもできる。

【0649】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0650】

（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターは、低消費電力化といった高性能化に有効である。

【0651】

［電子部品］
電子部品７００が実装された基板（実装基板７０４）の斜視図を、図７１（Ａ）に示す。図７１（Ａ）に示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図７１（Ａ）は、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。

【0652】

また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）などの貫通電極技術、および、Ｃｕ－Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシックに積層することで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェイス部分の動作を高速にすることが可能となる。

【0653】

また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。

【0654】

また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシのいずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。

【0655】

また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。

【0656】

次に、電子部品７３０の斜視図を図７１（Ｂ）に示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。

【0657】

電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、又はＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等の集積回路に用いることができる。

【0658】

パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。

【0659】

インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。

【0660】

ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細且つ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。

【0661】

また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。

【0662】

一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。

【0663】

また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。

【0664】

電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図７１（Ｂ）では、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。

【0665】

電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）が挙げられる。

【0666】

［電子機器］
次に、電子機器６５００の斜視図を図７２（Ａ）に示す。図７２（Ａ）に示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９などを有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。

【0667】

図７２（Ｂ）に示す電子機器６６００は、ノート型コンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。なお、本発明の一態様の半導体装置を、上述の制御装置６５０９、及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。

【0668】

［大型計算機］
次に、大型計算機５６００の斜視図を図７２（Ｃ）に示す。図７２（Ｃ）に示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。

【0669】

計算機５６２０は、例えば、図７２（Ｄ）に示す斜視図の構成とすることができる。図７２（Ｄ）において、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。

【0670】

図７２（Ｅ）に示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図７２（Ｅ）には、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参照することができる。

【0671】

接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェイスとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。

【0672】

接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェイスとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェイスとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。

【0673】

半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。

【0674】

半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。

【0675】

半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。

【0676】

大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。

【0677】

［宇宙用機器］
本発明の一態様の半導体装置は、情報を処理および記憶する機器などの宇宙用機器に好適に用いることができる。

【0678】

本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。

【0679】

図７３には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図７３においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含むことができる。

【0680】

また、図７３には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。

【0681】

また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。

【0682】

ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。

【0683】

人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。

【0684】

また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。

【0685】

また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。

【0686】

なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。

【0687】

以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。

【0688】

［データセンター］
本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的にデータを管理する場合、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、またはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。

【0689】

データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。

【0690】

また、本発明の一態様の半導体装置は、消費電力が低いため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。

【0691】

図７４にデータセンターに適用可能なストレージシステムを示す。図７４に示すストレージシステム６９００は、ホスト６９０１（Ｈｏｓｔ Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ６９０１ｓｂを有する。また、ストレージ６９０３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置６９０３ｍｄを有する。ホスト６９０１とストレージ６９０３とは、ストレージエリアネットワーク６９０４（ＳＡＮ：Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋと図示）およびストレージ制御回路６９０２（Ｓｔｏｒａｇｅ Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。

【0692】

ホスト６９０１は、ストレージ６９０３に記憶されたデータにアクセスするコンピュータに相当する。ホスト６９０１同士は、ネットワークで互いに接続されていてもよい。

【0693】

ストレージ６９０３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ６９０３内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステム６９００では、ストレージ６９０３のアクセススピードの長さの問題を解決するために、通常ストレージ６９０３内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。

【0694】

上述のキャッシュメモリは、ストレージ制御回路６９０２およびストレージ６９０３内に用いられる。ホスト６９０１とストレージ６９０３との間でやり取りされるデータは、ストレージ制御回路６９０２およびストレージ６９０３内の当該キャッシュメモリに記憶されたのち、ホスト６９０１またはストレージ６９０３に出力される。

【0695】

上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を低くすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。

【0696】

なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ_２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。

【0697】

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

【符号の説明】

【0698】

ＢＩＬ：配線、ＢＩＬＢ：配線、ＢＲＬ：配線、ＣＡ：容量素子、ＣＡＬ：配線、ＣＢ：容量素子、ＣＣ：容量素子、ＧＮＤＬ：配線、ＲＢＬ：配線、ＲＷＬ：配線、ＳＬ：配線、ＶＤＬ：配線、ＷＢＬ：配線、ＷＯＬ：配線、１００：メモリセル、２００ａ：トランジスタ、２００ｂ：トランジスタ、２００：トランジスタ、２１２：絶縁体、２１６ａ：絶縁体、２１６ｂ：絶縁体、２１６：絶縁体、２３０＿１：酸化物、２３０＿２：酸化物、２３０＿３：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０：酸化物、２４２ａ：導電体、２４２ｂ：導電体、２４２ｃ：導電体、２４２ｄ：導電体、２４２Ｆ：導電膜、２４２：導電体、２４４ａ：導電体、２４４ｂ：導電体、２４４：導電体、２４５：導電体、２４６ａ：導電体、２４６ｂ：導電体、２４６：導電体、２４７：絶縁体、２５０＿１：絶縁体、２５０＿２：絶縁体、２５０＿３：絶縁体、２５０ａ：絶縁体、２５０ｂ：絶縁体、２５０：絶縁体、２５１＿１：絶縁体、２５１＿２：絶縁体、２５１＿３：絶縁体、２５１ａ：絶縁体、２５１ｂ：絶縁体、２５１：絶縁体、２６０ａ：導電体、２６０ｂ：導電体、２６０Ｆ：導電膜、２６０：導電体、２６１Ｆ：導電膜、２６２ａ：導電体、２６２ｂ：導電体、２６２：導電体、２７４ａ：絶縁体、２７４ｂ：絶縁体、２７４ｃ：絶縁体、２７４Ｆ：絶縁膜、２７４：絶縁体、２７６ａ：絶縁体、２７６ｂ：絶縁体、２７６：絶縁体、２７７ａ：絶縁体、２７７ｂ：絶縁体、２７７：絶縁体、２７８ａ：絶縁体、２７８ｂ：絶縁体、２７８：絶縁体、２８５：絶縁体、２９１Ｆ：絶縁膜、２９１：絶縁体、２９２：レジストマスク、２９３Ｆ：絶縁膜、２９３：絶縁体、３００：容量素子、３１０：絶縁体、３１１：導電体、３１２ａ：導電体、３１２ｂ：導電体、３１２Ｆ：導電膜、３１２：導電体、３１３Ｆ：絶縁膜、３１３：絶縁体、３１４：絶縁体、３１５Ｆ：絶縁膜、３１５：絶縁体、３１６：導電体、３１７：導電体、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１０：半導体装置、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、９００：半導体装置、９１０：駆動回路、９１１：周辺回路、９１２：コントロール回路、９１５：周辺回路、９２０：メモリアレイ、９２３：行ドライバ、９２４：列ドライバ、９２５：入力回路、９２６：出力回路、９２７：センスアンプ、９２８：電圧生成回路、９３０：層、９３１：ＰＳＷ、９３２：ＰＳＷ、９４１：行デコーダ、９４２：列デコーダ、９５０：メモリセル、９５１：メモリセル、９５２：メモリセル、９５３：メモリセル、９５４：メモリセル、９５５：メモリセル、９５６：メモリセル、９５７：メモリセル、９５８：メモリセル、９６０：演算装置、９７０Ａ：半導体装置、９７０Ｂ：半導体装置、９７０Ｃ：半導体装置、９８９：キャッシュインターフェイス、９９０：基板、９９１：ＡＬＵ、９９２：ＡＬＵコントローラ、９９３：インストラクションデコーダ、９９４：インタラプトコントローラ、９９５：タイミングコントローラ、９９６：レジスタ、９９７：レジスタコントローラ、９９８：バスインターフェイス、９９９：キャッシュ、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５０９：制御装置、６６００：電子機器、６６１１：筐体、６６１２：キーボード、６６１３：ポインティングデバイス、６６１４：外部接続ポート、６６１５：表示部、６６１６：制御装置、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、６９００：ストレージシステム、６９０１ｓｂ：サーバ、６９０１：ホスト、６９０２：ストレージ制御回路、６９０３ｍｄ：記憶装置、６９０３：ストレージ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】

【図62】

【図63】

【図64】

【図65】

【図66】

【図67】

【図68】

【図69】

【図70】

【図71】

【図72】

【図73】

【図74】