特開 2024-133246 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024133246

(43)【公開日】2024-10-01

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240920BHJP

   H01L 29/786 20060101ALI20240920BHJP

   H01L 21/336 20060101ALI20240920BHJP

   H10B 20/20 20230101ALI20240920BHJP

   H10B 41/70 20230101ALI20240920BHJP

【ＦＩ】

H10B12/00 801

H01L29/78 618B

H01L29/78 613B

H01L29/78 371

H10B20/20

H10B41/70

【審査請求】有

【請求項の数】2

【出願形態】ＯＬ

(21)【出願番号】P 2024112701

(22)【出願日】2024-07-12

(62)【分割の表示】P 2023214132の分割

【原出願日】2011-01-25

(31)【優先権主張番号】P 2010019386

(32)【優先日】2010-01-29

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】高橋 康之

(72)【発明者】

【氏名】齋藤 利彦

(57)【要約】

【課題】コストを増大させずとも、書き込みに高電圧を必要とせず、不良が発生しにくく
、書き込み時間が短く、データの書換えができない半導体記憶装置を提供する。
【解決手段】ダイオード接続した第１のトランジスタと、ダイオード接続した第１のトラ
ンジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第２のトランジ
スタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の
端子及び第２のトランジスタのゲートに接続する容量素子を有するメモリ素子を含む半導
体記憶装置である。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートと導通し、
前記第１のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と導通し、
前記第１のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのゲートと導通し、
前記第２のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのソースまたはドレインの一方と導通し、
前記第３のトランジスタのソースまたはドレインの他方は、第１の配線と導通し、
前記第２のトランジスタのソースまたはドレインの他方は、第２の配線と導通し、
前記第４のトランジスタのソースまたはドレインの他方は、第３の配線と導通し、
前記第３のトランジスタのゲートは、第４の配線と導通し、
前記第４のトランジスタのゲートは、第５の配線と導通し、
前記第１のトランジスタのチャネル形成領域は、第１の方向に沿う方向にキャリアが流れる領域を有し、
前記第２のトランジスタのチャネル形成領域は、前記第１の方向に沿う方向にキャリアが流れる領域を有し、
前記第３のトランジスタのチャネル形成領域は、前記第１の方向に沿う方向にキャリアが流れる領域を有し、
前記第４のトランジスタのチャネル形成領域は、前記第１の方向に沿う方向にキャリアが流れる領域を有し、
平面視において、前記第１の配線、前記第２の配線および前記第３の配線は、前記第１の方向と交差する方向に延在する領域を有し、
平面視において、前記第４の配線および前記第５の配線は、前記第１の方向に延在する領域を有し、
前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第１の配線は、絶縁層の上面に接して設けられ、
前記第３の配線は、前記絶縁層の上面に接して設けられる、半導体装置。

【請求項2】

請求項１において、
前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第４のトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置およびその作製方法に関する。

【背景技術】

【0002】

近年、コンピュータなど様々な電子機器の多くは、様々なデータを用いることにより所望
の動作をさせている。これらのデータは、例えば半導体記憶装置（メモリともいう。）な
どに保持することにより、一時的または永久的に用いることができる。

【0003】

半導体記憶装置とは、広義にはハードディスクや、フレキシブルディスクなどの外部記憶
装置（補助記憶装置）も含むが、ＣＰＵ（中央処理装置）などの半導体記憶装置のことを
意味する場合がほとんどである。

【0004】

半導体記憶装置は、揮発性メモリ及び不揮発性メモリに分類することができる。揮発性メ
モリは、電源を切るとデータが失われる半導体記憶装置である。また、不揮発性メモリは
、電源を切った後もデータを保持し続ける半導体記憶装置であり、データを書き込んだ後
でそのデータを半永久的に保持できる。

【0005】

揮発性メモリは、データが失われてしまう可能性があるが、アクセス時間が短いという
メリットを有する。また、不揮発性メモリは、データを保持することはできるが、消費電
力が高いというデメリットを有する。このように半導体記憶装置には、各々に特徴があり
、各半導体記憶装置は扱うデータの種類又は用途に応じて使い分けられている。

【0006】

不揮発性メモリの中でも、書き込み不可のＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
や複数回書き込み、消去が可能なフラッシュメモリ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉ
ｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）などさまざまな種類があるが、中でも１回のみ書き込み可能であるラ
イトワンスメモリは、データの改竄が行われにくくセキュリティの面からも好ましい。

【0007】

ライトワンスメモリの例として、アモルファスシリコンを用いた素子の両端に電圧を加え
、電極をシリサイド化してショートさせるアンチヒューズタイプのメモリがある。また、
フラッシュメモリ、ＥＥＰＲＯＭなどの書き換え可能メモリを用いながら、消去を行なわ
ないメモリ領域を設けることで、論理的にライトワンスメモリとして用いる場合もある（
特許文献１参照。）。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開平７－２９７２９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、従来のライトワンスメモリでは、高電圧の書き込みが必要という問題が
ある。ライトワンスメモリでは、メモリ素子に恒久的な変化を与えるために、読み出し動
作で用いる電圧よりも大きい電圧を印加する必要がある。例えば、書き込み時において、
シリサイドをメモリ素子として用いるシリサイド型のライトワンスメモリであれば６～８
Ｖの電圧が必要であり、フラッシュメモリまたＥＥＰＲＯＭをライトワンスメモリとして
用いる場合は１５～１８Ｖの電圧が必要となる。このような高電位を生成するためには昇
圧回路が必要となるため、書き込み時の消費電力が増大してしまう。また、メモリ素子に
高電圧を印加するためには、書き込み時において、デコーダ等の周辺回路にも高電位電圧
を印加する必要がある。この結果、周辺回路が高電圧に耐えられるよう耐圧を高めるため
に、チャネル長の増大やＬＤＤ領域の形成等をしなければならず、作製工程数の増加及び
高集積化の妨げとなる。

【0010】

また、シリサイド型のライトワンスメモリは、書き込み電圧の不足などにより、中途半端
な反応で高抵抗（読み出し動作にて、後述するデータ１として認識されない程度に抵抗が
高い状態）であるショート状態となる場合がある。高抵抗であるショート状態となった素
子は実質的には不良素子となる。

【0011】

また、シリサイド型のライトワンスメモリは、複数のメモリセルに同時に書き込むことが
できず、短時間で多くのメモリ素子に書き込むことは困難である。また、フラッシュメモ
リまたはＥＥＰＲＯＭの場合は、同時に複数のメモリセルに書き込みが可能ではあるが、
書き込み時間が１００μｓ程度であり、書込み時間が長い。

【0012】

ロジック回路の動作でライトワンスメモリとすることが可能なフラッシュメモリまたはＥ
ＥＰＲＯＭは、ロジック回路の誤作動によって、ライトワンスメモリに記録されていたデ
ータが書き換わるおそれがある。特に、半導体記憶装置内に書換え可能なメモリ及びライ
トワンスメモリを同一構造のメモリセルで作製するような場合に、この問題は起こりやす
い。また、悪意のあるユーザの操作によってロジック回路を誤作動させ、ライトワンスメ
モリのデータが改竄されるおそれがある。

【0013】

以上を鑑み、本発明の一形態は、コストを増大させずとも、書き込みに高電圧を必要とせ
ず、不良が発生しにくく、書き込み時間が短く、データの書換えができない半導体記憶装
置を提供することを課題とする。

【課題を解決するための手段】

【0014】

本発明の一形態は、ダイオード接続した第１のトランジスタと、ダイオード接続した第１
のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第２のト
ランジスタと、を有するメモリ素子を含む半導体記憶装置である。なお、第２のトランジ
スタのソース電極及びドレイン電極の一方の端子と、ダイオード接続した第１のトランジ
スタのソース電極及びドレイン電極の一方の端子とで寄生容量を形成する。

【0015】

また、本発明の一形態は、ダイオード接続した第１のトランジスタと、ダイオード接続し
た第１のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第
２のトランジスタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン
電極の一方の端子及び第２のトランジスタのゲートに接続する容量素子を有するメモリ素
子を含む半導体記憶装置である。

【0016】

第２のトランジスタのオン状態のとき、即ちしきい値電圧より高い電圧がゲートに印加さ
れている場合にデータの書込み状態とし、オフ状態のとき、即ちしきい値電圧より低い電
圧がゲートに印加されている場合に、データの非書込み状態とする。ダイオード接続した
第１のトランジスタのソース電極及びドレイン電極の一方の端子は、アノードとして機能
する。また、ダイオード接続した第１のトランジスタのチャネル領域を酸化物半導体を用
いて形成することで、１×１０^－１９Ａ／μｍ以下、さらには１×１０^－２０Ａ／μｍ以
下とオフ電流を低減することができる。このため、データの書込によって上昇した第２の
トランジスタのゲートの電位、またはデータの書込によって上昇した第２のトランジスタ
のゲート及び容量素子の電位が、ダイオード接続した第１のトランジスタからリークしに
くく、第２のトランジスタのゲートの電位を保持することができる。即ち、一度書き込ん
だデータを保持することができる。

【0017】

このため、書込み電圧を第２のトランジスタをオンできる程度の電圧、即ち、第２のトラ
ンジスタのしきい値電圧以上に設定することが可能であり、書込み電圧を低減することが
可能である。また、書込み電圧用の昇圧回路を設けずともよく、書込み時の消費電力を低
減することが可能であると共に、耐圧を高めるためのチャネル長の増大や、ＬＤＤ領域形
成が不要となり、メモリ素子の縮小化が可能であり、高集積化ができる。

【0018】

また、シリサイド型のライトワンスメモリと異なり、メモリ素子をトランジスタを用いて
形成することができるため、書込み不良を低減することができる。

【0019】

また、本発明の一形態の半導体記憶装置において、書込み時間は、ダイオード接続した第
１のトランジスタのオン電流及び容量素子の容量で決まり、第１のトランジスタのオン電
流を１０^－６Ａ、容量素子の容量を１ｐＦとしても、１μｓ程度で書き込みが終了する。
また、複数のメモリ素子に同時に書き込みを行なうことも可能である。このため、書き込
み時間は大幅に短縮される。

【0020】

また、本発明の一形態の半導体記憶装置に含まれるメモリセルは、ライトワンスメモリで
あるため、ロジック回路の誤動作によるデータの書き換えは起こらない。また、ライトワ
ンスメモリのメモリ素子の配線のレイアウトの変更のみで、書き換え可能なメモリも形成
することができるため、書き換え可能なメモリ及びライトワンスメモリを混載した半導体
記憶装置も作製することが可能である。これらのことから、半導体記憶装置のデータ保持
の安全性を高めることができる。

【発明の効果】

【0021】

書き込みに高電圧を必要とせず、不良が発生しにくく、書き込み時間が短く、データ書換
えができない半導体記憶装置を、コストを増大させずに作製することができる。

【図面の簡単な説明】

【0022】

【図1】本発明の一形態に係る半導体記憶装置を説明する等価回路図である。

【図2】本発明の一形態に係る半導体記憶装置を説明する等価回路図である。

【図3】本発明の一形態に係る半導体記憶装置を説明する等価回路図である。

【図4】本発明の一形態に係る半導体記憶装置を説明する等価回路図である。

【図5】本発明の一形態に係る半導体記憶装置を説明する等価回路図である。

【図6】本発明の一形態に係る半導体記憶装置を説明する等価回路図である。

【図7】本発明の一形態に係る半導体記憶装置を説明する等価回路図である。

【図8】本発明の一形態に係る半導体記憶装置を説明する等価回路図である。

【図9】本発明の一形態に係る半導体記憶装置を説明する等価回路図である。

【図10】本発明の一形態に係る半導体記憶装置を説明するブロック図である。

【図11】本発明の一形態に係る半導体記憶装置を説明する等価回路図である。

【図12】本発明の一形態に係る半導体記憶装置を説明する等価回路図である。

【図13】本発明の一形態に係る半導体記憶装置を説明する等価回路図である。

【図14】本発明の一形態に係る半導体記憶装置を説明する上面図である。

【図15】本発明の一形態に係る半導体記憶装置を説明する断面図である。

【図16】本発明の一形態に係る半導体記憶装置の作製方法を説明する断面図である。

【図17】ＲＦＩＤタグを説明する図である。

【図18】ＲＦＩＤタグを説明する図である。

【図19】ＲＦＩＤタグの使用例を説明する図である。

【図20】シミュレーションに用いた等価回路図及びその結果を示す図である。

【図21】酸化物半導体を用いたトランジスタの特性を示す図

【図22】酸化物半導体を用いたトランジスタの特性評価用回路図である。

【図23】酸化物半導体を用いたトランジスタの特性評価用タイミングチャートである。

【図24】酸化物半導体を用いたトランジスタの特性を示す図である。

【図25】酸化物半導体を用いたトランジスタの特性を示す図である。

【図26】酸化物半導体を用いたトランジスタの特性を示す図である。

【発明を実施するための形態】

【0023】

以下、本発明の実施の形態について、図面を用いて説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その態様及び詳細を
さまざまに変更し得ることは当業者であれば容易に理解される。したがって、本発明は以
下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて
本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用い
る。

【0024】

なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、
明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限
定されない。

【0025】

なお、本明細書にて用いる第１、第２、第３といった序数を用いた用語は、構成要素を識
別するために便宜上付したものであり、その数を限定するものではない。

【0026】

また、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換え
ることが可能である。

【0027】

なお、トランジスタにおけるソース電極とドレイン電極は、いずれも半導体層に接続する
ものであり、ゲート電極に電圧が印加された時にソース電極及びドレイン電極の間の電位
差に応じて電流を流すため、ソース電極及びドレイン電極は動作によって入れ替わること
があり場所による特定が困難なケースがある。そこで、トランジスタの構造を説明する場
合に、ソース電極、ドレイン電極と呼称する。または、ソース電極及びドレイン電極の一
方、他方と呼称する。または、第１の電極、第２の電極と呼称する。なお、こうした呼称
の仕方による意味の差は特にない。

【0028】

（実施の形態１）
本実施の形態では、本発明の一態様である半導体記憶装置の構成について、図面を用いて
説明を行う。なお、本実施の形態では、電子を多数キャリアとするｎ型トランジスタ（ｎ
チャネル型トランジスタ）を用いる場合について説明するが、ｎ型トランジスタに代えて
、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない
。

【0029】

図１に本発明の一態様であるメモリ素子を示す。図１（Ａ）に示すメモリ素子１０１は、
ダイオード接続したトランジスタ１０２、トランジスタ１０３、及び容量素子１０４を有
し、トランジスタ１０３のゲートが、容量素子１０４及びトランジスタ１０２の第１の電
極と接続する。また、トランジスタ１０２の第２の電極及びゲートが接続する。ここで、
トランジスタ１０３のゲート、容量素子１０４の第１の電極、及びトランジスタ１０２の
第１の電極の接続領域をノードＡとし、トランジスタ１０２の第２の電極及びゲートの接
続領域をノードＢとする。

【0030】

本実施の形態に示すメモリ素子は、ダイオード接続したトランジスタ１０２の第１の電極
をアノードとして機能させる。また、ダイオード接続したトランジスタ１０２のチャネル
領域を酸化物半導体で形成することを特徴とする。酸化物半導体をチャネル領域に有する
トランジスタ１０２は、オフ電流が低い。また、トランジスタ１０２はダイオード接続さ
れており、ゲート及び第２の電極が接続している。このため、トランジスタ１０２がオン
状態のときは、ノードＢからノードＡへ電流が流れるが、オフ状態のときはノードＡから
ノードＢへ流れる電流が極めて少ない。

【0031】

ここで、メモリ素子１０１において、ノードＡの電位が低い（即ち、トランジスタ１０３
がオフする）状態をデータ０、ノードＡの電位が高い（即ち、トランジスタ１０３がオン
する）状態をデータ１とする。

【0032】

ダイオード接続したトランジスタ１０２をオン状態とし、容量素子１０４にトランジスタ
１０３のしきい値電圧より高い電圧を充電することで、即ち、トランジスタ１０３がオン
状態となる電圧をノードＡに印加することで、メモリ素子１０１にデータ１を書き込むこ
とができる。

【0033】

一方、データの書込み終了後、トランジスタ１０２をオフ状態とし、トランジスタ１０２
のゲート及び第２の電極が接続するノードＢの電位が低減しても、トランジスタ１０２は
、オフ電流が極めて低く、且つダイオード接続されているため、トランジスタ１０２の第
１の電極から第２の電極へは電流が流れにくい。このため、ノードＡに充電された電圧が
低減せず、ノードＡの電圧を長期間保持することができる。この結果、書き込まれた情報
（データ１）は書換えられず、メモリ素子１０１を実質的にライトワンスメモリとして動
作させることができる。なお、容量素子１０４の容量は、必要とするデータの保持時間に
応じて適宜設計する。

【0034】

なお、トランジスタ１０３の第１の電極または第２の電極と、ダイオード接続したトラン
ジスタ１０２の第１の電極において、寄生容量が形成される場合には、敢えて容量素子１
０４を設ける必要はない。この場合のメモリ素子は、図１（Ｂ）に示すように、ダイオー
ド接続したトランジスタ１０２及びトランジスタ１０３を有し、トランジスタ１０３のゲ
ートが、トランジスタ１０２の第１の電極と接続する。また、トランジスタ１０２の第２
の電極及びゲートが接続する。

【0035】

次に、図１（Ａ）のメモリ素子を有するメモリセルをマトリクス状に配置したメモリセル
アレイの形態を図２及び図３に示す。

【0036】

図２（Ａ）は、ＮＯＲ型のメモリセルアレイの一形態を示した図である。

【0037】

メモリセル１１０は、メモリ素子１１１と、ゲートが書込み用ワード線ＷＬ１に接続し、
第１の電極がメモリ素子１１１に接続し、第２の電極が書込み用ビット線ＢＬ１に接続す
るトランジスタ１１５と、ゲートが読出し用ワード線ＷＬ２に接続し、第１の電極が読出
し用ビット線ＢＬ２に接続し、第２の電極がメモリ素子１１１に接続するトランジスタ１
１６とを有する。トランジスタ１１５は書込用の選択トランジスタとして機能し、トラン
ジスタ１１６は読込み用の選択トランジスタとして機能する。

【0038】

メモリ素子１１１は、ダイオード接続したトランジスタ１１２、トランジスタ１１３、及
び容量素子１１４を有する。トランジスタ１１２の第２の電極は、ゲートと接続するとも
に、トランジスタ１１５の第１の電極に接続する。トランジスタ１１３のゲートは、容量
素子１１４の第１の電極及びトランジスタ１１２の第１の電極に接続する。また、トラン
ジスタ１１３の第１の電極はトランジスタ１１６の第２の電極に接続し、トランジスタ１
１３の第２の電極は固定電位である。容量素子１１４の第２の電極は固定電位である。

【0039】

図２（Ｂ）は、図２（Ａ）とは異なるＮＯＲ型のメモリセルアレイの一形態を示した図で
ある。

【0040】

メモリセル１３０は、メモリ素子１３１と、ゲートが書込み用ワード線ＷＬ１に接続し、
第１の電極がメモリ素子１３１に接続し、第２の電極が書込み用ビット線ＢＬ１に接続す
るトランジスタ１３５とを有する。トランジスタ１３５は書込み用の選択トランジスタと
して機能する。

【0041】

メモリ素子１３１は、ダイオード接続したトランジスタ１３２、トランジスタ１３３、及
び容量素子１３４を有する。トランジスタ１３２の第２の電極は、ゲートと接続すると共
に、トランジスタ１３５の第１の電極に接続する。トランジスタ１３３のゲートは、容量
素子１３４の第１の電極及びトランジスタ１３２の第１の電極に接続する。また、トラン
ジスタ１３３の第１の電極は、読出し用のビット線ＢＬ２に接続し、第２の電極は固定電
位である。容量素子１３４の第２の電極は読出し用のワード線ＷＬ２に接続する。

【0042】

図３は、ＮＡＮＤ型のメモリセルアレイの一形態を示した図である。

【0043】

メモリセル１２０は、メモリ素子１２１と、ゲートが書込み用ワード線ＷＬに接続し、第
１の電極がメモリ素子１２１に接続し、第２の電極が書込み用ビット線ＢＬに接続するト
ランジスタ１２５とを有する。トランジスタ１２５は書込用の選択トランジスタとして機
能する。

【0044】

メモリ素子１２１は、ダイオード接続したトランジスタ１２２、トランジスタ１２３、及
び容量素子１２４を有する。トランジスタ１２２の第２の電極は、ゲートと接続すると共
に、トランジスタ１２５の第１の電極に接続する。トランジスタ１２３のゲートは、容量
素子１２４の第１の電極及びトランジスタ１２２の第１の電極に接続する。また、トラン
ジスタ１２３の第１の電極は読出し用のデータ線ＤＬに接続し、トランジスタ１２３の第
２の電極は次の列のトランジスタ１２３の第１の電極に接続する。容量素子１２４の第２
の電極は固定電位である。

【0045】

ダイオード接続したトランジスタ１１２、１２２、１３２のチャネル領域を酸化物半導体
で形成する。酸化物半導体をチャネル領域に有するトランジスタ１１２、１２２、１３２
は、オフ電流が低い。また、トランジスタ１１２、１２２、１３２はダイオード接続され
ており、ゲート及び第２の電極が接続している。このため、トランジスタ１１２、１２２
、１３２がオン状態のときは、ノードＢからノードＡへ電流が流れるが、オフ状態のとき
はノードＡからノードＢへ流れる電流が極めて少ない。

【0046】

トランジスタ１１３、１１５、１１６、１２３、１２５、１３３、１３５のチャネル領域
を、非晶質シリコン層、微結晶シリコン層、多結晶シリコン層、または単結晶シリコン層
で形成することができる。また、ダイオード接続したトランジスタ１１２、１２２、１３
２と同様に、酸化物半導体で形成してもよい。

【0047】

本実施の形態に示す半導体記憶装置は、ダイオード接続した第１のトランジスタのチャネ
ル領域を酸化物半導体を用いて形成することで、１×１０^－１９Ａ／μｍ以下、さらには
１×１０^－２０Ａ／μｍ以下とオフ電流を低減することができる。このため、データの書
込によって上昇した第２のトランジスタのゲート及び容量素子の電位が、ダイオード接続
した第１のトランジスタからリークしにくく、第２のトランジスタのゲートの電位を保持
することができる。即ち、一度書き込んだデータを保持することができる。

【0048】

また、データの書込み電圧は、第２のトランジスタをオンできる程度の電圧、即ち、第２
のトランジスタのしきい値電圧以上と設定することが可能であり、書込み電圧を低減する
ことが可能である。また、書込み電圧用の昇圧回路を設けずともよく、書込み時の消費電
力を低減することが可能であると共に、耐圧を高めるためのチャネル長の増大や、ＬＤＤ
領域形成が不要となり、メモリ素子の縮小化が可能であり、高集積化ができる。

【0049】

また、本実施の形態に示す半導体記憶装置の書込み時間は、ダイオード接続した第１のト
ランジスタのオン電流及び容量素子の容量で決まり、第１のトランジスタのオン電流を１
０^－６Ａ、容量素子の容量を１ｐＦとしても、１μｓ程度で書き込みが終了する。また、
複数のメモリ素子に同時に書き込みを行なうことも可能である。このため、書き込み時間
は大幅に短縮することが可能である。

【0050】

また、本実施の形態に示す半導体記憶装置に含まれるメモリセルは、ライトワンスメモリ
であるため、ロジック回路の誤動作によるデータの書き換えは起こらない。このことから
、半導体記憶装置のデータ保持の安全性を高めることができる。

【0051】

なお、本実施の形態に示すメモリセル及びメモリセルアレイの形態は一形態であって、構
成を限定するものではない。

【0052】

（実施の形態２）
本実施の形態では、実施の形態１で示した半導体記憶装置のデータの書込み及び読出しに
ついて、図面を用いて説明を行う。

【0053】

図２（Ａ）に示すＮＯＲ型のメモリセル１１０のデータの書込みについて、図４（Ａ）を
用いて説明する。

【0054】

まず、書込みを行うメモリセル１１０に接続する書込み用のビット線ＢＬ１及び書込み用
のワード線ＷＬ１に、第１の電位を印加し、読出し用のビット線ＢＬ２及び読出し用のワ
ード線ＷＬ２を接地電位とする。第１の電位は、トランジスタ１１３、１１５をオン状態
とする電位であり、トランジスタ１１３、１１５の閾値電圧より高い電位、ここでは２Ｖ
とする。

【0055】

書込み用のワード線ＷＬ１の電位が第１の電位となることによって、書込み用の選択トラ
ンジスタとして機能するトランジスタ１１５及びダイオード接続したトランジスタ１１２
がオンし、ノードＡ、即ち容量素子１１４及びトランジスタ１１３のゲートの電位が書込
み用のビット線ＢＬ１とほぼ同じ電位まで上昇し、トランジスタ１１３はオンする。以上
の工程によりデータ１を書込むことができる。

【0056】

なお、データ１の書込みには、トランジスタ１１３がオンするだけの電荷がノードＡに充
電されればよいので、書込みを行なうための昇圧回路は不要であり、書込み電圧は、メモ
リセル１１０を駆動するロジック回路に電源から電圧が供給される。また、書込み時間は
、容量素子１０４を充電するだけの時間で十分であるため、トランジスタ１１２、１１５
のオン電流を１０^－６Ａ、容量素子１１４の容量を１ｐＦとした場合、１μｓ程度の短時
間で書込みが終了する。

【0057】

書込み終了後は、図４（Ｂ）のように書込み用のビット線ＢＬ１及び書込み用のワード線
ＷＬ１の電位を０Ｖとする。これにより書込み用の選択トランジスタとして機能するトラ
ンジスタ１１５及びダイオード接続したトランジスタ１１２がオフ状態となるが、酸化物
半導体を用いて形成されたトランジスタ１１２のオフ電流は非常に小さいため、ノードＡ
の電圧は長期間保持される。具体的には、酸化物半導体を用いて形成されたトランジスタ
１１２のオフ電流が１×１０^－１９Ａ／μｍ以下、さらには１×１０^－２０Ａ／μｍ以下
であるため、容量素子１１４に１ｐＦの容量を付加した場合、２０～２００日間データを
保持することが可能であり、メモリ素子１１１はライトワンスメモリとして機能する。な
お、ここでの「データの保持」とは、容量素子１１４の電位が、データ１書込み時の電位
の９０％以上、すなわち１．８Ｖ以上となる状態をいう。

【0058】

次に、図２（Ａ）に示すメモリセル１１０のデータの読出しについて、図５を用いて説
明する。図５（Ａ）はデータ１の読出し方法、図５（Ｂ）はデータ０の読出し方法を示し
たものである。データの読出しは、読出し用ワード線ＷＬ２の電位を変化させ、読出し用
の選択トランジスタとして機能するトランジスタ１１６をオンし、読出し用のビット線Ｂ
Ｌ２の電圧に応じて読出し回路１１７の出力を決定する。なお、読出し時には書込み用の
ビット線ＢＬ１及び書込み用のワード線ＷＬ１は接地電位とし、トランジスタ１１２、１
１５はオフ状態である。

【0059】

データ１の読出しの場合、図５（Ａ）に示すように、読出しを行う列に属する読出し用ワ
ード線ＷＬ２に第２の電位を印加し、トランジスタ１１６をオンさせる。また、読出しを
行わない列に属する読出し用ワード線ＷＬ２に負の電位である第３の電位を印加する。第
２の電位は、トランジスタ１１６をオン状態とする電位であり、トランジスタ１１６の閾
値電圧より高い電位、ここでは２Ｖとする。データ１の場合、トランジスタ１１３がオン
しているため、読出し回路１１７の出力は、トランジスタ１１３のオン抵抗及びトランジ
スタ１１６のオン抵抗の和と、読出し回路１１７に含まれる抵抗（Ｒ１と示す。）との比
較により決定される。ここで、読出し回路内の抵抗Ｒ１を、トランジスタ１１３のオン抵
抗及びトランジスタ１１６のオン抵抗の和よりも大きくしておくことで、読出し用のビッ
ト線ＢＬ２のノードＣにおける電位はほぼ０Ｖとなる。ノードＣにおける電位は、読出し
回路１１７に含まれるインバータ１１８によって反転され、データ１として出力される。

【0060】

データ０の読出しの場合、図５（Ｂ）に示すように、読出し用ワード線ＷＬ２に第２の電
位を印加し、トランジスタ１１６をオンさせる。データ０の場合、トランジスタ１１３が
オフしているため、読出し回路１１７の出力はトランジスタ１１３のオフ抵抗及びトラン
ジスタ１１６のオン抵抗の和と、読出し回路１１７に含まれる抵抗Ｒ１との比較により決
定される。ここで、読出し回路１１７に含まれる抵抗Ｒ１を、トランジスタ１１３のオフ
抵抗及びトランジスタ１１６のオン抵抗の和よりも小さくしておくことで、読出し用のビ
ット線ＢＬ２のノードＣにおける電位は読出し回路１１７によってほぼ２Ｖとなる。当該
電位は、読出し回路１１７に含まれるインバータ１１８によって反転され、データ０とし
て出力される。

【0061】

なお、読出しを行わない列に属するメモリセルにおいて、読出し用ワード線ＷＬ２には負
の電位である第３の電位が印加される。第３の電位は、トランジスタ１１６をオフ状態と
する電位であり、トランジスタ１１６の閾値電圧より低い負の電位、ここでは－２Ｖとす
る。トランジスタ１１６はオフする。したがって、読出しを選択しないメモリセルのデー
タが読み出されるおそれはない。

【0062】

次に、実施の形態１で図２（Ｂ）に示したＮＯＲ型のメモリセル１３０のデータの書込み
及び読出しについて、図面を用いて説明を行う。

【0063】

はじめに、図２（Ｂ）に示すＮＯＲ型のメモリセル１３０のデータの書込みについて、図
６を用いて説明する。

【0064】

まず、書込みを行うメモリセル１３０に属する書込み用のビット線ＢＬ１及び書込み用の
ワード線ＷＬ１に、第１の電位を印加し、読出し用のワード線ＷＬ２を接地電位とする。
第１の電位は、トランジスタ１３３、１３５をオン状態とする電位であり、トランジスタ
１３３、１３５の閾値電圧より高い電位、ここでは２Ｖとする。

【0065】

書込み用のワード線ＷＬ１及び書込み用のビット線ＢＬ１が第１の電位となることによっ
てトランジスタ１３５がオンし、ダイオード接続したトランジスタ１３２がオンし、ノー
ドＡ、即ち容量素子１３４及びトランジスタ１３３のゲートに電荷が充電され、書込み用
のビット線ＢＬ１とほぼ同じ電位まで上昇し、トランジスタ１３３はオンする。以上の工
程によりデータ１を書込むことができる。

【0066】

書込み終了後は、書込み用のビット線ＢＬ１及び書込み用のワード線ＷＬ１の電位を０Ｖ
とする。これにより書込み用の選択トランジスタとして機能するトランジスタ１３５及び
ダイオード接続したトランジスタ１３２がオフ状態となるが、酸化物半導体を用いて形成
されたトランジスタ１３２のオフ電流は非常に小さいため、ノードＡの電圧は長期間保持
される。この結果、メモリ素子１３１はライトワンスメモリとして機能する。

【0067】

次に、図２（Ｂ）に示すメモリセル１３０のデータの読出しについて、図７を用いて説明
する。図７（Ａ）はデータ１の読出し方法、図７（Ｂ）はデータ０の読出し方法を示した
ものである。データの読出しは、読出し用ワード線ＷＬ２の電位を変化させ、読出し用の
ビット線ＢＬ２の電圧に応じて読出しを行う。

【0068】

データ１の読出しの場合、図７（Ａ）に示すように、読出しを行う列に属する読出し用ワ
ード線ＷＬ２を接地電位とし、それ以外の読出し用ワード線ＷＬ２を負の電位である第３
の電位とする。

【0069】

読出しを行うメモリセル１３０がデータ１、即ちメモリセル１３０の容量素子１３４に第
１の電圧が充電されている場合、トランジスタ１３３はオンし、読出し用のビット線ＢＬ
２のノードＣにおける電位はほぼ０Ｖとなる。ノードＣにおける電位は、読出し回路１１
７に含まれるインバータによって反転され、データ１として出力される。

【0070】

データ０の読出しの場合、図７（Ｂ）に示すように、読出しを行う列に属する読出し用ワ
ード線ＷＬ２を接地電位とし、それ以外の読出し用ワード線ＷＬ２を負の電位である第３
の電位とする。

【0071】

読出しを行うメモリセル１３０がデータ０の場合、即ちメモリセル１３０の容量素子１３
４に電荷が充電されていない場合、トランジスタ１３３はオフするため、読出し用のビッ
ト線ＢＬ２のノードＣにおける電位は読出し回路１１７によってほぼ２Ｖとなる。当該電
位は、読出し回路１１７に含まれるインバータによって反転され、データ０として出力さ
れる。

【0072】

なお、読出しを行わない列に属するメモリセルの読出し用ワード線ＷＬ２には、負の電位
である第３の電位が印加される。メモリセルの容量素子１３４の電位は、ノードＡに蓄え
られている電位に第３の電位を加えた値となる。第３の電位は負の電位であるため、メモ
リセルの容量素子１３４の電位が低下し、メモリセルへの書込まれたデータに係わらず、
トランジスタ１３３はオフする。したがって、選択しないメモリセルのデータが読み出さ
れるおそれはない。

【0073】

次に、実施の形態１において図３に示したＮＡＮＤ型のメモリセル１２０のデータの書込
み及び読出しについて、図面を用いて説明を行う。

【0074】

図３に示すＮＡＮＤ型のメモリセル１２０のデータの書込みについて、図８を用いて説明
する。

【0075】

まず、書込みを行うメモリセル１２０に属するビット線ＢＬ及びワード線ＷＬに、第１の
電位を印加する。第１の電位は、トランジスタ１２３、１２５をオン状態とする電位であ
る。また、容量素子１２４において、トランジスタ１２３、１２５と接続していない第２
の電極を接地電位とする。

【0076】

書込み用のワード線ＷＬが第１の電位となることによってトランジスタ１２５がオンし、
ダイオード接続したトランジスタ１２２がオンし、ノードＡ、即ち容量素子１２４及びト
ランジスタ１２３のゲートの電位が書込み用のビット線ＢＬとほぼ同じ電位まで上昇し、
トランジスタ１２３はオンする。以上の工程によりデータ１を書込むことができる。

【0077】

書込み終了後は、書込み用のビット線ＢＬの電位を０Ｖとする。これにより書込み用の選
択トランジスタとして機能するトランジスタ１２５及びダイオード接続したトランジスタ
１２２がオフ状態となるが、酸化物半導体を用いて形成されたトランジスタ１２２のオフ
電流は非常に小さいため、ノードＡの電位は長期間保持される。この結果、メモリ素子１
２１はライトワンスメモリとして機能する。

【0078】

次に、図３に示すメモリセル１２０のデータの読出しについて、図９を用いて説明する。
図９（Ａ）はデータ１の読出し方法、図９（Ｂ）はデータ０の読出し方法を示したもので
ある。データの読出しは、あるビット線に接続するメモリセル全て、即ち領域１２９に囲
まれるメモリセル１２０に含まれる容量素子１２４において、トランジスタ１２３と接続
していない第２の電極に電圧を印加することで行う。読出しを行う列に属するメモリセル
の容量素子１２４の第２の電極に接地電位を印加し、それ以外の領域１２９に含まれるメ
モリセルの容量素子１２４の第２の電極に第４の電位を印加し、読出し用のビット線ＢＬ
の電圧に応じて読出し回路１１７の出力を決定する。第４の電位は、トランジスタ１２３
の閾値電圧より高い電位であり、ここでは、第４の電位を２Ｖとする。

【0079】

データ１の読出しの場合、図９（Ａ）に示すように、読出しを行うメモリセルの容量素子
１２４に電荷が蓄えられ、第１の電極には第１の電位が印加されている。このため、容量
素子１２４の第２の電極を接地電位とすることで、トランジスタ１２３がオンする。一方
、領域１２９であって、読出しを行わないメモリセルの容量素子１２４の第２の電極に第
４の電位を印加することで、容量素子１２４の第１の電極の電位が押し上げられるため、
トランジスタ１２３がオンする。この結果、データ線ＤＬに接続するトランジスタ１２３
全てがオン状態となり、データ線ＤＬにおけるノードＣの電位が０Ｖとなる。ノードＣに
おける電位は、読出し回路１１７に含まれるインバータによって反転され、データ１とし
て出力される。

【0080】

データ０の読出しの場合、図９（Ｂ）に示すように、読出しを行うメモリセル１２０の容
量素子１２４の第１の電極は０Ｖである。このため、読出しを行うメモリセルのトランジ
スタ１２３はオフ状態である。一方、領域１２９であって、読出しを行わないメモリセル
の容量素子１２４の第２の電極に第４の電位を印加することで、容量素子１２４の第１の
電極の電位が押し上げられるため、トランジスタ１２３がオンする。この結果、データ線
ＤＬのノードＣにおける電位は、読出し回路１１７によってほぼ２Ｖとなる。

【0081】

本実施の形態により、書き込みに高電圧を必要とせず、不良が発生しにくく、書き込み時
間が短く、データ書換えができない半導体記憶装置を提供することができる。

【0082】

（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２で示した半導体記憶装置の一形態につ
いて、図面を用いて説明を行う。

【0083】

図１０（Ａ）は実施形態１で示したメモリセルアレイを有する半導体記憶装置の例である
。半導体記憶装置３００は、メモリセルアレイ３０１、コラムデコーダ３０２、ローデコ
ーダ３０３、インターフェース回路３０４を有する。メモリセルアレイ３０１は、マトリ
クス状に配置された複数のメモリセル３０５を有する。

【0084】

インターフェース回路３０４は、外部信号からコラムデコーダ３０２及びローデコーダ３
０３を駆動するための信号を生成すると共に、読出したメモリセル３０５のデータを外部
に出力する。

【0085】

コラムデコーダ３０２は、インターフェース回路３０４からメモリセル３０５を駆動する
ための信号を受け取り、書込みまたは読出しを行うためのビット線に送る信号を生成する
。ローデコーダ３０３は、インターフェース回路３０４からメモリセル３０５を駆動する
ための信号を受け取り、書込みもしくは読出しを行うためのワード線に送る信号を生成す
る。コラムデコーダ３０２からビット線へ出力する信号及びローデコーダ３０３からワー
ド線へ出力する信号により、メモリセルアレイ３０１の中においてアクセスを行うメモリ
セルが一意に定まる。

【0086】

また、図１０（Ｂ）に示すように、実施の形態１及び実施の形態２に示すライトワンスメ
モリと、書き換え可能なメモリとを混載したメモリセルアレイを有する半導体記憶装置を
作製ことも可能である。図１０（Ｂ）に示す半導体記憶装置３１０は、第１のメモリセル
アレイ３１１、第２のメモリセルアレイ３１２、コラムデコーダ３０２、ローデコーダ３
０３、インターフェース回路３０４を有し、第１のメモリセルアレイ３１１には、実施の
形態１及び実施の形態２に示すライトワンスメモリ素子を有するメモリセル３１３がマト
リクス状に配置され、第２のメモリセルアレイ３１２には、書き換え可能なメモリ素子を
有するメモリセル３１４がマトリクス状に配置されている。

【0087】

書き換え可能なメモリ素子は、実施の形態１及び実施の形態２に示すライトワンスメモリ
素子と同一のプロセスで作製することが可能である。書き換え可能なメモリ素子の構成を
図１１（Ａ）及び図１１（Ｂ）を用いて説明する。

【0088】

図１１（Ａ）は、ＮＯＲ型の書き換え可能なメモリ素子を有するメモリセル及びメモリセ
ルアレイを示した図である。メモリセル４００は、メモリ素子４０１と、ゲートが書込み
用ワード線ＷＬ１に接続し、第１の電極がメモリ素子４０１に接続し、第２の電極が書込
み用ビット線ＢＬ１に接続するトランジスタ４０２と、ゲートが読出し用ワード線ＷＬ２
に接続し、第１の電極が読出し用ビット線ＢＬ２に接続し、第２の電極がメモリ素子４０
１に接続するトランジスタ４０６を有する。トランジスタ４０６は、読み出し用の選択ト
ランジスタとして機能する。

【0089】

メモリ素子４０１は、トランジスタ４０３及び容量素子４０４を有する。トランジスタ４
０３のゲートは、容量素子４０４の第１の電極及びトランジスタ４０２の第１の電極に接
続する。また、トランジスタ４０３の第１の電極は、トランジスタ４０６の第２の電極に
接続し、トランジスタ４０３の第２の電極は固定電位である。容量素子４０４の第２の電
極は固定電位である。

【0090】

トランジスタ４０２は、実施の形態１に示すトランジスタ１０２と同様に酸化物半導体を
用いて作製する。トランジスタ４０３、４０６は、実施の形態１に示すトランジスタ１０
３と同様に作製することができる。

【0091】

図１１（Ａ）に示すＮＯＲ型のメモリセル４００のデータの書込みについて、図１２を用
いて説明する。図１２（Ａ）はデータ１の書込み方法、図１２（Ｂ）はデータ０の書込み
方法を示したものである。

【0092】

データ１の書込みの場合、図１２（Ａ）に示すように、書込みを行うメモリセル４００に
接続する書込み用のビット線ＢＬ１及び書込み用のワード線ＷＬ１に、第１の電位を印加
し、読出し用のワード線ＷＬ２を接地電位とする。第１の電位は、トランジスタ４０２、
４０３をオン状態とする電位であり、トランジスタ４０２、４０３の閾値電圧より高い電
位、ここでは２Ｖとする。

【0093】

書込み用のワード線ＷＬ１の電位が第１の電位となることによって、トランジスタ４０２
がオンし、ノードＡ、即ち容量素子４０４及びトランジスタ４０３のゲートの電位が書込
み用のビット線ＢＬ１とほぼ同じ電位まで上昇し、トランジスタ４０３はオンする。以上
の工程によりデータ１を書込むことができる。

【0094】

データ０の書込みの場合、図１２（Ｂ）に示すように、書込みを行うメモリセル４００に
接続する書込み用のビット線ＢＬ１を接地電位とし、書込み用のワード線ＷＬ１に第１の
電位を印加し、読出し用のワード線ＷＬ２を接地電位とする。第１の電位は、トランジス
タ４０２をオン状態とする電位であり、トランジスタ４０２の閾値電圧より高い電位、こ
こでは２Ｖとする。

【0095】

書込み用のワード線ＷＬ１の電位が第１の電位となることによって、トランジスタ４０２
がオンし、ノードＡ、即ち容量素子４０４及びトランジスタ４０３のゲート電位は接地電
位である書込み用ビット線ＢＬ１の電位まで下降する。これによってトランジスタ４０３
はオフし、データ０を書込みすることができる。なお、意図しないデータの読出しを防ぐ
ため、書込み期間中に、読出し用ワード線ＷＬ２は接地電位にして、トランジスタ４０６
をオフするようにする。

【0096】

次に、図１１（Ａ）に示すメモリセル４００のデータの読出しについて、図１３を用い
て説明する。図１３（Ａ）はデータ１の読出し方法、図１３（Ｂ）はデータ０の読出し方
法を示したものである。データの読出しは、読出し用ワード線ＷＬ２の電位を変化させ、
読出し用の選択トランジスタとして機能するトランジスタ４０６をオンし、読出し用のビ
ット線ＢＬ２の電圧に応じて読出し回路１１７の出力を決定する。

【0097】

データ１の読出しの場合、図１３（Ａ）に示すように、読出しを行う列に属する読出し用
ワード線ＷＬ２に第２の電位を印加し、トランジスタ４０６をオンさせる。データ１の場
合、トランジスタ４０３がオンしているため、実施の形態２の図２（Ａ）で示すＮＯＲ型
の読出し方法と同様に、読出し用ビット線ＢＬ２のノードＣは接地電位となる。ノードＣ
における電位は、読出し回路１１７に含まれるインバータによって反転され、データ１と
して出力される。

【0098】

データ０の読出しの場合、図１３（Ｂ）に示すように、読出し用ワード線ＷＬ２に第２の
電位を印加し、トランジスタ４０６をオンさせる。データ０の場合、トランジスタ４０３
がオフしているため、読出し用ビット線ＢＬ２は読出し回路１１７によってほぼ２Ｖとな
る。当該電位は、読出し回路１１７に含まれるインバータによって反転され、データ０と
して出力される。

【0099】

なお、読出しを行わない列のメモリセルにおいて、読出し用ワード線ＷＬ２には負の電位
である第３の電位が印加される。第３の電位は、トランジスタ４０６をオフ状態とする電
位であり、トランジスタ４０６の閾値電圧より低い負の電位、ここでは－２Ｖとする。ト
ランジスタ４０６はオフする。したがって、読出しを選択しないメモリセルのデータが読
み出されるおそれはない。

【0100】

図１１（Ｂ）は、図１１（Ａ）とは異なるＮＯＲ型の書き換え可能なメモリ素子を有する
メモリセルを示した図である。図１１（Ｂ）に示すメモリセルは、図１１（Ａ）に示すト
ランジスタ４０２と書込み用のビット線ＢＬ１の間にトランジスタ４０５を有する構成で
ある。この構成は、実施形態１で示しているトランジスタ１１２のゲートの接続を変えた
ものであり、ゲートが書き込み用ワード線ＷＬ１へ接続しているだけである。つまり、配
線のわずかな変更によってライトワンスメモリから書き換え可能なメモリへ、あるいはそ
の逆へと入れ替えることが可能となる。データの書込み方法及び読出し方法は図１１（Ａ
）と共通であるため省略する。

【0101】

なお、本実施の形態では、ライトワンスメモリ素子及び書換え可能なメモリ素子をＮＯＲ
型で示したが、適宜ＮＡＮＤ型を用いることができる。

【0102】

このようにライトワンスメモリと書き換え可能なメモリを同一の半導体記憶装置上に搭載
することが可能である。書き換え可能なメモリは、実施の形態１及び実施の形態２に示す
ライトワンスメモリと同一のプロセスで作製することが可能であり、かつロジック信号に
よる操作によらず、ライトワンスメモリはライトワンスメモリとして、書き換え可能なメ
モリは書き換え可能なメモリとして扱うことが可能である。そのため、ロジック回路の誤
動作によるデータの書き換えは原理的に起こらない半導体記憶装置を提供することが可能
となる。

【0103】

（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示す半導体記憶装置の構成及びその
作製方法を、図１４乃至図１６を用いて説明する。

【0104】

本実施の形態では、実施の形態１に示す半導体記憶装置の構成について、上面図及び断面
図を用いて説明するが、実施の形態２及び実施の形態３に適宜適用することができる。

【0105】

図１４は、実施の形態１に示す半導体記憶装置のメモリセル１１０の上面図の一形態であ
り、図１４のＡ－Ｂ、Ｃ－Ｄ、及びＥ－Ｆの断面図を図１５に示す。

【0106】

図１４に示すトランジスタ５０２は、図２（Ａ）に示すトランジスタ１１３に相当し、ト
ランジスタ５０３は図２（Ａ）に示すトランジスタ１１６に相当し、ダイオード接続した
トランジスタ５０５は図２（Ａ）に示すダイオード接続したトランジスタ１１２に相当し
、トランジスタ５０６は図２（Ａ）に示すトランジスタ１１５に相当する。また、容量素
子５０４は図２（Ａ）に示す容量素子１１４に相当する。

【0107】

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、ダイオード接続するトランジスタ５０５のチャネル領域を酸
化物半導体層で形成することにあるから、半導体記憶装置の具体的な構成をここで示すも
のに限定する必要はない。

【0108】

図１５に示すように、基板５０８上に積層された絶縁層５１０及び絶縁層５１２上にトラ
ンジスタ５０２及び容量素子５０４が設けられ、積層された絶縁層５１０、絶縁層５１２
、絶縁層５３６、絶縁層５３８、絶縁層５４０上にトランジスタ５０５が設けられる。

【0109】

本実施の形態に示す半導体記憶装置は、下部にトランジスタ５０２、トランジスタ５０３
（図示しない。）、容量素子５０４、及びトランジスタ５０６（図示しない。）を有し、
上部にダイオード接続したトランジスタ５０５を有する。なお、容量素子５０４は、下部
に設けず、上部に設けてもよい。

【0110】

トランジスタ５０２は、絶縁層５１２上に形成される半導体層５１９と、半導体層５１９
上に設けられたゲート絶縁層５２２と、ゲート絶縁層５２２上に設けられたゲート電極５
２６と、半導体層５１９と電気的に接続する配線５３４ａ、５３４ｂとを有する。半導体
層５１９は、チャネル領域５１４と、チャネル領域５１４を挟むように設けられた低濃度
不純物領域５１６及び高濃度不純物領域５１８（これらをあわせて単に不純物領域ともい
う。）とで構成される。

【0111】

ここで、ゲート電極５２６の側面にはサイドウォール絶縁層５３０が設けられている。ま
た、低濃度不純物領域５１６はサイドウォール絶縁層５３０と重畳する。

【0112】

容量素子５０４は、絶縁層５１２上に形成される高濃度不純物領域で構成される半導体層
５２０と、半導体層５２０上に設けられたゲート絶縁層５２４と、ゲート絶縁層５２４上
に設けられた容量電極５２８と、半導体層５２０と電気的に接続する配線５３４ｃと、容
量電極５２８に接続する配線５３４ｂとを有する。ここで、容量電極５２８の側面にはサ
イドウォール絶縁層５３２が設けられている。

【0113】

トランジスタ５０２及び容量素子５０４を覆うように、絶縁層５３６、絶縁層５３８及び
絶縁層５４０が設けられている。

【0114】

ダイオード接続したトランジスタ５０５は、絶縁層５４０上に設けられた配線５３４ｃ及
び配線５３４ｄと電気的に接続されている酸化物半導体層５４２と、配線５３４ｃ、配線
５３４ｄ、及び酸化物半導体層５４２を覆うゲート絶縁層５４４と、ゲート絶縁層５４４
上において酸化物半導体層５４２と重畳するように設けられたゲート電極５４６ａとを有
する。また、ゲート電極５４６ａは、ゲート絶縁層５４４に形成された開口を封じて、配
線５３４ｄと電気的に接続されることで、ダイオード接続される。

【0115】

トランジスタ５０５を覆うように、絶縁層５５２及び絶縁層５５４が設けられている。

【0116】

また、図１４に示すように、接地配線として機能する配線５４６ｂは、ゲート絶縁層５４
４に形成された開口を通じて、トランジスタ５０２の配線５３４ａと電気的に接続される
。容量電極５２８は配線５３４ａと電気的に接続されているため、容量素子５０４の容量
電極５２８は配線５４６ｂと電気的に接続される。

【0117】

配線５３４ａは、絶縁層５３６、絶縁層５３８及び絶縁層５４０に形成された開口を通じ
て、高濃度不純物領域５１８及び容量素子５０４の容量電極５２８と電気的に接続されて
いる。配線５３４ｂは、絶縁層５３６、絶縁層５３８及び絶縁層５４０に形成された開口
を通じて、高濃度不純物領域５１８と電気的に接続されている。配線５３４ｃは、絶縁層
５３６、絶縁層５３８及び絶縁層５４０に形成された開口を通じて、高濃度不純物半導体
である半導体層５２０及びトランジスタ５０２のゲート電極５２６（図１４参照。）と電
気的に接続されている。

【0118】

また、図１４に示すように、配線５３４ｄは、絶縁層５３６、絶縁層５３８及び絶縁層５
４０に形成された開口を通じて、トランジスタ５０６の高濃度不純物領域と電気的に接続
されており、トランジスタ５０５の酸化物半導体層５４２と電気的に接続されている。配
線５３４ｅは、絶縁層５３６、絶縁層５３８及び絶縁層５４０に形成された開口を通じて
、トランジスタ５０６の高濃度不純物領域と電気的に接続されている。配線５３４ｆは、
絶縁層５３６、絶縁層５３８及び絶縁層５４０に形成された開口を通じて、トランジスタ
５０３の高濃度不純物領域と電気的に接続されている。

【0119】

基板５０８は、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有している基板であ
ることが必要となる。基板５０８としてガラス基板を用いる場合、歪み点が７３０℃以上
のものを用いることが好ましい。ガラス基板には、例えば、アルミノシリケートガラス、
アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられる。
なお、Ｂ_２Ｏ_３よりＢａＯを多く含むガラス基板を用いることが好ましい。

【0120】

なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いることができる。また、結晶化ガラスなどを用いることができる。
また、シリコンウェハ等の半導体基板の表面や金属材料よりなる導電性の基板の表面に絶
縁層を形成したものを用いることもできる。また、プラスチック基板を用いることもでき
る。なお、基板５０８としてプラスチック基板を用いる場合、基板５０８及び絶縁層５１
０の間に接着材を設けてもよい。

【0121】

絶縁層５１０は、窒化絶縁層で形成することが好ましく、絶縁層５１２は酸化絶縁層で形
成することが好ましい。窒化絶縁層としては、窒化シリコン層、窒化酸化シリコン層、窒
化アルミニウム層等がある。酸化絶縁層としては、酸化シリコン層、酸化窒化シリコン層
、酸化アルミニウム層等がある。

【0122】

トランジスタ５０２の半導体層５１９、及び容量素子５０４の高濃度不純物半導体である
半導体層５２０は、非晶質シリコン層、微結晶シリコン層、多結晶シリコン層、または単
結晶シリコン層で形成することができる。なお、単結晶シリコン層をチャネル領域に用い
たトランジスタとしては、単結晶半導体基板をチャネル領域に用いたトランジスタの他、
絶縁領域上にチャネル領域となる単結晶シリコン層が形成される、いわゆるＳＯＩ（Ｓｉ
ｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたトランジスタを用いることができ
る。また、トランジスタ５０２の半導体層５１９に、ダイオード接続したトランジスタ５
０５で説明する酸化物半導体層と同様の酸化物半導体層を形成してもよい。

【0123】

ゲート絶縁層５２２及びゲート絶縁層５２４は、酸化シリコン層、窒化シリコン層、酸化
窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層を、単層でまたは積層
して形成することができる。

【0124】

また、ゲート絶縁層５２２及びゲート絶縁層５２４は、ハフニウムシリケート（ＨｆＳｉ
Ｏ_ｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙＮ_ｚ）、窒素が添加さ
れたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙＮ_ｚ）、酸化ハフニウム、酸化イットリウ
ムなどのｈｉｇｈ－ｋ材料を用いることで、ゲートリーク電流を低減できる。さらには、
ｈｉｇｈ－ｋ材料と、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化
シリコン層、または酸化アルミニウム層のいずれか一以上との積層構造とすることができ
る。ゲート絶縁層５２２及びゲート絶縁層５２４の厚さは、１０ｎｍ以上３００ｎｍ以下
とすることができる。

【0125】

ゲート電極５２６及び容量電極５２８は、アルミニウム、クロム、銅、タンタル、チタン
、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とす
る合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。ま
た、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選
択された金属元素を用いてもよい。また、ゲート電極５２６及び容量電極５２８は、単層
構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の
単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層
を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタ
ル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウ
ム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニ
ウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウ
ムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層を用いても
よい。

【0126】

また、ゲート電極５２６及び容量電極５２８は、インジウム錫酸化物、酸化タングステン
を含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを
含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、
酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用するこ
ともできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とするこ
ともできる。

【0127】

サイドウォール絶縁層５３０及びサイドウォール絶縁層５３２は、ゲート絶縁層５２２及
びゲート絶縁層５２４と同様の材料を用いて形成することができる。なお、トランジスタ
及び容量素子の集積化などのため、サイドウォール絶縁層が形成されない場合もある。

【0128】

絶縁層５３６及び絶縁層５４０は、ゲート絶縁層５２２及びゲート絶縁層５２４と同様に
形成することができる。絶縁層５３８は、有機樹脂層を用いて形成することができる。有
機樹脂層としては、例えばアクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフ
ェノール、ベンゾシクロブテンなどを用いることができる。また、シロキサンポリマーを
用いることができる。

【0129】

配線５３４ａ乃至配線５３４ｆは、アルミニウム、クロム、銅、タンタル、チタン、モリ
ブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、また
は上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マン
ガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された
金属元素を用いてもよい。また、配線５３４ａ乃至配線５３４ｆは、単層構造でも、二層
以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アル
ミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層
構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタング
ステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、
さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン
、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた
元素の層、または複数組み合わせた合金層、もしくは窒化物層を用いてもよい。

【0130】

また、配線５３４ａ乃至配線５３４ｆは、インジウム錫酸化物、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもで
きる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもで
きる。

【0131】

なお、トランジスタ５０５及びトランジスタ５０６は、トランジスタ５０２と同様の構成
とすることができる。

【0132】

酸化物半導体層５４２は、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ系金属酸
化物や、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ｉｎ－Ｓｎ－Ｚｎ
－Ｏ系金属酸化物、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系金属酸
化物、Ａｌ－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系金属酸化物や、二元
系金属酸化物であるＩｎ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ｚｎ－Ｏ系金属酸化物、Ａｌ－
Ｚｎ－Ｏ系金属酸化物、Ｚｎ－Ｍｇ－Ｏ系金属酸化物、Ｓｎ－Ｍｇ－Ｏ系金属酸化物、Ｉ
ｎ－Ｍｇ－Ｏ系金属酸化物などを用いることができる。ここでは、ｎ元系金属酸化物はｎ
種類の金属酸化物で構成される。なお、酸化物半導体層には、不純物として、主成分とす
る金属酸化物以外の元素が１％以下、好ましくは０．１％以下入ってもよい。

【0133】

また、酸化物半導体層５４２は、三元系金属酸化物であり、ＩｎＭ_ＸＺｎ_ＹＯ_Ｚ（Ｙ＝０
．５～５）で表現される金属酸化物を用いてもよい。ここで、Ｍは、ガリウム（Ｇａ）や
アルミニウム（Ａｌ）やボロン（Ｂ）などの１３族元素から選択される一または複数種類
の元素を表す。なお、Ｉｎ、Ｍ、Ｚｎ、及びＯの含有量は任意であり、Ｍの含有量がゼロ
（即ち、ｘ＝０）の場合を含む。一方、Ｉｎ及びＺｎの含有量はゼロではない。すなわち
、上述の表記には、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物やＩｎ－Ｚｎ－Ｏ系金属酸化物な
どが含まれる。

【0134】

また、酸化物半導体層５４２を形成する金属酸化物は、エネルギーギャップが２ｅＶ以上
、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。

【0135】

酸化物半導体層５４２は、非晶質構造、微結晶構造、多結晶構造、または単結晶構造の酸
化物半導体を適宜用いることができる。また、表面に垂直な方向にｃ軸がほぼ平行な結晶
を有する酸化物半導体を用いることができる。

【0136】

酸化物半導体層５４２は、ｉ型化または実質的にｉ型化された酸化物半導体層で形成され
る。ｉ型化または実質的にｉ型化された酸化物半導体層は、キャリア密度が５×１０^１４
／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、より好ましくは１×１０^１１／ｃ
ｍ^３以下である。また、ドナーとして寄与する水素や酸素欠陥は少ないことが好ましく、
水素濃度が１×１０^１６／ｃｍ^３以下が好ましい。なお、キャリア密度は、ホール効果測
定により得られる。また、より低濃度のキャリア密度の測定は、ＣＶ測定（Ｃａｐａｃｉ
ｔａｎｃｅ－Ｖｏｌｔａｇｅ－Ｍｅａｓｕｒｅｍｅｎｔ）の測定結果により得られる。ま
た、酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎ
ｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により得られる。

【0137】

ｉ型化または実質的にｉ型化された酸化物半導体層５４２をチャネル領域に用いたトラン
ジスタ５０５は、オフ電流が１×１０^－１９Ａ／μｍ以下、さらには１×１０^－２０Ａ／
μｍ以下と低くすることができる。これは、ｉ型化または実質的にｉ型化された酸化物半
導体層は、バンドギャップが広く、電子の励起のために大きな熱エネルギーが必要である
ため、直接再結合及び間接再結合が生じにくい。このため、ゲート電極に負の電位が印加
された状態（オフ状態）では、少数キャリアであるホールは実質的にゼロであるため、直
接再結合及び間接再結合が生じにくく、電流は限りなく低くなる。この結果、トランジス
タの非導通（オフ、ＯＦＦともいう。）状態において、酸化物半導体層は絶縁体とみなせ
て回路設計を行うことができる。一方で、ｉ型化または実質的にｉ型化された酸化物半導
体層は、トランジスタの導通状態においては、非晶質シリコンで形成される半導体層より
も高い電流供給能力を見込むことができる。このため、トランジスタ５０５は、オフ状態
では極めてリーク電流の低いノーマリーオフ状態となり、優れたスイッチング特性を有す
る。

【0138】

ゲート絶縁層５４４は、ゲート絶縁層５２２及びゲート絶縁層５２４に示す材料を適宜用
いることができる。なお、ゲート絶縁層５４４が積層構造の場合、酸化物半導体層５４２
に接する側の層を酸化絶縁層で形成することで、酸化物半導体層５４２に含まれる酸素欠
損に酸素を供給することが可能であり、酸化物半導体層５４２をｉ型化または実質的にｉ
型化にすることができる。

【0139】

絶縁層５５２及び絶縁層５５４は、絶縁層５３６、絶縁層５３８または絶縁層５４０と同
様に形成することができる。

【0140】

本実施の形態では、ダイオード接続したトランジスタ５０５のチャネル領域を、ｉ型化ま
たは実質的にｉ型化された酸化物半導体層で形成するため、オフ電流を極めて低減するこ
とができる。このため、容量素子５０４に印加された電圧を長時間保持することができる
。

【0141】

次に、図１５に示す半導体記憶装置において、トランジスタ５０５の作製工程について、
図１６を用いて説明する。なお、トランジスタ５０２、トランジスタ５０３、及びトラン
ジスタ５０６の作製工程は、公知のトランジスタの作製工程を適宜用いればよい。

【0142】

図１６（Ａ）に示すように、絶縁層５４０上に、トランジスタ５０５のソース電極及びド
レイン電極として機能する配線５３４ｃ及び配線５３４ｄを形成する。

【0143】

絶縁層５４０は、スパッタリング法、ＣＶＤ法、印刷法、塗布法等により形成することが
できる。または、μ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ
により、緻密で絶縁耐圧の高い高品質な絶縁層５４０を形成できる。酸化物半導体層と高
品質な絶縁層５４０とが密接することにより、界面準位を低減して界面特性を良好とする
ことができる。また、高密度プラズマＣＶＤにより得られた絶縁層５４０は、一定の厚さ
で形成できるため、段差被覆性に優れている。また、高密度プラズマＣＶＤにより得られ
る絶縁層５４０は、厚さを精密に制御することができる。なお、ｉ型化または実質的にｉ
型化された酸化物半導体層は、界面準位、界面電荷に対して極めて敏感であるため、絶縁
層５４０を、μ波を用いた高密度プラズマＣＶＤで形成することで、界面準位を低減して
界面特性を良好とすることができる。

【0144】

なお、絶縁層５４０を形成する際に、基板５０８を加熱することで、絶縁層５４０に含ま
れる水素、水、水酸基、水素化物などを低減することができる。

【0145】

また、絶縁層５４０に含まれる水素、水、水酸基、水素化物などを低減するため、スパッ
タリング法で絶縁層５４０を形成する場合は、処理室内に残留する水素、水、水酸基また
は水素化物などを除去しつつ絶縁層５４０を形成することが好ましい。処理室内に残留す
る水素、水、水酸基、水素化物などを除去するためには、吸着型の真空ポンプを用いるこ
とが好ましい。吸着型の真空ポンプの代表例は、クライオポンプ、イオンポンプ、チタン
サブリメーションポンプである。また、排気手段としては、ターボポンプにコールドトラ
ップを加えたものを用いることができる。

【0146】

また、絶縁層５４０を形成する際に用いるスパッタリングガスの純度を、６Ｎ（９９．９
９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐ
ｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることで、絶縁層５４０に含まれる水素、
水、水酸基、水素化物などを低減することができる。

【0147】

配線５３４ｃ及び配線５３４ｄは、印刷法、インクジェット法等を用いて作製することで
、工程数を削減することができる。または、絶縁層５４０上に、スパッタリング法、ＣＶ
Ｄ法、蒸着法等により導電層を形成した後、フォトリソグラフィ工程により形成したレジ
ストをマスクとして上記導電層をエッチングして、配線５３４ｃ及び配線５３４ｄを形成
することができる。

【0148】

次に、図１６（Ｂ）に示すように、絶縁層５４０、配線５３４ｃ及び配線５３４ｄ上に、
酸化物半導体層５４１を形成する。酸化物半導体層５４１は、印刷法、インクジェット法
等を用いて形成することができる。または、絶縁層５４０上に、スパッタリング法、ＣＶ
Ｄ法、塗布法、パルスレーザー蒸着法等により酸化物半導体層を形成し、フォトリソグラ
フィ工程により形成したレジストをマスクとして上記酸化物半導体層をエッチングして、
島状の酸化物半導体層５４１を形成することができる。

【0149】

酸化物半導体層のキャリア密度は、成膜条件における原料ガス及びターゲットの水素濃度
及び酸素濃度、成膜する材料及びその組成、加熱処理条件などに依存する。酸化物半導体
層の水素濃度を低くする、または、酸化物半導体層の酸素濃度を高くし酸素欠損を低減さ
せることで、酸化物半導体層は、ｉ型または実質的にｉ型となる。本実施の形態では、酸
化物半導体層をｉ型化または実質的にｉ型化する処理を後に行うため、酸化物半導体層５
４１はｉ型でもｎ型でもよい。

【0150】

なお、酸化物半導体層をスパッタリング法で形成する場合、基板を加熱することで、酸化
物半導体層に含まれる水素、水、水酸基、水素化物などの不純物を低減することができる
。また、第１の加熱処理において、結晶成長を促すことができる。

【0151】

また、酸化物半導体層をスパッタリング法で形成する場合、金属酸化物ターゲット中の金
属酸化物の相対密度を８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％
以上とすることで、酸化物半導体層中の不純物濃度を低減することができ、電気特性また
は信頼性の高いトランジスタを得ることができる。

【0152】

また、酸化物半導体層を形成する前にプレヒート処理を行うことで、スパッタリング装置
内壁や、ターゲット表面やターゲット材料中に残存している水素、水、水酸基、水素化物
等を除去できるため、酸化物半導体層に含まれる水素、水、水酸基、水素化物などの不純
物を低減することができる。

【0153】

また、絶縁層５４０と同様に、酸化物半導体層を形成する前、または形成中、または形成
後に、スパッタリング装置内に残存している水素、水、水酸基、水素化物などを除去する
ために、吸着型の真空ポンプを用いることが好ましい。この結果、水素、水、水酸基、水
素化物などが排気されるため、酸化物半導体層に含まれる水素、水、水酸基、水素化物な
どの濃度を低減できる。

【0154】

次に、第１の加熱処理を行い、酸化物半導体層５４１に含まれる水素、水、水酸基、水素
化物などの不純物を除去する。即ち、脱水化及び脱水素化の少なくとも一方を行うことが
できる。なお、第１の加熱処理において、酸化物半導体層５４１に酸素欠損が形成される
。

【0155】

第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪
み点未満とする。第１の加熱処理に用いる加熱処理装置は特に限られず、抵抗発熱体など
の発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよ
い。例えば、加熱処理装置として、電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いる
ことができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアー
クランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプ
から発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は
、高温のガスを用いて加熱処理を行う装置である。

【0156】

第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴンなどの希ガスに、
水素、水、水酸基または水素化物などなどが含まれないことが好ましい。または、加熱処
理装置に導入する窒素、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ
（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物
濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

【0157】

また、第１の加熱処理において、昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の
内部を酸素雰囲気として雰囲気を切り替えてもよく、窒素雰囲気で脱水または脱水素化が
行われた後、雰囲気を切り替えて酸素雰囲気にし、酸化物半導体層内部に酸素を補給する
ことで、水素濃度が低減され、且つ酸素欠損が形成された酸化物半導体層の酸素欠損に酸
素を供給することが可能であり、ｉ型化または実質的にｉ型化された酸化物半導体層を形
成することができる。

【0158】

また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
は結晶化し、結晶を有する酸化物半導体層となる場合もある。例えば、結晶化率が９０％
以上、または８０％以上の結晶を有する酸化物半導体層となる場合もある。

【0159】

また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、非晶質の酸化物
半導体層の表層部に、表面に垂直な方向にｃ軸がほぼ平行な結晶が形成される酸化物半導
体層となる場合もある。

【0160】

ここでは、電気炉に基板を導入し、窒素、希ガスなどの不活性ガス雰囲気において４５０
℃で１時間の加熱処理を行う。

【0161】

次に、図１６（Ｃ）に示すように、ゲート絶縁層５４４を形成する。

【0162】

ゲート絶縁層５４４は、絶縁層５４０と同様に形成することができる。なお、ゲート絶縁
層５４４として、スパッタリング法により酸化シリコン層を形成すると、酸化シリコン層
から第１の加熱処理で発生した酸化物半導体層５４１に含まれる酸素欠損に酸素を供給す
ることが可能であり、ドナーとして寄与する酸素欠損を低減し、化学量論比を満たす構成
とすることが可能である。この結果、ｉ型化または実質的にｉ型化された酸化物半導体層
５４２を形成することができる。また、酸化物半導体層と高品質な絶縁層５４０とが密接
することにより、界面準位を低減して界面特性を良好とすることができる。

【0163】

なお、ｉ型化または実質的にｉ型化された酸化物半導体層は界面準位、界面電荷に対して
極めて敏感であるため、絶縁層５４０を、μ波を用いた高密度プラズマＣＶＤで形成する
ことで、界面準位を低減して界面特性を良好とすることができる。

【0164】

次に、不活性ガス雰囲気、または酸素ガス雰囲気で、第２の加熱処理（好ましくは２００
℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。第２の加熱処理は、ゲ
ート絶縁層５４４上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。当該加熱
処理により、ゲート絶縁層５４４の酸化絶縁層から第１の加熱処理で発生した酸化物半導
体層に含まれる酸素欠損に酸素を供給することが可能であり、ドナーとして寄与する酸素
欠損を低減し、化学量論比を満たす構成とすることが可能である。この結果、よりｉ型化
または実質的にｉ型化された酸化物半導体層５４２を形成することができる。

【0165】

本実施の形態では、窒素雰囲気において２５０℃で１時間の第２の加熱処理を行う。

【0166】

次に、図１６（Ｄ）に示すように、ゲート絶縁層５４４に開口を形成した後、ゲート絶縁
層５４４及び配線５３４ｄ上にゲート電極５４６ａを形成する。以上の工程により、ゲー
ト電極５４６ａ及び配線５３４ｄがダイオード接続したトランジスタを作製することがで
きる。ゲート電極５４６ａは、配線５３４ｃ及び配線５３４ｄと同様に形成することがで
きる。

【0167】

次に、図１６（Ｅ）に示すように、ゲート絶縁層５４４及びゲート電極５４６ａ上に絶縁
層５５２及び絶縁層５５４を形成する。

【0168】

さらに、大気中で１００℃以上２００℃以下の加熱処理を１時間以上３０時間以下、行っ
てもよい。当該加熱処理により、トランジスタの信頼性を高めることができる。

【0169】

なお、図１６においては、配線５３４ｃ及び配線５３４ｄを形成した後、酸化物半導体層
５４１を形成したが、絶縁層５４０上に酸化物半導体層５４１を形成した後、配線５３４
ｃ及び配線５３４ｄを形成してもよい。

【0170】

また、図１６においては、絶縁層５４０上にゲート電極５４６ａを形成し、ゲート電極５
４６ａ上にゲート絶縁層５４４を形成し、ゲート絶縁層５４４上に酸化物半導体層５４１
を形成し、酸化物半導体層５４１上にソース電極及びドレイン電極として機能する配線を
形成してもよい。この場合、ソース電極及びドレイン電極として機能する配線の一方と、
配線５３４ｃとが電気的に接続する。また、ソース電極及びドレイン電極として機能する
配線の他方と、ゲート電極５４６ａとが電気的に接続する。

【0171】

以上の工程により、ｉ型化または実質的にｉ型化された酸化物半導体層をチャネル領域に
有し、オフ電流が極めて低いトランジスタ５０５を作製することができる。

【0172】

（実施の形態５）
本実施の形態では実施の形態１乃至実施の形態４で示した半導体記憶装置を有するＲＦＩ
Ｄタグの形態について、図面を用いて説明を行う。

【0173】

図１７で示す回路はＲＦＩＤタグである。ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ
ＩＤｅｎｔｉｆｉｃａｔｉｏｎ：無線周波数による非接触自動識別技術）は、非接触で記
録情報が読み取れ、無電池で動作し、耐久性、耐候性に優れるなどの特徴を有する。無電
池で動作が可能なのは、ＲＦＩＤタグが有するアンテナが受信する電波（これには動作命
令等が含まれる）を回路内で整流することにより、電力を発生させることができるためで
ある。ＲＦＩＤタグには、機能向上のためにユーザによって書込み、あるいは書き換えが
可能なメモリを搭載することがしばしば行われている。

【0174】

ＲＦＩＤタグ１５２０は、アンテナ回路１５２１及び信号処理回路１５２２を有する。信
号処理回路１５２２は、整流回路１５２３、電源回路１５２４、復調回路１５２５、発振
回路１５２６、論理回路１５２７、メモリコントロール回路１５２８、メモリ回路１５２
９、論理回路１５３０、アンプ１５３１、変調回路１５３２を有する。メモリ回路１５２
９は上記実施形態の半導体記憶装置を有する。

【0175】

アンテナ回路１５２１によって受信された通信信号は復調回路１５２５に入力される。受
信される通信信号、すなわちアンテナ回路１５２１とリーダ／ライタ間で送受信される信
号の周波数は極超短波帯においては１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚな
どがあり、それぞれＩＳＯ規格などで規定される。もちろん、アンテナ回路１５２１とリ
ーダ／ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波であ
る３００ＧＨｚ～３ＴＨｚ、ミリ波である３０ＧＨｚ～３００ＧＨｚ、マイクロ波である
３ＧＨｚ～３０ＧＨｚ、極超短波である３００ＭＨｚ～３ＧＨｚ、超短波である３０ＭＨ
ｚ～３００ＭＨｚのいずれの周波数も用いることができる。また、アンテナ回路１５２１
とリーダ／ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調
方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及び
スペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。

【0176】

発振回路１５２６から出力された発振信号は、クロック信号として論理回路１５２７に供
給される。また、変調された搬送波は復調回路１５２５で復調される。復調後の信号も論
理回路１５２７に送られ解析される。論理回路１５２７で解析された信号はメモリコント
ロール回路１５２８に送られる。メモリコントロール回路１５２８はメモリ回路１５２９
を制御し、メモリ回路１５２９に記憶されたデータを取り出し、論理回路１５３０に送る
。論理回路１５３０に送られた信号は、論理回路１５３０でエンコード処理された後、ア
ンプ１５３１で増幅される。アンプ１５３１で増幅された信号によって、変調回路１５３
２は搬送波に変調をかける。この変調された搬送波により、リーダ／ライタがＲＦＩＤタ
グ１５２０からの信号を認識する。

【0177】

整流回路１５２３に入った搬送波は整流された後、電源回路１５２４に入力される。この
ようにして得られた電源電圧を、電源回路１５２４より復調回路１５２５、発振回路１５
２６、論理回路１５２７、メモリコントロール回路１５２８、メモリ回路１５２９、論理
回路１５３０、アンプ１５３１、変調回路１５３２などに供給する。

【0178】

信号処理回路１５２２とアンテナ回路１５２１におけるアンテナとの接続については特に
限定されない。例えばアンテナと信号処理回路１５２２をワイヤボンディング接続やバン
プ接続を用いて接続する、あるいはチップ化した信号処理回路１５２２の一面を電極にし
てアンテナに貼り付ける。信号処理回路１５２２とアンテナとの貼り付けにはＡＣＦ（ａ
ｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用
いることができる。

【0179】

アンテナは、信号処理回路１５２２と共に同じ基板上に積層して設けるか、外付けのアン
テナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。

【0180】

整流回路１５２３は、アンテナ回路１５２１が受信する搬送波により誘導される交流信号
を直流信号に変換する。

【0181】

ＲＦＩＤタグ１５２０は、図１８に示すように、バッテリー１５８１を有してもよい。整
流回路１５２３から出力される電源電圧が、信号処理回路１５２２を動作させるのに十分
でないときには、バッテリー１５８１からも信号処理回路１５２２を構成する各回路、例
えば復調回路１５２５、発振回路１５２６、論理回路１５２７、メモリコントロール回路
１５２８、メモリ回路１５２９、論理回路１５３０、アンプ１５３１、変調回路１５３２
などに電源電圧を供給する。

【0182】

また、整流回路１５２３から出力される電源電圧のうちの余剰分をバッテリー１５８１に
充電することができる。ＲＦＩＤタグにアンテナ回路１５２１及び整流回路１５２３とは
別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等
からバッテリー１５８１に蓄えるエネルギーを得ることができる。

【0183】

バッテリーに電力を充電することでＲＦＩＤタグを連続的に使用できる。バッテリーはシ
ート状に形成された電池を用いることができる。例えば、ゲル状電解質を用いるリチウム
ポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いると、バッテリーの小
型化が可能である。また、バッテリーとして、ニッケル水素電池、ニッケルカドミウム電
池、または大容量のコンデンサーなどを用いることができる。

【0184】

（実施の形態６）
本実施形態では、実施の形態５で示したＲＦＩＤタグ１５２０の使用例について、図面を
用いて説明を行う。

【0185】

ＲＦＩＤタグ１５２０の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記
名債券類、証書類（運転免許証や住民票等（図１９（Ａ）参照。））、記録媒体（ＤＶＤ
ソフトやビデオテープ等（図１９（Ｂ）参照。））、包装用容器類（包装紙やボトル等（
図１９（Ｃ）参照。））、乗り物類（自転車等（図１９（Ｄ）参照。））、身の回り品（
鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液
晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各
物品に取り付ける荷札（図１９（Ｅ）及び図１９（Ｆ）参照。）等に設けて使用すること
ができる。

【0186】

ＲＦＩＤタグ１５２０は、プリント基板に実装、表面に貼る、または埋め込むことにより
、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケ
ージであれば当該有機樹脂に埋め込み、各物品に固定される。ＲＦＩＤタグ１５２０は、
小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損な
うことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等にＲＦＩ
Ｄタグ１５２０を設けることにより、認証機能を設けることができ、この認証機能を活用
すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食
品類、衣類、生活用品類、または電子機器等に本発明のＲＦＩＤタグを取り付けることに
より、検品システム等のシステムの効率化を図ることができる。また、乗り物類であって
も、ＲＦＩＤタグ１５２０を取り付けることにより、盗難などに対するセキュリティ性を
高めることができる。

【実施例0187】

本実施例では、実施の形態１乃至実施の形態３に示すメモリ素子のデータ保持時間を回路
シミュレーションにより検証した結果を示す。

【0188】

図２０に、シミュレーション用の回路図、及びその結果示す。図２０（Ａ）に示す回路は
本発明の一態様であるメモリ素子であり、ダイオード接続したトランジスタ６０１、トラ
ンジスタ６０２、及び容量素子６０３を有する。この回路と等価なシミュレーション用の
回路を図２０（Ｂ）に示す。図２０（Ｂ）に示す回路は抵抗６１１、トランジスタ６１２
、容量６１３、抵抗６１４、抵抗６１５を有する。抵抗６１１はオフ状態のダイオード接
続したトランジスタ６０１と等価であり、抵抗６１４はトランジスタ６１２のゲートリー
ク成分を示し、抵抗６１５は容量６１３の電極間リーク成分を示す。

【0189】

書き込み直後の状態を想定し、ノードＡの初期電圧を２Ｖとしてシミュレーションを行っ
た。シミュレーションソフトとしてはＳＩＭＵＣＡＤ ＤＥＳＩＧＮ ＡＵＴＯＭＡＴＩ
ＯＮ社のＧａｔｅｗａｙ、Ｖｅｒｓｉｏｎ２．６．１２．Ｒを用いた。ノードＡの電位は
、ダイオード接続したトランジスタ６０１のオフ電流を想定した抵抗６１１、トランジス
タ６１２のゲートリーク成分を想定した抵抗６１４、容量６１３の電極間リーク成分を想
定した抵抗６１５それぞれによって、時間経過に従い単調減少する。電位が下がり、トラ
ンジスタ６１２のオフ状態を保てなくなる時点までがデータの保持可能な時間となる。本
実施例では電圧が１０％低下、即ち１．８Ｖまで下がるまでの期間をデータ１が保持可能
な期間、すなわちデータ１保持時間と定義する。

【0190】

条件１及び条件２は、抵抗６１１の抵抗値を、ダイオード接続したトランジスタ６０１の
チャネル領域を酸化物半導体層で形成したトランジスタのオフ電流の値とした。条件３は
、抵抗６１１の抵抗値を、ダイオード接続したトランジスタ６０１のチャネル領域を酸化
物半導体層で形成しなかったトランジスタのオフ電流の値とした。条件１：２×１０^２０
Ω（オフ電流換算で１０^－２０Ａ）、条件２：２×１０^１９Ω（オフ電流換算で１０^－１
９Ａ）、条件３：２×１０^９Ω（オフ電流換算で１０^－９Ａ）。抵抗６１４と抵抗６１５
の抵抗値は、抵抗６１１の１０倍であると仮定した。

【0191】

図２０（Ｃ）にシミュレーション結果を示す。図２０（Ｃ）は、経過時間を横軸にノード
Ａの電圧を縦軸にとったグラフである。条件３ではデータ１保持時間は１７６．３μｓで
あったのに対し、条件１ではデータ１保持時間は１７．６３×１０^６ｓ（約２００日間）
、条件２ではデータ１保持時間は１．７６３×１０^６ｓ（約２０日間）となった。この結
果より、ダイオード接続したトランジスタ６０１のチャネル領域を酸化物半導体層で形成
することで、格段に長い期間データ１を保持することが可能であることがわかった。

【実施例0192】

本実施例では、ｉ型化または実質的にｉ型化された酸化物半導体層をチャネル領域に用い
たトランジスタのオフ電流を求めた結果について説明する。

【0193】

まず、ｉ型化または実質的にｉ型化された酸化物半導体層をチャネル領域に用いたトラン
ジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいト
ランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオ
フ電流を測定した結果を図２１に示す。図２１において、横軸はゲート電圧ＶＧ、縦軸は
ドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧
ＶＧが－５Ｖから－２０Ｖの範囲では、トランジスタのオフ電流は、１×１０^－１２Ａ以
下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（
１μｍ）あたりの値）は１ａＡ／μｍ（１×１０^－１８Ａ／μｍ）以下となることがわか
った。

【0194】

次に、ｉ型化または実質的にｉ型化された酸化物半導体層を用いたトランジスタのオフ電
流をさらに正確に求めた結果について説明する。上述したように、ｉ型化または実質的に
ｉ型化された酸化物半導体層をチャネル領域に用いたトランジスタのオフ電流は、１×１
０^－１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオ
フ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明す
る。

【0195】

はじめに、電流測定方法に用いた特性評価用素子について、図２２を参照して説明する。

【0196】

図２２に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８０
０は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６
、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジス
タ８０６には、ｉ型化または実質的にｉ型化された酸化物半導体層をチャネル領域に用い
たトランジスタを適用した。

【0197】

測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、
容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の
一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソー
ス端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端
子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接
続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、ト
ランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲー
ト端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソ
ース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン
端子の他方とは、接続され、出力端子Ｖｏｕｔとなっている。

【0198】

なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状
態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、ト
ランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。
また、出力端子からは電位Ｖｏｕｔが出力される。

【0199】

次に、上記の特性評価用素子を用いた電流測定方法について説明する。

【0200】

まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。
初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン
状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレ
イン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびド
レイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端
子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例え
ば高電位とする。また、トランジスタ８０４はオフ状態としておく。

【0201】

その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位
Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８
をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ
状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間
が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース端
子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８
のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジ
スタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生
する。

【0202】

次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、ト
ランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は
低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フロ
ーティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と
共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変
動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動す
る。

【0203】

上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳
細（タイミングチャート）を図２３に示す。

【0204】

初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態とな
るような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（
ＶＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となる
ような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電
位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする
。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、電
位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによ
って、ノードＡがフローティング状態となり、初期化期間が終了する。

【0205】

その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、
またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ
２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とするこ
とがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短
期間とする。

【0206】

上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに
保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジ
スタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Ｖｏｕｔの電位も変化することとなる。

【0207】

得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。

【0208】

オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めて
おく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上
述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表す
ことができる。

【0209】

【数1】

【0210】

また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定
数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量
ＣＡは、容量素子８０２の容量と他の容量の和である。

【0211】

【数2】

【0212】

ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の
時間微分であるから、ノードＡの電流ＩＡは次式のように表される。

【0213】

【数3】

【0214】

このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノー
ドＡの電流ＩＡを求めることができる。

【0215】

以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流（オフ電流）を測定することができる。

【0216】

本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化
物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トラ
ンジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２
ａ～８０２ｃの容量値をそれぞれ、容量素子８０２ａを１００ｆＦ、容量素子８０２ｂを
１ｐＦ、容量素子８０２ｃを３ｐＦとした。

【0217】

なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間に
おいては、電位Ｖ１を原則としてＶＳＳとし、１０～３００ｓｅｃごとに、１００ｍｓｅ
ｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用い
られるΔｔは、約３００００ｓｅｃとした。

【0218】

図２４に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。
図２４より、時間の経過にしたがって、電位が変化している様子が確認できる。

【0219】

図２５には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。
なお、図２５は、ソース－ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図
２５から、ソース－ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍで
あることが分かった。また、ソース－ドレイン電圧が３．１Ｖの条件において、オフ電流
は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０^－２１Ａを表す。

【0220】

さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について
図２６に示す。図２６は、８５℃の温度環境下におけるソース－ドレイン電圧Ｖと、オフ
電流Ｉとの関係を表すものである。図２６から、ソース－ドレイン電圧が３．１Ｖの条件
において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。

【0221】

以上、本実施例により、ｉ型化または実質的にｉ型化された酸化物半導体層をチャネル領
域に用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。また、実
施の形態１乃至実施の形態３に示すような、ｉ型化または実質的にｉ型化された酸化物半
導体層をチャネル領域に用い、且つダイオード接続したトランジスタ１０２、１１２、１
２２、１３２も、オフ電流が十分に小さくなることがわかる。