特開 2024-13345 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024013345

(43)【公開日】2024-02-01

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/06 20060101AFI20240125BHJP

   H01L 29/739 20060101ALI20240125BHJP

   H01L 21/336 20060101ALI20240125BHJP

   H01L 29/78 20060101ALI20240125BHJP

   H01L 29/861 20060101ALI20240125BHJP

   H01L 21/329 20060101ALI20240125BHJP

   H01L 29/41 20060101ALI20240125BHJP

【ＦＩ】

H01L29/78 652P

H01L29/78 655F

H01L29/78 658F

H01L29/78 658G

H01L29/78 652M

H01L29/06 301F

H01L29/06 301G

H01L29/06 301V

H01L29/91 D

H01L29/91 B

H01L29/44 Y

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022115369

(22)【出願日】2022-07-20

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】白石 正樹

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104BB14

4M104BB26

4M104BB30

4M104BB36

4M104DD34

4M104DD37

4M104FF10

4M104FF17

4M104FF18

4M104FF35

4M104GG06

4M104GG09

4M104GG18

(57)【要約】

【課題】
ターミネーション領域に形成されたガードリングにバリアメタル層を介して接続されたフィールドプレートを有する半導体装置において、バリアメタル層の残渣が残るのを抑制できる半導体装置を提供する。
【解決手段】
ターミネーション領域２２が、第１導電型の半導体基板１と、半導体基板に形成された第２導電型の複数のガードリング２と、半導体基板とガードリングとに接し、ガードリングと重なる位置に開口部を有する絶縁膜３と、少なくとも絶縁膜の開口部内に形成され、ガードリングに接し、互いに離間して配置された複数のバリアメタル層４と、平面視したとき外形がバリアメタル層の外形よりも外側にあり、バリアメタル層の上面と絶縁膜の上面とに接し、互いに離間して配置された複数のフィールドプレート５とを有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体素子が形成されたアクティブ領域と、前記アクティブ領域を囲むターミネーション領域とを有する半導体装置において、
前記ターミネーション領域は、
第１導電型の半導体基板と、
前記半導体基板に形成された第２導電型の複数のガードリングと、
前記半導体基板と前記ガードリングとに接し、前記ガードリングと重なる位置に開口部を有する絶縁膜と、
少なくとも前記絶縁膜の前記開口部内に形成され、前記ガードリングに接し、互いに離間して配置された複数のバリアメタル層と、
平面視したとき外形が前記バリアメタル層の外形よりも外側にあり、前記バリアメタル層の上面と前記絶縁膜の上面とに接し、互いに離間して配置された複数のフィールドプレートと、を有することを特徴とする半導体装置。

【請求項2】

請求項１において、
前記バリアメタル層は、前記絶縁膜の上面にも形成され、
前記フィールドプレートは、前記絶縁膜の上面において前記バリアメタル層の側面に接することを特徴とする半導体装置。

【請求項3】

請求項１において、
前記バリアメタル層は、前記絶縁膜の上面には形成されていないことを特徴とする半導体装置。

【請求項4】

請求項１において、
前記バリアメタル層は、前記絶縁膜の前記開口部内において、前記ガードリングと重なる領域のすべてに形成されていることを特徴とする半導体装置。

【請求項5】

請求項１において、
前記バリアメタル層は、Ｔｉ，ＴｉＮ，ＴｉＷ，ＭｏＳｉ_２のうちの何れかにより形成されていることを特徴とする半導体装置。

【請求項6】

請求項１において、
前記複数のフィールドプレートの間隔は、前記複数のバリアメタル層の間隔よりも小さいことを特徴とする半導体装置。

【請求項7】

請求項１において、
前記半導体素子は、スイッチング素子であることを特徴とする半導体装置。

【請求項8】

請求項１において、
前記半導体素子は、ダイオード素子であることを特徴とする半導体装置。

【請求項9】

半導体素子が形成されたアクティブ領域と、前記アクティブ領域を囲むターミネーション領域とを有し、前記ターミネーション領域は、第１導電型の半導体基板と、前記半導体基板に形成された第２導電型の複数のガードリングと、前記半導体基板と前記ガードリングとに接し前記ガードリングと重なる位置に開口部を有する絶縁膜と、前記ガードリングに接し互いに離間して配置された複数のバリアメタル層と、前記バリアメタル層に接し互いに離間して配置された複数のフィールドプレートとを有する半導体装置の製造方法において、
前記バリアメタル層の成膜後、かつ、前記フィールドプレートの成膜前に、前記バリアメタル層をエッチングすることを特徴とする半導体装置の製造方法。

【請求項10】

請求項９において、
前記複数のフィールドプレートの間隔は、前記複数のバリアメタル層の間隔よりも小さいことを特徴とする半導体装置の製造方法。

【請求項11】

請求項９において、
前記フィールドプレートのエッチング中またはエッチング後に、前記バリアメタル層を再度エッチングすることを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

パワー半導体などの半導体装置には、半導体素子が形成され主電流が流れるアクティブ領域と、アクティブ領域の周辺に形成され耐圧を保持するためのターミネーション領域とが存在する。

【0003】

ターミネーション領域の構造として、例えば特許文献１には、ガードリング（ｐ層）と、ガードリングにバリアメタル層を介して接続された電極（フィールド電極、フィールドプレートとも呼ばれる）とを備えた構造が記載されている。

【0004】

より具体的には、特許文献の図１、図２、要約には、「ガードリングによるターミネーション領域を有する高耐圧パワー半導体装置であって、能動領域は第１のバリアメタル層を介して第１の電極と接合され、前記ガードリングは第２のバリアメタル層を介して第２の電極と接合され、チャネルストッパは第３のバリアメタル層を介して第３の電極と接合されている。前記バリアメタル層は各々に間隔をあけて配設され、前記ターミネーション領域を横断する方向において、前記各バリアメタル層（第１乃至第３のバリアメタル層）の幅は接合する前記各電極（第１乃至第３の電極）の幅よりも広く、かつ前記各バリアメタル層の一部が前記接合する各電極の前記横断する方向における両側からはみ出していることを特徴とする。」ことにより、「パワー半導体装置における高耐圧化と小型化とを両立できる半導体装置を提供する」ことが記載されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１０－２５１４０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１に記載された構造を実現するために、特許文献１では、特許文献１の図３に示すように、バリアメタル層を形成するための薄膜とフィールド電極などの電極を形成するための金属層を形成後、ホトレジストを用いてウェットエッチによってオーバーエッチングして金属層をパターニングして電極を形成し、同じホトレジストを用いて異方性ドライエッチによって薄膜をパターニングしてバリアメタル層を形成している。

【0007】

したがって、異物等でホトマスクの開口が不十分な場合や、ウェットエッチが不十分な場合には、フィールド電極などの電極の下のバリアメタル層が十分にエッチングされず、電極間に残渣として残る可能性がある。バリアメタル層が残渣として残ると、各フィールド電極の間が電気的に接続され、各フィールド電極に接続されているガードリングが同電位となり、ターミネーション領域で十分な耐圧が確保できないという問題が生じる。

【0008】

本発明が解決しようとする課題は、ターミネーション領域に形成されたガードリングにバリアメタル層を介して接続されたフィールドプレートを有する半導体装置において、バリアメタル層の残渣が残るのを抑制できる半導体装置とその製造方法を提供することである。

【課題を解決するための手段】

【0009】

上記課題を解決するために、本発明の半導体装置は、例えば、半導体素子が形成されたアクティブ領域と、前記アクティブ領域を囲むターミネーション領域とを有する半導体装置において、前記ターミネーション領域は、第１導電型の半導体基板と、前記半導体基板に形成された第２導電型の複数のガードリングと、前記半導体基板と前記ガードリングとに接し、前記ガードリングと重なる位置に開口部を有する絶縁膜と、少なくとも前記絶縁膜の前記開口部内に形成され、前記ガードリングに接し、互いに離間して配置された複数のバリアメタル層と、平面視したとき外形が前記バリアメタル層の外形よりも外側にあり、前記バリアメタル層の上面と前記絶縁膜の上面とに接し、互いに離間して配置された複数のフィールドプレートと、を有することを特徴とする。

【0010】

また、本発明の半導体装置の製造方法は、例えば、半導体素子が形成されたアクティブ領域と、前記アクティブ領域を囲むターミネーション領域とを有し、前記ターミネーション領域は、第１導電型の半導体基板と、前記半導体基板に形成された第２導電型の複数のガードリングと、前記半導体基板と前記ガードリングとに接し前記ガードリングと重なる位置に開口部を有する絶縁膜と、前記ガードリングに接し互いに離間して配置された複数のバリアメタル層と、前記バリアメタル層に接し互いに離間して配置された複数のフィールドプレートとを有する半導体装置の製造方法において、前記バリアメタル層の成膜後、かつ、前記フィールドプレートの成膜前に、前記バリアメタル層をエッチングすることを特徴とする。

【発明の効果】

【0011】

本発明の半導体装置によれば、バリアメタル層の外形はフィールドプレートよりも内側になるので、バリアメタル層をパターニングする際に残渣が残ったとしてもフィールドプレートよりも外側のバリアメタル層を再度エッチングするなどして残渣を除去することができ、バリアメタル層の残渣が残るのを抑制できる。

【0012】

また、本発明の半導体装置の製造方法によれば、フィールドプレートの成膜前にバリアメタル層をエッチングするので、バリアメタル層の残渣が残るのを抑制できる。また、仮にバリアメタル層をパターニングする際に残渣が残ったとしても、フィールドプレートのエッチング中またはエッチング後に、バリアメタル層を再度エッチングするなどして残渣を除去することもでき、バリアメタル層の残渣が残るのを抑制できる。

【図面の簡単な説明】

【0013】

【図1】実施例１の半導体装置の断面図。

【図2】実施例１の半導体装置の平面図。

【図3】実施例１の半導体装置の製造方法を説明する断面図。

【図4】実施例１の半導体装置の製造方法を説明する断面図。

【図5】実施例１の半導体装置の製造方法を説明する断面図。

【図6】実施例１の半導体装置の製造方法を説明する断面図。

【図7】実施例１の半導体装置の製造方法を説明する断面図。

【図8】実施例２の半導体装置の断面図。

【発明を実施するための形態】

【0014】

以下、図面を用いて本発明の実施例を説明する。各図、各実施例において、同一または類似の構成要素については同じ符号を付け、重複する説明は省略する。

【実施例0015】

図１は、実施例１の半導体装置の断面図であり、図２は、実施例１の半導体装置の平面図である。図１は、図２のＡ－Ａにおける断面図である。

【0016】

実施例１の半導体装置２０は、半導体素子が形成されたアクティブ領域２１と、アクティブ領域２１を囲むターミネーション領域２２とを有する。ターミネーション領域２２は、第１導電型（図１ではｎ型）の半導体基板１と、半導体基板１に形成された第２導電型（図１ではｐ型）の複数のガードリング２と、絶縁膜３と、バリアメタル層４と、フィールドプレート５とを有している。

【0017】

図１では、アクティブ領域２１に形成された半導体素子がＩＧＢＴ（Insulated Gate Bipolar Transistor）である場合を例に説明している。したがって、アクティブ領域２１は、半導体基板１で構成されたドリフト層と、主接合層となる第２導電型のボディ層６と、ボディ層６に接して形成されたバリアメタル層４と、バリアメタル層４に接して形成された表面側主電極７と、半導体基板１の裏面側に形成された第１導電型のバッファ層８と、第２導電型のコレクタ層９と、裏面側主電極１０とを有している。なお、バッファ層８は省略される場合もある。また、アクティブ領域２１は、ゲート電極とゲートとゲート絶縁膜とを有するが、図示省略している。図１では、半導体基板１の不純物濃度は低濃度であるため、ｎ－と表記した。図１では、第１導電型をｎ型とし、第２導電型をｐ型としているが、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。

【0018】

なお、半導体素子はＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）でもよく、その場合、第２導電型のコレクタ層９の代わりに第１導電型のドレイン層が形成される。

【0019】

また、半導体素子は、ＩＧＢＴやＭＯＳＦＥＴなどのスイッチング素子の代わりに、ダイオード素子でもよい。その場合、第２導電型のコレクタ層９の代わりに第１導電型のカソード層が形成される。

【0020】

次に、実施例１のターミネーション領域２２の構造の詳細を説明する。

【0021】

ガードリング２は、互いに離間して複数形成されている。

【0022】

絶縁膜３は、半導体基板１とガードリング２とに接し、ガードリング２と重なる位置に開口部を有する。

【0023】

バリアメタル層４は、複数形成されており、互いに離間して配置されているとともに、少なくとも絶縁膜３の開口部内に形成され、ガードリング２に接している。実施例１では、バリアメタル層４は、絶縁膜３の上面にも形成されている。バリアメタル層４は、例えばＴｉ，ＴｉＮ，ＴｉＷ，ＭｏＳｉ_２のうちの何れかにより形成することができる。バリアメタル層４は、フィールドプレート５に含有される金属（例えばＡｌ）がガードリング２を構成する半導体層（例えばＳｉ）に拡散するのを防止する役割を有する。したがって、バリアメタル層４は、絶縁膜３の開口部内において、ガードリング２と重なる領域のすべてに形成されていることが望ましい。

【0024】

フィールドプレート５は、複数形成されており、互いに離間して配置されているとともに、平面視したとき外形がバリアメタル層４の外形よりも外側にあり、バリアメタル層４の上面と絶縁膜３の上面とに接している。フィールドプレート５は、例えばＡｌ，ＡｌＳｉ，ＡｌＣｕ，ＡｌＳｉＣｕのうちの何れかにより形成することができる。実施例１では、バリアメタル層４は、絶縁膜３の上面にも形成されているので、フィールドプレート５は、絶縁膜３の上面においてバリアメタル層４の側面にも接している。

【0025】

以上のような構成により、複数のフィールドプレート５の間隔は、複数のバリアメタル層４の間隔よりも小さくなっている。また、バリアメタル層４の端部は、フィールドプレート５の端部よりも内側に存在するようになっている。そして、バリアメタル層４は、全体がフィールドプレート５によって覆われ、はみ出さない構造になっている。

【0026】

実施例１の半導体装置２０によれば、バリアメタル層４の外形はフィールドプレート５よりも内側になるので、バリアメタル層４をパターニングする際に残渣が残ったとしてもフィールドプレート５よりも外側のバリアメタル層を再度エッチングするなどして残渣を除去することができ、バリアメタル層４の残渣が残るのを抑制できる。

【0027】

バリアメタル層４が残渣として残ると、フィールドプレート５の間が電気的に接続され、各フィールドプレート５に接続されているガードリング２が同電位となり、ターミネーション領域２２で十分な耐圧が確保できないという問題が生じる。これに対して、実施例１の半導体装置２０によれば、バリアメタル層４の外形はフィールドプレート５よりも内側になること、および、バリアメタル層４の残渣が残るのを抑制できることから、この問題が生じるのを抑制できる。

【0028】

次に、実施例１の半導体装置２０の製造方法を説明する。実施例１の半導体装置２０は、バリアメタル層４の成膜後、かつ、フィールドプレート５の成膜前に、バリアメタル層４をエッチングすることで形成することができる。

【0029】

図３から図７は、実施例１の半導体装置の製造方法を説明する断面図である。なお、ここでは表面側についてのみ説明し、裏面側については図示および説明を省略する。

【0030】

はじめに、図３に示すように、半導体基板１に第２導電型の不純物を注入し、ガードリング２とボディ層６とを形成する。その後、絶縁膜３を成膜後、必要な箇所に開口部を形成する。

【0031】

次に、図４に示すように、バリアメタル層４となる金属層をスパッタリングや蒸着により形成する。

【0032】

次に、図５に示すように、ホトレジスト１１を用いてバリアメタル層４をエッチングにより加工する。フィールドプレート５の成膜前にバリアメタル層４をエッチングすることで、バリアメタル層４の残渣が残るのを抑制できるとともに、バリアメタル層４の外形を、フィールドプレート５の外形よりも内側になるように加工することが可能となる。

【0033】

次に、図６に示すように、フィールドプレート５となる金属層をスパッタリングや蒸着により形成する。

【0034】

次に、図７に示すように、ホトレジスト１１を用いてフィールドプレート５をエッチングにより加工する。このとき、平面視したときフィールドプレート５の外形がバリアメタル層４の外形よりも外側にあるように加工する。これにより、複数のフィールドプレート５の間隔は、複数のバリアメタル層４の間隔よりも小さくなる。その後、ホトレジスト１１を除去することで、図１に示す構造を形成することができる。

【0035】

また、図７に示す工程の後、仮にバリアメタル層４をパターニングする際に残渣が残ったとしても、フィールドプレート５のエッチング中またはエッチング後に、バリアメタル層４を再度エッチングするなどして残渣を除去することもできる。これにより、バリアメタル層４の残渣が残るのを抑制できる。

【実施例0036】

実施例２は、実施例１の変形例である。実施例２では、実施例１と異なる点を中心に説明し、重複する説明は省略する。

【0037】

図８は、実施例２の半導体装置の断面図である。

【0038】

実施例２の半導体装置２０のバリアメタル層４は、絶縁膜３の上面には形成されていない点で実施例１とは異なっている。換言すれば、絶縁膜３の開口部内のみに形成されている。製造方法は、バリアメタル層４のパターニングの形状が異なるだけで、実施例１とほぼ同じである。実施例２でも、実施例１と同様の効果を奏することができる。

【0039】

以上、本発明の実施例を説明したが、本発明は実施例に記載された構成に限定されず、本発明の技術的思想の範囲内で種々の変更が可能である。また、各実施例で説明した構成の一部または全部を組み合わせて適用してもよい。