(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024133776
(43)【公開日】2024-10-03
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 27/146 20060101AFI20240926BHJP
H01L 25/07 20060101ALI20240926BHJP
【ＦＩ】
H01L27/146 D
H01L25/08 Y
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023043739
(22)【出願日】2023-03-20
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】坂本 明久
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA09
4M118CA01
4M118EA14
4M118GC07
4M118GD04
4M118HA25
4M118HA30
(57)【要約】
【課題】撮像素子の裏面側に接合された半導体チップを被覆する絶縁膜の平坦化を容易に行う。
【解決手段】本開示の半導体装置は、第１の半導体基板と、第２の半導体基板と、被覆部材とを有する。本開示の半導体装置が有する第２の半導体基板は、その第１の半導体基板に接合されるとともに接合される面とは異なる面に突部を備える。本開示の半導体装置が有する被覆部材は、その第１の半導体基板に接合されたその第２の半導体基板を覆う。
【選択図】図２
【解決手段】本開示の半導体装置は、第１の半導体基板と、第２の半導体基板と、被覆部材とを有する。本開示の半導体装置が有する第２の半導体基板は、その第１の半導体基板に接合されるとともに接合される面とは異なる面に突部を備える。本開示の半導体装置が有する被覆部材は、その第１の半導体基板に接合されたその第２の半導体基板を覆う。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１の半導体基板と、
前記第１の半導体基板に接合されるとともに接合される面とは異なる面に突部を備える第２の半導体基板と、
前記第１の半導体基板に接合された前記第２の半導体基板を覆う被覆部材と
を有する半導体装置。
前記第１の半導体基板に接合されるとともに接合される面とは異なる面に突部を備える第２の半導体基板と、
前記第１の半導体基板に接合された前記第２の半導体基板を覆う被覆部材と
を有する半導体装置。
【請求項2】
前記突部は、前記第２の半導体基板と同じ部材により構成される請求項１に記載の半導体装置。
【請求項3】
前記突部は、前記第２の半導体基板より高い熱伝導率の部材を含んで構成される請求項１に記載の半導体装置。
【請求項4】
前記突部は、前記第２の半導体基板のエッチングを抑制する部材を含んで構成される請求項１に記載の半導体装置。
【請求項5】
前記突部は、炭化シリコン、窒化アルミニウム及び窒化シリコンの何れかを含んで構成される請求項１に記載の半導体装置。
【請求項6】
前記突部は、高さが前記第２の半導体基板の厚さより小さい形状に構成される請求項１に記載の半導体装置。
【請求項7】
前記突部は、前記第２の半導体基板の端部に沿った壁状に構成される請求項１に記載の半導体装置。
【請求項8】
前記第２の半導体基板は、複数の前記突部を備える請求項１に記載の半導体装置。
【請求項9】
前記突部は、自身の高さと隣接する他の前記突部までの距離との比率が０．０１以下の形状に構成される請求項８に記載の半導体装置。
【請求項10】
前記突部は、幅が０．５ｍｍ以下の形状に構成される請求項８に記載の半導体装置。
【請求項11】
複数の前記第２の半導体基板を有する請求項１に記載の半導体装置。
【請求項12】
複数の前記第２の半導体基板は、前記第１の半導体基板に接合される際の接合面からそれぞれの前記突部の先端までの高さが略等しい形状に構成される請求項１１に記載の半導体装置。
【請求項13】
前記第２の半導体基板の前記突部が配置される側の面に接合される第３の半導体基板を更に有する請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
入射光に応じた画像信号を生成する画素が２次元行列状に配置された撮像素子に画像信号を処理するロジック回路を有する半導体チップが積層されて構成された半導体装置が使用されている。このような半導体装置に使用される撮像素子には、半導体基板の裏面側に入射光が照射される裏面照射型の撮像素子が適用される。この撮像素子の表面側に半導体チップの表面側が接合されて積層される。この撮像素子及び半導体チップの接続方法には、それぞれの配線領域に配置された銅（Ｃｕ）のパッド同士が接合されて電気的な接続を得るＣｕ－Ｃｕ接続が使用されている。
【0003】
一方、撮像素子の裏面側には、カラーフィルタや入射光を集光するオンチップレンズを配置する等の工程が必要となる。そこで、撮像素子の表面側に接合された半導体チップの裏面側にシリコンウェハー等の支持基板を接着して天地を反転させ、撮像素子の裏面側の工程を実行することにより生成される半導体装置（固体撮像装置）が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】国際公開第２０１９／０８７７６４号
【発明の概要】
【発明が解決しようとする課題】
【0005】
上記の従来技術では、半導体チップの裏面側に支持基板を接着するための酸化膜が形成される。この酸化膜を平坦化して支持基板を加熱圧着することにより酸化膜を介して半導体チップと支持基板とが接合される。しかしながら、撮像素子より半導体チップの面積が小さいため、撮像素子の裏面側には、半導体チップが配置されない領域が存在する。このため半導体チップを被覆して形成される酸化膜には比較的大きな段差が形成され、平坦化が困難になるという問題がある。
【0006】
そこで、本開示では、撮像素子の裏面側に接合された半導体チップを被覆する絶縁膜の平坦化を容易に行う半導体装置を提案する。
【課題を解決するための手段】
【0007】
本開示に係る半導体装置は、第１の半導体基板と、上記第１の半導体基板に接合されるとともに接合される面とは異なる面に突部を備える第２の半導体基板と、上記第１の半導体基板に接合された上記第２の半導体基板を覆う被覆部材とを有する。
【図面の簡単な説明】
【0008】
【図1】本開示の第１の実施形態に係る半導体装置の構成例を示す図である。
【図2】本開示の第１の実施形態に係る半導体装置の構成例を示す断面図である。
【図3A】従来の技術における被覆部材の構成の一例を表す図である。
【図3B】従来の技術における被覆部材の構成の一例を表す図である。
【図4】本開示の第１の実施形態に係る突部の構成例を示す図である。
【図5】本開示の第１の実施形態に係る突部の形状の一例を示す図である。
【図6A】本開示の第１の実施形態に係る材料膜の段差と突部の形状との関係を示す図である。
【図6B】本開示の第１の実施形態に係る材料膜の研磨レートと突部の形状との関係を示す図である。
【図7A】本開示の第１の実施形態に係る半導体チップの製造方法の一例を示す図である。
【図7B】本開示の第１の実施形態に係る半導体チップの製造方法の一例を示す図である。
【図7C】本開示の第１の実施形態に係る半導体チップの製造方法の一例を示す図である。
【図7D】本開示の第１の実施形態に係る半導体チップの製造方法の一例を示す図である。
【図7E】本開示の第１の実施形態に係る半導体チップの製造方法の一例を示す図である。
【図8A】本開示の第１の実施形態に係る半導体装置の製造方法の一例を示す図である。
【図8B】本開示の第１の実施形態に係る半導体装置の製造方法の一例を示す図である。
【図8C】本開示の第１の実施形態に係る半導体装置の製造方法の一例を示す図である。
【図8D】本開示の第１の実施形態に係る半導体装置の製造方法の一例を示す図である。
【図8E】本開示の第１の実施形態に係る半導体装置の製造方法の一例を示す図である。
【図8F】本開示の第１の実施形態に係る半導体装置の製造方法の一例を示す図である。
【図8G】本開示の第１の実施形態に係る半導体装置の製造方法の一例を示す図である。
【図8H】本開示の第１の実施形態に係る半導体装置の製造方法の一例を示す図である。
【図9A】本開示の第１の実施形態に係る突部の他の構成例を示す図である。
【図9B】本開示の第１の実施形態に係る突部の他の構成例を示す図である。
【図10A】本開示の第２の実施形態に係る突部の構成例を示す図である。
【図10B】本開示の第２の実施形態に係る突部の構成例を示す図である。
【図11A】本開示の第２の実施形態に係る半導体チップの製造方法の一例を示す図である。
【図11B】本開示の第２の実施形態に係る半導体チップの製造方法の一例を示す図である。
【図11C】本開示の第２の実施形態に係る半導体チップの製造方法の一例を示す図である。
【図12A】本開示の第２の実施形態に係る突部の他の構成例を示す図である。
【図12B】本開示の第２の実施形態に係る突部の他の構成例を示す図である。
【図13】本開示の第３の実施形態に係る突部の構成例を示す図である。
【図14A】本開示の第３の実施形態に係る半導体チップの製造方法の一例を示す図である。
【図14B】本開示の第３の実施形態に係る半導体チップの製造方法の一例を示す図である。
【図15】本開示の第４の実施形態に係る半導体装置の構成例を示す図である。
【図16】本開示の第４の実施形態に係る半導体装置の他の構成例を示す図である。
【図17】本開示の第４の実施形態に係る半導体装置の他の構成例を示す図である。
【図18】本開示の第４の実施形態に係る半導体装置の他の構成例を示す図である。
【発明を実施するための形態】
【0009】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
【0010】
（１．第１の実施形態）
［半導体装置の構成］
図１は、本開示の第１の実施形態に係る半導体装置の構成例を示す図である。同図は、半導体装置１０の構成例を表す図である。同図の半導体装置１０は、被写体の撮像を行って画像信号を生成する撮像素子１００の表面側に半導体チップ２０及び２１が積層され、第３の半導体基板３５０が更に積層されて構成される例を表したものである。この第３の半導体基板３５０は、前述の支持基板に該当する。同図の点線が第３の半導体基板３５０の形状を表す。半導体チップ２０には、例えば、撮像素子１００により生成された画像信号を処理する回路を備える半導体チップが該当する。また、半導体チップ２１には、例えば、ＡＩ（Artificial Intelligence）処理を行う回路を備える半導体チップが該当する。この半導体チップ２０等を撮像素子１００に積層することにより、半導体装置１０を小型化することができる。なお、同図の撮像素子１００は、第１の半導体基板１１０を備える。
［半導体装置の構成］
図１は、本開示の第１の実施形態に係る半導体装置の構成例を示す図である。同図は、半導体装置１０の構成例を表す図である。同図の半導体装置１０は、被写体の撮像を行って画像信号を生成する撮像素子１００の表面側に半導体チップ２０及び２１が積層され、第３の半導体基板３５０が更に積層されて構成される例を表したものである。この第３の半導体基板３５０は、前述の支持基板に該当する。同図の点線が第３の半導体基板３５０の形状を表す。半導体チップ２０には、例えば、撮像素子１００により生成された画像信号を処理する回路を備える半導体チップが該当する。また、半導体チップ２１には、例えば、ＡＩ（Artificial Intelligence）処理を行う回路を備える半導体チップが該当する。この半導体チップ２０等を撮像素子１００に積層することにより、半導体装置１０を小型化することができる。なお、同図の撮像素子１００は、第１の半導体基板１１０を備える。
【0011】
［半導体装置の断面の構成］
図２は、本開示の第１の実施形態に係る半導体装置の構成例を示す断面図である。同図は、半導体装置１０の構成例を表す模式断面図である。同図の半導体装置１０は、撮像素子１００と、半導体チップ２０と、被覆部材３３０と、第３の半導体基板３５０とを備える。
図２は、本開示の第１の実施形態に係る半導体装置の構成例を示す断面図である。同図は、半導体装置１０の構成例を表す模式断面図である。同図の半導体装置１０は、撮像素子１００と、半導体チップ２０と、被覆部材３３０と、第３の半導体基板３５０とを備える。
【0012】
撮像素子１００は、第１の半導体基板１１０と、配線領域１２０と、カラーフィルタ１９１と、オンチップレンズ１９２とを備える。
【0013】
第１の半導体基板１１０は、入射光の光電変換を行う光電変換部を有する複数の画素が配置される半導体の基板である。第１の半導体基板は、例えば、シリコン（Ｓｉ）により構成することができる。
【0014】
配線領域１２０は、第１の半導体基板１１０の表面側に形成されて配線が配置される領域である。配線領域１２０は、絶縁層１２１及び配線１２２を備える。配線１２２は、電気信号を伝達する導体である。この配線１２２は、銅（Ｃｕ）やタングステン（Ｗ）により構成することができる。絶縁層１２１は、配線１２２等を絶縁するものである。この絶縁層１２１は、例えば、ＳｉＯ２により構成することができる。また、絶縁層１２１は、後述する第２の半導体基板２１０の配線領域２２０の絶縁層２２１と接合させるための酸化膜接合層を構成する。絶縁層１２１の表面には、パッド１２５が配置される。このパッド１２５は、絶縁層１２１に埋め込まれる形状の電極である。パッド１２５は、Ｃｕにより構成することができる。パッド１２５は、第２の半導体基板２１０の配線領域２２０のパッド２２５と接合されるパッドである。
【0015】
カラーフィルタ１９１は、入射光のうちの所定の波長の光を透過する光学的なフィルタである。また、オンチップレンズ１９２は、入射光を集光するレンズである。
【0016】
半導体チップ２０は、第２の半導体基板２１０と、配線領域２２０と、突部２５０とを備える。
【0017】
第２の半導体基板２１０は、撮像素子１００により生成された画像信号を処理する回路が配置される半導体の基板である。この第２の半導体基板２１０は、例えば、Ｓｉにより構成することができる。
【0018】
配線領域２２０は、第２の半導体基板２１０の表面側に形成され、配線２２２及び絶縁層２２１を備える。絶縁層２２１は、絶縁層１２１と同様に、ＳｉＯ２により構成することができる。また、配線領域２２０には、絶縁層２２１の表面に埋め込まれる形状のパッド２２５が配置される。撮像素子１００に半導体チップ２０が接合される際、絶縁層１２１及び２２１が接着されて接合される。この際、パッド１２５及び２２５が接合され、撮像素子１００及び半導体チップ２０の間の信号の伝達の用に供される。このような接続方法は、Ｃｕ－Ｃｕ接続と称される。
【0019】
突部２５０は、第２の半導体基板２１０の裏面側に配置される突出する領域である。この突部２５０は、後述する被覆部材３３０が半導体チップ２０の裏面側に配置される際に形成される段差を緩和するものである。同図は、複数の突部２５０が配置される例を表したものである。
【0020】
同図の突部２５０は、第２の半導体基板２１０より高い熱伝導率の部材により構成することができる。具体的には、突部２５０は、炭化シリコン（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）及び窒化シリコン（ＳｉＮ）により構成することができる。
【0021】
また、同図の突部２５０は、被覆部材３３０をドライエッチングする際の第２の半導体基板２１０のエッチングを抑制する部材により構成することもできる。この第２の半導体基板２１０のエッチングを抑制する部材は、エッチングストッパとも称される。具体的には、突部２５０は、酸化アルミニウム（Ａｌ２Ｏ３）、ＳｉＣ、ＡｌＮ及びＳｉＮにより構成することができる。
【0022】
被覆部材３３０は、半導体チップ２０の裏面側を被覆するものである。同図の被覆部材３３０は、第２の半導体基板２１０の裏側の表面及び側面並びに第１の半導体基板１１０の表面側の配線領域１２０を更に被覆する。この被覆部材３３０は、例えば、ＳｉＯ２、ＳｉＯＮ、ＳｉＣＨＯ、ＳｉＮ及びＳＯＧ（Spin on Glass）等の無機材料やシリコン樹脂、シロキサン樹脂及びポリイミド樹脂等の有機材料により構成することができる。
【0023】
第３の半導体基板３５０は、半導体チップ２０の裏面側に積層されて、撮像素子１００及び半導体チップ２０を支持する基板である。この第３の半導体基板３５０には、シリコンのウェハー等を適用することができる。同図の第３の半導体基板３５０は、被覆部材３３０を介して半導体チップ２０裏面側に接合される。
【0024】
図３Ａ及び３Ｂは、従来の技術における被覆部材の構成の一例を表す図である。同図は、半導体基板４００に複数の第２の半導体基板２１０が接合された状態において被覆部材３３０の材料膜４０１がＣＶＤ（Chemical Vapor Deposition）等により成膜された状態を表す。同図に表したように材料膜４０１の表面には、大きな段差が形成される。次に、ＣＭＰ（Chemical Mechanical Polishing）等により材料膜４０１の表面を研削し、材料膜４０１の表面を平坦化して第３の半導体基板３５０を接合させる。
【0025】
図３Ｂは、平坦化後の被覆部材３３０を表したものである。同図は、段差部分のため平坦化ができず、第２の半導体基板２１０の近傍に盛り上がりを生じる場合の例を表したものである。被覆部材３３０の平坦化が十分でない場合、第３の半導体基板３５０の接合強度が低下することとなる。このように、第２の半導体基板２１０により形成される段差のため、被覆部材３３０の平坦化は困難となる。
【0026】
［突部の構成］
図４は、本開示の第１の実施形態に係る突部の構成例を示す図である。同図は、突部２５０の構成例を表す平面図である。同図は、半導体チップ２０の第２の半導体基板２１０の裏面に配置される突部２５０の構成例を表したものである。同図の突部２５０は、平面視において矩形の形状に構成される例を表したものである。また、同図は、突部２５０が３行３列に配置される例を表したものである。
図４は、本開示の第１の実施形態に係る突部の構成例を示す図である。同図は、突部２５０の構成例を表す平面図である。同図は、半導体チップ２０の第２の半導体基板２１０の裏面に配置される突部２５０の構成例を表したものである。同図の突部２５０は、平面視において矩形の形状に構成される例を表したものである。また、同図は、突部２５０が３行３列に配置される例を表したものである。
【0027】
［突部の形状］
図５は、本開示の第１の実施形態に係る突部の形状の一例を示す図である。同図は、第１の半導体基板１１０に接合された第２の半導体基板２１０に被覆部材３３０の材料膜４０１が配置された状態を表す。同図の、「ａ」は、第２の半導体基板２１０の接合面からの高さ、すなわち配線領域１２０を含む第２の半導体基板２１０の厚さを表す。また、「ｂ」は、突部２５０の高さを表す。また、「ｃ」は突部２５０の幅を表す。また、「ｄ」は、隣接する突部２５０までの距離を表す。また、「Δｈ」は、突部２５０の近傍の材料膜４０１の段差を表す。
図５は、本開示の第１の実施形態に係る突部の形状の一例を示す図である。同図は、第１の半導体基板１１０に接合された第２の半導体基板２１０に被覆部材３３０の材料膜４０１が配置された状態を表す。同図の、「ａ」は、第２の半導体基板２１０の接合面からの高さ、すなわち配線領域１２０を含む第２の半導体基板２１０の厚さを表す。また、「ｂ」は、突部２５０の高さを表す。また、「ｃ」は突部２５０の幅を表す。また、「ｄ」は、隣接する突部２５０までの距離を表す。また、「Δｈ」は、突部２５０の近傍の材料膜４０１の段差を表す。
【0028】
同図に表したように、第２の半導体基板２１０の表面側に複数の突部２５０を配置することにより、突部２５０の間の材料膜４０１を薄くすることができる。これは、材料膜４０１をＣＶＤ等により成膜する際の段差被覆性（ステップカバレッジ）が低下するためである。なお、突部２５０は、高さ（ｂ）が第２の半導体基板２１０の接合面からの高さ（ａ）より小さい形状に構成することができる。
【0029】
図６Ａは、本開示の第１の実施形態に係る材料膜の段差と突部の形状との関係を示す図である。同図は、図５の（Δｈ）と突部２５０高さ及び隣接する突部２５０までの距離の比率（ｂ／ｄ）との関係を表すグラフである。同図の横軸は、比率（ｂ／ｄ）を表す。また、同時の縦軸は、図５の段差（Δｈ）を表す。単位は、［μｍ］である。同図に表したように、比率（ｂ／ｄ）が０．０１より小さい領域において、段差（Δｈ）を縮小することができる。
【0030】
図６Ｂは、本開示の第１の実施形態に係る材料膜の研磨レートと突部の形状との関係を示す図である。同図は、ＣＭＰにおける材料膜４０１の研磨レート及び図５の突部２５０の幅（ｃ）との関係を表すグラフである。同図の横軸は、幅（ｃ）を表す。単位は、［μｍ］である。また、同時の縦軸は、研磨レートを表す。単位は、［ｎｍ／ｓ］である。同図に表したように、突部２５０の幅（ｃ）が５００μｍを超える場合には、研磨レートが低下する。このため、突部２５０の幅（ｃ）は、５００μｍ以下にすると好適である。
【0031】
［半導体チップの製造方法］
図７Ａ－７Ｅは、本開示の第１の実施形態に係る半導体チップの製造方法の一例を示す図である。同図は、半導体チップ２０の製造工程の一例を表す図である。まず、第２の半導体基板２１０の元基板である半導体基板４０３に絶縁層２２１を配置する（図７Ａ）。次に、半導体基板４０３の裏面側を研削して薄肉化する（図７Ｂ）。次に、半導体基板４０３の裏面側に突部２５０の材料膜４０４を配置する（図７Ｃ）。次に、材料膜４０４のエッチングを行って突部２５０を形成する（図７Ｄ）。次に、半導体基板４０３をダイシングして個片化する（図７Ｅ）。これにより、半導体チップ２０を形成することができる。
図７Ａ－７Ｅは、本開示の第１の実施形態に係る半導体チップの製造方法の一例を示す図である。同図は、半導体チップ２０の製造工程の一例を表す図である。まず、第２の半導体基板２１０の元基板である半導体基板４０３に絶縁層２２１を配置する（図７Ａ）。次に、半導体基板４０３の裏面側を研削して薄肉化する（図７Ｂ）。次に、半導体基板４０３の裏面側に突部２５０の材料膜４０４を配置する（図７Ｃ）。次に、材料膜４０４のエッチングを行って突部２５０を形成する（図７Ｄ）。次に、半導体基板４０３をダイシングして個片化する（図７Ｅ）。これにより、半導体チップ２０を形成することができる。
【0032】
［半導体装置の製造方法］
図８Ａ－８Ｈは、本開示の第１の実施形態に係る半導体装置の製造方法の一例を示す図である。同図は、半導体装置１０の製造工程の一例を表す図である。まず、第１の半導体基板１１０の元基板である半導体基板４００に絶縁層１２１を形成する（図８Ａ）。次に、半導体チップ２０を配置する（図８Ｂ）。次に被覆部材３３０の材料膜４０１を配置する（図８Ｃ）。次に、材料膜４０１を研削して平坦化する（図８Ｄ）。次に、半導体基板４００の天地を反転させて第３の半導体基板３５０に接合する（図８Ｅ）。次に、半導体基板４００を研削して薄肉化する（図８Ｆ）。次に半導体基板４００の裏面側にカラーフィルタ１９１及びオンチップレンズ１９２を配置する（図８Ｇ）。次に、半導体基板４００及び第３の半導体基板３５０をダイシングして個片化する（図８Ｈ）。これにより、半導体装置１０を製造することができる。
図８Ａ－８Ｈは、本開示の第１の実施形態に係る半導体装置の製造方法の一例を示す図である。同図は、半導体装置１０の製造工程の一例を表す図である。まず、第１の半導体基板１１０の元基板である半導体基板４００に絶縁層１２１を形成する（図８Ａ）。次に、半導体チップ２０を配置する（図８Ｂ）。次に被覆部材３３０の材料膜４０１を配置する（図８Ｃ）。次に、材料膜４０１を研削して平坦化する（図８Ｄ）。次に、半導体基板４００の天地を反転させて第３の半導体基板３５０に接合する（図８Ｅ）。次に、半導体基板４００を研削して薄肉化する（図８Ｆ）。次に半導体基板４００の裏面側にカラーフィルタ１９１及びオンチップレンズ１９２を配置する（図８Ｇ）。次に、半導体基板４００及び第３の半導体基板３５０をダイシングして個片化する（図８Ｈ）。これにより、半導体装置１０を製造することができる。
【0033】
［突部の他の構成］
図９Ａ及び９Ｂは、本開示の第１の実施形態に係る突部の他の構成例を示す図である。図９Ａは、図４と同様に、突部２５０の構成例を表す平面図である。同図の突部２５０は、第２の半導体基板２１０の端部に沿った壁状に構成される点で、図４の突部２５０と異なる。
図９Ａ及び９Ｂは、本開示の第１の実施形態に係る突部の他の構成例を示す図である。図９Ａは、図４と同様に、突部２５０の構成例を表す平面図である。同図の突部２５０は、第２の半導体基板２１０の端部に沿った壁状に構成される点で、図４の突部２５０と異なる。
【0034】
図９Ｂは、突部２５０の構成例を表す模式断面図である。同図には、第１の半導体基板１１０、被覆部材３３０及び第３の半導体基板３５０を更に記載した。
【0035】
このように、本開示の第１の実施形態の半導体装置１０は、第１の半導体基板１１０の表面側に自身の表面側が接合されて積層される第２の半導体基板２１０の裏面側に突部を形成する。これにより、第２の半導体基板２１０の裏面を覆う形状に配置される被覆部材３３０の段差を緩和することができる。このため、被覆部材３３０を平坦化するための研削を容易に行うことができる。
【0036】
（２．第２の実施形態）
上述の第１の実施形態の半導体装置１０は、第２の半導体基板２１０より高い熱伝導率の部材や被覆部材３３０をドライエッチングする際の第２の半導体基板２１０のエッチングを抑制する部材により構成される突部２５０を備えていた。これに対し、本開示の第２の実施形態の半導体装置１０は、第２の半導体基板２１０と同じ部材により構成される突部２５０を備える点で、上述の第１の実施形態と異なる。
上述の第１の実施形態の半導体装置１０は、第２の半導体基板２１０より高い熱伝導率の部材や被覆部材３３０をドライエッチングする際の第２の半導体基板２１０のエッチングを抑制する部材により構成される突部２５０を備えていた。これに対し、本開示の第２の実施形態の半導体装置１０は、第２の半導体基板２１０と同じ部材により構成される突部２５０を備える点で、上述の第１の実施形態と異なる。
【0037】
［突部の構成］
図１０Ａ及び１０Ｂは、本開示の第２の実施形態に係る突部の構成例を示す図である。図１０Ａは、図４と同様に、突部２５０の構成例を表す平面図である。同図の突部２５０は、半導体チップ２０の第２の半導体基板２１０と同じ部材により構成される点で、図４の突部２５０と異なる。
図１０Ａ及び１０Ｂは、本開示の第２の実施形態に係る突部の構成例を示す図である。図１０Ａは、図４と同様に、突部２５０の構成例を表す平面図である。同図の突部２５０は、半導体チップ２０の第２の半導体基板２１０と同じ部材により構成される点で、図４の突部２５０と異なる。
【0038】
図１０Ｂは、図９Ｂと同様に突部２５０の構成例を表す模式断面図である。同図には、第１の半導体基板１１０、被覆部材３３０及び第３の半導体基板３５０を更に記載した。同図の突部２５０は、第２の半導体基板２１０の一部により構成される例を表したものである。
【0039】
［半導体チップの製造方法］
図１１Ａ－１１Ｃは、本開示の第２の実施形態に係る半導体チップの製造方法の一例を示す図である。同図は、図７Ａ－７Ｅと同様に、半導体チップ２０の製造工程の一例を表す図である。まず、図７Ａと同様に、第２の半導体基板２１０の元基板である半導体基板４０３に絶縁層２２１を配置する（図１１Ａ）。次に、半導体基板４０３の裏面側の一部を研削して突部２５０を形成する（図１１Ｂ）。これは、例えば、半導体基板４００の裏面側にダイシングスリットを形成することにより行うことができる。次に、半導体基板４０３をダイシングして個片化する（図１１Ｃ）。これにより、半導体チップ２０を形成することができる。
図１１Ａ－１１Ｃは、本開示の第２の実施形態に係る半導体チップの製造方法の一例を示す図である。同図は、図７Ａ－７Ｅと同様に、半導体チップ２０の製造工程の一例を表す図である。まず、図７Ａと同様に、第２の半導体基板２１０の元基板である半導体基板４０３に絶縁層２２１を配置する（図１１Ａ）。次に、半導体基板４０３の裏面側の一部を研削して突部２５０を形成する（図１１Ｂ）。これは、例えば、半導体基板４００の裏面側にダイシングスリットを形成することにより行うことができる。次に、半導体基板４０３をダイシングして個片化する（図１１Ｃ）。これにより、半導体チップ２０を形成することができる。
【0040】
［突部の他の構成］
図１２Ａ及び１２Ｂは、本開示の第２の実施形態に係る突部の他の構成例を示す図である。図１２Ａは、図９Ａと同様に、突部２５０の構成例を表す平面図である。また、図１２Ｂは、図９Ｂと同様に、突部２５０の構成例を表す模式断面図である。同図の突部２５０は、第２の半導体基板２１０の一部により構成される点で、図１２Ａ及び１２Ｂの突部２５０と異なる。
図１２Ａ及び１２Ｂは、本開示の第２の実施形態に係る突部の他の構成例を示す図である。図１２Ａは、図９Ａと同様に、突部２５０の構成例を表す平面図である。また、図１２Ｂは、図９Ｂと同様に、突部２５０の構成例を表す模式断面図である。同図の突部２５０は、第２の半導体基板２１０の一部により構成される点で、図１２Ａ及び１２Ｂの突部２５０と異なる。
【0041】
これ以外の半導体装置１０の構成は本開示の第１の実施形態における半導体装置１０の構成と同様であるため、説明を省略する。
【0042】
このように、本開示の第２の実施形態の半導体装置１０は、第２の半導体基板２１０と同じ部材により構成される突部２５０を備える。これにより、突部２５０の製造工程を簡略化することができる。
【0043】
（３．第３の実施形態）
上述の第２の実施形態の半導体装置１０は、第２の半導体基板２１０と同じ部材により構成される突部２５０を備えていた。これに対し、本開示の第３の実施形態の半導体装置１０は、第２の半導体基板２１０より高い熱伝導率の部材やドライエッチングの際の第２の半導体基板２１０のエッチングを抑制する部材を含む突部２５０を備える点で、上述の第２の実施形態と異なる。
上述の第２の実施形態の半導体装置１０は、第２の半導体基板２１０と同じ部材により構成される突部２５０を備えていた。これに対し、本開示の第３の実施形態の半導体装置１０は、第２の半導体基板２１０より高い熱伝導率の部材やドライエッチングの際の第２の半導体基板２１０のエッチングを抑制する部材を含む突部２５０を備える点で、上述の第２の実施形態と異なる。
【0044】
［突部の構成］
図１３は、本開示の第３の実施形態に係る突部の構成例を示す図である。同図は、１０Ｂと同様に、突部２５０の構成例を表す模式断面である。同図は、１０Ｂと同様に、突部２５０の構成例を表したものである。同図の突部２５０は、第２の半導体基板２１０の一部により構成される突部２５０の表面に第２の半導体基板２１０より高い熱伝導率の部材により構成される被覆膜２５５が配置される例を表したものである。なお、被覆膜２５５は、第２の半導体基板２１０のエッチングを抑制する部材により構成することもできる。また、これらの部材が積層されて構成された被覆膜２５５を使用することもできる。
図１３は、本開示の第３の実施形態に係る突部の構成例を示す図である。同図は、１０Ｂと同様に、突部２５０の構成例を表す模式断面である。同図は、１０Ｂと同様に、突部２５０の構成例を表したものである。同図の突部２５０は、第２の半導体基板２１０の一部により構成される突部２５０の表面に第２の半導体基板２１０より高い熱伝導率の部材により構成される被覆膜２５５が配置される例を表したものである。なお、被覆膜２５５は、第２の半導体基板２１０のエッチングを抑制する部材により構成することもできる。また、これらの部材が積層されて構成された被覆膜２５５を使用することもできる。
【0045】
［半導体チップの製造方法］
図１４Ａ及び１４Ｂは、本開示の第３の実施形態に係る半導体チップの製造方法の一例を示す図である。同図は、図１１Ａ－１１Ｃと同様に、半導体チップ２０の製造工程の一例を表す図である。まず、図１１Ａ及び１１Ｂの工程を実行する。次に、半導体基板４０３の裏面側に被覆２５５の材料膜４０５を配置する（図１４Ａ）。次に、半導体基板４０３をダイシングして個片化する（図１４Ｂ）。これにより、半導体チップ２０を形成することができる。
図１４Ａ及び１４Ｂは、本開示の第３の実施形態に係る半導体チップの製造方法の一例を示す図である。同図は、図１１Ａ－１１Ｃと同様に、半導体チップ２０の製造工程の一例を表す図である。まず、図１１Ａ及び１１Ｂの工程を実行する。次に、半導体基板４０３の裏面側に被覆２５５の材料膜４０５を配置する（図１４Ａ）。次に、半導体基板４０３をダイシングして個片化する（図１４Ｂ）。これにより、半導体チップ２０を形成することができる。
【0046】
これ以外の半導体装置１０の構成は本開示の第２の実施形態における半導体装置１０の構成と同様であるため、説明を省略する。
【0047】
このように、本開示の第３の実施形態の半導体装置１０は、第２の半導体基板２１０と同じ部材及び高熱伝導率部材の被覆膜２５５により構成される突部２５０を備える。
【0048】
（４．第４の実施形態）
半導体装置１０のバリエーションについて説明する。
半導体装置１０のバリエーションについて説明する。
【0049】
［半導体装置の構成］
図１５は、本開示の第４の実施形態に係る半導体装置の構成例を示す図である。同図は、図１０Ｂと同様に、半導体装置１０の構成例を表す模式断面図である。同図の半導体装置１０は、複数の半導体チップ（半導体チップ２０及び２１）を備える場合の例を表したものである。
図１５は、本開示の第４の実施形態に係る半導体装置の構成例を示す図である。同図は、図１０Ｂと同様に、半導体装置１０の構成例を表す模式断面図である。同図の半導体装置１０は、複数の半導体チップ（半導体チップ２０及び２１）を備える場合の例を表したものである。
【0050】
［半導体装置の他の構成］
図１６は、本開示の第４の実施形態に係る半導体装置の他の構成例を示す図である。同図は、図１５と同様に、半導体装置１０の構成例を表す模式断面図である。同図の半導体装置１０は、メモリチップ３００を更に備える場合の例を表したものである。
図１６は、本開示の第４の実施形態に係る半導体装置の他の構成例を示す図である。同図は、図１５と同様に、半導体装置１０の構成例を表す模式断面図である。同図の半導体装置１０は、メモリチップ３００を更に備える場合の例を表したものである。
【0051】
メモリチップ３００は、半導体メモリ素子が配置される半導体チップである。同図のメモリチップ３００は、撮像素子１００と同じサイズに構成される例を表したものである。メモリチップ３００は、第４の半導体基板３１０と、配線領域３２０とを備える。また、メモリチップ３００は、撮像素子１００の表面側に接合される。このメモリチップ３００の表面側の配線領域３２０に半導体チップ２０及び２１が接合される。
【0052】
図１７は、本開示の第４の実施形態に係る半導体装置の他の構成例を示す図である。同図は、図１６と同様に、半導体装置１０の構成例を表す模式断面図である。同図の半導体装置１０は、半導体チップ２０の第２の半導体基板２１０と半導体チップ２１の第２の半導体基板２３０との厚さが異なる点で、図１６の半導体装置１０と異なる。
【0053】
同図に表したように、半導体チップ２０の突部２５０及び半導体チップ２１の突部２５１の高さを調整して接合面から突部の端部までの高さを揃えることができる。これにより、被覆部材３３０の段差の増加を防ぐことができる。
【0054】
図１８は、本開示の第４の実施形態に係る半導体装置の他の構成例を示す図である。同図は、図１６と同様に、半導体装置１０の構成例を表す模式断面図である。同図の半導体装置１０は、チップ２３を更に備える点で、図１６の半導体装置１０と異なる。
【0055】
チップ２３は、第２の半導体基板２１０より高い熱伝導率の部材により構成されるチップである。このチップ２３は、撮像素子１００及びメモリチップ３００の放熱経路を構成するものである。なお、同図の半導体チップ２２は、突部２５１に被覆膜２５５が配置される例を表したものである。これらチップ２３及び半導体チップ２２により半導体装置１０の放熱能力を向上させることができる。
【0056】
また、チップ２３を空き領域に配置することにより、被覆部材３３０の段差を更に縮小することができる。
【0057】
これ以外の半導体装置１０の構成は本開示の第１の実施形態における半導体装置１０の構成と同様であるため、説明を省略する。
【0058】
以上、本開示の各実施形態について説明したが、本開示の技術的範囲は、上述の各実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
【0059】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0060】
なお、本技術は以下のような構成も取ることができる。
（１）
第１の半導体基板と、
前記第１の半導体基板に接合されるとともに接合される面とは異なる面に突部を備える第２の半導体基板と、
前記第１の半導体基板に接合された前記第２の半導体基板を覆う被覆部材と
を有する半導体装置。
（２）
前記突部は、前記第２の半導体基板と同じ部材により構成される前記（１）に記載の半導体装置。
（３）
前記突部は、前記第２の半導体基板より高い熱伝導率の部材を含んで構成される前記（１）に記載の半導体装置。
（４）
前記突部は、前記第２の半導体基板のエッチングを抑制する部材を含んで構成される前記（１）に記載の半導体装置。
（５）
前記突部は、炭化シリコン、窒化アルミニウム及び窒化シリコンの何れかを含んで構成される前記（１）に記載の半導体装置。
（６）
前記突部は、高さが前記第２の半導体基板の厚さより小さい形状に構成される前記（１）から（５）の何れかに記載の半導体装置。
（７）
前記突部は、前記第２の半導体基板の端部に沿った壁状に構成される前記（１）から（６）の何れかに記載の半導体装置。
（８）
前記第２の半導体基板は、複数の前記突部を備える前記（１）から（５）の何れかに記載の半導体装置。
（９）
前記突部は、自身の高さと隣接する他の前記突部までの距離との比率が０．０１以下の形状に構成される前記（８）に記載の半導体装置。
（１０）
前記突部は、幅が０．５ｍｍ以下の形状に構成される前記（８）に記載の半導体装置。
（１１）
複数の前記第２の半導体基板を有する前記（１）から（１０）の何れかに記載の半導体装置。
（１２）
複数の前記第２の半導体基板は、前記第１の半導体基板に接合される際の接合面からそれぞれの前記突部の先端までの高さが略等しい形状に構成される前記（１１）に記載の半導体装置。
（１３）
前記第２の半導体基板の前記突部が配置される側の面に接合される第３の半導体基板を更に有する前記（１）から（１２）の何れかに記載の半導体装置。
（１）
第１の半導体基板と、
前記第１の半導体基板に接合されるとともに接合される面とは異なる面に突部を備える第２の半導体基板と、
前記第１の半導体基板に接合された前記第２の半導体基板を覆う被覆部材と
を有する半導体装置。
（２）
前記突部は、前記第２の半導体基板と同じ部材により構成される前記（１）に記載の半導体装置。
（３）
前記突部は、前記第２の半導体基板より高い熱伝導率の部材を含んで構成される前記（１）に記載の半導体装置。
（４）
前記突部は、前記第２の半導体基板のエッチングを抑制する部材を含んで構成される前記（１）に記載の半導体装置。
（５）
前記突部は、炭化シリコン、窒化アルミニウム及び窒化シリコンの何れかを含んで構成される前記（１）に記載の半導体装置。
（６）
前記突部は、高さが前記第２の半導体基板の厚さより小さい形状に構成される前記（１）から（５）の何れかに記載の半導体装置。
（７）
前記突部は、前記第２の半導体基板の端部に沿った壁状に構成される前記（１）から（６）の何れかに記載の半導体装置。
（８）
前記第２の半導体基板は、複数の前記突部を備える前記（１）から（５）の何れかに記載の半導体装置。
（９）
前記突部は、自身の高さと隣接する他の前記突部までの距離との比率が０．０１以下の形状に構成される前記（８）に記載の半導体装置。
（１０）
前記突部は、幅が０．５ｍｍ以下の形状に構成される前記（８）に記載の半導体装置。
（１１）
複数の前記第２の半導体基板を有する前記（１）から（１０）の何れかに記載の半導体装置。
（１２）
複数の前記第２の半導体基板は、前記第１の半導体基板に接合される際の接合面からそれぞれの前記突部の先端までの高さが略等しい形状に構成される前記（１１）に記載の半導体装置。
（１３）
前記第２の半導体基板の前記突部が配置される側の面に接合される第３の半導体基板を更に有する前記（１）から（１２）の何れかに記載の半導体装置。
【符号の説明】
【0061】
１０ 半導体装置
２０～２２ 半導体チップ
２３ チップ
１００ 撮像素子
１１０ 第１の半導体基板
２１０、２３０ 第２の半導体基板
２５０、２５１ 突部
２５５ 被覆膜
３００ メモリチップ
３１０ 第４の半導体基板
３３０ 被覆部材
３５０ 第３の半導体基板
２０～２２ 半導体チップ
２３ チップ
１００ 撮像素子
１１０ 第１の半導体基板
２１０、２３０ 第２の半導体基板
２５０、２５１ 突部
２５５ 被覆膜
３００ メモリチップ
３１０ 第４の半導体基板
３３０ 被覆部材
３５０ 第３の半導体基板
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図8H】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図13】
【図14A】
【図14B】
【図15】
【図16】
【図17】
【図18】