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特開2024-133828半導体記憶装置および半導体記憶装置の製造方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024133828

(43)【公開日】2024-10-03

(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法

(51)【国際特許分類】

H10B 43/27 20230101AFI20240926BHJP

H01L 21/336 20060101ALI20240926BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023043809

(22)【出願日】2023-03-20

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】北本克征

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP23

5F083EP33

5F083EP34

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083GA10

5F083GA27

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA16

5F083LA21

5F083MA06

5F083MA16

5F083MA19

5F083PR07

5F083PR40

5F083ZA01

5F083ZA28

5F101BA45

5F101BB05

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE02

5F101BE05

5F101BE06

5F101BH21

(57)【要約】

【課題】コンタクトとピラーとの接触によるコンタクトの形成不良を抑制すること。
【解決手段】実施形態の半導体記憶装置は、複数の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、複数の導電層が階段状に加工された階段部を有する積層体と、階段部から外れた積層体内を、積層体の積層方向に延びる第１のピラーと、階段部を積層方向に延びる第２のピラーと、を備え、第１及び第２のピラーは、積層方向に延びる半導体層と、半導体層の側壁を覆う第２の絶縁層と、第２の絶縁層の側壁を覆う第３の絶縁層と、第２及び第３の絶縁層とは異種の材料を含み、第２及び第３の絶縁層の間に介在される第４の絶縁層と、をそれぞれ含み、第２のピラーは、少なくとも一部において第１のピラーの第３の絶縁層よりも厚い第３の絶縁層を含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

複数の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の導電層が階段状に加工された階段部を有する積層体と、
前記階段部から外れた前記積層体内を、前記積層体の積層方向に延びる第１のピラーと、
前記階段部を前記積層方向に延びる第２のピラーと、を備え、
前記第１及び第２のピラーは、
前記積層方向に延びる半導体層と、
前記半導体層の側壁を覆う第２の絶縁層と、
前記第２の絶縁層の側壁を覆う第３の絶縁層と、
前記第２及び第３の絶縁層とは異種の材料を含み、前記第２及び第３の絶縁層の間に介在される第４の絶縁層と、をそれぞれ含み、
前記第２のピラーは、
少なくとも一部において前記第１のピラーの前記第３の絶縁層よりも厚い前記第３の絶縁層を含む、
半導体記憶装置。

【請求項2】

前記複数の導電層のうち、前記積層体の最上層の導電層、または前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記積層方向と交差する第１の方向に前記積層体内を延び、前記最上層の導電層を含む１つ以上の導電層を前記積層方向と前記第１の方向とに交差する第２の方向に選択的に分離する分離層と、
前記１つ以上の導電層が階段状に加工された前記階段部の領域を前記積層方向に延びる第３のピラーと、を更に備え、
前記第２のピラーは、
前記複数の導電層のうち、前記１つ以上の導電層よりも下層の導電層が階段状に加工された前記階段部の領域に配置されており、
前記第３のピラーは、
前記積層方向に延びる前記半導体層と、
前記半導体層の側壁を覆う前記第２の絶縁層と、
前記第２の絶縁層の側壁を覆う前記第３の絶縁層と、
前記第２及び第３の絶縁層の間に介在される前記第４の絶縁層と、を含み、
前記第３のピラーは、
前記第２のピラーの前記少なくとも一部の前記第３の絶縁層よりも薄い前記第３の絶縁層を含む、
請求項１に記載の半導体記憶装置。

【請求項3】

前記積層方向と前記積層方向に交差する第１の方向とに延び、前記積層方向および前記第１の方向に交差する第２の方向に前記積層体を分割する複数の板状部と、
前記階段部と前記積層方向に重なる位置の前記複数の板状部の前記第２の方向の両側に、前記複数の板状部に隣接して前記第１の方向に配列される複数の第４のピラーと、を更に備え、
前記第４のピラーは、
前記積層体の高さ方向の全体に亘って前記積層方向に延びる第５の絶縁層を含み、
前記第２のピラーは、
前記第２の方向両側の前記複数の板状部に隣接する位置を除く前記階段部に分散して配置される複数の第２のピラーを含む、
請求項２に記載の半導体記憶装置。

【請求項4】

前記階段部を前記積層方向に延びる第５のピラーを更に備え、
前記積層体は、
前記複数の導電層のうち下層側の導電層と前記複数の第１の絶縁層のうち下層側の第１の絶縁層とを含み、前記下層側の導電層が階段状に加工された第１の階段部を有する第１の積層体と、
前記複数の導電層のうち上層側の導電層と前記複数の第１の絶縁層のうち上層側の第１の絶縁層とを含んで前記第１の積層体の上方に配置され、前記上層側の導電層が階段状に加工された第２の階段部を有する第２の積層体と、を有しており、
前記第２のピラーは、
前記第１の階段部に配置され、
前記第５のピラーは、
前記積層方向に延びる前記半導体層と、
前記半導体層の側壁を覆う前記第２の絶縁層と、
前記第２の絶縁層の側壁を覆う前記第３の絶縁層と、
前記第２及び第３の絶縁層の間に介在される前記第４の絶縁層と、を含んで、前記１つ以上の導電層が階段状に加工された領域を除く前記第２の階段部に配置され、
前記第２のピラーの前記少なくとも一部の前記第３の絶縁層よりも薄く、前記第３のピラーの前記第３の絶縁層よりも厚い前記第３の絶縁層を含む、
請求項２に記載の半導体記憶装置。

【請求項5】

前記積層体は、
前記複数の導電層のうち下層側の導電層と前記複数の第１の絶縁層のうち下層側の第１の絶縁層とを含み、前記下層側の導電層が階段状に加工された第１の階段部を有する第１の積層体と、
前記複数の導電層のうち上層側の導電層と前記複数の第１の絶縁層のうち上層側の第１の絶縁層とを含んで前記第１の積層体の上方に配置され、前記上層側の導電層が階段状に加工された第２の階段部を有する第２の積層体と、を有しており、
前記第２のピラーは、
前記第１の積層体の高さ位置を前記積層方向に延びる第１のサブピラーと、
前記第２の積層体の高さ位置を前記積層方向に延び、前記第１のサブピラーの上端部に下端部で接続される第２のサブピラーと、を含み、
前記第１のサブピラーは、
前記第２のサブピラーの前記第３の絶縁層よりも厚い前記第３の絶縁層を含む、
請求項１に記載の半導体記憶装置。

【請求項6】

複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層され、前記複数の第１の絶縁層が階段状に加工された階段部を有する積層体を形成し、
前記階段部から外れた前記積層体内を、前記積層体の積層方向に延びる第１のホールを形成し、
前記階段部を前記積層方向に延びる第２のホールを形成し、
前記第１及び第２のホールの側壁をそれぞれ覆う第３の絶縁層を形成し、
前記第１のホールの側壁を覆う前記第３の絶縁層の厚さを減じ、
前記第１のホールの厚さが減じた前記第３の絶縁層と、前記第２のホールの前記第３の絶縁層とを介して、前記第１及び第２のホールの側壁をそれぞれ覆う第４の絶縁層を形成し、
前記第３及び第４の絶縁層とは異種の材料を含み、前記第３及び第４の絶縁層の間に介在される第５の絶縁層を前記第１及び第２のホールにそれぞれ形成し、
前記第１及び第２のホールにそれぞれ形成された前記第３乃至第５の絶縁層を介して、前記第１及び第２のホールの側壁をそれぞれ覆う半導体層を形成する、
半導体記憶装置の製造方法。

【請求項7】

前記第１及び第２のホール内に前記第３の絶縁層を形成するときは、
前記第１のホール内に前記第３の絶縁層を形成した後も、前記第２のホール内への前記第３の絶縁層の形成を継続して、前記第２のホール内の前記第３の絶縁層を前記第１のホール内の前記第３の絶縁層よりも厚く形成する、
請求項６に記載の半導体記憶装置の製造方法。

【請求項8】

前記複数の第１の絶縁層のうち、前記積層体の最上層の第１の絶縁層、または前記最上層の第１の絶縁層および前記最上層の第１の絶縁層と前記積層方向に連続する少なくとも１つの第１の絶縁層が階段状に加工された前記階段部の領域を前記積層方向に延びる第３のホールを形成し、
前記第１及び第２のホール内に前記第３の絶縁層を形成するときは、前記第３のホールの側壁にも前記第３の絶縁層を形成し、
前記第１のホールの前記第３の絶縁層の厚さを減じるときは、前記第３のホールの側壁を覆う前記第３の絶縁層の厚さも減じ、
前記第１及び第２のホール内に前記第４の絶縁層を形成するときは、前記第３のホールの厚さが減じた前記第３の絶縁層を介して、前記第３のホールの側壁にも前記第４の絶縁層を形成し、
前記第１及び第２のホール内に前記第５の絶縁層を形成するときは、前記第３及び第４の絶縁層の間に介在される前記第５の絶縁層を前記第３のホールにも形成し、
前記第１及び第２のホール内に前記半導体層を形成するときは、前記第３のホールに形成された前記第３乃至第５の絶縁層を介して、前記第３のホールの側壁にも前記半導体層を形成する、
請求項６に記載の半導体記憶装置の製造方法。

【請求項9】

前記積層体を形成するときは、
前記複数の第１及び第２の絶縁層のうち下層側の第１及び第２の絶縁層を含み、前記下層側の第１の絶縁層が階段状に加工された第１の階段部を有する第１の積層体を形成し、
前記複数の第１及び第２の絶縁層のうち上層側の第１及び第２の絶縁層を含んで前記第１の積層体の上方に配置され、前記上層側の第１の絶縁層が階段状に加工された第２の階段部を有する第２の積層体を形成して、前記第１及び第２の積層体を有する前記積層体を形成し、
前記第１及び第２のホールを形成するときは、
前記第１の階段部に分散させて複数の第２のホールを形成し、
前記最上層の第１の絶縁層を含む１つ以上の第１の絶縁層が階段状に加工された領域を除く前記第２の階段部を前記積層方向に延びる第５のホールを形成し、
前記第１及び第２のホール内に前記第３の絶縁層を形成するときは、
前記第５のホールの側壁にも前記第３の絶縁層を形成し、
前記第１、第３、及び第５のホール内に前記第３の絶縁層を形成した後、前記第２のホール内への前記第３の絶縁層の形成を継続して、前記第２のホール内の前記第３の絶縁層を前記第１、第３、及び第５のホール内の前記第３の絶縁層よりも厚く形成し、
前記第１及び第２のホール内に前記第４の絶縁層を形成するときは、
前記第５のホールの前記第３の絶縁層を介して、前記第５のホールの側壁にも前記第４の絶縁層を形成し、
前記第１及び第２のホール内に前記第５の絶縁層を形成するときは、
前記第３及び第４の絶縁層の間に介在される前記第５の絶縁層を前記第５のホールにも形成し、
前記第１及び第２のホール内に前記半導体層を形成するときは、
前記第５のホールに形成された前記第３乃至第５の絶縁層を介して、前記第５のホールの側壁にも前記半導体層を形成する、
請求項８に記載の半導体記憶装置の製造方法。

【請求項10】

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。

【背景技術】

【0002】

３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層が積層された積層体中に３次元にメモリセルを形成する。これらの導電層を引き出すため、複数の導電層が階段状に加工された部分にそれぞれ接続される複数のコンタクトが配置される。また、積層体には積層体を支持する複数のダミーのピラーが配置される。これらのコンタクトとピラーとの間で接触が生じると、コンタクトの形成不良が起きる場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－０５７６２３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つの実施形態は、コンタクトとピラーとの接触によるコンタクトの形成不良を抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、複数の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の導電層が階段状に加工された階段部を有する積層体と、前記階段部から外れた前記積層体内を、前記積層体の積層方向に延びる第１のピラーと、前記階段部を前記積層方向に延びる第２のピラーと、を備え、前記第１及び第２のピラーは、前記積層方向に延びる半導体層と、前記半導体層の側壁を覆う第２の絶縁層と、前記第２の絶縁層の側壁を覆う第３の絶縁層と、前記第２及び第３の絶縁層とは異種の材料を含み、前記第２及び第３の絶縁層の間に介在される第４の絶縁層と、をそれぞれ含み、前記第２のピラーは、少なくとも一部において前記第１のピラーの前記第３の絶縁層よりも厚い前記第３の絶縁層を含む。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体記憶装置のブロック図。

【図2】実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成の一例を示す等価回路図。

【図3】実施形態１にかかる半導体記憶装置の概略の構成例を示す断面図。

【図4】実施形態１にかかる半導体記憶装置の構成の一例を示す図。

【図5】実施形態１にかかる半導体記憶装置の構成の一例を示す図。

【図6】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図7】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図8】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図9】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図10】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図11】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図12】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図13】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図14】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図15】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図16】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図17】実施形態１および比較例にかかる柱状部に接触するコンタクトホールが形成された場合の例を示す断面図。

【図18】実施形態１の変形例１にかかる半導体記憶装置の構成の一例を示すＸＹ断面図。

【図19】実施形態１の変形例１にかかる半導体記憶装置の構成の他の例を示すＸＹ断面図。

【図20】実施形態１の変形例２にかかる半導体記憶装置の構成の一例を示すＸＹ断面図。

【図21】実施形態１の変形例２及び比較例にかかる柱状部に接触するスリットＳＴが形成された場合の例を示す断面図。

【図22】実施形態１の変形例３にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図23】実施形態１の変形例３にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図24】実施形態１の変形例３にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図25】実施形態２にかかる半導体記憶装置の構成の一例を示す図。

【図26】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図27】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図28】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図29】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図30】実施形態３にかかる半導体記憶装置の構成の一例を示す図。

【図31】実施形態３にかかる半導体記憶装置の構成の一例を示す図。

【図32】実施形態３にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図33】実施形態３にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図34】実施形態３にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図35】実施形態３にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図36】その他の実施形態にかかる半導体記憶装置の概略の構成例を示す断面図。

【発明を実施するための形態】

【0007】

以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0008】

［実施形態］
以下、図面を参照して本明細書の全般の実施形態に共通する構成について説明する。

【0009】

図１は、実施形態にかかる半導体記憶装置のブロック図である。図１に示すように、半導体記憶装置は、入出力回路３１０、ロジック制御回路３２０、ステータスレジスタ３３０、アドレスレジスタ３４０、コマンドレジスタ３５０、シーケンサ３６０、レディ／ビジー回路３７０、電圧発生回路３８０、メモリセルアレイ５１０、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０を備える。

【0010】

入出力回路３１０は、半導体記憶装置を制御する不図示のメモリコントローラ等の外部装置との信号ＤＱの入出力を制御する。入出力回路３１０は、図示しない入力回路と出力回路とを備える。

【0011】

入力回路は、外部装置から受信した書き込みデータＷＤ等のデータＤＡＴを、データレジスタ５４０に送信し、アドレスＡＤＤをアドレスレジスタ３４０に送信し、コマンドＣＭＤをコマンドレジスタ３５０に送信する。

【0012】

出力回路は、ステータスレジスタ３３０から受信したステータス情報ＳＴＳ、データレジスタ５４０から受信した読み出しデータＲＤ等のデータＤＡＴ、及びアドレスレジスタ３４０から受信したアドレスＡＤＤを外部装置に送信する。

【0013】

ロジック制御回路３２０は、外部装置から例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。また、ロジック制御回路３２０は、受信した信号に応じて、入出力回路３１０及びシーケンサ３６０を制御する。

【0014】

ステータスレジスタ３３０は、例えばデータの書き込み動作、読み出し動作、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、外部装置に動作が正常に終了したか否かを通知する。

【0015】

アドレスレジスタ３４０は、入出力回路３１０を介して外部装置から受信したアドレスＡＤＤを一時的に保持する。また、アドレスレジスタ３４０は、ロウアドレスＲＡをロウデコーダ５２０へ転送し、カラムアドレスＣＡをカラムデコーダ５５０に転送する。

【0016】

コマンドレジスタ３５０は、入出力回路３１０を介して外部装置から受信したコマンドＣＭＤを一時的に保存し、シーケンサ３６０に転送する。

【0017】

シーケンサ３６０は、半導体記憶装置全体の動作を制御する。より具体的には、シーケンサ３６０は、コマンドレジスタ３５０が保持するコマンドＣＭＤに応じて、例えばステータスレジスタ３３０、レディ／ビジー回路３７０、電圧発生回路３８０、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。

【0018】

レディ／ビジー回路３７０は、シーケンサ３６０の動作状況に応じて、レディ／ビジー信号Ｒ／Ｂｎを外部装置に送信する。

【0019】

電圧発生回路３８０は、シーケンサ３６０の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、発生した電圧を例えばメモリセルアレイ５１０、ロウデコーダ５２０、及びセンスアンプモジュール５３０等に供給する。ロウデコーダ５２０及びセンスアンプモジュール５３０は、電圧発生回路３８０から供給された電圧をメモリセルアレイ５１０内のメモリセルに印加する。

【0020】

メモリセルアレイ５１０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫｎ）を含んでいる。ｎは２以上の整数である。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数のメモリセルの集合であり、例えばデータの消去単位となる。メモリセルは、例えばトランジスタとして構成され、不揮発性データを保持する。

【0021】

このようなメモリセルを備えることにより、実施形態の半導体記憶装置は、例えばＮＡＮＤ型不揮発性メモリとして構成される。

【0022】

ロウデコーダ５２０は、ロウアドレスＲＡをデコードする。また、ロウデコーダ５２０は、デコード結果に基づいて、いずれかのブロックＢＬＫを選択する。また、ロウデコーダ５２０は、必要な電圧をブロックＢＬＫに印加する。

【0023】

センスアンプモジュール５３０は、読み出し動作のときには、メモリセルアレイ５１０から読み出されたデータをセンスする。また、センスアンプモジュール５３０は、読み出しデータＲＤをデータレジスタ５４０に送信する。書き込み動作のときには、センスアンプモジュール５３０は、書き込みデータＷＤをメモリセルアレイ５１０に送信する。

【0024】

データレジスタ５４０は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータＷＤ及び読み出しデータＲＲＤを保持する。例えば、書き込み動作において、データレジスタ５４０は、入出力回路３１０から受信した書き込みデータＷＤを一時的に保持し、センスアンプモジュール５３０に送信する。また例えば、読み出し動作において、データレジスタ５４０は、センスアンプモジュール５３０から受信した読み出しデータＲＤを一時的に保持し、入出力回路３１０に送信する。

【0025】

カラムデコーダ５５０は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ５４０内のラッチ回路を選択する。

【0026】

なお、メモリセルアレイ５１０の周辺に配置される回路群を周辺回路とも呼ぶ。周辺回路は、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０を少なくとも含む。周辺回路に、ステータスレジスタ３３０、アドレスレジスタ３４０、コマンドレジスタ３５０、及びシーケンサ３６０を含めてもよく、更に、入出力回路３１０、ロジック制御回路３２０、レディ／ビジー回路３７０、及び電圧発生回路３８０を含めてもよい。

【0027】

このように、実施形態の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイ５１０と、複数のメモリセルを動作させる周辺回路とを備える。

【0028】

図２は、実施形態にかかる半導体記憶装置が備えるメモリセルアレイ５１０の構成の一例を示す等価回路図である。

【0029】

メモリセルアレイ５１０は、上述のように複数のブロックＢＬＫを備える。複数のブロックＢＬＫはそれぞれ、複数のストリングユニットＳＵを備える。複数のストリングユニットＳＵはそれぞれ、複数のメモリストリングＭＳを備える。複数のメモリストリングＭＳの一端はそれぞれ、ビット線ＢＬを介してセンスアンプモジュール５３０等の周辺回路に接続される。複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路に接続される。

【0030】

メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤと、複数のメモリセルＭＣと、ソース選択トランジスタＳＴＳとを備える。以下、ドレイン選択トランジスタＳＴＤ、及びソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶことがある。

【0031】

メモリセルＭＣは、例えばゲート絶縁層に電荷蓄積層を含む電界効果型トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）である。メモリセルＭＣの閾値電圧は電荷蓄積層中の電荷量に応じて変化する。閾値電圧を１つ、または複数設けることで、メモリセルＭＣが１ビット、または複数ビットのデータを記憶可能であってよい。１つのメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

【0032】

選択トランジスタ（ＳＴＤ、ＳＴＳ）は例えば電界効果型トランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極にはそれぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択トランジスタＳＴＤに接続されるドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択トランジスタＳＴＳに接続されるソース選択線ＳＧＳは、１つのブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

【0033】

ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の一端はそれぞれ、ロウデコーダ５２０等の周辺回路に接続される。

【0034】

［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。

【0035】

（半導体記憶装置の構成例）
図３は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す断面図である。ただし、図３においては図面の見やすさを考慮してハッチングを省略する。

【0036】

図３に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＤ，ＳＧＳを備える。また、半導体記憶装置１は、選択ゲート線ＳＧＤの上方に、半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。

【0037】

電極膜ＥＬ上には、絶縁層１５０を介してソース線ＳＬが配置されている。絶縁層１５０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極膜ＥＬとが電気的な導通を保っている。これにより、上述の電圧発生回路３８０（図１参照）から、電極膜ＥＬ及びプラグＰＧを介してソース線ＳＬにソース電位を印加することができる。

【0038】

ソース線ＳＬ上には１つ以上の選択ゲート線ＳＧＳ、複数のワード線ＷＬ、及び１つ以上の選択ゲート線ＳＧＤがこの順に積層されている。複数のワード線ＷＬが延びる方向の中央部にはメモリ領域ＭＲが配置され、複数のワード線ＷＬが延びる方向の端部には階段領域ＳＲが配置されている。

【0039】

メモリ領域ＭＲには、ワード線ＷＬ等を積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルＭＣ（図２参照）が形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成される。

【0040】

このように、メモリ領域ＭＲは、上述のメモリセルアレイ５１０（図２参照）に相当する物理構成の一例である。また、ピラーＰＬは、メモリセルＭＣ等が直列に接続された上述のメモリストリングＭＳ（図２参照）に相当する物理構成の一例である。

【0041】

半導体記憶装置１の物理構成において、ピラーＰＬは、ピラーＰＬの上方に配置されるビット線ＢＬを介して、周辺回路ＣＢＡに電気的に接続されている。

【0042】

階段領域ＳＲでは、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが階段状に加工されて終端している。これらのワード線ＷＬ等によって構成される各段のテラス部分には、各階層のワード線ＷＬ等に接続するコンタクトＣＣがそれぞれ配置される。

【0043】

これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが個々に引き出される。これらのコンタクトＣＣからは、複数のワード線ＷＬ中央部のメモリ領域ＭＲに含まれるメモリセルＭＣに対し、そのメモリセルＭＣと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。

【0044】

複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳ、ピラーＰＬ、並びにコンタクトＣＣは絶縁層５０に覆われている。絶縁層５０は、複数のワード線ＷＬ等の周囲にも広がっている。

【0045】

絶縁層５０上方の半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢの表面にはトランジスタＴＲ及び配線等を含む上述のロウデコーダ５２０、センスアンプモジュール５３０（図１参照）等の周辺回路ＣＢＡが配置されている。

【0046】

コンタクトＣＣからメモリセルＭＣに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。また、ピラーＰＬの高さ方向に並ぶメモリセルＭＣから読み出されたデータは、周辺回路ＣＢＡのセンスアンプモジュール５３０に読み出される。これにより、周辺回路ＣＢＡはメモリセルＭＣの電気的な動作を制御する。

【0047】

周辺回路ＣＢＡは絶縁層４０で覆われており、この絶縁層４０と、複数のワード線ＷＬ等を覆う絶縁層５０とが接合されることにより、複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣ等の構成と、周辺回路ＣＢＡとを備える半導体記憶装置１が構成される。

【0048】

次に、図４及び図５を用いて、半導体記憶装置１の詳細の構成例について説明する。図４及び図５は、実施形態１にかかる半導体記憶装置１の構成の一例を示す図である。

【0049】

より詳細には、図４（ａ）は、半導体記憶装置１のメモリ領域ＭＲを含むＹ方向に沿う断面図である。図４（ａ）においては、絶縁層６０下方及び絶縁層４０上方の構造が省略されている。

【0050】

図４（ｂ）は、任意のワード線ＷＬの高さ位置におけるピラーＰＬのＸＹ断面図である。図４（ｃ）は、図４（ｂ）に示す断面と同じ高さ位置における柱状部ＨＲｍのＸＹ断面図である。図４（ｄ）は、図４（ｂ）（ｃ）に示す断面と同じ高さ位置における柱状部ＨＲｔのＸＹ断面図である。

【0051】

図４（ｅ）は、選択ゲート線ＳＧＤの高さ位置における積層体ＬＭの一部領域のＸＹ断面図である。

【0052】

図５（ａ）～図５（ｃ）は、半導体記憶装置１の階段領域ＳＲを含むＹ方向に沿う断面図であって、図５（ａ）は階段領域ＳＲが備える階段部ＳＰｓにおける断面を示しており、図５（ｂ）は階段領域ＳＲが備える階段部ＳＰｂにおける断面を示しており、図５（ｃ）は階段領域ＳＲが備える階段部ＳＰａにおける断面を示している。ただし、図５（ａ）～図５（ｃ）においては、絶縁層６０下方及び絶縁層４０上方の構造が省略されている。

【0053】

なお、図４及び図５に示す図はあくまでも模式図であり、図４（ａ）及び図５（ａ）～図５（ｃ）の各断面図と、図４（ｅ）のＸＹ断面図と、に示す各構成の個数およびレイアウトは必ずしも一致しない。

【0054】

また、本明細書において、Ｘ方向およびＹ方向は共に、ワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、ワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。

【0055】

また、本明細書においては、階段領域ＳＲにおける各段のワード線ＷＬのテラス面が向いた方向を上方向と規定する。

【0056】

図４（ａ）に示すように、ソース線ＳＬは、絶縁層６０上に、例えば下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂがこの順に積層された多層構造を有する。なお、中間ソース線ＢＳＬは、積層体ＬＭのメモリ領域ＭＲ下方に配置される。

【0057】

下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂは、例えばポリシリコン層等である。そのうち、少なくとも中間ソース線ＢＳＬは、不純物が拡散された導電性のポリシリコン層等であってよい。

【0058】

ソース線ＳＬ上には積層体ＬＭが配置される。積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ，ＬＭｂを備える。

【0059】

第１の積層体としての積層体ＬＭａは、ソース線ＳＬの上方に配置されている。積層体ＬＭａの最下層のワード線ＷＬの更に下層には、絶縁層ＯＬを介して複数の選択ゲート線ＳＧＳ０，ＳＧＳ１が、積層体ＬＭａの上層側からこの順に配置される。第２の積層体としての積層体ＬＭｂは、積層体ＬＭａ上に配置されている。積層体ＬＭｂの最上層のワード線ＷＬの更に上層には、絶縁層ＯＬを介して複数の選択ゲート線ＳＧＤ０，ＳＧＤ１が、積層体ＬＭｂの上層側からこの順に配置される。

【0060】

ただし、積層体ＬＭにおけるこれらの導電層としてのワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの積層数は任意である。ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳは、例えばタングステン層またはモリブデン層等である。第１の絶縁層としての絶縁層ＯＬは例えば酸化シリコン層等である。

【0061】

それぞれの積層体ＬＭａ，ＬＭｂの最上層の絶縁層ＯＬは、例えば積層体ＬＭａ，ＬＭｂ中の他の絶縁層ＯＬよりも厚い。積層体ＬＭａの最上層の絶縁層ＯＬは、積層体ＬＭｂの最下層のワード線ＷＬと接しており、積層体ＬＭｂの最上層の絶縁層ＯＬ上には、絶縁層５２，５３がこの順に配置されている。絶縁層５２，５３は、上述の絶縁層５０の一部を構成しており、絶縁層５３の上面は、周辺回路ＣＢＡ側の絶縁層４０の下面と接している。

【0062】

図４（ｅ）に示すように、積層体ＬＭに設けられた階段領域ＳＲは、上述のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが階段状に加工されることで、階段部ＳＰｓ，ＳＰｂ，ＳＰａを有することとなる。

【0063】

階段部ＳＰｓは、積層体ＬＭの最上層部分、つまり、選択ゲート線ＳＧＤが階段状に加工された部分である。階段部ＳＰｂは、積層体ＬＭの選択ゲート線ＳＧＤを除く上層部分、つまり、積層体ＬＭｂのワード線ＷＬが階段状に加工された部分である。階段部ＳＰａは、積層体ＬＭの下層部分、つまり、積層体ＬＭａのワード線ＷＬと選択ゲート線ＳＧＳとが階段状に加工された部分である。

【0064】

階段部ＳＰｓ，ＳＰｂ，ＳＰａは、この順に、メモリ領域ＭＲから遠ざかるように階段領域ＳＲ内に配置される。すなわち、メモリ領域ＭＲから遠ざかるにつれて、階段部ＳＰｓ，ＳＰｂ，ＳＰａのテラス部分の高さ位置は下降していく。

【0065】

なお、階段部ＳＰｓ，ＳＰｂ，ＳＰａのうち、積層体ＬＭａに設けられた階段部ＳＰａは第１の階段部の一例であり、積層体ＬＭｂに設けられた階段部ＳＰｓ，ＳＰｂは第２の階段部の一例である。

【0066】

図４（ａ）（ｅ）に示すように、積層体ＬＭは、複数の板状部ＰＴによってＹ方向に分割されている。

【0067】

すなわち、板状部ＰＴのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。このように、板状部ＰＴは、積層体ＬＭのＸ方向一端部から他端部に亘って積層体ＬＭ内を連続的に延びている。また、板状部ＰＴは、積層体ＬＭ及び上部ソース線ＤＳＬｂを貫通し、メモリ領域ＭＲでは中間ソース線ＢＳＬに到達している。板状部ＰＴのそれぞれは、酸化シリコン層等の絶縁層５４の単体として構成されている。

【0068】

また、板状部ＰＴは、例えば上端部から下端部に向かってＹ方向の幅が小さくなるテーパ形状を有する。あるいは、板状部ＰＴは、例えば上端部と下端部との間の所定位置においてＹ方向の幅が最大となるボーイング形状を有する。

【0069】

メモリ領域ＭＲと階段領域ＳＲの階段部ＳＰｓとにおいて、Ｙ方向に隣接する板状部ＰＴ間には、積層体ＬＭの上層部分を貫通してＸ方向に沿う方向に延びる複数の分離層ＳＨＥが配置されている。これらの分離層ＳＨＥは、選択ゲート線ＳＧＤ０，ＳＧＤ１を貫通し、選択ゲート線ＳＧＤ１直下の絶縁層ＯＬに到達する酸化シリコン層等の絶縁層５６である。

【0070】

換言すれば、積層体ＬＭの上層部分を貫通するこれらの分離層ＳＨＥが、板状部ＰＴ間でメモリ領域ＭＲ及び階段部ＳＰｓをＸ方向に延びることで、積層体ＬＭの上層部分が上述の選択ゲート線ＳＧＤ０，ＳＧＤ１に区画される。

【0071】

なお、Ｙ方向に隣接する板状部ＰＴ間の領域は、上述の１つ分のブロックＢＬＫ（図２参照）に相当する物理構成の一例である。また、隣接する板状部ＰＴ間で、分離層ＳＨＥによって選択ゲート線ＳＧＤ０，ＳＧＤ１のパターンに区画される領域は、上述のストリングユニットＳＵ（図２参照）に相当する物理構成の一例である。

【0072】

図４（ａ）に示すように、メモリ領域ＭＲには、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａに到達する複数のピラーＰＬが分散して配置されている。

【0073】

複数の第１のピラーとしてのピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。

【0074】

また、ピラーＰＬは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、ピラーＰＬは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。

【0075】

複数のピラーＰＬのそれぞれは、積層体ＬＭ内を積層方向に延びるメモリ層ＭＥ、積層体ＬＭ内を貫通して中間ソース線ＢＳＬと接続するチャネル層ＣＮ、ピラーＰＬ上端部のキャップ層ＣＰ、及びピラーＰＬの芯材となるコア層ＣＲを有する。

【0076】

図４（ｂ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された多層構造を有する。より詳細には、メモリ層ＭＥは、中間ソース線ＢＳＬの深さ位置を除くピラーＰＬの側面に配置されている。また、メモリ層ＭＥは、下部ソース線ＤＳＬａ深さまで到達するピラーＰＬの底面にも配置されている。

【0077】

チャネル層ＣＮはメモリ層ＭＥの内側で、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａ深さに到達している。より詳細には、チャネル層ＣＮは、メモリ層ＭＥを介してピラーＰＬの側面および底面に配置されている。ただし、チャネル層ＣＮの一部は、側面で中間ソース線ＢＳＬと接触しており、これにより、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続される。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。

【0078】

また、複数のピラーＰＬのそれぞれは、チャネル層ＣＮと接続されるキャップ層ＣＰを上端部に有する。キャップ層ＣＰは、絶縁層５２中に配置されるプラグＣＨを介して、絶縁層５３中に配置されるビット線ＢＬと接続される。ビット線ＢＬは、ワード線ＷＬの引き出し方向と交差するよう、例えばＹ方向に沿う方向に積層体ＬＭの上方を延びる。

【0079】

なお、図４（ａ）においては、分離層ＳＨＥによって分離されたそれぞれの区画内において、一方のピラーＰＬにのみプラグＣＨが接続されている。それ以外のピラーＰＬは、図４（ａ）に示す断面とは異なる位置で、図４（ａ）に示すビット線ＢＬと並行してＹ方向に沿う方向に延びる他のビット線ＢＬに、図４（ａ）には不図示のプラグＣＨを介して接続される。

【0080】

メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮ及びキャップ層ＣＰは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。

【0081】

以上のような構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。

【0082】

また、上記のような構成によって、ピラーＰＬの側面がワード線ＷＬの上層に配置される選択ゲート線ＳＧＤ０，ＳＧＤ１と対向する部分には、選択ゲートＳＴＤがそれぞれ形成される。また、ピラーＰＬの側面がワード線ＷＬの下層に配置される選択ゲート線ＳＧＳ０，ＳＧＳ１と対向する部分には選択ゲートＳＴＳがそれぞれ形成される。

【0083】

選択ゲート線ＳＧＤ，ＳＧＳから所定の電圧がそれぞれ印加されることにより、選択ゲートＳＴＤ，ＳＴＳがオンまたはオフして、その選択ゲートＳＴＤ，ＳＴＳが属するピラーＰＬのメモリセルＭＣを選択状態または非選択状態とすることができる。

【0084】

図４（ｅ）に示すように、複数のピラーＰＬの幾つかは、上述の分離層ＳＨＥと重なり合う位置に配置される場合がある。分離層ＳＨＥと重なった部分においては、ピラーＰＬの一部構成が欠損することとなるため、このようなピラーＰＬは、メモリセルＭＣ等の機能を有さないダミーのピラーとなっていてよい。

【0085】

これにより、これらのピラーＰＬ配置の周期性を維持して、メモリ領域ＭＲ内に高密度にピラーＰＬを配置することができる。ピラーＰＬ配置の周期性が維持されることで、ピラーＰＬ間の寸法変換差が小さくなる等、ピラーＰＬの加工精度を向上させることもできる。

【0086】

図５（ａ）～図５（ｃ）に示すように、階段領域ＳＲにおいて、階段部ＳＰｓ，ＳＰｂ，ＳＰａは絶縁層５１で覆われている。絶縁層５１は、例えば積層体ＬＭの最上層の高さ位置に到達し、絶縁層５２，５３は絶縁層５１の上面をも覆っている。上述のように、絶縁層５１もまた、図１の絶縁層５０の一部分を構成する。

【0087】

また、階段領域ＳＲにおいて、ソース線ＳＬは、中間ソース線ＢＳＬに替えて、上部ソース線ＤＳＬｂと下部ソース線ＤＳＬａとの間に介在される中間絶縁層ＳＣＯを備えている。中間絶縁層ＳＣＯは例えば酸化シリコン層等である。このため、板状部ＰＴは、階段領域ＳＲにおいては、絶縁層５１、積層体ＬＭ、及び上部ソース線ＤＳＬｂを貫通して、中間絶縁層ＳＣＯに到達している。

【0088】

また、階段領域ＳＲには、コンタクトＣＣ及び複数の柱状部ＨＲｍ，ＨＲｔ，ＨＲｓが配置されている。後述するように、これらの柱状部ＨＲｍ，ＨＲｔ，ＨＲｓは、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持ち、半導体記憶装置１の機能には寄与しない。

【0089】

個々のコンタクトＣＣは、絶縁層５１を貫通して、階段部ＳＰｓ，ＳＰｂ，ＳＰａの各段を構成する絶縁層ＯＬ直下のワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳに接続されている。

【0090】

個々のコンタクトＣＣは、例えば上端部から下端部に向かって径および断面積が小さくなるテーパ形状を有する。あるいは、コンタクトＣＣは、例えば上端部と下端部との間の所定位置において径および断面積が最大となるボーイング形状を有する。

【0091】

また、コンタクトＣＣは、コンタクトＣＣの外周を覆う絶縁層５５と、絶縁層５５の内側に充填されるタングステン層等の導電層２５とを有する。導電層２５は、絶縁層５２中に配置されるプラグＶ０を介して、絶縁層５３中に配置される上層配線ＭＸと接続される。この上層配線ＭＸは、上述の周辺回路ＣＢＡ（図３参照）と電気的に接続されている。

【0092】

図４（ｅ）に示すように、選択ゲート線ＳＧＤ０，ＳＧＤ１に接続されるコンタクトＣＣは、上述の分離層ＳＨＥによって分離された選択ゲート線ＳＧＤ０，ＳＧＤ１のそれぞれの区画に配置される。すなわち、１つのレイヤの選択ゲート線ＳＧＤに接続されるコンタクトＣＣは、分離層ＳＨＥ同士で挟まれた領域、及び分離層ＳＨＥと板状部ＰＴとで挟まれた領域のそれぞれに配置される。

【0093】

また、複数のワード線ＷＬ及び選択ゲート線ＳＧＳが階段状に加工された上述の階段部ＳＰｂ，ＳＰａでは、例えば上記に述べたとおり、メモリ領域ＭＲから遠ざかるにつれて、階段部ＳＰｂ，ＳＰａのテラス面を構成するワード線ＷＬ及び選択ゲート線ＳＧＳが１層ずつ下層側へと移り変わっていくほか、Ｙ方向に向かってもレイヤが移り変わるよう階段部ＳＰｂ，ＳＰａが構成される場合もある。

【0094】

すなわち、Ｘ方向の同じ位置に並ぶテラス面を構成するワード線ＷＬ及び選択ゲート線ＳＧＳのレイヤが、Ｙ方向に相互に異なる場合がある。図４（ｅ）には、ワード線ＷＬ及び選択ゲート線ＳＧＳの積層方向に連続する３つのレイヤのテラス面が、Ｘ方向の同じ位置に並ぶ例を示している。このため、図４（ｅ）に示す例では、各レイヤのワード線ＷＬ及び選択ゲート線ＳＧＳに接続するため、コンタクトＣＣもＸ方向の同じ位置に３つずつ並んで配置されている。

【0095】

以上のような構成により、各層のワード線ＷＬ、及びワード線ＷＬの上下層の選択ゲート線ＳＧＤ，ＳＧＳを電気的に引き出すことができる。すなわち、上記構成により、周辺回路ＣＢＡから、上層配線ＭＸ、コンタクトＣＣ、及びワード線ＷＬ等を介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。

【0096】

図５（ａ）に示すように、階段部ＳＰｓは、積層体ＬＭｂの選択ゲート線ＳＧＤと絶縁層ＯＬとが１対ずつ階段状に加工された部分である。階段部ＳＰｓには、絶縁層５１、積層体ＬＭｂ，ＬＭａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数の柱状部ＨＲｍが分散して配置されている。

【0097】

複数の第３のピラーとしての柱状部ＨＲｍは、板状部ＰＴ及びコンタクトＣＣとの干渉を回避しつつ、積層体ＬＭの積層方向から見て例えばグリッド状または千鳥状の配置を取る。個々の柱状部ＨＲｍは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

【0098】

また、柱状部ＨＲｍは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、柱状部ＨＲｍは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。

【0099】

複数の柱状部ＨＲｍのそれぞれは、上述のピラーＰＬと同じ層構造を有する。しかし、複数の柱状部ＨＲｍは、全体としてフローティング状態となっており、上述のように、半導体記憶装置１において電気的な機能を有してはいない。

【0100】

また、柱状部ＨＲｍが、上記のように、板状部ＰＴ及びコンタクトＣＣとの干渉を回避しつつ配置されることで、ピラーＰＬと同様の層構造を有する柱状部ＨＲｍが、板状部ＰＴ及びコンタクトＣＣと接触することによる影響が抑制される。

【0101】

ピラーＰＬと同じ層構造として、柱状部ＨＲｍは、積層体ＬＭ内を積層方向に延びるダミー層ＭＥｄ，ＣＮｄ，ＣＲｄを有する。

【0102】

図４（ｃ）に示すように、ダミー層ＭＥｄは、柱状部ＨＲｍの外周側から、ダミー層ＢＫｄ，ＣＴｄ，ＴＮｄがこの順に積層された多層構造を有する。つまり、ダミー層ＭＥｄは上述のピラーＰＬのメモリ層ＭＥに相当する。また、ダミー層ＭＥｄに含まれるダミー層ＢＫｄ，ＣＴｄ，ＴＮｄは、それぞれピラーＰＬのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮに相当する。

【0103】

ただし、ダミー層ＭＥｄは、上部ソース線ＤＳＬｂから下部ソース線ＤＳＬａに至る柱状部ＨＲｍの側面に途切れることなく配置される。ダミー層ＭＥｄは柱状部ＨＲｍの下端部にも配置されている。

【0104】

ダミー層ＣＮｄは、ダミー層ＭＥｄの内側で、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して下部ソース線ＤＳＬａ深さに到達している。ダミー層ＣＮｄは、上述のピラーＰＬのチャネル層ＣＮに相当する。

【0105】

ただし、上部ソース線ＤＳＬｂから下部ソース線ＤＳＬａに至るダミー層ＣＮｄの側面にはダミー層ＭＥｄが配置されており、ダミー層ＣＮｄは、直接的には中間絶縁層ＳＣＯと接していない。ダミー層ＣＮｄの更に内側にはダミー層ＣＲｄが充填されている。ダミー層ＣＲｄは、上述のピラーＰＬのコア層ＣＲに相当する。

【0106】

図４（ｂ）（ｃ）に示すように、柱状部ＨＲｍのＸＹ平面に沿う方向の断面積および径は、積層体ＬＭの同じ高さ位置におけるピラーＰＬのＸＹ平面に沿う方向の断面積および径よりも大きい。

【0107】

また、ピラーＰＬのコア層ＣＲと、これに対応する柱状部ＨＲｍのダミー層ＣＲｄとを除く各層の厚さは、積層体ＬＭの同じ高さ位置において略等しい。つまり、ピラーＰＬのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、トンネル絶縁層ＴＮ、及びチャネル層ＣＮのそれぞれの厚さは、これらに対応する柱状部ＨＲｍのダミー層ＢＫｄ，ＣＴｄ，ＴＮｄ，ＣＮｄのそれぞれの厚さと略一致している。

【0108】

一方、積層体ＬＭの同じ高さ位置において、柱状部ＨＲｍのダミー層ＣＲｄのＸＹ平面に沿う方向の断面積および径は、これに対応するピラーＰＬのコア層ＣＲの断面積および径よりも大きい。

【0109】

図５（ａ）に示すように、複数の柱状部ＨＲｍのそれぞれは、上端部にダミー層ＣＰｄを有する。ダミー層ＣＰｄは、上述のピラーＰＬのキャップ層ＣＰに相当する。なお、柱状部ＨＲｍがダミー層ＣＰｄを有していなくともよい。

【0110】

柱状部ＨＲｍに含まれる各層は、対応するピラーＰＬの各層と同種の材料を含む。つまり、ダミー層ＭＥｄのダミー層ＢＫｄ，ＴＮｄ、並びにダミー層ＣＲｄは、例えば酸化シリコン層等である。ダミー層ＣＴｄは例えば窒化シリコン層等である。ダミー層ＣＮｄ，ＣＰｄは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。ここで、ダミー層ＣＮｄ等に含まれる半導体層は、例えば他のダミー層ＭＥｄ，ＣＲｄに含まれる材料よりもヤング率が高く、硬くて変形し難い性質を有する。

【0111】

図５（ｂ）（ｃ）に示すように、階段部ＳＰｂは、積層体ＬＭｂに含まれる各層のうち、ワード線ＷＬと絶縁層ＯＬとが１対ずつ階段状に加工された部分である。また、階段部ＳＰａは、積層体ＬＭａに含まれる各層のうち、ワード線ＷＬと絶縁層ＯＬと、または、選択ゲート線ＳＧＳと絶縁層ＯＬとが１対ずつ階段状に加工された部分である。

【0112】

階段部ＳＰｂ，ＳＰａには、絶縁層５１、積層体ＬＭｂ，ＬＭａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する柱状部ＨＲｔ，ＨＲｓが配置されている。

【0113】

複数の第２のピラーとしての柱状部ＨＲｔは、板状部ＰＴに隣接する位置を除く、階段部ＳＰｂ，ＳＰａの全体に亘って分散して配置されている。このとき、複数の柱状部ＨＲｔは、コンタクトＣＣとの干渉を回避しつつ、積層体ＬＭの積層方向から見て例えばグリッド状または千鳥状の配置を取る。個々の柱状部ＨＲｔは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

【0114】

また、柱状部ＨＲｔは、積層体ＬＭａを貫通する第１のサブピラーとしての部分と、積層体ＬＭｂを貫通する第２のサブピラーとしての部分とにおいて、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、柱状部ＨＲｔは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。

【0115】

複数の柱状部ＨＲｔのそれぞれもまた、上述のピラーＰＬと同じ層構造を有する。さらに、複数の柱状部ＨＲｔもまた、全体としてフローティング状態となっており、上述のように、半導体記憶装置１において電気的な機能を有してはいない。

【0116】

また、柱状部ＨＲｔが、上記のように、板状部ＰＴに隣接することなく、また、コンタクトＣＣとの干渉を回避しつつ配置されることで、ピラーＰＬと同様の層構造を有する柱状部ＨＲｔが、板状部ＰＴ及びコンタクトＣＣと接触することによる影響が抑制される。

【0117】

ピラーＰＬと同じ層構造として、柱状部ＨＲｔは、積層体ＬＭ内を積層方向に延びるダミー層ＭＥｔ，ＣＮｄ，ＣＲｄを有する。

【0118】

図４（ｄ）に示すように、ダミー層ＭＥｔは、柱状部ＨＲｔの外周側から、ダミー層ＢＫｔ，ＣＴｄ，ＴＮｄがこの順に積層された多層構造を有する。つまり、ダミー層ＭＥｔは上述のピラーＰＬのメモリ層ＭＥに相当する。また、ダミー層ＭＥｔに含まれるダミー層ＢＫｔ，ＣＴｄ，ＴＮｄは、それぞれピラーＰＬのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮに相当する。

【0119】

ただし、ダミー層ＭＥｔは、対応するピラーＰＬのブロック絶縁層ＢＫよりも厚いダミー層ＢＫｔを有している。また、ダミー層ＭＥｔは、上部ソース線ＤＳＬｂから下部ソース線ＤＳＬａに至る柱状部ＨＲｔの側面に途切れることなく配置される。ダミー層ＭＥｔは柱状部ＨＲｔの下端部にも配置されている。

【0120】

ピラーＰＬのチャネル層ＣＮに相当するダミー層ＣＮｄは、ダミー層ＭＥｔの内側で、上述の柱状部ＨＲｍのダミー層ＣＮｄと同様、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して下部ソース線ＤＳＬａ深さに到達している。

【0121】

ただし、上部ソース線ＤＳＬｂから下部ソース線ＤＳＬａに至るダミー層ＣＮｄの側面にはダミー層ＭＥｔが配置されており、ダミー層ＣＮｄは、直接的には中間絶縁層ＳＣＯと接していない。ダミー層ＣＮｄの更に内側には、ピラーＰＬのコア層ＣＲに相当するダミー層ＣＲｄが充填されている。

【0122】

図４（ｂ）～図４（ｄ）に示すように、柱状部ＨＲｔのＸＹ平面に沿う方向の断面積および径は、積層体ＬＭの同じ高さ位置における柱状部ＨＲｍのＸＹ平面に沿う方向の断面積および径と略等しい。したがって、柱状部ＨＲｔのＸＹ平面に沿う方向の断面積および径は、積層体ＬＭの同じ高さ位置におけるピラーＰＬのＸＹ平面に沿う方向の断面積および径よりも大きい。

【0123】

また、ピラーＰＬのブロック層ＢＫと、これに対応する柱状部ＨＲｔのダミー層ＢＫｔとを除く各層の厚さは、積層体ＬＭの同じ高さ位置において略等しい。つまり、ピラーＰＬの電荷蓄積層ＣＴ、トンネル絶縁層ＴＮ、及びチャネル層ＣＮのそれぞれの厚さは、これらに対応する柱状部ＨＲｔのダミー層ＣＴｄ，ＴＮｄ，ＣＮｄのそれぞれの厚さと略一致している。また、積層体ＬＭの同じ高さ位置において、柱状部ＨＲｔのダミー層ＣＲｄのＸＹ平面に沿う方向の断面積および径は、これに対応するピラーＰＬのコア層ＣＲの断面積および径と略等しい。

【0124】

一方、柱状部ＨＲｔが積層方向の全体に亘って有するダミー層ＢＫｔの厚さは、これに対応するピラーＰＬのブロック絶縁層ＢＫよりも厚い。同様に、柱状部ＨＲｔのダミー層ＢＫｔの厚さは、上述の柱状部ＨＲｍのダミー層ＢＫｄよりも厚い。

【0125】

ここで、一例として、積層体ＬＭａと積層体ＬＭｂとを貫通する部分のそれぞれにおいてテーパ形状またはボーイング形状を有する柱状部ＨＲｔの、積層体ＬＭｂを貫通する部分の下端部の径が１１０ｎｍである場合、ピラーＰＬのブロック絶縁層ＢＫ及び柱状部ＨＲｍのダミー層ＢＫｄよりも、柱状部ＨＲｔのダミー層ＢＫｔを５ｎｍ以上１０ｎｍ以下の範囲で厚くなるよう構成することができる。

【0126】

図５（ｂ）（ｃ）に示すように、複数の柱状部ＨＲｔのそれぞれもまた、ピラーＰＬのキャップ層ＣＰに相当するダミー層ＣＰｄを上端部に有する。なお、柱状部ＨＲｔがダミー層ＣＰｄを有していなくともよい。

【0127】

柱状部ＨＲｔに含まれる各層は、対応するピラーＰＬの各層と同種の材料を含む。つまり、ダミー層ＭＥｔのダミー層ＢＫｔ，ＴＮｄ、並びにダミー層ＣＲｄは、例えば酸化シリコン層等である。ダミー層ＣＴｄは例えば窒化シリコン層等である。ダミー層ＣＮｄ，ＣＰｄは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。

【0128】

なお、ピラーＰＬのトンネル絶縁層ＴＮ及び柱状部ＨＲｍ，ＨＲｔのダミー層ＴＮｄは第２の絶縁層の一例である。また、ピラーＰＬの電荷蓄積層ＣＴ及び柱状部ＨＲｍ，ＨＲｔのダミー層ＣＴｄは第４の絶縁層の一例である。ピラーＰＬのブロック絶縁層ＢＫ、柱状部ＨＲｍのダミー層ＢＫｄ、及び柱状部ＨＲｔのダミー層ＢＫｔは第３の絶縁層の一例である。

【0129】

階段部ＳＰｂ，ＳＰａにおいて、第４のピラーとしての柱状部ＨＲｓは、板状部ＰＴのＹ方向両側に、板状部ＰＴに隣接してＸ方向に沿う方向に配列されている。個々の柱状部ＨＲｓは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

【0130】

また、柱状部ＨＲｓは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、柱状部ＨＲｓは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。

【0131】

柱状部ＨＲｓのＸＹ平面に沿う方向の断面積および径は、積層体ＬＭの同じ高さ位置における柱状部ＨＲｍ，ＨＲｔのＸＹ平面に沿う方向の断面積および径と略等しい。したがって、柱状部ＨＲｓのＸＹ平面に沿う方向の断面積および径は、積層体ＬＭの同じ高さ位置におけるピラーＰＬのＸＹ平面に沿う方向の断面積および径よりも大きい。

【0132】

個々の柱状部ＨＲｓは、酸化シリコン層等の第５の絶縁層としての絶縁層５７の単体である。したがって、柱状部ＨＲｓは他の構成に対して電気的な影響を及ぼし得ず、隣接する板状部ＰＴとの干渉が許容されている。階段部ＳＰｂ，ＳＰａにおいて、柱状部ＨＲｍに替えて柱状部ＨＲｓが板状部ＰＴに隣接する位置に配置されるのはこのためである。

【0133】

より詳細には、板状部ＰＴにおいて、絶縁層５１中に配置される部位は、積層体ＬＭ中に配置される部位よりもテーパ形状またはボーイング形状の度合いが大きくなる傾向にある。つまり、板状部ＰＴがテーパ形状である場合、絶縁層５１中において、板状部ＰＴの上端部の幅と下端部の幅との差が大きくなりやすい。板状部ＰＴがボーイング形状である場合、絶縁層５１中において、板状部ＰＴの最大幅と、板状部ＰＴの上下端の幅との差が大きくなりやすい。

【0134】

また、絶縁層５１内を積層体ＬＭの積層方向に延びる距離が長いほど、板状部ＰＴのテーパ形状またはボーイング形状の度合いがいっそう大きくなりやすい。つまり、階段領域ＳＲにおいて、積層体ＬＭの上層側の各層が階段状に加工された階段部ＳＰｓよりも、積層体ＬＭの下層側の各層が階段状に加工された階段部ＳＰｂ、更には階段部ＳＰａにおいて、板状部ＰＴのテーパ形状またはボーイング形状がより顕著になりやすい。

【0135】

上記のように、板状部ＰＴの最大幅が増大する傾向にある階段部ＳＰｂ，ＳＰａにおいて、柱状部ＨＲｔが板状部ＰＴに隣接して配置されないため、板状部ＰＴとの干渉が抑制される。

【0136】

また、上述のように、柱状部ＨＲｔは、原則として、コンタクトＣＣとの干渉が回避されるよう上端部の配置が決定されている。

【0137】

ただし、柱状部ＨＲｔは積層方向に長く延びている。同じく、階段部ＳＰｂ，ＳＰａに配置されるコンタクトＣＣもまた、積層体ＬＭの下層部分である積層体ＬＭａの各層に接続するために、積層方向に長く延びる。したがって、柱状部ＨＲｔ及びコンタクトＣＣの少なくとも一方に位置ずれが生じたり、他の層からの応力等によって傾斜してしまったりすることがある。

【0138】

このため、柱状部ＨＲｔの下部構造において、コンタクトＣＣとの干渉が生じうる。また、柱状部ＨＲｔとコンタクトＣＣとがボーイング形状を有する場合、少なくともいずれのボーイング形状の最大径部分が、他方の柱状部ＨＲｔまたはコンタクトＣＣと干渉してしまうこともあり得る。

【0139】

上述のように、柱状部ＨＲｔは、比較的厚いダミー層ＢＫｔを最外周に有している。したがって、柱状部ＨＲｔとコンタクトＣＣとが干渉した場合でも、柱状部ＨＲｔにおけるコンタクトＣＣとの接触部分を酸化シリコン層等であるダミー層ＢＫｔ内に留めることが可能となる。よって、柱状部ＨＲｔとコンタクトＣＣとが接触することによる影響が抑制される。

【0140】

以上のように、階段領域ＳＲのうち、より下層側の階段部ＳＰｂ，ＳＰａにおいては、絶縁層５７である柱状部ＨＲｓを板状部ＰＴの近傍に配置して、板状部ＰＴとの干渉を許容する構成となっている。また、階段部ＳＰｂ，ＳＰａにおいては、コンタクトＣＣとの干渉による影響が緩和される柱状部ＨＲｔを分散して配置させている。

【0141】

一方、積層体ＬＭ最上層の階段部ＳＰｓにおいては、板状部ＰＴ及びコンタクトＣＣとの干渉を抑制することが容易であるため、ピラーＰＬと同じ層構造を有し、ヤング率の高い半導体層のダミー層ＣＮｄを含む柱状部ＨＲｍが、板状部ＰＴの近傍を含めた階段部ＳＰｓ全域に分散して配置される。これにより、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際の支持機能を高めることができる。

【0142】

なお、上述のように、積層体ＬＭの同じ高さ位置において、柱状部ＨＲｍ，ＨＲｔ，ＨＲｓのＸＹ平面に沿う方向の断面積は、例えばピラーＰＬのＸＹ平面に沿う方向の断面積よりも大きい。また、複数の柱状部ＨＲｍ間のピッチ、複数の柱状部ＨＲｔ間のピッチ、及び複数の柱状部ＨＲｓ間のピッチは、例えば複数のピラーＰＬ間のピッチよりも大きく、積層体ＬＭにおけるワード線ＷＬの単位面積あたりの柱状部ＨＲｍ，ＨＲｔ，ＨＲｓの配置密度は、ワード線ＷＬの単位面積あたりのピラーＰＬの配置密度よりも低い。

【0143】

このように、例えば柱状部ＨＲｍ，ＨＲｔ，ＨＲｓに比べて、ピラーＰＬの断面積を小さく構成し、狭ピッチとすることで、所定サイズの積層体ＬＭ内に高密度に多数のメモリセルＭＣを形成することができ、半導体記憶装置１の記憶容量を高めることができる。一方、柱状部ＨＲｍ，ＨＲｔ，ＨＲｓは、専ら積層体ＬＭを支持するために用いられるので、例えばピラーＰＬのように断面積が小さく狭ピッチの精密な構成としないことで、製造負荷を減らすことができる。

【0144】

（半導体記憶装置の製造方法）
次に、図６～図１６を用いて、実施形態１の半導体記憶装置１の製造方法について説明する。図６～図１６は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。

【0145】

まずは、図６に、ワード線ＷＬが形成される前の積層体ＬＭの下層部分である積層体ＬＭｓａ、及び積層体ＬＭｓａに各種構成が形成される様子を示す。図６は、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。

【0146】

図６（ａ）に示すように、支持基板ＳＳ上に、下部ソース線ＤＳＬａ、中間犠牲層ＳＣＮもしくは中間絶縁層ＳＣＯ、及び上部ソース線ＤＳＬｂをこの順に形成する。

【0147】

支持基板ＳＳとしては、シリコン基板等の半導体基板、セラミック基板等の絶縁基板、またはアルミナ基板等の導電性基板等を使用することができる。支持基板ＳＳの上面側には、上述の絶縁層６０（図３参照）が形成されていてもよい。

【0148】

中間犠牲層ＳＣＮは、後にメモリ領域ＭＲとなる支持基板ＳＳ上の領域に形成され、中間絶縁層ＳＣＯは、後に階段領域ＳＲとなる支持基板ＳＳ上の領域に形成される。中間犠牲層ＳＣＮは、例えば窒化シリコン層等であり、後にポリシリコン層等に置き換えられて中間ソース線ＢＳＬとなる層である。中間絶縁層ＳＣＯは、上述の通り、例えば酸化シリコン層等である。

【0149】

また、上部ソース線ＤＳＬｂ上に、複数の第１の絶縁層としての絶縁層ＮＬと複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された第１の積層体としての積層体ＬＭｓａを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後に導電材料に置き換えられてワード線ＷＬまたは選択ゲート線ＳＧＳとなる犠牲層として機能する。

【0150】

図６（ｂ）に示すように、積層体ＬＭｓａの一部領域において、絶縁層ＮＬと絶縁層ＯＬとを階段状に加工して、階段部ＳＰｓａを形成する。第１の階段部としての階段部ＳＰｓａは、フォトレジスト層等のマスクパターンのスリミングと、積層体ＬＭｓａの絶縁層ＮＬ及び絶縁層ＯＬのエッチングとを複数回繰り返すことで形成される。

【0151】

すなわち、積層体ＬＭｓａの上面にマスクパターンを形成し、例えば露出部分の絶縁層ＮＬと絶縁層ＯＬとを１層ずつエッチング除去する。また、酸素プラズマ等による処理で、マスクパターンの端部を後退させて積層体ＬＭｓａの上面を新たに露出させ、絶縁層ＮＬと絶縁層ＯＬとを更に１層ずつエッチング除去する。このような処理を複数回繰り返すことで階段部ＳＰｓａが形成される。

【0152】

図６（ｃ）に示すように、階段部ＳＰｓａを覆い、積層体ＬＭｓａの上面の高さまで達する絶縁層５１を形成する。絶縁層５１は、階段部ＳＰｓａの外側領域にも形成される。

【0153】

図６（ｄ）に示すように、積層体ＬＭｓａを積層方向に延びる複数のメモリホールＭＨａ及び複数のホールＨＬａを例えば一括形成する。メモリホールＭＨａは、後にメモリ領域ＭＲとなる領域に形成され、ピラーＰＬの下部構造となる部分である。第１のサブホールとしてのホールＨＬａは、後に階段領域ＳＲとなる領域に形成され、柱状部ＨＲｍ，ＨＲｔ，ＨＲｓのいずれかの下部構造となる部分である。

【0154】

より詳細には、複数のメモリホールＭＨａは、積層体ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間犠牲層ＳＣＮを貫通して、下部ソース線ＤＳＬａに到達している。複数のホールＨＬａは、絶縁層５１、積層体ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達している。

【0155】

図６（ｅ）に示すように、これらのメモリホールＭＨａ及びホールＨＬａ内をアモルファスシリコン層等の犠牲層２６で充填する。

【0156】

これにより、後にメモリ領域ＭＲとなる領域には、複数のメモリホールＭＨａに犠牲層２６が充填されたピラーＰＬｃが形成される。また、後に階段領域ＳＲとなる領域には、複数のホールＨＬａに犠牲層２６が充填された柱状部ＨＲｃが形成される。

【0157】

次に、図７及び図８に、ワード線ＷＬが形成される前の積層体ＬＭの上層部分である積層体ＬＭｓｂが形成される様子を示す。

【0158】

図７及び図８は、上述の図６と同様、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。

【0159】

図７（ａ）に示すように、積層体ＬＭｓａ上と階段部ＳＰｓａの絶縁層５１上とを覆い、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された第２の積層体としての積層体ＬＭｓｂを形成する。積層体ＬＭｓｂの犠牲層ＮＬは、後に導電層に置き換えられてワード線ＷＬまたは選択ゲート線ＳＧＤとなる。

【0160】

図７（ｂ）に示すように、積層体ＬＭｓｂの一部領域において、絶縁層ＮＬと絶縁層ＯＬとを階段状に加工して、階段部ＳＰｓｂ，ＳＰｓｓを形成する。第２の階段部としての階段部ＳＰｓｂ，ＳＰｓｓは、上述の図７（ｂ）に示した処理と同様、フォトレジスト層等のマスクパターンのスリミングと、積層体ＬＭｓｂの絶縁層ＮＬ及び絶縁層ＯＬのエッチングとを複数回繰り返すことで形成される。

【0161】

このとき、階段部ＳＰｓａの最上段と階段部ＳＰｓｂの最下段とを近接させて階段部ＳＰｓｂ，ＳＰｓｓを形成する。これにより、階段部ＳＰｓａ，ＳＰｓｂ，ＳＰｓｓが積層体ＬＭｓａ，ＬＭｓｂの下層側から上層側へと連続的に連なるように配置される。また、階段部ＳＰｓｂを覆う絶縁層５１上の積層体ＬＭｓｂが除去されることにより、階段部ＳＰｓａに形成された柱状部ＨＲｃの上端部が絶縁層５１の上面に露出する。

【0162】

図７（ｃ）に示すように、階段部ＳＰｓｂ，ＳＰｓｓを覆うとともに、階段部ＳＰｓａに形成済みの絶縁層５１を覆う絶縁層５１を形成する。これにより、絶縁層５１は、積層体ＬＭｓｂの上面の高さまで達する。

【0163】

図８（ａ）に示すように、積層体ＬＭｓｂの高さ位置を積層方向に延びる複数のメモリホールＭＨｂ及び複数のホールＨＬｂを例えば一括形成する。メモリホールＭＨｂは、後にメモリ領域ＭＲとなる領域に配置され、ピラーＰＬの上部構造となる部分である。第２のサブホールとしてのホールＨＬｂは、階段部ＳＰｓａ，ＳＳＰｓｂ，ＳＳＰｓｓと積層方向に重なる位置に配置され、柱状部ＨＲｍ，ＨＲｔ，ＨＲｓのいずれかの上部構造となる部分である。

【0164】

より詳細には、複数のメモリホールＭＨｂは、積層体ＬＭｓｂを貫通して、積層体ＬＭｓａに形成されたピラーＰＬｃの上端部にそれぞれ到達している。複数のホールＨＬｂは、絶縁層５１及び積層体ＬＭｓｂを貫通して、積層体ＬＭｓａに形成された柱状部ＨＲｃの上端部にそれぞれ到達している。

【0165】

図８（ｂ）に示すように、メモリホールＭＨｂ及びホールＨＬｂを介して、これらの下端部にそれぞれ接続されるピラーＰＬｃ及び柱状部ＨＲｃから犠牲層２６を除去する。

【0166】

これにより、複数のメモリホールＭＨｂ底にそれぞれメモリホールＭＨａが開口し、絶縁層５１、積層体ＬＭｓｂ，ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間犠牲層ＳＣＮを貫通して、下部ソース線ＤＳＬａに到達する複数のメモリホールＭＨが形成される。

【0167】

また、複数のホールＨＬｂ底にそれぞれホールＨＬａが開口し、絶縁層５１、積層体ＬＭｓｂ，ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数のホールＨＬが形成される。

【0168】

次に、図９～図１３に、メモリホールＭＨ及びホールＨＬ内に多層構造等の構造が形成される様子を示す。

【0169】

図１０を除く図９～図１２の（ａ）は、上述の図８等と同様、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。図１０を除く図９～図１２の（ｂ）～（ｄ）は、それぞれ任意の絶縁層ＮＬの高さ位置における、第１のホールとしてのメモリホールＭＨ、柱状部ＨＲｍに加工されることとなる第３のホールとしてのホールＨＬ、及び柱状部ＨＲｔに加工されることとなる第２のホールとしてのホールＨＬのＹ方向の拡大断面図である。

【0170】

すなわち、図１０を除く図９～図１２の（ｃ）は、階段部ＳＰｓｓに形成されたホールＨＬの拡大断面図であり、図１０～図１２の（ｄ）は、階段部ＳＰｓｂ，ＳＰｓａに形成されたホールＨＬの拡大断面図である。

【0171】

同様に、図１３（Ａ）は、上述の図８等と同様、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。図１３（Ｂｂ）～図１３（Ｅｂ）、図１３（Ｂｃ）～図１３（Ｅｃ）、及び図１３（Ｂｄ）～図１３（Ｅｄ）は、それぞれ任意の絶縁層ＮＬの高さ位置における、メモリホールＭＨ、柱状部ＨＲｍに加工されることとなるホールＨＬ、及び柱状部ＨＲｔに加工されることとなるホールＨＬのＹ方向の拡大断面図である。

【0172】

図９（ａ）に示すように、階段部ＳＰｓｓ，ＳＰｓｂ，ＳＰｓａに形成されたホールＨＬ、及び後にメモリ領域ＭＲとなる領域に形成されたメモリホールＭＨは、それぞれ積層体ＬＭｓｂの上面に開口している。

【0173】

図９（ｂ）～図９（ｄ）に示すように、積層体ＬＭｓｂの上面に開口したこれらのメモリホールＭＨ及びホールＨＬの側壁に酸化シリコン層等の絶縁層ＢＫｂを形成する。第３の絶縁層としての絶縁層ＢＫｂは、メモリホールＭＨ内において一部がブロック絶縁層ＢＫとなり、一部のホールＨＬ内において一部がダミー層ＢＫｄとなり、他の一部のホールＨＬ内において全体がダミー層ＢＫｔとなる層である。ただし、絶縁層ＢＫｂは、最終的にピラーＰＬが有することとなるブロック絶縁層ＢＫよりも厚く形成されている。

【0174】

なお、これらの絶縁層ＢＫｂは、積層体ＬＭｓｂの上面、並びにメモリホールＭＨ及びホールＨＬの底面にも形成される。

【0175】

図１０は、後に階段領域ＳＲとなる領域のＹ方向に沿う断面図である。より詳細には、図１０は、階段部ＳＰｓｂの断面図であり、上述の図５（ｂ）に相当する部分である。したがって、図１０に示す断面の紙面左右方向の両端部近傍には、後に板状部ＰＴが形成されることとなる。また、図１０に示す複数のホールＨＬのうち、紙面左右方向両端部のホールＨＬは、柱状部ＨＲｓに加工され、後に形成される板状部ＰＴと隣接することとなる。

【0176】

以下の図１０に示す処理では、複数のホールＨＬのうち、後に柱状部ＨＲｍ，ＨＲｔとなるホールＨＬ、及び後にメモリ領域ＭＲとなる領域に形成済みのメモリホールＭＨをレジストパターン等で保護したうえで、後に形成される板状部ＰＴと隣接することとなる第４のホールとしてのホールＨＬを加工して柱状部ＨＲｓを形成する。

【0177】

しかし、レジストパターン形成時に液状のレジストが深穴のホールＨＬ及びメモリホールＭＨ内に流入するのは好ましくない。レジストの露光および現像の際に、ホールＨＬ及びメモリホールＭＨ内のレジストが除去されずに残ってしまう恐れがあるためである。そこで、例えばレジストパターンの形成前に、これらのホールＨＬ及びメモリホールＭＨへのレジスト液の流入を抑制する層を形成する。

【0178】

図１０（ａ）に示すように、階段部ＳＰｓｂに開口する複数のホールＨＬの側壁および底面には、上述の図９の処理により、それぞれ絶縁層ＢＫｂが形成されている。これらのホールＨＬを覆うＣＶＤ－カーボン層８１を形成する。図示はしないが、ＣＶＤ－カーボン層８１は、後にメモリ領域ＭＲとなる領域に形成されたメモリホールＭＨをも覆っている。

【0179】

また、複数のホールＨＬのうち、紙面左右方向両端部のホールＨＬと積層方向に重なる位置に開口を有するレジストパターン７１を、ＣＶＤ－カーボン層８１を介して積層体ＬＭｓｂ上に形成する。図示はしないが、レジストパターン７１は、後にメモリ領域ＭＲとなる領域に形成されたメモリホールＭＨと積層方向に重なる位置にも形成される。

【0180】

ここで、ＣＶＤ－カーボン層８１は、例えばカーボン含有ガスを用いた化学気相成長（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法等により形成される有機系層である。ＣＶＤ－カーボン層８１は、例えば同じ有機系層であるフォトレジスト層等よりも硬度が高く、かつ、酸素プラズマを用いたアッシング等により除去することが可能である。

【0181】

ＣＶＤ－カーボン層８１の形成時、ステップカバレッジを調整することで、ホールＨＬ内へと進入することなく、これらのホールＨＬの上面を覆うＣＶＤ－カーボン層８１を形成することが可能である。このように、ＣＶＤ－カーボン層８１を介在させて、レジストパターン７１を形成することで、ホールＨＬへのレジスト液の流入を抑制することができる。

【0182】

図１０（ｂ）に示すように、レジストパターン７１をマスクとしてＣＶＤ－カーボン層８１をエッチング加工し、ＣＶＤ－カーボン層８１から紙面左右方向両端部のホールＨＬを露出させる。なお、レジストパターン７１とＣＶＤ－カーボン層８１は、いずれも同種の材料から構成される有機系層等である。このため、ＣＶＤ－カーボン層８１の上記加工時、レジストパターン７１も同様にエッチング除去されることにより、ＣＶＤ－カーボン層８１の加工が終了した時点でレジストパターン７１が消失していていもよい。

【0183】

図１０（ｃ）に示すように、ＣＶＤ－カーボン層８１から露出したホールＨＬ内に、酸化シリコン層等の絶縁層５７を充填する。このとき、絶縁層５７は、ホールＨＬの側壁および底面に形成された絶縁層ＢＫｂを介してホールＨＬ内に充填されることとなる。これにより、後に形成される板状部ＰＴと隣接することとなる位置に柱状部ＨＲｓが形成される。

【0184】

なお、ホールＨＬ内に充填される絶縁層５７の体積に比して、絶縁層ＢＫｂは薄く、また、これらの絶縁層ＢＫｂ，５７は、いずれも同種の酸化シリコン層等である。このため、絶縁層５７の充填後、これらの絶縁層ＢＫｂ，５７は明確な界面を有さなくともよく、相互に判別不能であってもよい。これ以降、これらのホールＨＬに形成された絶縁層ＢＫｂの図示を省略する。

【0185】

その後、残ったＣＶＤ－カーボン層８１は、例えば酸素プラズマを用いたアッシング等によって除去される。

【0186】

図１１（ａ）に示すように、複数のメモリホールＭＨ、及び階段部ＳＰｓｓに形成されたホールＨＬを覆うＣＶＤ－カーボン層８２を形成する。ＣＶＤ－カーボン層８２からは、階段部ＳＰｓｂ，ＳＰｓａに残ったホールＨＬが露出している。ＣＶＤ－カーボン層８２からは、階段部ＳＰｓｂ，ＳＰｓａに形成された柱状部ＨＲｓの上面も露出しているが、柱状部ＨＲｓは例えば単一層の絶縁層５７となっているため、以降の処理の影響を受けない。

【0187】

なお、ＣＶＤ－カーボン層８２の上記のようなパターンは、例えば図示しないレジストパターン等を用いてＣＶＤ－カーボン層８２をパターニングすることで得られる。

【0188】

図１１（ｄ）に示すように、階段部ＳＰｓｂ，ＳＰｓａに形成され、ＣＶＤ－カーボン層８２から露出したホールＨＬの側壁に、更に酸化シリコン層等を形成し、上述の絶縁層ＢＫｂよりも厚いダミー層ＢＫｔを形成する。ダミー層ＢＫｔは、積層体ＬＭｓｂの上面、及び階段部ＳＰｓｂ，ＳＰｓａのホールＨＬの底面にも形成される。

【0189】

図１１（ｂ）（ｃ）に示すように、ＣＶＤ－カーボン層８２で覆われたメモリホールＭＨ、及び階段部ＳＰｓｓのホールＨＬには、追加の酸化シリコン層等は形成されず、これらのメモリホールＭＨ及びホールＨＬ内には、絶縁層ＢＫｂが元の層厚のまま維持される。

【0190】

その後、ＣＶＤ－カーボン層８２は、例えば酸素プラズマを用いたアッシング等によって除去される。

【0191】

図１２（ａ）に示すように、階段部ＳＰｓｂ，ＳＰｓａに形成されたホールＨＬを覆うＣＶＤ－カーボン層８３を形成する。ＣＶＤ－カーボン層８３からは、複数のメモリホールＭＨ、及び階段部ＳＰｓｓに形成されたホールＨＬが露出している。

【0192】

図１２（ｂ）（ｃ）に示すように、ＣＶＤ－カーボン層８３から露出したメモリホールＭＨ、及び階段部ＳＰｓｓに形成され、ＣＶＤ－カーボン層８３から露出したホールＨＬの側壁の絶縁層ＢＫｂをスリミングして薄層化する。このようなスリミングは、例えばウェット処理等により行うことができる。

【0193】

これにより、メモリホールＭＨの側壁にはブロック絶縁層ＢＫが形成される。また、階段部ＳＰｓｓのホールＨＬの側壁には、ダミー層ＢＫｄが形成される。

【0194】

メモリホールＭＨ等を形成する際、メモリホールＭＨの側壁が凹凸を有して形成されてしまう場合がある。上記のように、一旦、ブロック絶縁層ＢＫよりも厚い絶縁層ＢＫｂを形成し、それをスリミングにより適正なブロック絶縁層ＢＫの層厚に薄層化することで、メモリホールＭＨの側壁の凹凸が転写されたブロック絶縁層ＢＫの内壁面の凹凸を軽減することができる。

【0195】

図１２（ｄ）に示すように、階段部ＳＰｓｂ，ＳＰｓａに形成され、ＣＶＤ－カーボン層８３で覆われたホールＨＬは、ダミー層ＢＫｔのスリミング処理を受けない。このため、階段部ＳＰｓｂ，ＳＰｓａのホールＨＬ内には、ダミー層ＢＫｔが元の層厚のまま維持される。

【0196】

その後、ＣＶＤ－カーボン層８３は、例えば酸素プラズマを用いたアッシング等によって除去される。

【0197】

以上のように、階段部ＳＰｓｂ，ＳＰｓａのホールＨＬに対する酸化シリコンの追加形成、及びメモリホールＭＨ及び階段部ＳＰｓｓのホールＨＬにおける絶縁層ＢＫｂのスリミング等の処理により、ダミー層ＢＫｔと、ブロック絶縁層ＢＫ及びダミー層ＢＫｄとには所定の層厚差が生じている。

【0198】

一例として、積層体ＬＭｓｂを貫通するホールＨＬｂの下端部の径が１１０ｎｍである場合、上述のように、ブロック絶縁層ＢＫ及びダミー層ＢＫｄよりも、ダミー層ＢＫｔを５ｎｍ以上１０ｎｍ以下の範囲で厚く形成することができる。

【0199】

図１３（Ａ）に示すように、ＣＶＤ－カーボン層８３が除去された後、ブロック絶縁層ＢＫが形成されたメモリホールＭＨ、及びダミー層ＢＫｄ，ＢＫｔがそれぞれ形成されたホールＨＬが積層体ＬＭｓｂの上面に再び開口する。

【0200】

図１３（Ｂｂ）～図１３（Ｂｄ）に示すように、これらのメモリホールＭＨ及びホールＨＬのそれぞれの側壁に窒化シリコン層等を形成する。これにより、メモリホールＭＨの側壁には、ブロック絶縁層ＢＫを介して電荷蓄積層ＣＴが形成される。また、ホールＨＬの側壁には、ダミー層ＢＫｄまたはダミー層ＢＫｔを介して、ダミー層ＣＴｄがそれぞれ形成される。これらの第５の絶縁層としての電荷蓄積層ＣＴ及びダミー層ＣＴｄは、積層体ＬＭｓｂの上面等にも形成される。

【0201】

図１３（Ｃｂ）～図１３（Ｃｄ）に示すように、これらのメモリホールＭＨ及びホールＨＬのそれぞれの側壁に酸化シリコン層等を形成する。

【0202】

これにより、メモリホールＭＨの側壁には、ブロック絶縁層ＢＫ及び電荷蓄積層ＣＴを介してトンネル絶縁層ＴＮが形成される。またこれにより、メモリホールＭＨの側壁には、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮを含むメモリ層ＭＥが形成される。

【0203】

また、ホールＨＬの側壁には、ダミー層ＢＫｄまたはダミー層ＢＫｔ、及びダミー層ＣＴｄを介して、ダミー層ＴＮｄがそれぞれ形成される。これにより、ホールＨＬの側壁には、ダミー層ＢＫｄもしくはダミー層ＢＫｔ、ダミー層ＣＴｄ、及びダミー層ＴＮｄを含むダミー層ＭＥｄまたはダミー層ＭＥｔがそれぞれ形成される。

【0204】

なお、これらの第４の絶縁層としてのトンネル絶縁層ＴＮ及びダミー層ＴＮｄは、積層体ＬＭｓｂの上面等にも形成される。

【0205】

図１３（Ｄｂ）～図１３（Ｄｄ）に示すように、これらのメモリホールＭＨ及びホールＨＬのそれぞれの側壁に、ポリシリコン層またはアモルファスシリコン層等の半導体層を形成する。これにより、メモリホールＭＨの側壁には、メモリ層ＭＥを介してチャネル層ＣＮが形成される。また、ホールＨＬの側壁には、ダミー層ＭＥｄまたはダミー層ＭＥｔを介して、ダミー層ＣＮｄがそれぞれ形成される。これらのチャネル層ＣＮ及びダミー層ＣＮｄは、積層体ＬＭｓｂの上面等にも形成される。

【0206】

図１３（Ｅｂ）～図１３（Ｅｄ）に示すように、これらのメモリホールＭＨ及びホールＨＬ内に残った空隙に酸化シリコン層等を充填する。

【0207】

メモリホールＭＨは、ＸＹ平面に沿う方向の断面積および径が、ホールＨＬの断面積および径よりも小さい。また、側壁にダミー層ＢＫｔを含む多層構造が形成されたホールＨＬ内の空隙は、側壁にダミー層ＢＫｄを含む多層構造が形成されたホールＨＬ内の空隙よりも小さく、例えばメモリホールＭＨ内に残った空隙と略同じ大きさである。

【0208】

このため、メモリホールＭＨ、及び側壁にダミー層ＢＫｔを含むホールＨＬ内の空隙は、側壁にダミー層ＢＫｄを含むホールＨＬよりも速く、酸化シリコン層等により充填される。

【0209】

側壁にダミー層ＢＫｄを含む多層構造が形成され、残った空隙が最も大きいホールＨＬは、酸化シリコン層等により充填されるまで最も長時間を要する。したがって、メモリホールＭＨ、及び側壁にダミー層ＢＫｔを含むホールＨＬ内が、酸化シリコン層等によって略完全に充填された後も、側壁にダミー層ＢＫｄを含むホールＨＬが略完全に酸化シリコン層等により充填されるまで、酸化シリコン層等の充填処理を継続する。

【0210】

以上により、メモリホールＭＨ内にはコア層ＣＲが形成され、ホールＨＬ内にはダミー層ＣＲｄが形成される。これらのコア層ＣＲ及びダミー層ＣＲｄは、積層体ＬＭｓｂの上面等にも形成される。

【0211】

なお、ブロック絶縁層ＢＫ及びダミー層ＢＫｄと、ダミー層ＢＫｔとの層厚差は、上述のように、例えばダミー層ＢＫｔが形成されるホールＨＬのうち、積層体ＬＭｓｂ部分を貫通するホールＨＬｂの下端部の径に応じて規定することができる。これにより、他より厚いダミー層ＢＫｔが形成されたホールＨＬ内に順次、ダミー層ＣＴｄ，ＴＮｄ，ＣＮｄ等を形成していく際に、全ての層が形成されないままホールＨＬｂの下端部が閉塞し、例えば積層体ＬＭｓａ部分を貫通するホールＨＬａ内にボイド等が生じてしまうことを抑制することができる。

【0212】

次に、積層体ＬＭｓｂの上面に順に形成されたメモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを処理して、上端部にキャップ層ＣＰを有するピラーＰＬが形成される様子を図１４に示す。

【0213】

図１４は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図であり、上述の図４（ａ）に相当する部分である。したがって、図１４に示す断面の紙面左右方向の両端部近傍には、後に板状部ＰＴが形成されることとなる。

【0214】

図１４（ａ）に示すように、積層体ＬＭｓｂ上面のコア層ＣＲをエッチバックして、積層体ＬＭｓｂ上面から除去する。このとき、コア層ＣＲに対して余剰のエッチバックを行って、メモリホールＭＨ上端部のコア層ＣＲをメモリホールＭＨの深さ方向に後退させる。これにより、メモリホールＭＨ上端部のコア層ＣＲが除去され、例えば除去されたコア層ＣＲと略同じ径を有する窪みＤＮが形成される。

【0215】

図１４（ｂ）に示すように、メモリホールＭＨ上端部の窪みＤＮに半導体層ＣＰｂを形成する。半導体層ＣＰｂは、後にキャップ層ＣＰとなる層である。半導体層ＣＰｂは、積層体ＬＭｓｂの上面にも形成される。

【0216】

図１４（ｃ）に示すように、ＣＭＰ等によって、積層体ＬＭｓｂ上面の半導体層ＣＰｂを除去し、メモリホールＭＨの上端部にキャップ層ＣＰを形成する。また、ＣＭＰ等によって薄くなった積層体ＬＭｓｂ最上層の絶縁層ＯＬを積み増す。

【0217】

これにより、キャップ層ＣＰを含む上端部が最上層の絶縁層ＯＬに埋没したピラーＰＬが形成される。ただし、この時点で、メモリ層ＭＥはピラーＰＬの側壁全体を覆っており、チャネル層ＣＮの側面は露出した状態となっていない。

【0218】

なお、後に階段領域ＳＲとなる領域においても、図１４に示す上記処理が並行して行われることで、上端部にそれぞれダミー層ＣＰｄを有する柱状部ＨＲｍ，ＨＲｔが形成される。ただし、これらの柱状部ＨＲｍ，ＨＲｔは、半導体記憶装置１の機能に寄与しないダミーの構成であるため、柱状部ＨＲｍ，ＨＲｔにダミー層ＣＰｄが形成されなくともよい。この場合、柱状部ＨＲｍ，ＨＲｔの窪みＤＮを酸化シリコン層等で埋め戻すことができる。

【0219】

また、柱状部ＨＲｓは、全体が例えば絶縁層５７の単体で構成されており、柱状部ＨＲｓの上端部には上述の窪みＤＮは形成されない。よって、キャップ層ＣＰに相当する構成も形成されない。

【0220】

次に、図１５及び図１６に、ソース線ＳＬ及びワード線ＷＬが形成される様子を示す。図１５及び図１６は、上述の図１４と同様、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図である。図１５及び図１６は、上述の図１４と同様、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図である。

【0221】

図１５（ａ）に示すように、積層体ＬＭｓｂ，ＬＭｓａ、及び上部ソース線ＤＳＬｂを貫通し、中間犠牲層ＳＣＮに到達するスリットＳＴを形成する。また、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５４ｓを形成する。

【0222】

スリットＳＴは、テーパ形状またはボーイング形状のＹ方向縦断面を有し、積層体ＬＭｓａ，ＬＭｓｂ内をＸ方向に沿う方向にも延びている。したがって、図示しない階段領域ＳＲにおいては、スリットＳＴの下端部は中間絶縁層ＳＣＯに到達する。

【0223】

このとき、複数の絶縁層ＮＬ，ＯＬが交互に積層された積層体ＬＭｓａ，ＬＭｓｂと、酸化シリコン層等の単体である絶縁層５１との硬度の違いから、スリットＳＴのテーパ形状またはボーイング形状の度合いは、絶縁層５１で覆われた階段部ＳＰｓｓ，ＳＰｓｂ，ＳＰｓａにおいて、より顕著となる。

【0224】

また、階段部ＳＰｓｓから階段部ＳＰｓｂ、更に階段部ＳＰｓａへと向かうほど、スリットＳＴが、絶縁層５１内を積層体ＬＭｓａ，ＬＭｓｂの積層方向に延びる距離が増す。したがって、階段部ＳＰｓｓから階段部ＳＰｓａへと向かうほど、スリットＳＴのテーパ形状またはボーイング形状の度合いが高まっていく。

【0225】

図１５（ｂ）に示すように、絶縁層５４ｓで側壁を保護されたスリットＳＴを介して、例えば熱リン酸等の中間犠牲層ＳＣＮの除去液を流入させて、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂに挟まれた中間犠牲層ＳＣＮを除去する。

【0226】

これにより、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にギャップ層ＧＰｓが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｓ内に露出する。

【0227】

このとき、スリットＳＴの側壁は絶縁層５４ｓで保護されているので、積層体ＬＭｓａ，ＬＭｓｂ内の絶縁層ＮＬまでもが除去されてしまうことが抑制される。また、図示しない階段領域ＳＲにおいて、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間には犠牲層ＳＣＮがなく、ギャップ層ＧＰｓは形成されない。

【0228】

図１５（ｃ）に示すように、スリットＳＴを介してギャップ層ＧＰｓ内に適宜、薬液を流入させて、ギャップ層ＧＰｓ内に露出したメモリ層ＭＥのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図１３（Ｅｂ）参照）を順次、除去する。これにより、ピラーＰＬの一部側壁からメモリ層ＭＥが除去され、内側のチャネル層ＣＮの一部がギャップ層ＧＰｓ内に露出する。

【0229】

図１５（ｄ）に示すように、絶縁層５４ｓで側壁を保護されたスリットＳＴから、例えばアモルファスシリコン等の原料ガスを注入し、ギャップ層ＧＰｓをアモルファスシリコン等で充填する。また、支持基板ＳＳを加熱処理して、ギャップ層ＧＰｓ内に充填されたアモルファスシリコンを多結晶化してポリシリコン等を含む中間ソース線ＢＳＬを形成する。

【0230】

これにより、ピラーＰＬのチャネル層ＣＮの一部が、中間ソース線ＢＳＬを介して側面でソース線ＳＬと接続される。

【0231】

このとき、図示しない階段領域ＳＲにおいては、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にはギャップ層ＧＰｓが形成されていない。このため、例えば柱状部ＨＲｍ，ＨＲｔのダミー層ＭＥｄが除去されることはなく、また、中間ソース線ＢＳＬの形成も行われない。

【0232】

ダミーピラーである柱状部ＨＲｍ，ＨＲｔは、ソース線ＳＬと電気的な導通を有さないことが好ましい。上述のように、メモリ領域ＭＲを除く階段領域ＳＲでは、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂ間に、中間犠牲層ＳＣＮに替えて中間絶縁層ＳＣＯを配置しておくことで、柱状部ＨＲｍ，ＨＲｔがソース線ＳＬと導通することが抑制される。

【0233】

図１６（ａ）に示すように、スリットＳＴ側壁の絶縁層５４ｓを一旦除去する。

【0234】

図１６（ｂ）に示すように、スリットＳＴから積層体ＬＭｓａ，ＬＭｓｂ内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＭｇａ，ＬＭｇｂが形成される。

【0235】

なお、複数のギャップ層ＧＰを含む積層体ＬＭｇａ，ＬＭｇｂは脆弱な構造となっている。後にメモリ領域ＭＲとなる領域では、複数のピラーＰＬがこのような脆弱な積層体ＬＭｇａ，ＬＭｇｂを支持する。一方、階段部ＳＰｓｓ，ＳＰｓｂ，ＳＰｓａにおいては、複数の柱状部ＨＲｍ，ＨＲｔ，ＨＲｓがこれらの積層体ＬＭｇａ，ＬＭｇｂを支持する。これらのうち、ヤング率の高い半導体層等であるダミー層ＣＮｄを有する柱状部ＨＲｍ，ＨＲｔによって、より強固に積層体ＬＭｇａ，ＬＭｇｂを支持することができる。

【0236】

このようなピラーＰＬ及び柱状部ＨＲｍ，ＨＲｔ，ＨＲｓの支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇａ，ＬＭｇｂを支持するが歪んだり倒壊したりすることが抑制される。

【0237】

図１６（ｃ）に示すように、スリットＳＴから積層体ＬＭｇａ，ＬＭｇｂの内部へと、例えばタングステンまたはモリブデン等の導電材の原料ガスを注入し、積層体ＬＭｇａ，ＬＭｇｂのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬ等を形成する。これにより、複数のワード線ＷＬ等と複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ，ＬＭｂを含む積層体ＬＭが形成される。

【0238】

なお、積層体ＬＭｂの最上層および最上層から２番目の導電層２９は、後にこれらを貫通する分離層ＳＨＥが形成されることで、複数の選択ゲート線ＳＧＤのパターンに区画される。

【0239】

以上のように、中間犠牲層ＳＣＮから中間ソース線ＢＳＬを形成する処理、及び絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。

【0240】

その後、スリットＳＴ内に絶縁層５４を充填して板状部ＰＴを形成する。また、積層体ＬＭｂの最上層の導電層２９を含む１つまたは複数の導電層２９を貫通する溝を形成し、溝内に絶縁層５６を充填することで、これらの導電層２９を選択ゲート線ＳＧＤのパターンに区画する分離層ＳＨＥを形成する。

【0241】

また、絶縁層５１を貫通し、階段部ＳＰｓ，ＳＰｂ，ＳＰａの各段を構成するワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ到達する複数のコンタクトホールを一括して形成し、コンタクトホール内に絶縁層５５及び導電層２５を形成する。これにより、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ接続されるコンタクトＣＣが形成される。

【0242】

続いて、積層体ＬＭの上面および階段領域ＳＲを覆う絶縁層５１の上面に絶縁層５２を形成し、絶縁層５２を貫通して、コンタクトＣＣに接続されるプラグＶ０を形成する。また、絶縁層５２を貫通して、ピラーＰＬに接続されるプラグＣＨを形成する。更に、絶縁層５２上に絶縁層５３を形成し、プラグＶ０，ＣＨに接続される上層配線ＭＸ及びビット線ＢＬ等を形成する。また、絶縁層５３の上面には周辺回路ＣＢＡと電気的な導通を取るための電極パッド等が形成される。

【0243】

なお、例えばデュアルダマシン法等を用いることにより、プラグＶ０，ＣＨ、上層配線ＭＸ、及びビット線ＢＬ等を一括して形成してもよい。

【0244】

また、積層体ＬＭが形成された支持基板ＳＳとは別体の半導体基板ＳＢ上に、周辺回路ＣＢＡを形成し、絶縁層４０で覆う。絶縁層４０中には、周辺回路ＣＢＡを絶縁層４０の表面に引き出すコンタクト、ビア、配線等を形成し、絶縁層４０の上面に形成された電極パッド等と接続される。

【0245】

続いて、支持基板ＳＳと半導体基板ＳＢとを、それぞれが有する絶縁層５０，４０で貼り合わせ、絶縁層５０，４０中の電極パッドを接続する。その後、支持基板ＳＳを研削除去してソース線ＳＬを露出させ、プラグＰＧが形成された絶縁層６０を介して、電極膜ＥＬが接続される。

【0246】

以上により、実施形態１の半導体記憶装置１が製造される。

【0247】

（概括）
３次元不揮発性メモリ等の半導体記憶装置の製造工程において、積層体中の犠牲層を導電層に置き換えて、導電層と絶縁層とが積層された積層体を形成することがある。この場合、リプレース処理中に複数のギャップ層を含む脆弱な積層体を支持するため、例えば階段領域に柱状部が配置されることがある。柱状部は、例えば積層体を貫通するホール内に酸化シリコン層等の絶縁層が充填された構造を有する。

【0248】

しかしながら、柱状部を絶縁層等から構成した場合、その後の製造工程における熱的な処理によって、柱状部を構成する絶縁層が収縮することがある。また、複数の柱状部の収縮により、これらの柱状部が配置された領域全体が、ピラーにより支持されるメモリ領域等の他の領域に比べて積層体の積層方向に沈み込んでしまうことがある。つまり、製造途中の半導体記憶装置の上面が凹凸を有することとなってしまう。

【0249】

これにより、例えばリソグラフィ技術を用いた処理等において、沈み込みが起きた領域で照準が合わずに正常な露光がされないことがある。また、例えばホールまたは溝等に埋め込んだ導電材を積層体上面から研磨除去する処理等において、沈み込みが起きた領域に導電材の研磨残りが発生してしまったりすることがある。

【0250】

そこで、例えば酸化シリコン層等よりもヤング率が高くて硬い材料で柱状部を構成することが考えられる。この場合、例えば柱状部の層構造をヤング率の高いチャネル層等を含むピラーの層構造と統一すれば、柱状部およびピラーを一括形成することができ簡便である。

【0251】

しかしながら、積層体のリプレース処理を行うスリットを形成する際、または、ワード線等に接続されるコンタクトホールを階段領域に形成する際などに、これらのスリットまたはコンタクトホールが柱状部と接触することがある。

【0252】

スリットと柱状部との接触は、これらのスリットまたは柱状部を形成する際に位置ずれが生じたり、階段部を覆う絶縁層中でスリットの幅が広がってしまったり、半導体記憶装置の各構成間に応力が働いて柱状部が傾斜してしまったりすることにより生じうる。

【0253】

コンタクトホールと柱状部との接触は、これらのコンタクトホールまたは柱状部を形成する際に位置ずれが生じたり、半導体記憶装置の各構成間に応力が働いて、コンタクトホールまたは柱状部が傾斜してしまったりすることにより生じうる。

【0254】

上記のように、例えば柱状部をピラーと同じ層構造とした場合には、スリットまたはコンタクトホールと柱状部との接触による複数のワード線間の耐圧低下の課題が生じる。

【0255】

すなわち、ピラーの電荷蓄積層には、複数の導電層を含む積層体を形成する際にリプレース対象となる犠牲層と同種の材料が用いられることがある。柱状部に電荷蓄積層に相当する窒化層等が含まれていると、積層体のリプレース処理を行うスリットを形成する際、スリットと柱状部とが接触して柱状部の窒化層がスリット内に露出してしまう懸念が生じる。この場合、スリットを介してリプレース処理を行うと、露出部分を介して柱状部の窒化層までもが導電層で置き換えられてしまい、複数のワード線間で耐圧が不足してしまう恐れがある。

【0256】

また、コンタクトホールの形成条件は窒化層に対する選択比が低く、コンタクトホールが接触することで柱状部の窒化層が除去されてしまう懸念がある。その後、コンタクトホール内に導電層が充填されると、窒化層が除去されて生じた柱状部の空隙内にも導電層が充填されて、やはり複数のワード線間で耐圧が不足してしまう場合がある。

【0257】

実施形態１の半導体記憶装置１によれば、柱状部ＨＲｔは、ピラーＰＬのブロック絶縁層ＢＫよりも厚いダミー層ＢＫｔを含む。これにより、例えばコンタクトＣＣとの接触が生じた場合でも、窒化シリコン層等である柱状部ＨＲｔのダミー層ＣＴｄが除去されてしまうことが抑制される。その様子を図１７に示す。

【0258】

図１７は、実施形態１及び比較例にかかる柱状部ＨＲｔ，ＨＲｘに接触するコンタクトホールＣＬが形成された場合の例を示す断面図である。

【0259】

図１７（ａ）に示すように、比較例の柱状部ＨＲｘは、ピラーＰＬの各層に対応するダミー層ＭＥｘ，ＣＮｘ，ＣＲｘを備えている。柱状部ＨＲｘのダミー層ＭＥｘに含まれるダミー層ＴＮｘ，ＣＴｘ，ＢＫｘはいずれも、例えばピラーＰＬのトンネル絶縁層ＴＮ、電荷蓄積層ＣＴ、及びブロック絶縁層ＴＮと略等しい厚さをそれぞれ有する。

【0260】

このような柱状部ＨＲｘに接触するようにコンタクトホールＣＬｘが形成された場合、コンタクトホールＣＬｘは、柱状部ＨＲｘの比較的薄いダミー層ＢＫｘを突き破って、窒化シリコン層等であるダミー層ＣＴｘにまで到達しうる。上述のように、コンタクトホールＣＬｘの形成条件は窒化シリコン層に対する選択比が低い場合があるため、コンタクトホールＣＬｘがダミー層ＣＴｘに到達すると、柱状部ＨＲｘ内の深さ方向にダミー層ＣＴｘのエッチング除去が進行してしまう。

【0261】

図１７（ｂ）に示すように、コンタクトホールＣＬｘ内に絶縁層５５ｘ及び導電層２５ｘを順次形成して、コンタクトＣＣｘが形成される。このとき、ダミー層ＣＴｘが除去されて生じた柱状部ＨＲｘ内の空隙に、導電層２５ｘの一部が充填されてしまう場合がある。このような導電層２５ｘは、コンタクトＣＣｘの接続対象のワード線ＷＬのみならず、複数のワード線ＷＬの高さ位置に跨るように、柱状部ＨＲｘ内を深さ方向に延びる。よって、複数のワード線ＷＬ間で耐圧が不足してしまうこととなる。

【0262】

図１７（ｃ）に示すように、実施形態１の柱状部ＨＲｔは、比較的厚いダミー層ＢＫｔを有している。このため、柱状部ＨＲｔに接触するようにコンタクトホールＣＬが形成された場合であっても、コンタクトホールＣＬは、柱状部ＨＲｔの比較的厚いダミー層ＢＫｔ内に留まり、ダミー層ＣＴｄにまで到達してしまうことが抑制されうる。

【0263】

図１７（ｄ）に示すように、コンタクトホールＣＬ内に絶縁層５５及び導電層２５を順次形成して、コンタクトＣＣが形成されても、コンタクトＣＣの導電層２５が柱状部ＨＲｔ内にまで進入することが抑制されるので、複数のワード線ＷＬ間の耐圧が維持される。

【0264】

このように、上記構成によれば、コンタクトＣＣと柱状部ＨＲｔとの接触によるコンタクトＣＣの形成不良を抑制することができる。

【0265】

実施形態１の半導体記憶装置１によれば、柱状部ＨＲｍは、柱状部ＨＲｔのダミー層ＢＫｔよりも薄いダミー層ＢＫｄを含む。柱状部ＨＲｍが配置される階段部ＳＰｓでは、コンタクトＣＣは、積層体ＬＭの比較的浅い位置に配置される選択ゲート線ＳＧＤに接続される。このため、柱状部ＨＲｍとコンタクトＣＣとの接触リスクは低く、比較的薄いダミー層ＢＫｄを有するよう柱状部ＨＲｍを構成することができる。

【0266】

実施形態１の半導体記憶装置１によれば、階段部ＳＰａと積層方向に重なる位置の複数の板状部ＰＴのＹ方向の両側に、複数の板状部ＰＴに隣接してＸ方向に沿う方向に配列される複数の柱状部ＨＲｓを備える。

【0267】

上述のように、積層体ＬＭの下層側のワード線ＷＬ及び選択ゲート線ＳＧＳが階段状に加工された階段部ＳＰｂ，ＳＰａでは、板状部ＰＴのテーパ形状またはボーイング形状の度合いが高まって、板状部ＰＴのＹ方向の幅が増す。このため、板状部ＰＴに隣接する位置に、絶縁層５７の単体等である柱状部ＨＲｓを配置する。これにより、板状部ＰＴとの干渉を許容しつつ、柱状部ＨＲｓにより積層体ＬＭｇａ，ＬＭｇｂを支持することができる。

【0268】

実施形態１の半導体記憶装置１の製造方法によれば、メモリホールＭＨ及び階段部ＳＰｓｂ，ＳＰｓａのホールＨＬ側壁をそれぞれ覆う絶縁層ＢＫｂを形成し、メモリホールＭＨの側壁を覆う絶縁層ＢＫｂの厚さを減じる。これにより、ピラーＰＬのブロック絶縁層ＢＫよりも厚く、柱状部ＨＲｔのダミー層ＢＫｔを形成することができる。

【0269】

実施形態１の半導体記憶装置１の製造方法によれば、メモリホールＭＨ内に絶縁層ＢＫｂを形成した後、階段部ＳＰｓｂ，ＳＰｓａのホールＨＬ内への絶縁層の形成を継続して、ホールＨＬ内のダミー層ＢＫｔをメモリホールＭＨ内の絶縁層ＢＫｂよりも厚く形成する。

【0270】

このように、メモリホールＭＨ内の絶縁層ＢＫｂのスリミングに加え、階段部ＳＰｓｂ，ＳＰｓａのホールＨＬ内に絶縁層を追加形成することで、ピラーＰＬのブロック絶縁層ＢＫに対する柱状部ＨＲｔのダミー層ＢＫｔの層厚差を任意に制御することができる。よって、ピラーＰＬのブロック絶縁層ＢＫの厚さに依存することなく、ダミー層ＢＫｔを所望の厚さに形成することができる。

【0271】

（変形例１）
次に、図１８及び図１９を用いて、実施形態１の変形例１の半導体記憶装置１ａ，１ｂについて説明する。変形例１の半導体記憶装置１ａ，１ｂにおいては、階段部ＳＰｓ，ＳＰｂ，ＳＰａにおける柱状部ＨＲｍ，ＨＲｔの配置位置が、上述の実施形態１とは異なる。

【0272】

なお、以下の図面においては、上述の実施形態１と同様の構成については同様の符号を付し、その説明を省略することがある。

【0273】

上述の実施形態１では、コンタクトＣＣとの接触リスクが比較的低い階段部ＳＰｓには柱状部ＨＲｍを配置し、コンタクトＣＣとの接触リスクが比較的高い階段部ＳＰｂ，ＳＰａには柱状部ＨＲｔを配置することとした。

【0274】

しかし、絶縁層５１中における板状部ＰＴのＹ方向の拡幅の度合い、半導体記憶装置１の各構成間の応力の高低等によって、それぞれの階段部ＳＰｓ，ＳＰｂ，ＳＰａにおける柱状部ＨＲｍ，ＨＲｔとコンタクトＣＣとの接触リスクは変動しうる。したがって、コンタクトＣＣとの接触リスク等に応じて、柱状部ＨＲｍ，ＨＲｔの配置位置を適宜異ならせてもよい。

【0275】

図１８は、実施形態１の変形例１にかかる半導体記憶装置１ａの構成の一例を示すＸＹ断面図である。より詳細には、図１８は、半導体記憶装置１ａの選択ゲート線ＳＧＤの高さ位置における積層体ＬＭの一部領域のＸＹ断面図である。

【0276】

図１８に示すように、階段部ＳＰｂにおけるコンタクトＣＣとの接触リスクが比較的低い場合等には、階段部ＳＰｓに加えて階段部ＳＰｂにも柱状部ＨＲｍを配置してもよい。この場合、上述の実施形態１と同様、例えば板状部ＰＴと隣接する位置には柱状部ＨＲｓを配列し、それらの位置を除く階段部ＳＰｂ全体に柱状部ＨＲｍを分散して配置することができる。

【0277】

図１９は、実施形態１の変形例１にかかる半導体記憶装置１ｂの構成の他の例を示すＸＹ断面図である。より詳細には、図１９は、半導体記憶装置１ｂの選択ゲート線ＳＧＤの高さ位置における積層体ＬＭの一部領域のＸＹ断面図である。

【0278】

図１９に示すように、階段部ＳＰｓにおけるコンタクトＣＣとの接触リスクが比較的高い場合等には、階段部ＳＰｂ，ＳＰａに加えて階段部ＳＰｓにも柱状部ＨＲｔを配置してもよい。この場合、上述の実施形態１と同様、例えば板状部ＰＴと隣接する位置を含めた階段部ＳＰｓ全体に柱状部ＨＲｔを分散して配置することができる。

【0279】

なお、図１９に示す例では、板状部ＰＴと隣接する一部領域を除き、階段部ＳＰｓ，ＳＰｂ，ＳＰａの全体に亘って、同一の構成を有する柱状部ＨＲｔが配置されることとなる。これにより、柱状部ＨＲｍと柱状部ＨＲｔとを作り分ける処理が不要となり、半導体記憶装置１ｂの製造プロセスを簡素化することも可能である。

【0280】

したがって、階段部ＳＰｓにおけるコンタクトＣＣとの接触リスクが比較的高い場合に限らず、階段部ＳＰｓ，ＳＰｂ，ＳＰａの全体に亘って柱状部ＨＲｔを配置することとしてもよい。

【0281】

変形例１の半導体記憶装置１ａによれば、１つ以上の選択ゲート線ＳＧＤが階段状に加工された階段部ＳＰｓを含む積層体ＬＭｂの階段部ＳＰｓ，ＳＰｂに分散して配置される複数の柱状部ＨＲｍを含む。これにより、上述の実施形態１の半導体記憶装置１と同様の効果を奏する。

【0282】

変形例１の半導体記憶装置１ｂによれば、Ｙ方向両側の複数の板状部ＰＴに隣接する一部領域を除く階段部ＳＰｓ，ＳＰｂ，ＳＰａに分散して配置される複数の柱状部ＨＲｔを含む。これにより、上述の実施形態１の半導体記憶装置１と同様の効果を奏する。

【0283】

（変形例２）
次に、図２０及び図２１を用いて、実施形態１の変形例２の半導体記憶装置１ｃについて説明する。変形例２の半導体記憶装置１ｃにおいては、階段部ＳＰｂの全体に亘って柱状部ＨＲｔが分散して配置されている点が、上述の実施形態１とは異なる。

【0284】

なお、以下の図面においては、上述の実施形態１と同様の構成については同様の符号を付し、その説明を省略することがある。

【0285】

上述の実施形態１では、板状部ＰＴがＹ方向に拡幅されて、板状部ＰＴとの接触リスクが高い階段部ＳＰｂ，ＳＰａにおいて、板状部ＰＴと隣接する位置には柱状部ＨＲｓを配置することとした。しかし、上述のように、比較的厚いダミー層ＢＫｔを有する柱状部ＨＲｔによっても、板状部ＰＴとの接触による不具合が抑制されうる。

【0286】

したがって、階段部ＳＰｂにおいて、または、階段部ＳＰｂ，ＳＰａの両方において、板状部ＰＴと隣接する位置にも柱状部ＨＲｔを配置することも可能である。

【0287】

図２０は、実施形態１の変形例２にかかる半導体記憶装置１ｃの構成の一例を示すＸＹ断面図である。より詳細には、図２０は、半導体記憶装置１ｃの選択ゲート線ＳＧＤの高さ位置における積層体ＬＭの一部領域のＸＹ断面図である。

【0288】

図２０に示すように、階段部ＳＰｂにおいては、板状部ＰＴと隣接する位置に柱状部ＨＲｓは配置されず、階段部ＳＰｂの全体に亘って柱状部ＨＲｔが分散して配置されている。

【0289】

このように、図２０には、階段部ＳＰｂには柱状部ＨＲｓを配置せず、板状部ＰＴとの接触リスクが最も高い階段部ＳＰａには柱状部ＨＲｓを配置する例を示した。しかし、板状部ＰＴの拡幅の度合い、板状部ＰＴとの接触リスクの高低等に応じて、階段部ＳＰａにも柱状部ＨＲｓを配置することなく、階段部ＳＰａの全体に亘って柱状部ＨＲｔを配置することも可能である。

【0290】

変形例２の半導体記憶装置１ｃによれば、Ｙ方向両側の複数の板状部ＰＴに隣接する位置を含む階段部ＳＰｂに分散して配置される複数の柱状部ＨＲｔを含む。このような構成によっても、柱状部ＨＲｔとスリットＳＴとの接触による不具合を抑制することができる。その様子を図２１に示す。

【0291】

図２１は、実施形態１の変形例２及び比較例にかかる柱状部ＨＲｔ，ＨＲｘに接触するスリットＳＴが形成された場合の例を示す断面図である。

【0292】

図２１（ａ）に示すように、比較例の柱状部ＨＲｘに接触するようにスリットＳＴが形成された場合、スリットＳＴは、柱状部ＨＲｘの比較的薄いダミー層ＢＫｘを突き破って、窒化シリコン層等であるダミー層ＣＴｘにまで到達しうる。

【0293】

図２１（ｂ）に示すように、スリットＳＴを介して熱リン酸等の除去液を流入させて、リプレース前の積層体の絶縁層ＮＬを除去する。このとき、柱状部ＨＲｘのダミー層ＢＫｘとスリットＳＴとが接触していると、除去液によってダミー層ＢＫｘまでもが一部、または柱状部ＨＲｘの全体に亘って除去されてしまう。これにより、柱状部ＨＲｘ内に空隙ＧＰｘが生じうる。

【0294】

図２１（ｃ）に示すように、スリットＳＴを介して導電材の原料ガスを注入し、絶縁層ＮＬが除去されて生じたギャップ層ＧＰに充填する。これにより、ワード線ＷＬ等が形成される。このとき、柱状部ＨＲｘとスリットＳＴとが接触しており、かつ、柱状部ＨＲｘ内にダミー層ＢＫｘが除去された空隙ＧＰｘが生じていると、この空隙ＧＰｘ内にも導電層ＣＴｗが形成されてしまう。このような導電層ＣＴｗは、複数のワード線ＷＬの高さ位置に跨るように、柱状部ＨＲｘ内を深さ方向に延びる。よって、複数のワード線ＷＬ間で耐圧が不足してしまうこととなる。

【0295】

図２１（ｄ）に示すように、変形例２の柱状部ＨＲｔは、上述の実施形態１の柱状部ＨＲｔと同様、比較的厚いダミー層ＢＫｔを有している。このため、柱状部ＨＲｔに接触するようにスリットＳＴが形成された場合であっても、スリットＳＴは、柱状部ＨＲｔの比較的厚いダミー層ＢＫｔ内に留まり、ダミー層ＣＴｄにまで到達してしまうことが抑制されうる。

【0296】

図２１（ｅ）に示すように、スリットＳＴを介して熱リン酸等の除去液を流入させて、リプレース前の積層体の絶縁層ＮＬを除去する。このとき、スリットＳＴが柱状部ＨＲｔのダミー層ＣＴｄに到達していなければ、ダミー層ＣＴｄが除去されてしまうことが抑制される。

【0297】

図２１（ｆ）に示すように、スリットＳＴを介して導電材の原料ガスを注入し、絶縁層ＮＬが除去されて生じたギャップ層ＧＰに充填する。このときにも、柱状部ＨＲｔ内には空隙等は生じておらず、また、そもそもスリットＳＴが柱状部ＨＲｔのダミー層ＣＴｄにまで到達していないので、柱状部ＨＲｔ内に導電層が形成されてしまうことが抑制される。よって、複数のワード線ＷＬ間の耐圧が維持される。

【0298】

変形例２の半導体記憶装置１ｃによれば、その他、上述の実施形態１の半導体記憶装置１と同様の効果を奏する。

【0299】

（変形例３）
次に、図２２～図２４を用いて、実施形態１の変形例３の半導体記憶装置について説明する。変形例３の半導体記憶装置は、上述の実施形態１とは製造方法が異なる。

【0300】

なお、以下の図面においては、上述の実施形態１と同様の構成については同様の符号を付し、その説明を省略することがある。

【0301】

上述の実施形態１では、柱状部ＨＲｔのダミー層ＢＫｔを形成する際、酸化シリコンの追加形成を行うことした。しかし、酸化シリコンの追加形成を行うことなく、絶縁層ＢＫｂのスリミングをスキップするだけであっても、ピラーＰＬのブロック絶縁粗ＢＫよりも厚いダミー層を外周部に有する柱状部を形成することができる。以下に、このような製造方法の詳細のフローを示す。

【0302】

図２２～図２４は、実施形態１の変形例３にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図である。

【0303】

図２２及び図２３の（ａ）は、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。図２２及び図２３の（ｂ）～（ｄ）は、それぞれ任意の絶縁層ＮＬの高さ位置における、メモリホールＭＨ、柱状部ＨＲｍに加工されることとなるホールＨＬ、及び柱状部ＨＲｎに加工されることとなる第２のホールとしてのホールＨＬのＹ方向の拡大断面図である。

【0304】

柱状部ＨＲｎは、上述の実施形態１の柱状部ＨＲｔに替えて、変形例３の半導体記憶装置が有することとなる構成である。

【0305】

同様に、図２４（Ａ）は、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。図２４（Ｂｂ）～図２４（Ｅｂ）、図２４（Ｂｃ）～図２４（Ｅｃ）、及び図２４（Ｂｄ）～図２４（Ｅｄ）は、それぞれ任意の絶縁層ＮＬの高さ位置における、メモリホールＭＨ、柱状部ＨＲｍに加工されることとなるホールＨＬ、及び柱状部ＨＲｎに加工されることとなるホールＨＬのＹ方向の拡大断面図である。

【0306】

図２２（ａ）は、上述の実施形態１の図９（ａ）に相当し、階段部ＳＰｓｓ，ＳＰｓｂ，ＳＰｓａに形成されたホールＨＬ、及び後にメモリ領域ＭＲとなる領域に形成されたメモリホールＭＨが、それぞれ積層体ＬＭｓｂ及び絶縁層５１の上面に開口している。

【0307】

図２２（ｂ）～図２２（ｄ）に示すように、積層体ＬＭｓｂの上面に開口したこれらのメモリホールＭＨ及びホールＨＬの側壁に酸化シリコン層等の絶縁層ＢＫｂを形成する。

【0308】

図２３（ａ）に示すように、階段部ＳＰｓｂ，ＳＰｓａに形成されたホールＨＬを覆うＣＶＤ－カーボン層８３を形成する。ＣＶＤ－カーボン層８３からは、複数のメモリホールＭＨ、及び階段部ＳＰｓｓに形成されたホールＨＬが露出している。

【0309】

図２３（ｂ）（ｃ）に示すように、ＣＶＤ－カーボン層８３から露出したメモリホールＭＨ、及び階段部ＳＰｓｓに形成され、ＣＶＤ－カーボン層８３から露出したホールＨＬの側壁の絶縁層ＢＫｂをスリミングして薄層化する。

【0310】

これにより、メモリホールＭＨの側壁には、ブロック絶縁層ＢＫが形成される。また、階段部ＳＰｓｓのホールＨＬの側壁には、ダミー層ＢＫｄが形成される。

【0311】

図２３（ｄ）に示すように、階段部ＳＰｓｂ，ＳＰｓａに形成され、ＣＶＤ－カーボン層８３で覆われたホールＨＬは、絶縁層ＢＫｂのスリミング処理を受けない。このため、階段部ＳＰｓｂ，ＳＰｓａのホールＨＬ内には、絶縁層ＢＫｂが元の層厚のまま維持される。つまり、柱状部ＨＲｎにおいては、絶縁層ＢＫｂがそのままダミー層ＢＫｎとなる。

【0312】

その後、ＣＶＤ－カーボン層８３は、例えば酸素プラズマを用いたアッシング等によって除去される。

【0313】

以上のように、メモリホールＭＨ及び階段部ＳＰｓｓのホールＨＬにおける絶縁層ＢＫｂのスリミング処理により、ダミー層ＢＫｎと、ブロック絶縁層ＢＫ及びダミー層ＢＫｄとには所定の層厚差が生じている。

【0314】

一例として、積層体ＬＭｓｂを貫通するホールＨＬｂの下端部の径が１１０ｎｍである場合、上述の実施形態１と同様、ブロック絶縁層ＢＫ及びダミー層ＢＫｄよりも、ダミー層ＢＫｎが５ｎｍ以上１０ｎｍ以下の範囲で厚く形成されていることが好ましい。

【0315】

図２４（Ａ）に示すように、ＣＶＤ－カーボン層８３が除去された後、ブロック絶縁層ＢＫが形成されたメモリホールＭＨ、及びダミー層ＢＫｄ，ＢＫｎがそれぞれ形成されたホールＨＬが積層体ＬＭｓｂの上面に再び開口する。

【0316】

図２４（Ｂｂ）～図２４（Ｂｄ）に示すように、これらのメモリホールＭＨ及びホールＨＬのそれぞれの側壁に窒化シリコン層等を形成する。これにより、メモリホールＭＨの側壁には、ブロック絶縁層ＢＫを介して電荷蓄積層ＣＴが形成される。また、ホールＨＬの側壁には、ダミー層ＢＫｄまたはダミー層ＢＫｎを介して、ダミー層ＣＴｄがそれぞれ形成される。

【0317】

図２４（Ｃｂ）～図２４（Ｃｄ）に示すように、これらのメモリホールＭＨ及びホールＨＬのそれぞれの側壁に酸化シリコン層等を形成する。

【0318】

【0319】

また、ホールＨＬの側壁には、ダミー層ＢＫｄまたはダミー層ＢＫｎ、及びダミー層ＣＴｄを介して、ダミー層ＴＮｄがそれぞれ形成される。これにより、ホールＨＬの側壁には、ダミー層ＢＫｄもしくはダミー層ＢＫｎ、ダミー層ＣＴｄ、及びダミー層ＴＮｄを含むダミー層ＭＥｄまたはダミー層ＭＥｎがそれぞれ形成される。

【0320】

図２４（Ｄｂ）～図２４（Ｄｄ）に示すように、これらのメモリホールＭＨ及びホールＨＬのそれぞれの側壁に、ポリシリコン層またはアモルファスシリコン層等の半導体層を形成する。これにより、メモリホールＭＨの側壁には、メモリ層ＭＥを介してチャネル層ＣＮが形成される。また、ホールＨＬの側壁には、ダミー層ＭＥｄまたはダミー層ＭＥｎを介して、ダミー層ＣＮｄがそれぞれ形成される。

【0321】

図２４（Ｅｂ）～図２４（Ｅｄ）に示すように、これらのメモリホールＭＨ及びホールＨＬ内に残った空隙に酸化シリコン層等を充填する。

【0322】

以上により、メモリホールＭＨ内にはコア層ＣＲが形成され、ホールＨＬ内にはダミー層ＣＲｄが形成される。

【0323】

その後、これらのメモリホールＭＨ及びホールＨＬに対して、上述の図１４の処理を行うことで、上端部にキャップＣＰを有するピラーＰＬ、及び上端部にそれぞれダミー層ＣＰｄを有する柱状部ＨＲｍ，ＨＲｎが形成される。

【0324】

ただし、変形例３においても、ホールＨＬに対するダミー層ＣＰｄの形成をスキップし、ダミー層ＣＰｄを有さない柱状部ＨＲｍ，ＨＲｎを形成してもよい。

【0325】

なお、変形例３においては、柱状部ＨＲｎのダミー層ＢＫｎは、酸化シリコン層等の追加形成を行うことなく形成される。このため、上述の図２２（ｂ）～図２２（ｄ）に示す処理において、上述の実施形態１の場合よりも厚く絶縁層ＢＫｂを形成してもよい。この場合であっても、他より厚いダミー層ＢＫｎが形成されたホールＨＬ内に順次、ダミー層ＣＴｄ，ＴＮｄ，ＣＮｄ等を形成していく際に、ホールＨＬｂの下端部が閉塞し、下方のホールＨＬａ内にボイド等が生じてしまうことを抑制することができる。

【0326】

このように、上述の図２２（ｂ）の絶縁層ＢＫｂを厚く形成し、メモリホールＭＨ等において所望の層厚のブロック絶縁層ＢＫが得られるようスリミングを行うことで、ピラーＰＬのブロック絶縁層ＢＫ及び柱状部ＨＲｍのダミー層ＢＫｄと、柱状部ＨＲｎのダミー層ＢＫｎとの層厚差を所望の値に維持することが容易となる。

【0327】

変形例３の半導体記憶装置によれば、上述の実施形態１の半導体記憶装置１と同様の効果を奏する。

【0328】

［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２においては、それぞれの階段部ＳＰｓ，ＳＰｂ，ＳＰａに、ピラーＰＬのブロック絶縁層ＢＫに相当する最外周のダミー層の厚さがそれぞれ異なる柱状部が配置されている点が、上述の実施形態１とは異なる。

【0329】

以下の図面においては、上述の実施形態１と同様の構成については同様の符号を付し、その説明を省略することがある。

【0330】

（半導体記憶装置の構成例）
図２５は、実施形態２にかかる半導体記憶装置２の構成の一例を示す図である。

【0331】

より詳細には、図２５（ａ）は、任意のワード線ＷＬの高さ位置における柱状部ＨＲｍのＸＹ断面図である。図２５（ｂ）は、図２５（ａ）に示す断面と同じ高さ位置における柱状部ＨＲｎのＸＹ断面図である。図２５（ｃ）は、図２５（ａ）（ｂ）に示す断面と同じ高さ位置における柱状部ＨＲｔのＸＹ断面図である。

【0332】

図２５（ｄ）は、図２５（ａ）～図２５（ｃ）に示す断面と同じ高さ位置におけるピラーＰＬのＸＹ断面図である。

【0333】

図２５（ｅ）は、選択ゲート線ＳＧＤの高さ位置における積層体ＬＭの一部領域のＸＹ断面図である。

【0334】

実施形態２の半導体記憶装置２は、上述の図３に示す実施形態１の半導体記憶装置１と概ね同様の概略構成を有する。また、半導体記憶装置２は、メモリ領域ＭＲにおいて、上述の実施形態１の半導体記憶装置１と同様の構成を有する。また、半導体記憶装置２は、階段領域ＳＲにおいて、上述の柱状部ＨＲｍ，ＨＲｔ，ＨＲｓに加えて柱状部ＨＲｎを有する点を除き、上述の実施形態１の半導体記憶装置１と類似する構成を有する。

【0335】

図２５（ｅ）に示すように、実施形態２の半導体記憶装置２は、階段領域ＳＲに配置される柱状部ＨＲｍ，ＨＲｎ，ＨＲｔ，ＨＲｓを備えている。

【0336】

柱状部ＨＲｍは、上述の実施形態１と同様、例えば階段部ＳＰｓの全体に亘って分散して配置されている。柱状部ＨＲｓは、上述の実施形態１と同様、例えば階段部ＳＰｂ，ＳＰａ内を延びる板状部ＰＴのＹ方向両側の板状部ＰＴに隣接する位置に配置されている。

【0337】

柱状部ＨＲｔは、板状部ＰＴに隣接する位置を除く階段部ＳＰａの全体に亘って分散して配置されている。

【0338】

第５のピラーとしての柱状部ＨＲｎは、板状部ＰＴに隣接する位置を除く階段部ＳＰｂの全体に亘って分散して配置されている。このとき、複数の柱状部ＨＲｎは、コンタクトＣＣとの干渉を回避しつつ、積層体ＬＭの積層方向から見て例えばグリッド状または千鳥状の配置を取る。個々の柱状部ＨＲｎは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

【0339】

柱状部ＨＲｎもまた、他の柱状部ＨＲｍ、ＨＲｔ，ＨＲｓと同様、絶縁層５１、積層体ＬＭｂ，ＬＭａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する。

【0340】

柱状部ＨＲｎは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、柱状部ＨＲｎは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。

【0341】

図２５（ａ）～図２５（ｄ）に示すように、ピラーＰＬ及び柱状部ＨＲｍ，ＨＲｔは上述の実施形態１と同様に構成されており、ピラーＰＬが備える各層に対する柱状部ＨＲｍ，ＨＲｔが備える各層の厚さもまた、上述の実施形態１で説明した通りである。

【0342】

階段部ＳＰｂに配置される柱状部ＨＲｎは、外周側から順に、ピラーＰＬのメモリ層ＭＥに相当するダミー層ＭＥｎ、ピラーＰＬのチャネル層ＣＮに相当する半導体層等のダミー層ＣＮｄ、及びピラーＰＬのコア層ＣＲに相当する酸化シリコン層等のダミー層ＣＲｄを備えている。柱状部ＨＲｎが、ピラーＰＬのキャップ層ＣＰに相当する半導体層等のダミー層を備えていてもよい。

【0343】

柱状部ＨＲｎのダミー層ＭＥｎは、外周側から順に、ピラーＰＬのブロック層ＢＫに相当する酸化シリコン層等のダミー層ＢＫｎ、ピラーＰＬの電荷蓄積層ＣＴに相当する窒化シリコン層等のダミー層ＣＴｄ、及びピラーＰＬのトンネル絶縁層ＴＮに相当する酸化シリコン層等のダミー層ＴＮｄを備えている。

【0344】

柱状部ＨＲｎのＸＹ平面に沿う方向の断面積および径は、積層体ＬＭの同じ高さ位置における柱状部ＨＲｍ，ＨＲｔのＸＹ平面に沿う方向の断面積および径と略等しい。したがって、柱状部ＨＲｎのＸＹ平面に沿う方向の断面積および径は、積層体ＬＭの同じ高さ位置におけるピラーＰＬのＸＹ平面に沿う方向の断面積および径よりも大きい。

【0345】

また、柱状部ＨＲｎのダミー層ＣＴｄ，ＴＮｄ，ＣＮｄのそれぞれの厚さは、これらに対応する柱状部ＨＲｍ，ＨＲｔのダミー層ＣＴｄ，ＴＮｄ，ＣＮｄのそれぞれの厚さと略一致している。したがって、柱状部ＨＲｎのダミー層ＣＴｄ，ＴＮｄ，ＣＮｄのそれぞれの厚さは、これらに対応するピラーＰＬの電荷蓄積層ＣＴ、トンネル絶縁層ＴＮ、及びチャネル層ＣＮのそれぞれの厚さと略一致している。

【0346】

一方、柱状部ＨＲｎの第３の絶縁層としてのダミー層ＢＫｎの厚さは、これに対応するピラーＰＬのブロック絶縁層ＢＫ、及び柱状部ＨＲｍのダミー層ＢＫｄよりも厚く、柱状部ＨＲｔのダミー層ＢＫｔよりも薄い。

【0347】

ここで、一例として、柱状部ＨＲｎの積層体ＬＭｂを貫通する部分の下端部の径が１１０ｎｍである場合、５ｎｍ以上１０ｎｍ以下の範囲内で、ダミー層ＢＫｎがブロック絶縁層ＢＫ及びダミー層ＢＫｄに対して層厚差を有するとともに、ダミー層ＢＫｔに対しても所定の層厚差を有していることが好ましい。

【0348】

したがって、柱状部ＨＲｔのＸＹ平面に沿う方向のダミー層ＣＲｄの断面積および径は、ピラーＰＬのコア層ＣＲ、及び柱状部ＨＲｍのダミー層ＣＲｄの断面積および径よりも小さく、柱状部ＨＲｔのダミー層ＣＲｄの断面積および径よりも大きい。

【0349】

このように、実施形態２の半導体記憶装置２においては、階段部ＳＰｓ，ＳＰｂ，ＳＰａのうち、コンタクトＣＣとの接触リスクが増していく下層側ほど、これらに配置される柱状部ＨＲｍ，ＨＲｎ，ＨＲｔのダミー層ＢＫｄ、ＢＫｎ，ＢＫｔの厚さが増していく。

【0350】

（半導体記憶装置の製造方法）
次に、図２６～図２９を用いて、実施形態２の半導体記憶装置２の製造方法について説明する。

【0351】

個々にダミー層ＢＫｄ、ＢＫｎ，ＢＫｔの厚さが異なる上述の柱状部ＨＲｍ，ＨＲｎ，ＨＲｔは、上述の実施形態１及び変形例３に示した手法を適宜適用することで形成することができる。すなわち、上述の実施形態１及び変形例３によれば、スリミングを行ってダミー層を形成する手法と、スリミングを行わずにダミー層を形成する手法と、スリミングを行わずに酸化シリコン層等の追加形成を行ってダミー層を形成する手法とを採り得る。

【0352】

以下の図２６～図２９に示す例では、スリミングを行ってダミー層を形成する手法を適用して柱状部ＨＲｍを形成し、スリミングを行わずにダミー層を形成する手法を適用して柱状部ＨＲｎを形成し、スリミングを行わずに酸化シリコン層等の追加形成を行ってダミー層を形成する手法を適用して柱状部ＨＲｔを形成することとする。

【0353】

図２６～図２９は、実施形態２にかかる半導体記憶装置２の製造方法の手順の一部を順に例示する図である。

【0354】

図２６～図２８の（ａ）は、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。図２６～図２８の（ｂ）～（ｄ）は、それぞれ任意の絶縁層ＮＬの高さ位置における、柱状部ＨＲｍに加工されることとなるホールＨＬ、柱状部ＨＲｎに加工されることとなる第５のホールとしてのホールＨＬ、及び柱状部ＨＲｔに加工されることとなるホールＨＬのＹ方向の拡大断面図である。

【0355】

同様に、図２９（Ａ）は、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。図２９（Ｂｂ）～図２９（Ｅｂ）、図２９（Ｂｃ）～図２９（Ｅｄ）、及び図２９（Ｂｂ）～図２９（Ｅｄ）は、それぞれ任意の絶縁層ＮＬの高さ位置における、柱状部ＨＲｍに加工されることとなるホールＨＬ、柱状部ＨＲｎに加工されることとなるホールＨＬ、及び柱状部ＨＲｔに加工されることとなるホールＨＬのＹ方向の拡大断面図である。

【0356】

図２６（ａ）は、上述の実施形態１の図９（ａ）に相当し、階段部ＳＰｓｓ，ＳＰｓｂ，ＳＰｓａに形成されたホールＨＬ、及び後にメモリ領域ＭＲとなる領域に形成されたメモリホールＭＨが、それぞれ積層体ＬＭｓｂ及び絶縁層５１の上面に開口している。

【0357】

図２６（ｂ）～図２６（ｄ）に示すように、積層体ＬＭｓｂの上面に開口したこれらのホールＨＬの側壁に酸化シリコン層等の絶縁層ＢＫｂを形成する。このとき、図示しないメモリホールＭＨの側壁にも絶縁層ＢＫｂが形成される。

【0358】

図２７（ａ）に示すように、複数のメモリホールＭＨ、及び階段部ＳＰｓｓ，ＳＰｓｂに形成されたホールＨＬを覆うＣＶＤ－カーボン層８４を形成する。ＣＶＤ－カーボン層８４からは、階段部ＳＰｓａに形成されたホールＨＬが露出している。

【0359】

図２７（ｄ）に示すように、階段部ＳＰｓａに形成され、ＣＶＤ－カーボン層８４から露出したホールＨＬの側壁に、更に酸化シリコン層等を形成し、上述の絶縁層ＢＫｂよりも厚いダミー層ＢＫｔを形成する。

【0360】

図２７（ａ）～図２７（ｃ）に示すように、ＣＶＤ－カーボン層８４で覆われた階段部ＳＰｓｓ，ＳＰｓｂのホールＨＬには、追加の酸化シリコン層等は形成されず、これらのホールＨＬ内には、絶縁層ＢＫｂが元の層厚のまま維持される。このとき、図示しないメモリホールＭＨ内にも元の層厚の絶縁層ＢＫｂが維持される。

【0361】

その後、ＣＶＤ－カーボン層８４は、例えば酸素プラズマを用いたアッシング等によって除去される。

【0362】

図２８（ａ）に示すように、階段部ＳＰｓｂ，ＳＰｓａに形成されたホールＨＬを覆うＣＶＤ－カーボン層８３を形成する。ＣＶＤ－カーボン層８３からは、複数のメモリホールＭＨ、及び階段部ＳＰｓｓに形成されたホールＨＬが露出している。

【0363】

図２８（ｂ）に示すように、及び階段部ＳＰｓｓに形成され、ＣＶＤ－カーボン層８３から露出したホールＨＬの側壁の絶縁層ＢＫｂをスリミングして薄層化する。このとき、図示しないメモリホールＭＨ側壁の絶縁層ＢＫもスリミングされる。

【0364】

【0365】

図２８（ｃ）（ｄ）に示すように、階段部ＳＰｓｂ，ＳＰｓａに形成され、ＣＶＤ－カーボン層８３で覆われたホールＨＬは、絶縁層ＢＫｂのスリミング処理を受けない。

【0366】

このため、階段部ＳＰｓｂのホールＨＬ内には、絶縁層ＢＫｂが元の層厚のまま維持される。つまり、柱状部ＨＲｎにおいては、絶縁層ＢＫｂがそのままダミー層ＢＫｎとなる。また、階段部ＳＰｓａのホールＨＬ内には、絶縁層ＢＫｂよりも厚いダミー層ＢＫｔが元の層厚のまま維持される。

【0367】

その後、ＣＶＤ－カーボン層８３は、例えば酸素プラズマを用いたアッシング等によって除去される。

【0368】

以上のように、メモリホールＭＨ及び階段部ＳＰｓｓのホールＨＬにおける絶縁層ＢＫｂのスリミング処理により、階段部ＳＰｓｂのホールＨＬのダミー層ＢＫｎと、ブロック絶縁層ＢＫ及びダミー層ＢＫｄとには所定の層厚差が生じている。また、階段部ＳＰｓａのホールＨＬにおける酸化シリコン層等の追加形成により、階段部ＳＰｓｂのホールＨＬのダミー層ＢＫｎと、階段部ＳＰｓａのホールＨＬのダミー層ＢＫｔとにも所定の層厚差が生じている。

【0369】

一例として、積層体ＬＭｓｂを貫通するホールＨＬｂの下端部の径が１１０ｎｍである場合、５ｎｍ以上１０ｎｍ以下の範囲内で、ダミー層ＢＫｎ，ＢＫｔが共にブロック絶縁層ＢＫ及びダミー層ＢＫｄに対して層厚差を有するとともに、ダミー層ＢＫｎ，ＢＫｔ間にも所定の層厚差が生じていることが好ましい。

【0370】

図２９（Ａ）に示すように、ＣＶＤ－カーボン層８３が除去された後、ブロック絶縁層ＢＫが形成されたメモリホールＭＨ、及びダミー層ＢＫｄ，ＢＫｎ，ＢＫｔがそれぞれ形成されたホールＨＬが積層体ＬＭｓｂの上面に再び開口する。

【0371】

図２９（Ｂｂ）～図２９（Ｂｄ）に示すように、これらのホールＨＬのそれぞれの側壁に窒化シリコン層等を形成する。これにより、ホールＨＬの側壁には、ダミー層ＢＫｄ、ダミー層ＢＫｎ、またはダミー層ＢＫｔを介して、ダミー層ＣＴｄがそれぞれ形成される。このとき、図示しないメモリホールＭＨの側壁には、ブロック絶縁層ＢＫを介して電荷蓄積層ＣＴが形成される。

【0372】

図２９（Ｃｂ）～図２９（Ｃｄ）に示すように、これらのホールＨＬのそれぞれの側壁に酸化シリコン層等を形成する。このとき、図示しないメモリホールＭＨの側壁にも酸化シリコン層等が形成される。

【0373】

【0374】

また、ホールＨＬの側壁には、ダミー層ＢＫｄ、ダミー層ＢＫｎ、またはダミー層ＢＫｔ、及びダミー層ＣＴｄを介して、ダミー層ＴＮｄがそれぞれ形成される。これにより、ホールＨＬの側壁には、ダミー層ＢＫｄ、ダミー層ＢＫｎ、もしくはダミー層ＢＫｔ、ダミー層ＣＴｄ、及びダミー層ＴＮｄを含むダミー層ＭＥｄ、ダミー層ＭＥｎ、またはダミー層ＭＥｔがそれぞれ形成される。

【0375】

図２９（Ｄｂ）～図２９（Ｄｄ）に示すように、これらのホールＨＬのそれぞれの側壁に、ポリシリコン層またはアモルファスシリコン層等の半導体層を形成する。このとき、図示しないメモリホールＭＨの側壁にも半導体層が形成される。

【0376】

これにより、メモリホールＭＨの側壁には、メモリ層ＭＥを介してチャネル層ＣＮが形成される。また、ホールＨＬの側壁には、ダミー層ＭＥｄ、ダミー層ＭＥｎ、またはダミー層ＭＥｔを介して、ダミー層ＣＮｄがそれぞれ形成される。

【0377】

図２９（Ｅｂ）～図２９（Ｅｄ）に示すように、これらのホールＨＬ内に残った空隙に酸化シリコン層等を充填する。このとき、図示しないメモリホールＭＨ内に残った空隙にも酸化シリコン層等が充填される。

【0378】

以上により、メモリホールＭＨ内にはコア層ＣＲが形成され、ホールＨＬ内にはダミー層ＣＲｄが形成される。

【0379】

その後、これらのメモリホールＭＨ及びホールＨＬに対して、上述の図１４の処理を行うことで、上端部にキャップＣＰを有するピラーＰＬ、及び上端部にそれぞれダミー層ＣＰｄを有する柱状部ＨＲｍ，ＨＲｎ，ＨＲｔが形成される。

【0380】

ただし、実施形態２においても、ホールＨＬに対するダミー層ＣＰｄの形成をスキップし、ダミー層ＣＰｄを有さない柱状部ＨＲｍ，ＨＲｎ，ＨＲｔを形成してもよい。

【0381】

なお、実施形態２においては、柱状部ＨＲｔのダミー層ＢＫｔが、酸化シリコン層等の追加形成を行って形成される。そこで、ダミー層ＢＫｔを有するホールＨＬの閉塞を抑制するため、上述の図２６（ｂ）に示す処理においては、絶縁層ＢＫｂを、例えば上述の実施形態１の変形例３ほど厚くは形成しないことが好ましい。

【0382】

これにより、ピラーＰＬのブロック絶縁層ＢＫ及び柱状部ＨＲｍのダミー層ＢＫｄと柱状部ＨＲｎのダミー層ＢＫｎとの層厚差は、ブロック絶縁層ＢＫ及びダミー層ＢＫｄと柱状部ＨＲｔのダミー層ＢＫｔとの層厚差より小さくなってよい。

【0383】

（概括）
実施形態２の半導体記憶装置２によれば、柱状部ＨＲｎは、柱状部ＨＲｔのダミー層ＢＫｔよりも薄く、柱状部ＨＲｍのダミー層ＢＫｄよりも厚いダミー層ＢＫｎを含む。

【0384】

これにより、例えばそれぞれの階段部ＳＰｓ，ＳＰｂ，ＳＰａにおけるコンタクトＣＣとの接触リスクの高低に応じて、所望の層厚のダミー層ＢＫｄ，ＢＫｎ，ＢＫｔを有する柱状部ＨＲｍ，ＨＲｎ，ＨＲｔを配置することができる。これにより、コンタクトＣＣと柱状部ＨＲｎ，ＨＲｔとの接触によるコンタクトＣＣの形成不良を抑制することができる。

【0385】

なお、実施形態２においても、階段部ＳＰｓ，ＳＰｂ，ＳＰａにおける柱状部ＨＲｍ，ＨＲｎ，ＨＲｔの配置位置を、例えば上述の実施形態１の変形例１と同様、適宜、変更することができる。

【0386】

また、実施形態２においても、階段部ＳＰｓ，ＳＰｂ，ＳＰａのうち、板状部ＰＴに隣接する位置に配列される柱状部ＨＲｓの配置範囲を、例えば上述の実施形態１の変形例２と同様、適宜、変更することができる。

【0387】

［実施形態３］
以下、図面を参照して実施形態３について詳細に説明する。実施形態３は、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とで、ピラーＰＬのブロック絶縁層ＢＫに相当する最外周のダミー層の厚さが異なる柱状部を備える点が、上述の実施形態１とは異なる。

【0388】

以下の図面においては、上述の実施形態１と同様の構成については同様の符号を付し、その説明を省略することがある。

【0389】

（半導体記憶装置の構成例）
図３０及び図３１は、実施形態３にかかる半導体記憶装置３の構成の一例を示す図である。

【0390】

より詳細には、図３０（ａ）～図３０（ｃ）は、半導体記憶装置３の階段領域ＳＲを含むＹ方向に沿う断面図であって、図３０（ａ）は階段部ＳＰｓにおける断面を示しており、図３０（ｂ）は階段部ＳＰｂにおける断面を示しており、図３０（ｃ）は階段部ＳＰａにおける断面を示している。ただし、図３０（ａ）～図３０（ｃ）においては、絶縁層６０下方及び絶縁層４０上方の構造が省略されている。

【0391】

図３１（Ａａ）は、積層体ＬＭｂの任意のワード線ＷＬの高さ位置におけるピラーＰＬのＸＹ断面図であり、図３１（Ｂａ）は、積層体ＬＭａの任意のワード線ＷＬの高さ位置におけるピラーＰＬのＸＹ断面図である。

【0392】

図３１（Ａｂ）は、図３１（Ａａ）に示す断面と同じ高さ位置における柱状部ＨＲｍのＸＹ断面図であり、図３１（Ｂｂ）は、図３１（Ｂａ）に示す断面と同じ高さ位置における柱状部ＨＲｍのＸＹ断面図である。

【0393】

図３１（Ａｃ）は、図３１（Ａａ）（Ａｂ）に示す断面と同じ高さ位置における柱状部ＨＲｍｔのＸＹ断面図であり、図３１（Ｂｃ）は、図３１（Ｂａ）（Ｂｂ）に示す断面と同じ高さ位置における柱状部ＨＲｍｔのＸＹ断面図である。

【0394】

図３１（Ｃ）は、選択ゲート線ＳＧＤの高さ位置における積層体ＬＭの一部領域のＸＹ断面図である。

【0395】

なお、図３０及び図３１に示す図はあくまでも模式図であり、図３０（ａ）～図３０（ｃ）の各断面図と、図３１（Ｃ）のＸＹ断面図と、に示す各構成の個数およびレイアウトは必ずしも一致しない。

【0396】

実施形態３の半導体記憶装置３は、上述の図３に示す実施形態１の半導体記憶装置１と概ね同様の概略構成を有する。また、半導体記憶装置３は、メモリ領域ＭＲにおいて、上述の実施形態１の半導体記憶装置１と同様の構成を有する。

【0397】

図３０（ａ）及び図３１（Ｃ）に示すように、階段部ＳＰｓには、上述の実施形態１と同様、絶縁層５１、積層体ＬＭｂ，ＬＭａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数の柱状部ＨＲｍが分散して配置されている。

【0398】

図３０（ｂ）（ｃ）及び図３１（Ｃ）に示すように、階段部ＳＰｂ，ＳＰａには、絶縁層５１、積層体ＬＭｂ，ＬＭａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する柱状部ＨＲｍｔ，ＨＲｓが配置されている。

【0399】

複数の柱状部ＨＲｓは、上述の実施形態１と同様、板状部ＰＴのＹ方向両側の板状部ＰＴに隣接する位置に配列されている。

【0400】

複数の第２のピラーとしての柱状部ＨＲｍｔは、板状部ＰＴに隣接する位置を除く、階段部ＳＰｂ，ＳＰａの全体に亘って分散して配置されている。このとき、複数の柱状部ＨＲｍｔは、コンタクトＣＣとの干渉を回避しつつ、積層体ＬＭの積層方向から見て例えばグリッド状または千鳥状の配置を取る。個々の柱状部ＨＲｍｔは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

【0401】

また、柱状部ＨＲｍｔは、積層体ＬＭａを貫通する第１のサブピラーとしての柱状部ＬＨＲｔと、積層体ＬＭｂを貫通する第２のサブピラーとしての柱状部ＵＨＲｍとを有する。これらの柱状部ＬＨＲｔ，ＵＨＲｍは共に、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、これらの柱状部ＬＨＲｔ，ＵＨＲｍは共に、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。

【0402】

柱状部ＬＨＲｔ，ＵＨＲｍのそれぞれもまた、上述のピラーＰＬと同じ層構造を有する。さらに、これらの柱状部ＬＨＲｔ，ＵＨＲｍもまた、全体としてフローティング状態となっており、上述のように、半導体記憶装置３において電気的な機能を有してはいない。

【0403】

ピラーＰＬと同じ層構造として、柱状部ＬＨＲｔは、積層体ＬＭａ内を積層方向に延びるダミー層ＭＥｔ，ＣＮｄ，ＣＲｄを有する。また、柱状部ＵＨＲｍは、積層体ＬＭｂ内を積層方向に延びるダミー層ＭＥｄ，ＣＮｄ，ＣＲｄを有する。

【0404】

図３１（Ａｃ）（Ｂｃ）に示すように、ダミー層ＭＥｄは、柱状部ＵＨＲｄの外周側から、ダミー層ＢＫｄ，ＣＴｄ，ＴＮｄがこの順に積層された多層構造を有し、ダミー層ＭＥｔは、柱状部ＬＨＲｔの外周側から、ダミー層ＢＫｔ，ＣＴｄ，ＴＮｄがこの順に積層された多層構造を有する。

【0405】

図３１（Ａａ）～図３１（Ａｃ）に示すように、柱状部ＵＨＲｍのＸＹ平面に沿う方向の断面積および径は、積層体ＬＭｂの同じ高さ位置における柱状部ＨＲｍのＸＹ平面に沿う方向の断面積および径と略等しく、積層体ＬＭｂの同じ高さ位置におけるピラーＰＬのＸＹ平面に沿う方向の断面積および径よりも大きい。

【0406】

また、柱状部ＵＨＲｍのダミー層ＢＫｄ，ＣＴｄ，ＴＮｄ，ＣＮｄのそれぞれの厚さは、これらに対応するピラーＰＬのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、トンネル絶縁層ＴＮ、及びチャネル層ＣＮのそれぞれの厚さ、及び柱状部ＨＲｍのダミー層ＢＫｄ，ＣＴｄ，ＴＮｄ，ＣＮｄのそれぞれの厚さと略一致している。

【0407】

また、積層体ＬＭｂの同じ高さ位置において、柱状部ＵＨＲｍのダミー層ＣＲｄのＸＹ平面に沿う方向の断面積および径は、これに対応するピラーＰＬのコア層ＣＲの断面積および径よりも大きく、柱状部ＨＲｍのダミー層ＣＲｄの断面積および径と略等しい。

【0408】

このように、柱状部ＨＲｍｔは、積層体ＬＭｂを貫通する柱状部ＵＨＲｍにおいて、柱状部ＨＲｍと略等しい構成を有している。

【0409】

図３１（Ｂａ）～図３１（Ｂｃ）に示すように、柱状部ＬＨＲｔのＸＹ平面に沿う方向の断面積および径は、積層体ＬＭａの同じ高さ位置における柱状部ＨＲｍのＸＹ平面に沿う方向の断面積および径と略等しく、積層体ＬＭａの同じ高さ位置におけるピラーＰＬのＸＹ平面に沿う方向の断面積および径よりも大きい。

【0410】

また、柱状部ＬＨＲｔのダミー層ＣＴｄ，ＴＮｄ，ＣＮｄのそれぞれの厚さは、これらに対応するピラーＰＬの電荷蓄積層ＣＴ、トンネル絶縁層ＴＮ、及びチャネル層ＣＮのそれぞれの厚さ、及び柱状部ＨＲｍのダミー層ＣＴｄ，ＴＮｄ，ＣＮｄのそれぞれの厚さと略一致している。

【0411】

一方で、柱状部ＬＨＲｔのダミー層ＢＫｔは、対応するピラーＰＬのブロック絶縁層ＢＫの厚さ、及び柱状部ＨＲｍ及び柱状部ＵＨＲｍのダミー層ＢＫｄよりも厚い。

【0412】

これにより、積層体ＬＭａの同じ高さ位置において、柱状部ＬＨＲｔのダミー層ＣＲｄのＸＹ平面に沿う方向の断面積および径は、これに対応する柱状部ＨＲｍのダミー層ＣＲｄの断面積および径よりも小さく、例えばピラーＰＬのコア層ＣＲの断面積および径と略等しい。

【0413】

このように、柱状部ＨＲｍｔは、積層体ＬＭａを貫通する柱状部ＬＨＲｔにおいて、上述の実施形態１の柱状部ＨＲｔと略等しい構成を有している。

【0414】

上述のように、コンタクトＣＣとの接触リスクは柱状部ＨＲｍｔの下方側ほど増加する。したがって、柱状部ＨＲｍｔの積層体ＬＭｂを貫通する柱状部ＵＨＲｍと、積層体ＬＭａを貫通する柱状部ＬＨＲｔとのうち、積層体ＬＭａを貫通する柱状部ＬＨＲｔにおいてダミー層ＢＫｔを厚くすることによっても、コンタクトＣＣと接触した場合の不具合を抑制することができる。

【0415】

（半導体記憶装置の製造方法）
次に、図３２～図３５を用いて、実施形態３の半導体記憶装置３の製造方法について説明する。図３２～図３５は、実施形態３にかかる半導体記憶装置３の製造方法の手順の一部を順に例示する図である。

【0416】

まずは、図３２に、積層体ＬＭｓａ，ＬＭｓｂに各種構成が形成される様子を示す。図３２は、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。

【0417】

図３２（ａ）に示すように、支持基板ＳＳ上に、下部ソース線ＤＳＬａ、中間犠牲層ＳＣＮもしくは中間絶縁層ＳＣＯ、及び上部ソース線ＤＳＬｂをこの順に形成する。また、上部ソース線ＤＳＬｂ上に積層体ＬＭｓａを形成する。また、積層体ＬＭｓａの一部領域に階段部ＳＰｓａを形成する。また、階段部ＳＰｓａを覆い、積層体ＬＭｓａの上面の高さまで達する絶縁層５１を形成する。

【0418】

また、後にメモリ領域ＭＲとなる領域に、積層体ＬＭｓａを積層方向に延びる複数のメモリホールＭＨａを形成し、また、後に階段領域ＳＲとなる領域に、例えばメモリホールＭＨａと一括して、積層体ＬＭｓａを積層方向に延びる複数のホールＨＬａを形成する。

【0419】

また、複数のホールＨＬａのうち、後に階段部ＳＰｂとなる領域および階段部ＳＰｓａに形成された第１のサブホールとしてのホールＨＬａの側壁および底面にダミー層ＢＫｔの一部となる第７の絶縁層としての絶縁層ＢＫａを形成する。

【0420】

図３２（ｂ）に示すように、これらのメモリホールＭＨａ及びホールＨＬａ内をアモルファスシリコン層等の犠牲層２６で充填する。

【0421】

これにより、後にメモリ領域ＭＲとなる領域には、複数のメモリホールＭＨａに犠牲層２６が充填されたピラーＰＬｃが形成される。また、後に階段部ＳＰｓとなる領域には、複数のホールＨＬａに犠牲層２６が充填された柱状部ＨＲｃが形成される。

【0422】

また、後に階段部ＳＰｂとなる領域および階段部ＳＰｓａには、複数のホールＨＬａに絶縁層ＢＫａと犠牲層２６とが形成された柱状部ＨＲｅが形成される。

【0423】

図３２（ｃ）に示すように、積層体ＬＭｓａ上に積層体ＬＭｓｂを形成し、積層体ＬＭｓｂの一部領域に階段部ＳＰｓｂ，ＳＰｓｓを形成する。また、階段部ＳＰｓｂ，ＳＰｓｓ，ＳＰｓａを覆い、積層体ＬＭｓｂの上面の高さまで達する絶縁層５１を形成する。

【0424】

また、後にメモリ領域ＭＲとなる領域に、積層体ＬＭｓｂを貫通して、積層体ＬＭｓａに形成されたピラーＰＬｃの上端部にそれぞれ到達する複数のメモリホールＭＨｂを形成し、また、後に階段領域ＳＲとなる領域に、例えばメモリホールＭＨｂと一括して、絶縁層５１及び積層体ＬＭｓｂを貫通して、積層体ＬＭｓａに形成された柱状部ＨＲｃ，ＨＲｅの上端部にそれぞれ到達する複数のホールＨＬｂを形成する。

【0425】

次に、図３３～図３５に、メモリホールＭＨ及び残ったホールＨＬ内に多層構造が形成される様子を示す。

【0426】

図３３（Ａ）は、上述の図３２と同様、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。

【0427】

図３３（Ｂｂ）～図３３（Ｂｄ）及び図３３（Ｃｂ）～図３３（Ｃｄ）、並びに図３４及び図３５の（Ａｂ）～（Ａｄ）及び（Ｂｂ）～（Ｂｄ）は、それぞれ積層体ＬＭｓｂの任意の絶縁層ＮＬの高さ位置における、メモリホールＭＨ、柱状部ＨＲｍに加工されることとなるホールＨＬ、及び柱状部ＨＲｍｔに加工されることとなる第２のホールとしてのホールＨＬのＹ方向の拡大断面図である。

【0428】

図３３（Ｂｅ）～図３３（Ｂｇ）及び図３３（Ｃｅ）～図３３（Ｃｇ）、並びに図３４及び図３５の（Ａｅ）～（Ａｇ）及び（Ｂｅ）～（Ｂｇ））は、それぞれ積層体ＬＭｓａの任意の絶縁層ＮＬの高さ位置における、メモリホールＭＨ、柱状部ＨＲｍに加工されることとなるホールＨＬ、及び柱状部ＨＲｍｔに加工されることとなるホールＨＬのＹ方向の拡大断面図である。

【0429】

図３３（Ａ）に示すように、メモリホールＭＨｂ及びホールＨＬｂを介して、これらの下端部にそれぞれ接続されるピラーＰＬｃ及び柱状部ＨＲｃ，ＨＲｅから犠牲層２６を除去する。

【0430】

これにより、複数のメモリホールＭＨｂ底にそれぞれメモリホールＭＨａが開口して、複数のメモリホールＭＨが形成される。また、複数のホールＨＬｂ底にそれぞれホールＨＬａが開口して、複数のホールＨＬが形成される。これらのホールＨＬのうち、階段部ＳＰｓｂ，ＳＰｓａに形成されたホールＨＬの下部構造であるホールＨＬａ内には絶縁層ＢＫａが形成されている。

【0431】

なお、これ以降、これらのメモリホールＭＨ及びホールＨＬの全体に対して同様の処理が行われる。

【0432】

図３３（Ｂｂ）～図３３（Ｂｇ）に示すように、これらのメモリホールＭＨ及びホールＨＬの側壁に酸化シリコン層等の絶縁層ＢＫｂを形成する。絶縁層ＢＫｂは、最終的にピラーＰＬが有することとなるブロック絶縁層ＢＫよりも厚く形成されている。

【0433】

このとき、階段部ＳＰｓｂ，ＳＰｓａに形成されたホールＨＬの下部構造であるホールＨＬａの側壁には、既に形成済みの絶縁層ＢＫａを介して絶縁層ＢＫｂが形成される。これにより、下層側のホールＨＬａの側壁には、上層側の第２のサブホールとしてのホールＨＬｂの絶縁層ＢＫｂよりも厚く、絶縁層ＢＫａ，ＢＫｂが形成される。

【0434】

図３３（Ｃｂ）～図３３（Ｃｇ）に示すように、メモリホールＭＨ及びホールＨＬの側壁の絶縁層ＢＫｂをスリミングして薄層化する。これにより、メモリホールＭＨの側壁にはブロック絶縁層ＢＫが形成され、ホールＨＬの側壁にはダミー層ＢＫｄが形成される。

【0435】

このとき、階段部ＳＰｓｂ，ＳＰｓａに形成されたホールＨＬの下部構造であるホールＨＬａにおいては、既に形成済みの絶縁層ＢＫａの層厚を維持しつつ、絶縁層ＢＫａを覆う絶縁層ＢＫｂをスリミングする。これにより、ホールＨＬａには、絶縁層ＢＫａ及びダミー層ＢＫｄが形成され、これらの絶縁層ＢＫａ及びダミー層ＢＫｄがダミー層ＢＫｔとなる。

【0436】

このように、階段部ＳＰｓｂ，ＳＰｓａに形成されたホールＨＬの下部構造であるホールＨＬａに予め絶縁層ＢＫａを形成しておくことで、ピラーＰＬのブロック絶縁層ＢＫ及び柱状部ＨＲｍのダミー層ＢＫｄよりも厚いダミー層ＢＫｔを形成することができる。この場合、下層側のホールＨＬａにのみ厚いダミー層ＢＫｔが形成されることとなるので、積層体ＬＭｓｂ部分を貫通するホールＨＬｂの下端部の径に制約されることなく、所望の厚さにダミー層ＢＫｔを形成することができる。

【0437】

図３４（Ａｂ）～図３４（Ａｇ）に示すように、これらのメモリホールＭＨ及びホールＨＬのそれぞれの側壁に窒化シリコン層等を形成する。これにより、メモリホールＭＨの側壁には、ブロック絶縁層ＢＫを介して電荷蓄積層ＣＴが形成される。また、階段部ＳＰｓｓのホールＨＬ及び階段部ＳＰｓｂ，ＳＰｓａの上層側のホールＨＬｂの側壁には、ダミー層ＢＫｄを介して、ダミー層ＣＴｄがそれぞれ形成される。

【0438】

また、階段部ＳＰｓｂ，ＳＰｓａのホールＨＬのうち、下層側のホールＨＬａの側壁には、ダミー層ＢＫｔを介してダミー層ＣＴｄが形成される。

【0439】

図３４（Ｂｂ）～図３４（Ｂｇ）に示すように、これらのメモリホールＭＨ及びホールＨＬのそれぞれの側壁に酸化シリコン層等を形成する。

【0440】

これにより、メモリホールＭＨの側壁には、ブロック絶縁層ＢＫ及び電荷蓄積層ＣＴを介してトンネル絶縁層ＴＮが形成され、これらの層を含むメモリ層ＭＥが形成される。また、階段部ＳＰｓｓのホールＨＬ及び階段部ＳＰｓｂ，ＳＰｓａの上層側のホールＨＬｂの側壁には、ダミー層ＢＫｄ及びダミー層ＣＴｄを介して、ダミー層ＴＮｄがそれぞれ形成され、これらの層を含むダミー層ＭＥｄがそれぞれ形成される。

【0441】

また、階段部ＳＰｓｂ，ＳＰｓａのホールＨＬのうち、下層側のホールＨＬａの側壁には、ダミー層ＢＫｔ，ＣＴｄを介してダミー層ＴＮｄが形成される。これにより、ホールＨＬａの側壁には、ダミー層ＢＫｔ、ダミー層ＣＴｄ、及びダミー層ＴＮｄを含むダミー層ＭＥｔが形成される。

【0442】

図３５（Ａｂ）～図３５（Ａｇ）に示すように、これらのメモリホールＭＨ及びホールＨＬのそれぞれの側壁に、ポリシリコン層またはアモルファスシリコン層等の半導体層を形成する。これにより、メモリホールＭＨの側壁には、メモリ層ＭＥを介してチャネル層ＣＮが形成される。また、階段部ＳＰｓｓのホールＨＬ及び階段部ＳＰｓｂ，ＳＰｓａの上層側のホールＨＬｂの側壁には、ダミー層ＭＥｄを介して、ダミー層ＣＮｄがそれぞれ形成される。

【0443】

また、階段部ＳＰｓｂ，ＳＰｓａのホールＨＬのうち、下層側のホールＨＬａの側壁には、ダミー層ＭＥｔを介して、ダミー層ＣＮｄが形成される。

【0444】

図３５（Ｂｂ）～図３５（Ｂｇ）に示すように、これらのメモリホールＭＨ及びホールＨＬ内に残った空隙に酸化シリコン層等を充填する。これにより、メモリホールＭＨ内にはコア層ＣＲが形成され、ホールＨＬ内にはダミー層ＣＲｄが形成される。

【0445】

その後、これらのメモリホールＭＨ及びホールＨＬに対して、上述の図１４の処理を行うことで、上端部にキャップＣＰを有するピラーＰＬ、及び上端部にそれぞれダミー層ＣＰｄを有する柱状部ＨＲｍ，ＨＲｍｔが形成される。

【0446】

ただし、実施形態３においても、ホールＨＬに対するダミー層ＣＰｄの形成をスキップし、ダミー層ＣＰｄを有さない柱状部ＨＲｍ，ＨＲｍｔを形成してもよい。

【0447】

（概括）
実施形態３の半導体記憶装置３によれば、柱状部ＨＲｍｔの下部構造である柱状部ＬＨＲｔは、柱状部ＨＲｍｔの上部構造である柱状部ＵＨＲｍのダミー層ＢＫｄよりも厚いダミー層ＢＫｔを含む。このような構成によっても、柱状部ＨＲｍｔとスリットＳＴとの接触による不具合を抑制することができる。

【0448】

［その他の実施形態］
上述の実施形態１～３及び変形例１～３では、ピラーＰＬは、チャネル層ＣＮの側面でソース線ＳＬと接続していることとしたが、これに限られない。例えばピラー底面のメモリ層を除去してチャネル層の下端部でソース線と接続するようにピラーを構成してもよい。

【0449】

また、上述の実施形態１～３及び変形例１～３では、積層体ＬＭは、２つの積層体ＬＭａ，ＬＭｂを含む２Ｔｉｅｒ構造を有することとした。しかし、積層体のＴｉｅｒ数は１Ｔｉｅｒであってもよく、あるいは、３Ｔｉｅｒ以上であってもよい。

【0450】

また、上述の実施形態１～３及び変形例１～３では、階段領域ＳＲが、積層体ＬＭのＸ方向の端部に配置されることとした。しかし、積層体の中央部を階段状に掘り下げることで、積層方向から見た積層体の中央部に階段領域を配置してもよい。このような階段領域においても、上述の実施形態１～３及び変形例１～３の構成を適用することができる。

【0451】

また、上述の実施形態１～３及び変形例１～３では、積層体ＬＭの上方に周辺回路ＣＢＡを配置することとした。しかし、周辺回路は、積層体の下方または積層体と同じ階層に配置されてもよい。

【0452】

周辺回路を積層体の下方に配置する場合には、例えば絶縁層で覆われた周辺回路を有する半導体基板の絶縁層上に、ソース線および積層体を形成することができる。周辺回路を積層体と同じ階層に配置する場合には、周辺回路が形成される半導体基板上の周辺回路とは異なる位置に、積層体を形成することができる。

【0453】

以下、図３６に、半導体記憶装置の他の構成例として、積層体の中央部に階段領域を有し、積層体の下方に周辺回路を有する半導体記憶装置を示す。

【0454】

図３６は、その他の実施形態にかかる半導体記憶装置の概略の構成例を示す断面図である。ただし、図３６においては図面の見やすさを考慮してハッチングを省略する。

【0455】

図３６に示すように、その他の実施形態の半導体記憶装置は、基板ＳＢ上に、周辺回路ＣＵＡ、及び複数のワード線ＷＬ等をこの順に備える。

【0456】

基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む上述のロウデコーダ５２０、センスアンプモジュール５３０（図１参照）等の周辺回路ＣＵＡが配置されている。

【0457】

周辺回路ＣＵＡは、酸化シリコン膜等の絶縁層４０で覆われている。絶縁層４０上にはソース線ＳＬが配置されている。ソース線ＳＬの上方には、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが積層されている。

【0458】

複数のワード線ＷＬ等は絶縁層５０に覆われている。絶縁層５０は、複数のワード線ＷＬの周囲にも広がっている。

【0459】

複数のワード線ＷＬ等には、複数のメモリ領域ＭＲ、階段領域ＳＲｃ、及び貫通コンタクト領域ＴＰが配置されている。

【0460】

メモリ領域ＭＲには、複数のワード線ＷＬ等を積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルＭＣ（図２参照）が形成される。これにより、その他の実施形態の半導体記憶装置もまた、複数のメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成される。

【0461】

階段領域ＳＲｃは、複数のワード線ＷＬ等が積層方向に擂り鉢状に掘り下げられた複数の階段部を含む。階段部の各段は、各階層のワード線ＷＬ等により構成される。各階層のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳは、階段領域ＳＲｃのＹ方向側の端部を介して、階段領域ＳＲｃを挟んだＸ方向両側で電気的な導通を保っている。

【0462】

複数の階段部のうち少なくとも１つの階段部の各段のテラス部分には、各階層のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳに接続するコンタクトＣＣがそれぞれ配置される。これらのコンタクトＣＣは、選択ゲート線ＳＧＤの更に上方の上層配線等を介して周辺回路ＣＵＡに電気的に接続される。

【0463】

貫通コンタクト領域ＴＰには、複数のワード線ＷＬ等を貫通する貫通コンタクトＣ４が配置されている。貫通コンタクトＣ４は、下方の基板ＳＢ上に配置された周辺回路ＣＵＡと、複数のワード線ＷＬに設けられたコンタクトＣＣとを接続する。コンタクトＣＣからメモリセルＭＣに印加される各種電圧は、貫通コンタクトＣ４等を介して周辺回路ＣＵＡにより制御される。

【0464】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0465】

１，１ａ，１ｂ，１ｃ，２，３…半導体記憶装置、ＢＫｄ，ＢＫｎ，ＢＫｔ，ＣＮｄ，ＣＲｄ，ＣＴｄ，ＴＮｄ…ダミー層、ＣＣ…コンタクト、ＣＮ…チャネル層、ＣＲ…コア層、ＣＴ…電荷蓄積層、ＨＲｍ，ＨＲｍｔ，ＨＲｎ，ＨＲｓ，ＨＲｔ，ＬＨＲｔ，ＵＨＲｍ…柱状部、ＬＭ，ＬＭａ，ＬＭｂ，ＬＭｇａ，ＬＭｇｂ，ＬＭｓａ，ＬＭｓｂ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ…ピラー、ＰＴ…板状部、ＳＰａ，ＳＰｂ，ＳＰｓ…階段部、ＳＲ，ＳＲｃ…階段領域、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＴ…スリット、ＳＴＤ，ＳＴＳ…選択ゲート、ＴＮ…トンネル絶縁層、ＷＬ…ワード線。

【図1】