(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024133836
(43)【公開日】2024-10-03
(54)【発明の名称】半導体装置及び半導体記憶装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20240926BHJP
H01L 29/786 20060101ALI20240926BHJP
【ＦＩ】
H10B12/00 621
H10B12/00 671Z
H01L29/78 613B
H01L29/78 618B
H01L29/78 626A
H01L29/78 618C
H10B12/00 681A
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023043819
(22)【出願日】2023-03-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】塚越 隆行
(72)【発明者】
【氏名】菅原 大地
【テーマコード（参考）】
5F083
5F110
【Ｆターム（参考）】
5F083AD06
5F083AD15
5F083AD24
5F083GA06
5F083HA02
5F083JA19
5F083JA37
5F083JA39
5F083JA40
5F083JA42
5F083JA60
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
5F083PR04
5F083PR05
5F083PR40
5F083ZA28
5F110AA06
5F110AA08
5F110BB06
5F110BB11
5F110CC09
5F110DD05
5F110FF03
5F110HK04
5F110HK07
5F110HM12
5F110NN03
5F110NN22
5F110NN23
5F110NN74
5F110QQ03
5F110QQ04
5F110QQ19
(57)【要約】
【課題】しきい値電圧を高くする。
【解決手段】半導体装置は、絶縁層の中に形成され、上下方向に延びる酸化物半導体と、酸化物半導体の上端に接する第１電極と、酸化物半導体の下端に接する第２電極と、絶縁膜を介して酸化物半導体の一部を包囲するゲート電極とを備え、酸化物半導体は、上端及びその下方の第１端を含む第１部分と、第１部分の下方に位置し、第２端及びその下方の第３端を含む第２部分と、第１部分と第２部分とを接続する第３部分と、を含み、上下方向に沿って延在し、かつ、酸化物半導体の延伸軸を含む断面において、上下方向と垂直な方向の幅は、上端において第１値であり、第１端において第１値以下の第２値であり、第２端において第２値より小さい第３値であり、第３端において第３値以下の第４値であり、第３部分では、断面において、上端からの距離の増加量に対する幅の減少割合が、第１部分の減少割合及び第２部分の減少割合より大きい。
【選択図】図３
【解決手段】半導体装置は、絶縁層の中に形成され、上下方向に延びる酸化物半導体と、酸化物半導体の上端に接する第１電極と、酸化物半導体の下端に接する第２電極と、絶縁膜を介して酸化物半導体の一部を包囲するゲート電極とを備え、酸化物半導体は、上端及びその下方の第１端を含む第１部分と、第１部分の下方に位置し、第２端及びその下方の第３端を含む第２部分と、第１部分と第２部分とを接続する第３部分と、を含み、上下方向に沿って延在し、かつ、酸化物半導体の延伸軸を含む断面において、上下方向と垂直な方向の幅は、上端において第１値であり、第１端において第１値以下の第２値であり、第２端において第２値より小さい第３値であり、第３端において第３値以下の第４値であり、第３部分では、断面において、上端からの距離の増加量に対する幅の減少割合が、第１部分の減少割合及び第２部分の減少割合より大きい。
【選択図】図３
【特許請求の範囲】
【請求項1】
絶縁層と、
前記絶縁層の中に形成され、上下方向に延びる酸化物半導体と、
前記酸化物半導体の上端に接する第１電極と、
前記酸化物半導体の下端に接する第２電極と、
前記絶縁層の中に形成され、絶縁膜を介して前記酸化物半導体の一部を包囲するゲート電極と、を備え、
前記酸化物半導体は、
前記上端及びこの上端の下方の第１端を含む第１部分と、
この第１部分の下方に位置し、第２端及びこの第２端の下方の第３端を含む第２部分と、
前記第１部分と前記第２部分とを接続する第３部分と、を含み、
前記上下方向に沿って延在し、かつ、前記酸化物半導体の延伸軸を含む断面において、前記上下方向と垂直な方向の幅は、前記上端において第１値であり、前記第１端において前記第１値以下の第２値であり、前記第２端において前記第２値より小さい第３値であり、前記第３端において前記第３値以下の第４値であり、
前記第３部分では、前記断面において、前記上端からの距離の増加量に対する前記幅の減少割合が、前記第１部分の前記減少割合及び前記第２部分の前記減少割合より大きい、
半導体装置。
前記絶縁層の中に形成され、上下方向に延びる酸化物半導体と、
前記酸化物半導体の上端に接する第１電極と、
前記酸化物半導体の下端に接する第２電極と、
前記絶縁層の中に形成され、絶縁膜を介して前記酸化物半導体の一部を包囲するゲート電極と、を備え、
前記酸化物半導体は、
前記上端及びこの上端の下方の第１端を含む第１部分と、
この第１部分の下方に位置し、第２端及びこの第２端の下方の第３端を含む第２部分と、
前記第１部分と前記第２部分とを接続する第３部分と、を含み、
前記上下方向に沿って延在し、かつ、前記酸化物半導体の延伸軸を含む断面において、前記上下方向と垂直な方向の幅は、前記上端において第１値であり、前記第１端において前記第１値以下の第２値であり、前記第２端において前記第２値より小さい第３値であり、前記第３端において前記第３値以下の第４値であり、
前記第３部分では、前記断面において、前記上端からの距離の増加量に対する前記幅の減少割合が、前記第１部分の前記減少割合及び前記第２部分の前記減少割合より大きい、
半導体装置。
【請求項2】
前記第３部分は、下方に向いた第１段差面を有する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記第１段差面は、下方から見たときに環状に形成されている、
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項4】
前記第３部分は、下方に向かって先細り形状を有する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項5】
前記第２値と前記第３値との差は、２ｎｍ以上である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項6】
前記酸化物半導体は、
前記第２部分の下方に位置し、前記下端とこの下端の上方の第４端とを含む第４部分と、
前記第２部分と前記第４部分とを接続する第５部分と、を含み、
前記断面において、前記幅は、前記第４端において前記第４値より大きい第５値であり、前記下端において前記第５値以下の第６値であり、
前記第５部分では、前記断面において、前記上端からの距離の増加に対して前記幅が増加する、
請求項１に記載の半導体装置。
前記第２部分の下方に位置し、前記下端とこの下端の上方の第４端とを含む第４部分と、
前記第２部分と前記第４部分とを接続する第５部分と、を含み、
前記断面において、前記幅は、前記第４端において前記第４値より大きい第５値であり、前記下端において前記第５値以下の第６値であり、
前記第５部分では、前記断面において、前記上端からの距離の増加に対して前記幅が増加する、
請求項１に記載の半導体装置。
【請求項7】
前記第５部分は、上方に向いた第２段差面を有する、
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項8】
前記第２段差面は、上方から見たときに環状に形成されている、
請求項７に記載の半導体装置。
請求項７に記載の半導体装置。
【請求項9】
前記第５部分は、上方に向かって先細り形状を有する、
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項10】
前記第５値と前記第４値との差は、２ｎｍ以上である、
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項11】
前記ゲート電極は、前記第３部分の一部又は全部を包囲する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項12】
前記ゲート電極は、前記第３部分を包囲しない、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項13】
前記ゲート電極は、前記第５部分の一部又は全部を包囲する、
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項14】
前記ゲート電極は、前記第５部分を包囲しない、
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項15】
請求項１に記載の前記半導体装置と、
前記第１電極又は前記第２電極に接続される第１キャパシタ電極と、
前記第１キャパシタ電極と対向する第２キャパシタ電極と、
前記第１キャパシタ電極と前記第２キャパシタ電極との間に設けられる誘電膜と、を備える、
半導体記憶装置。
前記第１電極又は前記第２電極に接続される第１キャパシタ電極と、
前記第１キャパシタ電極と対向する第２キャパシタ電極と、
前記第１キャパシタ電極と前記第２キャパシタ電極との間に設けられる誘電膜と、を備える、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置及び半導体記憶装置に関する。
【背景技術】
【0002】
半導体素子の中には、酸化物半導体によって形成されたものがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開ＵＳ２０２２／００８５２１２号明細書
【特許文献2】米国特許出願公開ＵＳ２０１０／０１８１６１４号明細書
【特許文献3】米国特許出願公開ＵＳ２０１０／０１４０６７１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来の酸化物半導体では、ドナーである酸素欠損の濃度が高いことが多い。このため、酸化物半導体を電界効果トランジスタのチャネルに用いる場合、しきい値電圧が負となり、ノーマリーオンの特性になる。
【0005】
本開示は、しきい値電圧を高くすることが可能な半導体装置及び半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る半導体装置は、絶縁層と、前記絶縁層の中に形成され、上下方向に延びる酸化物半導体と、前記酸化物半導体の上端に接する第１電極と、前記酸化物半導体の下端に接する第２電極と、前記絶縁層の中に形成され、絶縁膜を介して前記酸化物半導体の一部を包囲するゲート電極と、を備え、前記酸化物半導体は、前記上端及びこの上端の下方の第１端を含む第１部分と、この第１部分の下方に位置し、第２端及びこの第２端の下方の第３端を含む第２部分と、前記第１部分と前記第２部分とを接続する第３部分と、を含み、前記上下方向に沿って延在し、かつ、前記酸化物半導体の延伸軸を含む断面において、前記上下方向と垂直な方向の幅は、前記上端において第１値であり、前記第１端において前記第１値以下の第２値であり、前記第２端において前記第２値より小さい第３値であり、前記第３端において前記第３値以下の第４値であり、前記第３部分では、前記断面において、前記上端からの距離の増加量に対する前記幅の減少割合が、前記第１部分の前記減少割合及び前記第２部分の前記減少割合より大きい。
【0007】
本開示に係る半導体記憶装置は、前記半導体装置と、前記第１電極又は前記第２電極に接続される第１キャパシタ電極と、前記第１キャパシタ電極と対向する第２キャパシタ電極と、前記第１キャパシタ電極と前記第２キャパシタ電極との間に設けられる誘電膜と、を備える。
【図面の簡単な説明】
【0008】
【図1】第１実施形態に係るメモリセルアレイの回路構成例を説明するための回路図である。
【図2】第１実施形態に係る半導体記憶装置の構造例を説明するための断面模式図であり、ＹＺ面に平行な断面の一部を示す。
【図3】第１実施形態に係る半導体装置を説明するための断面模式図であり、酸化物半導体層の延伸軸を含む断面を示す。
【図4】第１実施形態に係る半導体装置を説明するための断面模式図であり、ＸＹ面に平行な断面を示す。
【図5】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図6】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図7】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図8】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図9】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図10】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図11】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図12】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図13】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図14】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図15】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図16】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図17】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図18】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図19】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図20】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図21】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図22】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図23】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図24】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図25】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図26】第１実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図27】第１実施形態に係る酸化物半導体層の表面に流れるオン電流Ｉｏｎのくびれ量に対する変化を示す図である。
【図28】第１実施形態に係る電界効果トランジスタのしきい値電圧のくびれ量に対する変化を示す図である。
【図29】第２実施形態に係る半導体装置を説明するための断面模式図であり、酸化物半導体層の延伸軸を含む断面を示す。
【図30】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図31】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図32】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図33】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図34】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図35】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図36】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図37】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図38】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図39】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図40】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図41】第２実施形態に係る半導体装置の製造プロセスを示す模式図である。
【図42】第１実施形態に係る半導体装置の変形例を説明するための断面模式図であり、酸化物半導体層の延伸軸を含む断面を示す。
【図43】第１実施形態に係る半導体装置の変形例を説明するための断面模式図であり、酸化物半導体層の延伸軸を含む断面を示す。
【発明を実施するための形態】
【0009】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0010】
［第１実施形態］
第１実施形態に係る半導体記憶装置の構成について説明する。各図面には、Ｘ軸、Ｙ軸及びＺ軸を示すことがある。Ｘ軸、Ｙ軸及びＺ軸は、右手系の３次元の直交座標を形成する。以下、Ｘ軸の矢印方向をＸ軸＋方向、矢印とは逆方向をＸ軸－方向と呼ぶことがあり、その他の軸についても同様である。なお、Ｚ軸＋方向及びＺ軸－方向を、それぞれ「上方」及び「下方」と呼ぶこともある。また、Ｘ軸、Ｙ軸又はＺ軸にそれぞれ直交する面を、ＹＺ面、ＺＸ面又はＸＹ面と呼ぶことがある。また、Ｚ軸方向を「上下方向」と呼ぶことがある。「上方」、「下方」及び「上下方向」は、あくまで図面内での相対的位置関係を示す用語であり、鉛直方向を基準とした向きを定める用語ではない。
第１実施形態に係る半導体記憶装置の構成について説明する。各図面には、Ｘ軸、Ｙ軸及びＺ軸を示すことがある。Ｘ軸、Ｙ軸及びＺ軸は、右手系の３次元の直交座標を形成する。以下、Ｘ軸の矢印方向をＸ軸＋方向、矢印とは逆方向をＸ軸－方向と呼ぶことがあり、その他の軸についても同様である。なお、Ｚ軸＋方向及びＺ軸－方向を、それぞれ「上方」及び「下方」と呼ぶこともある。また、Ｘ軸、Ｙ軸又はＺ軸にそれぞれ直交する面を、ＹＺ面、ＺＸ面又はＸＹ面と呼ぶことがある。また、Ｚ軸方向を「上下方向」と呼ぶことがある。「上方」、「下方」及び「上下方向」は、あくまで図面内での相対的位置関係を示す用語であり、鉛直方向を基準とした向きを定める用語ではない。
【0011】
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。
【0012】
第１実施形態に係る半導体記憶装置１０１は、ＯＳ－ＲＡＭ（Oxide Semiconductor-Random Access Memory）であって、メモリセルアレイを備える。
【0013】
図１に示すように、メモリセルアレイは、複数のメモリセルＭＣと、複数のワード線ＷＬと、複数のビット線ＢＬと、を含む。
【0014】
図１には、複数のワード線ＷＬの一例として、ワード線ＷＬｎ、ワード線ＷＬｎ＋１及びワード線ＷＬｎ＋２が示される（ここで、ｎは正の整数である）。また、図１には、ビット線ＢＬの一例として、ビット線ＢＬｍ、ビット線ＢＬｍ＋１及びビット線ＢＬｍ＋２が示される（ここで、ｍは正の整数である）。なお、複数のメモリセルＭＣの個数は、図１に示す個数に限定されない。
【0015】
複数のメモリセルＭＣは、例えばマトリクス状に配列されることにより、メモリセルアレイを形成する。メモリセルＭＣは、電界効果トランジスタ（ＦＥＴ）であるメモリトランジスタＭＴＲと、メモリキャパシタＭＣＰと、を含む。
【0016】
行方向に沿って設けられる一連のメモリセルＭＣは、自己の属する行（例えば第ｎ行）に対応するワード線ＷＬ（例えばワード線ＷＬｎ）に接続される。列方向に沿って設けられる一連のメモリセルＭＣは、自己の属する列（例えば第ｍ＋２列）に対応するビット線ＢＬ（例えばビット線ＢＬｍ＋２）に接続される。
【0017】
詳細には、メモリセルＭＣに含まれるメモリトランジスタＭＴＲのゲートは、当該メモリセルＭＣの属する行に対応するワード線ＷＬに接続される。メモリトランジスタＭＴＲのソース又はドレインの一方は、当該メモリセルＭＣの属する列に対応するビット線ＢＬに接続される。
【0018】
メモリセルＭＣに含まれるメモリキャパシタＭＣＰの一方の電極は、当該メモリセルＭＣに含まれるメモリトランジスタＭＴＲのソース又はドレインの他方に接続される。メモリセルＭＣの他方の電極は、特定の電位を供給する電源線（図示しない）に接続される。
【0019】
メモリセルＭＣは、対応するワード線ＷＬの電位に基づくメモリトランジスタＭＴＲのスイッチングにより、対応するビット線ＢＬを流れる電流によるメモリキャパシタＭＣＰへの電荷の蓄積によってデータを保持可能に構成される。
【0020】
図２に示すように、半導体記憶装置１０１は、半導体基板１０と、回路１１と、キャパシタ２０と、半導体装置３０と、導電体３３と、絶縁層３４、３５、４５及び６３と、を備える。
【0021】
キャパシタ２０は、導電体２１と、絶縁膜２２（「誘電膜」の一例）と、導電体２３と、キャパシタ電極２４（「第１キャパシタ電極」の一例）及びキャパシタ電極２５（「第２キャパシタ電極」の一例）と、を含む。
【0022】
半導体装置３０は、電界効果トランジスタ４０（「半導体素子」の一例）と、電界効果トランジスタ４０の上方に設けられる上部電極５０（「第１電極」の一例）と、電界効果トランジスタ４０の下方に設けられるＩＴＯ層３２（「第２電極」の一例）と、を含む。上部電極５０は、タングステン（Ｗ）又は窒化チタン（ＴｉＮ）などの導電層５１と、ＩＴＯ層５２と、を含む。
【0023】
電界効果トランジスタ４０は、チャネルに相当する酸化物半導体層７０（「酸化物半導体」の一例）と、ゲート電極に相当する導電層４２（「ゲート電極」の一例）と、導電層４２と酸化物半導体層７０との間に設けられるゲート絶縁膜４３と、を含む。
【0024】
回路１１は、半導体記憶装置１０１の複数のメモリセルＭＣすなわちキャパシタ２０及び電界効果トランジスタ４０のうち、所定のメモリセルＭＣを選択するためのデコーダ、ビット線ＢＬに接続されるセンスアンプ、ＳＲＡＭから構成されるレジスタなどの周辺回路を構成する。回路１１は、ＣＭＯＳプロセスで形成されたＰチャネル型電界効果トランジスタ（Ｐｃｈ－ＦＥＴ）及びＮチャネル型電界効果トランジスタ（Ｎｃｈ－ＦＥＴ）の電界効果トランジスタを有するＣＭＯＳ回路を含んでよい。
【0025】
回路１１の電界効果トランジスタは、例えば単結晶シリコン基板などの半導体基板１０を用いて形成可能である。Ｐｃｈ－ＦＥＴ及びＮｃｈ－ＦＥＴは、半導体基板１０にチャネル領域とソース領域とドレイン領域とを有し、半導体基板１０の表面に近接した領域において半導体基板１０の表面と略平行なＸ軸方向又はＹ軸方向にキャリアを流すためのチャネルを有する、いわゆる、横型の電界効果トランジスタである。なお、半導体基板１０はＰ型乃至Ｎ型の導電型を有していてもよい。なお、図２は、便宜のため、回路１１の電界効果トランジスタの一例を図示する。
【0026】
【0027】
本実施形態では、キャパシタ２０は、半導体基板１０の上方に設けられる。キャパシタ２０におけるキャパシタ電極２４は、導電体２１及びＩＴＯ層３２に接続される。キャパシタ電極２５は、キャパシタ電極２４と対向する。絶縁膜２２は、キャパシタ電極２４とキャパシタ電極２５との間に設けられる。
【0028】
キャパシタ２０は、ピラー型キャパシタなどの３次元キャパシタである。なお、本実施形態のキャパシタとして、電荷を蓄積可能な構成を備える他のキャパシタを採用してもよい。
【0029】
導電体２１は、ＩＴＯ層３２の下方の端面に当接し、当該端部から下方に延びる形状を有する。キャパシタ電極２４は、ＩＴＯ層３２及び導電体２１を覆うように形成される。絶縁膜２２は、キャパシタ電極２４を覆うように形成される。キャパシタ電極２５は、絶縁膜２２の下方の一部を包囲し、導電体２３の上方の端面と当接する下端を有する。
【0030】
導電体２１は、アモルファスシリコンなどの材料を含んでよい。絶縁膜２２は、酸化ハフニウムなどの材料を含んでよい。導電体２３並びにキャパシタ電極２４及び２５は、タングステン（Ｗ）及び窒化チタン（ＴｉＮ）などの材料を含んでよい。
【0031】
導電体３３は、回路１１と半導体装置３０とを電気的に接続する配線を含む。導電体３３は、ビア配線を含んでよく、例えば図２に示されるようにＺ軸方向に延伸し、ワード線ＷＬと半導体基板１０上に設けられる回路１１とを接続するビア配線を有する。導電体３３は、例えば銅を含む。
【0032】
絶縁層３４は、複数のキャパシタ２０間に設けられる。絶縁層３４は、例えばシリコンと酸素とを含有するシリコン酸化膜である。
【0033】
絶縁層３５は、絶縁層３４の上方に設けられる。絶縁層３５は、例えばシリコンと窒素とを含有するシリコン窒化膜である。
【0034】
半導体装置３０は、キャパシタ２０の上方に設けられる。半導体装置３０におけるＩＴＯ層３２は、インジウム－錫－酸化物（ＩＴＯ）などの金属酸化物を含む。
【0035】
電界効果トランジスタ４０は、メモリセルＭＣのメモリトランジスタＭＴＲに相当する（図１参照）。電界効果トランジスタ４０は、ＩＴＯ層３２の上方に設けられる。
【0036】
電界効果トランジスタ４０の酸化物半導体層７０は、ＩＴＯ層３２に対して半導体基板１０から離れる方向すなわち上方に位置する。ＩＴＯ層５２は、酸化物半導体層７０に対して半導体基板１０から離れる方向すなわち上方に位置する。このような構成を備えることにより、電界効果トランジスタ４０は、半導体基板１０の表面に略垂直なＺ軸方向（上下方向）に延伸するチャネルを有する、いわゆる、縦型のトランジスタである。
【0037】
また、酸化物半導体層７０は、酸素欠損がドナーとなる半導体であり、金属元素として、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、ガリウム（Ｇａ）と、を含む。詳細には、酸化物半導体層７０は、インジウム、ガリウム及び亜鉛の酸化物すなわちＩＧＺＯ（ＩｎＧａＺｎＯ）である。なお、酸化物半導体層７０は、他の種類の酸化物半導体であってもよい。
【0038】
酸化物半導体層７０は、絶縁層４５の中に形成され、ｚ軸方向すなわち上下方向に延びる柱状体である。酸化物半導体層７０は、電界効果トランジスタ４０のチャネルを形成する。酸化物半導体層７０は、アモルファス構造を有する。
【0039】
図３には、酸化物半導体層７０の縦断面７０ｃが示される。縦断面７０ｃは、上下方向に沿って延在する。縦断面７０ｃは、酸化物半導体層７０の延伸軸７０ｄを含む。縦断面７０ｃは、例えばＹＺ面に平行である。
【0040】
図４には、半導体記憶装置１０１の横断面４５ａを上方から見たときの断面模式図が示される。横断面４５ａは、ＩＴＯ層５２と絶縁層４５との界面に位置し、ＸＹ面と平行な断面（以下、横断面と称することがある。）である。
【0041】
延伸軸７０ｄは、酸化物半導体層７０の上端７０ａにおけるＸＹ面と平行な断面（以下、上端断面と称することがある。）に含まれる１点と、酸化物半導体層７０の下端７０ｂにおけるＸＹ面と平行な断面（以下、下端断面と称することがある。）に含まれる１点と、を通る軸である。具体的には、延伸軸７０ｄは、例えば、上端断面の中心点と、下端断面の中心点とを通る軸である。
【0042】
本実施形態では、酸化物半導体層７０の横断面の形状は、楕円である。なお、酸化物半導体層７０の横断面の形状は、円であってもよいし、他の形状であってもよい。
【0043】
図３及び図４に示すように、上部電極５０のＩＴＯ層５２は、酸化物半導体層７０の上端７０ａに接続され、電界効果トランジスタ４０のソースまたはドレインの一方として機能する。ＩＴＯ層３２は、酸化物半導体層７０の下端７０ｂに接続され、電界効果トランジスタ４０のソースまたはドレインの他方として機能する。
【0044】
酸化物半導体層７０は、部分７１、７２、７３、７４及び７５（それぞれ「第１部分」、「第２部分」、「第３部分」、「第４部分」及び「第５部分」の一例）を含む。部分７１、７３、７２、７５及び７４は、上方から下方に向かってこの順に連続して設けられる。
【0045】
縦断面７０ｃの形状は、酸化物半導体層７０の上端７０ａと酸化物半導体層７０の下端７０ｂとの間がくびれている。具体的には、部分７２、７３及び７５は、上端７０ａと下端７０ｂとの間に位置するくびれ部となっている。
【0046】
酸化物半導体層７０は、全周にわたってくびれている。つまり、ＹＺ面に平行な縦断面７０ｃに限らず、上下方向に沿って延在し、延伸軸７０ｄを含む縦断面（例えば、延伸軸７０ｄを含み、ＺＸ面に平行な断面）においても、縦断面７０ｃと同様に上端７０ａと下端７０ｂとの間がくびれている。
【0047】
酸化物半導体層７０における部分７１は、上端７０ａと下方の第１端７０１とを含む。縦断面７０ｃにおいて、上下方向と垂直な方向（ｙ軸方向）の幅（以下、横幅と称することがある。）の大きさは、上端７０ａにおいてｗ１（「第１値」の一例）であり、第１端７０１においてｗ１以下のｗ２（「第２値」の一例）である。
【0048】
本実施形態では、ｗ２はｗ１より小さい。縦断面７０ｃのうち部分７１に含まれるものは、上方から下方に向かって横幅が単調に減少する。なお、縦断面７０ｃのうち部分７１に含まれるものは、横幅が一定であってもよい。この場合、ｗ２とｗ１とは、同じとなる。
【0049】
部分７２は、上方の第２端７０２と下方の第３端７０３とを含む。縦断面７０ｃにおいて、横幅の大きさは、第２端７０２においてｗ２より小さいｗ３（「第３値」の一例）であり、第３端７０３においてｗ３以下のｗ４（「第４値」の一例）である。ｗ２とｗ３との差は、例えば、２ｎｍ以上である。ｗ２とｗ３との差は、４ｎｍ以上であるとより好ましい。
【0050】
本実施形態では、ｗ４はｗ３より小さい。縦断面７０ｃのうち部分７２に含まれるものは、上方から下方に向かって横幅が単調に減少する。なお、縦断面７０ｃのうち部分７２に含まれるものは、横幅が一定であってもよい。この場合、ｗ４とｗ３とは、同じとなる。
【0051】
部分７３は、部分７１と部分７２とを接続する。詳細には、部分７３の上方の端は、部分７１の第１端７０１に接続される。部分７３の下方の端は、部分７２の第２端７０２に接続される。
【0052】
本実施形態では、部分７３は、下方に向いた段差面７３ａ（「第１段差面」の一例）を有する。段差面７３ａは、ＸＹ面と略平行であり、下方から見たときに環状に形成されている。
【0053】
部分７３の上方の端すなわち第１端７０１は、段差面７３ａより上方に位置すればよい。部分７３の下方の端すなわち第２端７０２は、段差面７３ａより下方に位置すればよい。第１端７０１と第２端７０２との間の距離は、ゼロに限りなく近い微小なものであってもよい。
【0054】
部分７３では、縦断面７０ｃにおいて、上端７０ａからの距離の増加量に対する横幅の減少割合（以下、横幅減少割合と称することがある。）は、部分７１に含まれる縦断面７０ｃの横幅減少割合、及び部分７２に含まれる縦断面７０ｃの横幅減少割合より大きい。
【0055】
縦断面７０ｃのうち部分７３に含まれるものの横幅減少割合は、例えば、部分７３を全体としてみたときの横幅減少割合である。具体的には、上端７０ａからの距離が第１端７０１から第２端７０２まで増加する間に横幅がｗ２からｗ３まで減少するので、横幅減少割合は、ｗ２からｗ３を差し引いた値を、上端７０ａから第２端７０２までの距離と上端７０ａから第１端７０１までの距離との差で除したものとなる。
【0056】
同様に、部分７１に含まれる縦断面７０ｃの横幅減少割合は、例えば、部分７１を全体としてみたときの横幅減少割合である。具体的には、横幅減少割合は、ｗ１からｗ２を差し引いた値を、上端７０ａから第１端７０１までの距離で除したものとなる。
【0057】
同様に、部分７２に含まれる縦断面７０ｃの横幅減少割合は、例えば、部分７２を全体としてみたときの横幅減少割合である。具体的には、横幅減少割合は、ｗ４からｗ３を差し引いた値を、上端７０ａから第３端７０３までの距離と上端７０ａから第２端７０２までの距離との差で除したものとなる。
【0058】
部分７４は、上方の第４端７０４と下端７０ｂとを含む。縦断面７０ｃにおいて、横幅の大きさは、第４端７０４においてｗ４より大きいｗ５（「第５値」の一例）であり、下端７０ｂにおいてｗ５以下のｗ６（「第６値」の一例）である。ｗ５とｗ４との差の大きさは、例えば、２ｎｍ以上である。ｗ５とｗ４との差は、４ｎｍ以上であるとより好ましい。
【0059】
本実施形態では、ｗ６はｗ５より小さい。縦断面７０ｃのうち部分７４に含まれるものは、上方から下方に向かって横幅が単調に減少する。なお、縦断面７０ｃのうち部分７４に含まれるものは、横幅が一定であってもよい。この場合、ｗ６とｗ５とは、同じとなる。
【0060】
部分７５は、部分７２と部分７４とを接続する。詳細には、部分７５の上方の端は、部分７２の第３端７０３に接続される。部分７５の下方の端は、部分７４の第４端７０４に接続される。
【0061】
部分７５では、縦断面７０ｃにおいて、上端７０ａからの距離の増加に対して横幅が増加する。
【0062】
具体的には、部分７５は、上方に向いたテーパー面７５ａ（「第２段差面」の一例）を有する。テーパー面７５ａは、ＸＹ面に対して所定の角度で傾いた面であって、延伸軸７０ｄに近い部分ほど上端７０ａに近づく面である。テーパー面７５ａは、上方から見たときに環状に形成されている。つまり、部分７５は、上方に向かって先細り形状を有する。
【0063】
くびれ部の一部は、上端７０ａの面積Ｓ７（「第７値」の一例）及び下端７０ｂの面積Ｓ８（「第８値」の一例）より小さい断面積を有する。なお、くびれ部の全部が、面積Ｓ７及び面積Ｓ８より小さい断面積を有してもよい。
【0064】
また、くびれ部の一部は、横幅ｗ１及び横幅ｗ６より小さい横幅を有する。なお、くびれ部の全部が、横幅ｗ１及び横幅ｗ６より小さい横幅を有してもよい。
【0065】
導電層４２は、絶縁層４５の中に形成される。導電層４２の周囲には、ゲート絶縁膜４３が形成される。ゲート絶縁膜４３は、例えば、例えばシリコンと窒素とを含有するシリコン窒化膜（Ｓｉ３Ｎ４）である。導電層４２は、電界効果トランジスタ４０のゲート電極を構成するとともに、ワード線ＷＬ（図１参照）として機能する。
【0066】
導電層４２は、ゲート絶縁膜４３を介して酸化物半導体層７０の一部を包囲する。本実施形態では、導電層４２は、ゲート絶縁膜４３を介して部分７２の一部を包囲し、部分７１、７３、７４及び７５を包囲しない。
【0067】
なお、導電層４２は、部分７２の全部を包囲してもよい。このとき、導電層４２は、部分７３の一部及び部分７５の一部の少なくとも一方をさらに包囲してもよい。また、導電層４２は、酸化物半導体層７０において包囲しない部分を残しておけば、部分７３の全部をさらに包囲してもよいし、部分７５の全部をさらに包囲してもよい。
【0068】
［半導体装置の製造方法］
以下、第１実施形態に係る半導体装置の製造方法の一例として半導体装置３０の製造方法について説明する。なお、図５、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３及び図２５には、図４に示す切断線Ａ―Ａにおける断面図が示される。図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４及び図２６には、図４に示す切断線Ｂ―Ｂにおける断面図が示される。
以下、第１実施形態に係る半導体装置の製造方法の一例として半導体装置３０の製造方法について説明する。なお、図５、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３及び図２５には、図４に示す切断線Ａ―Ａにおける断面図が示される。図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４及び図２６には、図４に示す切断線Ｂ―Ｂにおける断面図が示される。
【0069】
まず、図５及び図６に示すように、上下方向に延びる犠牲アモルファスシリコン層８１が形成される。犠牲アモルファスシリコン層８１は、半導体チップ８０の上方の表面に設けられた絶縁層４５ｃの穴部４５ｂに形成される。絶縁層４５ｃは、絶縁層４５（図３参照）の下方の一部に相当する。そして、半導体チップ８０の絶縁層４５ｃの上方の面が犠牲アモルファスシリコン層８１の上方の面とともに化学機械研磨（Chemical Mechanical Polishing）される。
【0070】
【0071】
【0072】
次に、図１１及び図１２に示すように、露出している絶縁層４５ｃ及び犠牲アモルファスシリコン層８１の上方にゲート絶縁膜４３を形成する。ゲート絶縁膜４３の上方に導電層４２を形成する。そして、導電層４２の上方にＳｉＯ２などの絶縁層８２を形成する。
【0073】
次に、図１３及び図１４に示すように、ワード線（Word Line）加工用のマスク材８３を絶縁層８２の上方に形成する。そして、フォトリソグラフィによってマスク材８３の一部を除去する。これにより、絶縁層８２の一部が露出する。
【0074】
次に、図１５及び図１６に示すように、反応性イオンエッチング（Reactive Ion Etching）によって、マスク材８３が開口している部分の絶縁層８２、導電層４２、ゲート絶縁膜４３及び絶縁層４５ｃが除去される。これにより、Ｙ軸方向に沿って延び、上方が開口する複数の溝部４５ｄが形成される。複数の溝部４５ｄによって導電層４２がＸ軸方向に分断され、Ｙ軸方向に沿って延伸するワード線となる部分が形成される。そして、マスク材８３が除去される。
【0075】
【0076】
【0077】
【0078】
次に、図２３及び図２４に示すように、エッチングによって犠牲アモルファスシリコン層８１が除去され、犠牲アモルファスシリコン層８１が元々あったスペースに酸化物半導体層７０が形成される。そして、半導体チップ８０の表面の上方にＩＴＯ層５２及び導電層５１がこの順に形成される。
【0079】
次に、図２５及び図２６に示すように、酸化物半導体層７０の上方にランディングパッドである上部電極５０が形成される。詳細には、フォトリソグラフィ及び反応性イオンエッチングによって、ランディングパッドが形成される部分を残して導電層５１、ＩＴＯ層５２及び酸化物半導体層７０が除去される。除去された導電層５１、ＩＴＯ層５２及び酸化物半導体層７０が元々あったスペースに、絶縁層４５ｅが形成される。絶縁層４５ｅは、絶縁層４５（図３参照）の上方の一部を含む。そして、半導体チップ８０の表面が化学機械研磨される。なお、酸化物半導体層７０をパターニングした後に絶縁層４５ｅを酸化物半導体層７０の周囲に形成し、その後、ＩＴＯ層５２及び導電層５１の形成及びパターニングを行って上部電極５０を形成しても良い。
【0080】
（効果）
図２７は、第１実施形態に係る酸化物半導体層の表面に流れるオン電流Ｉｏｎのくびれ量に対する変化を示す図である。なお、縦軸は、単位を「Ａ」とするオン電流Ｉｏｎを対数で示す。横軸は、単位を「ｎｍ」とするくびれ量を示す。なお、オン電流Ｉｏｎのシミュレーションは、導電層５１とＩＴＯ層５２との間において、１５０ｋΩの抵抗値を有するＴｉＯ層（図２及び図３に図示しない）が設けられる条件で行った。
図２７は、第１実施形態に係る酸化物半導体層の表面に流れるオン電流Ｉｏｎのくびれ量に対する変化を示す図である。なお、縦軸は、単位を「Ａ」とするオン電流Ｉｏｎを対数で示す。横軸は、単位を「ｎｍ」とするくびれ量を示す。なお、オン電流Ｉｏｎのシミュレーションは、導電層５１とＩＴＯ層５２との間において、１５０ｋΩの抵抗値を有するＴｉＯ層（図２及び図３に図示しない）が設けられる条件で行った。
【0081】
くびれ量は、例えば、部分７１の下方の第１端７０１における横断面の半径（短半径又は長半径）と、部分７２の上方の第２端７０２における横断面の半径（短半径又は長半径）との差（以下、第１差と称することがある。）である。具体的には、ｗ２からｗ３を差し引いた値を２で除したものである。なお、くびれ量は、部分７４の上方の第４端７０４における半径（短半径又は長半径）と、部分７２の下方の第３端７０３における半径（短半径又は長半径）との差（以下、第２差と称することがある。）であってもよい。第２差は、具体的には、ｗ５からｗ４を差し引いた値を２で除したものである。本実施形態では、第１差と第２差とは、同じである。
【0082】
図２７に示すように、電流変化Ｉ２及びＩ３は、ゲート電極に相当する導電層４２に印加される電圧が２ボルト及び３ボルトのときのオン電流Ｉｏｎのくびれ量に対する変化をそれぞれ示す。くびれ量を大きくすると、チャネルが薄くなるため酸化物半導体層７０における部分７３の電気抵抗が大きくなるが、オン電流Ｉｏｎの低下が抑制されている。
【0083】
図２８は、第１実施形態に係る電界効果トランジスタのしきい値電圧のくびれ量に対する変化を示す図である。なお、縦軸は、単位を「Ｖ」とするしきい値電圧Ｖｔｈを示す。横軸は、単位を「ｎｍ」とするくびれ量を示す。しきい値電圧Ｖｔｈは、酸化物半導体層７０に所定の電流を流すのに必要なゲート電極の電圧である。
【0084】
図２８に示すように、電圧変化Ｖ１０及びＶ１６は、酸化物半導体層７０に１０－１０アンペア及び１０－１６アンペアの電流を流すのに必要なしきい値電圧Ｖｔｈのくびれ量に対する変化をそれぞれ示す。
【0085】
くびれ量がゼロのときは、ゲート電極に相当する導電層４２に印加される電圧がゼロボルトのときでも電流が流れるノーマリーオン特性となっている。くびれ量を大きくすると、チャネルが薄くなるので、空乏層が薄くなりしきい値電圧Ｖｔｈを高くすることができる。すなわち、くびれ量を大きくする（例えば３ｎｍ以上）ことによって、しきい値電圧Ｖｔｈをゼロボルトより高くすることができるので、ノーマリーオフ特性の電界効果トランジスタ４０を実現することができる。
【0086】
また、酸化物半導体層７０の横幅を一律に小さくするのではなく、ＩＴＯ層５２と当接する部分７１の横幅を、部分７３の横幅より大きくする構成により、ＩＴＯ層５２及び部分７１の接触面積を大きくすることができる。これにより、ＩＴＯ層５２と部分７１すなわち酸化物半導体層７０の上端７０ａとの接触抵抗を低減することができる。
【0087】
同様に、例えば、ＩＴＯ層３２と当接する部分７４の横幅を、部分７３の横幅より大きくする構成により、ＩＴＯ層３２及び部分７４の接触面積を大きくすることができる。これにより、ＩＴＯ層３２と部分７４すなわち酸化物半導体層７０の下端７０ｂとの接触抵抗を低減することができる。
【0088】
［第２実施形態］
第２実施形態に係る電界効果トランジスタ１４０について説明する。第２実施形態以降では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
第２実施形態に係る電界効果トランジスタ１４０について説明する。第２実施形態以降では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【0089】
図２９に示すように、電界効果トランジスタ１４０は、図３に示す電界効果トランジスタ４０と比べて、ゲート絶縁膜１４３がＩＴＯ層３２及び５２と当接する点で第１実施形態に係る電界効果トランジスタ４０と異なる。
【0090】
本実施形態では、ゲート絶縁膜１４３は、筒形状を有する。つまり、ゲート絶縁膜１４３のＸＹ面と平行な横断面は、リング状である。ゲート絶縁膜１４３の上端及び下端はそれぞれＩＴＯ層５２及び３２と当接する。
【0091】
ゲート絶縁膜１４３の内部には、酸化物半導体層７０が設けられる。なお、本実施形態では、酸化物半導体層７０の部分７３は、下方に向かって先細りのテーパー面７３ｂを有する。
【0092】
［半導体装置の製造方法］
以下、第２実施形態に係る半導体装置の製造方法の一例として半導体装置３０の製造方法について説明する。なお、図３０、図３２、図３４、図３６、図３８及び図４０には、図４に示す切断線Ａ―Ａにおける断面図が示される。図３１、図３３、図３５、図３７、図３８、図３９及び図４１には、図４に示す切断線Ｂ―Ｂにおける断面図が示される。
以下、第２実施形態に係る半導体装置の製造方法の一例として半導体装置３０の製造方法について説明する。なお、図３０、図３２、図３４、図３６、図３８及び図４０には、図４に示す切断線Ａ―Ａにおける断面図が示される。図３１、図３３、図３５、図３７、図３８、図３９及び図４１には、図４に示す切断線Ｂ―Ｂにおける断面図が示される。
【0093】
まず、図３０及び図３１に示すように、半導体チップ８０の上方の表面には、下方から上方に向かって絶縁層４５ｃ、導電層４２、絶縁層８６及び絶縁層４５ｅが形成される。そして、半導体チップ８０には、反応性イオンエッチングによって上方が開口する穴部４５ｂが形成される。
【0094】
【0095】
【0096】
【0097】
【0098】
【0099】
なお、図４０及び図４１に示すように、上下方向に延びるコア絶縁膜８７が酸化物半導体層７０の内部に形成されてもよい。図４０及び図４１の構造は、穴部４５ｂの内部空間に酸化物半導体層７０及びコア絶縁膜８７をこの順に埋め込むことにより形成することができる。
【0100】
このように、コア絶縁膜８７が酸化物半導体層７０の内部に形成される構成により、隙間を埋めることができるので、ボイドの発生を抑制することができる。また、コア絶縁膜８７を通じて酸化物半導体層７０に酸素供給をすることができる。
【0101】
また、図３６及び図３７に示す反応性イオンエッチングの際に、絶縁層８６の上方の面に当接しているゲート絶縁膜１４３も除去されやすい。特に、絶縁層８６の上方の面に当接しているゲート絶縁膜１４３の角部１４３ａが除去されやすい。これに対して、導電層４２の上方に絶縁層８６を形成する構成により、ゲート絶縁膜１４３の角部１４３ａが除去されても、導電層４２が露出することを抑制することができる。これにより、酸化物半導体層７０と導電層４２とが短絡する可能性を低減することができる。
【0102】
また、図２５及び図２６に示す酸化物半導体層７０にコア絶縁膜が形成されてもよい。この場合、酸化物半導体層７０とＩＴＯ層５２との間に絶縁膜が挟まることがある。これに対して、図４２及び図４３に示すように、ＩＴＯ層５２の下方の面に、下方に向かって尖る凸部５２ａを形成する構成であってもよい。これにより、ＩＴＯ層５２と部分７１すなわち酸化物半導体層７０の上端７０ａとの接触抵抗を低減することができる。図４２及び図４３は、図４に示す切断線Ａ―Ａ及び切断線Ｂ―Ｂにおける断面図が示される。
【0103】
（ａ）第１実施形態及び第２実施形態では、酸化物半導体層７０は、部分７１、７２、７３、７４及び７５を含む構成について説明したが、これに限定するものではない。酸化物半導体層７０は、部分７３と部分７５のうち一方を含まない構成であっても良い。また、酸化物半導体層７０は、部分７１及び７３を含まない構成であってもよいし、部分７４及び７５を含まない構成であってもよい。
【0104】
（ｂ）第１実施形態では、部分７３が、ＸＹ面と略平行な段差面７３ａを有する構成について説明したが、これに限定するものではない。部分７３は、下方に向いたテーパー面を有する構成であってもよい。
【0105】
（ｃ）第２実施形態では、部分７３が、下方に向かって先細りのテーパー面７３ｂを有する構成について説明したが、これに限定するものではない。部分７３は、ＸＹ面と略平行な段差面を有する構成であってもよい。
【0106】
（ｄ）第１実施形態及び第２実施形態では、部分７５がテーパー面７５ａを有する構成について説明したが、これに限定するものではない。部分７５は、ＸＹ面と略平行な段差面を有する構成であってもよい。
【0107】
（ｅ）実施形態では、電界効果トランジスタ４０がＳＧＴ（Surrounding Gate Transistor）である構成について説明したが、これに限定するものではない。電界効果トランジスタ４０は、ボトムゲート型構造などの他の構造を有する構成であってもよい。
【0108】
（ｆ）実施形態では、電界効果トランジスタ４０がＯＳ－ＲＡＭに用いられる構成について説明したが、これに限定するものではない。電界効果トランジスタ４０は、ＯＳ－ＲＡＭ以外の半導体装置に適用することも可能である。
【0109】
（ｇ）本開示に係る半導体装置は、
絶縁層と、
前記絶縁層の中に形成され、上下方向に延びる酸化物半導体と、
前記酸化物半導体の上端に接する第１電極と、
前記酸化物半導体の下端に接する第２電極と、
前記絶縁層の中に形成され、絶縁膜を介して前記酸化物半導体の一部を包囲するゲート電極と、を備え、
前記酸化物半導体は、前記上下方向に沿って延在し、かつ、前記酸化物半導体の延伸軸を含む断面において、前記上下方向と垂直な方向の幅が、前記上端及び前記下端においてそれぞれ第１値及び第６値を有し、
前記酸化物半導体は、前記上端と前記下端との間に位置し、少なくとも一部の前記幅が前記第１値及び前記第６値より小さいくびれ部を含む。
絶縁層と、
前記絶縁層の中に形成され、上下方向に延びる酸化物半導体と、
前記酸化物半導体の上端に接する第１電極と、
前記酸化物半導体の下端に接する第２電極と、
前記絶縁層の中に形成され、絶縁膜を介して前記酸化物半導体の一部を包囲するゲート電極と、を備え、
前記酸化物半導体は、前記上下方向に沿って延在し、かつ、前記酸化物半導体の延伸軸を含む断面において、前記上下方向と垂直な方向の幅が、前記上端及び前記下端においてそれぞれ第１値及び第６値を有し、
前記酸化物半導体は、前記上端と前記下端との間に位置し、少なくとも一部の前記幅が前記第１値及び前記第６値より小さいくびれ部を含む。
【0110】
（ｈ）本開示に係る半導体装置は、
絶縁層と、
前記絶縁層の中に形成され、上下方向に延びる酸化物半導体と、
前記酸化物半導体の上端に接する第１電極と、
前記酸化物半導体の下端に接する第２電極と、
前記絶縁層の中に形成され、絶縁膜を介して前記酸化物半導体の一部を包囲するゲート電極と、を備え、
前記酸化物半導体は、前記上端の面積及び前記下端の面積がそれぞれ第７値及び第８値を有し、
前記酸化物半導体は、前記上端と前記下端との間に位置し、少なくとも一部の前記上下方向と垂直な断面の断面積が前記第７値及び前記第８値より小さいくびれ部を含む。
絶縁層と、
前記絶縁層の中に形成され、上下方向に延びる酸化物半導体と、
前記酸化物半導体の上端に接する第１電極と、
前記酸化物半導体の下端に接する第２電極と、
前記絶縁層の中に形成され、絶縁膜を介して前記酸化物半導体の一部を包囲するゲート電極と、を備え、
前記酸化物半導体は、前記上端の面積及び前記下端の面積がそれぞれ第７値及び第８値を有し、
前記酸化物半導体は、前記上端と前記下端との間に位置し、少なくとも一部の前記上下方向と垂直な断面の断面積が前記第７値及び前記第８値より小さいくびれ部を含む。
【0111】
（ｉ）本開示に係る半導体装置は、
絶縁層と、
前記絶縁層の中に形成され、上下方向に延びる酸化物半導体と、
前記酸化物半導体の上端に接する第１電極と、
前記酸化物半導体の下端に接する第２電極と、
前記絶縁層の中に形成され、絶縁膜を介して前記酸化物半導体の一部を包囲するゲート電極と、を備え、
前記酸化物半導体は、前記上端と前記下端との間がくびれている。
絶縁層と、
前記絶縁層の中に形成され、上下方向に延びる酸化物半導体と、
前記酸化物半導体の上端に接する第１電極と、
前記酸化物半導体の下端に接する第２電極と、
前記絶縁層の中に形成され、絶縁膜を介して前記酸化物半導体の一部を包囲するゲート電極と、を備え、
前記酸化物半導体は、前記上端と前記下端との間がくびれている。
【0112】
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
【符号の説明】
【0113】
１０…半導体基板
１１…回路
２０…キャパシタ
２１、２３、３３…導電体
２２…絶縁膜
２４、２５…キャパシタ電極
３０…半導体装置
３２…ＩＴＯ層（第２電極）
３４、３５、６３…絶縁層
４０…電界効果トランジスタ
４２…導電層（ゲート電極）
４２ａ…穴部
４３…ゲート絶縁膜
４５、４５ｃ、４５ｅ…絶縁層
４５ａ…横断面
４５ｂ…穴部
４５ｄ…溝部
５０…上部電極（第１電極）
５１…導電層
５２…ＩＴＯ層
５２ａ…凸部
７０…酸化物半導体層（酸化物半導体）
７０ａ…上端
７０ｂ…下端
７０ｃ…縦断面
７０ｄ…延伸軸
７１…部分（第１部分）
７２…部分（第２部分）
７３…部分（第３部分）
７３ａ…段差面（第１段差面）
７３ｂ…テーパー面（第１段差面）
７４…部分（第４部分）
７５…部分（第５部分）
７５ａ…テーパー面（第２段差面）
７６…くびれ部
８０…半導体チップ
８１…犠牲アモルファスシリコン層
８２、８６…絶縁層
８３、８５…マスク材
８４…ＷＬ埋め込み絶縁膜
８７…コア絶縁膜
１０１…半導体記憶装置
１４０…電界効果トランジスタ
１４３…ゲート絶縁膜
１４３ａ…角部
７０１…第１端
７０２…第２端
７０３…第３端
７０４…第４端
１１…回路
２０…キャパシタ
２１、２３、３３…導電体
２２…絶縁膜
２４、２５…キャパシタ電極
３０…半導体装置
３２…ＩＴＯ層（第２電極）
３４、３５、６３…絶縁層
４０…電界効果トランジスタ
４２…導電層（ゲート電極）
４２ａ…穴部
４３…ゲート絶縁膜
４５、４５ｃ、４５ｅ…絶縁層
４５ａ…横断面
４５ｂ…穴部
４５ｄ…溝部
５０…上部電極（第１電極）
５１…導電層
５２…ＩＴＯ層
５２ａ…凸部
７０…酸化物半導体層（酸化物半導体）
７０ａ…上端
７０ｂ…下端
７０ｃ…縦断面
７０ｄ…延伸軸
７１…部分（第１部分）
７２…部分（第２部分）
７３…部分（第３部分）
７３ａ…段差面（第１段差面）
７３ｂ…テーパー面（第１段差面）
７４…部分（第４部分）
７５…部分（第５部分）
７５ａ…テーパー面（第２段差面）
７６…くびれ部
８０…半導体チップ
８１…犠牲アモルファスシリコン層
８２、８６…絶縁層
８３、８５…マスク材
８４…ＷＬ埋め込み絶縁膜
８７…コア絶縁膜
１０１…半導体記憶装置
１４０…電界効果トランジスタ
１４３…ゲート絶縁膜
１４３ａ…角部
７０１…第１端
７０２…第２端
７０３…第３端
７０４…第４端
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】