(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024133838
(43)【公開日】2024-10-03
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 23/00 20060101AFI20240926BHJP
H05K 1/02 20060101ALI20240926BHJP
G06K 19/06 20060101ALI20240926BHJP
G06K 19/077 20060101ALI20240926BHJP
H01L 25/07 20060101ALI20240926BHJP
【ＦＩ】
H01L23/00 A
H05K1/02 R
G06K19/06 037
G06K19/077 164
H01L25/08 E
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023043821
(22)【出願日】2023-03-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】沖嶋 拓也
【テーマコード（参考）】
5E338
【Ｆターム（参考）】
5E338AA03
5E338AA16
5E338BB75
5E338CC10
5E338DD12
5E338EE60
(57)【要約】
【課題】設計の自由度の向上を図ることができる半導体記憶装置を提供することである。
【解決手段】実施形態の半導体記憶装置は、回路基板と、電子部品と、複数の導電部材と、情報表示領域とを持つ。回路基板は、第１面と、第１面とは反対側にある第２面とを有する。電子部品は、回路基板の第１面に実装されている。複数の導電部材は、回路基板の第２面に配列されている。複数の導電部材は、回路基板と電気的に接続されている。複数の導電部材は、導電材料で形成されている。情報表示領域は、回路基板の第２面上に設けられている。情報表示領域は、塗布材料、又は、導電材料と同じ導電材料で形成された情報表示パターンを有する。
【選択図】図４
【解決手段】実施形態の半導体記憶装置は、回路基板と、電子部品と、複数の導電部材と、情報表示領域とを持つ。回路基板は、第１面と、第１面とは反対側にある第２面とを有する。電子部品は、回路基板の第１面に実装されている。複数の導電部材は、回路基板の第２面に配列されている。複数の導電部材は、回路基板と電気的に接続されている。複数の導電部材は、導電材料で形成されている。情報表示領域は、回路基板の第２面上に設けられている。情報表示領域は、塗布材料、又は、導電材料と同じ導電材料で形成された情報表示パターンを有する。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１面と、前記第１面とは反対側にある第２面とを有する回路基板と、
前記回路基板の前記第１面に実装された電子部品と、
前記回路基板の前記第２面に配列され、かつ、前記回路基板と電気的に接続され、導電材料で形成された複数の導電部材と、
前記回路基板の前記第２面上に設けられた情報表示領域と、
を備え、
前記情報表示領域は、塗布材料、又は、前記導電材料と同じ導電材料で形成された情報表示パターンを有する、
半導体記憶装置。
前記回路基板の前記第１面に実装された電子部品と、
前記回路基板の前記第２面に配列され、かつ、前記回路基板と電気的に接続され、導電材料で形成された複数の導電部材と、
前記回路基板の前記第２面上に設けられた情報表示領域と、
を備え、
前記情報表示領域は、塗布材料、又は、前記導電材料と同じ導電材料で形成された情報表示パターンを有する、
半導体記憶装置。
【請求項2】
前記第２面は、前記回路基板の厚さ方向に交差する第１方向と、前記厚さ方向及び前記第１方向の各々に交差する第２方向とに平行であり、
前記回路基板は、複数の角部を有し、
前記第２面は、前記第１方向及び前記第２方向における中央に位置する中央領域と、前記中央領域よりも前記複数の角部のうちの１つの角部の近くに位置する角領域とを有し、
前記情報表示領域は、前記角領域に位置する、
請求項１に記載の半導体記憶装置。
前記回路基板は、複数の角部を有し、
前記第２面は、前記第１方向及び前記第２方向における中央に位置する中央領域と、前記中央領域よりも前記複数の角部のうちの１つの角部の近くに位置する角領域とを有し、
前記情報表示領域は、前記角領域に位置する、
請求項１に記載の半導体記憶装置。
【請求項3】
前記第２面は、前記回路基板の厚さ方向に交差する第１方向と、前記厚さ方向及び前記第１方向の各々に交差する第２方向とに平行であり、
前記第２面は、前記第１方向及び前記第２方向における中央に位置する中央領域を有し、
前記情報表示領域は、前記中央領域に位置する、
請求項１に記載の半導体記憶装置。
前記第２面は、前記第１方向及び前記第２方向における中央に位置する中央領域を有し、
前記情報表示領域は、前記中央領域に位置する、
請求項１に記載の半導体記憶装置。
【請求項4】
前記第２面は、前記回路基板の厚さ方向に交差する第１方向と、前記厚さ方向及び前記第１方向の各々に交差する第２方向とに平行であり、
前記回路基板は、複数の角部と、前記複数の角部のうち互いに隣り合う２つの角部の間に位置する側部とを有し、
前記第２面は、前記第１方向及び前記第２方向における中央に位置する中央領域と、前記中央領域よりも前記側部の近くに位置する側部領域とを有し、
前記情報表示領域は、前記側部領域に位置する、
請求項１に記載の半導体記憶装置。
前記回路基板は、複数の角部と、前記複数の角部のうち互いに隣り合う２つの角部の間に位置する側部とを有し、
前記第２面は、前記第１方向及び前記第２方向における中央に位置する中央領域と、前記中央領域よりも前記側部の近くに位置する側部領域とを有し、
前記情報表示領域は、前記側部領域に位置する、
請求項１に記載の半導体記憶装置。
【請求項5】
前記情報表示パターンは、前記塗布材料が存在する複数の第１部位と、前記塗布材料が存在していない複数の第２部位とを含む、
請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
【請求項6】
前記情報表示パターンは、前記複数の第１部位と前記複数の第２部位との組み合わせで表される複数の情報表示列を有し、
第１方向と、前記第１方向に交差する第２方向とにおいて、前記複数の情報表示列が並んでいる、
請求項５に記載の半導体記憶装置。
第１方向と、前記第１方向に交差する第２方向とにおいて、前記複数の情報表示列が並んでいる、
請求項５に記載の半導体記憶装置。
【請求項7】
前記情報表示パターンは、前記導電材料が存在する複数の第１部位と、前記導電材料が存在していない複数の第２部位とを含む、
請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
【請求項8】
前記情報表示パターンは、前記複数の第１部位と前記複数の第２部位との組み合わせで表される複数の情報表示列を有し、
第１方向と、前記第１方向に交差する第２方向とにおいて、前記複数の情報表示列が並んでいる、
請求項７に記載の半導体記憶装置。
第１方向と、前記第１方向に交差する第２方向とにおいて、前記複数の情報表示列が並んでいる、
請求項７に記載の半導体記憶装置。
【請求項9】
前記情報表示領域は、
前記複数の導電部材とは異なる位置に設けられた第１領域と、
前記複数の導電部材に重なる位置に設けられた第２領域と、
を有し、
複数の導電部材の一部は、前記第２領域における前記複数の第１部位の一部である、
請求項８に記載の半導体記憶装置。
前記複数の導電部材とは異なる位置に設けられた第１領域と、
前記複数の導電部材に重なる位置に設けられた第２領域と、
を有し、
複数の導電部材の一部は、前記第２領域における前記複数の第１部位の一部である、
請求項８に記載の半導体記憶装置。
【請求項10】
前記複数の第１部位の一部を形成する導電部材は、放熱部である、
請求項９に記載の半導体記憶装置。
請求項９に記載の半導体記憶装置。
【請求項11】
前記複数の導電部材は、前記回路基板の前記第２面から露出する電気接続端子である、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、基板に実装された電子部品と備えた半導体記憶装置が知られている。半導体記憶装置は、２次元コード等のマークを有する。このようなマークは、例えば、製造履歴情報等の管理情報である。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１５－１４６４１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態は、設計の自由度の向上を図ることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、回路基板と、電子部品と、複数の導電部材と、情報表示領域とを持つ。回路基板は、第１面と、第１面とは反対側にある第２面とを有する。電子部品は、回路基板の第１面に実装されている。複数の導電部材は、回路基板の第２面に配列されている。複数の導電部材は、回路基板と電気的に接続されている。複数の導電部材は、導電材料で形成されている。情報表示領域は、回路基板の第２面上に設けられている。情報表示領域は、塗布材料、又は、導電材料と同じ導電材料で形成された情報表示パターンを有する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る記憶装置を示す斜視図。
【図2】第１実施形態に係る記憶装置を一部分解して示す斜視図。
【図3】第１実施形態に係るＮＡＮＤメモリの構成を示す断面図。
【図4】第１実施形態に係るＮＡＮＤメモリの構成を示す下面図。
【図5】第１実施形態に係る情報表示パターンを示す平面図。
【図6A】第１実施形態に係るＮＡＮＤメモリの製造方法を説明する図であって、大判回路基板を示す平面図。
【図6B】第１実施形態に係るＮＡＮＤメモリの製造方法を説明する図であって、大判回路基板の変形例を示す平面図。
【図7】第１実施形態に係るＮＡＮＤメモリの製造方法を説明する図であって、大判回路基板の一部を示す断面図。
【図8】第１実施形態に係るＮＡＮＤメモリの製造方法を説明する図であって、大判回路基板の一部を示す断面図。
【図9】第１実施形態に係るＮＡＮＤメモリの製造方法を説明する図であって、大判回路基板の一部を示す断面図。
【図10】第１実施形態に係るＮＡＮＤメモリの製造方法を説明する図であって、大判回路基板の一部を示す断面図。
【図11】第１実施形態に係るＮＡＮＤメモリの製造方法を説明する図であって、大判回路基板の一部を示す断面図。
【図12A】第１実施形態に係るＮＡＮＤメモリの製造方法を説明する図であって、半田ボールをランドに配置する際に用いられる装置を示す模式断面図。
【図12B】第１実施形態に係るＮＡＮＤメモリの製造方法を説明する図であって、半田ボールをランドに配置する際に用いられる装置を示す模式断面図。
【図13】第２実施形態に係る情報表示パターンを示す平面図。
【図14】第２実施形態に係るＮＡＮＤメモリの変形例の構成を示す下面図。
【図15】第２実施形態に係るＮＡＮＤメモリの変形例の構成を示す下面図。
【図16】第２実施形態に係るＮＡＮＤメモリの変形例の構成を示す下面図。
【図17】第２実施形態に係るＮＡＮＤメモリの変形例の構成を示す下面図。
【発明を実施するための形態】
【0007】
以下、実施形態に係る半導体記憶装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。
本出願で、「第１」「第２」「第３」といった序数詞を用いる場合がある。この序数詞は、序数詞で記載された部材の個数を示していない。
本出願で、「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合も含み得る。
本出願で、「接続」とは、機械的な接続に限定されず、電気的な接続も含み得る。また、「接続」とは、接続対象である２つの要素が直接に接続される場合に限定されず、別の要素を間に介在させて接続対象である２つの要素が接続される場合も含み得る。また、文言「接続」とは、互いに連結された場合に限定されず、接しているだけの場合も含み得る。
本出願で、「重なる」とは、２つの要素が別の要素を間に介在させて重なる場合も含み得る。
本出願で、「第１」「第２」「第３」といった序数詞を用いる場合がある。この序数詞は、序数詞で記載された部材の個数を示していない。
本出願で、「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合も含み得る。
本出願で、「接続」とは、機械的な接続に限定されず、電気的な接続も含み得る。また、「接続」とは、接続対象である２つの要素が直接に接続される場合に限定されず、別の要素を間に介在させて接続対象である２つの要素が接続される場合も含み得る。また、文言「接続」とは、互いに連結された場合に限定されず、接しているだけの場合も含み得る。
本出願で、「重なる」とは、２つの要素が別の要素を間に介在させて重なる場合も含み得る。
【0008】
ここで、＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、及び－Ｚ方向について定義する。＋Ｘ方向、－Ｘ方向、＋Ｙ方向、及び－Ｙ方向は、後述する基板２１の第１面２１ａと平行な方向である（図２参照）。
【0009】
＋Ｘ方向は、基板２１の第１端部２１ｅ１から第２端部２１ｅ２に向かう方向である（図２参照）。－Ｘ方向は、＋Ｘ方向とは反対の方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向及び－Ｙ方向は、Ｘ方向とは交差する（例えば、直交する）方向である。Ｘ方向は、「第１方向」の一例である。
【0010】
＋Ｙ方向は、後述するＮＡＮＤメモリ２５ＡからＮＡＮＤメモリ２５Ｂに向かう方向である（図２参照）。－Ｙ方向は、＋Ｙ方向とは反対の方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。Ｙ方向は、Ｘ方向に交差する方向であり、「第２方向」の一例である。
【0011】
＋Ｚ方向及び－Ｚ方向は、Ｘ方向及びＹ方向とは交差する（例えば、直交する）方向である。＋Ｚ方向及び－Ｚ方向は、基板２１の厚さ方向である。＋Ｚ方向は、基板２１の第２面２１ｂから第１面２１ａに向かう方向である（図２参照）。－Ｚ方向は、＋Ｚ方向とは反対の方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。
【0012】
＜第１実施形態＞
＜記憶装置の全体構成＞
図１から図５を参照し、第１実施形態に係る記憶装置１について説明する。
図１は、記憶装置１を示す斜視図である。記憶装置１は、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）のような記憶装置である。記憶装置１は、例えば、サーバやパーソナルコンピュータなどの情報処理装置（以下「ホスト装置」と称する）に取り付けられている。記憶装置１は、ホスト装置の記憶領域として利用される。
＜記憶装置の全体構成＞
図１から図５を参照し、第１実施形態に係る記憶装置１について説明する。
図１は、記憶装置１を示す斜視図である。記憶装置１は、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）のような記憶装置である。記憶装置１は、例えば、サーバやパーソナルコンピュータなどの情報処理装置（以下「ホスト装置」と称する）に取り付けられている。記憶装置１は、ホスト装置の記憶領域として利用される。
【0013】
図２は、記憶装置１を一部分解して示す斜視図である。記憶装置１は、例えば、筐体１０と、基板ユニット２０とを有する。
【0014】
＜筐体＞
筐体１０は、記憶装置１の外郭を形成する部材である（図１参照）。筐体１０の形状は、例えば、扁平な矩形筒である。図２に示すように、筐体１０は、例えば、第１部材１１と、第２部材１２と、複数の固定部材１３とを含む。第１部材１１は、例えば、基板ユニット２０に対して＋Ｚ方向側に位置した壁部と、基板ユニット２０に対して＋Ｙ方向側に位置した壁部と、基板ユニット２０に対して－Ｙ方向側に位置した壁部とを含む。第２部材１２は、基板ユニット２０に対して－Ｚ方向側に位置した壁部を含む。固定部材１３は、第１部材１１と第２部材１２とを連結する部材である。固定部材１３は、例えば、ねじである。本実施形態では、第１部材１１と第２部材１２とが複数の固定部材１３によって連結されることで、筐体１０が形成される。
筐体１０は、記憶装置１の外郭を形成する部材である（図１参照）。筐体１０の形状は、例えば、扁平な矩形筒である。図２に示すように、筐体１０は、例えば、第１部材１１と、第２部材１２と、複数の固定部材１３とを含む。第１部材１１は、例えば、基板ユニット２０に対して＋Ｚ方向側に位置した壁部と、基板ユニット２０に対して＋Ｙ方向側に位置した壁部と、基板ユニット２０に対して－Ｙ方向側に位置した壁部とを含む。第２部材１２は、基板ユニット２０に対して－Ｚ方向側に位置した壁部を含む。固定部材１３は、第１部材１１と第２部材１２とを連結する部材である。固定部材１３は、例えば、ねじである。本実施形態では、第１部材１１と第２部材１２とが複数の固定部材１３によって連結されることで、筐体１０が形成される。
【0015】
＜基板ユニット＞
基板ユニット２０は、回路を含む部品が実装された組立体である。基板ユニット２０は、筐体１０に少なくとも一部が収容される。基板ユニット２０は、例えば、基板２１、コントローラ２２、電力変換部品２３、電源回路部品２４、複数のＮＡＮＤメモリ２５（ＮＡＮＤメモリ２５Ａ～２５Ｈ）、及びＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２６を有する。
基板ユニット２０は、回路を含む部品が実装された組立体である。基板ユニット２０は、筐体１０に少なくとも一部が収容される。基板ユニット２０は、例えば、基板２１、コントローラ２２、電力変換部品２３、電源回路部品２４、複数のＮＡＮＤメモリ２５（ＮＡＮＤメモリ２５Ａ～２５Ｈ）、及びＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２６を有する。
【0016】
基板２１は、プリント配線基板である。基板２１は、Ｘ方向及びＹ方向に延びる板状部材である。基板２１は、第１面２１ａと、第２面２１ｂとを有する。第１面２１ａは、＋Ｚ方向に向いた面である。第２面２１ｂは、第１面２１ａとは反対側に位置する。第２面２１ｂは、－Ｚ方向に向いた面である。
【0017】
基板２１は、当該基板２１の長手方向の両端部として、第１端部２１ｅ１と、第１端部２１ｅ１とは反対側に位置した第２端部２１ｅ２とを有する。基板２１の第１端部２１ｅ１は、コネクタＣを有する。コネクタＣは、ホスト装置に接続可能な電気接続部である。
基板２１は、絶縁基材３１と、絶縁基材３１に設けられた複数のパッド３２とを含む（図３参照）。複数のパッド３２は、後述する電気接続端子に電気的に接続される部位である。
基板２１は、絶縁基材３１と、絶縁基材３１に設けられた複数のパッド３２とを含む（図３参照）。複数のパッド３２は、後述する電気接続端子に電気的に接続される部位である。
【0018】
＜コントローラ＞
コントローラ２２は、基板２１に実装された制御用部品である。コントローラ２２は、記憶装置１の全体を統括的に制御する。コントローラ２２は、例えば、ホスト装置との通信を行うホストインターフェース回路、複数のＮＡＮＤメモリ２５を制御する制御回路、及びＤＲＡＭ２６を制御する制御回路などが１つの半導体チップに集積されたＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）を含む。コントローラ２２は、複数のＮＡＮＤメモリ２５に対するデータの書き込み、読み出し、または消去を制御可能である。
コントローラ２２は、基板２１に実装された制御用部品である。コントローラ２２は、記憶装置１の全体を統括的に制御する。コントローラ２２は、例えば、ホスト装置との通信を行うホストインターフェース回路、複数のＮＡＮＤメモリ２５を制御する制御回路、及びＤＲＡＭ２６を制御する制御回路などが１つの半導体チップに集積されたＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）を含む。コントローラ２２は、複数のＮＡＮＤメモリ２５に対するデータの書き込み、読み出し、または消去を制御可能である。
【0019】
＜電力変換部品＞
電力変換部品２３は、電力を変換する部品である。電力変換部品２３は、例えば、ＤＣ－ＤＣコンバータである。電力変換部品２３は、コネクタＣを介してホスト装置から供給される電力を所望の電力に変換する。電力変換部品２３は、変換した電力を電源回路部品２４に出力する。
電力変換部品２３は、電力を変換する部品である。電力変換部品２３は、例えば、ＤＣ－ＤＣコンバータである。電力変換部品２３は、コネクタＣを介してホスト装置から供給される電力を所望の電力に変換する。電力変換部品２３は、変換した電力を電源回路部品２４に出力する。
【0020】
＜電源回路部品＞
電源回路部品２４は、電力管理を行う部品である。電源回路部品２４は、例えば、ＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）である。電源回路部品２４は、基板ユニット２０に含まれる各部品（コントローラ２２、ＮＡＮＤメモリ２５、ＤＲＡＭ２６など）に電力を供給する。
電源回路部品２４は、電力管理を行う部品である。電源回路部品２４は、例えば、ＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）である。電源回路部品２４は、基板ユニット２０に含まれる各部品（コントローラ２２、ＮＡＮＤメモリ２５、ＤＲＡＭ２６など）に電力を供給する。
【0021】
＜ＤＲＡＭ＞
ＤＲＡＭ２６は、揮発にデータを記憶する半導体メモリチップを含む半導体パッケージである。ＤＲＡＭ２６は、「半導体記憶装置」の一例である。
ＤＲＡＭ２６は、ホスト装置から受信した書き込みデータ、または１つ以上のＮＡＮＤメモリ２５から読み出された読み出しデータなどが一時的に格納されるデータバッファとして用いられ得る。
ＤＲＡＭ２６は、揮発にデータを記憶する半導体メモリチップを含む半導体パッケージである。ＤＲＡＭ２６は、「半導体記憶装置」の一例である。
ＤＲＡＭ２６は、ホスト装置から受信した書き込みデータ、または１つ以上のＮＡＮＤメモリ２５から読み出された読み出しデータなどが一時的に格納されるデータバッファとして用いられ得る。
【0022】
＜ＮＡＮＤメモリ＞
ＮＡＮＤメモリ２５は、不揮発にデータを記憶する半導体メモリチップを含む半導体パッケージである。ＮＡＮＤメモリ２５は、例えば、ＮＡＮＤ型フラッシュメモリである。言い換えると、ＮＡＮＤメモリ２５は、「半導体メモリ」の一例であり、かつ、「半導体記憶装置」の一例である。
図２に示すように、複数のＮＡＮＤメモリ２５は、基板２１の第１面２１ａ及び第２面２１ｂに実装されている。ただし、「半導体メモリ」は、ＮＯＲ型メモリや、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、抵抗変化型メモリなど他の種類のメモリでもよい。
ＮＡＮＤメモリ２５は、不揮発にデータを記憶する半導体メモリチップを含む半導体パッケージである。ＮＡＮＤメモリ２５は、例えば、ＮＡＮＤ型フラッシュメモリである。言い換えると、ＮＡＮＤメモリ２５は、「半導体メモリ」の一例であり、かつ、「半導体記憶装置」の一例である。
図２に示すように、複数のＮＡＮＤメモリ２５は、基板２１の第１面２１ａ及び第２面２１ｂに実装されている。ただし、「半導体メモリ」は、ＮＯＲ型メモリや、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、抵抗変化型メモリなど他の種類のメモリでもよい。
【0023】
複数のＮＡＮＤメモリ２５は、コントローラ２２に対して、＋Ｘ方向側に配置されている。複数のＮＡＮＤメモリ２５は、基板２１の第１面２１ａに実装された複数（例えば、４つ）のＮＡＮＤメモリ２５Ａ～２５Ｄと、基板２１の第２面２１ｂに実装された複数（例えば、４つ）のＮＡＮＤメモリ２５Ｅ～２５Ｈとを含む。
ＮＡＮＤメモリ２５Ａ，２５Ｂは、ＮＡＮＤメモリ２５Ｃ，２５Ｄに対して、－Ｘ方向側に配置されている。ＮＡＮＤメモリ２５Ａ，２５Ｂは、Ｙ方向で隣り合う。ＮＡＮＤメモリ２５Ｃ，２５Ｄは、Ｙ方向で隣り合う。
ＮＡＮＤメモリ２５Ａ，２５Ｂは、ＮＡＮＤメモリ２５Ｃ，２５Ｄに対して、－Ｘ方向側に配置されている。ＮＡＮＤメモリ２５Ａ，２５Ｂは、Ｙ方向で隣り合う。ＮＡＮＤメモリ２５Ｃ，２５Ｄは、Ｙ方向で隣り合う。
【0024】
同様に、ＮＡＮＤメモリ２５Ｅ，２５Ｆは、ＮＡＮＤメモリ２５Ｇ，２５Ｈに対して、－Ｘ方向側に配置されている。ＮＡＮＤメモリ２５Ｅ，２５Ｆは、Ｙ方向で隣り合う。ＮＡＮＤメモリ２５Ｇ，２５Ｈは、Ｙ方向で隣り合う。以下では、ＮＡＮＤメモリ２５Ａ～２５Ｈを互いに区別しない場合、単に「ＮＡＮＤメモリ２５」と称する。
【0025】
＜ＮＡＮＤメモリの構成＞
次に、図３及び図４を参照し、ＮＡＮＤメモリ２５の構成について説明する。
図３は、ＮＡＮＤメモリ２５の構成を示す断面図である。
図４は、ＮＡＮＤメモリ２５の構成を示す下面図である。図４は、＋Ｚ方向に見た回路基板４１の平面図と称することもできる。
図３に示すように、ＮＡＮＤメモリ２５は、回路基板４１、１つ以上の半導体メモリチップ４２、封止樹脂部４３、複数のボンディングワイヤ４４、複数の導電部材４５、複数のランド４６、及び情報表示領域４７を有する。
次に、図３及び図４を参照し、ＮＡＮＤメモリ２５の構成について説明する。
図３は、ＮＡＮＤメモリ２５の構成を示す断面図である。
図４は、ＮＡＮＤメモリ２５の構成を示す下面図である。図４は、＋Ｚ方向に見た回路基板４１の平面図と称することもできる。
図３に示すように、ＮＡＮＤメモリ２５は、回路基板４１、１つ以上の半導体メモリチップ４２、封止樹脂部４３、複数のボンディングワイヤ４４、複数の導電部材４５、複数のランド４６、及び情報表示領域４７を有する。
【0026】
＜回路基板＞
回路基板４１は、ＮＡＮＤメモリ２５のベースとなる基板である。回路基板４１は、プリント配線基板である。回路基板４１は、Ｘ方向及びＹ方向に延びる板状部材である。回路基板４１は、第１面４１ａと、第１面４１ａとは反対側に位置した第２面４１ｂとを有する。Ｚ方向で見た場合、回路基板４１は、ＮＡＮＤメモリ２５の外形を規定する。第２面４１ｂは、絶縁基材３１に面している。第２面４１ｂは、Ｘ方向とＹ方向とに平行である。
回路基板４１は、ＮＡＮＤメモリ２５のベースとなる基板である。回路基板４１は、プリント配線基板である。回路基板４１は、Ｘ方向及びＹ方向に延びる板状部材である。回路基板４１は、第１面４１ａと、第１面４１ａとは反対側に位置した第２面４１ｂとを有する。Ｚ方向で見た場合、回路基板４１は、ＮＡＮＤメモリ２５の外形を規定する。第２面４１ｂは、絶縁基材３１に面している。第２面４１ｂは、Ｘ方向とＹ方向とに平行である。
【0027】
図４に示すように、Ｚ方向で見た場合、ＮＡＮＤメモリ２５を構成する回路基板４１の形状は、矩形である。回路基板４１は、４つの側部Ｓ１～Ｓ４と、４つの角部Ｃ１～Ｃ４と、中央領域ＭＲと、角領域ＣＲとを有する。
【0028】
側部Ｓ１は、例えば、ＮＡＮＤメモリ２５の－Ｘ方向側の端に位置する側部である。側部Ｓ１は、Ｙ方向に延びている。側部Ｓ２は、例えば、ＮＡＮＤメモリ２５の＋Ｙ方向側の端に位置する側部である。側部Ｓ２は、Ｘ方向に延びている。側部Ｓ３は、例えば、ＮＡＮＤメモリ２５の＋Ｘ方向側の端に位置する側部である。側部Ｓ３は、Ｙ方向に延びている。側部Ｓ４は、例えば、ＮＡＮＤメモリ２５の－Ｙ方向側の端に位置する側部である。側部Ｓ４は、Ｘ方向に延びている。
【0029】
側部Ｓ１は、互いに隣り合う２つの角部Ｃ１、Ｃ３の間に位置する。側部Ｓ２は、互いに隣り合う２つの角部Ｃ１、Ｃ２の間に位置する。側部Ｓ３は、互いに隣り合う２つの角部Ｃ２、Ｃ４の間に位置する。側部Ｓ４は、互いに隣り合う２つの角部Ｃ３、Ｃ４の間に位置する。
【0030】
角部Ｃ１は、側部Ｓ１と側部Ｓ２との交点である。角部Ｃ２は、側部Ｓ２と側部Ｓ３との交点である。角部Ｃ３は、側部Ｓ１と側部Ｓ４との交点である。角部Ｃ４は、側部Ｓ３と側部Ｓ４との交点である。
【0031】
中央領域ＭＲは、Ｘ方向及びＹ方向における中央に位置する。
角領域ＣＲは、中央領域ＭＲよりも複数の角部Ｃ１～Ｃ４のうちの１つの角部の近くに位置する。本実施形態においては、角領域ＣＲは、角部Ｃ４の近くに位置する。
角領域ＣＲは、中央領域ＭＲよりも複数の角部Ｃ１～Ｃ４のうちの１つの角部の近くに位置する。本実施形態においては、角領域ＣＲは、角部Ｃ４の近くに位置する。
【0032】
＜半導体メモリチップ＞
１つ以上の半導体メモリチップ４２の各々は、複数のメモリセルを有する。半導体メモリチップ４２は、データを記憶可能な部品である。半導体メモリチップ４２は、「電子部品」の一例である。
１つ以上の半導体メモリチップ４２は、回路基板４１の第１面４１ａに実装されている。１つ以上の半導体メモリチップ４２は、回路基板４１の第１面４１ａ上にＺ方向に積層されている。１つ以上の半導体メモリチップ４２の各々は、Ｘ方向及びＹ方向に沿う板状部材である。１つ以上の半導体メモリチップ４２が積層されることで形成された構造体を積層体と称してもよい。
１つ以上の半導体メモリチップ４２の各々は、複数のメモリセルを有する。半導体メモリチップ４２は、データを記憶可能な部品である。半導体メモリチップ４２は、「電子部品」の一例である。
１つ以上の半導体メモリチップ４２は、回路基板４１の第１面４１ａに実装されている。１つ以上の半導体メモリチップ４２は、回路基板４１の第１面４１ａ上にＺ方向に積層されている。１つ以上の半導体メモリチップ４２の各々は、Ｘ方向及びＹ方向に沿う板状部材である。１つ以上の半導体メモリチップ４２が積層されることで形成された構造体を積層体と称してもよい。
【0033】
＜封止樹脂部＞
封止樹脂部４３は、１つ以上の半導体メモリチップ４２及び複数のボンディングワイヤ４４を覆う封止部である。封止樹脂部４３は、絶縁性を有する。封止樹脂部４３は、モールド樹脂部と称してもよい。
封止樹脂部４３は、１つ以上の半導体メモリチップ４２及び複数のボンディングワイヤ４４を覆う封止部である。封止樹脂部４３は、絶縁性を有する。封止樹脂部４３は、モールド樹脂部と称してもよい。
【0034】
＜ボンディングワイヤ＞
ボンディングワイヤ４４は、半導体メモリチップ４２と、回路基板４１とを電気的に接続する。
ボンディングワイヤ４４は、半導体メモリチップ４２と、回路基板４１とを電気的に接続する。
【0035】
＜導電部材＞
複数の導電部材４５の各々は、ＮＡＮＤメモリ２５の外部に露出している。具体的に、複数の導電部材４５は、回路基板４１の第２面４１ｂに設けられている。複数の導電部材４５は、回路基板４１の第２面４１ｂに配列されている。複数の導電部材４５は、回路基板４１と電気的に接続されている。複数の導電部材４５は、導電材料で形成されている。
複数の導電部材４５の各々は、第２面４１ｂから露出する電気接続端子である。複数の導電部材４５は、Ｘ方向及びＹ方向に並べられて配置されている。複数の導電部材４５の各々は、絶縁基材３１のパッド３２に接合されている。
複数の導電部材４５の各々は、ＮＡＮＤメモリ２５の外部に露出している。具体的に、複数の導電部材４５は、回路基板４１の第２面４１ｂに設けられている。複数の導電部材４５は、回路基板４１の第２面４１ｂに配列されている。複数の導電部材４５は、回路基板４１と電気的に接続されている。複数の導電部材４５は、導電材料で形成されている。
複数の導電部材４５の各々は、第２面４１ｂから露出する電気接続端子である。複数の導電部材４５は、Ｘ方向及びＹ方向に並べられて配置されている。複数の導電部材４５の各々は、絶縁基材３１のパッド３２に接合されている。
【0036】
複数の導電部材４５は、半田である。本実施形態では、複数の導電部材４５は、ＮＡＮＤメモリ２５の基板２１への実装によって半田ボールが変形した形状を有する。
本実施形態では、ＮＡＮＤメモリ２５は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプの半導体パッケージである。
本実施形態では、ＮＡＮＤメモリ２５は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプの半導体パッケージである。
【0037】
＜ランド＞
複数のランド４６は、回路基板４１の第２面４１ｂ上に設けられている。複数のランド４６は、一対一で、複数の導電部材４５に電気的に接続される部位である。複数のランド４６は、回路基板４１に形成されている配線層の一部を構成する。この配線層は、銅で形成されている。このため、複数のランド４６も、同じく、銅で形成されている。
回路基板４１の第２面４１ｂにおいて、複数のランド４６が形成されていない領域には、ソルダーレジストが設けられている。ソルダーレジストは、回路基板４１に形成された電極層を覆い、電極層を保護する絶縁層である。ソルダーレジストは、複数の開口部を有する。ソルダーレジストの複数の開口部の位置は、複数のランド４６の位置に対応している。言い換えると、ソルダーレジストの開口部を通じて露出した電極層がランド４６である。
複数のランド４６は、回路基板４１の第２面４１ｂ上に設けられている。複数のランド４６は、一対一で、複数の導電部材４５に電気的に接続される部位である。複数のランド４６は、回路基板４１に形成されている配線層の一部を構成する。この配線層は、銅で形成されている。このため、複数のランド４６も、同じく、銅で形成されている。
回路基板４１の第２面４１ｂにおいて、複数のランド４６が形成されていない領域には、ソルダーレジストが設けられている。ソルダーレジストは、回路基板４１に形成された電極層を覆い、電極層を保護する絶縁層である。ソルダーレジストは、複数の開口部を有する。ソルダーレジストの複数の開口部の位置は、複数のランド４６の位置に対応している。言い換えると、ソルダーレジストの開口部を通じて露出した電極層がランド４６である。
【0038】
＜情報表示領域＞
図４に示すように、情報表示領域４７は、回路基板４１の第２面４１ｂ上に設けられている。本実施形態においては、情報表示領域４７は、角領域ＣＲに位置する。言い換えると、情報表示領域４７は、角部Ｃ４の近くに位置している。本実施形態において、情報表示領域４７は、複数の導電部材４５とは異なる位置に設けられている。
情報表示領域４７は、塗布材料で形成された情報表示パターンＰＴ１を有する。
図４に示すように、情報表示領域４７は、回路基板４１の第２面４１ｂ上に設けられている。本実施形態においては、情報表示領域４７は、角領域ＣＲに位置する。言い換えると、情報表示領域４７は、角部Ｃ４の近くに位置している。本実施形態において、情報表示領域４７は、複数の導電部材４５とは異なる位置に設けられている。
情報表示領域４７は、塗布材料で形成された情報表示パターンＰＴ１を有する。
【0039】
＜情報表示領域の変形例１＞
情報表示領域４７の位置は、図４に示す例に限定されない。
例えば、角領域ＣＲは、４つの角部Ｃ１～Ｃ４のうちの１つの角部である角部Ｃ２の近くに位置してもよい。言い換えると、角領域ＣＲは、中央領域ＭＲよりも角部Ｃ２の近くに位置してもよい。この場合、情報表示領域４７は、角部Ｃ２の近くに位置することになる（図４の点線で示された角領域ＣＲ）。
情報表示領域４７の位置は、図４に示す例に限定されない。
例えば、角領域ＣＲは、４つの角部Ｃ１～Ｃ４のうちの１つの角部である角部Ｃ２の近くに位置してもよい。言い換えると、角領域ＣＲは、中央領域ＭＲよりも角部Ｃ２の近くに位置してもよい。この場合、情報表示領域４７は、角部Ｃ２の近くに位置することになる（図４の点線で示された角領域ＣＲ）。
【0040】
＜情報表示領域の変形例２＞
情報表示領域４７の数は、図４に示す例に限定されない。
角部Ｃ２の近くに位置する角領域ＣＲに情報表示領域４７が設けられ、かつ、角部Ｃ４の近くに位置する角領域ＣＲに情報表示領域４７が設けられた構成が採用されてもよい。この場合、情報表示領域４７の数は２となる。２つの情報表示領域４７の各々は、情報表示パターンＰＴ１を有する。また、情報表示パターンＰＴ１よりも情報量が１／２に減少された情報を含む情報表示パターンを２つの情報表示領域４７の各々に設けてもよい。
情報表示領域４７の数は、図４に示す例に限定されない。
角部Ｃ２の近くに位置する角領域ＣＲに情報表示領域４７が設けられ、かつ、角部Ｃ４の近くに位置する角領域ＣＲに情報表示領域４７が設けられた構成が採用されてもよい。この場合、情報表示領域４７の数は２となる。２つの情報表示領域４７の各々は、情報表示パターンＰＴ１を有する。また、情報表示パターンＰＴ１よりも情報量が１／２に減少された情報を含む情報表示パターンを２つの情報表示領域４７の各々に設けてもよい。
【0041】
＜情報表示領域の変形例３＞
情報表示領域の変形例２の構成に加えて、角部Ｃ１、角部Ｃ３の近くに角領域ＣＲを設けてもよい。
具体的に、角領域ＣＲは、中央領域ＭＲよりも４つの角部Ｃ１～Ｃ４の各々の近くに位置する。角領域ＣＲの数は４となる。４つの角領域ＣＲの各々には、情報表示領域４７が設けられる。４つの情報表示領域４７の各々は、情報表示パターンＰＴ１を有する。また、情報表示パターンＰＴ１よりも情報量が１／４に減少された情報を含む情報表示パターンを４つの情報表示領域４７の各々に設けてもよい。
情報表示領域の変形例２の構成に加えて、角部Ｃ１、角部Ｃ３の近くに角領域ＣＲを設けてもよい。
具体的に、角領域ＣＲは、中央領域ＭＲよりも４つの角部Ｃ１～Ｃ４の各々の近くに位置する。角領域ＣＲの数は４となる。４つの角領域ＣＲの各々には、情報表示領域４７が設けられる。４つの情報表示領域４７の各々は、情報表示パターンＰＴ１を有する。また、情報表示パターンＰＴ１よりも情報量が１／４に減少された情報を含む情報表示パターンを４つの情報表示領域４７の各々に設けてもよい。
【0042】
図４に示す例、及び、情報表示領域の変形例１～変形例３において、４つの角部Ｃ１～Ｃ４の各々を第１角部、第２角部、第３角部、及び第４角部と称してもよい。
中央領域ＭＲよりも４つの角部Ｃ１～Ｃ４の近くに位置する４つの角領域ＣＲの各々を第１角領域、第２角領域、第３角領域、及び第４角領域と称してもよい。
第１角領域、第２角領域、第３角領域、及び第４角領域に位置する情報表示領域の各々を第１情報表示領域、第２情報表示領域、第３情報表示領域、及び第４情報表示領域と称してもよい。
第１情報表示領域、第２情報表示領域、第３情報表示領域、及び第４情報表示領域に設けられる情報表示パターンの各々を第１情報表示パターン、第２情報表示パターン、第３情報表示パターン、及び第４情報表示パターンと称してもよい。
中央領域ＭＲよりも４つの角部Ｃ１～Ｃ４の近くに位置する４つの角領域ＣＲの各々を第１角領域、第２角領域、第３角領域、及び第４角領域と称してもよい。
第１角領域、第２角領域、第３角領域、及び第４角領域に位置する情報表示領域の各々を第１情報表示領域、第２情報表示領域、第３情報表示領域、及び第４情報表示領域と称してもよい。
第１情報表示領域、第２情報表示領域、第３情報表示領域、及び第４情報表示領域に設けられる情報表示パターンの各々を第１情報表示パターン、第２情報表示パターン、第３情報表示パターン、及び第４情報表示パターンと称してもよい。
【0043】
＜情報表示パターン＞
図５は、情報表示パターンＰＴ１の一例を示す。
情報表示パターンＰＴ１は、例えば、公知の２次元コードである。情報表示パターンＰＴ１は、Ｙ方向及びＸ方向に情報を持つ表示方式のコードである。
本実施形態においては、公知の印刷法を用いて、塗布材料が第２面４１ｂの角領域ＣＲに塗布されている。これにより、角領域ＣＲに情報表示パターンＰＴ１が形成されている。つまり、第１実施形態に係る情報表示パターンＰＴ１は、塗布材料によって形成されている。
図５は、情報表示パターンＰＴ１の一例を示す。
情報表示パターンＰＴ１は、例えば、公知の２次元コードである。情報表示パターンＰＴ１は、Ｙ方向及びＸ方向に情報を持つ表示方式のコードである。
本実施形態においては、公知の印刷法を用いて、塗布材料が第２面４１ｂの角領域ＣＲに塗布されている。これにより、角領域ＣＲに情報表示パターンＰＴ１が形成されている。つまり、第１実施形態に係る情報表示パターンＰＴ１は、塗布材料によって形成されている。
【0044】
情報表示パターンＰＴ１は、塗布材料が存在する複数の第１部位ＰＥと、塗布材料が存在していない複数の第２部位ＰＮとを含む。
情報表示パターンＰＴ１は、複数の第１部位ＰＥと複数の第２部位ＰＮとの組み合わせで表される複数の情報表示列ＰＡを有する。Ｘ方向と、Ｘ方向に交差するＹ方向とにおいて、複数の情報表示列ＰＡが並んでいる。
情報表示パターンＰＴ１は、１８×１８の２次元情報である。
情報表示パターンＰＴ１は、複数の第１部位ＰＥと複数の第２部位ＰＮとの組み合わせで表される複数の情報表示列ＰＡを有する。Ｘ方向と、Ｘ方向に交差するＹ方向とにおいて、複数の情報表示列ＰＡが並んでいる。
情報表示パターンＰＴ１は、１８×１８の２次元情報である。
【0045】
このように情報表示パターンＰＴ１によって示される情報は、情報表示パターンＰＴ１が付されるＮＡＮＤメモリ２５に関する製造履歴情報等の管理情報である。具体的に、２次元コードは、例えば、１８桁の情報を含む。２次元コードに含まれる１８桁の情報としては、例えば、以下の情報が挙げられる。
・ＮＡＮＤメモリ２５が製造された日時
・ＮＡＮＤメモリ２５の製造工程において使用された製造装置の種類
・ＮＡＮＤメモリ２５の製造工程におけるロット番号
例えば、ＮＡＮＤメモリ２５の出荷後において、ＮＡＮＤメモリ２５の不良が生じる場合が考えられる。この場合、不良が生じたＮＡＮＤメモリ２５を回収し、ＮＡＮＤメモリ２５に付されている２次元コードを参照する。これにより、不良が生じたＮＡＮＤメモリ２５の管理情報を得ることが可能である。得られた情報に基づき、不良発生の原因等の不良解析を行うことが可能である。
・ＮＡＮＤメモリ２５が製造された日時
・ＮＡＮＤメモリ２５の製造工程において使用された製造装置の種類
・ＮＡＮＤメモリ２５の製造工程におけるロット番号
例えば、ＮＡＮＤメモリ２５の出荷後において、ＮＡＮＤメモリ２５の不良が生じる場合が考えられる。この場合、不良が生じたＮＡＮＤメモリ２５を回収し、ＮＡＮＤメモリ２５に付されている２次元コードを参照する。これにより、不良が生じたＮＡＮＤメモリ２５の管理情報を得ることが可能である。得られた情報に基づき、不良発生の原因等の不良解析を行うことが可能である。
【0046】
＜ＮＡＮＤメモリの製造方法＞
次に、ＮＡＮＤメモリ２５の製造方法について説明する。
次に、ＮＡＮＤメモリ２５の製造方法について説明する。
【0047】
ＮＡＮＤメモリ２５の製造方法は、以下のステップ１～９を有する。
（ステップ１）半導体ウエハの前処理工程
（ステップ２）半導体ウエハのダイシング
（ステップ３）大判回路基板への半導体メモリチップの実装
（ステップ４）大判回路基板と半導体メモリチップとのワイヤボンディング
（ステップ５）大判回路基板への樹脂材料の塗布
（ステップ６）大判回路基板における情報表示パターンの形成
（ステップ７）大判回路基板における半田ボールの配置
（ステップ８）大判回路基板に対するリフロー処理
（ステップ９）大判回路基板のダイシング
（ステップ１）半導体ウエハの前処理工程
（ステップ２）半導体ウエハのダイシング
（ステップ３）大判回路基板への半導体メモリチップの実装
（ステップ４）大判回路基板と半導体メモリチップとのワイヤボンディング
（ステップ５）大判回路基板への樹脂材料の塗布
（ステップ６）大判回路基板における情報表示パターンの形成
（ステップ７）大判回路基板における半田ボールの配置
（ステップ８）大判回路基板に対するリフロー処理
（ステップ９）大判回路基板のダイシング
【0048】
次に、上記ステップ１～９を順に説明する。
なお、ステップ１～９の各々において、変形例を説明する場合がある。
なお、ステップ１～９の各々において、変形例を説明する場合がある。
【0049】
（ステップ１：半導体ウエハの前処理工程）
半導体ウエハにおける前処理工程は、例えば、熱酸化工程、フォトレジスト塗布工程、露光工程（パターニング工程）、エッチング工程、酸化拡散工程、成膜工程、イオン注入工程、平坦化工程、検査工程等である。
半導体ウエハにおける前処理工程は、例えば、熱酸化工程、フォトレジスト塗布工程、露光工程（パターニング工程）、エッチング工程、酸化拡散工程、成膜工程、イオン注入工程、平坦化工程、検査工程等である。
【0050】
（ステップ２：半導体ウエハのダイシング）
前処理工程が終了した半導体ウエハをダイシングする。これにより、半導体ウエハから複数の半導体メモリチップ４２が得られる。
前処理工程が終了した半導体ウエハをダイシングする。これにより、半導体ウエハから複数の半導体メモリチップ４２が得られる。
【0051】
（ステップ３：大判回路基板への半導体メモリチップの実装）
図６Ａは、大判回路基板５０を示す平面図である。
図７は、大判回路基板５０の一部を示す断面図である。図７は、大判回路基板５０に複数の半導体メモリチップ４２する工程を説明する図である。
図６Ａは、大判回路基板５０を示す平面図である。
図７は、大判回路基板５０の一部を示す断面図である。図７は、大判回路基板５０に複数の半導体メモリチップ４２する工程を説明する図である。
【0052】
大判回路基板５０においては、複数のデバイス領域１２５が割り当てられている。
図６Ａに示す例において、大判回路基板５０は、３つの領域群５０Ａ、５０Ｂ、５０Ｃを有する。３つの領域群５０Ａ、５０Ｂ、５０Ｃの各々は、複数のデバイス領域１２５を有する。各領域群においては、Ｘ方向に４つのデバイス領域１２５が並び、Ｙ方向に５つのデバイス領域１２５が並んでいる。すなわち、４×５のデバイス領域１２５が各領域群に割り当てられている。この場合、複数のデバイス領域１２５の各々の大きさは、例えば、Ｙ方向に１２ｍｍ、Ｘ方向に１８ｍｍである。
図６Ａに示す例において、大判回路基板５０は、３つの領域群５０Ａ、５０Ｂ、５０Ｃを有する。３つの領域群５０Ａ、５０Ｂ、５０Ｃの各々は、複数のデバイス領域１２５を有する。各領域群においては、Ｘ方向に４つのデバイス領域１２５が並び、Ｙ方向に５つのデバイス領域１２５が並んでいる。すなわち、４×５のデバイス領域１２５が各領域群に割り当てられている。この場合、複数のデバイス領域１２５の各々の大きさは、例えば、Ｙ方向に１２ｍｍ、Ｘ方向に１８ｍｍである。
【0053】
複数のデバイス領域１２５の各々は、互いに独立した配線回路を有する。
デバイス領域１２５は、後述するように、大判回路基板５０のダイシングによって得られるＮＡＮＤメモリ２５に相当する。
図７において、互いに隣り合う２つのデバイス領域１２５の間の部分は実線が示されている。この部分は、大判回路基板５０のダイシングの際、カッターで切断される部分である。
デバイス領域１２５は、後述するように、大判回路基板５０のダイシングによって得られるＮＡＮＤメモリ２５に相当する。
図７において、互いに隣り合う２つのデバイス領域１２５の間の部分は実線が示されている。この部分は、大判回路基板５０のダイシングの際、カッターで切断される部分である。
【0054】
図７に示すように、大判回路基板５０は、第１主面５１と第２主面５２とを有する。
大判回路基板５０の第１主面５１において、複数のデバイス領域１２５の各々に半導体メモリチップ４２を実装する。
図３に示すように、ＮＡＮＤメモリ２５が複数の半導体メモリチップ４２を有する場合には、複数の半導体メモリチップ４２が積層された積層体を予め準備し、積層体を複数のデバイス領域１２５の各々に実装する。
第２主面５２には、後述するランド１４６が形成されている。
大判回路基板５０の第２主面５２において、複数のランド１４６が形成されていない領域には、ソルダーレジストが設けられている。ソルダーレジストは、複数の開口部を有する。言い換えると、ソルダーレジストの複数の開口部は、複数のランド１４６に対応している。
大判回路基板５０の第１主面５１において、複数のデバイス領域１２５の各々に半導体メモリチップ４２を実装する。
図３に示すように、ＮＡＮＤメモリ２５が複数の半導体メモリチップ４２を有する場合には、複数の半導体メモリチップ４２が積層された積層体を予め準備し、積層体を複数のデバイス領域１２５の各々に実装する。
第２主面５２には、後述するランド１４６が形成されている。
大判回路基板５０の第２主面５２において、複数のランド１４６が形成されていない領域には、ソルダーレジストが設けられている。ソルダーレジストは、複数の開口部を有する。言い換えると、ソルダーレジストの複数の開口部は、複数のランド１４６に対応している。
【0055】
（ステップ３の変形例）
大判回路基板５０の構成は、図６Ａに示す例に限定されない。
例えば、大判回路基板５０は、図６Ｂに示す２つの領域群５０Ａ、５０Ｂを有してもよい。２つの領域群５０Ａ、５０Ｂの各々は、複数のデバイス領域１２５を有する。各領域群においては、Ｘ方向に６つのデバイス領域１２５が並び、Ｙ方向に５つのデバイス領域１２５が並んでいる。すなわち、６×５のデバイス領域１２５が各領域群に割り当てられている。デバイス領域１２５は、後述するように、大判回路基板５０のダイシングによって得られるＮＡＮＤメモリ２５に相当する。
大判回路基板５０の構成は、図６Ａに示す例に限定されない。
例えば、大判回路基板５０は、図６Ｂに示す２つの領域群５０Ａ、５０Ｂを有してもよい。２つの領域群５０Ａ、５０Ｂの各々は、複数のデバイス領域１２５を有する。各領域群においては、Ｘ方向に６つのデバイス領域１２５が並び、Ｙ方向に５つのデバイス領域１２５が並んでいる。すなわち、６×５のデバイス領域１２５が各領域群に割り当てられている。デバイス領域１２５は、後述するように、大判回路基板５０のダイシングによって得られるＮＡＮＤメモリ２５に相当する。
【0056】
（ステップ４：大判回路基板と半導体メモリチップとのワイヤボンディング）
図８は、大判回路基板５０の一部を示す断面図である。図８は、大判回路基板５０と複数の半導体メモリチップ４２とに対してワイヤボンディングする工程を説明する図である。
ワイヤボンディングは、大判回路基板５０の第１主面５１において行われる。
複数のデバイス領域１２５の各々においては、ワイヤボンディングにより、複数のデバイス領域１２５の各々と半導体メモリチップ４２とがボンディングワイヤ４４で接続される。
図８は、大判回路基板５０の一部を示す断面図である。図８は、大判回路基板５０と複数の半導体メモリチップ４２とに対してワイヤボンディングする工程を説明する図である。
ワイヤボンディングは、大判回路基板５０の第１主面５１において行われる。
複数のデバイス領域１２５の各々においては、ワイヤボンディングにより、複数のデバイス領域１２５の各々と半導体メモリチップ４２とがボンディングワイヤ４４で接続される。
【0057】
（ステップ５：大判回路基板への樹脂材料の塗布）
図９は、大判回路基板５０の一部を示す断面図である。図９は、大判回路基板５０の第１主面５１に樹脂材料を塗布する工程を説明する図である。
複数のデバイス領域１２５、半導体メモリチップ４２、及びボンディングワイヤ４４の全てが覆われるように、大判回路基板５０の第１主面５１の全面を樹脂材料１４３で覆う。樹脂材料１４３は、乾燥工程、熱硬化工程、紫外線硬化工程等の公知の方法により、硬化される。
図９は、大判回路基板５０の一部を示す断面図である。図９は、大判回路基板５０の第１主面５１に樹脂材料を塗布する工程を説明する図である。
複数のデバイス領域１２５、半導体メモリチップ４２、及びボンディングワイヤ４４の全てが覆われるように、大判回路基板５０の第１主面５１の全面を樹脂材料１４３で覆う。樹脂材料１４３は、乾燥工程、熱硬化工程、紫外線硬化工程等の公知の方法により、硬化される。
【0058】
第１主面５１から樹脂材料１４３の上面までの距離、すなわち、第１主面５１上におけるＺ方向の樹脂材料１４３の高さは、ＮＡＮＤメモリ２５の封止樹脂部４３の厚さに相当する。
【0059】
（ステップ６：大判回路基板における情報表示パターンの形成）
図１０は、大判回路基板５０の一部を示す断面図である。図１０は、大判回路基板５０の第２主面５２に塗布材料を塗布する工程を説明する図である。図１０に示す大判回路基板５０は、図９に示す大判回路基板５０の姿勢がＺ方向において反転された姿勢を有する。
図１０は、大判回路基板５０の一部を示す断面図である。図１０は、大判回路基板５０の第２主面５２に塗布材料を塗布する工程を説明する図である。図１０に示す大判回路基板５０は、図９に示す大判回路基板５０の姿勢がＺ方向において反転された姿勢を有する。
【0060】
大判回路基板５０の第２主面５２において、印刷法を用いて、情報表示パターンＰＴ１を複数のデバイス領域１２５の各々の情報表示領域１４７に形成する。
情報表示パターンＰＴ１の形成に用いられる材料は、公知の印刷法により情報表示パターンＰＴ１を形成するための塗布材料である。塗布材料は、例えば、顔料、染料、溶媒等を含有するインクである。
情報表示パターンＰＴ１の形成に用いられる材料は、公知の印刷法により情報表示パターンＰＴ１を形成するための塗布材料である。塗布材料は、例えば、顔料、染料、溶媒等を含有するインクである。
【0061】
本実施形態では、印刷法の一つであるインクジェット法を用いて、情報表示領域１４７に情報表示パターンＰＴ１を形成する。具体的に、図１０に示すように、吐出ヘッド１５０とヘッド移動機構１５１とを有する液滴吐出装置１５２を用いる。液滴吐出装置１５２は、ヘッド移動機構１５１をＸ方向及びＹ方向に移動させながら、吐出ヘッド１５０からインクを情報表示領域１４７に吐出する。これにより、情報表示領域１４７に情報表示パターンＰＴ１が形成される。情報表示パターンＰＴ１が形成された後、必要に応じて、乾燥工程を行ってもよい。
なお、情報表示領域１４７は、大判回路基板５０のダイシングによって得られるＮＡＮＤメモリ２５の情報表示領域４７に相当する。
なお、情報表示領域１４７は、大判回路基板５０のダイシングによって得られるＮＡＮＤメモリ２５の情報表示領域４７に相当する。
【0062】
（ステップ６の変形例１）
複数のデバイス領域１２５の各々、つまり、複数のＮＡＮＤメモリ２５の各々の管理情報のための２次元コードを形成することが可能であれば、インクジェット法以外の印刷法が用いられてもよい。
例えば、原版を用いた印刷法が採用されてもよい。言い換えると、管理情報のための２次元コードに対応するように、印刷パターンを自由に設定できる原版を用いた印刷法が採用されてもよい。このような印刷法としては、インクジェット法に限定されず、フレキソ印刷法、スクリーン印刷法、グラビア印刷法、オフセット印刷法等の印刷法を用いてもよい。スクリーン印刷としては、シルク印刷が採用されてもよい。
複数のデバイス領域１２５の各々、つまり、複数のＮＡＮＤメモリ２５の各々の管理情報のための２次元コードを形成することが可能であれば、インクジェット法以外の印刷法が用いられてもよい。
例えば、原版を用いた印刷法が採用されてもよい。言い換えると、管理情報のための２次元コードに対応するように、印刷パターンを自由に設定できる原版を用いた印刷法が採用されてもよい。このような印刷法としては、インクジェット法に限定されず、フレキソ印刷法、スクリーン印刷法、グラビア印刷法、オフセット印刷法等の印刷法を用いてもよい。スクリーン印刷としては、シルク印刷が採用されてもよい。
【0063】
（ステップ６の変形例２）
同一の原版を用いた印刷法により、複数のデバイス領域１２５に対して同じパターンの２次元コードを形成してもよい。この場合、まず、複数のデバイス領域１２５に同じパターンの２次元コードを形成する。その後、複数のデバイス領域１２５の各々の２次元コードを異ならせるように、複数のデバイス領域１２５の各々の２次元コードの一部をトリミングする。このトリミングによって、複数のデバイス領域１２５に形成される２次元コードを、互いに異ならせることができる。したがって、管理情報のための２次元コードを、複数のデバイス領域１２５の各々、つまり、複数のＮＡＮＤメモリ２５の各々に形成することができる。
同一の原版を用いた印刷法により、複数のデバイス領域１２５に対して同じパターンの２次元コードを形成してもよい。この場合、まず、複数のデバイス領域１２５に同じパターンの２次元コードを形成する。その後、複数のデバイス領域１２５の各々の２次元コードを異ならせるように、複数のデバイス領域１２５の各々の２次元コードの一部をトリミングする。このトリミングによって、複数のデバイス領域１２５に形成される２次元コードを、互いに異ならせることができる。したがって、管理情報のための２次元コードを、複数のデバイス領域１２５の各々、つまり、複数のＮＡＮＤメモリ２５の各々に形成することができる。
【0064】
（ステップ７：大判回路基板における半田ボールの配置）
図１１は、大判回路基板５０の一部を示す断面図である。図１１は、大判回路基板５０の第２主面５２に半田ボール１４５を配置する工程を説明する図である。図１１に示す大判回路基板５０は、図１０に示す大判回路基板５０と同じ姿勢を有する。
大判回路基板５０の第２主面５２において、複数のデバイス領域１２５の各々には、複数のランド１４６が形成されている。ランド１４６は、第２主面５２から露出している。ランド１４６は、大判回路基板５０のダイシングによって得られるＮＡＮＤメモリ２５のランド４６に相当する。
図１１は、大判回路基板５０の一部を示す断面図である。図１１は、大判回路基板５０の第２主面５２に半田ボール１４５を配置する工程を説明する図である。図１１に示す大判回路基板５０は、図１０に示す大判回路基板５０と同じ姿勢を有する。
大判回路基板５０の第２主面５２において、複数のデバイス領域１２５の各々には、複数のランド１４６が形成されている。ランド１４６は、第２主面５２から露出している。ランド１４６は、大判回路基板５０のダイシングによって得られるＮＡＮＤメモリ２５のランド４６に相当する。
【0065】
ステップ７においては、具体的に、コレット１６０及び半田ベース１６１を用いて、複数の半田ボール１４５を複数のランド１４６に配置する。
【0066】
図１２Ａ及び図１２Ｂは、半田ボール１４５をランド１４６に配置する際に用いられる装置を示す模式断面図である。
図１２Ａは、コレット１６０と、半田ベース１６１とを示している。
コレット１６０は、真空駆動部１６０Ｍと、下面１６０Ｌと、複数の吸着部１６０Ｓとを有する。複数の吸着部１６０Ｓは、下面１６０Ｌに開口している。複数の吸着部１６０Ｓは、コレット１６０の内部に設けられた配管を通じて真空駆動部１６０Ｍに連通している。コレット１６０は、真空吸着によって複数の半田ボール１４５を吸い上げるゴム状の部材である。
図１２Ａは、コレット１６０と、半田ベース１６１とを示している。
コレット１６０は、真空駆動部１６０Ｍと、下面１６０Ｌと、複数の吸着部１６０Ｓとを有する。複数の吸着部１６０Ｓは、下面１６０Ｌに開口している。複数の吸着部１６０Ｓは、コレット１６０の内部に設けられた配管を通じて真空駆動部１６０Ｍに連通している。コレット１６０は、真空吸着によって複数の半田ボール１４５を吸い上げるゴム状の部材である。
【0067】
半田ベース１６１は、半田ボール１４５が載置されている溝部１６２を有する。半田ベース１６１の溝部１６２には、予め、半田ボール１４５が載置されている。
【0068】
コレット１６０を方向ＤＷに下降させ、コレット１６０の下面１６０Ｌを半田ボール１４５に接触させる。このとき、コレット１６０の真空駆動部１６０Ｍが駆動する。コレット１６０の下面１６０Ｌにおいて、複数の半田ボール１４５は、一対一で、複数の吸着部１６０Ｓに吸着される。その後、コレット１６０が複数の半田ボール１４５を保持した状態で、コレット１６０を方向ＵＰに上昇させ、コレット１６０を半田ベース１６１から離間させる。
【0069】
次に、複数の半田ボール１４５を保持するコレット１６０を移動させ、コレット１６０を大判回路基板５０の第２主面５２に対向させる。コレット１６０を方向ＤＷに下降させ、コレット１６０によって保持された複数の半田ボール１４５を一対一で複数のランド１４６に接触させる。このとき、コレット１６０の真空駆動部１６０Ｍの駆動を停止する。これにより、コレット１６０と複数の半田ボール１４５との吸着状態（保持状態）が解除される。これにより、大判回路基板５０の第２主面５２において、複数の半田ボール１４５を複数のデバイス領域１２５の各々における複数のランド１４６に配置する。
【0070】
本実施形態においては、半田ボール１４５をデバイス領域１２５に配置するステップ７の前に、デバイス領域１２５に情報表示パターンＰＴ１を形成するステップ６を行っている。これにより、半田ボール１４５にインクが付着することを防止することができる。したがって、インクが半田ボール１４５に付着することに起因して、半田ボール１４５とランド１４６との電気的な接触不良が生じることを防止できる。
【0071】
（ステップ８：大判回路基板に対するリフロー処理）
公知のリフロー炉を用いて、大判回路基板５０に対してリフロー処理（加熱処理）を施す。リフローの温度は、例えば、２４０℃程度である。これにより、複数のデバイス領域１２５の各々におけるランド１４６に配置された半田ボール１４５の一部が溶融する。これにより、半田ボール１４５は、導電部材４５となり、ランド１４６に接合される。る。言い換えると、導電部材４５は、リフロー処理によって半田ボール１４５が変形した形状を有する。
公知のリフロー炉を用いて、大判回路基板５０に対してリフロー処理（加熱処理）を施す。リフローの温度は、例えば、２４０℃程度である。これにより、複数のデバイス領域１２５の各々におけるランド１４６に配置された半田ボール１４５の一部が溶融する。これにより、半田ボール１４５は、導電部材４５となり、ランド１４６に接合される。る。言い換えると、導電部材４５は、リフロー処理によって半田ボール１４５が変形した形状を有する。
【0072】
（ステップ９：大判回路基板のダイシング）
公知のダイシング装置を用いて、大判回路基板５０をダイシングし、複数のＮＡＮＤメモリ２５を得る。複数のＮＡＮＤメモリ２５の各々は、図３及び図４に示す構造を有する。その後、複数のＮＡＮＤメモリ２５は、テスト、スキャニング、外観検査、ベーク等の処理を経て、上述した基板２１の絶縁基材３１に実装される。
公知のダイシング装置を用いて、大判回路基板５０をダイシングし、複数のＮＡＮＤメモリ２５を得る。複数のＮＡＮＤメモリ２５の各々は、図３及び図４に示す構造を有する。その後、複数のＮＡＮＤメモリ２５は、テスト、スキャニング、外観検査、ベーク等の処理を経て、上述した基板２１の絶縁基材３１に実装される。
【0073】
本実施形態によれば、ＮＡＮＤメモリ２５を構成する回路基板４１の第２面４１ｂに情報表示領域４７を形成することができる。また、塗布材料で形成された情報表示パターンＰＴ１を情報表示領域４７に形成することができる。
ここで、比較例と本実施形態とを比較し、本実施形態の効果を説明する。
ここで、比較例と本実施形態とを比較し、本実施形態の効果を説明する。
【0074】
比較例の半導体パッケージは、封止樹脂部で半導体チップが覆われた構成を有する。比較例の半導体パッケージには、管理情報であるマーク（情報）が付されている。封止樹脂部の表面に対してレーザ光を照射することにより、比較例の半導体パッケージにマークが付されている。比較例の半導体パッケージにおいては、レーザ光を封止樹脂部の表面に照射した際に、封止樹脂部で覆われた半導体チップにダメージを与える場合がある。
【0075】
比較例の半導体パッケージにおいては、半導体チップに対するダメージを避けるため、レーザ光照射位置が半導体チップに重ならないように、封止樹脂部の表面における特定の領域のみにレーザ光を照射することが考えられる。
しかしながら、半導体チップの面積が大きい場合、レーザ光照射位置と半導体チップとが重ならない領域の面積が小さくなる。このため、封止樹脂部の表面において、マークを付す領域を十分に確保することができないことが考えられる。
しかしながら、半導体チップの面積が大きい場合、レーザ光照射位置と半導体チップとが重ならない領域の面積が小さくなる。このため、封止樹脂部の表面において、マークを付す領域を十分に確保することができないことが考えられる。
【0076】
また、別の比較例の半導体パッケージとして、半導体チップがレーザ光の影響を受けないようにするために、封止樹脂部の厚さを増加させ、半導体チップを保護する構造も考えられる。
しかしながら、この場合、封止樹脂部の厚さの増加に伴って、半導体パッケージを薄くすることができないことが考えられる。
しかしながら、この場合、封止樹脂部の厚さの増加に伴って、半導体パッケージを薄くすることができないことが考えられる。
【0077】
これに対し、本実施形態によれば、封止樹脂部４３の表面にレーザ光を照射する必要がない。このため、半導体メモリチップ４２にダメージを与えることない。これにより、封止樹脂部４３の厚さを低減することができ、ＮＡＮＤメモリ２５の厚さを低減することができる。
情報表示パターンＰＴ１の位置が封止樹脂部４３の表面に限定されないため、ＮＡＮＤメモリ２５の設計の自由度の向上を図ることができる。
情報表示パターンＰＴ１の位置が封止樹脂部４３の表面に限定されないため、ＮＡＮＤメモリ２５の設計の自由度の向上を図ることができる。
【0078】
＜第２実施形態＞
図１３を参照し、第２実施形態について説明する。
第２実施形態において、第１実施形態と同一部材には同一符号を付して、その説明は省略または簡略化する。図１３は、第２実施形態に係る情報表示パターンＰＴ２の一例を示す。
図１３を参照し、第２実施形態について説明する。
第２実施形態において、第１実施形態と同一部材には同一符号を付して、その説明は省略または簡略化する。図１３は、第２実施形態に係る情報表示パターンＰＴ２の一例を示す。
【0079】
第２実施形態においては、図４に示す情報表示領域４７に設けられた情報表示パターンＰＴ１に代えて、情報表示パターンＰＴ２が設けられている。すなわち、第２実施形態の情報表示領域４７は、導電部材４５を構成する導電材料と同じ導電材料で形成された情報表示パターンＰＴ２を有する。
第２実施形態は、第１実施形態とは異なり、情報表示領域４７に複数のランド４６が設けられている。複数のランド４６の各々に導電材料が配置されているか否かによって、情報表示パターンＰＴ２が形成されている。
第２実施形態は、第１実施形態とは異なり、情報表示領域４７に複数のランド４６が設けられている。複数のランド４６の各々に導電材料が配置されているか否かによって、情報表示パターンＰＴ２が形成されている。
【0080】
＜情報表示パターン＞
情報表示パターンＰＴ２は、例えば、公知の２次元コードである。情報表示パターンＰＴ２は、Ｙ方向及びＸ方向に情報を持つ表示方式のコードである。
情報表示パターンＰＴ２は、導電材料を用いて形成されている。導電材料は、半田である。具体的に、本実施形態においては、第１実施形態で説明した半田ボールを配置する工程と、リフロー処理とによって、導電材料が第２面４１ｂの角領域ＣＲに配置されている。これにより、角領域ＣＲに情報表示パターンＰＴ２が形成されている。
つまり、第２実施形態に係る情報表示パターンＰＴ２は、導電材料によって形成されている。情報表示パターンＰＴ１と同様に、情報表示パターンＰＴ２は、製造された複数のＮＡＮＤメモリ２５の各々に関する管理情報を有する。
情報表示パターンＰＴ２は、例えば、公知の２次元コードである。情報表示パターンＰＴ２は、Ｙ方向及びＸ方向に情報を持つ表示方式のコードである。
情報表示パターンＰＴ２は、導電材料を用いて形成されている。導電材料は、半田である。具体的に、本実施形態においては、第１実施形態で説明した半田ボールを配置する工程と、リフロー処理とによって、導電材料が第２面４１ｂの角領域ＣＲに配置されている。これにより、角領域ＣＲに情報表示パターンＰＴ２が形成されている。
つまり、第２実施形態に係る情報表示パターンＰＴ２は、導電材料によって形成されている。情報表示パターンＰＴ１と同様に、情報表示パターンＰＴ２は、製造された複数のＮＡＮＤメモリ２５の各々に関する管理情報を有する。
【0081】
図１３においては、白円形部と黒円形部とが示されている。白円形部は、導電材料がランド４６に搭載されていることを示す。黒円形部は、導電材料がランド４６に搭載していないことを示す。つまり、黒円形部では、ランド４６が露出している。互いに隣り合う２つのランド４６のピッチは、適宜、調整可能である。ピッチを、例えば、６０μｍに設定することが可能である。導電材料の直径、ランド４６の直径を、例えば、３０μｍに設定することが可能である。
【0082】
ランド４６の材料は、銅である。このため、ランド４６は、赤色の金属光沢を有する。
半田ボールの材料は、鉛を含む。このため、半田ボールの色は、グレーである。ランド４６と半田ボールとでは、色の違いがある。このため、２次元コードとして利用することが可能である。
２次元コードを構成するランド４６及び導電材料は、電気的にフローティング状態にある。ランド４６は、回路基板４１の内部における配線パターンに接続されていない。
半田ボールの材料は、鉛を含む。このため、半田ボールの色は、グレーである。ランド４６と半田ボールとでは、色の違いがある。このため、２次元コードとして利用することが可能である。
２次元コードを構成するランド４６及び導電材料は、電気的にフローティング状態にある。ランド４６は、回路基板４１の内部における配線パターンに接続されていない。
【0083】
情報表示パターンＰＴ２は、導電材料が存在する複数の第１部位ＰＥと、導電材料が存在していない複数の第２部位ＰＮとを含む。情報表示パターンＰＴ２は、複数の第１部位ＰＥと複数の第２部位ＰＮとの組み合わせで表される複数の情報表示列ＰＡを有する。Ｘ方向と、Ｘ方向に交差するＹ方向とにおいて、複数の情報表示列ＰＡが並んでいる。
つまり、本実施形態においては、複数の導電材料の各々の有無で２次元コードが形成されている。
つまり、本実施形態においては、複数の導電材料の各々の有無で２次元コードが形成されている。
【0084】
情報表示パターンＰＴ２が配置される位置は、図４に示す情報表示領域４７に限定されない。第１実施形態で説明した情報表示領域の変形例１～３に係る情報表示パターンＰＴ１に代えて、情報表示パターンＰＴ２が適用されてもよい。
【0085】
＜ＮＡＮＤメモリの製造方法＞
次に、情報表示パターンＰＴ２を有するＮＡＮＤメモリ２５の製造方法について説明する。
本実施形態のＮＡＮＤメモリ２５の製造方法は、ステップ６を行わない点、ステップ７に代えてステップ７Ａを行う点で、第１実施形態の製造方法とは異なる。
以下の説明では、上述した第１実施形態におけるステップ１～９のうち共通するステップの説明を省略する。
次に、情報表示パターンＰＴ２を有するＮＡＮＤメモリ２５の製造方法について説明する。
本実施形態のＮＡＮＤメモリ２５の製造方法は、ステップ６を行わない点、ステップ７に代えてステップ７Ａを行う点で、第１実施形態の製造方法とは異なる。
以下の説明では、上述した第１実施形態におけるステップ１～９のうち共通するステップの説明を省略する。
【0086】
まず、上述したステップ１～５を順に行う。これにより、図９に示す大判回路基板５０が得られる。次に、以下のステップ７Ａを行う。
【0087】
（ステップ７Ａ：大判回路基板における半田ボールの配置）
ステップ７Ａでは、図１２Ａ及び図１２Ｂに示すコレット１６０及び半田ベース１６１を用いる。これにより、図１１に示すように半田ボール１４５をランド１４６に配置し、かつ、半田ボール１４５を複数のデバイス領域１２５の各々の情報表示領域１４７に配置する。次に、情報表示パターンＰＴ２に対応するように、半田ボール１４５を部分的に除去する。その後、上述したステップ８、９を行う。
ステップ７Ａでは、図１２Ａ及び図１２Ｂに示すコレット１６０及び半田ベース１６１を用いる。これにより、図１１に示すように半田ボール１４５をランド１４６に配置し、かつ、半田ボール１４５を複数のデバイス領域１２５の各々の情報表示領域１４７に配置する。次に、情報表示パターンＰＴ２に対応するように、半田ボール１４５を部分的に除去する。その後、上述したステップ８、９を行う。
【0088】
＜ステップ７Ａの変形例１＞
情報表示領域１４７に半田ボール１４５を配置する方法は、上述した方法に限定されない。ステップ７Ａの変形例１として、インクジェット法により、半田ボール１４５が配置される配置パターンを形成してもよい。
この場合、まず、情報表示領域１４７がソルダーレジストで覆われている大判回路基板５０を用意する。さらに、ソルダーレジストを除去するエッチング溶液を吐出ヘッドから吐出可能なインクジェット装置を用意する。
情報表示領域１４７に半田ボール１４５を配置する方法は、上述した方法に限定されない。ステップ７Ａの変形例１として、インクジェット法により、半田ボール１４５が配置される配置パターンを形成してもよい。
この場合、まず、情報表示領域１４７がソルダーレジストで覆われている大判回路基板５０を用意する。さらに、ソルダーレジストを除去するエッチング溶液を吐出ヘッドから吐出可能なインクジェット装置を用意する。
【0089】
インクジェット装置の吐出ヘッドは、半田ボール１４５が配置されるパターン、つまり、情報表示パターンＰＴ２に応じて、エッチング溶液を情報表示領域１４７に吐出する。この際、エッチング溶液は、情報表示パターンＰＴ２に応じて、情報表示領域１４７を部分的に除去する。このとき、必要に応じて、洗浄工程を行ってもよい。これにより、情報表示パターンＰＴ２に応じたランド１４６が情報表示領域１４７に露出する。
【0090】
次に、上述したステップ７Ａと同様に、コレット１６０を用いて、半田ボール１４５をランド１４６に配置する。このような方法においても、半田ボール１４５をランド１４６に配置し、かつ、半田ボール１４５を複数のデバイス領域１２５の各々の情報表示領域１４７に配置することが可能である。
【0091】
＜ステップ７Ａの変形例２＞
情報表示領域１４７に半田ボール１４５を配置する方法は、上述した方法に限定されない。ステップ７Ａの変形例２として、半田ボール１４５が配置されないランド１４６にマスク層を配置してもよい。マスク層は、特定のランドに半田ボールが搭載されることを防ぐための層である。マスク層は、バリア層と称してもよい。
情報表示領域１４７に半田ボール１４５を配置する方法は、上述した方法に限定されない。ステップ７Ａの変形例２として、半田ボール１４５が配置されないランド１４６にマスク層を配置してもよい。マスク層は、特定のランドに半田ボールが搭載されることを防ぐための層である。マスク層は、バリア層と称してもよい。
【0092】
このようなマスク層の形成方法においては、例えば、マスク層を形成するためのマスク材料を吐出可能なインクジェット装置が用いられる。半田ボール１４５が配置されないパターンに応じて、インクジェット装置は、マスク材料をランド１４６に塗布し、マスク層を形成する。言い換えると、インクジェット装置は、情報表示パターンＰＴ２を形成する白円形部及び黒円形部が互いに反転した逆パターンに応じて、マスク材料をランド１４６に塗布し、マスク層を形成する。これにより、半田ボール１４５が配置されないランド１４６にマスク層が配置される。
【0093】
マスク層が形成された後、上述したステップ７Ａと同様の処理が行われる。つまり、コレット１６０を用いて、半田ボール１４５をランド１４６に配置する。このような方法においても、半田ボール１４５をランド１４６に配置し、かつ、半田ボール１４５を複数のデバイス領域１２５の各々の情報表示領域１４７に配置することが可能である。
【0094】
本実施形態によれば、ＮＡＮＤメモリ２５を構成する回路基板４１の第２面４１ｂに情報表示領域４７を形成することができる。また、導電材料で形成された情報表示パターンＰＴ２を情報表示領域４７に形成することができる。封止樹脂部４３の表面にレーザ光を照射する必要がないので、半導体チップにダメージを与えることない。これにより、封止樹脂部４３の厚さを低減することができ、ＮＡＮＤメモリ２５の厚さを低減することができる。
【0095】
さらに、情報表示パターンＰＴ２を構成する導電材料は、半田材料であり、すなわち、鉛である。このため、Ｘ線をＮＡＮＤメモリ２５に照射した場合、Ｘ線は、半田ボールが配置されている部分を透過せず、Ｘ線は、導電材料が配置されていない部分を透過する。したがって、Ｘ線を利用して、導電材料の有無、すなわち、導電材料の配置パターンを得ることができる。つまり、実装が完了した後であっても、Ｘ線を用いることにより情報表示パターンＰＴ２を読み取ることができる。
【0096】
一般的に、半導体パッケージにおいては、半導体パッケージの実装対象である基板に接合される複数の導電部を有する。半導体パッケージの平面視において、複数の導電部のうち四隅に配置される導電部は、ダミーバンプとして用いられている。
本実施形態によれば、ダミーバンプの少なくとも一部を、情報表示パターンＰＴ２に利用することができる。
本実施形態によれば、ダミーバンプの少なくとも一部を、情報表示パターンＰＴ２に利用することができる。
【0097】
ＮＡＮＤメモリ２５の複数の導電部材４５は、ＮＡＮＤメモリ２５の信号の入出力で使用される部材である。情報表示パターンＰＴ２は、複数のＮＡＮＤメモリ２５の各々の管理情報のための２次元コードである。したがって、信号の入出力端子と、２次元コードとを同じ工程で形成することができる。
【0098】
本実施形態によれば、上述した第１実施形態と同様又は類似する効果が得られる。特に、情報表示パターンＰＴ２の位置が封止樹脂部４３の表面に限定されないため、ＮＡＮＤメモリ２５の設計の自由度の向上を図ることができる。
【0099】
＜第２実施形態の変形例＞
図１４～図１７を参照し、第２実施形態の変形例について説明する。
第２実施形態の変形例において、第１実施形態及び第１実施形態と同一部材には同一符号を付して、その説明は省略または簡略化する。
図１４～図１７を参照し、第２実施形態の変形例について説明する。
第２実施形態の変形例において、第１実施形態及び第１実施形態と同一部材には同一符号を付して、その説明は省略または簡略化する。
【0100】
＜変形例１＞
図１４は、第２実施形態の変形例１を示す図である。図１４は、ＮＡＮＤメモリ２５の構成を示す下面図である。図１４は、＋Ｚ方向に見た回路基板４１の平面図と称することもできる。
回路基板４１の第２面４１ｂは、Ｘ方向及びＹ方向における中央に位置する中央領域ＭＲを有する。情報表示領域４７は、中央領域ＭＲに位置する。情報表示領域４７には、情報表示パターンＰＴ２が設けられている。
Ｘ方向及びＹ方向において、情報表示パターンＰＴ２を構成する複数の第１部位ＰＥ及び複数の第２部位ＰＮのピッチは、複数の導電部材４５のピッチの１／２である。
変形例１によれば、上述した第２実施形態と同様又は類似する効果が得られる。
図１４は、第２実施形態の変形例１を示す図である。図１４は、ＮＡＮＤメモリ２５の構成を示す下面図である。図１４は、＋Ｚ方向に見た回路基板４１の平面図と称することもできる。
回路基板４１の第２面４１ｂは、Ｘ方向及びＹ方向における中央に位置する中央領域ＭＲを有する。情報表示領域４７は、中央領域ＭＲに位置する。情報表示領域４７には、情報表示パターンＰＴ２が設けられている。
Ｘ方向及びＹ方向において、情報表示パターンＰＴ２を構成する複数の第１部位ＰＥ及び複数の第２部位ＰＮのピッチは、複数の導電部材４５のピッチの１／２である。
変形例１によれば、上述した第２実施形態と同様又は類似する効果が得られる。
【0101】
＜変形例２＞
図１５は、第２実施形態の変形例２を示す図である。図１５は、ＮＡＮＤメモリ２５の構成を示す下面図である。図１５は、＋Ｚ方向に見た回路基板４１の平面図と称することもできる。
第２面４１ｂは、中央領域ＭＲと、第１側部領域ＳＲ１と、第２側部領域ＳＲ２を有する。中央領域ＭＲは、Ｘ方向及びＹ方向における中央に位置する。第１側部領域ＳＲ１は、中央領域ＭＲよりも側部Ｓ４の近くに位置する。第２側部領域ＳＲ２は、中央領域ＭＲよりも側部Ｓ２の近くに位置する。情報表示領域４７は、第１側部領域ＳＲ１及び第２側部領域ＳＲ２の各々に位置する。第１側部領域ＳＲ１及び第２側部領域ＳＲ２の各々は、「側部領域」の一例である。
図１５は、第２実施形態の変形例２を示す図である。図１５は、ＮＡＮＤメモリ２５の構成を示す下面図である。図１５は、＋Ｚ方向に見た回路基板４１の平面図と称することもできる。
第２面４１ｂは、中央領域ＭＲと、第１側部領域ＳＲ１と、第２側部領域ＳＲ２を有する。中央領域ＭＲは、Ｘ方向及びＹ方向における中央に位置する。第１側部領域ＳＲ１は、中央領域ＭＲよりも側部Ｓ４の近くに位置する。第２側部領域ＳＲ２は、中央領域ＭＲよりも側部Ｓ２の近くに位置する。情報表示領域４７は、第１側部領域ＳＲ１及び第２側部領域ＳＲ２の各々に位置する。第１側部領域ＳＲ１及び第２側部領域ＳＲ２の各々は、「側部領域」の一例である。
【0102】
第１側部領域ＳＲ１における情報表示領域４７には、第１情報表示パターンＰＴ２Ａが形成されている。第２側部領域ＳＲ２における情報表示領域４７には、第２情報表示パターンＰＴ２Ｂが形成されている。２つの情報表示パターン、すなわち、第１情報表示パターンＰＴ２Ａ及び第２情報表示パターンＰＴ２Ｂによって、情報表示パターンＰＴ２が形成されている。言い換えると、第１側部領域ＳＲ１及び第２側部領域ＳＲ２は、互いに対称の位置に配置されている。
Ｘ方向及びＹ方向において、第１情報表示パターンＰＴ２Ａ及び第２情報表示パターンＰＴ２Ｂの各々を構成する複数の第１部位ＰＥ及び複数の第２部位ＰＮのピッチは、複数の導電部材４５のピッチの１／２である。
変形例２によれば、上述した第２実施形態と同様又は類似する効果が得られる。
Ｘ方向及びＹ方向において、第１情報表示パターンＰＴ２Ａ及び第２情報表示パターンＰＴ２Ｂの各々を構成する複数の第１部位ＰＥ及び複数の第２部位ＰＮのピッチは、複数の導電部材４５のピッチの１／２である。
変形例２によれば、上述した第２実施形態と同様又は類似する効果が得られる。
【0103】
＜変形例３＞
図１６は、第２実施形態の変形例３を示す図である。図１６は、ＮＡＮＤメモリ２５の構成を示す下面図である。図１６は、＋Ｚ方向に見た回路基板４１の平面図と称することもできる。
回路基板４１の第２面４１ｂは、Ｘ方向及びＹ方向における中央に位置する中央延在領域ＭＲＬを有する。中央延在領域ＭＲＬは、中央領域の一例である。中央延在領域ＭＲＬは、側部Ｓ１から側部Ｓ３に向けて延びている。言い換えると、中央延在領域ＭＲＬの形状は、長方形である。情報表示領域４７は、中央延在領域ＭＲＬに位置する。情報表示領域４７には、情報表示パターンＰＴ２が設けられている。
Ｘ方向及びＹ方向において、情報表示パターンＰＴ２を構成する複数の第１部位ＰＥ及び複数の第２部位ＰＮのピッチは、複数の導電部材４５のピッチの１／２である。
変形例３によれば、上述した第２実施形態と同様又は類似する効果が得られる。
図１６は、第２実施形態の変形例３を示す図である。図１６は、ＮＡＮＤメモリ２５の構成を示す下面図である。図１６は、＋Ｚ方向に見た回路基板４１の平面図と称することもできる。
回路基板４１の第２面４１ｂは、Ｘ方向及びＹ方向における中央に位置する中央延在領域ＭＲＬを有する。中央延在領域ＭＲＬは、中央領域の一例である。中央延在領域ＭＲＬは、側部Ｓ１から側部Ｓ３に向けて延びている。言い換えると、中央延在領域ＭＲＬの形状は、長方形である。情報表示領域４７は、中央延在領域ＭＲＬに位置する。情報表示領域４７には、情報表示パターンＰＴ２が設けられている。
Ｘ方向及びＹ方向において、情報表示パターンＰＴ２を構成する複数の第１部位ＰＥ及び複数の第２部位ＰＮのピッチは、複数の導電部材４５のピッチの１／２である。
変形例３によれば、上述した第２実施形態と同様又は類似する効果が得られる。
【0104】
＜変形例４＞
図１７は、第２実施形態の変形例４を示す図である。図１７は、ＮＡＮＤメモリ２５の構成を示す下面図である。図１７は、＋Ｚ方向に見た回路基板４１の平面図と称することもできる。
情報表示領域４７は、第１領域４７Ｆと、第２領域４７Ｓとを有する。図１７においては、第２領域４７Ｓがハッチングで示されている。
ＮＡＮＤメモリ２５は、端子領域４８を有する。端子領域４８は、回路基板４１の第２面４１ｂ上に設けられている。端子領域４８においては、複数の導電部材４５が配列している。
図１７は、第２実施形態の変形例４を示す図である。図１７は、ＮＡＮＤメモリ２５の構成を示す下面図である。図１７は、＋Ｚ方向に見た回路基板４１の平面図と称することもできる。
情報表示領域４７は、第１領域４７Ｆと、第２領域４７Ｓとを有する。図１７においては、第２領域４７Ｓがハッチングで示されている。
ＮＡＮＤメモリ２５は、端子領域４８を有する。端子領域４８は、回路基板４１の第２面４１ｂ上に設けられている。端子領域４８においては、複数の導電部材４５が配列している。
【0105】
第１領域４７Ｆは、複数の導電部材４５とは異なる位置に設けられた領域である。つまり、第１領域４７Ｆは、端子領域４８とは異なる領域である。言い換えると、第１領域４７Ｆは、端子領域４８の隣に位置する領域である。
第２領域４７Ｓは、複数の導電部材４５に重なる位置に設けられた領域である。つまり、第２領域４７Ｓは、端子領域４８に重なる領域である。
複数の導電部材４５の一部は、第２領域４７Ｓにおける複数の第１部位ＰＥの一部である。図１７に示す例では、２つの導電部材４５が第１部位ＰＥに相当する。
第２領域４７Ｓは、複数の導電部材４５に重なる位置に設けられた領域である。つまり、第２領域４７Ｓは、端子領域４８に重なる領域である。
複数の導電部材４５の一部は、第２領域４７Ｓにおける複数の第１部位ＰＥの一部である。図１７に示す例では、２つの導電部材４５が第１部位ＰＥに相当する。
【0106】
言い換えると、第２領域４７Ｓにおいて、導電部材４５は、情報表示パターンＰＴ２を構成する第１部位ＰＥと同一である。
さらに、複数の第１部位ＰＥの一部を形成する導電部材４５は、ＮＡＮＤメモリ２５で発生する熱を放熱する放熱部である。言い換えると、複数の第１部位ＰＥの一部を形成する導電部材４５は、サーマルボールである。
さらに、複数の第１部位ＰＥの一部を形成する導電部材４５は、ＮＡＮＤメモリ２５で発生する熱を放熱する放熱部である。言い換えると、複数の第１部位ＰＥの一部を形成する導電部材４５は、サーマルボールである。
【0107】
変形例４によれば、上述した第２実施形態と同様又は類似する効果が得られる。
さらに、複数の導電部材４５の一部は、第２領域４７Ｓにおける複数の第１部位ＰＥの一部である。このため、第２領域４７Ｓにおいて導電部材４５と情報表示パターンＰＴ２とを共通にすることができる。
複数の第１部位ＰＥの一部を形成する導電部材４５は放熱部である。このため、ＮＡＮＤメモリ２５で発生する熱を放熱することができる。
さらに、複数の導電部材４５の一部は、第２領域４７Ｓにおける複数の第１部位ＰＥの一部である。このため、第２領域４７Ｓにおいて導電部材４５と情報表示パターンＰＴ２とを共通にすることができる。
複数の第１部位ＰＥの一部を形成する導電部材４５は放熱部である。このため、ＮＡＮＤメモリ２５で発生する熱を放熱することができる。
【0108】
変形例４においては、２つの導電部材４５が第１部位ＰＥに相当する。導電部材４５と第１部位ＰＥとが共通する共通部分の個数は、２つに限定されない。共通部分の個数は、１つであってもよいし、３つ以上であってもよい。変形例４では、共通部分は、端子領域４８を形成するコーナー領域に位置しているが、共通部分は、端子領域４８を形成する直線領域に位置してもよい。直線領域は、例えば、Ｘ方向又はＹ方向に延在する領域の一部である。
【0109】
＜第１実施形態及び第２実施形態の変形例＞
上述した実施形態においては、情報表示領域を有するＮＡＮＤメモリ２５の構造について説明した。ＮＡＮＤメモリ２５に適用された構造は、ＤＲＡＭ２６又はコントローラ２２に適用してもよい。
上述した実施形態においては、情報表示領域を有するＮＡＮＤメモリ２５の構造について説明した。ＮＡＮＤメモリ２５に適用された構造は、ＤＲＡＭ２６又はコントローラ２２に適用してもよい。
【0110】
また、上述した実施形態においては、情報表示パターンが２次元コードである場合を説明した。上述した実施形態は、２次元コードに限定されない。情報表示パターンは、１次元コード、すなわち、バーコードであってもよい。
【0111】
第２実施形態の変形例１～３においては、情報表示領域４７に情報表示パターンＰＴ２が形成された構成を説明した。変形例１～３の情報表示領域４７に情報表示パターンＰＴ１が形成されてもよい。
【0112】
以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、回路基板と、電子部品と、複数の導電部材と、情報表示領域とを持つ。回路基板は、第１面と、第１面とは反対側にある第２面とを有する。電子部品は、回路基板の第１面に実装されている。複数の導電部材は、回路基板の第２面に配列されている。複数の導電部材は、回路基板と電気的に接続されている。複数の導電部材は、導電材料で形成されている。情報表示領域は、回路基板の第２面上に設けられている。情報表示領域の少なくとも一部は、複数の導電部材とは異なる位置に設けられている。情報表示領域は、塗布材料、又は、導電材料と同じ導電材料で形成された情報表示パターンを有する。これにより、設計の自由度の向上を図ることができる半導体記憶装置を提供できる。
【0113】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0114】
１０…筐体、１１…第１部材、１２…第２部材、１３…固定部材、１４…回路基板、２０…基板ユニット、２１…基板、２１ａ…第１面、２１ｂ…第２面、２１ｅ１…第１端部、２１ｅ２…第２端部、２２…コントローラ、２３…電力変換部品、２４…電源回路部品、２５、２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ、２５Ｅ、２５Ｆ、２５Ｇ、２５Ｈ…ＮＡＮＤメモリ（半導体記憶装置）、２６…ＤＲＡＭ（半導体記憶装置）、３１…絶縁基材、３２…パッド、４１…回路基板、４１ａ…第１面、４１ｂ…第２面、４２…半導体メモリチップ（電子部品）、４３…封止樹脂部、４４…ボンディングワイヤ、４５…導電部材、４６…ランド、４７…情報表示領域、４７Ｆ…第１領域、４７Ｓ…第２領域、４８…端子領域、５０…大判回路基板、５０Ａ、５０Ｂ、５０Ｃ…領域群、５１…第１主面、５２…第２主面、１２５…デバイス領域、１４３…樹脂材料、１４５…半田ボール、１４６…ランド、１４７…情報表示領域、１５０…吐出ヘッド、１５１…ヘッド移動機構、１５２…液滴吐出装置、１６０…コレット、１６０Ｌ…下面、１６０Ｍ…真空駆動部、１６０Ｓ…吸着部、１６１…半田ベース、１６２…溝部、Ｃ…コネクタ、Ｃ１、Ｃ２、Ｃ３、Ｃ４…角部、ＣＲ…角領域、ＭＲ…中央領域、ＭＲＬ…中央延在領域（中央領域）、ＰＡ…情報表示列、ＰＥ…第１部位、ＰＮ…第２部位、ＰＴ…情報表示パターン、ＰＴ１、ＰＴ２…情報表示パターン、ＰＴ２Ａ…第１情報表示パターン（情報表示パターン）、ＰＴ２Ｂ…第２情報表示パターン（情報表示パターン）、Ｓ１、Ｓ２、Ｓ３、Ｓ４…側部、ＳＲ１…第１側部領域（側部領域）、ＳＲ２…第２側部領域（側部領域）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16】
【図17】