特開 2024-133868 半導体装置の製造方法及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024133868

(43)【公開日】2024-10-03

(54)【発明の名称】半導体装置の製造方法及び半導体装置

(51)【国際特許分類】

   H01L 21/301 20060101AFI20240926BHJP

【ＦＩ】

H01L21/78 L

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023043865

(22)【出願日】2023-03-20

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】古市 勇斗

(72)【発明者】

【氏名】高野 勇佑

(72)【発明者】

【氏名】右田 達夫

【テーマコード（参考）】

5F063

【Ｆターム（参考）】

5F063AA36

5F063BA17

5F063CB02

5F063CB05

5F063CB30

5F063CC02

5F063CC10

5F063DE02

5F063DE11

(57)【要約】      （修正有）

【課題】歩留まり及び生産性を向上させる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】実施形態の半導体装置の製造方法は、配線層としての周辺回路を有する第１の基板１０ａ上に、境界部を介して隣り合う複数の半導体セル２１ａを含む第２の基板２０ａを所定の間隔をおいて実装し、第１の基板及び第２の基板の積層方向から見て、第１の基板上であって第２の基板同士の間隔に相当する間隙部及び第２の基板の境界部を、第１の基板に積層方向に凹部を形成して第１の基板の表面に段差１３を形成し、第１の基板と、第２の基板とを、覆うように封止部材３０ａを形成し、段差の内側の部分を積層方向にダイシングソーＤＳ２を押し当てて切断し、半導体セルを個片化する。
【選択図】図６Ｂ

【特許請求の範囲】

【請求項1】

配線層を有する第１の基板上に、境界部を介して隣り合う複数の半導体セルを含む第２の基板を所定の間隔をおいて実装し、
前記第１の基板、及び前記第２の基板の積層方向から見て、前記第１の基板上であって前記第２の基板同士の前記間隔に相当する間隙部、及び前記第２の基板の前記境界部を、前記第１の基板に前記積層方向に凹部を形成して前記第１の基板の表面に段差を形成し、
前記第１の基板と、前記第２の基板と、を覆うように封止部材を形成し、
前記段差の内側の部分を前記積層方向に切断することで前記半導体セルを個片化することを含む、
半導体装置の製造方法。

【請求項2】

前記間隙部、及び前記境界部のそれぞれの内側に、前記第２の基板を前記第１の基板に実装するためのアライメントマークを形成することをさらに含み、
前記段差を形成することは、
前記間隙部、及び前記境界部に配置される前記アライメントマークを削除することを含む、
請求項１に記載の半導体装置の製造方法。

【請求項3】

前記第２の基板のうち、前記半導体セルは前記第２の基板の基板面と平行な第１方向に隣り合って配置されている、
請求項２に記載の半導体装置の製造方法。

【請求項4】

前記第２の基板のうち、前記半導体セルは前記第２の基板の基板面と平行な第１方向、及び前記第１方向と交差する第２方向にそれぞれ隣り合って配置されている、
請求項２に記載の半導体装置の製造方法。

【請求項5】

前記半導体セルを個片化することは、
前記第１の基板の前記積層方向に所定深さの凹部を形成し、
前記第１の基板の基板面と反対の底面を前記凹部が開口するまで研磨することを含む、
請求項２に記載の半導体装置の製造方法。

【請求項6】

外周部に段差を有する第１の基板と、
前記第１の基板の前記段差より内側の第１の上面に実装される半導体セルと、
前記段差と、前記半導体セルと、を覆う封止部材と、
を備え、
前記段差は、前記第１の基板の前記第１の上面から屈曲した第１の側面と、前記第１の側面の下端部から外側に向けて前記第１の上面と略平行に延在する第２の上面とを有し、
前記第１の基板、及び前記半導体セルの積層方向から見て、前記半導体セルは、外側を向く４つの側面を有しており、
前記４つの側面のうち少なくとも１つの側面が、前記第１の側面と同一平面になるように位置し、残りの３つの側面のうち少なくとも１つの側面が、前記第１の側面より内側に位置する、
半導体装置。

【請求項7】

前記半導体セルは、前記積層方向に複数積層されている、
請求項６に記載の半導体装置。

【請求項8】

前記半導体セルは、前記第１の基板の前記第１の上面に形成された電極を介して、前記第１の基板に実装されている、
請求項６に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。

【背景技術】

【0002】

半導体チップが封止された半導体装置の製造工程において、樹脂フィルムに貼付された半導体チップをピッカー等でピックアップし、基板に実装することがある。

【0003】

このとき、例えば半導体チップが薄く、かつ細長い形状を有している場合には、ピックアップの際に半導体チップが傾く、または破損する場合がある。これにより半導体装置の電気的な接続が阻害され、歩留まりが低下することがある。また、半導体チップを個々に基板に実装するため、処理時間が長くなり、生産性が低下することがある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許出願公開第２００８／０２９０５０９号明細書

【特許文献2】米国特許第９８３７３７７号明細書

【特許文献3】米国特許第６７３７７４３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

１つの実施形態は、半導体装置の歩留まり、及び生産性を向上させることが可能な半導体装置の製造方法、及び半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

実施形態の半導体装置の製造方法は、配線層を有する第１の基板上に、境界部を介して隣り合う複数の半導体セルを含む第２の基板を所定の間隔をおいて実装し、前記第１の基板、及び前記第２の基板の積層方向から見て、前記第１の基板上であって前記第２の基板同士の前記間隔に相当する間隙部、及び前記第２の基板の前記境界部を、前記第１の基板に前記積層方向に凹部を形成して前記第１の基板の表面に段差を形成し、前記第１の基板と、前記第２の基板と、を覆うように封止部材を形成し、前記段差の内側の部分を前記積層方向に切断することで前記半導体セルを個片化することを含む。

【図面の簡単な説明】

【0007】

【図1A】実施形態にかかる半導体装置の構成例を示す図。

【図1B】実施形態にかかる半導体装置の構成例を示す図。

【図2】実施形態にかかる半導体装置の製造方法において、基板に実装される複合セル基板の構成を模式的に示す上面図。

【図3A】実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図3B】実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図4】実施形態にかかる半導体装置の製造方法の手順における、基板及び複合セル基板の位置合わせについて説明する模式図。

【図5A】実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図5B】実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図6A】実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図6B】実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図7A】実施形態の変形例１にかかる半導体装置の製造方法の手順の一部を例示する図。

【図7B】実施形態の変形例１にかかる半導体装置の製造方法の手順の一部を例示する図。

【図8A】実施形態の変形例２にかかる半導体装置の製造方法の手順の一部を例示する図。

【図8B】実施形態の変形例２にかかる半導体装置の製造方法の手順の一部を例示する図。

【図9A】実施形態の変形例３にかかる半導体装置の構成例を示す図。

【図9B】実施形態の変形例３にかかる半導体装置の構成例を示す図。

【図10】実施形態の変形例４にかかる半導体装置の構成例を示す図。

【図11A】実施形態の変形例５にかかる半導体装置の製造方法の手順の一部を例示する図。

【図11B】実施形態の変形例５にかかる半導体装置の製造方法の手順の一部を例示する図。

【図12A】実施形態の変形例６にかかる半導体装置の製造方法の手順の一部、及び半導体装置の適用例を例示する図。

【図12B】実施形態の変形例６にかかる半導体装置の製造方法の手順の一部、及び半導体装置の適用例を例示する図。

【図13】実施形態の変形例７にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図14】実施形態の変形例７にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図15A】実施形態の変形例７にかかる半導体装置の構成例を示す図。

【図15B】実施形態の変形例７にかかる半導体装置の構成例を示す図。

【図15C】実施形態の変形例７にかかる半導体装置の構成例を示す図。

【図16A】実施形態の変形例８にかかる半導体装置の製造方法の手順の一部を例示する図。

【図16B】実施形態の変形例８にかかる半導体装置の製造方法の手順の一部を例示する図。

【図17A】実施形態の変形例８にかかる半導体装置の製造方法の手順の一部を例示する図。

【図17B】実施形態の変形例８にかかる半導体装置の製造方法の手順の一部を例示する図。

【図18A】比較例にかかる半導体装置の構成例を示す図。

【図18B】比較例にかかる半導体装置の構成例を示す図。

【発明を実施するための形態】

【0008】

以下に、実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記の実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0009】

［実施形態］
以下、図１～図６を参照して実施形態について詳細に説明する。

【0010】

（半導体装置の構成例）
図１Ａ、Ｂは、実施形態にかかる半導体装置１ａの構成例を示す図である。図１Ａは、半導体装置１ａのＸＺ断面図である。図１ＡのＸＺ断面図は、図１Ｂに示すＸ－Ｘ線に対応するものである。図１Ｂは、図１Ａに示すＡ－Ａ線におけるＸＹ断面図である。また、図１Ｂにおいて鎖線で示す輪郭は、図１ＡにおけるＢ－Ｂ線で切断したセル２１ａの外形に対応している。

【0011】

なお、本明細書では、半導体装置１ａの基板１０ａの底面１５０が向く方向を下方とし、基板１０ａからの視点で、セル２１ａが積層されている方向を上方とする。即ち、半導体装置１ａの上下方向をＺ方向に沿う積層方向と呼ぶ。また、Ｘ方向は、基板１０ａの面の向きに沿う方向であり、Ｘ方向、及びＺ方向は互いに直交する方向である。また、Ｘ軸、Ｚ軸の矢印が示す方向をそれぞれＸの正方向、及びＺの正方向とし、矢印の反対方向をそれぞれＸの負方向、及びＺの負方向とする。また、Ｙ方向は、図１Ａ、Ｂにおいて、Ｘ方向、及びＺ方向と互いに直交する方向である。

【0012】

本実施形態において、半導体装置１ａは、３次元に配置されるメモリセルを備える３次元不揮発性メモリとして構成される。図１Ａ、Ｂに示すように、半導体装置１ａは、基板１０ａ、セル２１ａ、及び封止部材３０ａを備える。セル２１ａは、３次元不揮発性メモリに限らず揮発性メモリ、イメージセンサ、ロジック回路等どのようなものであってもよい。

【0013】

第１の基板としての基板１０ａは、例えばシリコン基板等であり、図示せぬトランジスタを含む、配線層としての周辺回路を有する。これらの周辺回路は、絶縁層で覆われている。具体的には、基板１０ａ上に形成されたトランジスタは、図示せぬコンタクトを介して上層配線に接続され、上層配線は、さらに端子１２に接続される。端子１２は、絶縁層の上面、即ち基板１０ａの上面１４０ａに露出する。換言すると、基板１０ａには、上面１４０ａから所定の深さまで周辺回路が形成されていることとなる。上面１４０ａは第１の上面の一例である。

【0014】

基板１０ａは、積層方向から見て矩形状に形成されている。基板１０ａの外周部の一部には、基板１０ａがＺの負方向に向かって所定位置まで掘り下げられることにより、段差１３が形成されている。段差１３は、基板１０ａの上面１４０ａから屈曲した第１の側面としての側面１３１と、側面１３１の下端部から外側に向けて上面１４０ａと略平行に延在する第２の上面としての上面１３２と、を有する。

【0015】

半導体セルとしてのセル２１ａは、シリコン基板等の小片である。図示はしないが、セル２１ａには、複数の導電層が絶縁層を介して積層される積層体が設けられており、積層体中には、マトリクス状にメモリセルが配置されている。導電層は図示せぬコンタクトを介して積層方向に延びる配線に接続され、配線は、端子２３に接続される。端子２３は、セル２１ａの基板面２１０ａに露出する。

【0016】

セル２１ａは、積層方向から見て矩形状に形成されており、外側を向き、かつ互いに隣り合う側面２１１ａ～２１４によってその周縁が規定されている。セル２１ａは、基板１０ａの上面１４０ａに、その基板面２１０ａを対向させた状態で配置されている。

【0017】

セル２１ａの基板面２１０ａに露出する端子２３は、基板１０ａの上面１４０ａに露出する端子１２と接合されている。即ち、セル２１ａと、基板１０ａとは、端子１２、及び２３ｂを介して電気的に接続されている。

【0018】

セル２１ａは基板１０ａに接合する方式で形成されている。

【0019】

また、積層方向から見て、セル２１ａの側面２１１ａ、及び側面２１１ａと隣り合う側面２１２の２つの面は、基板１０ａの側面１３１と同一平面になるように位置している。また、積層方向から見て、側面２１１ａと対向する側面２１３、及び側面２１２と対向する側面２１４は、基板１０ａの側面１３１より内側に位置している。

【0020】

ここで、セル２１ａの長辺に相当する側面２１１ａ、及び側面２１３の長さは、例えば１２ｍｍ以上である。一方、セル２１ａの短辺に相当する側面２１２、及び側面２１４の長さは、例えば３ｍｍ以内である。即ち、セル２１ａの短辺と長辺との比は１：４以上である。また、セル２１ａのＺ方向の厚みは、例えば４０μｍ以内である。

【0021】

封止部材３０ａは、例えば、エポキシ樹脂、アクリル樹脂等の熱硬化性の樹脂膜である。封止部材３０ａは、段差１３、及びセル２１ａの全体を覆っている。

【0022】

（半導体装置の製造方法）
次に、図２～図６を用いて、実施形態の半導体装置１ａの製造方法について説明する。

【0023】

図２は、実施形態にかかる半導体装置１ａの製造方法において、基板１０ａに実装される複合セル基板２０ａの構成を模式的に示す上面図である。実施形態にかかる半導体装置１ａの製造方法では、図３Ａの処理に先立ち、図２で示す複合セル基板２０ａを準備する。

【0024】

第２の基板としての複合セル基板２０ａは、例えばシリコン基板等の小片であり、その面上に複数のセル２１ａを有するものである。具体的には図２に示すように、複合セル基板２０ａには、セル２１ａが間隔を隔てて配置されている。当該間隔を、境界部２４と称する。

【0025】

境界部２４は、隣り合うセル２１ａ同士を隔てるものであり、例えばＬ１の幅を有している。境界部２４の内側には、複合セル基板２０ａを基板１０ａに実装するためのアライメントマーク２２－１～２２－４（以下、「アライメントマーク２２」と呼ぶ場合がある）が形成されている。

【0026】

アライメントマーク２２－１～２２－４のうち、アライメントマーク２２－２、及び２２－４は、互いにＸの正負方向に離間し、Ｘ方向に沿って一列に並ぶように配置されている。また、アライメントマーク２２－１、及び２２－３は、互いにＹの正負方向に離間し、Ｙ方向に沿って一列に並ぶように配置されている。アライメントマーク２２－１～２２－４には、例えば銅（Ｃｕ）等が埋め込まれている。

【0027】

次に、図３～図６を用いて、上述の複合セル基板２０ａを用いた半導体装置１ａの製造方法について説明する。図３Ａ、Ｂ、図５Ａ、Ｂ、及び図６Ａ、Ｂは、実施形態にかかる半導体装置１ａの製造方法の手順の一部を順に例示する図である。また、図４は、図３Ａ、Ｂ、図５Ａ、Ｂ、及び図６Ａ、Ｂに示す手順における、基板１０ａ、及び複合セル基板２０ａの位置合わせについて説明する模式図である。

【0028】

図３Ａ、Ｂは、実施形態にかかる半導体装置１ａの製造方法の手順のうち、基板１０ａに、複合セル基板２０ａを実装させる工程について説明する図である。図３Ａは、基板１０ａの上面図であって、実装予定領域ＰＲ１に複合セル基板２０ａが実装される様子を示している。また、図３Ｂは、図３ＡにおけるＣ－Ｃ線のＸＺ断面図である。

【0029】

まず、複合セル基板２０ａの実装に先立ち、基板１０ａに図示せぬ周辺回路を形成し、絶縁層で覆う。また、基板１０ａの上面に設けられた複合セル基板２０ａの実装予定領域ＰＲ１～２のそれぞれに、端子１２を露出させる。実装予定領域ＰＲ１～２は、基板１０ａの上面に、Ｘ方向、及びＹ方向に所定の間隔をおいて配置されている。これにより、隣り合う実装予定領域ＰＲ間には、所定の間隔に相当する間隙部１４－１～１４－４（以下、「間隙部１４」と呼ぶ場合がある）が形成される。

【0030】

間隙部１４－１～１４－４の内側であって実装予定領域ＰＲ１～２それぞれの近傍に、複合セル基板２０ａを実装するためのアライメントマーク１１－１～１１－４（以下、「アライメントマーク１１」と呼ぶ場合がある）を形成する。

【0031】

例えば、実装予定領域ＰＲ１に複合セル基板２０ａを実装する際には、実装予定領域ＰＲ１に対応するアライメントマーク１１－１～１１－２が用いられる。アライメントマーク１１－１～１１－２は、対応する実装予定領域ＰＲ１の外側に、互いに対角を成すように配置される。

【0032】

このとき例えば、実装予定領域ＰＲ１と、実装予定領域ＰＲ１のＸの負方向側に配置される実装予定領域ＰＲ２と、の間隙部１４－２において、実装予定領域ＰＲ１に対応するアライメントマーク１１－１と、実装予定領域ＰＲ２に対応するアライメントマーク１１－４とは、Ｙ方向に沿って一列に並ぶように配置される。このように、実装予定領域ＰＲ１～２のそれぞれに対応するアライメントマーク１１のそれぞれは、一列に並ぶように配置される場合がある。また、アライメントマーク１１－１～１１－４のそれぞれには、例えば銅（Ｃｕ）等が埋め込まれる。

【0033】

図４は、基板１０ａ及び複合セル基板２０ａの位置合わせについて説明する図である。図４の上段には、基板１０ａの実装予定領域ＰＲ１に実装される複合セル基板２０ａの上面図、図４の下段には、基板１０ａの上面図が示されている。

【0034】

基板１０ａに複合セル基板２０ａを実装する際には、上下の２視野を撮像可能な図示せぬ位置合わせ装置が用いられる。図４に示すように、複合セル基板２０ａは、その上下の面が反転された状態で、位置合わせ装置により保持される。これにより、複合セル基板２０ａのアライメントマーク２２－１～２２－４の形成面と、基板１０ａのアライメントマーク１１－１～１１－２の形成面と、が対向する。そして、アライメントマーク１１－１～１１－２と、アライメントマーク２２－１～２２－４と、が位置合わせ装置によりそれぞれ撮像される。

【0035】

撮像された画像に基づいて、アライメントマーク１１－１～１１－２、及び２２－１～２２－４それぞれの位置座標が検出される。これにより、アライメントマーク１１－１～１１－２の中心点Ｃ１、アライメントマーク２２－１、及び２２－３の中心点Ｃ２、並びに、アライメントマーク２２－１、及び２２－３の中心点Ｃ３の座標がそれぞれ算出される。そして、中心点Ｃ１～Ｃ３が上下に重なるように、基板１０ａ、及び複合セル基板２０ａの位置合わせが行われる

【0036】

このようにして基板１０ａ、及び複合セル基板２０ａの位置合わせが成功し、端子１２と、端子２３とが接合されると、基板１０ａ、及び複合セル基板２０ａが電気的に接続される。

【0037】

図５Ａ、Ｂは、実施形態にかかる半導体装置１ａの製造方法の手順のうち、段差１３を形成する工程について説明する図である。図５Ａは、基板１０ａの上面図であって、ダイシングラインＤＬ１に沿って段差１３が形成される様子を示している。また、図５Ｂは、図５ＡにおけるＣ－Ｃ線のＸＺ断面図である。なお、図５Ａにおいては、説明の便宜上、アライメントマーク１１－１～４、及び２２－１～４のように、段差１３の形成後においては必ずしも視認することができない構成も描かれているものとする。

【0038】

図５Ａに示すように、基板１０ａの間隙部１４－１～１４－４と、複合セル基板２０ａの境界部２４とを、積層方向に切削して凹部を形成し、基板１０ａの上面１４０ａに段差１３を形成する。

【0039】

具体的にはまず、基板１０ａの間隙部１４－１を通り、Ｙ方向に延びるダイシングラインＤＬ１－１０に沿って、Ｚの正方向の側から所定深さで基板１０ａを切削する。このとき、ダイシングラインＤＬ１－１０と、間隙部１４－１に並ぶアライメントマーク１１－２と、が上下に重なるようにダイシングソーＤＳ１を押し当てる。これにより、段差１３の形成に伴い、アライメントマーク１１－２が切削される。

【0040】

ここで所定深さとは、Ｚの正方向側から基板１０ａを見て、周辺回路が形成されている深さを超える深さである。アライメントマーク１１－２が切削されていれば、必ずしも周辺回路が形成されている深さを超えなくてもよい。基板１０ａがＹ方向に沿って所定深さで切削されることにより、基板１０ａに形成される周辺回路がＸ方向に分割されることとなる。

【0041】

同様に、基板１０ａの間隙部１４－２を通り、Ｙ方向に延びるダイシングラインＤＬ１－１１に沿って、基板１０ａを切削する。このとき、ダイシングラインＤＬ１－１１と、間隙部１４－２に並ぶアライメントマーク１１－１、及び１１－４と、が上下に重なるようにダイシングソーＤＳ１を押し当てる。これにより、段差１３の形成に伴い、アライメントマーク１１－１、及び１１－４が切削される。

【0042】

同様に、基板１０ａの間隙部１４－３を通り、Ｙ方向に延びるダイシングラインＤＬ１－１２に沿って、基板１０ａを切削する。これにより、アライメントマーク１１－３が切削される。

【0043】

次に、複合セル基板２０ａの境界部２４を通り、Ｙ方向にそれぞれ延びるダイシングラインＤＬ１－２０に沿って、基板１０ａを切削する。このとき、ダイシングラインＤＬ１－２０と、境界部２４に一列に並ぶアライメントマーク２２－１、及び２２－３と、が上下に重なるように、ダイシングソーＤＳ１を押し当てる。これにより、段差１３の形成に伴い、アライメントマーク２２－１、及び２２－３が切削される。

【0044】

またこのとき、図５Ｂに示すように、段差１３の形成に伴い、複合セル基板２０ａに設けられた隣り合うセル２１ａがＸ方向に分割され、セル２１ａの側面２１１ａが露出する。これにより、積層方向から見て、セル２１ａの側面２１１ａと、段差１３の側面１３１と、が同一平面上に位置することとなる。

【0045】

同様に、境界部２４を通り、Ｘ方向にそれぞれ延びるダイシングラインＤＬ１－３０に沿って、基板１０ａを切削する。このとき、ダイシングラインＤＬ１－３０と、境界部２４に一列に並ぶアライメントマーク２２－２、及び２２－４と、が上下に重なるように、ダイシングソーＤＳ１を押し当てる。これにより、段差１３の形成に伴い、アライメントマーク２２－２、及び２２－４が切削される。

【0046】

またこのとき、図示はしないが、段差１３の形成に伴い、複合セル基板２０ａに設けられた隣り合うセル２１ａがＹ方向に分割され、セル２１ａの側面２１２が露出する。これにより、積層方向から見て、セル２１ａの側面２１２と、段差１３の側面１３１と、が同一平面上に位置することとなる。

【0047】

さらに、間隙部１４－４を通り、Ｘ方向に延びるダイシングラインＤＬ１－４０に沿って基板１０ａを積層方向に切削する。

【0048】

以上のような図５Ａ、Ｂの処理を施すことで、基板１０ａ上をＸ方向及びＹ方向に延び、かつ所定深さを有する段差１３が形成される。

【0049】

なお、段差１３を形成する際には、境界部２４の幅と略同一の幅のダイシングソーＤＳ１を用いるが、これに限定されない。例えば、間隙部１４－２等と略同一の幅のダイシングソーを用いてもよい。

【0050】

図６Ａ、Ｂは、実施形態にかかる半導体装置１ａの製造方法の手順のうち、セル２１ａを個片化する工程について説明する図である。図６Ａは、基板１０ａの上面図であって、ダイシンラインＤＬ２に沿ってセル２１ａが個片化される様子を示している。図６Ｂは、図６ＡにおけるＣ－Ｃ線のＸＺ断面図である。

【0051】

図６Ｂの上段の図に示すように、セル２１ａの個片化に先立ち、基板１０ａと、複合セル基板２０ａと、を覆うように封止部材３０ａを形成する。これにより、基板１０ａ、複合セル基板２０ａ、及び段差１３が封止部材３０ａにより覆われる。

【0052】

図６Ａ、及び図６Ｂの下段の図に示すように、段差１３の内側の部分を通り、Ｘ方向、及びＹ方向にそれぞれ延びるダイシングラインＤＬ２に沿ってＺの正方向の側からダイシングソーＤＳ２を押し当て、基板１０ａを積層方向に切断する。これにより、セル２１ａが個片化される。

【0053】

基板１０ａを切断する際には、段差１３の幅より狭い幅のダイシングソーＤＳ２を用いる。これにより、セル２１ａは、側面に封止部材３０ａを残した状態で個片化される。

【0054】

以上により、実施形態の半導体装置１ａが製造される。

【0055】

なお、上述の段差１３の形成、及びセル２１ａの個片化には、ダイシングソーＤＳ１～２によるブレード加工に替えて、例えばレーザ加工、及びプラズマ加工等が用いられてもよい。

【0056】

（比較例）
図１８Ａ、Ｂを用いて、比較例の半導体装置について説明する。図１８Ａ、Ｂは、比較例にかかる半導体装置の製造方法の一部を例示する図である。

【0057】

図１８Ａに示すように、比較例の半導体装置の製造工程においては、ピッカー等によってダイシングテープＤＰから個々にピックアップされたセル２１ｘが、実装対象の基板に実装される。ダイシングテープＤＰからセル２１ｘをピックアップする際に、セル２１ｘに割れＶが生じたり、セル２１ｘが傾いたりする場合がある。セル２１ｘの膜厚が薄く、またセル２１ｘの短辺に対して長辺が長いことから、水平方向のバランスを保ち難いためである。このようなピックアップ不良が生ずると、セル２１ｘと、実装対象の基板と、の間の電気的な接続が阻害され、半導体装置の歩留まりが低下する場合がある。

【0058】

また、比較例の半導体装置の製造工程においては、セル２１ｘの実装に長い処理時間を要することがある。実装対象の基板に対し、セル２１ｘを個々に位置合わせする必要があるためである。これにより、半導体装置の生産性が低下する場合がある。

【0059】

また、図１８Ｂに示すように、比較例の半導体装置の製造工程においては、実装対象の基板１０ｘに、セル２１ｘを実装する際に、基板１０ｘに形成されたアライメントマーク１１ｘと、セル２１ｘに形成されたアライメントマーク２２ｘと、が用いられる。このとき、アライメントマーク１１ｘ、及びアライメントマーク２２ｘの形成箇所において、基板１０ｘ、及びセル２１ｘの当接面にボイドＱが発生することがある。

【0060】

アライメントマーク１１ｘ、及び２２ｘは、端子等と比較して基板面に露出する表面積が大きい。また、アライメントマーク１１ｘ、及び２２ｘに埋め込まれている銅（Ｃｕ）等は、基板１０ｘ、及びセル２１ｘの基板面を形成する絶縁膜等と比較して軟質である。
そのため、基板１０ａ、及びセル２１ｘの基板面を研磨すると、アライメントマーク１１ｘ、及び２２ｘに埋め込まれた銅（Ｃｕ）、及び銅（Ｃｕ）の周縁部の絶縁膜等に、それぞれディッシング（Ｄｉｓｈｉｎｇ）、及びシニング（Ｔｈｉｎｎｉｎｇ）と呼ばれる窪みが生じることがある。アライメントマーク１１ｘ、及び２２ｘの形成箇所が過剰に研磨されるためである。

【0061】

このような窪みを有する基板１０ｘ、及びセル２１ｘが当接され、熱処理等が行われると、当接面にボイドＱが形成される。ボイドＱの形成により、半導体装置の信頼性が低下することがある。

【0062】

（概括）
実施形態の半導体装置１ａの製造方法によれば、境界部２４を介して隣り合う複数のセル２１ａを有する複合セル基板２０ａを、基板１０ａに所定の間隔で実装する。基板１０ａと、複合セル基板２０ａと、を覆うように封止部材３０ａを形成し、基板１０ａを積層方向に切断して、セル２１ａを個片化する。

【0063】

このように、複数のセル２１ａを有する複合セル基板２０ａを基板１０ａに実装し、後にセル２１ａを個片化するため、セル２１ａを個々にピックアップする必要がない。これにより、セル２１ａのピックアップ不良を回避できるため、半導体装置１ａの歩留まりを向上させることができる。また、基板１０ａに対し、セル２１ａを個々に位置合わせする必要がないため、半導体装置１ａの生産性を向上させることができる。

【0064】

また、実施形態の半導体装置１ａの製造方法によれば、基板１０ａに複合セル基板２０ａを実装した後、基板１０ａの間隙部１４、及び複合セル基板２０ａの境界部２４を、積層方向に所定深さで切削して段差１３を形成する。そして、封止部材３０ａを形成し、段差１３の内側を積層方向に切断してセル２１ａを個片化する。

【0065】

これにより、段差１３の形成に伴い露出したセル２１ａの側面２１１ａ～２１２、及び基板１０ａの側面１３１に対するダイシングソーＤＳ２の接触時間が低減する。そのため、ダイシングソーＤＳ２によりセル２１ａ、及び基板１０ａへ及ぶダメージを低減することができる。

【0066】

また段差１３の形成により、段差１３に落とし込むように封止部材３０ａの脚部が形成されるため、基板１０ａ、及びセル２１ａと、封止部材３０ａとの密着性がより向上する。

【0067】

また、実施形態の半導体装置１ａの製造方法によれば、基板１０ａの間隙部１４、及び複合セル基板２０ａの境界部２４の内側には、それぞれアライメントマーク１１、及びアライメントマーク２２が形成されている。そして、段差１３が形成される際には、アライメントマーク１１、及び２２が切削される。

【0068】

これにより、基板１０ａ、及び複合セル基板２０ａの当接面からアライメントマークが除去されるため、ボイドＱの形成が回避され、その結果として半導体装置１ａの信頼性を向上させることができる。

【0069】

また、実施形態の半導体装置１ａの製造方法によれば、アライメントマーク１１－１～１１－２は、複合セル基板２０ａの実装領域の外側に対角を成して形成されている。また、アライメントマーク２２－１～２２－４は、複合セル基板２０ａのうち、それぞれＸＹ方向に離間した位置に形成されている。

【0070】

このように、基板１０ａに比較的面積の大きな複合セル基板２０ａを実装させることにより、例えばアライメントマーク１１－１及び１１－２の間の距離、アライメントマーク２２－１及び２２－３の間の距離、並びにアライメントマーク２２－２及び２２－４の間の距離を、それぞれ広く確保することができる。これにより、基板１０ａに対する複合セル基板２０ａの位置合わせの精度を向上させることができる。

【0071】

（変形例１）
図７Ａ、Ｂを用いて実施形態の変形例１の半導体装置１ｂの製造方法について説明する。図７Ａ、Ｂは、実施形態の変形例１にかかる半導体装置１ｂの製造方法の手順の一部を例示する図である。図７Ａは、変形例１の半導体装置１ｂの製造方法における、図５Ａに対応する上面図である。また、図７Ｂは、変形例１の半導体装置１ｂにおける、図１Ｂに対応するＸＹ断面図である。なお、図７Ａにおいては、説明の便宜上、アライメントマーク１１－１、１１－２、２２－１、及び２２－３のように、段差１３の形成後においては必ずしも視認することができない構成も描かれているものとする。

【0072】

変形例１の半導体装置１ｂの製造方法においては、複合セル基板２０ｂのうち、セル２１ａが、境界部２４を介してＸ方向またはＹ方向のいずれかにのみ並んで配置されている点が、上述の実施形態とは異なる。なお、以下において、上述の実施形態と同様の構成には同様の符号を付し、その説明を省略する場合がある。

【0073】

図７Ａに示すように、複合セル基板２０ｂは、Ｙ方向にのみ延びる境界部２４と、境界部２４を介してＸ方向に２つ隣り合って配置されたセル２１ａを有している。また、境界部２４の内側には、アライメントマーク２２－１、及び２２－３が形成されている。

【0074】

変形例１の半導体装置１ｂの製造方法においては、Ｙ方向にのみ延びる境界部２４を通るダイシングラインＤＬ１－２０に沿って基板１０ａを積層方向に切削し、段差１３を形成する。封止部材３０ａにより基板１０ａ、及び複合セル基板２０ｂを覆い、段差１３の内側の部分を積層方向に切断する。このような手順を経て、２つの半導体装置１ｂが製造される。

【0075】

図７Ｂに示すように、上述のようにして製造された半導体装置１ｂにおいては、積層方向から見て、セル２１ａの側面２１１ａの１面のみが、側面１３１と同一平面になるように位置し、側面２１２～２１４は、側面１３１より内側に位置する。

【0076】

変形例１の半導体装置１ｂの製造方法、及び半導体装置１ｂによれば、上述の実施形態の半導体装置１ａの製造方法及び半導体装置１ａと同様の効果を奏する。

【0077】

（変形例２）
図８Ａ、Ｂを用いて実施形態の変形例２の半導体装置１ｃの製造方法について説明する。図８Ａ、Ｂは、実施形態の変形例２にかかる半導体装置１ｃの製造方法の手順の一部を例示する図である。図８Ａは、変形例２にかかる半導体装置１ｃの製造方法における、図５Ａに対応する上面図である。図８Ｂは、変形例２の半導体装置１ｃにおける、図１Ｂに対応するＸＹ断面図である。なお、図８Ａにおいては、説明の便宜上、アライメントマーク１１－１、１１－２、２２－５～２２－１０のように、段差１３の形成後においては必ずしも視認することができない構成も描かれているものとする。

【0078】

変形例２の半導体装置１ｃの製造方法においては、複合セル基板２０ｃのうち、セル２１ａが、境界部２４を介してＸ方向またはＹ方向に３つ以上並んで配置されている点が、上述の実施形態とは異なる。なお、以下において、上述の実施形態と同様の構成には同様の符号を付し、その説明を省略する場合がある。

【0079】

図８Ａに示すように、複合セル基板２０ｂは、Ｘ方向、及びＹ方向に延びる境界部２４と、境界部２４を介してＸ方向に３つ、及びＹ方向に２つ隣り合って配置されたセル２１ａを有している。また、境界部２４の内側には、アライメントマーク２２－５～１０が形成されている。

【0080】

変形例２の半導体装置１ｃの製造方法においては、Ｙ方向に複数延びる境界部２４を通るダイシングラインＤＬ１－２０～２１のそれぞれに沿って、基板１０ａを積層方向に切削し、段差１３を形成する。封止部材３０ａにより基板１０ａ、及び複合セル基板２０ｂを覆い、段差１３の内側の部分を積層方向に切断する。このような手順を経て、６つの半導体装置１ｃが製造される。

【0081】

図８Ｂに示すように、上述のようにして製造された半導体装置１ｃにおいては、積層方向から見て、セル２１ａの側面２１１ａ～２１３の３つの面が、側面１３１と同一平面になるように位置する。また、側面２１４は、側面１３１より内側に位置する。

【0082】

変形例２の半導体装置１ｃの製造方法、及び半導体装置１ｃによれば、上述の実施形態の半導体装置１ａの製造方法及び半導体装置１ａと同様の効果を奏する。

【0083】

（変形例３）
図９Ａ、Ｂを用いて実施形態の変形例３の半導体装置１ｄ、及び１ｅについて説明する。図９Ａは、実施形態の変形例３にかかる半導体装置１ｄの構成例を示す図である。図９Ｂは、実施形態の変形例３にかかる半導体装置１ｅの構成例を示す図である。

【0084】

変形例３の半導体装置１ｄ、及び１ｅにおいては、基板１０ａ上に、半導体セルとしての複数のセル２１が積層されている点が、上述の実施形態とは異なる。なお、以下において、上述の実施形態と同様の構成には同様の符号を付し、その説明を省略する場合がある。

【0085】

図９Ａに示すように、変形例３の半導体装置１ｄにおいては、基板１０ａの上面１４０ａに、同一形状を有する複数のセル２１ａ～２１ｃが積層されている。セル２１ａ～２１ｃの内部には、積層方向に配線４０が延び、配線４０は、端子２３、端子１２を介して基板１０ａと接続されている。このとき、積層方向から見て、セル２１ａの側面２１１ａ、セル２１ｂの側面２１１ｂ、及びセル２１ｃの側面２１１ｃと、段差１３の側面１３１と、が同一平面になるように配置されている。

【0086】

また、図９Ｂに示すように、変形例３の半導体装置１ｅにおいては、基板１０ａの上面１４０ａに、異なる形状を有する複数のセル２１ａ、及び２１ｄが積層されている。このとき、積層方向から見て、セル２１ａの側面２１１ａ、及びセル２１ｄの側面２１１ｄと、段差１３の側面１３１と、が同一平面になるように配置されている。

【0087】

変形例３の半導体装置１ｄ、及び１ｅによれば、上述の実施形態の半導体装置１ａの製造方法及び半導体装置１ａと同様の効果を奏する。

【0088】

（変形例４）
図１０を用いて、実施形態の変形例４の半導体装置１ｆについて説明する。図１０は、実施形態の変形例４にかかる半導体装置１ｆの構成例を示す図である。

【0089】

変形例４の半導体装置１ｆにおいては、バンプを介して基板１０ｂと、セル２１ｅと、が接合されている点が、上述の実施形態とは異なる。なお、以下において、上述の実施形態と同様の構成には同様の符号を付し、その説明を省略する場合がある。

【0090】

基板１０ｂの上面１４０ｂ、及びセル２１ｅの基板面２１０ｂには、それぞれ電極としてのバンプ１６、及びバンプ２５がアレイ状に配置されている。バンプ１６、及びバンプ２５は、半田５０を介して接合されている。これにより、基板１０ｂと、セル２１ｅと、が電気的に接続される。

【0091】

また、基板１０ｂと、セル２１ｅとの間には、接着剤６０が充填されている。接着剤６０は、例えば、例えばＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）、ＮＣＰ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）、モールド材等のエポキシ樹脂により構成される。これにより、基板１０ｂと、セル２１ｅと、の実装面が保護される。

【0092】

変形例４の半導体装置１ｆによれば、その他、上述の実施形態の半導体装置１ａの製造方法及び半導体装置１ａと同様の効果を奏する。

【0093】

（変形例５）
図１１Ａ、Ｂを用いて実施形態の変形例５の半導体装置の製造方法について説明する。図１１Ａ、Ｂは、実施形態の変形例５にかかる半導体装置の製造方法の手順の一部を例示する図である。

【0094】

変形例５の半導体装置の製造方法においては、セル２１ａを個片化する際に、ダイシングソーＤＳ２によるブレード加工に加えて、研磨加工を用いる点が、上述の実施形態とは異なる。なお、以下において、上述の実施形態と同様の構成には同様の符号を付し、その説明を省略する場合がある。

【0095】

図１１Ａに示すように、変形例５にかかる半導体装置の製造方法においては、段差１３の形成後、基板１０ａと、複合セル基板２０ａと、を封止部材３０ａで覆う。そして、基板１０ａの切断に替え、段差１３の内側部分を所定深さまで切削して段差１３の内側に凹部１５を形成する。そして、図１１Ｂに示すように、基板１０ａの底面１５０を、凹部１５が開口するまで研磨する。これにより、セル２１ａを個片化する。

【0096】

変形例５の半導体装置の製造方法において、所定深さとは、半導体装置が製造される際に、最終的に基板１０ａに要求される厚みと一致する値であるものと想定するが、これに限定されない。即ち、所定深さは、基板１０ａの厚みを超えない深さであれば任意の値でよいものとする。

【0097】

半導体装置の製造の際には、基板１０ａの切断前に、基板１０ａの底面１５０を研磨して厚みを調整する場合がある。このような場合、基板１０ａの薄膜化により半導体装置の強度が低下し、ダイシングソーＤＳ２による切断の際に、半導体装置が破損する場合がある。そこで、最終的に基板１０ａに要求される厚みと一致する深さまで予め基板１０ａを切削し、その後、基板１０ａの底面１５０を研磨することにより基板１０ａを切断する。これにより、半導体装置の破損が抑制される。

【0098】

変形例５の半導体装置の製造方法によれば、その他、上述の実施形態の半導体装置の製造方法及び半導体装置と同様の効果を奏する。

【0099】

（変形例６）
図１２Ａ、Ｂを用いて実施形態の変形例６の半導体装置１ｇの製造方法について説明する。図１２Ａ、Ｂは、実施形態の変形例６にかかる半導体装置１ｇの製造方法の手順の一部、及び半導体装置１ｇの適用例を例示する図である。図１２Ａは、変形例６にかかる半導体装置１ｇの製造方法における図６Ｂに対応するＸＺ断面図である。図１２Ｂは、変形例６にかかる半導体装置１ｇの適用例について説明する図である。

【0100】

変形例６の半導体装置１ｇの製造方法においては、複合セル基板２０ａが、封止部材３０ｂによって完全に覆われない点が、上述の実施形態とは異なる。なお、以下において、上述の実施形態と同様の構成には同様の符号を付し、その説明を省略する場合がある。

【0101】

図１２Ａに示すように、変形例６の半導体装置１ｇの製造方法においては、図５の処理の後、複合セル基板２０ａの上面２００と一致する高さで封止部材３０ｂを形成する。そして、段差１３の内側の部分を積層方向に切断することによりセル２１ａを個片化する。このようにして製造された半導体装置１ｇは、セル２１ａの上面が露出することとなる。

【0102】

図１２Ｂに示すように、このようにして製造された半導体装置１ｇは、それぞれを順次Ｘ方向にずらしつつ積層し、一括で封止した半導体パッケージとして適用可能である。このとき封止部材３０ｂは、例えば半導体装置１ｇの底面１５０と、下方に配置された半導体装置１ｇの上面１４０ａとの間に配置されることとなる。これにより、Ｚの正負方向にかかる応力に対して、積層された複数の半導体装置１ｇが互いに支持される。またこのとき、封止部材３０ｂとして、樹脂膜に替えて例えばスペーサ等が用いられてもよい。

【0103】

（変形例７）
図１３～図１５を用いて実施形態の変形例７の半導体装置１ｈの製造方法、及び半導体装置１ｈについて説明する。

【0104】

図１３～１４は、変形例７にかかる半導体装置１ｈの製造方法の手順の一部を例示する図である。図１３は、変形例７にかかる半導体装置１ｈの製造方法における、図５Ａに対応する上面図である。図１４は、変形例７にかかる半導体装置１ｈの製造方法における、図６Ａに対応する上面図である。なお、図１３においては、説明の便宜上、アライメントマーク２２－１～４のように、段差１３の形成後においては必ずしも視認することができない構成も描かれているものとする。また、図１４においても同様に、アライメントマーク１１－１～４のように、基板１０ａの切断後においては必ずしも視認することができない構成が描かれているものとする。

【0105】

変形例７の半導体装置１ｈの製造方法においては、段差１３の形成の際に、複合セル基板２０ａの境界部２４のみを積層方向に切削して凹部を形成する点が、上述の実施形態とは異なる。なお、以下において、上述の実施形態と同様の構成には同様の符号を付し、その説明を省略する場合がある。

【0106】

図１３に示すように、具体的にはまず、複合セル基板２０ａの境界部２４を通り、Ｙ方向にそれぞれ延びるダイシングラインＤＬ１－２０に沿って、基板１０ａを切削する。これにより、段差１３の形成に伴い、アライメントマーク２２－１、及び２２－３が切削される。

【0107】

同様に、境界部２４を通り、Ｘ方向にそれぞれ延びるダイシングラインＤＬ１－３０に沿って、基板１０ａを切削する。これにより、段差１３の形成に伴い、アライメントマーク２２－２、及び２２－４が切削される。

【0108】

次に、図示はしないが、基板１０ａと、複合セル基板２０ａと、を覆うように封止部材３０ａを形成する。

【0109】

その後、図１４に示すように、基板１０ａの間隙部１４－１を通り、Ｙ方向に延びるダイシングラインＤＬ２－１０に沿って、基板１０ａを積層方向に切断する。このとき、ダイシングラインＤＬ２－１０と、アライメントマーク１１－２と、が上下に重なるようにダイシングソーＤＳ２を押し当てる。これにより、アライメントマーク１１－２が除去されると共に、基板１０ａがＸ方向に分割される。

【0110】

同様に、基板１０ａの間隙部１４－２を通り、Ｙ方向に延びるダイシングラインＤＬ２－１１に沿って、基板１０ａを積層方向に切断する。このとき、ダイシングラインＤＬ２－１１と、間隙部１４－２に並ぶアライメントマーク１１－１、及び１１－４と、が上下に重なるようにダイシングソーＤＳ２を押し当てる。これにより、アライメントマーク１１－１、及び１１－４が除去されると共に、基板１０ａがＸ方向に分割される。

【0111】

同様に、基板１０ａの間隙部１４－３を通り、Ｙ方向に延びるダイシングラインＤＬ２－１２に沿って、基板１０ａを積層方向に切断する。このとき、ダイシングラインＤＬ２－１２と、アライメントマーク１１－３と、が上下に重なるようにダイシングソーＤＳ２を押し当てる。これにより、アライメントマーク１１－３が除去されると共に、基板１０ａがＸ方向に分割される。

【0112】

さらに、間隙部１４－４を通り、Ｘ方向に延びるダイシングラインＤＬ２－４０に沿って基板１０ａを積層方向に切断する。これにより、基板１０ａがＹ方向に分割される。

【0113】

以上により、セル２１ａが個片化される。このような手順を経て、半導体装置１ｈが製造される。

【0114】

図１５Ａ，Ｂ，Ｃは、実施形態の変形例７にかかる半導体装置１ｈの構成例を示す図である。図１５Ａは、図１Ｂに対応するＸＹ断面図である。図１５Ｂは、図１Ａに対応する図であって、図１５ＡにおけるＹ－Ｙ線のＸＺ断面図である。図１５Ｃは、図１５ＡにおけるＺ－Ｚ線のＹＺ断面図である。

【0115】

図１５Ａに示すように、上述のようにして製造された半導体装置１ｈの基板１０ａは、側面１０１～１０４によりその外周部が構成される。側面１０１～１０４のうち、互いに隣り合う側面１０１、１０２にのみ、段差１３が形成されている。段差１３は、側面１３１を有している。したがって、図１５Ｂ、Ｃに示すように、積層方向から見て、側面１３１と、セル２１ａの側面２１１ａ～２１２と、が、それぞれ同一平面になるように位置することとなる。

【0116】

（変形例８）
図１６～図１７を用いて実施形態の変形例８の半導体装置１ｉの製造方法について説明する。図１６～図１７は、変形例８の半導体装置１ｉの製造方法の手順の一部を例示する図である。図１６Ａは、変形例８にかかる半導体装置１ｉの製造方法における、図５Ａに対応する上面図である。図１６Ｂは、図１６ＡにおけるＣ－Ｃ線のＸＺ断面図である。また図１７Ａは、変形例８にかかる半導体装置１ｉの製造方法における、図６Ａに対応する上面図である。図１７Ｂは、図１６ＡにおけるＤ－Ｄ線のＸＺ断面図である。なお、図１６Ａにおいては、説明の便宜上、アライメントマーク２２－１～４のように、複合セル基板２０ａの切断後においては必ずしも視認することができない構成も描かれているものとする。また、図１７Ａにおいても同様に、アライメントマーク１１－１～４、２２－１～４のように、基板１０ａの切断後においては必ずしも視認することができない構成も描かれているものとする。

【0117】

変形例８の半導体装置１ｉの製造方法においては、段差１３を形成しない点が、上述の実施形態とは異なる。なお、以下において、上述の実施形態と同様の構成には同様の符号を付し、その説明を省略する場合がある。

【0118】

基板１０ａと、複合セル基板２０ａと、を接続する。図１６Ａに示すように、複合セル基板２０ａの境界部２４を通るダイシングラインＤＬ１－２０、及び１－３０に沿って複合セル基板２０ａを積層方向に切削する。このとき、図１６Ｂに示すように、基板１０ａの表面には凹部が形成されない。またこのとき、複合セル基板２０ａに形成されたアライメントマーク２２－１～４を削除してもよい。複合セル基板２０ａの切削には、例えば、レーザ加工、プラズマ加工、あるいはダイシングソーによるブレード加工等が用いられる。そして、基板１０ａと、複合セル基板２０ａと、を覆うように封止部材３０ａを形成する。

【0119】

封止材３０ａの形成後、図１７Ａ，Ｂに示すように、基板１０ａの間隙部１４－１を通り、Ｙ方向に延びるダイシングラインＤＬ２－１０に沿って、基板１０ａを積層方向に切断する。これにより、アライメントマーク１１－２が除去されると共に、基板１０ａがＸ方向に分割される。

【0120】

同様に、基板１０ａの間隙部１４－２を通り、Ｙ方向に延びるダイシングラインＤＬ２－１１に沿って、基板１０ａを積層方向に切断する。これにより、アライメントマーク１１－１、及び１１－４が除去されると共に、基板１０ａがＸ方向に分割される。

【0121】

同様に、基板１０ａの間隙部１４－３を通り、Ｙ方向に延びるダイシングラインＤＬ２－１２に沿って、基板１０ａを積層方向に切断する。これにより、アライメントマーク１１－３が除去されると共に、基板１０ａがＸ方向に分割される。

【0122】

次に、複合セル基板２０ａの境界部２４を通り、Ｙ方向にそれぞれ延びるダイシングラインＤＬ２－２０に沿って、基板１０ａを積層方向に切断する。複合セル基板２０ａに形成されたアライメントマーク２２－１、及び２２－３が残っている場合は、ダイシングラインＤＬ２－２０と、アライメントマーク２２－１、及び２２－３と、が上下に重なるように、ダイシングソーＤＳ２を押し当てる。これにより、アライメントマーク２２－１、及び２２－３が除去されると共に、基板１０ａがＸ方向に分割される。

【0123】

同様に、境界部２４を通り、Ｘ方向に延びるダイシングラインＤＬ２－３０に沿って、基板１０ａを積層方向に切断する。複合セル基板２０ａに形成されたアライメントマーク２２－２、及び２２－４が残っている場合は、ダイシングラインＤＬ２－３０と、アライメントマーク２２－２、及び２２－４と、が上下に重なるように、ダイシングソーＤＳ２を押し当てる。これにより、これにより、アライメントマーク２２－２、及び２２－３が除去されると共に、基板１０ａがＹ方向に分割される。

【0124】

さらに、間隙部１４－４を通り、Ｘ方向に延びるダイシングラインＤＬ２－４０に沿って基板１０ａを積層方向に切断する。これにより、基板１０ａがＹ方向に分割される。

【0125】

以上により、セル２１ａが個片化される。このような手順を経て、半導体装置１ｉが製造される。図１７Ｂに示すように、上述のようにして製造された半導体装置１ｉにおいては、基板１０ａの外周部に段差１３は形成されない。

【0126】

（その他の変形例）
上述の実施形態、及び変形例では、実装予定領域ＰＲ１、実装予定領域ＰＲ２には基板１０ａにアライメントマークが配置されていない。しかし、実装予定領域ＰＲ１、実装予定領域ＰＲ２のうち、所定のダイシングラインと重なる部分にアライメントマークが配置されていてもよい。基板１０ａのアライメントマークと、複合セル基板２０ａのアライメントマークと、が対応する位置にあり、互いに接合していてもよい。このようにアライメントマークが配置されていても、段差１３の形成の際、または、基板１０ａの個片化の際には、これらのアライメントマークは除去される。

【0127】

上述の実施形態、及び変形例では、段差１３の形成に伴って、アライメントマーク１１等が除去されることとした。しかし、アライメントマーク１１等は、基板１０ａの切断の際に、除去されてもよい。

【0128】

上述の実施形態、及び変形例では、基板１０ａの上面１４０ａに沿う方向には、１つのセル２１ａが配置されることとしたが、セル２１ａの配置はこれらに限定されない。例えば、基板１０ａの上面１４０ａに沿う方向に２つのセル２１ａが配置されてもよい。そして、基板１０ａの外周部に形成された段差１３の側面１３１と、それぞれのセル２１ａの側面と、が同一平面上に配置されていてもよい。

【0129】

上述の実施形態、及び変形例では、段差１３の形成後、基板１０ａ、及び複合セル基板２０ａの少なくとも一部を封止部材３０ａ、または３０ｂで覆うこととした。しかし、封止部材３０ａ、または３０ｂで覆わなくともよい。このようにして製造された半導体装置のそれぞれを積層した後、一括で封止してもよい。

【0130】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0131】

１ａ～１ｇ…半導体装置、１０ａ、１０ｂ…基板、１１…アライメントマーク、１２…端子、１３…段差、１４…間隙部、１５…凹部、１６…バンプ、２０‥複合セル基板、２１ａ～２１ｅ…セル、２２…アライメントマーク、２３…端子、３０ａ、３０ｂ…封止部材、５０…半田、６０…接着剤、１３１…側面、１３２…上面、１４０ａ，１４０ｂ…上面、２１０ａ、２１０ｂ…基板面、２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ…側面、２１２～２１４…側面、ＤＳ１、ＤＳ２…ダイシングソー。

【図1A】

【図1B】

【図2】

【図3A】

【図3B】

【図4】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10】

【図11A】

【図11B】

【図12A】

【図12B】

【図13】

【図14】

【図15A】

【図15B】

【図15C】

【図16A】

【図16B】

【図17A】

【図17B】

【図18A】

【図18B】