(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024133871
(43)【公開日】2024-10-03
(54)【発明の名称】半導体記憶装置及び半導体装置
(51)【国際特許分類】
H10B 43/40 20230101AFI20240926BHJP
H10B 43/27 20230101ALI20240926BHJP
H10B 43/50 20230101ALI20240926BHJP
H01L 21/336 20060101ALI20240926BHJP
H01L 21/8234 20060101ALI20240926BHJP
H10B 41/27 20230101ALI20240926BHJP
H10B 41/40 20230101ALI20240926BHJP
H10B 41/50 20230101ALI20240926BHJP
H01L 27/00 20060101ALI20240926BHJP
H01L 27/088 20060101ALI20240926BHJP
H01L 21/76 20060101ALI20240926BHJP
H01L 21/02 20060101ALI20240926BHJP
【ＦＩ】
H10B43/40
H10B43/27
H10B43/50
H01L29/78 371
H01L27/088 E
H10B41/27
H10B41/40
H10B41/50
H01L27/00 301C
H01L27/088 D
H01L27/088 331A
H01L27/088 331G
H01L21/76 L
H01L21/02 B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023043868
(22)【出願日】2023-03-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】百々 信幸
【テーマコード（参考）】
5F032
5F048
5F083
5F101
【Ｆターム（参考）】
5F032AA34
5F032AA35
5F032AA43
5F032AA77
5F032BA01
5F032BA02
5F032BA03
5F032BB01
5F032DA02
5F032DA25
5F032DA33
5F048AA01
5F048AB01
5F048AC01
5F048AC03
5F048BA01
5F048BA19
5F048BA20
5F048BB09
5F048BB11
5F048BC18
5F048BE02
5F048BE04
5F048BE05
5F048BE09
5F048BF02
5F048BF04
5F048BF05
5F048BF06
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048BF18
5F048BG13
5F048CB01
5F048CB03
5F048CB04
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083GA06
5F083GA10
5F083GA24
5F083GA27
5F083HA03
5F083JA04
5F083JA05
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083KA17
5F083LA03
5F083LA05
5F083LA10
5F083LA12
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083NA01
5F083ZA21
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD27
5F101BD30
5F101BD34
5F101BE02
5F101BE05
5F101BE11
5F101BF05
(57)【要約】 （修正有）
【課題】高集積化が可能な半導体記憶装置及び半導体装置を提供する。
【解決手段】半導体記憶装置において、メモリダイは、第１チップＣＰ及び第２チップＣＭを備える。第１チップは、Ｚ方向と交差する第１面及び第２面を有する半導体基板２００と、半導体基板の第１面に設けられた複数のトランジスタＴｒとを備える。複数のトランジスタは、Ｚ方向と交差するＹ方向に隣り合う第１トランジスタ及び第２トランジスタを含む。半導体基板は、第１トランジスタ及び第２トランジスタの間に設けられ、半導体基板の第１面から、半導体基板の第１面及び第２面の間の位置Ｚ１にかけてＺ方向に延伸する第１絶縁部材ＳＴＩと、第１トランジスタ及び第２トランジスタの間の、Ｚ方向から見て第１絶縁部材と重なる位置に設けられ、半導体基板の第２面から、半導体基板の第１位置にかけてＺ方向に延伸する第２絶縁部材ＤＴＩと、を備える。
【選択図】図７
【解決手段】半導体記憶装置において、メモリダイは、第１チップＣＰ及び第２チップＣＭを備える。第１チップは、Ｚ方向と交差する第１面及び第２面を有する半導体基板２００と、半導体基板の第１面に設けられた複数のトランジスタＴｒとを備える。複数のトランジスタは、Ｚ方向と交差するＹ方向に隣り合う第１トランジスタ及び第２トランジスタを含む。半導体基板は、第１トランジスタ及び第２トランジスタの間に設けられ、半導体基板の第１面から、半導体基板の第１面及び第２面の間の位置Ｚ１にかけてＺ方向に延伸する第１絶縁部材ＳＴＩと、第１トランジスタ及び第２トランジスタの間の、Ｚ方向から見て第１絶縁部材と重なる位置に設けられ、半導体基板の第２面から、半導体基板の第１位置にかけてＺ方向に延伸する第２絶縁部材ＤＴＩと、を備える。
【選択図】図７
【特許請求の範囲】
【請求項1】
互いに接続された第１チップ及び第２チップを備え、
前記第１チップは、
第１方向と交差する第１面及び第２面を有する半導体基板と、
前記半導体基板の前記第１面に設けられた複数のトランジスタと、
前記第１方向に延伸し、前記複数のトランジスタに接続された複数の第１コンタクトと、
前記複数の第１コンタクトを介して前記複数のトランジスタに電気的に接続された複数の第１貼合電極と
を備え、
前記第２チップは、
前記第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層と対向する半導体柱と、
前記第１方向に延伸し、前記複数の第１導電層に接続された複数の第２コンタクトと、
前記複数の第２コンタクトを介して前記複数の第１導電層に接続された複数の第２貼合電極と
を備え、
前記第１チップ及び前記第２チップは、前記複数の第１貼合電極が前記複数の第２貼合電極と対向する様に配置され、
前記複数の第１貼合電極は前記複数の第２貼合電極に接続され、
前記複数のトランジスタは、前記第１方向と交差する第２方向に隣り合う第１トランジスタ及び第２トランジスタを含み、
前記半導体基板は、
前記第１トランジスタ及び前記第２トランジスタの間に設けられ、前記半導体基板の前記第１面から、前記半導体基板の前記第１面及び前記第２面の間の第１位置にかけて前記第１方向に延伸する第１絶縁部材と、
前記第１トランジスタ及び前記第２トランジスタの間の、前記第１方向から見て前記第１絶縁部材と重なる位置に設けられ、前記半導体基板の前記第２面から、前記半導体基板の前記第１位置にかけて前記第１方向に延伸する第２絶縁部材と、
を備え、
前記第２絶縁部材の前記第２面における前記第２方向の幅は、前記第１絶縁部材の前記第１面における前記第２方向の幅よりも大きい
半導体記憶装置。
前記第１チップは、
第１方向と交差する第１面及び第２面を有する半導体基板と、
前記半導体基板の前記第１面に設けられた複数のトランジスタと、
前記第１方向に延伸し、前記複数のトランジスタに接続された複数の第１コンタクトと、
前記複数の第１コンタクトを介して前記複数のトランジスタに電気的に接続された複数の第１貼合電極と
を備え、
前記第２チップは、
前記第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層と対向する半導体柱と、
前記第１方向に延伸し、前記複数の第１導電層に接続された複数の第２コンタクトと、
前記複数の第２コンタクトを介して前記複数の第１導電層に接続された複数の第２貼合電極と
を備え、
前記第１チップ及び前記第２チップは、前記複数の第１貼合電極が前記複数の第２貼合電極と対向する様に配置され、
前記複数の第１貼合電極は前記複数の第２貼合電極に接続され、
前記複数のトランジスタは、前記第１方向と交差する第２方向に隣り合う第１トランジスタ及び第２トランジスタを含み、
前記半導体基板は、
前記第１トランジスタ及び前記第２トランジスタの間に設けられ、前記半導体基板の前記第１面から、前記半導体基板の前記第１面及び前記第２面の間の第１位置にかけて前記第１方向に延伸する第１絶縁部材と、
前記第１トランジスタ及び前記第２トランジスタの間の、前記第１方向から見て前記第１絶縁部材と重なる位置に設けられ、前記半導体基板の前記第２面から、前記半導体基板の前記第１位置にかけて前記第１方向に延伸する第２絶縁部材と、
を備え、
前記第２絶縁部材の前記第２面における前記第２方向の幅は、前記第１絶縁部材の前記第１面における前記第２方向の幅よりも大きい
半導体記憶装置。
【請求項2】
前記半導体基板は、前記第２絶縁部材により囲まれた第１半導体領域を備え、
前記複数のトランジスタは、前記第１半導体領域に設けられた前記第１トランジスタ及び第３トランジスタを含み、
前記第１半導体領域は、前記第１トランジスタのチャネル領域から前記第３トランジスタのチャネル領域にかけて連続している
請求項１記載の半導体記憶装置。
前記複数のトランジスタは、前記第１半導体領域に設けられた前記第１トランジスタ及び第３トランジスタを含み、
前記第１半導体領域は、前記第１トランジスタのチャネル領域から前記第３トランジスタのチャネル領域にかけて連続している
請求項１記載の半導体記憶装置。
【請求項3】
前記半導体基板は、前記第１トランジスタ及び前記第３トランジスタの間に設けられ、前記半導体基板の前記第１面から、前記半導体基板の前記第１面及び前記第２面の間の第２位置にかけて前記第１方向に延伸する第３絶縁部材を更に備える
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項4】
前記第１絶縁部材の前記第１面における前記第２方向の幅は、前記第１位置における前記第２方向の幅よりも大きく、
前記第２絶縁部材の前記第２面における前記第２方向の幅は、前記第１位置における前記第２方向の幅よりも大きい
請求項１記載の半導体記憶装置。
前記第２絶縁部材の前記第２面における前記第２方向の幅は、前記第１位置における前記第２方向の幅よりも大きい
請求項１記載の半導体記憶装置。
【請求項5】
前記第２絶縁部材の前記第１位置における前記第２方向の幅は、前記第１絶縁部材の前記第１位置における前記第２方向の幅よりも大きい
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項6】
前記複数のトランジスタの一部は、前記第１方向及び前記第２方向と交差する第３方向に並び、
前記複数のトランジスタの他の一部は、前記第３方向に並び、前記複数のトランジスタの一部と前記第２方向に並び、
前記第２絶縁部材は、前記複数のトランジスタの一部と、前記複数のトランジスタの他の一部と、の間において、前記第３方向に延伸する
請求項１記載の半導体記憶装置。
前記複数のトランジスタの他の一部は、前記第３方向に並び、前記複数のトランジスタの一部と前記第２方向に並び、
前記第２絶縁部材は、前記複数のトランジスタの一部と、前記複数のトランジスタの他の一部と、の間において、前記第３方向に延伸する
請求項１記載の半導体記憶装置。
【請求項7】
前記複数の第１導電層は、前記第３方向に延伸する
請求項６記載の半導体記憶装置。
請求項６記載の半導体記憶装置。
【請求項8】
前記第１チップは、
前記第１方向に延伸し、前記半導体基板の前記第１面に接続された第３コンタクトを備え、
前記半導体基板は、
第１導電型の不純物を含む第１領域と、
前記第１面の、前記第３コンタクトとの接続部に設けられ、前記第１導電型の不純物を含む第２領域と
備え、
前記第２領域における前記第１導電型の不純物の濃度は、前記第１領域における前記第１導電型の不純物の濃度よりも高い
請求項１記載の半導体記憶装置。
前記第１方向に延伸し、前記半導体基板の前記第１面に接続された第３コンタクトを備え、
前記半導体基板は、
第１導電型の不純物を含む第１領域と、
前記第１面の、前記第３コンタクトとの接続部に設けられ、前記第１導電型の不純物を含む第２領域と
備え、
前記第２領域における前記第１導電型の不純物の濃度は、前記第１領域における前記第１導電型の不純物の濃度よりも高い
請求項１記載の半導体記憶装置。
【請求項9】
前記第１チップは、
前記第１方向に延伸し、前記半導体基板の前記第２面に接続された第４コンタクトを備える
請求項１記載の半導体記憶装置。
前記第１方向に延伸し、前記半導体基板の前記第２面に接続された第４コンタクトを備える
請求項１記載の半導体記憶装置。
【請求項10】
前記半導体基板は、
第１導電型の不純物を含む第１領域と、
前記第２面の、前記第４コンタクトとの接続部に設けられ、前記第１導電型の不純物を含む第３領域と
備え、
前記第３領域における前記第１導電型の不純物の濃度は、前記第１領域における前記第１導電型の不純物の濃度よりも高い
請求項９記載の半導体記憶装置。
第１導電型の不純物を含む第１領域と、
前記第２面の、前記第４コンタクトとの接続部に設けられ、前記第１導電型の不純物を含む第３領域と
備え、
前記第３領域における前記第１導電型の不純物の濃度は、前記第１領域における前記第１導電型の不純物の濃度よりも高い
請求項９記載の半導体記憶装置。
【請求項11】
前記半導体基板は、
第１導電型の不純物を含み、
前記第１導電型と異なる第２導電型の不純物を含む第１ウェルと、
前記第１方向から見て前記第１ウェルと重なる位置に設けられ、前記第１導電型の不純物を含む第２ウェルと
を備え、
前記複数のトランジスタは、前記第２ウェルに設けられている
請求項１記載の半導体記憶装置。
第１導電型の不純物を含み、
前記第１導電型と異なる第２導電型の不純物を含む第１ウェルと、
前記第１方向から見て前記第１ウェルと重なる位置に設けられ、前記第１導電型の不純物を含む第２ウェルと
を備え、
前記複数のトランジスタは、前記第２ウェルに設けられている
請求項１記載の半導体記憶装置。
【請求項12】
前記第１チップは、
前記第１方向に延伸し、前記半導体基板の前記第１面において前記第１ウェルに接続された第５コンタクトと、
前記第１方向に延伸し、前記半導体基板の前記第１面において前記第２ウェルに接続された第６コンタクトと
を備え、
前記半導体基板は、
前記第１面の、前記第５コンタクトとの接続部に設けられ、前記第２導電型の不純物を含む第４領域と
前記第１面の、前記第６コンタクトとの接続部に設けられ、前記第１導電型の不純物を含む第５領域と
を備え、
前記第４領域における前記第２導電型の不純物の濃度は、前記第１ウェルにおける前記第２導電型の不純物の濃度よりも高く、
前記第５領域における前記第１導電型の不純物の濃度は、前記第２ウェルにおける前記第１導電型の不純物の濃度よりも高い
請求項１１記載の半導体記憶装置。
前記第１方向に延伸し、前記半導体基板の前記第１面において前記第１ウェルに接続された第５コンタクトと、
前記第１方向に延伸し、前記半導体基板の前記第１面において前記第２ウェルに接続された第６コンタクトと
を備え、
前記半導体基板は、
前記第１面の、前記第５コンタクトとの接続部に設けられ、前記第２導電型の不純物を含む第４領域と
前記第１面の、前記第６コンタクトとの接続部に設けられ、前記第１導電型の不純物を含む第５領域と
を備え、
前記第４領域における前記第２導電型の不純物の濃度は、前記第１ウェルにおける前記第２導電型の不純物の濃度よりも高く、
前記第５領域における前記第１導電型の不純物の濃度は、前記第２ウェルにおける前記第１導電型の不純物の濃度よりも高い
請求項１１記載の半導体記憶装置。
【請求項13】
第１方向と交差する第１面及び第２面を有する半導体基板と、
前記半導体基板の前記第１面に設けられた複数のトランジスタと
を備え、
前記複数のトランジスタは、前記第１方向と交差する第２方向に隣り合う第１トランジスタ及び第２トランジスタを含み、
前記半導体基板は、
前記第１トランジスタ及び前記第２トランジスタの間に設けられ、前記半導体基板の前記第１面から、前記半導体基板の前記第１面及び前記第２面の間の第１位置にかけて前記第１方向に延伸する第１絶縁部材と、
前記第１トランジスタ及び前記第２トランジスタの間の、前記第１方向から見て前記第１絶縁部材と重なる位置に設けられ、前記半導体基板の前記第２面から、前記半導体基板の前記第１位置にかけて前記第１方向に延伸する第２絶縁部材と、
を備え、
前記第２絶縁部材の前記第２面における前記第２方向の幅は、前記第１絶縁部材の前記第１面における前記第２方向の幅よりも大きい
半導体装置。
前記半導体基板の前記第１面に設けられた複数のトランジスタと
を備え、
前記複数のトランジスタは、前記第１方向と交差する第２方向に隣り合う第１トランジスタ及び第２トランジスタを含み、
前記半導体基板は、
前記第１トランジスタ及び前記第２トランジスタの間に設けられ、前記半導体基板の前記第１面から、前記半導体基板の前記第１面及び前記第２面の間の第１位置にかけて前記第１方向に延伸する第１絶縁部材と、
前記第１トランジスタ及び前記第２トランジスタの間の、前記第１方向から見て前記第１絶縁部材と重なる位置に設けられ、前記半導体基板の前記第２面から、前記半導体基板の前記第１位置にかけて前記第１方向に延伸する第２絶縁部材と、
を備え、
前記第２絶縁部材の前記第２面における前記第２方向の幅は、前記第１絶縁部材の前記第１面における前記第２方向の幅よりも大きい
半導体装置。
【請求項14】
前記半導体基板は、前記第２絶縁部材により囲まれた第１半導体領域を備え、
前記複数のトランジスタは、前記第１半導体領域に設けられた前記第１トランジスタ及び第３トランジスタを含み、
前記第１半導体領域は、前記第１トランジスタのチャネル領域から前記第３トランジスタのチャネル領域にかけて連続している
請求項１３記載の半導体装置。
前記複数のトランジスタは、前記第１半導体領域に設けられた前記第１トランジスタ及び第３トランジスタを含み、
前記第１半導体領域は、前記第１トランジスタのチャネル領域から前記第３トランジスタのチャネル領域にかけて連続している
請求項１３記載の半導体装置。
【請求項15】
前記半導体基板は、前記第１トランジスタ及び前記第３トランジスタの間に設けられ、前記半導体基板の前記第１面から、前記半導体基板の前記第１面及び前記第２面の間の第２位置にかけて前記第１方向に延伸する第３絶縁部材を更に備える
請求項１４記載の半導体装置。
請求項１４記載の半導体装置。
【請求項16】
前記第１絶縁部材の前記第１面における前記第２方向の幅は、前記第１位置における前記第２方向の幅よりも大きく、
前記第２絶縁部材の前記第２面における前記第２方向の幅は、前記第１位置における前記第２方向の幅よりも大きい
請求項１３記載の半導体装置。
前記第２絶縁部材の前記第２面における前記第２方向の幅は、前記第１位置における前記第２方向の幅よりも大きい
請求項１３記載の半導体装置。
【請求項17】
前記第２絶縁部材の前記第１位置における前記第２方向の幅は、前記第１絶縁部材の前記第１位置における前記第２方向の幅よりも大きい
請求項１３記載の半導体装置。
請求項１３記載の半導体装置。
【請求項18】
前記半導体装置は、
前記第１方向に延伸し、前記半導体基板の前記第１面に接続された第１ビアコンタクト電極を備え、
前記半導体基板は、
第１導電型の不純物を含む第１領域と、
前記第１面の、前記第１ビアコンタクト電極との接続部に設けられ、前記第１導電型の不純物を含む第２領域と
備え、
前記第２領域における前記第１導電型の不純物の濃度は、前記第１領域における前記第１導電型の不純物の濃度よりも高い
請求項１３記載の半導体装置。
前記第１方向に延伸し、前記半導体基板の前記第１面に接続された第１ビアコンタクト電極を備え、
前記半導体基板は、
第１導電型の不純物を含む第１領域と、
前記第１面の、前記第１ビアコンタクト電極との接続部に設けられ、前記第１導電型の不純物を含む第２領域と
備え、
前記第２領域における前記第１導電型の不純物の濃度は、前記第１領域における前記第１導電型の不純物の濃度よりも高い
請求項１３記載の半導体装置。
【請求項19】
前記半導体装置は、
前記第１方向に延伸し、前記半導体基板の前記第２面に接続された第２ビアコンタクト電極を備える
請求項１３記載の半導体装置。
前記第１方向に延伸し、前記半導体基板の前記第２面に接続された第２ビアコンタクト電極を備える
請求項１３記載の半導体装置。
【請求項20】
前記半導体基板は、
第１導電型の不純物を含む第１領域と、
前記第２面の、前記第２ビアコンタクト電極との接続部に設けられ、前記第１導電型の不純物を含む第３領域と
備え、
前記第３領域における前記第１導電型の不純物の濃度は、前記第１領域における前記第１導電型の不純物の濃度よりも高い
請求項１９記載の半導体装置。
第１導電型の不純物を含む第１領域と、
前記第２面の、前記第２ビアコンタクト電極との接続部に設けられ、前記第１導電型の不純物を含む第３領域と
備え、
前記第３領域における前記第１導電型の不純物の濃度は、前記第１領域における前記第１導電型の不純物の濃度よりも高い
請求項１９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置及び半導体装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／００８２８９６号明細書
【特許文献2】米国特許出願公開第２０２１／０３２００９４号明細書
【特許文献3】米国特許出願公開第２０２２／００８５００３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
高集積化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、互いに接続された第１チップ及び第２チップを備える。第１チップは、第１方向と交差する第１面及び第２面を有する半導体基板と、半導体基板の第１面に設けられた複数のトランジスタと、第１方向に延伸し、複数のトランジスタに接続された複数の第１コンタクトと、複数の第１コンタクトを介して複数のトランジスタに電気的に接続された複数の第１貼合電極とを備える。第２チップは、第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する半導体柱と、第１方向に延伸し、複数の第１導電層に接続された複数の第２コンタクトと、複数の第２コンタクトを介して複数の第１導電層に接続された複数の第２貼合電極とを備える。第１チップ及び第２チップは、複数の第１貼合電極が複数の第２貼合電極と対向する様に配置され、複数の第１貼合電極は複数の第２貼合電極に接続される。複数のトランジスタは、第１方向と交差する第２方向に隣り合う第１トランジスタ及び第２トランジスタを含む。
【0006】
半導体基板は、第１トランジスタ及び第２トランジスタの間に設けられ、半導体基板の第１面から、半導体基板の第１面及び第２面の間の第１位置にかけて第１方向に延伸する第１絶縁部材と、第１トランジスタ及び第２トランジスタの間の、第１方向から見て第１絶縁部材と重なる位置に設けられ、半導体基板の第２面から、半導体基板の第１位置にかけて第１方向に延伸する第２絶縁部材と、を備える。第２絶縁部材の第２面における第２方向の幅は、第１絶縁部材の第１面における第２方向の幅よりも大きい。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。
【図2】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図3】電圧生成回路ＶＧ、ドライバ回路ＤＲＶ及びロウデコーダＲＤの構成を示す模式的な回路図である。
【図4】ロウ制御回路ＲｏｗＣ及びブロックデコーダＢＬＫＤの構成を示す模式的な回路図である。
【図5】第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
【図6】チップＣＭの構成例を示す模式的な上面図である。
【図7】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図8】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図9】チップＣＭの一部の構成を示す模式的な上面図である。
【図10】チップＣＭの一部の構成を示す模式的な断面図である。
【図11】フックアップ領域ＲＨＵの構成例を示す模式的な平面図である。
【図12】チップＣＰの構成例を示す模式的な下面図である。
【図13】ロウ制御回路領域ＲＲＣ中の一部の構成を示す模式的な下面図である。
【図14】ロウ制御回路領域ＲＲＣ中の一部の構成を示す模式的な下面図である。
【図15】ロウ制御回路領域ＲＲＣ中の一部の構成を示す模式的な下面図である。
【図16】ロウ制御回路領域ＲＲＣ中の一部の構成を例示する模式的な下面図である。
【図17】ロウ制御回路領域ＲＲＣ中の一部の構成を例示する模式的な下面図である。
【図18】ロウ制御回路領域ＲＲＣ中の一部の構成を例示する模式的な下面図である。
【図19】チップＣＰのＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
【図20】チップＣＰのＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
【図21】チップＣＰのＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
【図22】チップＣＰのＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
【図23】チップＣＰのＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
【図24】チップＣＰのＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
【図25】チップＣＰのＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
【図26】チップＣＰのＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。
【図27】ウェハＷＭ，ＷＰを貼合する製造方法について説明するための模式的な断面図である。
【図28】ウェハＷＭ，ＷＰを貼合する製造方法について説明するための模式的な断面図である。
【図29】チップＣＰの半導体基板２００部分の製造方法について説明するための模式的な断面図である。
【図30】チップＣＰの半導体基板２００部分の製造方法について説明するための模式的な断面図である。
【図31】チップＣＰの半導体基板２００部分の製造方法について説明するための模式的な断面図である。
【図32】チップＣＰの半導体基板２００部分の製造方法について説明するための模式的な断面図である。
【図33】チップＣＰの半導体基板２００部分の製造方法について説明するための模式的な断面図である。
【図34】チップＣＰの半導体基板２００部分の製造方法について説明するための模式的な断面図である。
【図35】チップＣＰの半導体基板２００部分の製造方法について説明するための模式的な断面図である。
【図36】比較例に係るメモリダイＭＤの一部の構成を示す模式的な断面図である。
【図37】比較例に係るメモリダイＭＤの一部の構成を示す模式的な断面図である。
【図38】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図39】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図40】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図41】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な下面図である。
【図42】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図43】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図44】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な下面図である。
【図45】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図46】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図47】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図48】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図49】その他の実施形態に係るチップＣＰの半導体基板２００部分の製造方法について説明するための模式的な断面図である。
【発明を実施するための形態】
【0008】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0009】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0010】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0011】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0012】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0013】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0014】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0015】
また、本明細書において、「上」や「下」等の表現は、ボンディングワイヤに接続可能な外部パッド電極を基準とする。例えば、メモリダイＭＤ中において、上記Ｚ方向に沿って外部パッド電極に近づく向きを上と、Ｚ方向に沿って外部パッド電極から離れる向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の外部パッド電極と反対側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の外部パッド電極側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0016】
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
【0017】
［第１実施形態］
［メモリダイＭＤの回路構成］
図１は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図２は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図３は、電圧生成回路ＶＧ、ドライバ回路ＤＲＶ及びロウデコーダＲＤの構成を示す模式的な回路図である。図４は、ロウ制御回路ＲｏｗＣ及びブロックデコーダＢＬＫＤの構成を示す模式的な回路図である。
［メモリダイＭＤの回路構成］
図１は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図２は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図３は、電圧生成回路ＶＧ、ドライバ回路ＤＲＶ及びロウデコーダＲＤの構成を示す模式的な回路図である。図４は、ロウ制御回路ＲｏｗＣ及びブロックデコーダＢＬＫＤの構成を示す模式的な回路図である。
【0018】
尚、図１には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合がある。図１において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含む。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含む。尚、図１の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0019】
図１に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
【0020】
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図２に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図２に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0021】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下では、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ場合がある。
【0022】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0023】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は電荷蓄積層を含んでいても良い。ドレイン側選択トランジスタＳＴＤのゲート電極には、ドレイン側選択ゲート線ＳＧＤが接続され、ソース側選択トランジスタＳＴＳのゲート電極には、ソース側選択ゲート線ＳＧＳが接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。尚、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳを、それぞれ、選択ゲート線ＳＧと呼ぶ場合がある。
【0024】
［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図１）は、例えば図３に示す様に、複数の電圧生成ユニットｖｇ１～ｖｇ３を備える。電圧生成ユニットｖｇ１～ｖｇ３は、読み出し動作、書き込み動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線ＬＶＧを介して出力する。例えば、電圧生成ユニットｖｇ１は、書き込み動作において、プログラム電圧を出力する。また、電圧生成ユニットｖｇ２は、読み出し動作において、読み出しパス電圧を出力する。また、電圧生成ユニットｖｇ２は、書き込み動作において、書き込みパス電圧を出力する。また、電圧生成ユニットｖｇ３は、読み出し動作において、読み出し電圧を出力する。また、電圧生成ユニットｖｇ３は、書き込み動作において、ベリファイ電圧を出力する。電圧生成ユニットｖｇ１～ｖｇ３は、例えば、チャージポンプ回路等の昇圧回路でも良いし、レギュレータ等の降圧回路でも良い。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線ＬＰに接続される。電圧供給線ＬＰには、電源電圧ＶＣＣ又は接地電圧ＶＳＳ（図１）が供給される。これらの電圧供給線ＬＰは、例えば、パッド電極Ｐに接続される。電圧生成回路ＶＧから出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
電圧生成回路ＶＧ（図１）は、例えば図３に示す様に、複数の電圧生成ユニットｖｇ１～ｖｇ３を備える。電圧生成ユニットｖｇ１～ｖｇ３は、読み出し動作、書き込み動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線ＬＶＧを介して出力する。例えば、電圧生成ユニットｖｇ１は、書き込み動作において、プログラム電圧を出力する。また、電圧生成ユニットｖｇ２は、読み出し動作において、読み出しパス電圧を出力する。また、電圧生成ユニットｖｇ２は、書き込み動作において、書き込みパス電圧を出力する。また、電圧生成ユニットｖｇ３は、読み出し動作において、読み出し電圧を出力する。また、電圧生成ユニットｖｇ３は、書き込み動作において、ベリファイ電圧を出力する。電圧生成ユニットｖｇ１～ｖｇ３は、例えば、チャージポンプ回路等の昇圧回路でも良いし、レギュレータ等の降圧回路でも良い。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線ＬＰに接続される。電圧供給線ＬＰには、電源電圧ＶＣＣ又は接地電圧ＶＳＳ（図１）が供給される。これらの電圧供給線ＬＰは、例えば、パッド電極Ｐに接続される。電圧生成回路ＶＧから出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0025】
尚、図３に例示する電圧生成回路ＶＧは、ワード線ＷＬに印加される複数通りの動作電圧（プログラム電圧、読み出しパス電圧、書き込みパス電圧、読み出し電圧、及びベリファイ電圧）を生成する構成を含んでいる。しかしながら、電圧生成回路ＶＧは、ビット線ＢＬ、ソース線ＳＬ、及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成する構成も含んでいる。
【0026】
［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤ（図１）は、例えば図３に示す様に、ロウ制御回路ＲｏｗＣと、ワード線デコーダＷＬＤと、ドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。ロウ制御回路ＲｏｗＣは、例えば図４に示す様に、複数のブロックデコーダユニットｂｌｋｄと、ブロックデコーダＢＬＫＤと、を備える。
ロウデコーダＲＤ（図１）は、例えば図３に示す様に、ロウ制御回路ＲｏｗＣと、ワード線デコーダＷＬＤと、ドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。ロウ制御回路ＲｏｗＣは、例えば図４に示す様に、複数のブロックデコーダユニットｂｌｋｄと、ブロックデコーダＢＬＫＤと、を備える。
【0027】
複数のブロックデコーダユニットｂｌｋｄは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応する。ブロックデコーダユニットｂｌｋｄは、複数のワード線スイッチＷＬＳＷと、複数の選択ゲート線スイッチＳＧＳＷと、を備える。複数のワード線スイッチＷＬＳＷは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応する。複数の選択ゲート線スイッチＳＧＳＷは、メモリブロックＢＬＫ中のドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに対応する。
【0028】
ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷは、例えば、電界効果型のＮＭＯＳトランジスタである。例えば図４に示す様に、ワード線スイッチＷＬＳＷのドレイン電極は、ワード線ＷＬに接続される。選択ゲート線スイッチＳＧＳＷのドレイン電極は、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに接続される。ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷのソース電極は、配線ＣＧＩに接続される。配線ＣＧＩは、ロウ制御回路ＲｏｗＣ中の全てのブロックデコーダユニットｂｌｋｄに接続される。ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷのゲート電極は、信号供給線ＢＬＫＳＥＬに接続される。信号供給線ＢＬＫＳＥＬは、全てのブロックデコーダユニットｂｌｋｄに対応して複数設けられる。また、信号供給線ＢＬＫＳＥＬは、ブロックデコーダユニットｂｌｋｄ中の全てのワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷに接続される。
【0029】
ブロックデコーダＢＬＫＤ（図４）は、読み出し動作、書き込み動作等に際して、ブロックアドレスをデコードする。読み出し動作、書き込み動作等においては、例えば、アドレスレジスタＡＤＲ（図１）中のブロックアドレスに対応する一つの信号線ＢＬＫＳＥＬが“Ｈ”状態となり、その他の信号線ＢＬＫＳＥＬが“Ｌ”状態となる。例えば、一つの信号線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号線ＢＬＫＳＥＬに接地電圧ＶＳＳ等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬ及び選択ゲート線ＳＧが全ての配線ＣＧＩと導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬがフローティング状態となる。
【0030】
ワード線デコーダＷＬＤ（図３）は、複数のワード線デコードユニットｗｌｄを備える。複数のワード線デコードユニットｗｌｄは、メモリストリングＭＳ中の複数のメモリセルＭＣに対応する。図３の例において、ワード線デコードユニットｗｌｄは、２つのトランジスタＴＷＬＳ，ＴＷＬＵを備える。トランジスタＴＷＬＳ，ＴＷＬＵは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＷＬＳ，ＴＷＬＵのドレイン電極は、配線ＣＧＩに接続される。トランジスタＴＷＬＳのソース電極は、配線ＣＧＩＳに接続される。トランジスタＴＷＬＵのソース電極は、配線ＣＧＩＵに接続される。トランジスタＴＷＬＳのゲート電極は、信号線ＷＬＳＥＬＳに接続される。トランジスタＴＷＬＵのゲート電極は、信号線ＷＬＳＥＬＵに接続される。信号線ＷＬＳＥＬＳは、全てのワード線デコードユニットｗｌｄに含まれる一方のトランジスタＴＷＬＳに対応して複数設けられる。信号線ＷＬＳＥＬＵは、全てのワード線デコードユニットｗｌｄに含まれる他方のトランジスタＴＷＬＵに対応して複数設けられる。
【0031】
読み出し動作、書き込み動作等においては、例えば、アドレスレジスタＡＤＲ（図１）中のページアドレスに対応する一つのワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬＳが“Ｈ”状態となり、これに対応するＷＬＳＥＬＵが“Ｌ”状態となる。また、それ以外のワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬＳが“Ｌ”状態となり、これに対応するＷＬＳＥＬＵが“Ｈ”状態となる。また、配線ＣＧＩＳには、選択ワード線ＷＬに対応する電圧が供給される。また、配線ＣＧＩＵには、非選択ワード線ＷＬに対応する電圧が供給される。これにより、上記ページアドレスに対応する一つのワード線ＷＬに、選択ワード線ＷＬに対応する電圧が供給される。また、その他のワード線ＷＬに、非選択ワード線ＷＬに対応する電圧が供給される。
【0032】
ドライバ回路ＤＲＶ（図３）は、例えば、６つのトランジスタＴＤＲＶ１～ＴＤＲＶ６を備える。トランジスタＴＤＲＶ１～ＴＤＲＶ６は、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＤＲＶ１～ＴＤＲＶ４のドレイン電極は、配線ＣＧＩＳに接続される。トランジスタＴＤＲＶ５，ＴＤＲＶ６のドレイン電極は、配線ＣＧＩＵに接続される。トランジスタＴＤＲＶ１のソース電極は、電圧供給線ＬＶＧ１を介して、電圧生成ユニットｖｇ１の出力端子に接続される。トランジスタＴＤＲＶ２，ＴＤＲＶ５のソース電極は、電圧供給線ＬＶＧ２を介して、電圧生成ユニットｖｇ２の出力端子に接続される。トランジスタＴＤＲＶ３のソース電極は、電圧供給線ＬＶＧ３を介して、電圧生成ユニットｖｇ３の出力端子に接続される。トランジスタＴＤＲＶ４，ＴＤＲＶ６のソース電極は、電圧供給線ＬＰを介して、パッド電極Ｐに接続される。トランジスタＴＤＲＶ１～ＴＤＲＶ６のゲート電極には、それぞれ、信号線ＶＳＥＬ１～ＶＳＥＬ６が接続される。
【0033】
読み出し動作、書き込み動作等においては、例えば、配線ＣＧＩＳに対応する複数の信号線ＶＳＥＬ１～ＶＳＥＬ４のうちの一つが“Ｈ”状態となり、その他が“Ｌ”状態となる。また、配線ＣＧＩＵに対応する２つの信号線ＶＳＥＬ５，ＶＳＥＬ６の一方が“Ｈ”状態となり、他方が“Ｌ”状態となる。
【0034】
図示しないアドレスデコーダは、例えば、シーケンサＳＱＣ（図１）からの制御信号に従って順次アドレスレジスタＡＤＲ（図１）のロウアドレスＲＡを参照する。ロウアドレスＲＡは、上述したブロックアドレス及びページアドレスを含む。アドレスデコーダは、上記信号線ＢＬＫＳＥＬ，ＷＬＳＥＬＳ，ＷＬＳＥＬＵの電圧を“Ｈ”状態又は“Ｌ”状態に制御する。
【0035】
尚、図３の例において、ロウデコーダＲＤには、１つのメモリブロックＢＬＫについて１つずつブロックデコーダユニットｂｌｋｄが設けられる。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロックデコーダユニットｂｌｋｄが設けられても良い。
【0036】
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図１）は、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、このメモリセルＭＣの状態を示すデータを取得する。この様な動作を、センス動作と呼ぶ場合がある。センスアンプモジュールＳＡＭは、複数のセンスアンプユニットを備える。複数のセンスアンプユニットは、複数のビット線ＢＬに対応する。複数のセンスアンプユニットは、それぞれ、センスアンプ回路と、ラッチ回路と、を備える。
センスアンプモジュールＳＡＭ（図１）は、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、このメモリセルＭＣの状態を示すデータを取得する。この様な動作を、センス動作と呼ぶ場合がある。センスアンプモジュールＳＡＭは、複数のセンスアンプユニットを備える。複数のセンスアンプユニットは、複数のビット線ＢＬに対応する。複数のセンスアンプユニットは、それぞれ、センスアンプ回路と、ラッチ回路と、を備える。
【0037】
［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図１）は、複数のラッチ回路を備える。複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
キャッシュメモリＣＭ（図１）は、複数のラッチ回路を備える。複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
【0038】
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続される。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＢＵＳ（図１）と導通させる。
【0039】
［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図１）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
シーケンサＳＱＣ（図１）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
【0040】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。
【0041】
［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏ（図１）は、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続される。
入出力制御回路Ｉ／Ｏ（図１）は、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続される。
【0042】
データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
【0043】
複数の入力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳの双方に接続されたコンパレータを含む。複数の出力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳのいずれかに接続されたＯＣＤ（Off Chip Driver）回路を含む。
【0044】
［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図１）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
論理回路ＣＴＲ（図１）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【0045】
［メモリダイＭＤの構造］
図５は、第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図５に示す通り、メモリダイＭＤは、周辺回路ＰＣ側のチップＣＰと、メモリセルアレイＭＣＡ側のチップＣＭと、を備える。
図５は、第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図５に示す通り、メモリダイＭＤは、周辺回路ＰＣ側のチップＣＰと、メモリセルアレイＭＣＡ側のチップＣＭと、を備える。
【0046】
チップＣＰの上面には、図示しないボンディングワイヤに接続可能な複数の外部パッド電極ＰＸが設けられている。また、チップＣＰの下面には、複数の貼合電極ＰＩ２が設けられている。また、チップＣＭの上面には、複数の貼合電極ＰＩ１が設けられている。以下、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられ、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられる。
【0047】
チップＣＰ及びチップＣＭは、チップＣＰの表面とチップＣＭの表面とが対向するよう配置される。複数の貼合電極ＰＩ２は、複数の貼合電極Ｐ１１にそれぞれ対応して設けられ、複数の貼合電極Ｐ１１に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。複数の貼合電極ＰＩ２は複数の貼合電極Ｐ１１に接続される。
【0048】
尚、図５の例において、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４は、それぞれ、チップＣＭの角部ａ１、ａ２、ａ３、ａ４と対応する。
【0049】
図６は、チップＣＭの構成例を示す模式的な上面図である。図６では、貼合電極ＰＩ１等の一部の構成を省略している。図７及び図８は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図９は、チップＣＭの一部の構成を示す模式的な上面図である。図９では、左側の領域において図７に示すワード線ＷＬの位置のＸＹ断面を示し、右側の領域において図７に示すドレイン側選択ゲート線ＳＧＤの位置のＸＹ断面を示している。尚、図９の右側の領域では、半導体柱１２０とビット線ＢＬとの接続部分を表すために、ビアコンタクト電極ｃｈ，Ｖｙ、及びビット線ＢＬも示している。図９の左側の領域においても、ビアコンタクト電極ｃｈ，Ｖｙ、及びビット線ＢＬが設けられている。図１０は、チップＣＭの一部の構成を示す模式的な断面図である。図１０は、ＹＺ断面を示しているが、半導体柱１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図１０と同様の構造が観察される。図１１は、フックアップ領域ＲＨＵの構成例を示す模式的な平面図である。図１２は、チップＣＰの構成例を示す模式的な下面図である。図１２では、貼合電極ＰＩ２等の一部の構成を省略している。
【0050】
［チップＣＭの構造］
チップＣＭ（図５）は、図６の例において、Ｘ方向に並ぶ４つのメモリプレーンＭＰ０～ＭＰ３を備える。尚、４つのメモリプレーンＭＰ０～ＭＰ３を、それぞれ、単にメモリプレーンＭＰと呼ぶ場合がある。また、これら４つのメモリプレーンＭＰ０～ＭＰ３は、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図６の例において、これら４つのメモリプレーンＭＰ０～ＭＰ３は、それぞれ、Ｘ方向の両端部に設けられたフックアップ領域ＲＨＵと、これらの間に設けられたメモリホール領域ＲＭＨと、を備える。また、図６の例では、メモリホール領域ＲＭＨがＸ方向に４つの領域ＲＭＨＵに分割されている。これら４つの領域ＲＭＨＵのＸ方向における幅は、全て同じでも良いし、同じでなくても良い。また、チップＣＭは、４つのメモリプレーンＭＰ０～ＭＰ３よりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
チップＣＭ（図５）は、図６の例において、Ｘ方向に並ぶ４つのメモリプレーンＭＰ０～ＭＰ３を備える。尚、４つのメモリプレーンＭＰ０～ＭＰ３を、それぞれ、単にメモリプレーンＭＰと呼ぶ場合がある。また、これら４つのメモリプレーンＭＰ０～ＭＰ３は、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図６の例において、これら４つのメモリプレーンＭＰ０～ＭＰ３は、それぞれ、Ｘ方向の両端部に設けられたフックアップ領域ＲＨＵと、これらの間に設けられたメモリホール領域ＲＭＨと、を備える。また、図６の例では、メモリホール領域ＲＭＨがＸ方向に４つの領域ＲＭＨＵに分割されている。これら４つの領域ＲＭＨＵのＸ方向における幅は、全て同じでも良いし、同じでなくても良い。また、チップＣＭは、４つのメモリプレーンＭＰ０～ＭＰ３よりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
【0051】
尚、図示の例では、フックアップ領域ＲＨＵがメモリプレーンＭＰのＸ方向の両端部に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域ＲＨＵは、メモリプレーンＭＰのＸ方向の両端部でなく、Ｘ方向の一端部に設けられていても良い。また、フックアップ領域ＲＨＵは、メモリプレーンＭＰのＸ方向の中央位置又は中央近傍の位置に設けられていても良い。
【0052】
チップＣＭは、例えば図７に示す様に、導電層１００と、導電層１００の上方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの上方に設けられたビアコンタクト電極層ＣＨと、ビアコンタクト電極層ＣＨの上方に設けられた複数の配線層Ｍ０，Ｍ１と、配線層Ｍ０，Ｍ１の上方に設けられたチップ貼合電極層ＭＢと、を備える。
【0053】
導電層１００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、タングステンシリサイド（ＷＳｉ）等のシリサイドを含んでいても良い。
【0054】
【0055】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのメモリホール領域ＲＭＨにおける構造］
メモリセルアレイ層ＬＭＣＡには、図６を参照して説明した様に、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図７に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｚ方向に並ぶ複数の導電層１１０を含み、Ｙ方向に並ぶ複数の積層構造が、複数のメモリブロックＢＬＫに対応する。
メモリセルアレイ層ＬＭＣＡには、図６を参照して説明した様に、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図７に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｚ方向に並ぶ複数の導電層１１０を含み、Ｙ方向に並ぶ複数の積層構造が、複数のメモリブロックＢＬＫに対応する。
【0056】
メモリブロックＢＬＫは、例えば図７に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、を備える。また、図１０に示す様に、複数の導電層１１０及び複数の半導体柱１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。
【0057】
導電層１１０（図７）は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）、モリブデン（Ｍｏ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁層１１１が設けられている。
【0058】
複数の導電層１１０（図７）のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択トランジスタＳＴＳ（図２）のゲート電極及びソース側選択ゲート線ＳＧＳとして機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0059】
また、これよりも上方に位置する複数の導電層１１０は、メモリセルＭＣ（図２）のゲート電極及びワード線ＷＬとして機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0060】
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択トランジスタＳＴＤのゲート電極及びドレイン側選択ゲート線ＳＧＤとして機能する。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。例えば図９に示す様に、これら複数の導電層１１０のＹ方向の幅ＹＳＧＤは、ワード線ＷＬとして機能する導電層１１０のＹ方向の幅ＹＷＬよりも小さい。また、Ｙ方向に隣り合う２つの導電層１１０の間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられている。
【0061】
半導体柱１２０は、例えば図９に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、それぞれ、１つのメモリストリングＭＳ（図２）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体柱１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。半導体柱１２０の外周面は、それぞれ複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
【0062】
また、半導体柱１２０（図７）の下端には、図示しない不純物領域が設けられている。この不純物領域は、上記導電層１００に接続されている。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。
【0063】
また、半導体柱１２０（図７）の上端には、図示しない不純物領域が設けられている。この不純物領域は、ビアコンタクト電極ｃｈ及びビアコンタクト電極Ｖｙを介してビット線ＢＬに接続される。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物を含む。
【0064】
ゲート絶縁膜１３０は、例えば図９に示す様に、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１０に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）、窒酸化シリコン（ＳｉＯＮ）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０と導電層１００との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
【0065】
尚、図１０には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0066】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのフックアップ領域ＲＨＵにおける構造］
図８に示す様に、フックアップ領域ＲＨＵには、複数のビアコンタクト電極ＣＣ（コンタクト）が設けられている。これら複数のビアコンタクト電極ＣＣは、それぞれ、Ｚ方向に延伸し、下端において導電層１１０（ＷＬ，ＳＧＤ，ＳＧＳ）に接続されている。
図８に示す様に、フックアップ領域ＲＨＵには、複数のビアコンタクト電極ＣＣ（コンタクト）が設けられている。これら複数のビアコンタクト電極ＣＣは、それぞれ、Ｚ方向に延伸し、下端において導電層１１０（ＷＬ，ＳＧＤ，ＳＧＳ）に接続されている。
【0067】
フックアップ領域ＲＨＵは、図１１に示す様に、メモリプレーンＭＰのＸ方向負側及びＸ方向正側に設けられ、２つのフックアップ領域ＲＨＵの間にメモリホール領域ＲＭＨが設けられている。メモリホール領域ＲＭＨにおいて、Ｙ方向正側から数えて１番目～８番目のメモリブロックを、メモリブロックＢＬＫ（１）～ＢＬＫ（８）であるものとする。Ｘ方向負側のフックアップ領域ＲＨＵは、メモリブロックＢＬＫ（１）～ＢＬＫ（８）に対応して、フックアップ領域ＲＨＵ（Ｎ１）～ＲＨＵ（Ｎ８）に分けられる。また、Ｘ方向正側のフックアップ領域ＲＨＵは、メモリブロックＢＬＫ（１）～ＢＬＫ（８）に対応して、フックアップ領域ＲＨＵ（Ｐ１）～ＲＨＵ（Ｐ８）に分けられる。
【0068】
フックアップ領域ＲＨＵ（Ｎ１），ＲＨＵ（Ｎ４），ＲＨＵ（Ｎ５），ＲＨＵ（Ｎ８），ＲＨＵ（Ｐ２），ＲＨＵ（Ｐ３），ＲＨＵ（Ｐ６），ＲＨＵ（Ｐ７）には、Ｙ方向に並ぶ３つのビアコンタクト電極ＣＣの列がＸ方向に複数並んでいる。
【0069】
フックアップ領域ＲＨＵ（Ｎ１）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（１）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｐ２）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（２）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｐ３）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（３）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｎ４）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（４）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｎ５）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（５）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｐ６）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（６）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｐ７）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（７）における各層の導電層１１０に接続される。フックアップ領域ＲＨＵ（Ｎ８）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（８）における各層の導電層１１０に接続される。
【0070】
［ビアコンタクト電極層ＣＨの構造］
ビアコンタクト電極層ＣＨ（図７）に含まれる複数のビアコンタクト電極ｃｈは、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
ビアコンタクト電極層ＣＨ（図７）に含まれる複数のビアコンタクト電極ｃｈは、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0071】
ビアコンタクト電極層ＣＨは、複数のビアコンタクト電極ｃｈを含む。これら複数のビアコンタクト電極ｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビアコンタクト電極ｃｈは、複数の半導体柱１２０に対応して設けられ、複数の半導体柱１２０の下端に接続されている。
【0072】
［チップＣＭの配線層Ｍ０，Ｍ１の構造］
配線層Ｍ０，Ｍ１（図７）に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｍ０，Ｍ１（図７）に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0073】
配線層Ｍ０は、例えば図７に示す様に、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば図９に示す様に、Ｘ方向に並びＹ方向に延伸する。
【0074】
配線層Ｍ１は、例えば図７に示す様に、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0075】
【0076】
チップ貼合電極層ＭＢは、複数の貼合電極ＰＩ１（貼合パッド）を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜ｐＩ１Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ１Ｍの積層膜等を含んでいても良い。
【0077】
［チップＣＰの構造］
チップＣＰ（図６）は、図１２の例に示す様に、Ｘ方向に並ぶ４つのメモリプレーンＭＰ０～ＭＰ３と重なる領域ＭＰ０´～ＭＰ３´を備える。これら４つの領域ＭＰ０´～ＭＰ３´の、Ｘ方向における両端部には、それぞれ、ロウ制御回路領域ＲＲＣが設けられている。また、これら２つのロウ制御回路領域ＲＲＣの間には、Ｘ方向に並ぶ２つのブロックデコーダ領域ＲＢＤが設けられている。また、これら２つのブロックデコーダ領域ＲＢＤの間には、周辺回路領域ＲＰＣが設けられている。周辺回路領域ＲＰＣには、Ｘ方向及びＹ方向に並ぶ４つのカラム制御回路領域ＲＣＣが設けられている。また、図示は省略するものの、周辺回路領域ＲＰＣ中のその他の領域にも、回路が配置されている。また、チップＣＭの周辺領域ＲＰ（図６）に対向するチップＣＰの領域には、回路領域ＲＣが設けられている。
チップＣＰ（図６）は、図１２の例に示す様に、Ｘ方向に並ぶ４つのメモリプレーンＭＰ０～ＭＰ３と重なる領域ＭＰ０´～ＭＰ３´を備える。これら４つの領域ＭＰ０´～ＭＰ３´の、Ｘ方向における両端部には、それぞれ、ロウ制御回路領域ＲＲＣが設けられている。また、これら２つのロウ制御回路領域ＲＲＣの間には、Ｘ方向に並ぶ２つのブロックデコーダ領域ＲＢＤが設けられている。また、これら２つのブロックデコーダ領域ＲＢＤの間には、周辺回路領域ＲＰＣが設けられている。周辺回路領域ＲＰＣには、Ｘ方向及びＹ方向に並ぶ４つのカラム制御回路領域ＲＣＣが設けられている。また、図示は省略するものの、周辺回路領域ＲＰＣ中のその他の領域にも、回路が配置されている。また、チップＣＭの周辺領域ＲＰ（図６）に対向するチップＣＰの領域には、回路領域ＲＣが設けられている。
【0078】
ロウ制御回路領域ＲＲＣには、図３及び図４を参照して説明した複数のブロックデコーダユニットｂｌｋｄが設けられている。即ち、ロウ制御回路領域ＲＲＣには、複数のブロックデコーダユニットｂｌｋｄを構成する、複数のワード線スイッチＷＬＳＷ及び複数の選択ゲート線スイッチＳＧＳＷが設けられている。ブロックデコーダ領域ＲＢＤには、図４を参照して説明したブロックデコーダＢＬＫＤが設けられている。カラム制御回路領域ＲＣＣには、図１を参照して説明したセンスアンプモジュールＳＡＭが設けられている。回路領域ＲＣには、図示しない入出力回路が設けられている。この入出力回路は、後述する配線層Ｄ０，Ｄ１等を介して、外部パッド電極ＰＸに接続されている。
【0079】
また、図１２には、Ｚ方向から見てフックアップ領域ＲＨＵ（図６）と重なる領域を、点線で示している。図１２の例では、ロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てフックアップ領域ＲＨＵ（図６）と重なる領域に設けられている。また、ロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てメモリホール領域ＲＭＨ（図６）と重なる領域に設けられている。また、図１２の例では、ロウ制御回路領域ＲＲＣのＸ方向における幅が、フックアップ領域ＲＨＵ（図６）のＸ方向における幅よりも大きい。この様に、ロウ制御回路領域ＲＲＣの複数のワード線スイッチＷＬＳＷ及び選択ゲート線スイッチは、Ｚ方向から見てフックアップ領域ＲＨＵ及びメモリホール領域ＲＭＨの一部と重なる位置に設けられている。
【0080】
また、図１２の例では、カラム制御回路領域ＲＣＣのＸ方向における中央位置が、Ｘ方向正側から数えて１番目及び２番目の領域ＲＭＨＵの境界、又は、Ｘ方向正側から数えて３番目及び４番目の領域ＲＭＨＵの境界と一致する。尚、カラム制御回路領域ＲＣＣのＸ方向における中央位置は、Ｘ方向正側から数えて１番目及び２番目の領域ＲＭＨＵの境界、又は、Ｘ方向正側から数えて３番目及び４番目の領域ＲＭＨＵの境界と一致しなくても良い。
【0081】
また、チップＣＰは、例えば図７に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられた半導体基板２００と、半導体基板２００の下方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４と、配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の下方に設けられたチップ貼合電極層ＤＢと、を備える。
【0082】
［チップＣＰの基体層ＬＳＢの構造］
基体層ＬＳＢは、例えば図７に示す様に、半導体基板２００の上面に設けられた絶縁層２０１と、領域ＶＺの開口の底面、内周面及びその開口の周辺部に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面及び絶縁層２０１の上面に設けられた絶縁層２０２と、を備える。
基体層ＬＳＢは、例えば図７に示す様に、半導体基板２００の上面に設けられた絶縁層２０１と、領域ＶＺの開口の底面、内周面及びその開口の周辺部に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面及び絶縁層２０１の上面に設けられた絶縁層２０２と、を備える。
【0083】
絶縁層２０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0084】
裏面配線層ＭＡは、複数の配線ｍａを含む。これら複数の配線ｍａは、例えば、アルミニウム（Ａｌ）等を含んでいても良い。
【0085】
また、複数の配線ｍａのうちの少なくとも一部は、外部パッド電極ＰＸとして機能する。この配線ｍａは、周辺領域ＲＰに設けられている。この配線ｍａは、開口ＶＺの底面において配線層Ｄ０～Ｄ４中の構成に電気的に接続されている。また、配線ｍａの一部は、絶縁層２０２に設けられた開口ＴＶを介してメモリダイＭＤの外部に露出する。
【0086】
絶縁層２０２は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。
【0087】
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。また、半導体基板２００は、例えば、半導体基板領域２００Ｓと、絶縁部材ＳＴＩと、絶縁部材ＤＴＩと、を備える。半導体基板領域２００Ｓは、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。尚、複数のトランジスタＴｒの一部は、ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷとして機能する。
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。また、半導体基板２００は、例えば、半導体基板領域２００Ｓと、絶縁部材ＳＴＩと、絶縁部材ＤＴＩと、を備える。半導体基板領域２００Ｓは、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。尚、複数のトランジスタＴｒの一部は、ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷとして機能する。
【0088】
絶縁部材ＳＴＩは、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁部材ＳＴＩは、Ｘ方向又はＹ方向に隣り合う２つのトランジスタＴｒの間に設けられる。絶縁部材ＳＴＩは、半導体基板２００の表面（下面）から、半導体基板２００の表面及び裏面の間の位置Ｚ１にかけてＺ方向に延伸する。
【0089】
絶縁部材ＳＴＩは、後述する通り、Ｘ方向又はＹ方向に延伸する部分を含む。絶縁部材ＳＴＩのＸ方向に延伸する部分のＹ方向の側面は、ＸＺ断面において、テーパー形状を有する。即ち、この部分の下端におけるＹ方向の幅（半導体基板２００の下面の高さ位置におけるＹ方向の幅）は、この部分の上端におけるＹ方向の幅（位置Ｚ１におけるＹ方向の幅）よりも大きい。同様に、絶縁部材ＳＴＩのＹ方向に延伸する部分のＸ方向の側面は、ＹＺ断面において、テーパー形状を有する。即ち、この部分の下端におけるＸ方向の幅（半導体基板２００の下面の高さ位置におけるＸ方向の幅）は、この部分の上端におけるＸ方向の幅（位置Ｚ１におけるＸ方向の幅）よりも大きい。
【0090】
絶縁部材ＤＴＩは、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁部材ＤＴＩは、Ｘ方向又はＹ方向に隣り合う２つのトランジスタＴｒの間の、Ｚ方向から見て絶縁部材ＳＴＩと重なる位置に設けられる。絶縁部材ＤＴＩは、基本的には、Ｚ方向から見て、絶縁部材ＳＴＩと重なる位置に設けられる。ただし、絶縁部材ＳＴＩの一部は、Ｚ方向から見て、絶縁部材ＤＴＩと重ならない位置に設けられる。
【0091】
絶縁部材ＤＴＩは、半導体基板２００の裏面（上面）から、位置Ｚ１にかけてＺ方向に延伸する。絶縁部材ＤＴＩは、後述する通り、Ｘ方向又はＹ方向に延伸する部分を含む。絶縁部材ＤＴＩのＸ方向に延伸する部分のＹ方向の側面は、ＸＺ断面において、テーパー形状を有する。即ち、この部分の下端におけるＹ方向の幅（半導体基板２００の下面の高さ位置におけるＹ方向の幅）は、この部分の上端におけるＹ方向の幅（位置Ｚ１におけるＹ方向の幅）よりも大きい。同様に、絶縁部材ＤＴＩのＹ方向に延伸する部分のＸ方向の側面は、ＹＺ断面において、テーパー形状を有する。即ち、この部分の下端におけるＸ方向の幅（半導体基板２００の下面の高さ位置におけるＸ方向の幅）は、この部分の上端におけるＸ方向の幅（位置Ｚ１におけるＸ方向の幅）よりも大きい。
【0092】
絶縁部材ＤＴＩの、Ｘ方向に延伸する部分の、上端におけるＹ方向の幅（半導体基板２００の上面の高さ位置におけるＹ方向の幅）は、絶縁部材ＳＴＩの、Ｘ方向に延伸する部分の、下端におけるＹ方向の幅（半導体基板２００の下面の高さ位置におけるＹ方向の幅）よりも大きい。また、絶縁部材ＤＴＩの、Ｘ方向に延伸する部分の、下端におけるＹ方向の幅（位置Ｚ１におけるＹ方向の幅）は、絶縁部材ＳＴＩの、Ｘ方向に延伸する部分の、上端におけるＹ方向の幅（位置Ｚ１におけるＹ方向の幅）よりも大きい。
【0093】
同様に、絶縁部材ＤＴＩの、Ｙ方向に延伸する部分の、上端におけるＸ方向の幅（半導体基板２００の上面の高さ位置におけるＸ方向の幅）は、絶縁部材ＳＴＩの、Ｙ方向に延伸する部分の、下端におけるＸ方向の幅（半導体基板２００の下面の高さ位置におけるＸ方向の幅）よりも大きい。また、絶縁部材ＤＴＩの、Ｙ方向に延伸する部分の、下端におけるＸ方向の幅（位置Ｚ１におけるＸ方向の幅）は、絶縁部材ＳＴＩの、Ｙ方向に延伸する部分の、上端におけるＸ方向の幅（位置Ｚ１におけるＸ方向の幅）よりも大きい。
【0094】
［チップＣＰの電極層ＧＣの構造］
半導体基板２００の下面には、例えば図７に示すように、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極（コンタクト）ＣＳに接続されている。
半導体基板２００の下面には、例えば図７に示すように、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極（コンタクト）ＣＳに接続されている。
【0095】
半導体基板領域２００Ｓは、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0096】
電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0097】
ビアコンタクト電極ＣＳは、例えば図７に示すように、Ｚ方向に延伸し、上端において半導体基板２００又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳと半導体基板２００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0098】
［チップＣＰの配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の構造］
例えば図８に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
例えば図８に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0099】
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0100】
配線層Ｄ３，Ｄ４は、それぞれ、複数の配線ｄ３，ｄ４を含む。これら複数の配線ｄ３，ｄ４は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0101】
［チップ貼合電極層ＤＢの構造］
チップ貼合電極層ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
チップ貼合電極層ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0102】
チップ貼合電極層ＤＢは、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜ｐＩ２Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ２Ｍの積層膜等を含んでいても良い。
【0103】
尚、貼合電極ＰＩ１と貼合電極ＰＩ２とに銅（Ｃｕ）等の金属膜ｐＩ１Ｍ，ｐＩ２Ｍを用いると、金属膜ｐＩ１Ｍと金属膜ｐＩ２Ｍとが一体化して、互いの境界の確認が困難となる。但し、貼り合せの位置ずれによる貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた形状の歪み、バリア導電膜ｐＩ１Ｂ，ｐＩ２Ｂの位置ずれ（側面における不連続箇所の発生）により貼り合せ構造が確認できる。また、貼合電極ＰＩ１及び貼合電極ＰＩ２をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。また、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた場合、これらを形成する各Ｃｕの底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的なＣｕを用いた配線層では、Ｃｕの上面にＣｕの酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合せの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0104】
［ロウ制御回路領域ＲＲＣにおけるワード線スイッチＷＬＳＷ、選択ゲート線スイッチＳＧＳＷ及び絶縁部材ＳＴＩの配置パターン］
次に、図１３及び図１４を参照して、ロウ制御回路領域ＲＲＣにおけるワード線スイッチＷＬＳＷ、選択ゲート線スイッチＳＧＳＷ及び絶縁部材ＳＴＩの配置パターンについて説明する。図１３及び図１４は、ロウ制御回路領域ＲＲＣ中の、半導体基板２００におけるワード線スイッチＷＬＳＷ、選択ゲート線スイッチＳＧＳＷ及び絶縁部材ＳＴＩの配置パターンを例示する模式的な下面図である。尚、図１３及び図１４には、ワード線スイッチＷＬＳＷとメモリブロックＢＬＫとの対応関係を説明するために、メモリブロックＢＬＫの境界を示す点線を示している。
次に、図１３及び図１４を参照して、ロウ制御回路領域ＲＲＣにおけるワード線スイッチＷＬＳＷ、選択ゲート線スイッチＳＧＳＷ及び絶縁部材ＳＴＩの配置パターンについて説明する。図１３及び図１４は、ロウ制御回路領域ＲＲＣ中の、半導体基板２００におけるワード線スイッチＷＬＳＷ、選択ゲート線スイッチＳＧＳＷ及び絶縁部材ＳＴＩの配置パターンを例示する模式的な下面図である。尚、図１３及び図１４には、ワード線スイッチＷＬＳＷとメモリブロックＢＬＫとの対応関係を説明するために、メモリブロックＢＬＫの境界を示す点線を示している。
【0105】
図１３には、共通のソース領域を有する２つのワード線スイッチＷＬＳＷ（トランジスタ）を示している。以下、この様な２つのワード線スイッチＷＬＳＷ（トランジスタ）を、「トランジスタグループＴＧ」と呼ぶ。
【0106】
トランジスタグループＴＧは、図１３に示す様に、Ｙ方向に延伸する半導体領域（拡散領域）３０１を備える。半導体領域３０１は、図７等を参照して説明した半導体基板領域２００Ｓの下面の一部である。半導体領域３０１は、Ｙ方向に並ぶと共に、Ｘ方向に並ぶ。半導体領域３０１の周囲には、絶縁部材ＳＴＩが形成されている。即ち、Ｘ方向に隣り合う２つの半導体領域３０１の間には、絶縁部材ＳＴＩの、上述したＹ方向に延伸する部分が設けられている。また、Ｙ方向に隣り合う２つの半導体領域３０１の間には、絶縁部材ＳＴＩの、上述したＸ方向に延伸する部分が設けられている。また、半導体領域３０１のＹ方向の両端部には、それぞれ、ワード線スイッチＷＬＳＷのドレイン端子として機能するビアコンタクト電極ＣＳ２が設けられている。また、これらビアコンタクト電極ＣＳ２の間には、２つのワード線スイッチＷＬＳＷの共通のソース端子として機能するビアコンタクト電極ＣＳ１が設けられている。また、ドレイン端子として機能するビアコンタクト電極ＣＳ２と、ソース端子として機能するビアコンタクト電極ＣＳ１との間には、それぞれ、電極ｇｃが設けられている。電極ｇｃには、ビアコンタクト電極ＣＳ３が設けられている。
【0107】
図１３に示す様に、Ｙ方向に並ぶ一対の半導体領域３０１のうち、Ｙ方向正側に設けられたもののＹ方向負側の端部及びＹ方向負側に設けられたもののＹ方向正側の端部から等距離の中間線の位置は、Ｚ方向から見てブロック間絶縁層ＳＴ（図７、図９）の位置と一致する。また、半導体領域３０１のＹ方向における中心線の位置も、Ｚ方向から見てブロック間絶縁層ＳＴ（図７、図９）の位置と一致する。Ｙ方向に並ぶブロック間絶縁層ＳＴの間隔は、ワード線スイッチＷＬＳＷのＹ方向におけるピッチ（図１３のＹｐｉｔｃｈ）と同じである。即ち、本実施形態においては、ワード線スイッチＷＬＳＷのＹ方向におけるピッチは、メモリブロックＢＬＫのＹ方向におけるピッチと同じである。ワード線スイッチＷＬＳＷ及びメモリブロックＢＬＫのＹ方向におけるピッチが同じであることを、１Ｔｒ／１ＢＬＫと表記する場合がある。
【0108】
尚、図１３は、ワード線スイッチＷＬＳＷの構造を示しているが、選択ゲート線スイッチＳＧＳＷの構造も、ワード線スイッチＷＬＳＷの構造と同様としてもよい。
【0109】
図１４には、複数のワード線スイッチＷＬＳＷのうち、Ｚ方向から見てメモリブロックＢＬＫ（１）と重なる位置に設けられ、且つ、Ｘ方向負側のロウ制御回路領域ＲＲＣに設けられたものを、ワード線スイッチＷＬＳＷ（１Ｌ）として示している。同様に、複数のワード線スイッチＷＬＳＷのうち、Ｚ方向から見てメモリブロックＢＬＫ（２）～メモリブロックＢＬＫ（６）と重なる位置に設けられ、且つ、Ｘ方向負側のロウ制御回路領域ＲＲＣに設けられたものを、ワード線スイッチＷＬＳＷ（２Ｌ）～ワード線スイッチＷＬＳＷ（６Ｌ）として示している。
【0110】
また、図１４には、複数のワード線スイッチＷＬＳＷのうち、Ｚ方向から見てメモリブロックＢＬＫ（１）と重なる位置に設けられ、且つ、Ｘ方向正側のロウ制御回路領域ＲＲＣに設けられたものを、ワード線スイッチＷＬＳＷ（１Ｒ）として示している。同様に、複数のワード線スイッチＷＬＳＷのうち、Ｚ方向から見てメモリブロックＢＬＫ（２）～メモリブロックＢＬＫ（６）と重なる位置に設けられ、且つ、Ｘ方向正側のロウ制御回路領域ＲＲＣに設けられたものを、ワード線スイッチＷＬＳＷ（２Ｒ）～ワード線スイッチＷＬＳＷ（６Ｒ）として示している。
【0111】
図１１を参照して説明した様に、メモリブロックＢＬＫ（１）中の複数の導電層１１０に接続された複数のビアコンタクト電極ＣＣは、メモリホール領域ＲＭＨに対して、Ｘ方向負側に設けられている。ここで、これら複数のビアコンタクト電極ＣＣは、貼合電極ＰＩ１，ＰＩ２及び配線層Ｄ０～Ｄ４を介して、Ｘ方向に並ぶ複数のワード線スイッチＷＬＳＷ（１Ｌ）及びＸ方向に並ぶ複数のワード線スイッチＷＬＳＷ（２Ｌ）のビアコンタクト電極ＣＳ２に電気的に接続される。
【0112】
同様に、メモリブロックＢＬＫ（２）中の複数の導電層１１０に接続された複数のビアコンタクト電極ＣＣ（図１１参照）は、貼合電極ＰＩ１，ＰＩ２及び配線層Ｄ０～Ｄ４を介して、Ｘ方向に並ぶ複数のワード線スイッチＷＬＳＷ（１Ｒ）及びＸ方向に並ぶ複数のワード線スイッチＷＬＳＷ（２Ｒ）のビアコンタクト電極ＣＳ２に電気的に接続される。
【0113】
同様に、メモリブロックＢＬＫ（３）中の複数の導電層１１０に接続された複数のビアコンタクト電極ＣＣ（図１１参照）は、貼合電極ＰＩ１，ＰＩ２及び配線層Ｄ０～Ｄ４を介して、Ｘ方向に並ぶ複数のワード線スイッチＷＬＳＷ（３Ｒ）及びＸ方向に並ぶ複数のワード線スイッチＷＬＳＷ（４Ｒ）のビアコンタクト電極ＣＳ２に電気的に接続される。
【0114】
同様に、メモリブロックＢＬＫ（４）中の複数の導電層１１０に接続された複数のビアコンタクト電極ＣＣ（図１１参照）は、貼合電極ＰＩ１，ＰＩ２及び配線層Ｄ０～Ｄ４を介して、Ｘ方向に並ぶ複数のワード線スイッチＷＬＳＷ（３Ｌ）及びＸ方向に並ぶ複数のワード線スイッチＷＬＳＷ（４Ｌ）のビアコンタクト電極ＣＳ２に電気的に接続される。
【0115】
この様に、一対のメモリブロックＢＬＫの幅に設けられた一対のワード線スイッチＷＬＳＷは、同じメモリブロックＢＬＫの導電層１１０（ワード線ＷＬ）に接続される。尚、選択ゲート線ＳＧと選択ゲート線スイッチＳＧＳＷとの接続についても同様である。
【0116】
［ロウ制御回路領域ＲＲＣにおける絶縁部材ＤＴＩの配置パターン］
次に、図１５～図１８を参照して、ロウ制御回路領域ＲＲＣにおける絶縁部材ＤＴＩの配置パターンについて説明する。図１５は、ロウ制御回路領域ＲＲＣ中の、半導体基板２００における絶縁部材ＤＴＩの配置パターンを例示する模式的な下面図である。図１６、図１７及び図１８は、ロウ制御回路領域ＲＲＣ中の、半導体基板２００における絶縁部材ＤＴＩの配置パターンを例示する模式的な断面図である。尚、図１５～図１８はチップＣＰの一部の構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図１６は、図１５に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図１７は、図１５に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図１８は、図１５に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た場合の図である。
次に、図１５～図１８を参照して、ロウ制御回路領域ＲＲＣにおける絶縁部材ＤＴＩの配置パターンについて説明する。図１５は、ロウ制御回路領域ＲＲＣ中の、半導体基板２００における絶縁部材ＤＴＩの配置パターンを例示する模式的な下面図である。図１６、図１７及び図１８は、ロウ制御回路領域ＲＲＣ中の、半導体基板２００における絶縁部材ＤＴＩの配置パターンを例示する模式的な断面図である。尚、図１５～図１８はチップＣＰの一部の構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図１６は、図１５に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図１７は、図１５に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図１８は、図１５に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た場合の図である。
【0117】
図１５は、基本的には、図１３を参照して説明した構成と同様の構成を示している。ただし、図１５には、絶縁部材ＤＴＩを図示している。図示の例では、Ｘ方向に並ぶ複数のトランジスタグループＴＧが、絶縁部材ＤＴＩの上記Ｘ方向に延伸する部分２つと、絶縁部材ＤＴＩの上記Ｙ方向に延伸する部分２つと、によって囲まれている。即ち、絶縁部材ＤＴＩの上記Ｘ方向に延伸する部分は、トランジスタグループＴＧのＹ方向の両端側に形成され、Ｘ方向に並ぶ複数のトランジスタグループＴＧに沿ってＸ方向に延伸する。また、絶縁部材ＤＴＩの上記Ｙ方向に延伸する部分は、Ｚ方向から見てＸ方向に並ぶトランジスタグループＴＧのＸ方向の両端側に形成され、絶縁部材ＤＴＩの上記Ｘ方向に延伸する部分に接続されている。絶縁部材ＤＴＩの上記Ｘ方向に延伸する部分は、Ｙ方向に隣り合う２つのトランジスタグループＴＧの間において、Ｘ方向に延伸している。
【0118】
また、図１５には、ボディコンタクト領域３０２を図示している。ボディコンタクト領域３０２は、図７等を参照して説明した半導体基板領域２００Ｓの下面の一部に設けられている。ボディコンタクト領域３０２の下面には、図１６及び図１８に示す様に、チップＣＰの表面コンタクトとして機能するビアコンタクト電極ＣＳ（コンタクト）が設けられている。ボディコンタクト領域３０２は、接触用の不純物領域であり、ホウ素（Ｂ）等のＰ型の不純物即ち半導体基板領域２００Ｓと同一の導電型の不純物を含む。ボディコンタクト領域３０２の不純物濃度は、半導体基板領域２００Ｓの不純物濃度よりも高い。
【0119】
ボディコンタクト領域３０２は、図１５、図１６及び図１８に示す様に、Ｘ方向に並ぶトランジスタグループＴＧの一端側において、Ｘ方向に並ぶトランジスタグループＴＧと離間して設けられている。ボディコンタクト領域３０２は、絶縁部材ＤＴＩに囲まれている、Ｘ方向に並ぶ複数のトランジスタグループＴＧに対応するワード線スイッチＷＬＳＷのチャネル領域と電気的に接続される。
【0120】
ここで、ロウ制御回路領域ＲＲＣでは、上述の通り、絶縁部材ＤＴＩが、Ｚ方向から見て絶縁部材ＳＴＩの一部と重なる位置に設けられている。これにより、半導体基板領域２００Ｓは、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して、複数の領域に分断されている。即ち、絶縁部材ＤＴＩは、図１５～図１７に示す様に、Ｙ方向に隣接する、Ｘ方向に並ぶ複数のワード線スイッチＷＬＳＷの基板領域同士を電気的に分離する。
【0121】
本実施形態では、図１６に示す様に、半導体基板領域２００Ｓが、Ｘ方向に並ぶ複数のトランジスタグループＴＧに対応する領域にわたってＸ方向に延伸する。ここで、例えば、図１４を参照して説明した例では、Ｘ方向に並ぶ複数のワード線スイッチＷＬＳＷ（２Ｌ）と、Ｘ方向に並ぶ複数のワード線スイッチＷＬＳＷ（３Ｌ）とが、半導体基板領域２００Ｓの、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して分断された領域のうちの一つを共有することとなる。ここで、上述の通り、Ｘ方向に並ぶ複数のワード線スイッチＷＬＳＷ（２Ｌ）は、メモリブロックＢＬＫ（１）中の複数の導電層１１０に電気的に接続される。また、Ｘ方向に並ぶ複数のワード線スイッチＷＬＳＷ（３Ｌ）は、メモリブロックＢＬＫ（４）中の複数の導電層１１０に電気的に接続される。この様に、１つのメモリブロックＢＬＫに対応する全てのワード線スイッチＷＬＳＷの半数、及び、他の一つのメモリブロックＢＬＫに対応する全てのワード線スイッチＷＬＳＷの半数は、半導体基板領域２００Ｓの、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して分断された領域のうちの一つを共有することとなる。これら複数のワード線スイッチＷＬＳＷの基板電圧は、共通する。
【0122】
一方、図１７に示す様に、半導体基板領域２００Ｓは、Ｙ方向に並ぶ複数のトランジスタグループＴＧに対応する領域毎にＹ方向に分断されている。ここで、例えば、図１４を参照して説明した例では、Ｘ方向に並ぶ複数のワード線スイッチＷＬＳＷ（１Ｌ）と、Ｘ方向に並ぶ複数のワード線スイッチＷＬＳＷ（２Ｌ）とが、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して分断されることとなる。この様に、１つのトランジスタグループＴＧに対応する２つのワード線スイッチＷＬＳＷと、この１つのトランジスタグループＴＧとＹ方向の位置が異なる他のトランジスタグループＴＧに対応する２つのワード線スイッチＷＬＳＷとは、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して分断された領域を共有しない。１つのトランジスタグループＴＧに対応する２つのワード線スイッチＷＬＳＷの基板電圧と、この１つのトランジスタグループＴＧとＹ方向の位置が異なる他のトランジスタグループＴＧに対応する２つのワード線スイッチＷＬＳＷの基板電圧とは、お互いに独立して制御可能である。
【0123】
［製造方法］
次に、図１９～図３５を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図１９～図２６は、チップＣＰのＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。図２７及び図２８は、ウェハＷＭ，ＷＰを貼合する製造方法について説明するための模式的な断面図である。図２９～図３５は、チップＣＰの半導体基板２００部分の製造方法について説明するための模式的な断面図である。尚、図１９～図３５は、図７に対応する断面を示している。
次に、図１９～図３５を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図１９～図２６は、チップＣＰのＣＭＯＳ部分の製造方法について説明するための模式的な断面図である。図２７及び図２８は、ウェハＷＭ，ＷＰを貼合する製造方法について説明するための模式的な断面図である。図２９～図３５は、チップＣＰの半導体基板２００部分の製造方法について説明するための模式的な断面図である。尚、図１９～図３５は、図７に対応する断面を示している。
【0124】
［チップＣＰのＣＭＯＳ部分の製造方法］
以下、チップＣＰのＣＭＯＳ部分即ちウェハＷＰの製造方法について説明する。まず、図１９に示す様に、半導体基板２００の表面に、絶縁層２００Ｇを形成する。この工程は、例えば、熱酸化等によって行われる。また、絶縁層２００Ｇの表面に、ポリシリコン等を含む導電層ｇｃＡを形成する。この工程は、例えば、ＣＶＤ等によって行われる。
以下、チップＣＰのＣＭＯＳ部分即ちウェハＷＰの製造方法について説明する。まず、図１９に示す様に、半導体基板２００の表面に、絶縁層２００Ｇを形成する。この工程は、例えば、熱酸化等によって行われる。また、絶縁層２００Ｇの表面に、ポリシリコン等を含む導電層ｇｃＡを形成する。この工程は、例えば、ＣＶＤ等によって行われる。
【0125】
次に、例えば図２０に示す様に、図７を参照して説明した絶縁部材ＳＴＩに対応する位置に、開口ＳＴＩＡを形成する。開口ＳＴＩＡは、Ｚ方向、及び、Ｘ方向又はＹ方向に延伸し、導電層ｇｃＡ及び絶縁層２００Ｇを貫通し、半導体基板２００の表面の一部を分断する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行われる。
【0126】
次に、半導体基板２００に、絶縁層を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行われる。この工程では、開口ＳＴＩＡは、絶縁層によって埋め込まれる。そして、形成した絶縁層の一部を除去して、例えば図２１に示す様に、複数の絶縁部材ＳＴＩを形成する。形成した絶縁層の一部を除去する工程は、例えば、ＣＭＰ（Chemical Mechanical Polishing）等の方法によって行われる。
【0127】
次に、例えば図２２に示す様に、導電層ｇｃＡの表面に、タングステン（Ｗ）等を含む導電層ｇｃＡを形成する。この工程は、例えば、ＣＶＤ等によって行われる。
【0128】
次に、例えば図２３に示す様に、導電層ｇｃＡ、及び、絶縁層２００Ｇの一部を除去して、半導体基板２００の表面を露出させて、複数の電極ｇｃを形成する。この工程は、例えば、ＲＩＥ等によって行われる。
【0129】
次に、例えば図２４に示す様に、露出された半導体基板２００の表面に、例えばリン（Ｐ）等のＮ型の不純物を注入して、半導体領域３０１を形成する。この工程は、例えば、イオン注入等によって行われる。
【0130】
次に、例えば図２５に示す様に、ダマシンプロセスによって、ビアコンタクト電極ＣＳを形成する。
【0131】
その後、図７を参照して説明した配線層Ｄ２，Ｄ３，Ｄ４，ＤＢをダマシンプロセスによって形成する。なお、図１５に示すボディコンタクト領域３０２と接続される半導体基板領域２００Ｓには、露出された半導体基板２００の裏面から、例えば、ＰＤ（Plasma Doping）によってリン（Ｐ）等のＮ型の不純物を注入してもよい。例えばＰＤ（Plasma Doping）のように低温のプロセス処理が可能な工程を用いることで、周辺構造への影響を抑制することができる。このようにして、例えば図２６に示す様に、チップＣＰに対応するウェハＷＰを製造する。
【0132】
［ウェハＷＰ，ＷＭの貼合以降の工程］
図２７に示す様に、チップＣＭに対応するウェハＷＭを製造する。また、ウェハＷＰ表面側とウェハＷＭ表面側とが対向するように、ウェハＷＰ及びウェハＷＭを配置する。
図２７に示す様に、チップＣＭに対応するウェハＷＭを製造する。また、ウェハＷＰ表面側とウェハＷＭ表面側とが対向するように、ウェハＷＰ及びウェハＷＭを配置する。
【0133】
次に、図２８に示す様に、貼合電極ＰＩ２と貼合電極ＰＩ１を接合して、２枚のウェハＷＭ，ＷＰを貼合する。この貼合工程は、例えば、貼合電極に対する直接接合法によって行われる。
【0134】
［チップＣＰの半導体基板２００部分の製造方法］
次に、例えば図２９に示す様に、図７を参照して説明した絶縁部材ＤＴＩに対応する位置に、開口ＤＴＩＡを形成する。開口ＤＴＩＡは、Ｚ方向、及び、Ｘ方向又はＹ方向に延伸し、半導体基板２００を貫通し、絶縁部材ＳＴＩの上端を露出させる。尚、この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、例えば図２９に示す様に、図７を参照して説明した絶縁部材ＤＴＩに対応する位置に、開口ＤＴＩＡを形成する。開口ＤＴＩＡは、Ｚ方向、及び、Ｘ方向又はＹ方向に延伸し、半導体基板２００を貫通し、絶縁部材ＳＴＩの上端を露出させる。尚、この工程は、例えば、ＲＩＥ等の方法によって行われる。
【0135】
次に、半導体基板２００に、絶縁層を形成する。この工程は、例えば、ＣＶＤ等によって行われる。この工程では、開口ＤＴＩＡは、絶縁層によって埋め込まれる。そして、形成した絶縁層の一部を除去して、例えば図３０に示す様に、複数の絶縁部材ＤＴＩを形成する。形成した絶縁層の一部を除去する工程は、例えば、ＣＭＰ等の方法によって行われる。
【0136】
次に、例えば図３１に示す様に、半導体基板２００の図７を参照して説明した開口ＶＺに対応する位置に、開口ＶＺａを形成する。この開口ＶＺａは、Ｚ方向、及び、Ｘ方向又はＹ方向に延伸し、半導体基板２００を貫通し、複数のビアコンタクト電極ＣＳの上端を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
【0137】
次に、例えば図３２に示す様に、開口ＶＺａの底面、内周面、及び半導体基板２００の上面に、酸化シリコン等の絶縁層２０１を形成する。この工程は、例えば、ＣＶＤ等によって行われる。
【0138】
次に、例えば図３３に示す様に、開口ＶＺａの底面の絶縁層２０１を除去し、複数のビアコンタクト電極ＣＳの上端を露出させる。この工程は、例えば、ＲＩＥによるエッチバック等の方法によって行われる。
【0139】
次に、例えば図３４に示す様に、開口ＶＺａの底面、内周面及び開口ＶＺａの周辺部に、裏面配線ＭＺを形成する。この工程は、例えば、ＣＶＤによる成膜及びエッチング等による形成によって行われる。
【0140】
【0141】
この様な裏面加工を利用して、チップＣＰの半導体基板２００部分の製造が行われる。
【0142】
【0143】
比較例においては、基体層ＬＳＢが、チップＣＰではなく、チップＣＭに設けられている。
【0144】
また、比較例に係る半導体基板２００には、絶縁部材ＤＴＩが設けられていない。
【0145】
図４等を参照して説明した様に、ワード線ＷＬには、それぞれ、ワード線スイッチＷＬＳＷが接続される。また、選択ゲート線ＳＧには、それぞれ、選択ゲート線スイッチＳＧＳＷが接続される。ここで、例えばメモリセルＭＣへの書き込み動作に際して、ワード線ＷＬには、比較的大きい電圧（プログラム電圧）が供給される場合があるため、ワード線スイッチＷＬＳＷとしては、高耐圧のトランジスタが使用される。
【0146】
また、ワード線ＷＬの数が増大すると、ワード線スイッチＷＬＳＷの数も増大する。チップＣＰ内にロウ制御回路ＲｏｗＣを収めるためには、ワード線スイッチＷＬＳＷの縮小が必要となる。しかし、ワード線スイッチＷＬＳＷを縮小することで、オン抵抗Ｒｏｎが上昇する。また、ロウ制御回路ＲｏｗＣを縮小するためには、絶縁部材ＳＴＩを縮小することも考えられる。比較例に係るメモリダイＭＤの場合、絶縁部材ＳＴＩを縮小すると、ワード線スイッチＷＬＳＷの使用時に、チャネル（反転層）が絶縁部材ＳＴＩよりも深い領域まで形成されてしまい、隣接するワード線スイッチＷＬＳＷの間でリークが発生してしまう場合がある。
【0147】
そこで、絶縁部材ＳＴＩのＸ方向（またはＹ方向）の幅を変えずに絶縁部材ＳＴＩよりＺ方向に長い絶縁部材を形成することが考えられる。この場合、半導体基板２００をＺ方向において、絶縁部材ＳＴＩとなる溝よりも深い溝を加工し、加工した深い溝に絶縁膜をボイド（空隙）なく埋める工程が必要となる。しかし、この加工の難易度は高く、製造コストが増大してしまう場合がある。例えば、絶縁部材ＳＴＩをＺ方向により長く形成する場合、加工する溝は深い位置ほど径が狭くなるテーパー形状となってしまう。このため、絶縁部材ＳＴＩのＸ方向（またはＹ方向）の幅を変えずにＺ方向の長さを長くすることは難しい。
【0148】
［第１実施形態に係る半導体記憶装置の効果］
第１実施形態に係る半導体記憶装置では、例えば図１５等を参照して説明した様に、ワード線スイッチＷＬＳＷの間に設けられる絶縁部材ＳＴＩの一部と、Ｚ方向から見て重なる位置に絶縁部材ＤＴＩが形成される。この様な構成によれば、ワード線スイッチＷＬＳＷが縮小された場合でも、絶縁部材ＳＴＩよりもＺ方向に長い絶縁領域（絶縁部材ＳＴＩ、ＤＴＩ）を形成することができるので、隣接するワード線スイッチＷＬＳＷの間のリーク発生を抑制できる。例えば、書き込み動作においてワード線スイッチＷＬＳＷにプログラム電圧を供給しても、隣接するワード線スイッチＷＬＳＷの間のリーク発生を抑制することができる。
第１実施形態に係る半導体記憶装置では、例えば図１５等を参照して説明した様に、ワード線スイッチＷＬＳＷの間に設けられる絶縁部材ＳＴＩの一部と、Ｚ方向から見て重なる位置に絶縁部材ＤＴＩが形成される。この様な構成によれば、ワード線スイッチＷＬＳＷが縮小された場合でも、絶縁部材ＳＴＩよりもＺ方向に長い絶縁領域（絶縁部材ＳＴＩ、ＤＴＩ）を形成することができるので、隣接するワード線スイッチＷＬＳＷの間のリーク発生を抑制できる。例えば、書き込み動作においてワード線スイッチＷＬＳＷにプログラム電圧を供給しても、隣接するワード線スイッチＷＬＳＷの間のリーク発生を抑制することができる。
【0149】
また、本実施形態では、例えば図１５～図１８等を参照して説明した様に、ワード線スイッチＷＬＳＷの間に設けられる絶縁部材ＳＴＩの全てではなく、絶縁部材ＳＴＩのうちの一部の位置に絶縁部材ＤＴＩが形成される。この様な構成では、半導体基板領域２００Ｓが絶縁部材ＤＴＩで分断されていない領域において、ワード線スイッチＷＬＳＷの間のチャネル領域が連続する。従って、半導体基板領域２００Ｓの、絶縁部材ＤＴＩで分断された複数の領域毎にボディコンタクト領域３０２を設けることにより、ワード線スイッチＷＬＳＷの基板電圧を、好適に制御可能である。
【0150】
また、例えば、ワード線スイッチＷＬＳＷのソース電極に負の電圧を供給する場合、ボディコンタクト領域３０２中の電圧が接地電圧ＶＳＳ程度だと、ワード線スイッチＷＬＳＷのソース電極とボディコンタクト領域３０２中の電圧とが正バイアスの関係となってしまい、メモリダイＭＤが破壊されてしまうおそれがある。これを防ぐためには、半導体基板領域２００Ｓにも負の電圧を供給することが考えられる。しかしながら、半導体基板領域２００ＳがメモリダイＭＤ全体にわたって連続している場合、半導体基板領域２００Ｓ全体に負の電圧を供給すると、消費電力が増大したり、動作速度が低下したりするおそれがある。この点、本実施形態では、半導体基板領域２００Ｓが、絶縁部材ＳＴＩ，ＤＴＩによって複数の領域に分断されているため、メモリダイＭＤの動作に際して、半導体基板領域２００Ｓの一部に選択的に負の電圧を供給することが可能である。
【0151】
更に、絶縁部材ＳＴＩと絶縁部材ＤＴＩとは別プロセスで形成でき、絶縁部材ＤＴＩは裏面加工で形成できる。この様な構成により、絶縁部材ＳＴＩをＺ方向に長く形成する場合と比較して、容易に形成することができる。また、絶縁部材ＤＴＩのＸ方向（またはＹ方向）の幅は、絶縁部材ＳＴＩのＸ方向（またはＹ方向）の幅よりも大きく形成することができるので、半導体基板２００の裏面から、絶縁部材ＳＴＩの位置まで容易に形成できる。即ち、隣接するワード線スイッチＷＬＳＷの間を電気的に分離する絶縁領域を加工するための加工寸法が緩和できるので、製造コストが抑制できる。
【0152】
［第２実施形態］
図３８、図３９及び図４０は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。図３８～図４０は、図１６～図１８に対応しており、図１６、図１７及び図１８と同一構成については同一符号を付して、重複する説明を省略する。尚、図３８、図３９及び図４０はチップＣＰの一部の構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図３８は、図１５に示すＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図３９は、図１５に示すＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図４０は、図１５に示すＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た場合の図である。
図３８、図３９及び図４０は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。図３８～図４０は、図１６～図１８に対応しており、図１６、図１７及び図１８と同一構成については同一符号を付して、重複する説明を省略する。尚、図３８、図３９及び図４０はチップＣＰの一部の構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図３８は、図１５に示すＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図３９は、図１５に示すＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図４０は、図１５に示すＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た場合の図である。
【0153】
第２実施形態に係る半導体記憶装置は、図３８、図３９及び図４０に示す様に、第１実施形態に係る半導体記憶装置と比較して、ロウ制御回路領域ＲＲＣにおいて半導体基板領域２００ＳにＮ型ウェル領域２００Ｎ（ウェル）及びＰ型ウェル領域２００ＰＰ，２００Ｐ（ウェル）が設けられている点で異なる。
【0154】
半導体基板２００は、上述の通り、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。Ｎ型ウェル領域２００Ｎは、例えば、リン（Ｐ）等のＮ型の不純物を含む。Ｐ型ウェル領域２００ＰＰは、Ｚ方向から見てＮ型ウェル領域２００Ｎと重なる位置に設けられ、ホウ素（Ｂ）等のＰ型の不純物を含む。Ｐ型ウェル領域２００Ｐは、Ｚ方向から見てＰ型ウェル領域２００ＰＰと重なる位置に設けられ、ホウ素（Ｂ）等のＰ型の不純物を含む。Ｐ型ウェル領域２００ＰＰの不純物濃度は、Ｐ型ウェル領域２００Ｐの不純物濃度よりも高い。Ｐ型ウェル領域２００Ｐには、複数のワード線スイッチＷＬＳＷ（トランジスタ）が設けられる。
【0155】
この様な構成によれば、チップＣＰの表面コンタクトとして機能するビアコンタクト電極ＣＳと半導体基板領域２００ＳにＮ型ウェル領域２００Ｎ及びＰ型ウェル領域２００ＰＰとが設けられることで、裏面加工の欠陥（チップＣＰの半導体基板２００部分の製造時に生じる欠陥）やチップＣＰの裏面電位の影響を抑制することができる。
【0156】
尚、本実施形態においては、ボディコンタクト領域３０２が、半導体基板領域２００Ｓではなく、Ｐ型ウェル領域２００Ｐに接している。
【0157】
また、図３８には、ボディコンタクト領域３０３，３０４，３０５を図示している。ボディコンタクト領域３０３，３０４，３０５の下面には、チップＣＰの表面コンタクトとして機能するビアコンタクト電極ＣＳ（コンタクト）が設けられている。
【0158】
ボディコンタクト領域３０３は、半導体基板２００の下面に設けられ、半導体基板領域２００Ｓに接する。ボディコンタクト領域３０３は、接触用の不純物領域であり、ホウ素（Ｂ）等のＰ型の不純物即ち半導体基板領域２００Ｓと同一の導電型の不純物を含む。ボディコンタクト領域３０３の不純物濃度は、半導体基板領域２００Ｓの不純物濃度よりも高い。
【0159】
ボディコンタクト領域３０４は、半導体基板２００の下面に設けられ、Ｎ型ウェル領域２００Ｎに接する。ボディコンタクト領域３０４は、接触用の不純物領域であり、リン（Ｐ）等のＮ型の不純物即ちＮ型ウェル領域２００Ｎと同一の導電型の不純物を含む。ボディコンタクト領域３０４の不純物濃度は、Ｎ型ウェル領域２００Ｎの不純物濃度よりも高い。
【0160】
ボディコンタクト領域３０５は、半導体基板２００の下面に設けられ、Ｐ型ウェル領域２００ＰＰに接する。ボディコンタクト領域３０５は、接触用の不純物領域であり、ホウ素（Ｂ）等のＰ型の不純物即ちＰ型ウェル領域２００ＰＰと同一の導電型の不純物を含む。ボディコンタクト領域３０５の不純物濃度は、Ｐ型ウェル領域２００ＰＰの不純物濃度よりも高い。
【0161】
半導体基板領域２００Ｓ、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００ＰＰは、それぞれ、半導体基板２００に設けられたボディコンタクト領域３０３，３０４，３０５を介して、ビアコンタクト電極ＣＳに接続されている。
【0162】
［第３実施形態］
図４１は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な下面図である。図４２及び図４３は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。図４１、図４２及び図４３は、図１５、図１６及び図１７に対応しており、図１５、図１６及び図１７と同一構成については同一符号を付して、重複する説明を省略する。尚、図４２及び図４３はチップＣＰの一部の構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図４２は、図４１に示すＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図４３は、図４１に示すＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た場合の図である。
図４１は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な下面図である。図４２及び図４３は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。図４１、図４２及び図４３は、図１５、図１６及び図１７に対応しており、図１５、図１６及び図１７と同一構成については同一符号を付して、重複する説明を省略する。尚、図４２及び図４３はチップＣＰの一部の構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図４２は、図４１に示すＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図４３は、図４１に示すＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た場合の図である。
【0163】
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第１実施形態の構成では、ボディコンタクト領域３０２が半導体基板２００の下面に設けられていた（図１５及び図１６）。これに対し、第３実施形態の構成では、ボディコンタクト領域３０２が、図４２及び図４３に示す様に、半導体基板２００の上面（裏面）に設けられている。そして、ボディコンタクト領域３０２の上面には、チップＣＰの裏面コンタクトとして機能するビアコンタクト電極ＣＲが設けられている。ビアコンタクト電極ＣＲは、Ｚ方向に延伸し、下端において半導体基板２００のボディコンタクト領域３０２に接続されている。これらのビアコンタクト電極ＣＲは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0164】
この様な構成によれば、第１実施形態の構成と比較して、Ｘ方向に並ぶトランジスタグループＴＧの一端側に設けられていたボディコンタクト領域を削減することが可能である。
【0165】
［第４実施形態］
以上、第１実施形態～第３実施形態において、絶縁部材ＤＴＩの配置パターンについて説明した。しかしながら、以上において説明した構成はあくまでも例示に過ぎず、絶縁部材ＤＴＩの具体的な配置パターンは適宜調整可能である。以下、第４実施形態として、絶縁部材ＤＴＩの他の配置パターンを例示する。
以上、第１実施形態～第３実施形態において、絶縁部材ＤＴＩの配置パターンについて説明した。しかしながら、以上において説明した構成はあくまでも例示に過ぎず、絶縁部材ＤＴＩの具体的な配置パターンは適宜調整可能である。以下、第４実施形態として、絶縁部材ＤＴＩの他の配置パターンを例示する。
【0166】
図４４は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図４５、図４６、図４７及び図４８は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。尚、図４５、図４６、図４７及び図４８において、図１５、図１６及び図１７と同一構成については同一符号を付して、重複する説明を省略する。図４４～図４８はチップＣＰの一部の構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図４５は、図４４に示すＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図４６は、図４４に示すＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図４７は、図４４に示すＨ－Ｈ´線に沿って切断し、矢印の方向に沿って見た場合の図である。図４８は、図４４に示すＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た場合の図である。
【0167】
第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
【0168】
ただし、第１実施形態の構成では、例えば図１５を参照して説明した様に、Ｘ方向に並ぶ複数のトランジスタグループＴＧが、半導体基板領域２００Ｓの、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して分断された領域のうちの一つを共有していた。しかしながら、例えば図４４～図４６に示す様に、Ｘ方向に並ぶ複数のトランジスタグループＴＧが、半導体基板領域２００Ｓの、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して分断された領域を共有していなくても良い。図４５には、Ｘ方向に並ぶ５つのワード線スイッチＷＬＳＷを例示している。図４５の例では、このうちの２つが、半導体基板領域２００Ｓの、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して分断された領域のうちの一つを共有している。また、残りの３つが、半導体基板領域２００Ｓの、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して分断された領域のうちの他の一つを共有している。しかしながら、これら２つの領域は、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して、お互いに分断されている。
【0169】
また、第１実施形態の構成では、例えば図１５を参照して説明した様に、Ｙ方向の位置が異なる２つのトランジスタグループＴＧが、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して分断された領域を共有していなかった。しかしながら、例えば図４４及び図４８に示す様に、Ｙ方向の位置が異なる２つのトランジスタグループＴＧが、半導体基板領域２００Ｓの、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して分断された領域のうちの一つを共有していても良い。図４８には、Ｙ方向に並ぶ３つのトランジスタグループＴＧを例示している。図４８の例では、このうちの２つが、半導体基板領域２００Ｓの、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して分断された領域のうちの一つを共有している。一方、残りの一つは、他の二つから、絶縁部材ＤＴＩ及び絶縁部材ＳＴＩを介して分断されている。
【0170】
【0171】
［その他の実施形態］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
【0172】
図４９は、その他の実施形態に係るチップＣＰの半導体基板２００部分の製造方法について説明するための模式的な断面図である。
【0173】
チップＣＰの半導体基板２００部分の製造方法では、図２９及び図３１を用いて、開口ＤＴＩＡと開口ＶＺａとを別の工程で形成する例について説明したが、これに限らない。例えば図４９に示す様に、開口ＤＴＩＡと開口ＶＺａとを同時に形成してもよい。尚、この工程は、上述したように、例えば、ＲＩＥ等の方法によって行われる。
【0174】
【0175】
また、以上の実施形態では、ＮＡＮＤフラッシュメモリに適用する例について説明した。しかしながら、本明細書において説明した技術は、例えば三次元型のＮＯＲフラッシュメモリ等の半導体記憶装置以外の構成にも適用可能である。また、本明細書において説明した技術は、半導体記憶装置以外の半導体装置の構成にも適用可能である。
【0176】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0177】
１１０…導電層、１２０…半導体柱、２００…半導体基板、ＣＭ…チップ、ＣＰ…チップ、ＢＬ…ビット線、ＣＣ…ビアコンタクト電極、ＣＳ…ビアコンタクト電極、Ｍ０，Ｍ１，ＭＡ…配線層、Ｄ０，Ｄ１，Ｄ２…配線層、ＭＢ，ＤＢ…チップ貼合電極層、ＷＬＳＷ…ワード線スイッチ、ＰＩ１…貼合電極、ＰＩ２…貼合電極、ＳＴＩ…絶縁領域、ＤＴＩ…絶縁領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】