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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024133902
(43)【公開日】2024-10-03
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240926BHJP
H01L 21/336 20060101ALI20240926BHJP
H01L 29/12 20060101ALI20240926BHJP
H01L 29/739 20060101ALI20240926BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 653A
H01L29/78 658F
H01L29/78 652T
H01L29/78 655A
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023043910
(22)【出願日】2023-03-20
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】110003199
【氏名又は名称】弁理士法人高田・高橋国際特許事務所
(72)【発明者】
【氏名】海老池 勇史
(72)【発明者】
【氏名】迫 紘平
(57)【要約】
【課題】ゲート絶縁膜の表面の凹凸を抑制できる半導体装置および半導体装置の製造方法を得ることを目的とする。
【解決手段】本開示に係る半導体装置は、基板と、前記基板の第１面に設けられた第１電極と、前記基板の前記第１面と反対側の第２面に設けられた第２電極と、前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、を備え、前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた改質層と、を有し、前記改質層は、前記下部層よりも結晶粒径が小さい。
【選択図】図１
【解決手段】本開示に係る半導体装置は、基板と、前記基板の第１面に設けられた第１電極と、前記基板の前記第１面と反対側の第２面に設けられた第２電極と、前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、を備え、前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた改質層と、を有し、前記改質層は、前記下部層よりも結晶粒径が小さい。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板と、
前記基板の第１面に設けられた第１電極と、
前記基板の前記第１面と反対側の第２面に設けられた第２電極と、
前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、
前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、
前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、
を備え、
前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、
前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた改質層と、を有し、
前記改質層は、前記下部層よりも結晶粒径が小さいことを特徴とする半導体装置。
前記基板の第１面に設けられた第１電極と、
前記基板の前記第１面と反対側の第２面に設けられた第２電極と、
前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、
前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、
前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、
を備え、
前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、
前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた改質層と、を有し、
前記改質層は、前記下部層よりも結晶粒径が小さいことを特徴とする半導体装置。
【請求項2】
前記改質層は、前記下部層よりも不純物濃度が低いことを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記改質層は、前記下部層よりも不純物濃度が高いことを特徴とする請求項１に記載の半導体装置。
【請求項4】
前記改質層は、非晶質シリコンであることを特徴とする請求項１から３の何れか１項に記載の半導体装置。
【請求項5】
前記基板は、
第１導電型のドリフト層と、
前記ドリフト層の前記第１面側に設けられた第２導電型のベース層と、
前記ドリフト層の前記第２面側に設けられた前記第２導電型のコレクタ層と、
前記ベース層の前記第１面側に設けられた前記第１導電型のエミッタ層と、
を備え、
前記トレンチは、前記基板の前記第１面から前記ベース層および前記エミッタ層を貫通し、前記ドリフト層に到達することを特徴とする請求項１から３の何れか１項に記載の半導体装置。
第１導電型のドリフト層と、
前記ドリフト層の前記第１面側に設けられた第２導電型のベース層と、
前記ドリフト層の前記第２面側に設けられた前記第２導電型のコレクタ層と、
前記ベース層の前記第１面側に設けられた前記第１導電型のエミッタ層と、
を備え、
前記トレンチは、前記基板の前記第１面から前記ベース層および前記エミッタ層を貫通し、前記ドリフト層に到達することを特徴とする請求項１から３の何れか１項に記載の半導体装置。
【請求項6】
前記基板は、ワイドバンドギャップ半導体で形成されていることを特徴とする請求項１から３の何れか１項に記載の半導体装置。
【請求項7】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項６に記載の半導体装置。
【請求項8】
基板と、
前記基板の第１面に設けられた第１電極と、
前記基板の前記第１面と反対側の第２面に設けられた第２電極と、
前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、
前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、
前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、
を備え、
前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、
前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた改質層と、を有し、
前記改質層は、前記下部層よりも不純物濃度が低いことを特徴とする半導体装置。
前記基板の第１面に設けられた第１電極と、
前記基板の前記第１面と反対側の第２面に設けられた第２電極と、
前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、
前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、
前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、
を備え、
前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、
前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた改質層と、を有し、
前記改質層は、前記下部層よりも不純物濃度が低いことを特徴とする半導体装置。
【請求項9】
基板と、
前記基板の第１面に設けられた第１電極と、
前記基板の前記第１面と反対側の第２面に設けられた第２電極と、
前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、
前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、
前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、
を備え、
前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、
前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた非晶質シリコン層と、を有することを特徴とする半導体装置。
前記基板の第１面に設けられた第１電極と、
前記基板の前記第１面と反対側の第２面に設けられた第２電極と、
前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、
前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、
前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、
を備え、
前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、
前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた非晶質シリコン層と、を有することを特徴とする半導体装置。
【請求項10】
前記基板は、
第１導電型のドリフト層と、
前記ドリフト層の前記第１面側に設けられた第２導電型のベース層と、
前記ドリフト層の前記第２面側に設けられた前記第２導電型のコレクタ層と、
前記ベース層の前記第１面側に設けられた前記第１導電型のエミッタ層と、
を備え、
前記トレンチは、前記基板の前記第１面から前記ベース層および前記エミッタ層を貫通し、前記ドリフト層に到達することを特徴とする請求項８または９に記載の半導体装置。
第１導電型のドリフト層と、
前記ドリフト層の前記第１面側に設けられた第２導電型のベース層と、
前記ドリフト層の前記第２面側に設けられた前記第２導電型のコレクタ層と、
前記ベース層の前記第１面側に設けられた前記第１導電型のエミッタ層と、
を備え、
前記トレンチは、前記基板の前記第１面から前記ベース層および前記エミッタ層を貫通し、前記ドリフト層に到達することを特徴とする請求項８または９に記載の半導体装置。
【請求項11】
前記基板は、ワイドバンドギャップ半導体で形成されていることを特徴とする請求項８または９の何れか１項に記載の半導体装置。
【請求項12】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項１１に記載の半導体装置。
【請求項13】
第１面と、前記第１面と反対側の第２面とを有する基板の前記第１面にトレンチを形成し、
前記トレンチの内部に埋込電極を形成し、
前記埋込電極に表面改質処理を施し、前記埋込電極の前記第１面側に改質層を形成し、
前記改質層を酸化させて、または前記改質層の上に堆積させて、ゲート絶縁膜を形成し、
前記トレンチの内部のうち前記ゲート絶縁膜の上に上部電極を形成し、
前記改質層は、前記埋込電極のうち前記改質層以外の部分よりも結晶粒径が小さいことを特徴とする半導体装置の製造方法。
前記トレンチの内部に埋込電極を形成し、
前記埋込電極に表面改質処理を施し、前記埋込電極の前記第１面側に改質層を形成し、
前記改質層を酸化させて、または前記改質層の上に堆積させて、ゲート絶縁膜を形成し、
前記トレンチの内部のうち前記ゲート絶縁膜の上に上部電極を形成し、
前記改質層は、前記埋込電極のうち前記改質層以外の部分よりも結晶粒径が小さいことを特徴とする半導体装置の製造方法。
【請求項14】
前記表面改質処理は、イオン注入、プラズマ処理、レーザー照射の少なくとも１つを含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項15】
前記改質層は、非晶質シリコンであることを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
【請求項16】
前記改質層を形成した後、前記ゲート絶縁膜を形成する前に、前記改質層の表面を平坦化させることを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
【請求項17】
第１面と、前記第１面と反対側の第２面とを有する基板の前記第１面にトレンチを形成し、
前記トレンチの内部に埋込電極を形成し、
前記トレンチの内部のうち前記埋込電極の上に非晶質シリコン層を形成し、
前記非晶質シリコン層を酸化させて、または前記非晶質シリコン層の上に堆積させて、ゲート絶縁膜を形成し、
前記トレンチの内部のうち前記ゲート絶縁膜の上に上部電極を形成することを特徴とする半導体装置の製造方法。
前記トレンチの内部に埋込電極を形成し、
前記トレンチの内部のうち前記埋込電極の上に非晶質シリコン層を形成し、
前記非晶質シリコン層を酸化させて、または前記非晶質シリコン層の上に堆積させて、ゲート絶縁膜を形成し、
前記トレンチの内部のうち前記ゲート絶縁膜の上に上部電極を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
特許文献１には、第１導電型の半導体基板と、半導体基板のおもて面側に形成され、半導体基板の不純物濃度よりも高濃度である第１導電型の蓄積層とを備えた半導体装置が開示されている。この半導体装置は、さらに半導体基板のおもて面に形成されたトレンチ部と、半導体基板のおもて面に設けられたトランジスタ部およびダイオード部とを備える。トレンチ部は、第１導電部と、第１導電部の下方であって、蓄積層の深さ方向における中心位置よりも下方に形成された第２導電部と、第１導電部の側面および第２導電部の周囲を覆う絶縁膜とを有する。トレンチ部は、絶縁膜が第１導電部と第２導電部との間を絶縁するスプリット構造を有する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第６８４４１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一般に特許文献１に示されるような半導体装置において、ゲートコレクタ間の寄生容量はスイッチング損失に影響を与える。この寄生容量は帰還容量と呼ばれる。特許文献１では、トレンチ内に異なる２つの電極を形成している。このような構造では、上側の上部電極をゲートと接続し、下側の埋込電極をエミッタと接続することで、埋込電極近傍の半導体領域が帰還容量に寄与しなくなる。このため、帰還容量を低減でき、スイッチング損失を低減することが可能となる。
【0005】
特許文献１のような半導体装置において、埋込電極と上部電極との間を電気的に分離する絶縁膜は、例えば埋込電極として形成したポリシリコンを酸化することにより形成されたシリコン酸化膜である。しかし、このようなシリコン酸化膜は一般に表面の凹凸が大きい。これは埋込電極と上部電極との間の絶縁耐圧の低下の要因となり得る。これにより、エミッタ－ゲート間のリーク電流の増加およびゲート絶縁膜の信頼性の低下が生じる可能性がある。
【0006】
本開示は、上述の課題を解決するためになされたもので、ゲート絶縁膜の表面の凹凸を抑制できる半導体装置および半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【0007】
第１の開示に係る半導体装置は、基板と、前記基板の第１面に設けられた第１電極と、前記基板の前記第１面と反対側の第２面に設けられた第２電極と、前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、を備え、前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた改質層と、を有し、前記改質層は、前記下部層よりも結晶粒径が小さい。
【0008】
第２の開示に係る半導体装置は、基板と、前記基板の第１面に設けられた第１電極と、前記基板の前記第１面と反対側の第２面に設けられた第２電極と、前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、を備え、前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた改質層と、を有し、前記改質層は、前記下部層よりも不純物濃度が低い。
【0009】
第３の開示に係る半導体装置は、基板と、前記基板の第１面に設けられた第１電極と、前記基板の前記第１面と反対側の第２面に設けられた第２電極と、前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、を備え、前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた非晶質シリコン層と、を有する。
【0010】
第４の開示に係る半導体装置の製造方法は、第１面と、前記第１面と反対側の第２面とを有する基板の前記第１面にトレンチを形成し、前記トレンチの内部に埋込電極を形成し、前記埋込電極に表面改質処理を施し、前記埋込電極の前記第１面側に改質層を形成し、前記改質層を酸化させて、または前記改質層の上に堆積させて、前記ゲート絶縁膜を形成し、前記トレンチの内部のうち前記ゲート絶縁膜の上に上部電極を形成し、前記改質層は、前記埋込電極のうち前記改質層以外の部分よりも結晶粒径が小さい。
【0011】
第５の開示に係る半導体装置の製造方法は、第１面と、前記第１面と反対側の第２面とを有する基板の前記第１面にトレンチを形成し、前記トレンチの内部に埋込電極を形成し、前記トレンチの内部のうち前記埋込電極の上に非晶質シリコン層を形成し、前記非晶質シリコン層を酸化させて、または前記非晶質シリコンの上に堆積させて、ゲート絶縁膜を形成し、前記トレンチの内部のうち前記ゲート絶縁膜の上に上部電極を形成する。
【発明の効果】
【0012】
第１、第２、第３の開示に係る半導体装置および第４、第５の開示に係る半導体装置の製造方法では、改質層または非晶質シリコン層により、埋込電極と上部電極との間のゲート絶縁膜の表面の凹凸を抑制できる。
【図面の簡単な説明】
【0013】
【図1】実施の形態１に係る半導体装置の断面図である。
【図2】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図3】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図4】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図5】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図6】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図7】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図8】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図9】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図10】実施の形態２の変形例に係る半導体装置の製造方法を説明する図である。
【発明を実施するための形態】
【0014】
各実施の形態に係る半導体装置および半導体装置の製造方法について図面を参照して説明する。同じまたは対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【0015】
実施の形態１．
図１は、実施の形態１に係る半導体装置１００の断面図である。半導体装置１００はトレンチゲート型トランジスタである。半導体装置１００は例えばｎチャネル型の絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）である。半導体装置１００は、第１導電型のドリフト層１１を有する基板を備える。基板は例えばシリコン基板である。第１導電型はｎ型、第２導電型はｐ型である。これに限らず、第１導電型がｐ型で、第２導電型がｎ型であっても良い。基板の第１面には第１電極であるエミッタ電極４１が設けられる。基板の第１面と反対側の第２面には、第２電極であるコレクタ電極４２が設けられる。
図１は、実施の形態１に係る半導体装置１００の断面図である。半導体装置１００はトレンチゲート型トランジスタである。半導体装置１００は例えばｎチャネル型の絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）である。半導体装置１００は、第１導電型のドリフト層１１を有する基板を備える。基板は例えばシリコン基板である。第１導電型はｎ型、第２導電型はｐ型である。これに限らず、第１導電型がｐ型で、第２導電型がｎ型であっても良い。基板の第１面には第１電極であるエミッタ電極４１が設けられる。基板の第１面と反対側の第２面には、第２電極であるコレクタ電極４２が設けられる。
【0016】
ドリフト層１１の第１面側には第２導電型のベース層１２が設けられる。ドリフト層１１の第２面側には第２導電型のコレクタ層１３が設けられる。ベース層１２の第１面側には第１導電型のエミッタ層１４が設けられる。エミッタ層１４は、ベース層１２の表層の複数の部分に形成されている。基板の第１面にはトレンチ１５が形成されている。トレンチ１５は、基板の第１面からエミッタ層１４およびベース層１２を貫通し、ドリフト層１１に到達する。
【0017】
トレンチ１５の内部には埋込電極２０と上部電極２４が設けられる。上部電極２４は、埋込電極２０よりも第１面側に設けられる。ゲート絶縁膜３０はトレンチ１５の側壁と埋込電極２０と上部電極２４とを電気的に分離する。つまりゲート絶縁膜３０は、埋込電極２０とトレンチ１５の側壁との間に形成された第１部分３１と、上部電極２４とトレンチ１５の側壁との間に形成された第２部分３２と、埋込電極２０と上部電極２４の間に形成された分離部分３３を有する。分離部分３３は、埋込電極２０と上部電極２４とを分離している。ゲート絶縁膜３０は例えばシリコン酸化膜である。
【0018】
上部電極２４の上にはゲート電極とエミッタ電極４１を分離するための層間絶縁膜１７が設けられる。エミッタ電極４１は、ベース層１２およびエミッタ層１４とコンタクトしている。図示しないが、埋込電極２０は半導体装置１００の外周などにおいて、エミッタ電極４１と接続されている。また、図示しないが、上部電極２４は半導体装置１００の外周などにおいて、ゲート電極と接続されている。
【0019】
埋込電極２０は、下部層２１と、下部層２１よりも分離部分３３に近い位置に設けられた改質層２２とを有する。下部層２１と改質層２２は、それぞれポリシリコンを主材料とする。改質層２２は、下部層２１よりも結晶粒径が小さい。
【0020】
次に、半導体装置１００の製造方法について説明する。図２～６は実施の形態１に係る半導体装置１００の製造方法を説明する図である。まず、図２に示されるように、ドリフト層１１を有する基板の第１面にトレンチ１５を形成する。トレンチ１５は、公知のリソグラフィ技術とエッチング技術を用いて形成できる。トレンチ１５の深さと幅は、所望の耐圧と特性が確保できるように設計される。
【0021】
次に、図３に示されるように、トレンチ１５の側壁および基板の第１面にゲート絶縁膜３０ａを形成する。ゲート絶縁膜３０ａは例えば、熱酸化法、堆積法、またはそれらの組み合わせで形成できる。次に、トレンチ１５の内部に埋込電極２０ａを形成する。埋込電極２０ａは例えばポリシリコンを化学気相堆積法により堆積させることで形成できる。さらにエッチバックにより、堆積させたポリシリコンの上面を所望の深さに設定する。
【0022】
次に、図４に示されるように、埋込電極２０ａに表面改質処理を施す。これにより、埋込電極２０ａの第１面側に改質層２２が形成される。つまり、下部層２１と改質層２２とを有する埋込電極２０が形成される。上述の通り、改質層２２は、埋込電極２０のうち改質層２２以外の部分よりも結晶粒径が小さい。
【0023】
改質層２２は、例えば埋込電極２０ａの材料であるポリシリコンにＳｉをイオン注入して形成する。このような形成方法によると、改質層２２の不純物濃度は下部層２１と比較して低くなる。この場合、改質層２２は下部層２１よりも不純物濃度が低い層であると言える。
【0024】
改質層２２は、例えば埋込電極２０ａの材料であるポリシリコンにＡｓ、Ｐ、Ｇｅなどをイオン注入して形成しても良い。このような形成方法によると、改質層２２の不純物濃度は下部層２１と比較して高くなる。この場合、改質層２２は、下部層２１よりも不純物濃度が高い層であると言える。
【0025】
改質層２２は、放電プラズマまたはレーザー照射によって形成しても良い。また、改質層２２は、イオン注入、放電プラズマ、レーザー照射の何れかの組み合わせにより形成しても良い。このように、表面改質処理は、イオン注入、プラズマ処理、レーザー照射の少なくとも１つを含む。
【0026】
次に図５に示されるように、ゲート絶縁膜３０ａの埋込電極２０より上の部分を除去する。このようなゲート絶縁膜３０ａの選択的なエッチングは、例えばウエットエッチ技術などで実現できる。これにより、ゲート絶縁膜３０の第１部分３１が形成される。
【0027】
次に図６に示されるように、埋込電極２０の上にゲート絶縁膜３０の第２部分３２および分離部分３３を同時に形成する。第２部分３２および分離部分３３は例えば熱酸化法、堆積法、またはそれらの組み合わせで形成できる。つまり、ゲート絶縁膜３０の分離部分３３は、改質層２２を酸化させて、または改質層２２の上にゲート絶縁膜３０の材料を堆積させて形成される。
【0028】
なお、図５に示されるゲート絶縁膜３０ａを選択的に除去する工程は、省略しても良い。この場合、図４に示されるゲート絶縁膜３０ａにさらに酸化または堆積が行われる。このため、ゲート絶縁膜３０ａが第２部分３２および分離部分３３に含まれることとなる。
【0029】
次に、トレンチ１５の内部のうちゲート絶縁膜３０の分離部分３３の上に上部電極２４を形成する。以降の工程については、公知の成膜技術、エッチング技術、加工技術により図１に示される半導体装置１００を製造することができる。
【0030】
次に、本実施の形態の効果を説明する。インバータ等のパワーエレクトロニクス機器の省エネのためには、半導体スイッチング装置の損失を低減させることが好ましい。一般に損失は、半導体スイッチング装置の導通損またはスイッチング損失により決定される。本実施の形態の半導体装置１００は、同一トレンチ内に２つの電極である埋込電極２０と上部電極２４を有しており、上部電極２４はゲート電極と接続され、埋込電極２０はエミッタ電極と接続される。これにより、埋込電極２０がエミッタ電位となるため、帰還容量を抑制できる。従って、スイッチング損失を低減することができる。
【0031】
さらに本実施の形態によれば、表面改質処理により、埋込電極２０の表層において結晶の原子配列が乱れる。これにより、結晶粒径が小さい改質層２２が形成される。下部層２１よりも結晶粒径の小さい改質層２２を酸化させて、ゲート絶縁膜３０の分離部分３３を形成することで、分離部分３３の表面の凹凸を抑制できる。
【0032】
また、堆積法によって分離部分３３を形成する場合、分離部分３３の表面形状は埋込電極２０の表面の凹凸形状を引き継ぐ。このため、結晶粒径が小さく表面の凹凸も小さい改質層２２の上にゲート絶縁膜３０の材料を堆積させることで、分離部分３３の表面の凹凸を抑制できる。
【0033】
以上から本実施の形態によれば、分離部分３３の平坦性を向上させて、分離部分３３の絶縁耐圧の低下を抑制できる。これにより、エミッタ－ゲート間の絶縁性を向上でき、信頼性を向上できる。
【0034】
本実施の形態の半導体装置１００の構造および製造方法は一例であり、支障をきたさない範囲で変更されて良い。本実施の形態の変形例として、表面改質処理はウエハ全面に行っても良く、公知のフォトリソグラフィ技術等を用いて埋込電極２０ａのみに選択的に行っても良い。特に、ウエハ全面に表面改質処理を施す場合、図５に示されるゲート絶縁膜３０ａを選択的に除去する工程により、ゲート絶縁膜３０ａのうち第１部分３１以外のダメージを受けた部分を除去できる。
【0035】
また、原子配列がランダムになるとポリシリコンは非晶質シリコンとなる。表面改質処理では、ポリシリコンが非晶質シリコン化されるまで表面改質処理を行っても良い。つまり、改質層２２は非晶質シリコン層であっても良い。これに限らず、表面改質処理では、改質層２２をポリシリコンと非晶質シリコンの中間である微結晶の状態に留めても良い。なお、改質層２２を非晶質シリコンとした場合の方が、微結晶の場合よりも分離部分３３の凹凸の抑制効果は高いと考えられる。
【0036】
また、改質層２２を酸化させてゲート絶縁膜３０の分離部分３３を形成する場合、酸化の結果として改質層２２は残っても良く、残らなくても良い。改質層２２が残らない場合、完成した半導体装置１００において改質層２２は存在せず、下部層２１に接して分離部分３３が設けられることとなる。
【0037】
図４に示される表面改質処理により改質層２２を形成した後、ゲート絶縁膜３０の分離部分３３を形成する前に、改質層２２の表面をさらに平坦化させても良い。平坦化処理は、例えばエッチングにより改質層２２の表層を除去することで実施される。表面改質後に平坦化処理を追加することで、後に形成するゲート絶縁膜３０の分離部分３３をさらに平坦にすることができる。
【0038】
本実施の形態ではＩＧＢＴを例に説明した。これに限らず、半導体装置１００はＲＣ（Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴまたは金属―酸化膜―半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）であっても良い。
【0039】
また、基板はワイドバンドギャップ半導体で形成されていても良い。ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドである。本実施の形態によれば、半導体装置１００がワイドバンドギャップ半導体で形成されて高電流が流れる場合にも、ゲート絶縁膜３０の信頼性を向上できる。
【0040】
上述した変形は、以下の実施の形態に係る半導体装置および半導体装置の製造方法について適宜応用することができる。なお、以下の実施の形態に係る半導体装置および半導体装置の製造方法については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
【0041】
実施の形態２．
本実施の形態では埋込電極に表面改質処理を施すのに代えて、埋込電極の上に非晶質シリコン層を形成する点が実施の形態１と異なる。他の構成は実施の形態１と同様である。図７～９は、実施の形態２に係る半導体装置１００の製造方法を説明する図である。基板の第１面にトレンチ１５を形成し、トレンチ１５の内部に埋込電極２０ａを形成するまでの工程は実施の形態１の工程と同様である。次に、図７に示されるように、ゲート絶縁膜３０ａの埋込電極２０ａより上の部分を除去して第１部分３１を形成する。ゲート絶縁膜３０ａの選択的なエッチングは、例えばウエットエッチ技術などで実現できる。
本実施の形態では埋込電極に表面改質処理を施すのに代えて、埋込電極の上に非晶質シリコン層を形成する点が実施の形態１と異なる。他の構成は実施の形態１と同様である。図７～９は、実施の形態２に係る半導体装置１００の製造方法を説明する図である。基板の第１面にトレンチ１５を形成し、トレンチ１５の内部に埋込電極２０ａを形成するまでの工程は実施の形態１の工程と同様である。次に、図７に示されるように、ゲート絶縁膜３０ａの埋込電極２０ａより上の部分を除去して第１部分３１を形成する。ゲート絶縁膜３０ａの選択的なエッチングは、例えばウエットエッチ技術などで実現できる。
【0042】
次に図８に示されるように、トレンチ１５の内部のうち埋込電極２０ａの上と、ゲート絶縁膜３０ａを選択的に除去した領域に、非晶質シリコン層２３４を形成する。つまり、埋込電極２０ａの上面と、埋込電極２０ａより上方のトレンチ１５の側壁と、基板の第１面に非晶質シリコン層２３４を形成する。非晶質シリコン層３４は、例えば化学気相堆積法またはプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
【0043】
次に、図９に示されるように、非晶質シリコン層２３４を酸化させて、ゲート絶縁膜の第２部分２３２および分離部分２３３を形成する。
【0044】
本実施の形態においても、ポリシリコンより結晶粒径が小さい非晶質シリコン層２３４を酸化させてゲート絶縁膜の分離部分２３３を形成することで、分離部分２３３の表面の凹凸を抑制できる。
【0045】
また、非晶質シリコン層２３４の上にゲート絶縁膜の材料を堆積させて、ゲート絶縁膜の第２部分２３２および分離部分２３３を形成しても良い。この場合も、実施の形態１と同様に分離部分２３３の表面の凹凸を抑制できる。
【0046】
非晶質シリコン層２３４を酸化させてゲート絶縁膜の分離部分２３３を形成する場合、酸化の結果として埋込電極２０ａの上の非晶質シリコン層２３４は残っても良く、残らなくても良い。非晶質シリコン層２３４が残らない場合は図９のような構造が得られる。非晶質シリコン層２３４が残る場合は、図９の埋込電極２０ａと分離部分２３３の間に非晶質シリコン層２３４が設けられることとなる。
【0047】
図１０は、実施の形態２の変形例に係る半導体装置１００の製造方法を説明する図である。図１０は、非晶質シリコン層２３４を形成した状態を示している。変形例では、ゲート絶縁膜３０ａの上に非晶質シリコン層２３４を形成する。つまり、図７に示されるゲート絶縁膜３０ａを選択的に除去する工程を省略している。この場合、ゲート絶縁膜の第２部分と基板の第１面上の部分は、非晶質シリコン層２３４から形成されたシリコン酸化膜とゲート絶縁膜３０ａの２層構造となる。
【0048】
なお、本実施の形態で説明した技術的特徴は適宜に組み合わせて用いても良い。
【0049】
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
基板と、
前記基板の第１面に設けられた第１電極と、
前記基板の前記第１面と反対側の第２面に設けられた第２電極と、
前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、
前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、
前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、
を備え、
前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、
前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた改質層と、を有し、
前記改質層は、前記下部層よりも結晶粒径が小さいことを特徴とする半導体装置。
（付記２）
前記改質層は、前記下部層よりも不純物濃度が低いことを特徴とする付記１に記載の半導体装置。
（付記３）
前記改質層は、前記下部層よりも不純物濃度が高いことを特徴とする付記１に記載の半導体装置。
（付記４）
前記改質層は、非晶質シリコンであることを特徴とする付記１から３の何れか１項に記載の半導体装置。
（付記５）
前記基板は、
第１導電型のドリフト層と、
前記ドリフト層の前記第１面側に設けられた第２導電型のベース層と、
前記ドリフト層の前記第２面側に設けられた前記第２導電型のコレクタ層と、
前記ベース層の前記第１面側に設けられた前記第１導電型のエミッタ層と、
を備え、
前記トレンチは、前記基板の前記第１面から前記ベース層および前記エミッタ層を貫通し、前記ドリフト層に到達することを特徴とする付記１から４の何れか１項に記載の半導体装置。
（付記６）
前記基板は、ワイドバンドギャップ半導体で形成されていることを特徴とする付記１から５の何れか１項に記載の半導体装置。
（付記７）
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする付記６に記載の半導体装置。
（付記８）
基板と、
前記基板の第１面に設けられた第１電極と、
前記基板の前記第１面と反対側の第２面に設けられた第２電極と、
前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、
前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、
前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、
を備え、
前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、
前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた改質層と、を有し、
前記改質層は、前記下部層よりも不純物濃度が低いことを特徴とする半導体装置。
（付記９）
基板と、
前記基板の第１面に設けられた第１電極と、
前記基板の前記第１面と反対側の第２面に設けられた第２電極と、
前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、
前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、
前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、
を備え、
前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、
前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた非晶質シリコン層と、を有することを特徴とする半導体装置。
（付記１０）
前記基板は、
第１導電型のドリフト層と、
前記ドリフト層の前記第１面側に設けられた第２導電型のベース層と、
前記ドリフト層の前記第２面側に設けられた前記第２導電型のコレクタ層と、
前記ベース層の前記第１面側に設けられた前記第１導電型のエミッタ層と、
を備え、
前記トレンチは、前記基板の前記第１面から前記ベース層および前記エミッタ層を貫通し、前記ドリフト層に到達することを特徴とする付記８または９に記載の半導体装置。
（付記１１）
前記基板は、ワイドバンドギャップ半導体で形成されていることを特徴とする付記８から１０の何れか１項に記載の半導体装置。
（付記１２）
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする付記１１に記載の半導体装置。
（付記１３）
第１面と、前記第１面と反対側の第２面とを有する基板の前記第１面にトレンチを形成し、
前記トレンチの内部に埋込電極を形成し、
前記埋込電極に表面改質処理を施し、前記埋込電極の前記第１面側に改質層を形成し、
前記改質層を酸化させて、または前記改質層の上に堆積させて、ゲート絶縁膜を形成し、
前記トレンチの内部のうち前記ゲート絶縁膜の上に上部電極を形成し、
前記改質層は、前記埋込電極のうち前記改質層以外の部分よりも結晶粒径が小さいことを特徴とする半導体装置の製造方法。
（付記１４）
前記表面改質処理は、イオン注入、プラズマ処理、レーザー照射の少なくとも１つを含むことを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記改質層は、非晶質シリコンであることを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１６）
前記改質層を形成した後、前記ゲート絶縁膜を形成する前に、前記改質層の表面を平坦化させることを特徴とする付記１３から１５の何れか１項に記載の半導体装置の製造方法。
（付記１７）
第１面と、前記第１面と反対側の第２面とを有する基板の前記第１面にトレンチを形成し、
前記トレンチの内部に埋込電極を形成し、
前記トレンチの内部のうち前記埋込電極の上に非晶質シリコン層を形成し、
前記非晶質シリコン層を酸化させて、または前記非晶質シリコン層の上に堆積させて、ゲート絶縁膜を形成し、
前記トレンチの内部のうち前記ゲート絶縁膜の上に上部電極を形成することを特徴とする半導体装置の製造方法。
（付記１）
基板と、
前記基板の第１面に設けられた第１電極と、
前記基板の前記第１面と反対側の第２面に設けられた第２電極と、
前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、
前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、
前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、
を備え、
前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、
前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた改質層と、を有し、
前記改質層は、前記下部層よりも結晶粒径が小さいことを特徴とする半導体装置。
（付記２）
前記改質層は、前記下部層よりも不純物濃度が低いことを特徴とする付記１に記載の半導体装置。
（付記３）
前記改質層は、前記下部層よりも不純物濃度が高いことを特徴とする付記１に記載の半導体装置。
（付記４）
前記改質層は、非晶質シリコンであることを特徴とする付記１から３の何れか１項に記載の半導体装置。
（付記５）
前記基板は、
第１導電型のドリフト層と、
前記ドリフト層の前記第１面側に設けられた第２導電型のベース層と、
前記ドリフト層の前記第２面側に設けられた前記第２導電型のコレクタ層と、
前記ベース層の前記第１面側に設けられた前記第１導電型のエミッタ層と、
を備え、
前記トレンチは、前記基板の前記第１面から前記ベース層および前記エミッタ層を貫通し、前記ドリフト層に到達することを特徴とする付記１から４の何れか１項に記載の半導体装置。
（付記６）
前記基板は、ワイドバンドギャップ半導体で形成されていることを特徴とする付記１から５の何れか１項に記載の半導体装置。
（付記７）
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする付記６に記載の半導体装置。
（付記８）
基板と、
前記基板の第１面に設けられた第１電極と、
前記基板の前記第１面と反対側の第２面に設けられた第２電極と、
前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、
前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、
前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、
を備え、
前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、
前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた改質層と、を有し、
前記改質層は、前記下部層よりも不純物濃度が低いことを特徴とする半導体装置。
（付記９）
基板と、
前記基板の第１面に設けられた第１電極と、
前記基板の前記第１面と反対側の第２面に設けられた第２電極と、
前記基板の前記第１面に形成されたトレンチの内部に設けられた埋込電極と、
前記トレンチの内部に設けられ、前記埋込電極よりも前記第１面側に設けられた上部電極と、
前記トレンチの側壁と前記埋込電極と前記上部電極とを電気的に分離するゲート絶縁膜と、
を備え、
前記ゲート絶縁膜は、前記埋込電極と前記上部電極とを分離する分離部分を有し、
前記埋込電極は、下部層と、前記下部層よりも前記分離部分に近い位置に設けられた非晶質シリコン層と、を有することを特徴とする半導体装置。
（付記１０）
前記基板は、
第１導電型のドリフト層と、
前記ドリフト層の前記第１面側に設けられた第２導電型のベース層と、
前記ドリフト層の前記第２面側に設けられた前記第２導電型のコレクタ層と、
前記ベース層の前記第１面側に設けられた前記第１導電型のエミッタ層と、
を備え、
前記トレンチは、前記基板の前記第１面から前記ベース層および前記エミッタ層を貫通し、前記ドリフト層に到達することを特徴とする付記８または９に記載の半導体装置。
（付記１１）
前記基板は、ワイドバンドギャップ半導体で形成されていることを特徴とする付記８から１０の何れか１項に記載の半導体装置。
（付記１２）
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする付記１１に記載の半導体装置。
（付記１３）
第１面と、前記第１面と反対側の第２面とを有する基板の前記第１面にトレンチを形成し、
前記トレンチの内部に埋込電極を形成し、
前記埋込電極に表面改質処理を施し、前記埋込電極の前記第１面側に改質層を形成し、
前記改質層を酸化させて、または前記改質層の上に堆積させて、ゲート絶縁膜を形成し、
前記トレンチの内部のうち前記ゲート絶縁膜の上に上部電極を形成し、
前記改質層は、前記埋込電極のうち前記改質層以外の部分よりも結晶粒径が小さいことを特徴とする半導体装置の製造方法。
（付記１４）
前記表面改質処理は、イオン注入、プラズマ処理、レーザー照射の少なくとも１つを含むことを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記改質層は、非晶質シリコンであることを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１６）
前記改質層を形成した後、前記ゲート絶縁膜を形成する前に、前記改質層の表面を平坦化させることを特徴とする付記１３から１５の何れか１項に記載の半導体装置の製造方法。
（付記１７）
第１面と、前記第１面と反対側の第２面とを有する基板の前記第１面にトレンチを形成し、
前記トレンチの内部に埋込電極を形成し、
前記トレンチの内部のうち前記埋込電極の上に非晶質シリコン層を形成し、
前記非晶質シリコン層を酸化させて、または前記非晶質シリコン層の上に堆積させて、ゲート絶縁膜を形成し、
前記トレンチの内部のうち前記ゲート絶縁膜の上に上部電極を形成することを特徴とする半導体装置の製造方法。
【符号の説明】
【0050】
１１ ドリフト層、１２ ベース層、１３ コレクタ層、１４ エミッタ層、１５ トレンチ、１７ 層間絶縁膜、２０ 埋込電極、２０ａ 埋込電極、２１ 下部層、２２ 改質層、２４ 上部電極、３０ ゲート絶縁膜、３０ａ ゲート絶縁膜、３１ 第１部分、３２ 第２部分、３３ 分離部分、３４ 非晶質シリコン層、４１ エミッタ電極、４２ コレクタ電極、１００ 半導体装置、２３２ 第２部分、２３３ 分離部分、２３４ 非晶質シリコン層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】