特開 2024-133954 スイッチ装置、およびハードディスク装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024133954

(43)【公開日】2024-10-03

(54)【発明の名称】スイッチ装置、およびハードディスク装置

(51)【国際特許分類】

   H03K 17/687 20060101AFI20240926BHJP

   H02H 11/00 20060101ALI20240926BHJP

   H02H 3/087 20060101ALI20240926BHJP

【ＦＩ】

H03K17/687 A

H02H11/00 130

H02H3/087

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2023043992

(22)【出願日】2023-03-20

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】宮下 貴重

【テーマコード（参考）】

5G004

5J055

【Ｆターム（参考）】

5G004AA04

5G004BA03

5G004BA04

5G004EA01

5J055AX44

5J055BX16

5J055CX23

5J055DX13

5J055DX22

5J055DX52

5J055EX07

5J055EY01

5J055EY03

5J055EY10

5J055EY12

5J055EY13

5J055EY21

5J055EY29

5J055EZ09

5J055EZ10

5J055EZ22

5J055EZ56

5J055FX05

5J055FX13

5J055FX38

5J055GX01

5J055GX02

(57)【要約】

【課題】スイッチ素子の周辺に設ける素子のレイアウトサイズを小さくすることが可能となるスイッチ装置を提供する。
【解決手段】スイッチ装置（２）は、ゲートと、ドレインと、ソースと、バックゲートと、を有し、前記ドレインと前記バックゲートの間に第１ボディダイオード（１Ａ）が形成され、前記ソースと前記バックゲートの間に第２ボディダイオード（１Ｂ）が形成されるスイッチ素子（１）と、前記バックゲートとグランド電位の印加端との間に接続される第１スイッチ（ＳＷ１）を有する第１スイッチ回路（２１）と、前記バックゲートと前記ソースとの間に接続される第２スイッチ（ＳＷ２）を有する第２スイッチ回路（２２）と、を備える構成としている。
【選択図】図７

【特許請求の範囲】

【請求項1】

ゲートと、ドレインと、ソースと、バックゲートと、を有し、前記ドレインと前記バックゲートの間に第１ボディダイオードが形成され、前記ソースと前記バックゲートの間に第２ボディダイオードが形成されるスイッチ素子と、
前記バックゲートとグランド電位の印加端との間に接続される第１スイッチを有する第１スイッチ回路と、
前記バックゲートと前記ソースとの間に接続される第２スイッチを有する第２スイッチ回路と、
を備える、スイッチ装置。

【請求項2】

前記スイッチ素子の前記ドレインに印加される入力電圧と、前記スイッチ素子の前記ソースに印加される出力電圧とが入力されるように構成されるコンパレータを備え、
前記コンパレータの出力に基づいて前記第１スイッチおよび前記第２スイッチは、オンオフ制御される、請求項１に記載のスイッチ装置。

【請求項3】

前記第１スイッチ回路は、前記スイッチ素子の前記ドレインと前記第１スイッチの制御端との間に接続される第１ハイパスフィルタを有する、請求項１に記載のスイッチ装置。

【請求項4】

前記第２スイッチは、前記バックゲートと、前記スイッチ素子の前記ソースとの間に並列に接続される第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタを有する、請求項１に記載のスイッチ装置。

【請求項5】

前記第１ＰＭＯＳトランジスタは、ボディダイオードが互いに逆方向に接続されるように接続される２つのＰＭＯＳトランジスタから構成される、請求項４に記載のスイッチ装置。

【請求項6】

前記第２スイッチ回路は、前記第１ＰＭＯＳトランジスタのゲートに接続されるドレインを有する第２ＮＭＯＳトランジスタを有し、
当該スイッチ装置は、前記スイッチ素子の前記ドレインと前記第１ＮＭＯＳトランジスタのゲートおよび前記第２ＮＭＯＳトランジスタのゲートとの間に接続される第１プルアップ抵抗をさらに備える、請求項４に記載のスイッチ装置。

【請求項7】

前記スイッチ素子の前記ゲートとグランド電位の印加端との間に接続される第３スイッチと、前記スイッチ素子の前記ドレインと前記第３スイッチの制御端との間に接続される第２プルアップ抵抗と、を有する第３スイッチ回路をさらに備える、請求項１に記載のスイッチ装置。

【請求項8】

前記第３スイッチ回路は、前記第３スイッチの制御端とグランド電位の印加端との間に接続される第３ＮＭＯＳトランジスタをさらに有し、
前記第３ＮＭＯＳトランジスタのゲートには、第１ロジック部から第１制御信号を印加可能である、請求項７に記載のスイッチ装置。

【請求項9】

前記スイッチ素子の前記ドレインに印加される入力電圧の起動後に、前記第１制御信号はハイレベルに切り替えられる、請求項８に記載のスイッチ装置。

【請求項10】

前記スイッチ素子の前記ゲートと前記スイッチ素子の前記ソースとの間に接続される第４スイッチと、前記第４スイッチの制御端とグランド電位の印加端との間に接続される第４ＮＭＯＳトランジスタと、前記スイッチ素子の前記ドレインと前記第４ＮＭＯＳトランジスタのゲートとの間に接続される第２ハイパスフィルタと、を有する第４スイッチ回路をさらに備える、請求項１に記載のスイッチ装置。

【請求項11】

前記第４スイッチは、ボディダイオードが互いに逆方向に接続されるように接続される２つの第２ＰＭＯＳトランジスタを有する、請求項１０に記載のスイッチ装置。

【請求項12】

前記第４スイッチ回路において、前記スイッチ素子の前記ゲートと前記スイッチ素子の前記ソースとの間に、互いに逆方向に接続される２つのダイオードを有するダイオード対が接続される、請求項１０に記載のスイッチ装置。

【請求項13】

前記第４ＮＭＯＳトランジスタのゲートには、第２ロジック部から第２制御信号を印加可能であり、異常検知の場合に前記第２制御信号がハイレベルに切り替えられる、請求項１０に記載のスイッチ装置。

【請求項14】

前記第１スイッチおよび前記第２スイッチは、当該スイッチ装置のチップにおけるチップエッジに沿って配置される、請求項１に記載のスイッチ装置。

【請求項15】

請求項１から請求項１４のいずれか１項に記載のスイッチ装置と、前記スイッチ素子の前記ソースから出力される出力電圧を供給されるように構成されるＨＤＤと、を備える、ハードディスク装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、スイッチ装置に関する。

【背景技術】

【0002】

従来、スイッチ素子を用いてヒューズ機能を実現するスイッチ装置が知られている（例えば、特許文献１）。例えば過電流が検知されると、スイッチ素子が遮断される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－４０４８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

このようなスイッチ装置において、スイッチ素子の周辺に設ける素子のレイアウトサイズを小さくすることが要望される。

【0005】

上記状況に鑑み、本開示は、スイッチ素子の周辺に設ける素子のレイアウトサイズを小さくすることが可能となるスイッチ装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

例えば、本開示に係るスイッチ装置は、
ゲートと、ドレインと、ソースと、バックゲートと、を有し、前記ドレインと前記バックゲートの間に第１ボディダイオードが形成され、前記ソースと前記バックゲートの間に第２ボディダイオードが形成されるスイッチ素子と、
前記バックゲートとグランド電位の印加端との間に接続される第１スイッチを有する第１スイッチ回路と、
前記バックゲートと前記ソースとの間に接続される第２スイッチを有する第２スイッチ回路と、
を備える構成としている。

【発明の効果】

【0007】

本開示に係るスイッチ装置によれば、スイッチ素子の周辺に設ける素子のレイアウトサイズを小さくすることができる。

【図面の簡単な説明】

【0008】

【図1】図１は、比較例に係るスイッチシステムの構成を示す図である。

【図2】図２は、本開示に係るスイッチ素子の構成を示す図である。

【図3】図３は、スイッチ素子の比較例に係る使用形態を示す図である。

【図4】図４は、スイッチ素子の本開示に係る使用形態を示す図である。

【図5】図５は、サーバ装置の構成例を概略的に示す図である。

【図6】図６は、本開示のスイッチ装置の構成を示す図である。

【図7】図７は、スイッチ装置におけるスイッチ素子の周辺回路を示す図である。

【図8】図８は、スイッチ装置のチップにおけるチップエッジ付近のレイアウトを示す概略図である。

【発明を実施するための形態】

【0009】

以下、本開示の例示的な実施形態について、図面を参照して説明する。

【0010】

＜１．比較例＞
図１は、比較例に係るスイッチシステムの構成を示す図である。図１に示すスイッチシステムは、ヒューズ機能（ｅＦＵＳＥ）を担うスイッチ装置１０と、逆流防止機能（ＩＳＯＦＥＴ）を担うスイッチ装置２０と、を有する。

【0011】

スイッチ装置１０は、スイッチ素子１０１と、内部回路１０２と、を１チップに集積化して有する。スイッチ素子１０１は、ＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor））により構成される。スイッチ素子１０１は、ボディダイオード（寄生ダイオード）１０１Ａを内蔵する。スイッチ素子１０１のドレインは、入力電圧Ｖｉｎの印加端に接続される。内部回路１０２は、スイッチ素子１０１のゲートを制御することで、スイッチ素子１０１のオンオフを制御する。

【0012】

スイッチ装置２０は、スイッチ素子２０１と、内部回路２０２と、を１チップに集積化して有する。スイッチ素子２０１は、ＮＭＯＳトランジスタにより構成される。スイッチ素子２０１は、ボディダイオード２０１Ａを内蔵する。スイッチ素子２０１のソースは、スイッチ素子１０１のソースに接続される。スイッチ素子２０１のドレインは、出力電圧Ｖｏｕｔの印加端に接続される。内部回路２０２は、スイッチ素子２０１のゲートを制御することで、スイッチ素子２０１のオンオフを制御する。

【0013】

例えば、スイッチ装置１０，２０を流れる過電流が検知された場合に内部回路１０２によりスイッチ素子１０１がオフされることで、ヒューズ機能が実現される。しかしながら、スイッチ装置１０のみでは、スイッチ素子１０１がオフ状態であっても、ボディダイオード１０１Ａを介して出力電圧Ｖｏｕｔ側から入力電圧Ｖｉｎ側に電流が逆流する可能性があるため、スイッチ装置２０を設けて、ボディダイオード１０１Ａおよびボディダイオード２０１Ａが互いに逆方向に接続されるようにし、逆流を抑制している。なお、スイッチ素子１０１がオフ状態の場合、スイッチ素子２０１も内部回路２０２によってオフ状態に制御される。

【0014】

これに対し、図２は、本開示に係るスイッチ素子１の構成を示す図である。スイッチ素子１は、１つのＮＭＯＳトランジスタにより構成される。スイッチ素子１によれば、１つのＦＥＴによってヒューズ機能と逆流防止機能を実現することができる。スイッチ素子１は、ドレイン（Ｄ）と、ソース（Ｓ）と、ゲート（Ｇ）と、バックゲート（ＢＧ）と、を有する。スイッチ素子１では、バックゲートをソースおよびドレインと短絡していないため、バックゲートとドレインの間に接続されるボディダイオード１Ａ、およびバックゲートとソースの間に接続されるボディダイオード１Ｂが有効となる。ボディダイオード１Ａとボディダイオード１Ｂは、互いに逆方向に接続される。

【0015】

このようなスイッチ素子１により、比較例に係るスイッチシステムに比して、同じオン抵抗を同じ素子耐圧で構成するならば、面積を小さくすることができる。

【0016】

スイッチ素子１を使用する場合、図３に示す使用形態がある。図３においては、スイッチ素子１のドレインが入力電圧Ｖｉｎの印加端に接続され、スイッチ素子１のソースが出力電圧Ｖｏｕｔの印加端に接続される。また、スイッチ素子１のドレインとバックゲートの間に第１スイッチＳＷ１が接続され、スイッチ素子１のソースとバックゲートの間に第２スイッチＳＷ２が接続される。

【0017】

図３の左方には、Ｖｉｎ＞Ｖｏｕｔの場合に制御されるスイッチＳＷ１，ＳＷ２の状態を示す。具体的には、スイッチＳＷ１はオフ状態、スイッチＳＷ２はオン状態とされる。これにより、ボディダイオード１Ａが有効、ボディダイオード１Ｂが無効となる。従って、Ｖｉｎ＞Ｖｏｕｔの場合に、スイッチ素子１がオフ状態のときにＶｉｎ側からＶｏｕｔ側へ電流が流れることを阻止できる。

【0018】

一方、図３の右方には、Ｖｉｎ＜Ｖｏｕｔの場合に制御されるスイッチＳＷ１，ＳＷ２の状態を示す。具体的には、スイッチＳＷ１はオン状態、スイッチＳＷ２はオフ状態とされる。これにより、ボディダイオード１Ａが無効、ボディダイオード１Ｂが有効となる。従って、Ｖｉｎ＜Ｖｏｕｔの場合に、スイッチ素子１がオフ状態のときにＶｏｕｔ側からＶｉｎ側へ電流が流れることを阻止できる（逆流防止機能）。

【0019】

しかしながら、図３に示すような使用方法では、第１スイッチＳＷ１がドレインとバックゲートの間に接続され、ドレインには高電圧が印加される場合があり、第１スイッチＳＷ１を高耐圧素子で構成する必要があり、レイアウトサイズが大きくなる課題があった。

【0020】

＜２．本開示の実施形態＞
＜２－１．スイッチ素子の使用方法＞
そこで、スイッチ素子１の本開示に係る使用方法では、図４のようにしている。先述した図３との相違点として、第１スイッチＳＷ１をドレインに接続せず、グランド電位の印加端に接続している。これにより、第１スイッチＳＷ１を高耐圧素子により構成する必要がなく、レイアウトサイズを小さくすることができる。例えば、後述するように第１スイッチＳＷ１を１つのＮＭＯＳトランジスタにより実現できる。

【0021】

＜２－２．スイッチ装置＞
以下、上記のような使用方法のスイッチ素子１を用いた本開示のスイッチ装置について説明する。

【0022】

図５は、本開示のスイッチ装置の適用アプリケーションの一例としてのサーバ装置５の構成を概略的に示す図である。なお、スイッチ装置は、サーバ装置に限らず、例えば充電器などに適用することも可能である。

【0023】

図５に示すサーバ装置５は、ハードディスク装置４を備える。ハードディスク装置４は、スイッチ装置２と、ＨＤＤ（ハードディスクドライブ）３と、を有する。

【0024】

スイッチ装置２には、スイッチ素子１が設けられる。スイッチ装置２は、スイッチ素子１と、その他の回路を１チップに集積化して有するＬＳＩ（large-scale integration）である。サーバ装置５から供給された入力電圧Ｖｉｎがスイッチ素子１に印加され、スイッチ素子１から出力電圧Ｖｏｕｔが出力される。出力電圧Ｖｏｕｔは、ＨＤＤ３に供給される。

【0025】

ハードディスク装置４は、サーバ装置５の電源をシャットダウンしないで、サーバ装置５に対して着脱することが可能である。すなわち、いわゆるホットプラグが可能である。

【0026】

図６は、本開示のスイッチ装置２の構成を示す図である。スイッチ装置２は、スイッチ素子１と、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第３スイッチ回路２３と、第４スイッチ回路２４と、ロジック部２５と、過電流検知部２６と、コンパレータ２７と、バックゲート制御部２８と、ＬＤＯ（Low Dropout）２９と、を備える。

【0027】

先述したように、スイッチ素子１は、互いに逆方向に接続されたボディダイオード１Ａ，１Ｂを内蔵する。第１スイッチＳＷ１は、バックゲートとグランド電位の印加端の間に接続され、第２スイッチＳＷ２は、バックゲートとソースの間に接続される。なお、後述するように、第１スイッチＳＷ１は、第１スイッチ回路２１に設けられ、第２スイッチＳＷ２は、第２スイッチ回路２２に設けられる。すなわち、スイッチ装置２は、第１スイッチ回路２１および第２スイッチ回路２２を備える。スイッチ素子１のドレインは、入力端子Ｔｉｎに接続される。入力端子Ｔｉｎに入力電圧Ｖｉｎが印加される。スイッチ素子１のソースは、出力端子Ｔｏｕｔに接続される。出力端子Ｔｏｕｔから出力電圧Ｖｏｕｔが出力される。

【0028】

第３スイッチ回路２３は、第３スイッチＳＷ３を有し、スイッチ素子１のゲート電圧を制御する。第４スイッチ回路２４は、第４スイッチＳＷ４を有し、スイッチ素子１のＶｇｓ（ゲート・ソース間電圧）を制御する。第３スイッチ回路２３および第４スイッチ回路２４の詳細については、後述する。

【0029】

ロジック部２５は、第３スイッチ回路２３および第４スイッチ回路２４などを制御する。過電流検知部２６は、スイッチ素子１を流れる過電流を検知するための回路である。

【0030】

コンパレータ２７の非反転入力端は、入力電圧Ｖｉｎの印加端に接続される。コンパレータ２７の反転入力端は、出力電圧Ｖｏｕｔの印加端に接続される。これにより、コンパレータ２７は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔを比較し、比較出力信号Ｃｐｏｕｔをバックゲート制御部２８に出力する。バックゲート制御部２８は、比較出力信号Ｃｐｏｕｔのレベルに応じて第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフを制御する。

【0031】

ＬＤＯ２９は、入力電圧Ｖｉｎに基づいて出力電圧Ｖｏｕｔを生成するシリーズレギュレータであり、エラーアンプＡＰと、スイッチ素子１と、分圧抵抗Ｒａ，Ｒｂと、を有する。エラーアンプＡＰの非反転入力端には、入力信号Ｓｉｎが入力される。スイッチ素子１のソースとグランド電位の印加端との間に分圧抵抗Ｒａ，Ｒｂが直列に接続される。分圧抵抗Ｒａ，Ｒｂが接続されるノードは、エラーアンプＡＰの反転入力端に接続される。これより、出力電圧Ｖｏｕｔを分圧抵抗Ｒａ，Ｒｂにより分圧して得られる帰還電圧ＦＢがエラーアンプＡＰに入力される。エラーアンプＡＰの出力端は、スイッチ素子１のゲートに接続される。エラーアンプＡＰは、入力信号Ｓｉｎと帰還信号ＦＢの差分を増幅した信号を上記ゲートに印加させる。

【0032】

これにより、帰還電圧ＦＢが入力信号Ｓｉｎと一致するように制御され、出力電圧Ｖｏｕｔが制御される。ここで、起動時にスイッチ素子１がオフ状態からオン状態に切り替えられたときに出力端子Ｔｏｕｔに外部接続される大容量の出力コンデンサＣｏｕｔに突入電流が流れることを回避するため、入力信号Ｓｉｎを時間経過に従って徐々に電圧値が上昇するランプ信号としている。これにより、出力電圧Ｖｏｕｔをソフトスタートさせることができる。

【0033】

＜２－３．スイッチ素子の周辺回路＞
図７は、スイッチ装置２におけるスイッチ素子１の周辺回路を示す図である。

【0034】

第１スイッチ回路２１は、第１スイッチＳＷ１と、キャパシタＣ１と、ツェナーダイオードＤ１と、抵抗Ｒ１と、を有する。第１スイッチＳＷ１は、先述したように高耐圧素子で構成する必要がなく、ＮＭＯＳトランジスタにより構成される。第１スイッチＳＷ１のドレインは、スイッチ素子１のバックゲートに接続される。第１スイッチＳＷ１のソースは、グランド電位の印加端に接続される。

【0035】

キャパシタＣ１の一端は、入力端子Ｔｉｎに接続される。キャパシタＣ１の他端は、第１スイッチＳＷ１のゲートに接続される。キャパシタＣ１の他端は、抵抗Ｒ１の一端に接続される。キャパシタＣ１と抵抗Ｒ１により、ハイパスフィルタが構成される。これにより、ホットプラグにより入力電圧Ｖｉｎにサージが発生した場合に、第１スイッチＳＷ１がオン状態とされ、バックゲートをグランド電位とすることができる。従って、スイッチ素子１に形成される寄生ＮＰＮトランジスタＴｒが動作してブレークダウンが発生することを抑制できる。

【0036】

ツェナーダイオードＤ１は、第１スイッチＳＷ１のゲート電圧をクランプするために用いる。

【0037】

第２スイッチ回路２２は、第２スイッチＳＷ２と、抵抗Ｒ３，Ｒ４と、ＮＭＯＳトランジスタＮＭ１と、を有する。

【0038】

第２スイッチＳＷ２は、ＮＭＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ１，Ｐ２と、を有する。ＮＭＯＳトランジスタＮ１のドレインは、スイッチ素子１のバックゲートに接続される。ＮＭＯＳトランジスタＮ１のソースは、出力端子Ｔｏｕｔに接続される。なお、ＮＭＯＳトランジスタＮ１のバックゲートは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタＮ１のボディダイオードを介した逆流を阻止するためである。

【0039】

第２スイッチＳＷ２のオン抵抗を低くするために、ＮＭＯＳトランジスタＮ１に加えてＰＭＯＳトランジスタＰ１，Ｐ２を用いている。ＮＭＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ１，Ｐ２の直列接続構成は、スイッチ素子１のバックゲート・ソース間に並列接続される。これにより、第２スイッチＳＷ２がオン状態の場合に寄生ＮＰＮトランジスタＴｒが動作することを抑制できる。なお、オン抵抗の低いＮＭＯＳトランジスタを使用できる場合は、必ずしもＰＭＯＳトランジスタを用いる必要はない。

【0040】

また、逆流を阻止するため、２つのＰＭＯＳトランジスタＰ１，Ｐ２を用いている。具体的には、ＰＭＯＳトランジスタＰ１のドレインは、スイッチ素子１のバックゲートに接続される。ＰＭＯＳトランジスタＰ１のソースは、ＰＭＯＳトランジスタＰ２のソースに接続される。ＰＭＯＳトランジスタＰ２のドレインは、出力端子Ｔｏｕｔに接続される。これにより、ＰＭＯＳトランジスタＰ１，Ｐ２の各ボディダイオードは、互いに逆方向に接続される。

【0041】

ＰＭＯＳトランジスタＰ１のゲート・ソース間に抵抗Ｒ３が接続される。ＰＭＯＳトランジスタＰ１のボディダイオードおよび抵抗Ｒ３を介して電流が流れることで、ＰＭＯＳトランジスタＰ１をオン状態とするためのＶｇｓが生成される。ＰＭＯＳトランジスタＰ２のゲートは、抵抗Ｒ４の一端に接続される。抵抗Ｒ４の他端は、ＮＭＯＳトランジスタＮＭ１のドレインに接続される。ＮＭＯＳトランジスタＮＭ１のソースは、グランド電位の印加端に接続される。

【0042】

バックゲート制御部２８は、プルアップ抵抗２８Ａと、インバータ２８Ｂと、ツェナーダイオード２８Ｃと、を有する。コンパレータ２７の出力端は、ＮＭＯＳトランジスタＮ１，ＮＭ１のゲートとともにインバータ２８Ｂの入力端に接続される。インバータ２８Ｂの出力端は、第１スイッチＳＷ１のゲートに接続される。

【0043】

これにより、Ｖｉｎ＞Ｖｏｕｔの場合、比較出力信号Ｃｐｏｕｔがハイレベルとなり、ＮＭＯＳトランジスタＮ１がオン状態、ＮＭＯＳトランジスタＮＭ１がオン状態となる。これにより、ＰＭＯＳトランジスタＰ１，Ｐ２がオン状態となる。すなわち、第２スイッチＳＷ２がオン状態となる。一方、第１スイッチＳＷ１はオフ状態となる。

【0044】

一方、Ｖｉｎ＜Ｖｏｕｔの場合、比較出力信号Ｃｐｏｕｔがローレベルとなり、ＮＭＯＳトランジスタＮ１がオフ状態、ＮＭＯＳトランジスタＮＭ１がオフ状態となる。これにより、ＰＭＯＳトランジスタＰ１，Ｐ２がオフ状態となる。すなわち、第２スイッチＳＷ２がオフ状態となる。一方、第１スイッチＳＷ１はオン状態となる。

【0045】

プルアップ抵抗２８Ａの一端は、入力端子Ｔｉｎに接続される。プルアップ抵抗２８Ａの他端は、ＮＭＯＳトランジスタＮ１のゲートとともにＮＭＯＳトランジスタＮＭ１のゲートに接続される。これにより、入力電圧Ｖｉｎの投入時に第２スイッチＳＷ２をオン状態とし、スイッチ素子１のバックゲート・ソース間をより確実に０Ｖに固定して起動できる。なお、ツェナーダイオード２８Ｃは、ＮＭＯＳトランジスタＮ１，ＮＭ１のゲート電圧をクランプするために用いられる。

【0046】

第３スイッチ回路２３は、第３スイッチＳＷ３と、プルアップ抵抗Ｒ５と、ツェナーダイオードＤ２と、ＮＭＯＳトランジスタＮＭ２と、を有する。

【0047】

第３スイッチＳＷ３は、ＮＭＯＳトランジスタにより構成される。第３スイッチＳＷ３のドレインは、スイッチ素子１のゲートに接続される。第３スイッチＳＷ３のソースは、グランド電位の印加端に接続される。プルアップ抵抗Ｒ５の一端は、入力端子Ｔｉｎに接続される。プルアップ抵抗Ｒ５の他端は、第３スイッチＳＷ３のゲートに接続される。プルアップ抵抗Ｒ５により、入力電圧Ｖｉｎの投入時に第３スイッチＳＷ３をオン状態とし、スイッチ素子１のゲート電圧をより確実に０Ｖに固定して起動できる。

【0048】

ＮＭＯＳトランジスタＮＭ２のドレインは、第３スイッチＳＷ３のゲートに接続される。ＮＭＯＳトランジスタＮＭ２のソースは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタＮＭ２のゲートには、制御信号Ｓ１がロジック部２５（図６）により印加される。入力電圧Ｖｉｎが起動するときに制御信号Ｓ１をローレベルとし、ＮＭＯＳトランジスタＮＭ２をオフ状態とする。そして、入力電圧Ｖｉｎが起動後に制御信号Ｓ１をハイレベルとし、ＮＭＯＳトランジスタＮＭ２をオン状態とする。これにより、第３スイッチＳＷ３は、オフ状態とされる。これにより、ＬＤＯ２９（図６）によるスイッチ素子１のゲート制御が有効となる。

【0049】

ツェナーダイオードＤ２は、第３スイッチＳＷ３のゲート電圧をクランプするために用いる。

【0050】

第４スイッチ回路２４は、第４スイッチＳＷ４と、ダイオード対２４Ａと、抵抗Ｒ６，Ｒ７，Ｒ８と、ＮＭＯＳトランジスタＮＭ３と、ツェナーダイオードＤ３，Ｄ４と、キャパシタＣ２と、を有する。

【0051】

第４スイッチＳＷ４は、ＰＭＯＳトランジスタＰ３，Ｐ４から構成される。逆流を阻止するため、２つのＰＭＯＳトランジスタＰ３，Ｐ４を用いている。具体的には、ＰＭＯＳトランジスタＰ３のドレインは、スイッチ素子１のゲートに接続される。ＰＭＯＳトランジスタＰ３のソースは、ＰＭＯＳトランジスタＰ４のソースに接続される。ＰＭＯＳトランジスタＰ４のドレインは、出力端子Ｔｏｕｔに接続される。これにより、ＰＭＯＳトランジスタＰ３，Ｐ４の各ボディダイオードは、互いに逆方向に接続される。

【0052】

ＰＭＯＳトランジスタＰ３のゲート・ソース間に抵抗Ｒ７が接続される。ＰＭＯＳトランジスタＰ３のボディダイオードおよび抵抗Ｒ７を介して電流が流れることで、ＰＭＯＳトランジスタＰ３をオン状態とするためのＶｇｓが生成される。ＰＭＯＳトランジスタＰ３，Ｐ４のゲートは、抵抗Ｒ８の一端に接続される。抵抗Ｒ８の他端は、ＮＭＯＳトランジスタＮＭ３のドレインに接続される。ＮＭＯＳトランジスタＮＭ３のソースは、グランド電位の印加端に接続される。

【0053】

なお、ツェナーダイオードＤ４は、ＰＭＯＳトランジスタＰ３，Ｐ４のゲート・ソース間に接続され、ＰＭＯＳトランジスタＰ３，Ｐ４のＶｇｓをクランプするために用いられる。また、互いに逆方向に接続されたツェナーダイオードから構成されるダイオード対２４Ａは、スイッチ素子１のゲート・ソース間に接続される。これにより、スイッチ素子１のＶｇｓをクランプしつつ、逆流を阻止できる。

【0054】

キャパシタＣ２の一端は、入力端子Ｔｉｎに接続される。キャパシタＣ２の他端は、ＮＭＯＳトランジスタＮＭ３のゲートとともに抵抗Ｒ６の一端に接続される。抵抗Ｒ６の他端は、グランド電位の印加端に接続される。キャパシタＣ２と抵抗Ｒ６によりハイパスフィルタが構成される。これにより、ホットプラグにより入力電圧Ｖｉｎにサージが発生した場合、ＮＭＯＳトランジスタＮＭ３をオン状態とし、第４スイッチＳＷ４をオン状態とし、スイッチ素子１のゲート・ソース間を短絡させる。従って、スイッチ素子１のセルフターンオンを抑制できる。

【0055】

また、ＮＭＯＳトランジスタＮＭ３のゲートには、制御信号Ｓ２がロジック部２５（図６）により印加される。通常時には制御信号Ｓ２がローレベルのため、ＮＭＯＳトランジスタＮＭ３はオフ状態であり、第４スイッチＳＷ４はオフ状態である。一方、過電流検知部２６により過電流が検知された場合等には、制御信号Ｓ２がハイレベルとされるため、ＮＭＯＳトランジスタＮＭ３がオン状態とされ、第４スイッチＳＷ４がオン状態とされ、スイッチ素子１はオフ状態とされる。これにより、ヒューズ機能が実現される。

【0056】

なお、ツェナーダイオードＤ３は、ＮＭＯＳトランジスタＮＭ３のＶｇｓをクランプするために用いられる。

【0057】

＜２－４．スイッチのレイアウト＞
図８は、スイッチ装置２のチップにおけるチップエッジ付近のレイアウトを示す概略図である。スイッチ素子１をチップコーナーに配置すると、第１スイッチＳＷ１および第２スイッチＳＷ２をチップエッジ２Ａに沿って配置することで、フリースペースを有効活用できる。
＜３．その他＞
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。これまでに説明してきた各種の実施形態及び変形例は、矛盾のない範囲で適宜組み合わせて実施してもよい。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。

【0058】

＜４．付記＞
以上の通り、本開示の一態様に係るスイッチ装置（２）は、
ゲートと、ドレインと、ソースと、バックゲートと、を有し、前記ドレインと前記バックゲートの間に第１ボディダイオード（１Ａ）が形成され、前記ソースと前記バックゲートの間に第２ボディダイオード（１Ｂ）が形成されるスイッチ素子（１）と、
前記バックゲートとグランド電位の印加端との間に接続される第１スイッチ（ＳＷ１）を有する第１スイッチ回路（２１）と、
前記バックゲートと前記ソースとの間に接続される第２スイッチ（ＳＷ２）を有する第２スイッチ回路（２２）と、
を備える構成としている（第１の構成）。

【0059】

また、上記第１の構成において、前記スイッチ素子（１）の前記ドレインに印加される入力電圧（Ｖｉｎ）と、前記スイッチ素子の前記ソースに印加される出力電圧（Ｖｏｕｔ）とが入力されるように構成されるコンパレータ（２７）を備え、
前記コンパレータの出力に基づいて前記第１スイッチおよび前記第２スイッチは、オンオフ制御される構成としてもよい（第２の構成）。

【0060】

また、上記第１または第２の構成において、前記第１スイッチ回路（２１）は、前記スイッチ素子（１）の前記ドレインと前記第１スイッチ（ＳＷ１）の制御端との間に接続される第１ハイパスフィルタ（Ｃ１，Ｒ１）を有する構成としてもよい（第３の構成）。

【0061】

また、上記第１から第３のいずれかの構成において、前記第２スイッチ（ＳＷ２）は、前記バックゲートと、前記スイッチ素子の前記ソースとの間に並列に接続される第１ＮＭＯＳトランジスタ（Ｎ１）と第１ＰＭＯＳトランジスタ（Ｐ１，Ｐ２）を有する構成としてもよい（第４の構成）。

【0062】

また、上記第４の構成において、前記第１ＰＭＯＳトランジスタは、ボディダイオードが互いに逆方向に接続されるように接続される２つのＰＭＯＳトランジスタ（Ｐ１，Ｐ２）から構成されることとしてもよい（第５の構成）。

【0063】

また、上記第４または第５の構成において、前記第２スイッチ回路（２２）は、前記第１ＰＭＯＳトランジスタ（Ｐ１，Ｐ２）のゲートに接続されるドレインを有する第２ＮＭＯＳトランジスタ（ＮＭ１）を有し、
当該スイッチ装置（２）は、前記スイッチ素子（１）の前記ドレインと前記第１ＮＭＯＳトランジスタ（Ｎ１）のゲートおよび前記第２ＮＭＯＳトランジスタのゲートとの間に接続される第１プルアップ抵抗（２８Ａ）をさらに備える構成としてもよい（第６の構成）。

【0064】

また、上記第１から第６のいずれかの構成において、前記スイッチ素子（１）の前記ゲートとグランド電位の印加端との間に接続される第３スイッチ（ＳＷ３）と、前記スイッチ素子の前記ドレインと前記第３スイッチの制御端との間に接続される第２プルアップ抵抗（Ｒ５）と、を有する第３スイッチ回路（２３）をさらに備える構成としてもよい（第７の構成）。

【0065】

また、上記第７の構成において、前記第３スイッチ回路（２３）は、前記第３スイッチ（ＳＷ３）の制御端とグランド電位の印加端との間に接続される第３ＮＭＯＳトランジスタ（ＮＭ２）をさらに有し、
前記第３ＮＭＯＳトランジスタのゲートには、第１ロジック部（２５）から第１制御信号（Ｓ１）を印加可能である構成としてもよい（第８の構成）。

【0066】

また、上記第８の構成において、前記スイッチ素子（１）の前記ドレインに印加される入力電圧（Ｖｉｎ）の起動後に、前記第１制御信号（Ｓ１）はハイレベルに切り替えられる構成としてもよい（第９の構成）。

【0067】

また、上記第１から第９のいずれかの構成において、前記スイッチ素子（１）の前記ゲートと前記スイッチ素子の前記ソースとの間に接続される第４スイッチ（ＳＷ４）と、前記第４スイッチの制御端とグランド電位の印加端との間に接続される第４ＮＭＯＳトランジスタ（ＮＭ３）と、前記スイッチ素子の前記ドレインと前記第４ＮＭＯＳトランジスタのゲートとの間に接続される第２ハイパスフィルタ（Ｃ２，Ｒ６）と、を有する第４スイッチ回路（２４）をさらに備える構成としてもよい（第１０の構成）。

【0068】

また、上記第１０の構成において、前記第４スイッチ（ＳＷ４）は、ボディダイオードが互いに逆方向に接続されるように接続される２つの第２ＰＭＯＳトランジスタ（Ｐ３，Ｐ４）を有する構成としてもよい（第１１の構成）。

【0069】

また、上記第１０または第１１の構成において、前記第４スイッチ回路（２４）において、前記スイッチ素子（１）の前記ゲートと前記スイッチ素子の前記ソースとの間に、互いに逆方向に接続される２つのダイオードを有するダイオード対（２４Ａ）が接続される構成としてもよい（第１２の構成）。

【0070】

また、上記第１０から第１２のいずれかの構成において、前記第４ＮＭＯＳトランジスタ（ＮＭ３）のゲートには、第２ロジック部（２５）から第２制御信号（Ｓ２）を印加可能であり、異常検知の場合に前記第２制御信号がハイレベルに切り替えられる構成としてもよい（第１３の構成）。

【0071】

また、上記第１から第１３のいずれかの構成において、前記第１スイッチ（ＳＷ１）および前記第２スイッチ（ＳＷ２）は、当該スイッチ装置（２）のチップにおけるチップエッジに沿って配置される構成としてもよい（第１４の構成）。

【0072】

また、本開示の一態様に係るハードディスク装置（４）は、上記第１から第１４のいずれかの構成のスイッチ装置（２）と、前記スイッチ素子（１）の前記ソースから出力される出力電圧（Ｖｏｕｔ）を供給されるように構成されるＨＤＤ（３）と、を備える（第１５の構成）。

【産業上の利用可能性】

【0073】

本開示は、例えば、ハードディスク装置などに利用することが可能である。

【符号の説明】

【0074】

１ スイッチ素子
１Ａ，１Ｂ ボディダイオード
２ スイッチ装置
３ ＨＤＤ
４ ハードディスク装置
５ サーバ装置
１０，２０ スイッチ装置
２１ 第１スイッチ回路
２２ 第２スイッチ回路
２３ 第３スイッチ回路
２４ 第４スイッチ回路
２４Ａ ダイオード対
２５ ロジック部
２６ 過電流検知部
２７ コンパレータ
２８ バックゲート制御部
２８Ａ プルアップ抵抗
２８Ｂ インバータ
２８Ｃ ツェナーダイオード
２９ ＬＤＯ
１０１ スイッチ素子
１０１Ａ ボディダイオード
１０２ 内部回路
２０１ スイッチ素子
２０１Ａ ボディダイオード
２０２ 内部回路
ＡＰ エラーアンプ
Ｃ１，Ｃ２ キャパシタ
Ｃｏｕｔ 出力コンデンサ
Ｄ１～Ｄ４ ツェナーダイオード
Ｎ１ ＮＭＯＳトランジスタ
ＮＭ１～ＮＭ３ ＮＭＯＳトランジスタ
Ｐ１～Ｐ４ ＰＭＯＳトランジスタ
Ｒ１，Ｒ３，Ｒ４ 抵抗
Ｒ５ プルアップ抵抗
Ｒ６～Ｒ８ 抵抗
Ｒａ，Ｒｂ 分圧抵抗
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＳＷ３ 第３スイッチ
ＳＷ４ 第４スイッチ
Ｔｉｎ 入力端子
Ｔｏｕｔ 出力端子
Ｔｒ 寄生ＮＰＮトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】