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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024133990
(43)【公開日】2024-10-03
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H10B 43/20 20230101AFI20240926BHJP
H01L 27/00 20060101ALI20240926BHJP
H10B 43/23 20230101ALI20240926BHJP
H10B 43/27 20230101ALI20240926BHJP
H10B 43/00 20230101ALI20240926BHJP
H01L 21/336 20060101ALI20240926BHJP
H01L 21/02 20060101ALI20240926BHJP
【ＦＩ】
H10B43/20
H01L27/00 301C
H01L27/00 301B
H10B43/23
H10B43/27
H10B43/00
H01L29/78 371
H01L21/02 B
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023044047
(22)【出願日】2023-03-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】矢口 達志
(72)【発明者】
【氏名】山口 陽平
(72)【発明者】
【氏名】和田 秀雄
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083EP44
5F083EP76
5F083ER02
5F083ER03
5F083ER22
5F083GA10
5F083GA27
5F083JA03
5F083JA36
5F083JA37
5F083JA39
5F083KA01
5F083KA03
5F083KA05
5F083KA11
5F083KA12
5F083LA12
5F083LA16
5F083LA18
5F083LA21
5F083MA01
5F083MA15
5F083PR03
5F083PR21
5F083PR28
5F101BA42
5F101BA44
5F101BA46
5F101BB02
5F101BB08
5F101BC01
5F101BC02
5F101BC11
5F101BD16
5F101BD30
5F101BD34
(57)【要約】
【課題】内部の半導体層がプラス側に帯電した場合であっても確実な除電が可能となる半導体装置および半導体装置の製造方法を提供することである。
【解決手段】実施形態の半導体装置は、ｐ型の半導体基板と、前記半導体基板上に絶縁層を介し積層されたｎ型の半導体層を有する。半導体装置は、前記絶縁層を厚さ方向に貫通して前記半導体基板と前記半導体層を接続した除電プラグを有する。前記除電プラグは半導体を含み、前記半導体基板から前記除電プラグを介し前記半導体層に至る経路に前記半導体基板のキャリア密度より高密度のｐ型半導体と該ｐ型半導体に隣接するｎ型半導体の組合せを含むｐｎ接合部を有する。
【選択図】図３
【解決手段】実施形態の半導体装置は、ｐ型の半導体基板と、前記半導体基板上に絶縁層を介し積層されたｎ型の半導体層を有する。半導体装置は、前記絶縁層を厚さ方向に貫通して前記半導体基板と前記半導体層を接続した除電プラグを有する。前記除電プラグは半導体を含み、前記半導体基板から前記除電プラグを介し前記半導体層に至る経路に前記半導体基板のキャリア密度より高密度のｐ型半導体と該ｐ型半導体に隣接するｎ型半導体の組合せを含むｐｎ接合部を有する。
【選択図】図３
【特許請求の範囲】
【請求項1】
ｐ型の半導体基板と、
前記半導体基板上に絶縁層を介し積層されたｎ型の半導体層と、
前記絶縁層を厚さ方向に貫通して前記半導体基板と前記半導体層を接続した除電プラグを有した半導体装置であって、
前記除電プラグは半導体を含み、
前記半導体基板から前記除電プラグを介し前記半導体層に至る経路に前記半導体基板のキャリア密度より高密度のｐ型半導体と該ｐ型半導体に隣接するｎ型半導体の組合せを含むｐｎ接合部を有する、
半導体装置。
前記半導体基板上に絶縁層を介し積層されたｎ型の半導体層と、
前記絶縁層を厚さ方向に貫通して前記半導体基板と前記半導体層を接続した除電プラグを有した半導体装置であって、
前記除電プラグは半導体を含み、
前記半導体基板から前記除電プラグを介し前記半導体層に至る経路に前記半導体基板のキャリア密度より高密度のｐ型半導体と該ｐ型半導体に隣接するｎ型半導体の組合せを含むｐｎ接合部を有する、
半導体装置。
【請求項2】
前記半導体基板はｐ型のシリコンを含み、
前記半導体層がｎ型のポリシリコンを含み、
前記半導体基板において前記除電プラグが接触した部分と、前記除電プラグの少なくとも一部と、前記半導体層において前記除電プラグが接触した部分のいずれかに前記ｐｎ接合部を有する、
請求項１に記載の半導体装置。
前記半導体層がｎ型のポリシリコンを含み、
前記半導体基板において前記除電プラグが接触した部分と、前記除電プラグの少なくとも一部と、前記半導体層において前記除電プラグが接触した部分のいずれかに前記ｐｎ接合部を有する、
請求項１に記載の半導体装置。
【請求項3】
前記半導体層はソースラインを含み、
前記ソースラインの下方に設けられた絶縁膜と電極層を積層した積層体と、
前記積層体の下方に絶縁膜を介して設けられたビットラインと、
前記ソースラインと前記ビットラインの間において前記積層体を貫通するように形成され、前記電極層との間にトランジスタを構成する柱状部を備えた、
請求項１に記載の半導体装置。
前記ソースラインの下方に設けられた絶縁膜と電極層を積層した積層体と、
前記積層体の下方に絶縁膜を介して設けられたビットラインと、
前記ソースラインと前記ビットラインの間において前記積層体を貫通するように形成され、前記電極層との間にトランジスタを構成する柱状部を備えた、
請求項１に記載の半導体装置。
【請求項4】
第１積層体と、
前記第１積層体に貼合された第２積層体を備え、
前記第１積層体は、第１半導体基板と、前記第１半導体基板上に第１絶縁膜に囲まれて設けられた論理回路と、前記論理回路に接続されるとともに前記第１積層体と前記第２積層体が貼合された貼合面に設けられた第１パッドを有し、
前記第２積層体は、第２絶縁膜に囲まれた機能アレイと、前記機能アレイに接続されるとともに前記貼合面に設けられた第２パッドと、前記機能アレイに積層された第２半導体層と、前記第２半導体層に積層された絶縁層を有し、
前記第２半導体層に前記絶縁層を厚さ方向に貫通する除電プラグが形成され、前記除電プラグは半導体を含み、前記除電プラグの先端に拡散層を有する、
半導体装置。
前記第１積層体に貼合された第２積層体を備え、
前記第１積層体は、第１半導体基板と、前記第１半導体基板上に第１絶縁膜に囲まれて設けられた論理回路と、前記論理回路に接続されるとともに前記第１積層体と前記第２積層体が貼合された貼合面に設けられた第１パッドを有し、
前記第２積層体は、第２絶縁膜に囲まれた機能アレイと、前記機能アレイに接続されるとともに前記貼合面に設けられた第２パッドと、前記機能アレイに積層された第２半導体層と、前記第２半導体層に積層された絶縁層を有し、
前記第２半導体層に前記絶縁層を厚さ方向に貫通する除電プラグが形成され、前記除電プラグは半導体を含み、前記除電プラグの先端に拡散層を有する、
半導体装置。
【請求項5】
前記第１パッドと前記第２パッドが接する様に、前記第１積層体と前記第２積層体は貼合され、
前記第２半導体層はソースラインを含み、
前記機能アレイが、
前記ソースラインの下方に設けられ、絶縁膜と電極層とビットラインを含み前記第２積層体と、
前記ソースラインと前記ビットラインの間において前記電極層を貫通するように形成され、前記電極層との間にトランジスタを構成する柱状部を備えた、
請求項４に記載の半導体装置。
前記第２半導体層はソースラインを含み、
前記機能アレイが、
前記ソースラインの下方に設けられ、絶縁膜と電極層とビットラインを含み前記第２積層体と、
前記ソースラインと前記ビットラインの間において前記電極層を貫通するように形成され、前記電極層との間にトランジスタを構成する柱状部を備えた、
請求項４に記載の半導体装置。
【請求項6】
前記除電プラグが、前記第２半導体層において前記機能アレイを設けた側と反対側の面に形成され、
前記第２半導体層において前記除電プラグを設けた側の面に前記絶縁層を介し配線層を有する、
請求項４に記載の半導体装置。
前記第２半導体層において前記除電プラグを設けた側の面に前記絶縁層を介し配線層を有する、
請求項４に記載の半導体装置。
【請求項7】
ｐ型の半導体基板の表面にドーピングイオンを注入して前記半導体基板よりキャリア密度の高い高濃度領域を形成し、
前記半導体基板上に前記高濃度領域を覆う絶縁層を形成し、
前記絶縁層に該絶縁層を厚さ方向に貫通して前記高濃度領域に達する透孔を形成し、
前記透孔を埋めるｎ型の半導体を含む除電プラグを形成するとともに前記絶縁膜上にｎ型の半導体層を設け、前記除電プラグと前記高濃度領域の接触部分にｐｎ接合部を形成する、
半導体装置の製造方法。
前記半導体基板上に前記高濃度領域を覆う絶縁層を形成し、
前記絶縁層に該絶縁層を厚さ方向に貫通して前記高濃度領域に達する透孔を形成し、
前記透孔を埋めるｎ型の半導体を含む除電プラグを形成するとともに前記絶縁膜上にｎ型の半導体層を設け、前記除電プラグと前記高濃度領域の接触部分にｐｎ接合部を形成する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリなどの半導体装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２２／０２８５３８３号明細書
【特許文献2】米国特許出願公開第２０２２／００８５０５２号明細書
【特許文献3】米国特許出願公開第２０２２／０３１０６４４号明細書
【特許文献4】米国特許出願公開第２０２１／０３７５９０１号明細書
【特許文献5】米国特許出願公開第２０２１／０２１０４２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、内部の半導体層が帯電した場合であっても、確実な除電が可能となる半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、ｐ型の半導体基板と、前記半導体基板上に絶縁層を介し積層されたｎ型の半導体層を有する。半導体装置は、前記絶縁層を厚さ方向に貫通して前記半導体基板と前記半導体層を接続した除電プラグを有する。前記除電プラグは半導体を含み、前記半導体基板から前記除電プラグを介し前記半導体層に至る経路に前記半導体基板のキャリア密度より高密度のｐ型半導体と該ｐ型半導体に隣接するｎ型半導体の組合せを含むｐｎ接合部を有する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体装置およびメモリコントローラを示すブロック図。
【図2】第１実施形態に係る半導体装置に設けられているメモリセルアレイの一部の等価回路を示す図。
【図3】第１実施形態に係る半導体装置の一部を示す断面図。
【図4】第１実施形態に係る半導体装置において柱状部の近傍を拡大した断面図。
【図5】第１実施形態に係る半導体装置において除電プラグの近傍を拡大した断面図。
【図6】第１実施形態に係る半導体装置を製造する途中のウェハを示す断面図。
【図7】第１実施形態に係る半導体装置を製造する途中のウェハを貼り合わせた状態を示す断面図。
【図8】第１実施形態に係る半導体装置を製造する途中のウェハにおいて半導体層が帯電した状態を示す断面図。
【図9】第２実施形態の半導体装置に適用される除電プラグの近傍を拡大した断面図。
【図10】比較例の半導体装置において除電プラグの近傍を拡大した断面図。
【図11】第１実施形態に係る半導体装置を製造する途中のウェハを貼り合わせる状態を示すための斜視図。
【発明を実施するための形態】
【0007】
以下、実施形態の半導体装置および半導体装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。また、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、かつ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。
【0008】
本出願において「接続」とは、機械的に接続される場合に限定されず、電気的に接続される場合も含む。本出願において「平行」、「直交」、または「同一」とは、それぞれ「略平行」、「略直交」、または「略同一」である場合も含む。本出願において「Ａ方向に延びている」とは、例えば、後述するＸ方向、Ｙ方向、及びＺ方向の各寸法のうち最小の寸法よりもＡ方向の寸法が大きいことを意味する。ここでいう「Ａ方向」は任意の方向である。
【0009】
先に、Ｘ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向及びＹ方向は、後述する基板（第１基板）１５の表面と略平行な方向である。Ｘ方向とＹ方向とは互いに直交する。Ｚ方向は、Ｘ方向及びＹ方向と直交し、基板１５から離れる方向あるいは基板１５の厚さ方向である。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。
【0010】
以下で参照される図面において、例えば、Ｙ方向はビットラインＢＬの延伸方向に対応し、Ｚ方向は半導体装置１の形成に使用される基板１５の表面に対する鉛直方向に対応している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う場合がある。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【0011】
また、以下で参照される図面において、斜視図には、図を見易くするために一部の構成にハッチングが適宜付加されている。斜視図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。斜視図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、層間絶縁膜等の一部の構成要素の図示を適宜省略している。
【0012】
＜１＞第１実施形態
以下に、第１実施形態に係る半導体装置１について説明する。
以下に、第１実施形態に係る半導体装置１について説明する。
【0013】
＜１－１＞半導体装置１の全体構成
図１は、半導体装置１およびメモリコントローラ２を示すブロック図である。半導体装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体装置１は、例えば、メモリセルアレイ（機能アレイ）１０、ロウデコーダ１１、センスアンプ１２、およびシーケンサ１３を備える。
図１は、半導体装置１およびメモリコントローラ２を示すブロック図である。半導体装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体装置１は、例えば、メモリセルアレイ（機能アレイ）１０、ロウデコーダ１１、センスアンプ１２、およびシーケンサ１３を備える。
【0014】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。各ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＴ（図２参照）の集合である。メモリセルアレイ１０には、複数のビットラインＢＬおよび複数のワードラインＷＬが設けられている。各メモリセルトランジスタＭＴは、１本のビットラインＢＬと１本のワードラインＷＬとに接続されている。メモリセルアレイ１０の詳細な構成については後述する。
【0015】
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインＷＬのそれぞれに、所望の電圧を印可することで、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
【0016】
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビットラインに所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
【0017】
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体（記憶）装置１全体の動作を制御する。
【0018】
以上で説明した半導体装置１及びメモリコントローラ２は、これらの組み合わせにより１つの半導体装置を構成してもよい。半導体装置は、例えばＳＤ（登録商標）カードのようなメモリカードや、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の情報記憶装置が挙げられる。
【0019】
＜１－２＞メモリセルアレイ１０の回路構成
次に、メモリセルアレイ１０の電気的な構成について説明する。
図２は、メモリセルアレイ１０の一部の等価回路を示す図である。図２は、メモリセルアレイ１０に含まれた一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ２、ＳＴＲ３を含む。
次に、メモリセルアレイ１０の電気的な構成について説明する。
図２は、メモリセルアレイ１０の一部の等価回路を示す図である。図２は、メモリセルアレイ１０に含まれた一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ２、ＳＴＲ３を含む。
【0020】
各ストリングＳＴＲ０～ＳＴＲ３は、複数のＮＡＮＤストリングスＮＳの集合体である。各ＮＡＮＤストリングスＮＳの一端は、ビットラインＢＬ０～ＢＬｍ（ｍは１以上の整数）のいずれかに接続されている。ＮＡＮＤストリングスＮＳの他端は、ソースラインＳＬに接続されている。各ＮＡＮＤストリングスＮＳは、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、第１選択トランジスタＳ１、及び第２選択トランジスタＳ２を含む。
【0021】
複数のメモリセルトランジスタＭＴ０～ＭＴｎは、電気的に互いに直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート及びメモリ積層膜（例えば電荷蓄積膜）を含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲートに印加された電圧に応じて、メモリ積層膜の状態を変化させる（例えば電荷蓄積膜に電荷を蓄積する）。メモリセルトランジスタＭＴの制御ゲートは、対応するワードラインＷＬ０～ＷＬｎのいずれかに接続されている。メモリセルトランジスタＭＴは、ワードラインＷＬを介して、ロウデコーダ１１と電気的に接続されている。
【0022】
各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、いずれかのビットラインＢＬ０～ＢＬｍとの間に接続されている。第１選択トランジスタＳ１のドレインは、いずれかのビットラインＢＬ０～ＢＬｍに接続されている。第１選択トランジスタＳ１のソースは、メモリセルトランジスタＭＴｎに接続されている。各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１の制御ゲートは、いずれかの選択ゲートラインＳＧＤ０～ＳＧＤ３に接続されている。第１選択トランジスタＳ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳ１は、所定の電圧が選択ゲートラインＳＧＤ０～ＳＧＤ３のいずれかに印加された場合に、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
【0023】
各ＮＡＮＤストリングスＮＳにおける第２選択トランジスタＳ２は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、ソースラインＳＬとの間に接続されている。第２選択トランジスタＳ２のドレインは、メモリセルトランジスタＭＴ０に接続されている。第２選択トランジスタＳ２のソースは、ソースラインＳＬに接続されている。第２選択トランジスタＳ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１と電気的に接続されている。第２選択トランジスタＳ２は、所定の電圧が選択ゲートラインＳＧＳに印加された場合に、ＮＡＮＤストリングスＮＳとソースラインＳＬとを接続する。
【0024】
なお、メモリセルアレイ１０は、前記で説明した以外のその他の回路構成であってもよい。例えば、各ブロックＢＬＫが含む各ストリングＳＴＲの個数、各ＮＡＮＤストリングスＮＳが含むメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴＤ及びＳＴＳの個数は、変更されてもよい。また、ＮＡＮＤストリングスＮＳが１つ以上のダミートランジスタを含んでいてもよい。
【0025】
＜１－３＞半導体装置の構造
以下に、本実施形態に係る半導体装置１の構造の一例について詳しく説明する。
尚、以下で参照される図面のうち、斜視図には、図を見易くするためにハッチングが適宜付加されている。斜視図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
以下に、本実施形態に係る半導体装置１の構造の一例について詳しく説明する。
尚、以下で参照される図面のうち、斜視図には、図を見易くするためにハッチングが適宜付加されている。斜視図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
【0026】
図３は、第１実施形態に係る半導体装置の詳細構造を示す部分断面図である。図３に示す半導体装置１は、回路チップ１００とアレイチップ２００が貼り合わされた３次元メモリである。回路チップ１００は「第１積層体」の一例であり、アレイチップ２００は「第２積層体」の一例である。
アレイチップ２００は、複数のメモリセルを含むメモリセルアレイ１０と、メモリセルアレイ１０上の絶縁層５２と、メモリセルアレイ１０下の層間絶縁膜５４を備えている。絶縁層５２は例えば、シリコンと酸素を含む絶縁膜またはシリコンと窒素を含む絶縁膜である。層間絶縁膜５４は例えば、シリコンと酸素を含む絶縁膜、またはシリコンと酸素を含む絶縁膜とその他の絶縁膜を含む積層膜である。
アレイチップ２００は、複数のメモリセルを含むメモリセルアレイ１０と、メモリセルアレイ１０上の絶縁層５２と、メモリセルアレイ１０下の層間絶縁膜５４を備えている。絶縁層５２は例えば、シリコンと酸素を含む絶縁膜またはシリコンと窒素を含む絶縁膜である。層間絶縁膜５４は例えば、シリコンと酸素を含む絶縁膜、またはシリコンと酸素を含む絶縁膜とその他の絶縁膜を含む積層膜である。
【0027】
回路チップ１００は、図３においてアレイチップ２００下に設けられている。符号Ｓは、アレイチップ２００と回路チップ１００との貼合面を示す。回路チップ１００は、層間絶縁膜（第１絶縁膜）５３と、層間絶縁膜５３下の基板（第１基板）１５とを備えている。層間絶縁膜５３は例えば、シリコンと酸素を含む絶縁膜、またはシリコンと酸素を含む絶縁膜とその他の絶縁膜を含む積層膜である。基板１５は例えば、シリコン基板などのｐ型の半導体基板である。
【0028】
図３では、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。
【0029】
回路チップ１００は、複数の回路側トランジスタ３１を備えている。各回路側トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられたソース拡散層３１Ａおよびドレイン拡散層３１Ｂを備えている。
回路チップ１００は、これら回路側トランジスタ３１のゲート電極３２上、ソース拡散層３１Ａ上、またはドレイン拡散層３１Ｂ上に設けられた複数のコンタクトプラグ３３を有する。更に、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む複数層の配線層３５を備えている。
回路チップ１００は、これら回路側トランジスタ３１のゲート電極３２上、ソース拡散層３１Ａ上、またはドレイン拡散層３１Ｂ上に設けられた複数のコンタクトプラグ３３を有する。更に、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む複数層の配線層３５を備えている。
【0030】
回路チップ１００は、更に、配線層３５上に設けられ、配線を含む複数の配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド（第１パッド）３８を備えている。配線層３４、３５、３６、ビアプラグ３７などは層間絶縁膜５３により覆われている。図３に示す層間絶縁膜５３の上面が上面Ｓ１０（図６に図示）とされる。
配線層３６は、例えば、Ｗ（タングステン）を含む。ビアプラグ３７は、例えば、Ｃｕ（銅）またはＷを含む。ビアプラグ３７は「第１ビア」の例である。金属パッド３８は、例えば、ＣｕまたはＡｌ（アルミニウム）を含む。
回路チップ１００は、アレイチップ２００の動作を制御する制御回路（論理回路）として機能する。この制御回路は、回路側トランジスタ３１などにより構成されており、回路側トランジスタ３１は金属パッド３８に電気的に接続されている。
配線層３６は、例えば、Ｗ（タングステン）を含む。ビアプラグ３７は、例えば、Ｃｕ（銅）またはＷを含む。ビアプラグ３７は「第１ビア」の例である。金属パッド３８は、例えば、ＣｕまたはＡｌ（アルミニウム）を含む。
回路チップ１００は、アレイチップ２００の動作を制御する制御回路（論理回路）として機能する。この制御回路は、回路側トランジスタ３１などにより構成されており、回路側トランジスタ３１は金属パッド３８に電気的に接続されている。
【0031】
アレイチップ２００は、メモリセルアレイ１０内の電極層として複数のワードラインＷＬを備え、更にソースラインＳＬを備えている。図３では、メモリセルアレイ１０の階段構造部ＳＴを含めた複数のワードラインＷＬを示している。各ワードラインＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワードラインＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介しビットラインＢＬと電気的に接続され、かつソースラインＳＬと電気的に接続されている。メモリセルアレイ１０は、情報を記録するための「機能アレイ」の一例である。
【0032】
アレイチップ２００は、回路チップ１００の金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２を備えている。図３に示すアレイチップ２００の下面が上面Ｓ２０（図６に図示）とされ、金属パッド４１の下面は上面Ｓ２０に位置されている。図３では、上面Ｓ１０と上面Ｓ２０との境界を、境界面Ｓとして図示している。
また、アレイチップ２００は、前記ビアプラグ４２上に設けられ、複数の配線を含む配線層４３を備えている。金属パッド４１は、ビアプラグ４２を介して配線層４３と電気的に接続され、上面Ｓ２０において回路チップ側の金属パッド３８と接合されている。配線層４３は、例えば、Ｗを含む。ビアプラグ４２は、例えば、ＣｕまたはＷを含む。金属パッド４１は、例えば、Ｃｕを含む。
また、アレイチップ２００は、前記ビアプラグ４２上に設けられ、複数の配線を含む配線層４３を備えている。金属パッド４１は、ビアプラグ４２を介して配線層４３と電気的に接続され、上面Ｓ２０において回路チップ側の金属パッド３８と接合されている。配線層４３は、例えば、Ｗを含む。ビアプラグ４２は、例えば、ＣｕまたはＷを含む。金属パッド４１は、例えば、Ｃｕを含む。
【0033】
アレイチップ２００はさらに、階段構造部ＳＴとＸ方向において隣り合う領域において、配線層４３の上方に設けられた複数のビアプラグ４５と、これらビアプラグ４５の上方であって、絶縁層５２上に設けられた金属パッド４６を備えている。また、絶縁層５２上に配線層５５が形成されている。
ビアプラグ４５上方に位置するソースラインＳＬをＺ方向に貫通する透孔が形成され、この透孔の内周側を埋めるように絶縁層５２ａが形成されている。絶縁層５２ａの内側にソースラインＳＬと絶縁層５２をＺ方向に貫通し、ビアプラグ４５と接続された金属パッド４６が形成されている。
ビアプラグ４５上方に位置するソースラインＳＬをＺ方向に貫通する透孔が形成され、この透孔の内周側を埋めるように絶縁層５２ａが形成されている。絶縁層５２ａの内側にソースラインＳＬと絶縁層５２をＺ方向に貫通し、ビアプラグ４５と接続された金属パッド４６が形成されている。
【0034】
金属パッド４６は例えば、ＣｕまたはＡｌを含む層であり、図３に示す半導体装置１の外部接続パッドなどとして機能する。金属パッド４６は、ボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能とされる。
【0035】
なお、ビアプラグ４５は図３では図示簡略化のために１つのみ示しているが、実際には必要な本数のビアプラグ４５が設けられる。また、コンタクトプラグ２２も図３では図示簡略化のために１つのみ示しているが、ワードラインＷＬに対応する本数のコンタクトプラグ２２が設けられている。また、ビアプラグ２４も図示簡略化のために１つのみ示しているが、各ビットラインＢＬに対し柱状部ＣＬを接続するために必要な本数のビアプラグ２４が設けられている。
【0036】
図３に示すソースラインＳＬは、例えば、ポリシリコンなどのｎ型の半導体層を含む。
ソースラインＳＬは、詳細には、絶縁層５２側に位置する第１層７０と、第１層７０よりワードラインＷＬに近い側に位置する第２層７１と、これらの層間に介在された中間層７２を有する。柱状部ＣＬと絶縁層５２の間に位置する領域では中間層７２が形成されておらず、第１層７０と第２層７１はＺ方向に連続する厚さに形成され、両層は一体化されている。第１層７０と第２層７１は同じ半導体材料を含み、例えばｎ型のポリシリコンを含む。中間層７２はシリコンと酸素を含む絶縁膜あるいはシリコンと窒素を含む膜を含む
。
ソースラインＳＬは、詳細には、絶縁層５２側に位置する第１層７０と、第１層７０よりワードラインＷＬに近い側に位置する第２層７１と、これらの層間に介在された中間層７２を有する。柱状部ＣＬと絶縁層５２の間に位置する領域では中間層７２が形成されておらず、第１層７０と第２層７１はＺ方向に連続する厚さに形成され、両層は一体化されている。第１層７０と第２層７１は同じ半導体材料を含み、例えばｎ型のポリシリコンを含む。中間層７２はシリコンと酸素を含む絶縁膜あるいはシリコンと窒素を含む膜を含む
。
【0037】
柱状部ＣＬと絶縁層５２の間の領域において中間層７２が形成されていない理由は、以下の通りである。回路チップ１００とアレイチップ２００は後に説明する製造方法において詳細に説明するように、別々の工程で製造した後、貼合される。例えば、図６に示す基板１５上に種々の層を形成した回路ウェハＷ１と、基板（第２基板）１６上に種々の層を形成したアレイウェハＷ２を図７に示すように貼合して製造される。
図６に示すアレイウェハＷ２において、柱状部ＣＬを形成する場合のホール加工のためのエッチング時に、中間層７２を除去した結果、中間層７２が除去されている。よって、柱状部ＣＬを形成した領域以外の領域、例えば、階段構造部ＳＴに対応する領域と、ビアプラグ４５を形成した領域などは中間層７２が形成されている。他に、柱状部ＣＬを形成していない領域においては、ソースラインＳＬにおいて中間層７２を有する断面構造となる場合がある。
図６に示すアレイウェハＷ２において、柱状部ＣＬを形成する場合のホール加工のためのエッチング時に、中間層７２を除去した結果、中間層７２が除去されている。よって、柱状部ＣＬを形成した領域以外の領域、例えば、階段構造部ＳＴに対応する領域と、ビアプラグ４５を形成した領域などは中間層７２が形成されている。他に、柱状部ＣＬを形成していない領域においては、ソースラインＳＬにおいて中間層７２を有する断面構造となる場合がある。
【0038】
図３に示す金属パッド４６に対し、Ｘ方向に若干離間した位置であって、ソースラインＳＬの＋Ｚ方向側に、図３に示す＋Ｚ方向に突出する突型の除電プラグ４７が複数隣接形成されている。図３に示すソースラインＳＬ上には絶縁層５２が形成されているが、絶縁層５２を膜厚方向（Ｚ方向）に貫通する透孔５２ｂが形成され、この透孔５２ｂを埋めるように除電プラグ４７が形成されている。図３の例では３つの除電プラグ４７がＸ方向に所定の間隔をあけて隣接形成されている。
除電プラグ４７は、後述するアレイチップ２００の製造方法において除電効果を得る目的で設けられている。
除電プラグ４７は、後述するアレイチップ２００の製造方法において除電効果を得る目的で設けられている。
【0039】
除電プラグ４７を設ける位置は、一例として図３に示す階段領域ＳＴを設けた位置の＋Ｚ方向側などを選択できるが、第１層７０の＋Ｚ方向側の一部であれば、何れの位置に設けても良い。除電プラグ４７を設ける位置は、アレイチップ２００の平面視外周側であることが好ましい。除電プラグ４７を３つ設ける場合、一例として、Ｘ方向に沿う幅２５０ｎｍ程度、スペース３５０ｎｍ程度になるように、アレイチップ２００の平面視外周側に形成することができる。除電プラグ４７の形成位置は、後に説明する図８に例示する他の位置であってもよい。いずれに位置に設けるとしても、除電プラグ４７は、絶縁層５２をＺ方向（膜厚方向）に貫通し、基板１６に接するように形成され、柱状部ＣＬを設けたセル領域外に形成されていれば良い。除電プラグ４７の拡大断面を図５に示すが、除電プラグ４７の詳細構造については、後に半導体装置１の製造方法を説明した後に説明する。
【0040】
図４は、第１実施形態に係る柱状部ＣＬの構造を示す断面図である。
図４に示すように、メモリセルアレイ１０は、層間絶縁膜５４（第２絶縁膜：図３参照）上に交互に積層された複数のワードラインＷＬと複数の絶縁膜６１とを備えている。ワードラインＷＬは、例えばＷを含む。絶縁膜６１は、例えばシリコンと酸素を含む。
図４に示すように、メモリセルアレイ１０は、層間絶縁膜５４（第２絶縁膜：図３参照）上に交互に積層された複数のワードラインＷＬと複数の絶縁膜６１とを備えている。ワードラインＷＬは、例えばＷを含む。絶縁膜６１は、例えばシリコンと酸素を含む。
【0041】
柱状部ＣＬは、メモリ膜６０、半導体ボディ６５、およびコア６６を順に含んでいてよい。
コア６６は、アレイチップ２００においてＺ方向に延び、柱状である。コア６６は、例えば、シリコンと酸素を含む。コア６６は、半導体ボディ６５の内側にある。
コア６６は、アレイチップ２００においてＺ方向に延び、柱状である。コア６６は、例えば、シリコンと酸素を含む。コア６６は、半導体ボディ６５の内側にある。
【0042】
半導体ボディ６５は、アレイチップ２００においてＺ方向に延びる。半導体ボディ６５は、底を有する筒状である。半導体ボディ６５は、コア６６の外側面を被覆する。半導体ボディ６５は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ６５は、第１選択トランジスタＳ１、メモリセルトランジスタＭＴおよび第２選択トランジスタＳ２のそれぞれのチャネルとして機能する。チャネルは、ソース側とドレイン側との間におけるキャリアの流路である。
【0043】
メモリ膜６０は、Ｚ方向に延びる。メモリ膜６０は、半導体ボディ６５の外側面を被覆する。メモリ膜６０は、例えば、トンネル絶縁膜６４、電荷蓄積膜６３およびブロック絶縁膜６２を含む。トンネル絶縁膜６４、電荷蓄積膜６３、ブロック絶縁膜６２の順に、半導体ボディ６５に近い位置に形成されている。
【0044】
トンネル絶縁膜６４は、電荷蓄積膜６３と半導体ボディ６５の間に位置する。トンネル絶縁膜６４は、例えばシリコンと酸素、または、シリコンと酸素と窒素とを含む。トンネル絶縁膜６４は、半導体ボディ６５と電荷蓄積膜６３の間の電位障壁である。
【0045】
電荷蓄積膜６３は、それぞれのワードラインＷＬおよび絶縁膜６１とトンネル絶縁膜６４との間に位置する。電荷蓄積膜６３は、例えばシリコンと窒素を含む。電荷蓄積膜６３は、ポリシリコン層などの半導体層でもよい。電荷蓄積膜６３と複数のワードラインＷＬのそれぞれとが交差する部分は、それぞれトランジスタとして機能してよい。電荷蓄積膜６３が複数のワードラインＷＬと交差する部分（電荷蓄積部）内の電荷の有無、または、蓄積された電荷量によって、メモリセルトランジスタＭＴはデータを保持する。電荷蓄積部は、それぞれのワードラインＷＬと半導体ボディ６５との間にあり、周りを絶縁材料で囲まれている。
【0046】
ブロック絶縁膜６２は、例えば、それぞれのワードラインＷＬおよび絶縁膜６１と電荷蓄積膜６３との間に位置する。ブロック絶縁膜６２は、例えばシリコンと酸素を含む。ブロック絶縁膜６２は、加工時に電荷蓄積膜６３をエッチングから保護する。
【0047】
第１実施形態の半導体装置１は、図３を基に説明したように、回路チップ１００とアレイチップ２００が貼り合わされた３次元メモリである。その製造方法は、回路チップ１００とアレイチップ２００を別々に製造した後に、境界面Ｓにて互いに貼り合せる方法が採用される。
以下に半導体装置１の製造方法の一例について説明する。
以下に半導体装置１の製造方法の一例について説明する。
【0048】
＜半導体装置１の製造方法＞
図６と図７は、第１実施形態に係る半導体装置１の製造方法を説明するための断面図である。
図６は、複数のアレイチップ２００を含むアレイウェハＷ２の一部と、複数の回路チップ１００を含む回路ウェハＷ１の一部を示している。アレイウェハＷ２は「メモリウェハ」とも呼ばれ、回路ウェハＷ１は「ＣＭＯＳウェハ」とも呼ばれる。
図６と図７は、第１実施形態に係る半導体装置１の製造方法を説明するための断面図である。
図６は、複数のアレイチップ２００を含むアレイウェハＷ２の一部と、複数の回路チップ１００を含む回路ウェハＷ１の一部を示している。アレイウェハＷ２は「メモリウェハ」とも呼ばれ、回路ウェハＷ１は「ＣＭＯＳウェハ」とも呼ばれる。
【0049】
図６に示すアレイウェハＷ２のＺ方向に対する向きは、図３に示すアレイチップ２００のＺ方向に対する向きとは逆である。本実施形態では、アレイウェハＷ２と回路ウェハＷ１とを貼り合わせることで半導体装置１を製造する。図６は、貼合のために向きを反転する前のアレイウェハＷ２を示しており、図３は、アレイウェハＷ２の向きを反転して貼合し、ダイシングされた後のアレイチップ２００を示している。
【0050】
図６において、符号Ｓ２０はアレイウェハＷ２の上面を示し、符号Ｓ１０は回路ウェハＷ１の上面を示している。アレイウェハＷ２は、絶縁層５２下に設けられた基板（第２基板）１６を備える。基板１６は例えば、シリコン基板などのｐ型の半導体基板である。
【0051】
本実施形態ではまず、図６に示すように、アレイウェハＷ２の基板１６上に、絶縁層５２、ソースラインＳＬ、層間絶縁膜５４、階段構造部ＳＴを備えたメモリセルアレイ１０などを形成する。例えば、基板１６上に複数のビアプラグ４５、複数の配線層４３、複数のビアプラグ４２、および複数の金属パッド４１が順に形成される。
【0052】
また、図６に示すように、回路ウェハＷ１の基板１５上に層間絶縁膜５３、トランジスタ３１、複数の金属パッド３８などを形成する。例えば、基板１５上にコンタクトプラグ３３、複数の配線層３４、複数の配線層３５、複数の配線層３６、複数のビアプラグ３７、および複数の金属パッド３８が順に形成される。
【0053】
なお、層間絶縁膜５４内に形成された複数のワードラインＷＬは、製造工程の初期段階において、犠牲層を用いて形成できる。具体的には、異なる絶縁材料からなる層状の絶縁膜と層状の絶縁膜を交互に堆積して積層物を構成する。この後、積層物をＺ方向に貫通するホールを複数形成し、このホールを介し一方の絶縁層をエッチングにより除去し、もう一方の絶縁層を残す。このエッチングにより、絶縁層を交互に除去した空洞領域を生成できるので、後工程において空洞領域に金属層を充填することにより複数のワードラインＷＬを形成できる。
【0054】
なお、ワードラインＷＬの形成時に設けるホールは、ソースラインＳＬに達する深さに形成しておき、必要なホールの内側に図示しない絶縁膜を成膜する。以上の工程により形成される図示しない絶縁膜は、図１に示すブロックＢＬＫの境界として機能する。
この後、必要な絶縁膜の堆積と絶縁膜の必要な位置へのホール加工、ホール加工部分への電極材料の埋め込み、絶縁膜上への配線層の形成、絶縁膜の堆積を必要回数繰り返す。これにより、図６に示すビアプラグ２４、ビットラインＢＬ、配線層４３、ビアプラグ４２、金属パッド４１の形成と絶縁膜の堆積を繰り返し、図６に示す構造のアレイウェハＷ２を形成できる。
この後、必要な絶縁膜の堆積と絶縁膜の必要な位置へのホール加工、ホール加工部分への電極材料の埋め込み、絶縁膜上への配線層の形成、絶縁膜の堆積を必要回数繰り返す。これにより、図６に示すビアプラグ２４、ビットラインＢＬ、配線層４３、ビアプラグ４２、金属パッド４１の形成と絶縁膜の堆積を繰り返し、図６に示す構造のアレイウェハＷ２を形成できる。
【0055】
次に、図７に示すように、回路ウェハＷ１にアレイウェハＷ２を貼り合せる。貼り合わせに際し、アレイウェハＷ２のＺ方向上端と下端を上下逆転し、アレイウェハＷ２の上面Ｓ２０を下向きとして回路ウェハＷ１の上面Ｓ１０に貼り合わせる。張り合わせにより、アレイウェハＷ２の金属パッド４１と回路ウェハＷ１の金属パッド３８が接触される。
アレイウェハＷ２と回路ウェハＷ１とは、機械的圧力により貼り合わせてよい。これにより、層間絶縁膜５３と層間絶縁膜５４が接着される。
アレイウェハＷ２と回路ウェハＷ１とは、機械的圧力により貼り合わせてよい。これにより、層間絶縁膜５３と層間絶縁膜５４が接着される。
【0056】
次に、貼合されたアレイウェハＷ２および回路ウェハＷ１を４００℃程度の高温でアニールする。これにより、金属パッド４１と金属パッド３８を境界面Ｓにおいて接合することができる。
【0057】
その後、基板１６をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により除去する。このとき、基板１５をＣＭＰにより薄膜化してもよい。こうして、図３の半導体装置１に近い構造を製造する。
この後、絶縁層５２とソースラインＳＬの必要位置にホール加工を行い、ホール内に絶縁膜を形成し、金属パッド４６の形成、配線層５５の形成などを行った後、アレイウェハＷ２および回路ウェハＷ１を複数のチップにダイシングにより切断して図３に示す構造の半導体装置１を得ることができる。
図３は、複数の金属パッド３８を含む回路チップ１００と、各金属パッド３８上に配置された金属パッド４１を含むアレイチップ２００を示している。
この後、絶縁層５２とソースラインＳＬの必要位置にホール加工を行い、ホール内に絶縁膜を形成し、金属パッド４６の形成、配線層５５の形成などを行った後、アレイウェハＷ２および回路ウェハＷ１を複数のチップにダイシングにより切断して図３に示す構造の半導体装置１を得ることができる。
図３は、複数の金属パッド３８を含む回路チップ１００と、各金属パッド３８上に配置された金属パッド４１を含むアレイチップ２００を示している。
【0058】
図６に示すアレイウェハ２００を製造する場合、柱状部ＣＬの上に絶縁膜を堆積してビアプラグ２４、ビットラインＢＬなどを形成した途中段階のアレイウェハの一例を図８に示す。図８では、柱状部ＣＬの断面を簡略化して示し、コンタクトプラグ２２を複数本記載し、ビアプラグ４５を複数本記載している。
【0059】
図８に示すソースラインＳＬは、先に説明したように第１層７０と第２層７１と中間層７２を有する。
図８に示す例では、第１層７０の－Ｚ方向側であって、ビアプラグ４５を設けた位置より－Ｘ方向側に３つの除電プラグ４７が形成されている。図８に示す例では更に、第１層７０の－Ｚ方向側であって、＋Ｘ方向端にも３つの除電プラグ４７が示されている。除電プラグ４７の形成位置は、図３に示す構造と厳密には異なっているが絶縁層５２を厚さ方向に貫通して基板１６に接している構成は、図３に示す構成と等価な例として以下に説明する。
図８に示す例では、第１層７０の－Ｚ方向側であって、ビアプラグ４５を設けた位置より－Ｘ方向側に３つの除電プラグ４７が形成されている。図８に示す例では更に、第１層７０の－Ｚ方向側であって、＋Ｘ方向端にも３つの除電プラグ４７が示されている。除電プラグ４７の形成位置は、図３に示す構造と厳密には異なっているが絶縁層５２を厚さ方向に貫通して基板１６に接している構成は、図３に示す構成と等価な例として以下に説明する。
【0060】
除電プラグ４７は図５に拡大して示すように、絶縁層５２を貫通してｐ型の半導体を用いた基板１６の上面に接触されている。基板１６の上面において除電プラグ４７の先端（図５の下端）が基板１６に接する部分には、ｐ＋＋領域である高濃度領域７５が形成されている。この高濃度領域７５のＸ方向幅およびＹ方向幅は、除電プラグ４７の先端のＸ方向幅およびＹ方向幅より大きく形成されている。
【0061】
高濃度領域７５は、ｐ型の半導体である基板１６の上面にアクセプターとなるイオンを注入して形成したＰ＋＋領域である。高濃度領域７５は、基板１６よりもキャリア密度の高い高濃度領域である。これに対し、ソースラインＳＬ（第１層７０）を構成するポリシリコンはｎ型の半導体層を含み、図５に示すようにｎ＋＋領域と表記できる。また、除電プラグ４７は第１層７０に含まれる半導体と同じ半導体を含む。
除電プラグ４７の先端側には、前述のアクセプターとなるイオンが拡散された拡散層７６が形成されている。拡散層７６は、一例として除電プラグ４７のＺ方向高さの１／５程度の領域に形成されている。アクセプターとなる元素はＢ（ボロン）などを選択できる。
除電プラグ４７の先端側には、前述のアクセプターとなるイオンが拡散された拡散層７６が形成されている。拡散層７６は、一例として除電プラグ４７のＺ方向高さの１／５程度の領域に形成されている。アクセプターとなる元素はＢ（ボロン）などを選択できる。
【0062】
ｐ＋＋領域である高濃度領域７５においては、一例として、１×１０１２個／ｍｍ３程度キャリア密度となるように不純物イオンがドーピングされている。高濃度領域７５の不純物濃度は、例えば、１×１０１１個／ｍｍ３程度～１×１０２０個／ｍｍ３程度の範囲まで、ｐ＋＋領域を形成できる範囲の密度を選択することができる。
【0063】
図５に示す断面構造では、ｐ＋＋領域である高濃度領域７５とｎ＋＋領域である除電プラグ４７が接触しているので、この接触部分に形成される空乏層は薄くなり、耐圧の低いｐｎ接合部７７を構成している。即ち、図５に示す構造においては、ソースラインＳＬから除電プラグ４７を介し基板１６に至る経路の途中に耐圧の低いｐｎ接合部７７が設けられている。
【0064】
図８の構造を製造するには、イオンビームエッチングなどの方法を用いてワードライン形成用の絶縁膜の積層物に対しホールを形成し、このホールを介し一方の絶縁膜を除去して金属層を形成しワードラインＷＬを形成するとともに、ホール内に絶縁膜を形成する必要がある。また、ワードライン形成用の絶縁膜の積層物に対し柱状部ＣＬを形成する必要がある。これらホールや柱状部ＣＬを形成し、種々の加工を施す場合、製造時の種々の条件によりホールとその周囲のソースラインＳＬにプラスの電荷が蓄積される場合がある。
このプラスの電荷が蓄積された状態でそのまま加工を続行し、複数の絶縁膜の堆積とビアプラグ２４、ビットラインＢＬ、配線層４３、ビアプラグ４２などの形成を行うと、製造上の問題を生じ、製造歩留まりが低下することがある。例えば、ビットラインＢＬを構成するＣｕなどの金属の一部が消失するか、ビアプラグ４２を構成する金属の一部が消失する場合が考えられる。
このプラスの電荷が蓄積された状態でそのまま加工を続行し、複数の絶縁膜の堆積とビアプラグ２４、ビットラインＢＬ、配線層４３、ビアプラグ４２などの形成を行うと、製造上の問題を生じ、製造歩留まりが低下することがある。例えば、ビットラインＢＬを構成するＣｕなどの金属の一部が消失するか、ビアプラグ４２を構成する金属の一部が消失する場合が考えられる。
【0065】
ここで、前述のようにソースラインＳＬから除電プラグ４７を介し基板１６に至る経路の途中に耐圧の低いｐｎ接合部７７が設けられている。このため、仮にソースラインＳＬにプラスの電荷が蓄積されたとして、基板１６に正極をソースラインＳＬに負極を接続して電圧を掛けてゆくと、何れ電流が流れるので、耐圧の低いｐｎ接合部７７を介し基板１６側にプラスの電荷を逃がすことができる。このため、ソースライン（半導体層）ＳＬの除電が可能であり前述の製造歩留まりの低下を抑制することができる。
ｐ＋＋型の半導体とｎ＋＋型の半導体が接していると、接触界面に薄い空乏層が生成し、ｐｎ接合部７７の耐圧が低下する結果、プラスの帯電量が増加すると電気が半導体基板１６側に流れ易くなる。このため、図５に示す構造を備えた図８に示すアレイウェハＷ２では、除電が容易となる効果がある。
ｐ＋＋型の半導体とｎ＋＋型の半導体が接していると、接触界面に薄い空乏層が生成し、ｐｎ接合部７７の耐圧が低下する結果、プラスの帯電量が増加すると電気が半導体基板１６側に流れ易くなる。このため、図５に示す構造を備えた図８に示すアレイウェハＷ２では、除電が容易となる効果がある。
【0066】
これに対し、例えば、高濃度領域７５が存在しない構造においては、ソースラインＳＬがｎ＋＋型の半導体を含み、基板１６の表面がｐ型の半導体の場合、図１０に示す構造となる。図１０に示す構造では、絶縁層５２を貫通して設けられる除電プラグ４９の全体がｎ＋＋型の半導体からなり、基板１６はｐ型半導体基板である。
図１０に示す構造では、ソースラインＳＬにプラスの電荷がチャージされると逆バイアスとなり、プラスの電荷が基板１６側に抜け難くなり、除電が十便にできない可能性がある。
図１０に示す構造では、ソースラインＳＬにプラスの電荷がチャージされると逆バイアスとなり、プラスの電荷が基板１６側に抜け難くなり、除電が十便にできない可能性がある。
【0067】
なお、プラスの電荷がソースラインＳＬに残留し、除電されない場合、そのまま製造工程を続行すると、以下の状態になるおそれがある。
例えば、ソースラインＳＬが正の電荷に帯電すると、ソースラインＳＬに接続されている柱状部ＣＬも正の電荷に帯電し、柱状部ＣＬに接続されているビアプラグ２４、ビットラインＢＬ、ビアプラグ４２もプラスの電荷に帯電することとなる。
例えば、ビットラインＢＬの形成時、ビットラインＢＬを構成するＣｕに電荷が作用し、エッチングに用いる塩酸やフッ酸にコリン水溶液などのアルカリ系薬液の介在により局部電池が構成される。この結果、酸化還元反応によりＣｕが溶解する。このため、正の電荷を帯電させたまま次工程に至ると、ビットラインＢＬやビアプラグ２４、４２などの一部が溶解する場合が考えられる。
例えば、ソースラインＳＬが正の電荷に帯電すると、ソースラインＳＬに接続されている柱状部ＣＬも正の電荷に帯電し、柱状部ＣＬに接続されているビアプラグ２４、ビットラインＢＬ、ビアプラグ４２もプラスの電荷に帯電することとなる。
例えば、ビットラインＢＬの形成時、ビットラインＢＬを構成するＣｕに電荷が作用し、エッチングに用いる塩酸やフッ酸にコリン水溶液などのアルカリ系薬液の介在により局部電池が構成される。この結果、酸化還元反応によりＣｕが溶解する。このため、正の電荷を帯電させたまま次工程に至ると、ビットラインＢＬやビアプラグ２４、４２などの一部が溶解する場合が考えられる。
【0068】
これに対し、除電プラグ４７を設けて耐圧の低いｐｎ接合部７７を形成し、除電可能な構造としておくならば、ビットラインＢＬの一部消失やビアプラグ４２の一部消失などの問題を軽減できる。
【0069】
＜除電プラグの製造方法＞
図５に示す構造を製造するには、ｐ型の半導体基板１６の表面にドーピングイオンを注入して半導体基板１６よりキャリア密度の高い高濃度領域７５を形成し、半導体基板１６上に高濃度領域７５と半導体基板１６の表面を覆う絶縁層５２を形成する。次に、絶縁層５２に該絶縁層５２を厚さ方向に貫通して高濃度領域７５に達する透孔５２ｂを形成した後、透孔５２ｂを埋めるｎ型の半導体を含む除電プラグ４７を形成するとともに絶縁層５２上にｎ型の半導体層である第１層７０を形成する。
これにより、除電プラグ４７と高濃度領域７５の接触部分にｐｎ接合部７７を形成できる。
図５に示す構造を製造するには、ｐ型の半導体基板１６の表面にドーピングイオンを注入して半導体基板１６よりキャリア密度の高い高濃度領域７５を形成し、半導体基板１６上に高濃度領域７５と半導体基板１６の表面を覆う絶縁層５２を形成する。次に、絶縁層５２に該絶縁層５２を厚さ方向に貫通して高濃度領域７５に達する透孔５２ｂを形成した後、透孔５２ｂを埋めるｎ型の半導体を含む除電プラグ４７を形成するとともに絶縁層５２上にｎ型の半導体層である第１層７０を形成する。
これにより、除電プラグ４７と高濃度領域７５の接触部分にｐｎ接合部７７を形成できる。
【0070】
第１層７０を形成後、中間層７２を積層し、第２層７１を積層し、ソースラインＳＬを形成できる。この後、ソースラインＳＬ上に層間絶縁膜５４、電極層ＷＬ、電極層ＷＬを貫通する柱状部ＣＬを形成する。柱状部ＣＬを形成するにあたり、柱状部ＣＬを形成するためのホールを形成する際、各ホールが第１層７０に到達するように形成する。各ホールを形成する場合、その下の中間層７２は除去されるので、図３、図７、図８などに示すように中間層７２の一部を除去した構造が得られる。
【0071】
ところで、図３に示す貼合構造の半導体装置１では、製造工程の途中において基板１６が除去されているので、除電を行うタイミングは図７に示すようにＣＭＰにより基板１６を除去する前段階で行う。
例えば、ビアプラグ２４、ビットラインＢＬ、ビアプラグ４２などの作成時にソースラインＳＬがプラスに電荷に帯電しているとこれらの作成に支障が出る場合が考えられるので、これらの作成前の段階で必要な回数除電しておくことがより好ましい。また、プラスの電荷に帯電する可能性は、柱状部ＣＬを作成する段階や犠牲層を除去する前段階におけるリアクティブイオンエッチングの段階であることを重要視する場合、柱状部ＣＬを形成後または電極層ＷＬの形成後、できるだけ早期に実施しても良い。
例えば、ビアプラグ２４、ビットラインＢＬ、ビアプラグ４２などの作成時にソースラインＳＬがプラスに電荷に帯電しているとこれらの作成に支障が出る場合が考えられるので、これらの作成前の段階で必要な回数除電しておくことがより好ましい。また、プラスの電荷に帯電する可能性は、柱状部ＣＬを作成する段階や犠牲層を除去する前段階におけるリアクティブイオンエッチングの段階であることを重要視する場合、柱状部ＣＬを形成後または電極層ＷＬの形成後、できるだけ早期に実施しても良い。
【0072】
除電後、半導体装置１の製造を進めると、基板１６は除去されて図３に示す構造となるが、除電プラグ４７は図３に示す半導体装置１の内部に残留することとなる。
貼合構造の半導体装置１の場合、貼合時にアレイウェハＷ２および回路ウェハＷ１を４００℃程度の高温でアニールする工程が存在する。除電プラグ４７の先端と高濃度領域７７は接触しているため、このアニール工程により注入した元素の拡散がなされ、除電プラグ４７の先端には注入元素の拡散層７６が生成する。この拡散層７６が存在することは、半導体装置１において、基板１６の除去後の構造であっても除電プラグ４７を備えた図５に示す構造を適用したことの痕跡である。
貼合構造の半導体装置１の場合、貼合時にアレイウェハＷ２および回路ウェハＷ１を４００℃程度の高温でアニールする工程が存在する。除電プラグ４７の先端と高濃度領域７７は接触しているため、このアニール工程により注入した元素の拡散がなされ、除電プラグ４７の先端には注入元素の拡散層７６が生成する。この拡散層７６が存在することは、半導体装置１において、基板１６の除去後の構造であっても除電プラグ４７を備えた図５に示す構造を適用したことの痕跡である。
【0073】
なお、一般的な半導体装置を製造する場合、基板上に絶縁層や導電層、半導体層などを複数積層した積層物を必然的に形成する。次に、前記積層物に対しエッチングによる加工や加工後の配線などを経て目的の層構造を有する半導体装置が作成される。
しかし、基板上に形成した半導体層などが加工途中にプラス側に帯電すると半導体層に正の電荷が蓄積される場合がある。この場合、後加工のエッチング時に電荷に起因する上述のような予定外の反応が発生し、目的の構造を作成できないことが考えられる。
しかし、基板上に形成した半導体層などが加工途中にプラス側に帯電すると半導体層に正の電荷が蓄積される場合がある。この場合、後加工のエッチング時に電荷に起因する上述のような予定外の反応が発生し、目的の構造を作成できないことが考えられる。
【0074】
従って、半導体層がプラスの電荷に帯電した場合にプラスの電荷を半導体基板側に逃がして除電できる除電プラグを設けた構造が重要である。そして、除電プラグは前述の構成を採用できる。
前述の除電プラグは、これまで説明した構成の半導体装置１の除電に限らず、半導体基板上に絶縁層と半導体層を備える一般的な半導体装置の除電に広く適用することができ、有効な除電対策となる。
前述の除電プラグは、これまで説明した構成の半導体装置１の除電に限らず、半導体基板上に絶縁層と半導体層を備える一般的な半導体装置の除電に広く適用することができ、有効な除電対策となる。
【0075】
図９は、ｐ型のシリコンを用いた基板１６と絶縁層５２と第１層７０を積層した構造において、絶縁層５２を貫通する除電プラグ４８を設けた場合、除電プラグ４８をｐ＋＋領域となる高濃度な半導体を用いて形成した第２実施形態の構造を示す。
図９に示す構造においても、ソースラインＳＬと除電プラグ４８との接合界面に薄い空乏層を伴うｐｎ接合部７８を有するので、ｐｎ接合部７８において耐圧を低下できる結果、除電可能な構造となる。
図９に示す構造においても、ソースラインＳＬと除電プラグ４８との接合界面に薄い空乏層を伴うｐｎ接合部７８を有するので、ｐｎ接合部７８において耐圧を低下できる結果、除電可能な構造となる。
【0076】
図９に示す構造を製造するには、ｐ型の半導体基板１６の表面に絶縁層５２を形成する。次に、絶縁層５２に該絶縁層５２を厚さ方向に貫通して半導体基板１６の表面に達する透孔５２ｂを形成した後、透孔５２ｂを埋めるｐ＋＋の高濃度領域の半導体を含む除電プラグ４８を形成する。除電プラグ４８を形成するには、ｐ型の半導体層を透孔５２ｂに充填形成した後、必要なドーピングイオンを注入して半導体基板１６よりキャリア密度の高い高濃度領域となる除電プラグ４８を形成できる。
次いで、絶縁層５２上と除電プラグ４８上にｎ型の半導体層である第１層７０（ソースラインＳＬ）を形成する。
これにより、第１層７０と除電プラグ４８の接触部分にｐｎ接合部７８を形成できる。
次いで、絶縁層５２上と除電プラグ４８上にｎ型の半導体層である第１層７０（ソースラインＳＬ）を形成する。
これにより、第１層７０と除電プラグ４８の接触部分にｐｎ接合部７８を形成できる。
【0077】
なお、図９では除電プラグ４８の全体にｐ＋＋の高濃度領域の半導体を含む例を説明したが、除電プラグ４８の全体にｐ＋＋の高濃度領域の半導体を含む必要はない。
例えば、図９に示す除電プラグ４８の上部にはｐ＋＋の高濃度領域の半導体層を含み、除電プラグ４８の下部には半導体基板１６と同等の材料を含むようにしても良い。
例えば、図９に示す除電プラグ４８の下部にはｐ＋＋の高濃度領域の半導体層を含み、除電プラグ４８の上部にはソースラインＳＬの構成材料であるｎ＋＋型の半導体層を含むようにしても良い。
例えば、図９に示す除電プラグ４８のＺ方向中央部にはｐ＋＋の高濃度領域の半導体層を含み、この半導体層の上部側にｎ＋＋型の半導体層を第１層７０（ソースラインＳＬ）と接するように形成し、下部側にｐ＋＋型の半導体層を半導体基板１６に接するように形成することもできる。
これら何れの構造においても、半導体基板に対し除電プラグが接触した部分と、除電プラグの少なくとも一部と、半導体層において除電プラグが接触した部分のいずれかにｐｎ接合部を有する構造であると説明できる。
例えば、図９に示す除電プラグ４８の上部にはｐ＋＋の高濃度領域の半導体層を含み、除電プラグ４８の下部には半導体基板１６と同等の材料を含むようにしても良い。
例えば、図９に示す除電プラグ４８の下部にはｐ＋＋の高濃度領域の半導体層を含み、除電プラグ４８の上部にはソースラインＳＬの構成材料であるｎ＋＋型の半導体層を含むようにしても良い。
例えば、図９に示す除電プラグ４８のＺ方向中央部にはｐ＋＋の高濃度領域の半導体層を含み、この半導体層の上部側にｎ＋＋型の半導体層を第１層７０（ソースラインＳＬ）と接するように形成し、下部側にｐ＋＋型の半導体層を半導体基板１６に接するように形成することもできる。
これら何れの構造においても、半導体基板に対し除電プラグが接触した部分と、除電プラグの少なくとも一部と、半導体層において除電プラグが接触した部分のいずれかにｐｎ接合部を有する構造であると説明できる。
【0078】
また、図５に示す構造ではｐ＋＋の高濃度領域７５を基板１６側に設けたが、ソースラインＳＬ（第１層７０）において除電プラグと接続する部分にｐ＋＋の高濃度領域７５を設け、除電プラグに基板１６と同じ材料を含んでも良い。
【0079】
ところで、第１実施形態の半導体装置１は、複数のチップに切断された後の図３の状態であっても良いし、複数のチップに切断される前の図７の状態であってよい。図３は、チップの状態の半導体装置を示し、図７は、ウェハの状態の半導体装置を示している。第１実施形態では、１つのウェハ状の半導体装置（図７）から、複数のチップ状の半導体装置（図３）が製造される。
【0080】
図６、図７に例示した回路ウェハＷ１とアレイウェハＷ２には、回路チップ１００とアレイチップ２００が１つずつ描かれている。実用的な生産モデルでは、図１１に示すように回路ウェハＷ１に複数の回路チップ１００に相当する部分が複数形成され、アレイウェハＷ２に複数のアレイチップ２００に相当する部分が複数形成されている。回路ウェハＷ１とアレイウェハＷ２を張り合わせ後、両ウェハからダイシングによりチップ状に切り出すことで、図３に示す回路チップ１００とアレイチップ２００を貼り合わせた構造が得られる。
【0081】
なお、図１１に示す例において、アレイチップ２００とアレイチップ２００は隣接していなくとも良く、隣接されていても良い。同様に、回路チップ１００と回路チップ１００は隣接していなくともよく、隣接されていても良い。
【0082】
以上、複数の実施形態について説明したが、これら実施形態は前記した例に限定されない。例えば、メモリ積層膜は、分極の方向によりデータを記憶するＦｅＦＥＴ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＦＥＴ）メモリに含まれる強誘電体膜であってもよい。強誘電体膜は、例えば、ハフニウム酸化物で形成される。
【0083】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0084】
１…半導体（記憶）装置、２…メモリコントローラ、
１０…メモリセルアレイ（機能アレイ）、１５…基板（第１基板）、
１６…基板（第２基板：ｐ型の半導体基板）、３８…金属パッド（第１パッド）、
４１…金属パッド（第２パッド）、４７、４８…除電プラグ、
５２…絶縁層、５３…層間絶縁膜（第１絶縁膜）、５４…層間絶縁膜（第２絶縁膜）、
５５…配線層、７６…拡散層、７７、７８…ｐｎ接合部、
１００…回路チップ（第１積層体：論理回路）、２００…アレイチップ（第２積層体）、
ＢＬ…ビットライン、ＣＬ…柱状部、ＭＴ…メモリセルトランジスタ、Ｓ…貼合面、
ＳＬ…ソースライン（第２半導体層：ｎ型の半導体層）、
ＷＬ…ワードライン（電極層）。
１０…メモリセルアレイ（機能アレイ）、１５…基板（第１基板）、
１６…基板（第２基板：ｐ型の半導体基板）、３８…金属パッド（第１パッド）、
４１…金属パッド（第２パッド）、４７、４８…除電プラグ、
５２…絶縁層、５３…層間絶縁膜（第１絶縁膜）、５４…層間絶縁膜（第２絶縁膜）、
５５…配線層、７６…拡散層、７７、７８…ｐｎ接合部、
１００…回路チップ（第１積層体：論理回路）、２００…アレイチップ（第２積層体）、
ＢＬ…ビットライン、ＣＬ…柱状部、ＭＴ…メモリセルトランジスタ、Ｓ…貼合面、
ＳＬ…ソースライン（第２半導体層：ｎ型の半導体層）、
ＷＬ…ワードライン（電極層）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】