特開 2024-133999 ソースドライバ及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024133999

(43)【公開日】2024-10-03

(54)【発明の名称】ソースドライバ及び表示装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20240926BHJP

   G09G 3/36 20060101ALI20240926BHJP

【ＦＩ】

G09G3/20 623B

G09G3/36

G09G3/20 623E

G09G3/20 623R

G09G3/20 642A

G09G3/20 611J

G09G3/20 612F

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023044058

(22)【出願日】2023-03-20

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】秋山 祐輝

【テーマコード（参考）】

5C006

5C080

【Ｆターム（参考）】

5C006AA16

5C006AC26

5C006AF50

5C006AF52

5C006AF82

5C006BB16

5C006BC03

5C006BC11

5C006BC16

5C006BF04

5C006BF14

5C006BF25

5C006FA22

5C080AA06

5C080AA10

5C080BB05

5C080CC03

5C080DD05

5C080EE29

5C080FF11

5C080GG11

5C080JJ02

5C080JJ03

5C080JJ04

(57)【要約】

【目的】表示パネルのチャネル方向における表示ムラの発生を抑えることが可能なソースドライバを提供する。
【構成】階調配線と、階調配線に並行して並置され、映像データ信号及び階調配線を介して供給された階調電圧に基づいて画素駆動電圧を生成して出力する複数の出力アンプと、ドライバＩＣの中央部付近に位置するセンター領域に設けられ、階調電圧を生成して階調配線に出力する階調電圧生成部と、センター領域に設けられ、複数の出力アンプにバイアス電流を供給するバイアス電流供給部と、複数の出力アンプのうち、センター領域を挟んで対向する位置に配された第１の出力アンプ及び第２の出力アンプの各々から出力された画素駆動電圧を比較する比較部と、比較結果に基づいて、第１の出力アンプ及び第２の出力アンプの各々に供給されるバイアス電流のうちの少なくとも一方を調整するバイアス電流調整部と、を有する。
【選択図】図３

【特許請求の範囲】

【請求項1】

複数本のソースラインと、前記複数本のソースラインに接続された複数の画素部と、を有する表示パネルに接続され、複数の画素データ片の系列を含む映像データ信号を受け、前記映像データ信号に基づいて前記複数の画素部に印加する画素駆動電圧を出力するソースドライバであって、
第１の方向に延伸する階調配線と、
前記階調配線に並行して前記第１の方向に沿って並置され、前記階調配線を介して階調電圧の供給を受け、前記映像データ信号及び前記階調電圧に基づいて前記画素駆動電圧を生成し、前記複数本のソースラインに出力する複数の出力アンプと、
前記ソースドライバを構成するドライバＩＣの中央部付近に位置するセンター領域に設けられ、前記階調電圧を生成して前記階調配線に出力する階調電圧生成部と、
前記センター領域に設けられ、前記複数の出力アンプにバイアス電流を供給するバイアス電流供給部と、
前記複数の出力アンプのうち、前記センター領域を挟んで対向する位置に配された第１の出力アンプ及び第２の出力アンプの各々から出力された前記画素駆動電圧を比較する比較部と、
前記比較部の比較結果に基づいて、前記第１の出力アンプに供給される前記バイアス電流及び前記第２の出力アンプに供給される前記バイアス電流のうちの少なくとも一方を調整するバイアス電流調整部と、
を有することを特徴とするソースドライバ。

【請求項2】

前記比較部は、前記複数の出力アンプが前記画素駆動電圧の出力を開始した後の所定のタイミングにおける、前記第１の出力アンプから出力された前記画素駆動電圧の電圧値と前記第２の出力アンプから出力された前記画素駆動電圧の電圧値と、を比較することを特徴とする請求項１に記載のソースドライバ。

【請求項3】

前記比較部は、前記第１の出力アンプから出力された前記画素駆動電圧の電圧値が基準電圧値を超えたタイミングと、前記第２の出力アンプから出力された前記画素駆動電圧が前記基準電圧値を超えたタイミングと、を比較することを特徴とする請求項１に記載のソースドライバ。

【請求項4】

前記第１の出力アンプ及び前記第２の出力アンプは、第１極性の前記画素駆動電圧を出力する出力アンプであって、且つ前記複数本のソースラインのうち前記第１極性の前記画素駆動電圧の供給を受けるｐ本（ｐは、２以上の整数）のソースラインのうちの隣り合う位置に配されたソースラインにそれぞれ前記画素駆動電圧を供給する出力アンプであることを特徴とする請求項１に記載のソースドライバ。

【請求項5】

複数本のソースライン及び複数本のゲートラインと、前記複数本のソースラインと前記複数本のゲートラインとの交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルと、
複数の画素データ片の系列を含む映像データ信号を受け、前記映像データ信号に基づいて前記複数個の画素部に印加する画素騒動電圧を出力するソースドライバと、
を有し、
前記ソースドライバは、
第１の方向に延伸する階調配線と、
前記階調配線に並行して前記第１の方向に沿って並置され、前記階調配線を介して階調電圧の供給を受け、前記映像データ信号及び前記階調電圧に基づいて前記画素駆動電圧を生成し、前記複数本のソースラインに出力する複数の出力アンプと、
前記ソースドライバを構成するドライバＩＣの中央部付近に位置するセンター領域に設けられ、前記階調電圧を生成して前記階調配線に出力する階調電圧生成部と、
前記センター領域に設けられ、前記複数の出力アンプにバイアス電流を供給するバイアス電流供給部と、
前記複数の出力アンプのうち、前記センター領域を挟んで対向する位置に配された第１の出力アンプ及び第２の出力アンプの各々から出力された前記画素駆動電圧を比較する比較部と、
前記比較部の比較結果に基づいて、前記第１の出力アンプに供給される前記バイアス電流及び前記第２の出力アンプに供給される前記バイアス電流のうちの少なくとも一方を調整するバイアス電流調整部と、
を有することを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ソースドライバ及び表示装置に関する。

【背景技術】

【0002】

液晶や有機ＥＬ（OLED）等の表示デバイスからなる表示装置の駆動方式として、アクティブマトリクス駆動方式が採用されている。アクティブマトリクス駆動方式の表示装置では、表示パネルは画素部及び画素スイッチをマトリクス状に配置した半導体基板で構成されている。ゲート信号により画素スイッチのオンオフを制御し、画素スイッチがオンになるときに映像データ信号に対応した階調電圧信号を画素部に供給して、各画素部の輝度を制御することにより、表示が行われる。

【0003】

画素部への階調電圧信号の供給は、ソースドライバによりデータ線を介して行われる。ソースドライバを構成するドライバＩＣ（Integrated Circuit）には、画素駆動電圧を出力する複数の出力アンプと、画素駆動電圧のもととなる階調電圧を生成して複数の出力アンプの各々に供給する階調電圧生成回路と、が設けられている。階調電圧生成回路は、例えばドライバＩＣの中央部付近に位置するセンター部分の領域に設けられ、階調配線を介して各出力アンプに階調電圧を供給する（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２１－８９４０２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記のような階調電圧生成回路は、ドライバＩＣのセンター部分の領域に設けられてはいるものの、階調配線との関係では必ずしもちょうど真ん中の位置に設けられているとは限らない。このため、ドライバＩＣのセンター部分の領域を挟んで左右に位置する出力アンプと階調電圧生成回路とを結ぶ階調配線の長さは左右で異なっている場合がある。この場合、階調配線の抵抗差及び容量差により、各出力アンプからの画素駆動電圧の出力に時間差（出力遅延差）が生じる。この出力遅延差により、画素駆動電圧が画素部に印加される際の到達電位にチャネル間で差異が生じ、表示ムラが発生してしまうという問題があった。

【0006】

本発明は、上記問題点に鑑みてなされたものであり、表示パネルのチャネル方向における表示ムラの発生を抑えることが可能なソースドライバを提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係るソースドライバは、複数本のソースラインと、前記複数本のソースラインに接続された複数の画素部と、を有する表示パネルに接続され、複数の画素データ片の系列を含む映像データ信号を受け、前記映像データ信号に基づいて前記複数の画素部に印加する画素駆動電圧を出力するソースドライバであって、第１の方向に延伸する階調配線と、前記階調配線に並行して前記第１の方向に沿って並置され、前記階調配線を介して階調電圧の供給を受け、前記映像データ信号及び前記階調電圧に基づいて前記画素駆動電圧を生成し、前記複数本のソースラインに出力する複数の出力アンプと、前記ソースドライバを構成するドライバＩＣの中央部付近に位置するセンター領域に設けられ、前記階調電圧を生成して前記階調配線に出力する階調電圧生成部と、前記センター領域に設けられ、前記複数の出力アンプにバイアス電流を供給するバイアス電流供給部と、前記複数の出力アンプのうち、前記センター領域を挟んで対向する位置に配された第１の出力アンプ及び第２の出力アンプの各々から出力された前記画素駆動電圧を比較する比較部と、前記比較部の比較結果に基づいて、前記第１の出力アンプに供給される前記バイアス電流及び前記第２の出力アンプに供給される前記バイアス電流のうちの少なくとも一方を調整するバイアス電流調整部と、を有することを特徴とする。

【0008】

また、本発明に係る表示装置は、複数本のソースライン及び複数本のゲートラインと、前記複数本のソースラインと前記複数本のゲートラインとの交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルと、複数の画素データ片の系列を含む映像データ信号を受け、前記映像データ信号に基づいて前記複数個の画素部に印加する画素騒動電圧を出力するソースドライバと、を有し、前記ソースドライバは、第１の方向に延伸する階調配線と、前記階調配線に並行して前記第１の方向に沿って並置され、前記階調配線を介して階調電圧の供給を受け、前記映像データ信号及び前記階調電圧に基づいて前記画素駆動電圧を生成し、前記複数本のソースラインに出力する複数の出力アンプと、前記ソースドライバを構成するドライバＩＣの中央部付近に位置するセンター領域に設けられ、前記階調電圧を生成して前記階調配線に出力する階調電圧生成部と、前記センター領域に設けられ、前記複数の出力アンプにバイアス電流を供給するバイアス電流供給部と、前記複数の出力アンプのうち、前記センター領域を挟んで対向する位置に配された第１の出力アンプ及び第２の出力アンプの各々から出力された前記画素駆動電圧を比較する比較部と、前記比較部の比較結果に基づいて、前記第１の出力アンプに供給される前記バイアス電流及び前記第２の出力アンプに供給される前記バイアス電流のうちの少なくとも一方を調整するバイアス電流調整部と、を有することを特徴とする。

【発明の効果】

【0009】

本発明に係るソースドライバによれば、表示パネルのチャネル方向における表示ムラの発生を抑えることが可能となる。

【図面の簡単な説明】

【0010】

【図1】本発明の表示装置の構成を示すブロック図である。

【図2】ソースドライバの構成を示す回路図である。

【図3】実施例１の比較部及び隣接する出力アンプの構成を示す回路図である。

【図4】実施例１の出力電圧の動作波形を示す図である。

【図5】実施例２の比較部及び隣接する出力アンプの構成を示す回路図である。

【図6】実施例２の出力電圧の動作波形を示す図である。

【発明を実施するための形態】

【0011】

以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

【実施例0012】

図１、本発明の実施例１に係る表示装置１００の構成を示すブロック図である。表示装置１００は、アクティブマトリクス駆動方式の液晶表示装置である。表示装置１００は、表示パネル１１、タイミングコントローラ１２、ゲートドライバ１３及びソースドライバ１４－１～１４－ｋを含む。

【0013】

表示パネル１１は、複数の画素部Ｐ_１１～Ｐ_ｎｍ及び画素スイッチＭ_１１～Ｍ_ｎｍ（ｎ，ｍ：２以上の自然数）がマトリクス状に配置された半導体基板から構成されている。表示パネル１１は、各々が水平方向に延伸する走査線であるｎ本のゲート線ＧＬ１～ＧＬｎと、これに交差するように配されたデータ線であるｍ本のソース線ＳＬ１～ＳＬｍと、を有する。画素部Ｐ_１１～Ｐ_ｎｍ及び画素スイッチＭ_１１～Ｍ_ｎｍは、ゲート線ＧＬ１～ＧＬｎ及びソース線ＳＬ１～ＳＬｍの交差部に設けられている。

【0014】

画素スイッチＭ_１１～Ｍ_ｎｍは、ゲートドライバ１３から供給されるゲート信号Ｖｇ１～Ｖｇｎに応じてオン又はオフに制御される。

【0015】

画素部Ｐ_１１～Ｐ_ｎｍは、ソースドライバ１４－１～１４－ｋから映像データに対応した階調電圧（駆動電圧）の供給を受ける。具体的には、ソースドライバ１４－１～１４－ｋから画素駆動電圧信号Ｖｄ１～Ｖｄｍがソース線ＳＬ１～ＳＬｍに出力され、画素スイッチＭ_１１～Ｍ_ｎｍがそれぞれオンのときに、画素駆動電圧信号Ｖｄ１～Ｖｄｍが画素部Ｐ_１１～Ｐ_ｎｍに印加される。これにより、画素部Ｐ_１１～Ｐ_ｎｍの各々の画素電極が充電され、輝度が制御される。

【0016】

画素部Ｐ_１１～Ｐ_ｎｍの各々は、画素スイッチＭ_１１～Ｍ_ｎｍを介してソース線ＳＬ１～ＳＬｍに接続される透明電極と、半導体基板に対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ_１１～Ｐ_ｎｍに印加された階調電圧（駆動電圧）と対向基板電圧との電位差に応じて液晶の透過率が変化することにより、表示が行われる。

【0017】

タイミングコントローラ１２は、映像データＶＳに基づき各画素の輝度レベルを例えば８ビットの２５６段階の輝度階調で表す画素データ片ＰＤの系列（シリアル信号）を生成する。また、タイミングコントローラ１２は、同期信号ＳＳに基づいて、一定のクロック周期を有する埋め込みクロック方式のクロック信号ＣＬＫ を生成する。タイミングコントローラ１２は、画素データ片ＰＤの系列とクロック信号ＣＬＫとを一体化したシリアル信号である映像データ信号ＶＤＳを生成し、ソースドライバ１４－１～１４－ｋに供給して映像データの表示制御を行う。映像データ信号ＶＤＳは、所定数のソース線毎に伝送路の数に応じてシリアル化された映像データ信号として構成されている。

【0018】

本実施例では、各々がｍ個の画素データ片ＰＤからなるｎ個の画素データ片群がシリアルに連続することにより、１フレーム分の映像データ信号ＶＤＳが構成されている。ｎ個の画素データ片群の各々は、それぞれ１水平走査ライン（すなわち、ゲート線ＧＬ１～ＧＬｎの各々）上の画素を供給対象とする階調電圧に対応する画素データ片からなる画素データ片群である。ソースドライバ１４－１～１４－ｋの動作により、ｍ×ｎ個の画素データ片ＰＤに基づいて、ｎ×ｍ個の画素部（すなわち、画素部Ｐ_１１～Ｐ_ｎｍ）を供給対象とする画素駆動電圧信号Ｖｄ１～Ｖｄｍがソース線を介して印加される。

【0019】

また、タイミングコントローラ１２は、同期信号ＳＳに基づいて、映像データ信号ＶＤＳの１フレーム毎のタイミングを示すフレーム同期信号ＦＳを生成し、ソースドライバ１４に供給する。タイミングコントローラ１２は、ゲートドライバ１３の動作を制御するゲート制御信号ＧＳを生成し、ゲートドライバ１３に供給する。

【0020】

ゲートドライバ１３は、タイミングコントローラ１２からゲート制御信号ＧＳの供給を受けて動作し、ゲート制御信号ＧＳに含まれるクロックタイミングに基づいて、ゲート信号Ｖｇ１～Ｖｇｎを順次ゲート線ＧＬ１～ＧＬｎに供給する。ゲート信号Ｖｇ１～Ｖｇｎの供給により、画素行毎に画素部Ｐ_１１～Ｐ_ｎｍが選択される。そして、選択された画素部に対して、ソースドライバ１４－１～１４－ｋから画素駆動電圧信号Ｖｄ１～Ｖｄｍが印加されることにより、画素電極への階調電圧の書き込みが行われる。

【0021】

換言すると、ゲートドライバ１３の動作により、ゲート線の伸長方向に沿って（すなわち、横一列に）配置されたｍ個の画素部が、画素駆動電圧信号Ｖｄ１～Ｖｄｍの供給対象として選択される。ソースドライバ１４－１～１４－ｋは、選択された横一列の画素部に対して画素駆動電圧信号Ｖｄ１～Ｖｄｍを印加し、電圧に応じた色を表示させる。画素駆動電圧信号Ｖｄ１～Ｖｄｍの供給対象として選択される横一列分の画素部を選択的に切り替えながら、ソース線の伸長方向（すなわち、縦方向）に繰り返すことにより、１フレーム分の画面表示が行われる。

【0022】

なお、画素駆動電圧信号Ｖｄ１～Ｖｄｍはソースドライバ１４－１～１４－ｋから出力されるデータ信号であるため、以下の説明ではこれらをデータ信号Ｖｄ１～Ｖｄｍとも称する。

【0023】

ソースドライバ１４－１～１４－ｋは、ソース線ＳＬ１～ＳＬｍを分割した所定数のデータ線毎に設けられている。ソースドライバ１４－１～１４－ｋは、別々の半導体ＩＣ（Integrated Circuit）チップに形成されている。例えば、ソースドライバ１個あたり９６０出力を有し、表示パネルが１画素列あたりデータ線１本を備えている場合、４Ｋパネルは１２個、８Ｋパネルは２４個のソースドライバでソース線が駆動される。ソースドライバ１４－１～１４－ｋは、タイミングコントローラ１２から、それぞれ別々の伝送路で、制御信号ＣＳ、クロック信号ＣＬＫ及び映像データ信号ＶＤＳが一体化されたシリアル信号の供給を受ける。タイミングコントローラ１２と各データドライバ間の伝送路が１ペア（２本）の場合、１データ期間に、ソースドライバの出力数分の映像データＶＤ及び制御信号ＣＳがシリアル化された差動信号として供給される。

【0024】

図２は、ソースドライバ１４－１の内部構成を示すブロック図である。なお、他のソースドライバ１４－２～１４－ｋも同様の構成を有している。

【0025】

ソース線ＳＬ１～ＳＬｐは、ソースドライバ１４－１が階調電圧の供給を担うソース線のうち、同極性（例えば、正極性）で駆動されるソース線のみを抜き出して示したものである。したがって、ソース線ＳＬ１～ＳＬｐの隣接するソース線間には、実際には反対極性（例えば、負極性）で駆動される図示せぬソース線が設けられている。したがって、図２においてソース線ＳＬｉ及びソース線ＳＬｊは互いに隣接するソース線として示されているが、実際にはその間に反対極性で駆動されるソース線が設けられているため、ｊ＝（ｉ＋２）となる。

【0026】

ソースドライバ１４－１は、データラッチ部２１、ＤＡ変換部２２Ａ及び２２Ｂ、サブバイアス部２３Ａ及び２３Ｂ、出力アンプ部２４Ａ及び２４Ｂ、及びセンター部２５を含む。

【0027】

データラッチ部２１は、タイミングコントローラ１２から供給された映像データ信号ＶＤＳに含まれる画素データ片ＰＤの系列を順次取り込む。データラッチ部２１は、１水平走査ライン分の画素データ片ＰＤのうちソースドライバ１４－１が供給対象とする階調電圧信号に対応する個数（ｍ個）の画素データ片ＰＤが取り込まれる度に、取り込んだ画素データ片ＰＤをＤＡ変換部２２Ａ及び２２Ｂのデコーダ３０－１～３０－ｐに夫々供給する。

【0028】

ＤＡ変換部２２Ａ及び２２Ｂは、各々が出力アンプ部２４Ａ及び２４Ｂに階調電圧を供給する複数のデコーダを含む。本実施例では、ＤＡ変換部２２Ａは、デコーダ３０－１～３０－ｉを有する。デコーダ３０－１～３０－ｉは、ソース線ＳＬ１～ＳＬｉに対応するデコーダである。また、ＤＡ変換部２２Ｂは、デコーダ３０－ｊ～３０－ｐを有する。デコーダ３０－ｊ～３０－ｐは、ソース線ＳＬｊ～ＳＬｐに対応するデコーダである。

【0029】

デコーダ３０－１～３０－ｐは、データラッチ部２１から画素データ片ＰＤの供給を受けるとともに、センター部２５から階調配線ＧＷを介して階調電圧の供給を受ける。デコーダ３０－１～３０－ｐの各々は、階調配線ＧＷを介して供給された階調電圧の中から、自身が受けた画素データ片ＰＤにて示される輝度に対応した少なくとも１つの階調電圧を選択し、当該階調電圧を出力アンプ部２４Ａ及び２４Ｂに供給する。

【0030】

サブバイアス部２３Ａ及び２３Ｂは、出力アンプ部２４Ａ及び２４Ｂ内の各出力アンプを動作させるべく当該出力アンプ内に流すバイアス電流の電流量を調整するバイアス電流調整部である。かかるバイアス電流の調整は、出力アンプ部２４Ａ及び２４Ｂを構成する出力アンプの駆動能力を調整するために行われる。

【0031】

サブバイアス部２３Ａ及び２３Ｂは、センター部２５を挟んで対向する位置（本実施例では、センター部２５を挟んで左側及び右側）に設けられている。サブバイアス部２３Ａは、センター部２５よりも左側に位置する出力アンプ、すなわち出力アンプ部２４Ａの出力アンプ４０－１～４０－ｉのバイアス電流を調整する。これにより、出力アンプ４０－１～４０－ｉの駆動能力が調整され、出力遅延（スルーレート）が補正される。サブバイアス部２３Ｂは、センター部２５よりも右側に位置する出力アンプ、すなわち出力アンプ部２４Ｂの出力アンプ４０－ｊ～４０－ｐのバイアス電流を調整する。これにより、出力アンプ４０－ｊ～４０－ｐの駆動能力が調整され、出力遅延（スルーレート）が補正される。

【0032】

出力アンプ部２４Ａは、ソース線ＳＬ１～ＳＬｉに対応して設けられた出力アンプ４０－１～４０－ｉを有する。また、出力アンプ部２４Ｂは、ソース線ＳＬｊ～ＳＬｐに対応して設けられた出力アンプ４０－ｊ～４０－ｐを有する。出力アンプ４０－１～４０－ｉの出力端子Ｔ１～Ｔｉは、ソース線ＳＬ１～ＳＬｉにそれぞれ接続されている。出力アンプ４０－ｊ～４０－ｐの出力端子Ｔｊ～Ｔｐは、ソース線ＳＬｊ～ＳＬｐにそれぞれ接続されている。

【0033】

出力アンプ４０－１～４０－ｉ及び４０－ｊ～４０－ｐ（以下、出力アンプ４０－１～２０－ｐと称する）の各々は、例えば自身の出力端子が自身の反転入力端子（－）と接続されている、いわゆるオペアンプからなるボルテージフォロワ回路である。出力アンプ４０－１～４０－ｐは、デコーダ３０－１～３０－ｐから出力された各階調電圧を夫々の非反転入力端子（＋）で受け、夫々が受けた階調電圧に応じた電圧を出力端子に増幅出力することで、各階調電圧に対応したデータ信号Ｖｄ１～Ｖｄｐを生成する。データ信号Ｖｄ１～Ｖｄｐは、画素駆動信号として表示パネル１１のソース線ＳＬ１～ＳＬｋに供給される。本実施例では、出力アンプ４０－１～４０－ｐの各々は、図示せぬデータ処理部によりフレーム同期信号ＦＳに基づいて生成された出力開始信号ＬＯＡＤの信号レベルが変化したタイミングで、データ信号Ｖｄ１～Ｖｄｐの出力を行う。

【0034】

センター部２５は、ソースドライバ１４－１を構成するドライバＩＣの中央部付近の領域に設けられている。ＤＡ変換部２２Ａと２２Ｂ、サブバイアス部２３Ａと２３Ｂ、出力アンプ部２４Ａと２４Ｂは、それぞれセンター部２５を挟んで対向する位置（本実施例では、左側と右側）に設けられている。センター部２５は、比較部２６、バイアス部２７及び階調電圧生成部２８を含む。

【0035】

比較部２６は、出力アンプ部２４Ａを構成する出力アンプのうちセンター部２５に最も近い位置に配された出力アンプ４０－ｉから出力されたデータ信号Ｖｄｉと、出力アンプ部２４Ｂを構成する出力アンプのうちセンター部２５に最も近い位置に配された出力アンプ４０－ｊから出力されたデータ信号Ｖｄｊと、に関する比較を行う。本実施例では、データ信号Ｖｄｉ及びデータ信号Ｖｄｊの各々の信号レベル（電圧値）を比較し、比較結果に基づいてサブバイアス部２３Ａ及び２３Ｂの制御を行う。

【0036】

バイアス部２７は、出力アンプ４０－１～２０－ｐに供給するバイアス電流を生成する。バイアス部２７により生成されたバイアス電流は、サブバイアス部２３Ａ及び２３Ｂによる調整を経て、出力アンプ４０－１～４０－ｐに供給される。

【0037】

階調電圧生成部２８は、表示パネル１１で表示可能な輝度レベルを２５６階調で表す階調電圧を生成し、階調配線ＧＷを介してデコーダ３０－１～３０－ｐの各々に供給する。

【0038】

階調配線ＧＷは、出力アンプ４０－１～４０－ｐが並置された方向（第１の方向）に沿って延伸している。また、階調配線ＧＷに階調電圧を出力する階調電圧生成部２８は、第１の方向の中央部に位置する領域であるセンター部２５に設けられている。したがって、センター部２５を介して対向する位置にある出力アンプ４０－ｉ及び４０－ｊは、理想的には階調電圧生成部２８から等しい距離に位置することになる。しかし、実際には階調電圧生成部２８は必ずしも出力アンプ４０－ｉ及び４０－ｊから等距離の位置には配置されておらず、階調電圧生成部２８から各出力アンプまでの階調配線ＧＷの長さが異なる。このため、当該長さの違いに基づく配線抵抗の抵抗差及び容量差により、出力アンプ４０－ｉから出力されるデータ信号Ｖｄｉと及び出力アンプ４０－ｊから出力されるデータ信号Ｖｄｊとの間には、信号レベルの差異が生じる。このため、各データ信号の信号レベルがターゲット電圧に到達するまでの時間に時間差が生じ、表示パネル１１における表示ムラの原因となる。本実施例のサブバイアス部２３Ａ及び２３Ｂは、かかる出力アンプの出力の差異を調整するために、バイアス電流の調整を行う。

【0039】

図３は、比較部２６及びその周辺の構成を示す回路図である。ここでは、センター部２５から最も近い位置にあり且つセンター部２５を挟んで対向する位置に配された出力アンプである、出力アンプ４０－ｉ及び４０－ｊを示している。なお、上記の通り、出力アンプ４０－ｉ及び４０－ｊの間には反対極性でソース線の駆動を行う図示せぬ出力アンプが設けられており、本実施例ではｊ＝（ｉ＋２）となる。

【0040】

比較部２６は、比較回路５１Ａ及び５１Ｂと、制御回路５２Ａ及び５２Ｂと、を有する。

【0041】

比較回路５１Ａは、出力アンプ４０－ｉから出力されたデータ信号Ｖｄｉと、出力アンプ４０－ｊから出力されたデータ信号Ｖｄｊと、各々の信号レベル（電圧値）を比較する。比較回路５１Ａは、比較結果を制御回路５２Ａに供給する。

【0042】

比較回路５１Ｂは、出力アンプ４０－ｊから出力されたデータ信号Ｖｄｊと、出力アンプ４０－ｉから出力されたデータ信号Ｖｄｉと、各々の信号レベル（電圧値）を比較する。比較回路５１Ｂは、比較結果を制御回路５２Ｂに供給する。

【0043】

制御回路５２Ａは、比較回路５１Ａの比較結果を取り込むラッチ回路５３Ａを有する。制御回路５２Ａは、ラッチ回路５３Ａが取り込んだ比較結果に基づいて、サブバイアス部２３Ａを制御する。

【0044】

制御回路５２Ｂは、比較回路５１Ｂの比較結果を取り込むラッチ回路５３Ｂを有する。制御回路５２Ｂは、ラッチ回路５３Ｂが取り込んだ比較結果に基づいて、サブバイアス部２３Ｂを制御する。

【0045】

制御回路５２Ａ及び５２Ｂは、比較回路５１Ａ及び５１Ｂによる比較結果に応じて、いずれか一方のみがサブバイアス部（２３Ａ又は２３Ｂ）を制御してバイアス電流の調整を実行させ、他方はサブバイアス部（２３Ａ又は２３Ｂ）の動作を停止させるように予め設定されている。例えば、本実施例では、制御回路５２Ａ及び５２Ｂは、データ信号Ｖｄの電圧値が相対的に低い方の出力アンプに対応するサブバイアス部にバイアス電流の調整動作を実行させ、当該電圧値が相対的に高い方の出力アンプに対応するサブバイアス部については動作を停止するように、サブバイアス部２３Ａ及び２３Ｂの制御を行う。これにより、データ信号Ｖｄの電圧値が相対的に低い出力アンプについて、駆動能力を上昇させる方向にバイアス電流が調整され、データ信号Ｖｄが所定のターゲット電位に淘汰するまでの時間差、すなわち出力遅延が補正される。

【0046】

図４は、出力アンプ４０－ｉ及び４０－ｊの入力信号及び出力信号の出力遅延の補正前及び補正後のそれぞれの状態における動作波形を示す図である。ここでは、デコーダ３０－ｉ及び３０－ｊから出力アンプ４０－ｉ及び４０－ｊに供給される階調電圧を、それぞれ入力信号をＩＮ（ｉ）及びＩＮ（ｊ）として示している。

【0047】

比較回路５１Ａ及び５１Ｂは、出力開始信号ＬＯＡＤの立下りの時点における出力アンプ４０－ｉの出力信号（Ｖｄｉ）と出力アンプ４０－ｊの出力信号（Ｖｄｊ）とを比較する。図４の上段に示すように、出力開始信号ＬＯＡＤの立下りの時点において、データ信号Ｖｄｊの電圧値はデータ信号Ｖｄｉの電圧値よりも低い。また、データ信号Ｖｄｊの立ち上りがデータ信号Ｖｄｉの立ち上りよりも緩やかであるため、ターゲット電圧に到達する時間にも差異が生じている。

【0048】

出力開始信号ＬＯＡＤの立下りの時点において、データ信号Ｖｄｊの電圧値はデータ信号Ｖｄｉの電圧値よりも低いため、制御回路５２Ｂは、サブバイアス部２３Ｂを制御して、バイアス電流の調整を実行させる。

【0049】

かかるバイアス電流の調整により、図４の下段に示すように、出力アンプ４０－ｊの出力信号であるデータ信号Ｖｄｊの信号波形が出力アンプ４０－ｉの出力信号であるデータ信号Ｖｄｉの信号波形と近くなるように、出力アンプ４０－ｊの駆動能力が調整される。その結果、出力アンプ４０－ｊの出力遅延（スルーレート）が補正され、ターゲット電圧に到達するまでの時間差が小さくなる。

【0050】

なお、図２に示すように、サブバイアス部２３Ｂは、出力アンプ部２４Ｂに含まれる出力アンプ４０－ｊ～４０－ｐの各々についてバイアス電流の調整を行うことが可能に構成されている。出力アンプ４０－ｊ～４０－ｐの各々の配置間隔は既知（例えば、等距離）であり、サブバイアス部２３Ｂは、データ信号Ｖｄｊについてのバイアス電流の調整値に基づいて、出力アンプ４０－ｊ～４０－ｐのうちの出力アンプ４０－ｊ以外の出力アンプについてもバイアス電流の調整を行うことができる。

【0051】

一方、図４に示す例とは異なり、仮に出力開始信号ＬＯＡＤの立下りの時点において、データ信号Ｖｄｉの電圧値がデータ信号Ｖｄｊの電圧値よりも低かった場合、制御回路５２Ａは、サブバイアス部２３Ａを制御して、バイアス電流の調整を実行させる。また、サブバイアス部２３Ａは、当該バイアス電流の調整値に基づいて、出力アンプ４０－１～４０－ｉのうちの出力アンプ４０－ｉ以外の出力アンプについてもバイアス電流の調整を行う。

【0052】

以上のように、本実施例のソースドライバによれば、チャネル毎の出力アンプの出力を調整し、各出力アンプから出力されたデータ信号がターゲット電圧に到達するまでの時間差を補正することにより、表示パネルのチャネル方向における表示ムラの発生を抑えることが可能となる。

【実施例0053】

次に、本発明の実施例２について説明する。本実施例のソースドライバは、比較部の構成及び動作において実施例１のソースドライバ１４－１と異なる。

【0054】

図５は、実施例２の比較部２６Ｘ及びその周辺の構成を示す回路図である。ここでは、実施例１と同様に、センター部２５から最も近い位置にあり且つセンター部２５を挟んで対向する位置に配された出力アンプである、出力アンプ４０－ｉ及び４０－ｊを示している。

【0055】

比較部２６Ｘは、比較回路６１Ａ及び６１Ｂと、制御回路６２Ａ及び６２Ｂと、を有する。

【0056】

比較回路６１Ａは、出力アンプ４０－ｉから出力されたデータ信号Ｖｄｉと所定の基準電圧値ＶＲＥＦとを比較する。例えば、比較回路６１Ａは、データ信号Ｖｄｉの信号レベル（電圧値）が基準電圧値ＶＲＥＦを超えたタイミングで論理レベル０から論理レベル１に変化する検出信号Ｐ（ｉ）を出力し、制御回路６２Ａに供給する。

【0057】

比較回路６１Ｂは、出力アンプ４０－ｊから出力されたデータ信号Ｖｄｊと基準電圧値ＶＲＥＦとを比較する。例えば、比較回路６１Ｂは、データ信号Ｖｄｊの信号レベル（電圧値）が基準電圧値ＶＲＥＦを超えたタイミングで論理レベル０から論理レベル１に変化する検出信号Ｐ（ｊ）を出力し、制御回路６２Ｂに供給する。

【0058】

制御回路６２Ａは、クロック信号ＣＬＫのクロックタイミングに応じてカウントを行うカウンタ６３Ａを含む。制御回路６２Ａは、比較回路６１Ａから供給された検出信号Ｐ（ｉ）及びカウンタ６３Ａのカウント値に基づいて、サブバイアス部２３Ａを制御する。具体的には、制御回路６２Ａは、検出信号Ｐ（ｉ）の信号変化のタイミングにおけるカウント値が予め定められた基準カウント値よりも早いか遅いかに応じてサブバイアス部２３Ａを制御し、バイアス電流の調整を実行させる。

【0059】

制御回路６２Ｂは、クロック信号ＣＬＫのクロックタイミングに応じてカウントを行うカウンタ６３Ｂを含む。制御回路６２Ｂは、比較回路６１Ｂから供給された検出信号Ｐ（ｊ）及びカウンタ６３Ｂのカウント値に基づいて、サブバイアス部２３Ｂを制御する。具体的には、制御回路６２Ｂは、検出信号Ｐ（ｊ）の信号変化のタイミングにおけるカウント値が予め定められた基準カウント値よりも早いか遅いかに応じてサブバイアス部２３Ｂを制御し、バイアス電流の調整を実行させる。

【0060】

図６は、出力アンプ４０－ｉ及び４０－ｊの入力信号及び出力信号の出力遅延の補正前及び補正後のそれぞれの状態における動作波形を示す図である。ここでは、デコーダ３０－ｉ及び３０－ｊから出力アンプ４０－ｉ及び４０－ｊに供給される階調電圧を、それぞれ入力信号をＩＮ（ｉ）及びＩＮ（ｊ）として示している。

【0061】

カウンタ６３Ａ及び６３Ｂは、出力開始信号ＬＯＡＤの立上りのタイミングに応じてカウントを開始する。比較回路６１Ａは、出力アンプ４０－ｉの出力信号であるデータ信号Ｖｄｉと基準電圧値ＶＲＥＦとを比較し、データ信号Ｖｄｉが基準電圧値ＶＲＥＦを超えたタイミングで論理レベル０から論理レベル１に変化する検出信号Ｐ（ｉ）を出力する。ここでは、カウント値“３”の段階でデータ信号Ｖｄｉが基準電圧値ＶＲＥＦを超えるため、検出信号Ｐ（ｉ）は、カウント値“３”のタイミングで論理レベル０から論理レベル１に変化する信号となる。

【0062】

同様に、比較回路６１Ｂは、出力アンプ４０－ｊの出力信号であるデータ信号Ｖｄｊと基準電圧値ＶＲＥＦとを比較し、データ信号Ｖｄｊが基準電圧値ＶＲＥＦを超えたタイミングで論理レベル０から論理レベル１に変化する検出信号Ｐ（ｊ）を出力する。ここでは、カウント値“４”の段階でデータ信号Ｖｄｊが基準電圧値ＶＲＥＦを超えるため、検出信号Ｐ（ｊ）は、カウント値“４”のタイミングで論理レベル０から論理レベル１に変化する信号となる。

【0063】

制御回路６２Ａ及び６２Ｂは、出力アンプ４０－ｉ及び４０－ｊのうちの一方の出力アンプの駆動能力を他方の出力アンプの駆動能力に合わせるべく、サブバイアス部２３Ａ及び２３Ｂを制御して、バイアス電流の調整を実行させる。例えば、図６に示す例ではデータ信号Ｖｄｊが基準電圧値ＶＲＥＦを超えるタイミングが相対的に遅いため、制御回路６２Ｂは、サブバイアス部２３Ｂを制御して出力アンプ４０－ｊの駆動能力を上げる方向にバイアス電流の調整を行う。

【0064】

かかるバイアス電流の調整により、図６の下段に示すように、出力アンプ４０－ｊの出力信号であるデータ信号Ｖｄｊの信号波形が出力アンプ４０－ｉの出力信号であるデータ信号Ｖｄｉの信号波形と近くなるように、出力アンプ４０－ｊの駆動能力が調整される。その結果、出力アンプ４０－ｊの出力遅延（スルーレート）が補正され、ターゲット電圧に到達するまでの時間差が小さくなる。

【0065】

なお、これとは逆に、制御回路６２Ａがサブバイアス部２３Ａを制御して、出力アンプ４０－ｉの駆動能力を下げる方向にバイアス電流の調整を行ってもよい。

【0066】

以上のように、本実施例のソースドライバ１４－１では、出力アンプ４０－ｉから出力されたデータ信号Ｖｄｉ及び出力アンプ４０－ｊから出力されたデータ信号Ｖｄｊがそれぞれ基準電圧値ＶＲＥＦを超えたタイミングを検知し、その検知結果に基づいて各出力アンプのバイアス電流の制御を行う。換言すると、実施例１では比較部２６がデータ信号Ｖｄｉ及びＶｄｊの電圧値同士を直接比較していたのに対し、本実施例では比較部２６Ｘがデータ信号Ｖｄｉ及びＶｄｊの各々が基準電圧値ＶＲＥＦを超えたタイミングを比較している。したがって、出力アンプ４０－ｉ及び４０－ｊのうちのいずれか一方についてバイアス電流を調整するのではなく、出力アンプ４０－ｉ及び４０－ｊの双方についてバイアス電流の調整を行うことができるため、出力遅延（スルーレート）の調整をより詳細に行うことができる。

【0067】

本実施例のソースドライバによれば、チャネル毎の出力アンプの出力を詳細に調整することにより、各出力アンプから出力されたデータ信号がターゲット電圧に到達するまでの時間差を補正し、表示パネルのチャネル方向における表示ムラの発生を抑えることが可能となる。

【0068】

なお、本発明は上記実施形態に限定されない。例えば、上記各実施例では、表示装置１００がアクティブマトリクス方式の液晶表示装置である場合を例として説明した。しかし、表示装置１００は有機ＥＬ（OLED）の表示装置であってもよい。この場合、上記各実施例における“ｉ”及び“ｊ”の関係はｊ＝（ｉ＋１）となり、出力アンプ４０－ｉ及び４０－ｊは、互いに隣り合うソース線ＳＬｉ及びソース線ＳＬｊに対応する出力アンプとなる。

【0069】

また、上記各実施例では、比較部２６がセンター部２５に最も近い位置に配された出力アンプ４０－ｉ及び４０－ｊの各々から出力されたデータ信号Ｖｄについて比較を行う場合を例として説明した。しかし、比較対象は必ずしもセンター部２５に最も近い位置の出力アンプに限られず、センター部２５を介して対向する位置に配置された出力アンプの出力データを比較対象とするものであればよい。階調電圧生成部２８から各出力アンプまでの階調配線ＧＷの長さが同じであることが想定される一対の出力アンプ（すなわち、理想的には階調配線の抵抗値が同じであることが想定される一対の出力アンプ）から出力されたデータ信号について比較を行い、比較結果に基づいて各出力アンプのバイアス電流を調整することにより、出力遅延を補正することが可能となる。

【0070】

また、上記各実施例では、出力アンプ部２４Ａに対応してサブバイアス部２３Ａ、出力アンプ部２４Ｂに対応してサブバイアス部２３Ｂがそれぞれ設けられ、サブバイアス部２３Ａが出力アンプ部２４Ａの出力アンプ４０－１～４０－ｉのバイアス電流の調整を担い、サブバイアス部２３Ｂが出力アンプ部２４Ｂの出力アンプ４０－ｊ～４０－ｐのバイアス電流の調整を担う場合を例として説明した。しかし、サブバイアス部の数はこれに限られず、出力アンプ部２４Ａ及び２４Ｂのそれぞれに対応したサブバイアス部を複数ずつ設け、出力アンプ４０－１～４０－ｉ及び出力アンプ４０－ｊ～４０－ｐを複数に区分けしたグループに、各サブバイアス部がバイアス電流の調整を行うようにしてもよい。