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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134060
(43)【公開日】2024-10-03
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240926BHJP
H01L 29/06 20060101ALI20240926BHJP
H01L 21/336 20060101ALI20240926BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652F
H01L29/78 652S
H01L29/78 653A
H01L29/78 652P
H01L29/78 652M
H01L29/78 658F
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023044154
(22)【出願日】2023-03-20
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】青山 恵太
(57)【要約】
【課題】半導体装置の耐圧の向上を図ること。
【解決手段】半導体装置１０は、ゲートトレンチ１４と、ゲートトレンチ１４内に形成されたフィールドプレート電極５２およびゲート電極５０と、フィールドプレート電極５２およびゲート電極５０を相互に分離する絶縁層１６とを備える。半導体層１２は、ｎ型のドリフト領域４２と、ドリフト領域４２上に形成されたｐ型のボディ領域４４と、を含む。絶縁層１６は、フィールドプレート電極５２を覆う第１絶縁層５６と、第１絶縁層５６上においてドリフト領域４２と隣り合う位置に形成され、第１絶縁層５６よりも比誘電率が高い第２絶縁層７２とを含む。第２絶縁層７２は、Ｚ方向において、フィールドプレート電極５２の底面５２Ｂとゲート電極５０の底面５０Ａとの間に設けられている。
【選択図】図３
【解決手段】半導体装置１０は、ゲートトレンチ１４と、ゲートトレンチ１４内に形成されたフィールドプレート電極５２およびゲート電極５０と、フィールドプレート電極５２およびゲート電極５０を相互に分離する絶縁層１６とを備える。半導体層１２は、ｎ型のドリフト領域４２と、ドリフト領域４２上に形成されたｐ型のボディ領域４４と、を含む。絶縁層１６は、フィールドプレート電極５２を覆う第１絶縁層５６と、第１絶縁層５６上においてドリフト領域４２と隣り合う位置に形成され、第１絶縁層５６よりも比誘電率が高い第２絶縁層７２とを含む。第２絶縁層７２は、Ｚ方向において、フィールドプレート電極５２の底面５２Ｂとゲート電極５０の底面５０Ａとの間に設けられている。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１面と、前記第１面とは反対側の第２面を有する半導体層と、
前記半導体層の前記第２面に形成され、側壁および底壁を有するとともに、前記半導体層の厚さ方向から視て第１方向に沿って延びたトレンチと、
前記トレンチ内に形成されたフィールドプレート電極と、
前記トレンチ内において前記フィールドプレート電極と少なくとも一部が対向している底面を含むゲート電極と、
前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに前記トレンチの前記側壁および前記底壁を覆う絶縁層と、
を備え、
前記半導体層は、
第１導電型のドリフト領域と、
前記ドリフト領域上に形成された第２導電型のボディ領域と、
前記ボディ領域上に形成され、前記フィールドプレート電極と同電位となる第１導電型のソース領域と、
を含み、
前記絶縁層は、
前記トレンチの前記側壁および前記底壁を覆うとともに前記フィールドプレート電極を覆う第１絶縁層と、
前記第１絶縁層上において前記ドリフト領域と隣り合う位置に形成され、前記第１絶縁層よりも比誘電率が高い第２絶縁層と、
を含み、
前記フィールドプレート電極は、前記トレンチの前記底壁と対向している底面を含み、
前記第２絶縁層は、前記トレンチの深さ方向において、前記フィールドプレート電極の底面と前記ゲート電極の底面との間に設けられている
半導体装置。
前記半導体層の前記第２面に形成され、側壁および底壁を有するとともに、前記半導体層の厚さ方向から視て第１方向に沿って延びたトレンチと、
前記トレンチ内に形成されたフィールドプレート電極と、
前記トレンチ内において前記フィールドプレート電極と少なくとも一部が対向している底面を含むゲート電極と、
前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに前記トレンチの前記側壁および前記底壁を覆う絶縁層と、
を備え、
前記半導体層は、
第１導電型のドリフト領域と、
前記ドリフト領域上に形成された第２導電型のボディ領域と、
前記ボディ領域上に形成され、前記フィールドプレート電極と同電位となる第１導電型のソース領域と、
を含み、
前記絶縁層は、
前記トレンチの前記側壁および前記底壁を覆うとともに前記フィールドプレート電極を覆う第１絶縁層と、
前記第１絶縁層上において前記ドリフト領域と隣り合う位置に形成され、前記第１絶縁層よりも比誘電率が高い第２絶縁層と、
を含み、
前記フィールドプレート電極は、前記トレンチの前記底壁と対向している底面を含み、
前記第２絶縁層は、前記トレンチの深さ方向において、前記フィールドプレート電極の底面と前記ゲート電極の底面との間に設けられている
半導体装置。
【請求項2】
前記第２絶縁層は、前記深さ方向における前記ゲート電極と前記フィールドプレート電極との間に設けられた対向部を含む
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記フィールドプレート電極は、前記深さ方向において前記ゲート電極と対向する対向面を含み、
前記第１絶縁層は、前記対向面を覆う対向絶縁部を含み、
前記第２絶縁層の前記対向部は、前記対向絶縁部上に形成されている
請求項２に記載の半導体装置。
前記第１絶縁層は、前記対向面を覆う対向絶縁部を含み、
前記第２絶縁層の前記対向部は、前記対向絶縁部上に形成されている
請求項２に記載の半導体装置。
【請求項4】
前記第２絶縁層は、前記フィールドプレート電極の側面に対向配置された側面対向部を含む
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項5】
前記半導体層の厚さ方向から視て前記第１方向と直交する方向を第２方向として、
前記側面対向部は、
前記対向部から前記トレンチの前記底壁に向けて延びた第１側面対向部と、
前記第１側面対向部から前記トレンチの前記側壁寄りに離隔した状態で前記第２方向において前記第１側面対向部と対向配置された第２側面対向部と、
前記第１側面対向部のうち前記トレンチの前記底壁寄りの端部と前記第２側面対向部とを接続する接続部と、
を含む
請求項４に記載の半導体装置。
前記側面対向部は、
前記対向部から前記トレンチの前記底壁に向けて延びた第１側面対向部と、
前記第１側面対向部から前記トレンチの前記側壁寄りに離隔した状態で前記第２方向において前記第１側面対向部と対向配置された第２側面対向部と、
前記第１側面対向部のうち前記トレンチの前記底壁寄りの端部と前記第２側面対向部とを接続する接続部と、
を含む
請求項４に記載の半導体装置。
【請求項6】
前記接続部は、前記深さ方向において前記フィールドプレート電極の中央よりも前記ゲート電極寄りに設けられている
請求項５に記載の半導体装置。
請求項５に記載の半導体装置。
【請求項7】
前記第２絶縁層は、前記側面対向部から連続して形成されており、前記対向部から前記ゲート電極に向けて突出する突出部を含む
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項8】
前記ゲート電極は、前記深さ方向において前記突出部と対向しており、
前記ゲート電極のうち前記突出部と前記深さ方向に対向する部分は、前記ゲート電極の底面から前記突出部に向けて突出するゲート側突出部を含む
請求項７に記載の半導体装置。
前記ゲート電極のうち前記突出部と前記深さ方向に対向する部分は、前記ゲート電極の底面から前記突出部に向けて突出するゲート側突出部を含む
請求項７に記載の半導体装置。
【請求項9】
前記深さ方向における前記突出部と前記ゲート側突出部との間には、酸化膜が介在している
請求項８に記載の半導体装置。
請求項８に記載の半導体装置。
【請求項10】
前記絶縁層は、前記深さ方向において前記第２絶縁層と前記ゲート電極との間に形成された第３絶縁層を含み、
前記第３絶縁層は、前記第２絶縁層よりも比誘電率が低い
請求項１に記載の半導体装置。
前記第３絶縁層は、前記第２絶縁層よりも比誘電率が低い
請求項１に記載の半導体装置。
【請求項11】
前記第３絶縁層の比誘電率は、前記第１絶縁層の比誘電率と等しい
請求項１０に記載の半導体装置。
請求項１０に記載の半導体装置。
【請求項12】
前記絶縁層は、前記深さ方向において前記第２絶縁層と前記ゲート電極との間に形成された第３絶縁層を含み、
前記第３絶縁層のうち前記ゲート電極の底面と前記第２絶縁層の前記対向部とに挟み込まれた部分の厚さは、前記対向部の厚さよりも厚い
請求項２に記載の半導体装置。
前記第３絶縁層のうち前記ゲート電極の底面と前記第２絶縁層の前記対向部とに挟み込まれた部分の厚さは、前記対向部の厚さよりも厚い
請求項２に記載の半導体装置。
【請求項13】
前記絶縁層は、前記深さ方向において前記第２絶縁層と前記ゲート電極との間に形成された第３絶縁層を含み、
前記第３絶縁層のうち前記ゲート電極の底面と前記第２絶縁層の前記対向部とに挟み込まれた部分の厚さは、前記第１絶縁層の前記対向絶縁部の厚さよりも厚い
請求項３に記載の半導体装置。
前記第３絶縁層のうち前記ゲート電極の底面と前記第２絶縁層の前記対向部とに挟み込まれた部分の厚さは、前記第１絶縁層の前記対向絶縁部の厚さよりも厚い
請求項３に記載の半導体装置。
【請求項14】
前記絶縁層は、前記深さ方向において前記第２絶縁層と前記ゲート電極との間に形成された第３絶縁層を含み、
前記第３絶縁層は、前記第１側面対向部、前記接続部、および前記第２側面対向部によって形成された凹部に入り込んでいる
請求項５に記載の半導体装置。
前記第３絶縁層は、前記第１側面対向部、前記接続部、および前記第２側面対向部によって形成された凹部に入り込んでいる
請求項５に記載の半導体装置。
【請求項15】
前記第１絶縁層は、
前記第２方向における前記フィールドプレート電極と前記第１側面対向部との間に入り込んだ第１介在部と、
前記第２方向における前記第２側面対向部と前記トレンチの前記側壁との間に入り込んだ第２介在部と、
を含む
請求項５に記載の半導体装置。
前記第２方向における前記フィールドプレート電極と前記第１側面対向部との間に入り込んだ第１介在部と、
前記第２方向における前記第２側面対向部と前記トレンチの前記側壁との間に入り込んだ第２介在部と、
を含む
請求項５に記載の半導体装置。
【請求項16】
前記半導体層の厚さ方向から視て前記第１方向と直交する方向を第２方向として、
前記ゲート電極の前記第２方向の最大寸法は、前記第２絶縁層の前記第２方向の最大寸法以上である
請求項１～１５のいずれか一項に記載の半導体装置。
前記ゲート電極の前記第２方向の最大寸法は、前記第２絶縁層の前記第２方向の最大寸法以上である
請求項１～１５のいずれか一項に記載の半導体装置。
【請求項17】
前記第１絶縁層は、ＳｉＯ２膜であり、
前記第２絶縁層は、ＳｉＮ膜、ＳｉＯＮ膜、ＨｆＯ２膜のいずれかである
請求項１に記載の半導体装置。
前記第２絶縁層は、ＳｉＮ膜、ＳｉＯＮ膜、ＨｆＯ２膜のいずれかである
請求項１に記載の半導体装置。
【請求項18】
前記絶縁層は、前記深さ方向において前記第２絶縁層と前記ゲート電極との間に形成された第３絶縁層を含み、
前記第３絶縁層は、ＳｉＯ２膜である
請求項１７に記載の半導体装置。
前記第３絶縁層は、ＳｉＯ２膜である
請求項１７に記載の半導体装置。
【請求項19】
第１面と、前記第１面とは反対側の第２面を有する半導体層を形成すること、
前記半導体層の前記第２面に、側壁および底壁を有するとともに、前記半導体層の厚さ方向から視て第１方向に沿って延びたトレンチを形成すること、
前記トレンチ内にフィールドプレート電極を形成すること、
前記フィールドプレート電極と少なくとも一部が対向している底面を含むゲート電極を前記トレンチ内に形成すること、
前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに、前記トレンチの前記側壁および前記底壁を覆う絶縁層を形成すること、
を含み、
前記半導体層を形成することは、
第１導電型のドリフト領域を形成すること、
前記ドリフト領域上に第２導電型のボディ領域を形成すること、
前記ボディ領域上に前記フィールドプレート電極と同電位となる第１導電型のソース領域を形成すること、
を含み、
前記絶縁層を形成することは、
前記トレンチの前記側壁および前記底壁を覆うとともに前記フィールドプレート電極を覆う第１絶縁層を形成すること、
前記第１絶縁層よりも比誘電率が高い第２絶縁層を、前記第１絶縁層上において前記ドリフト領域と隣り合う位置に形成すること、
を含み、
前記フィールドプレート電極は、前記トレンチの前記底壁と対向している底面を含み、
前記第２絶縁層を形成することは、前記トレンチの深さ方向において、前記フィールドプレート電極の底面と前記ゲート電極の底面との間に前記第２絶縁層を形成することを含む
半導体装置の製造方法。
前記半導体層の前記第２面に、側壁および底壁を有するとともに、前記半導体層の厚さ方向から視て第１方向に沿って延びたトレンチを形成すること、
前記トレンチ内にフィールドプレート電極を形成すること、
前記フィールドプレート電極と少なくとも一部が対向している底面を含むゲート電極を前記トレンチ内に形成すること、
前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに、前記トレンチの前記側壁および前記底壁を覆う絶縁層を形成すること、
を含み、
前記半導体層を形成することは、
第１導電型のドリフト領域を形成すること、
前記ドリフト領域上に第２導電型のボディ領域を形成すること、
前記ボディ領域上に前記フィールドプレート電極と同電位となる第１導電型のソース領域を形成すること、
を含み、
前記絶縁層を形成することは、
前記トレンチの前記側壁および前記底壁を覆うとともに前記フィールドプレート電極を覆う第１絶縁層を形成すること、
前記第１絶縁層よりも比誘電率が高い第２絶縁層を、前記第１絶縁層上において前記ドリフト領域と隣り合う位置に形成すること、
を含み、
前記フィールドプレート電極は、前記トレンチの前記底壁と対向している底面を含み、
前記第２絶縁層を形成することは、前記トレンチの深さ方向において、前記フィールドプレート電極の底面と前記ゲート電極の底面との間に前記第２絶縁層を形成することを含む
半導体装置の製造方法。
【請求項20】
前記絶縁層を形成することは、前記第２絶縁層よりも比誘電率が低い第３絶縁層を前記第１絶縁層と前記ゲート電極の底面との間に形成することを含む
請求項１９に記載の半導体装置の製造方法。
請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
特許文献１には、スプリットゲート構造を有する金属－絶縁体－半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）が開示されている。このスプリットゲート構造は、半導体層に形成されたゲートトレンチと、ゲートトレンチの底部に埋め込まれたフィールドプレート電極としての埋め込み電極と、ゲートトレンチの上部に埋め込まれたゲート電極と、を含む。ゲート電極およびフィールドプレート電極は、ゲートトレンチ内において絶縁層によって互いに離隔されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１２９３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体層は、ドリフト領域と、ドリフト領域上に形成されたボディ領域と、ボディ領域上に形成されたソース領域と、を含む。ゲートトレンチは、ドリフト領域に達するようにソース領域およびボディ領域の双方を貫通している。
【0005】
ところで、ドレイン・ソース間に電圧が印加されると、ボディ領域直下のドリフト領域に電界集中が発生するため、半導体装置の耐圧の向上が困難である。
【課題を解決するための手段】
【0006】
上記課題を解決する半導体装置は、第１面と、前記第１面とは反対側の第２面を有する半導体層と、前記半導体層の前記第２面に形成され、側壁および底壁を有するとともに、前記半導体層の厚さ方向から視て第１方向に沿って延びたトレンチと、前記トレンチ内に形成されたフィールドプレート電極と、前記トレンチ内において前記フィールドプレート電極と少なくとも一部が対向している底面を含むゲート電極と、前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに前記トレンチの前記側壁および前記底壁を覆う絶縁層と、を備え、前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に形成された第２導電型のボディ領域と、前記ボディ領域上に形成され、前記フィールドプレート電極と同電位となる第１導電型のソース領域と、を含み、前記絶縁層は、前記トレンチの前記側壁および前記底壁を覆うとともに前記フィールドプレート電極を覆う第１絶縁層と、前記第１絶縁層上において前記ドリフト領域と隣り合う位置に形成され、前記第１絶縁層よりも比誘電率が高い第２絶縁層と、を含み、前記フィールドプレート電極は、前記トレンチの前記底壁と対向している底面を含み、前記第２絶縁層は、前記トレンチの深さ方向において、前記フィールドプレート電極の底面と前記ゲート電極の底面との間に設けられている。
【0007】
上記課題を解決する半導体装置の製造方法は、第１面と、前記第１面とは反対側の第２面を有する半導体層を形成すること、前記半導体層の前記第２面に、側壁および底壁を有するとともに、前記半導体層の厚さ方向から視て第１方向に沿って延びたトレンチを形成すること、前記トレンチ内にフィールドプレート電極を形成すること、前記フィールドプレート電極と少なくとも一部が対向している底面を含むゲート電極を前記トレンチ内に形成すること、前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに、前記トレンチの前記側壁および前記底壁を覆う絶縁層を形成すること、を含み、前記半導体層を形成することは、第１導電型のドリフト領域を形成すること、前記ドリフト領域上に第２導電型のボディ領域を形成すること、前記ボディ領域上に前記フィールドプレート電極と同電位となる第１導電型のソース領域を形成すること、を含み、前記絶縁層を形成することは、前記トレンチの前記側壁および前記底壁を覆うとともに前記フィールドプレート電極を覆う第１絶縁層を形成すること、前記第１絶縁層よりも比誘電率が高い第２絶縁層を、前記第１絶縁層上において前記ドリフト領域と隣り合う位置に形成すること、を含み、前記フィールドプレート電極は、前記トレンチの前記底壁と対向している底面を含み、前記第２絶縁層を形成することは、前記トレンチの深さ方向において、前記フィールドプレート電極の底面と前記ゲート電極の底面との間に前記第２絶縁層を形成することを含む。
【発明の効果】
【0008】
上記半導体装置および半導体装置の製造方法によれば、半導体装置の耐圧の向上を図ることができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0011】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
【0012】
［半導体装置の平面構造］
図１を参照して、一実施形態の半導体装置の平面構造について説明する。
図１は、一実施形態に係る例示的な半導体装置１０の概略平面構造を示している。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ方向に半導体装置１０を視ることをいう。明示的に別段の記載がない限り、「平面視」とは、半導体装置１０をＺ軸に沿って上方から視ることを指す。
図１を参照して、一実施形態の半導体装置の平面構造について説明する。
図１は、一実施形態に係る例示的な半導体装置１０の概略平面構造を示している。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ方向に半導体装置１０を視ることをいう。明示的に別段の記載がない限り、「平面視」とは、半導体装置１０をＺ軸に沿って上方から視ることを指す。
【0013】
半導体装置１０は、例えばスプリットゲート構造を有するＭＩＳＦＥＴである。半導体装置１０は、半導体層１２と、半導体層１２に形成されたゲートトレンチ１４と、半導体層１２上に形成された絶縁層１６と、を含む。ここで、本明細書においては、ゲートトレンチ１４は「トレンチ」の一例である。
【0014】
半導体層１２は、例えばシリコン（Ｓｉ）によって形成することができる。半導体層１２は、第１面１２Ａ、および第１面１２Ａとは反対側の第２面１２Ｂ（ともに図２参照）を含み、第１面１２Ａに垂直な方向（Ｚ方向）の厚さを有する。つまり、Ｚ方向は「半導体層１２の厚さ方向」であるといえる。
【0015】
ゲートトレンチ１４は、半導体層１２の第２面１２Ｂに開口を有しており、Ｚ方向に深さを有している。このため、ゲートトレンチ１４は、第２面１２Ｂに形成されているといえる。また、ゲートトレンチ１４は、平面視でＹ方向に延びており、Ｘ方向に幅を有している。本明細書においては、Ｚ方向を「ゲートトレンチ１４の深さ方向」、Ｙ方向を「第１方向」、Ｘ方向を「第２方向」ともいう。したがって、ゲートトレンチ１４の深さ方向は、第１方向および第２方向の双方と直交しており、第２方向は、平面視で第１方向と直交している。
【0016】
半導体装置１０は、複数（図１の例では４つ）のゲートトレンチ１４を含む。複数のゲートトレンチ１４は、ストライプ状に整列することができる。一例では、複数のゲートトレンチ１４は、平面視でＸ方向に等間隔で配列されていてよい。ゲートトレンチ１４内には、図２を参照して後述するゲート電極５０およびフィールドプレート電極５２を配置することができる。各ゲートトレンチ１４は、Ｙ方向における両端部として第１端部１４Ｐおよび第２端部１４Ｑを有する。
【0017】
半導体装置１０は、半導体層１２に形成された周縁トレンチ１８をさらに含んでいてもよい。周縁トレンチ１８は、ゲートトレンチ１４から離隔されつつ、平面視で複数のゲートトレンチ１４を取り囲むように形成することができる。一例では、周縁トレンチ１８は、Ｘ方向が短手方向となり、Ｙ方向が長手方向となる矩形枠状に形成されている。周縁トレンチ１８内には、周縁トレンチ１８の形状に沿って形成された周縁電極（図示略）を配置することができる。
【0018】
図１に示すように、半導体層１２の第２面１２Ｂは、ｎ型不純物を含むｎ－型領域２０と、ｐ型不純物を含むｐ－型領域２２と、ｎ型不純物を含むｎ＋型領域２４と、を含むことができる。ｎ－型領域２０は、周縁トレンチ１８を囲んでいてよい。また、ｐ－型領域２２およびｎ＋型領域２４は、周縁トレンチ１８によって囲まれていてよい。つまり、ｎ－型領域２０とｐ－型領域２２およびｎ＋型領域２４とは、周縁トレンチ１８によって区画されている。
【0019】
ｐ－型領域２２およびｎ＋型領域２４は、Ｙ方向に並んで配置されている。また、ｐ－型領域２２は複数（図１の例では２つ）設けられていてよい。２つのｐ－型領域２２は、例えばｎ＋型領域２４のＹ方向の両側に分散して設けられている。換言すると、ｎ＋型領域２４は、Ｙ方向において２つのｐ－型領域２２の間に位置することができる。また、周縁トレンチ１８の存在によってｐ－型領域２２とｎ＋型領域２４との間のｐｎ接合界面が露出しないため、半導体装置１０の耐圧を向上させることができる。
【0020】
各ゲートトレンチ１４は、ｐ－型領域２２およびｎ＋型領域２４の両方と隣接するように配置することができる。ゲートトレンチ１４の第１端部１４Ｐは、２つのｐ－型領域２２のうち１つに隣接することができ、ゲートトレンチ１４の第２端部１４Ｑは、２つのｐ－型領域２２のうち残りの１つに隣接することができる。一方、ゲートトレンチ１４の中間部分は、ｎ＋型領域２４に隣接することができる。
【0021】
絶縁層１６は、半導体層１２の第２面１２Ｂを覆うとともに、ゲートトレンチ１４および周縁トレンチ１８内に埋め込まれている。絶縁層１６は、ゲート電極５０およびフィールドプレート電極５２と半導体層１２とを絶縁する層である。
【0022】
半導体装置１０は、絶縁層１６上に形成されたゲート配線２６およびソース配線２８をさらに含むことができる。ゲート配線２６およびソース配線２８の各々は、ゲートトレンチ１４の一部と、周縁トレンチ１８の一部とを覆うように配置することができる。ゲート配線２６は、２つのｐ－型領域２２のうち一方と少なくとも部分的に重なるように配置することができる。ソース配線２８は、２つのｐ－型領域２２のうち他方と少なくとも部分的に重なるように配置することができる。ソース配線２８は、ゲート配線２６から離隔されつつ、少なくともｎ＋型領域２４の全体を覆っていてよい。
【0023】
ゲート配線２６およびソース配線２８は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、Ｃｕ合金、およびＡｌ合金のうち少なくとも１つを含む材料によって形成することができる。
【0024】
半導体装置１０は、複数のゲートコンタクト部３０をさらに含むことができる。各ゲートコンタクト部３０は、各ゲートトレンチ１４内に配置されたゲート電極５０（図２参照）をゲート配線２６に接続することができる。ゲートコンタクト部３０は、ゲート電極５０とゲート配線２６との間に位置する絶縁層１６を貫通するようにＺ方向に延びることができる。ゲートコンタクト部３０は、平面視でゲートトレンチ１４とゲート配線２６とが重なる領域に配置することができる。より詳細には、ゲートコンタクト部３０は、平面視でゲートトレンチ１４の第１端部１４Ｐとゲート配線２６とが重なる領域に配置することができる。
【0025】
半導体装置１０は、複数のソースコンタクト部３２をさらに含むことができる。各ソースコンタクト部３２は、各ゲートトレンチ１４内に配置されたフィールドプレート電極５２をソース配線２８に接続することができる。ソースコンタクト部３２は、フィールドプレート電極５２とソース配線２８との間に位置する絶縁層１６を貫通するようにＺ方向に延びることができる。ソースコンタクト部３２は、平面視でゲートトレンチ１４とソース配線２８とが重なる領域に配置することができる。より詳細には、ソースコンタクト部３２は、平面視でゲートトレンチ１４の第２端部１４Ｑとソース配線２８とが重なる領域に配置することができる。
【0026】
半導体装置１０は、平面視でＹ方向に延びる１つまたは複数のラインコンタクト部３４をさらに含むことができる。ラインコンタクト部３４は、平面視で少なくともｎ＋型領域２４の端から端までＹ方向に延びていてよい。ラインコンタクト部３４は、２つの隣り合うゲートトレンチ１４の間に配置することができる。ラインコンタクト部３４は、半導体層１２内に形成されたコンタクト領域４８（図２参照）をソース配線２８に接続することができる。ラインコンタクト部３４は、コンタクト領域４８とソース配線２８との間に位置する半導体層１２および絶縁層１６を貫通するようにＺ方向に延びることができる。
【0027】
半導体装置１０は、周縁トレンチ１８内に配置された周縁電極（図示略）をソース配線２８に接続する１つまたは複数のコンタクト部３６をさらに含んでいてもよい。コンタクト部３６の数および配置位置は、図１に示す例に限られず、任意に変更可能である。
【0028】
ゲートコンタクト部３０、ソースコンタクト部３２、ラインコンタクト部３４、およびコンタクト部３６は、任意の金属材料によって形成することができる。一例では、各コンタクト部３０，３２，３４，３６は、タングステン（Ｗ）、Ｔｉ、および窒化チタン（ＴｉＮ）のうち少なくとも１つを含む材料によって形成することができる。
【0029】
［半導体装置の断面構造］
図２～図５を参照して、半導体装置１０の断面構造について説明する。
図２は、図１の半導体装置１０をＦ２－Ｆ２線で切断した概略断面構造を示している。図３は、図２の１つのゲートトレンチ１４およびその周辺を拡大した概略断面構造を示している。図４は、図３の後述する第２絶縁層７２およびその周辺を拡大した概略断面構造を示している。図５は、図１の半導体装置１０をＦ５－Ｆ５線で切断した概略断面構造を示している。
図２～図５を参照して、半導体装置１０の断面構造について説明する。
図２は、図１の半導体装置１０をＦ２－Ｆ２線で切断した概略断面構造を示している。図３は、図２の１つのゲートトレンチ１４およびその周辺を拡大した概略断面構造を示している。図４は、図３の後述する第２絶縁層７２およびその周辺を拡大した概略断面構造を示している。図５は、図１の半導体装置１０をＦ５－Ｆ５線で切断した概略断面構造を示している。
【0030】
半導体層１２は、半導体層１２の第１面１２Ａを含む半導体基板３８と、半導体基板３８上に形成され、半導体層１２の第２面１２Ｂを含むエピタキシャル層４０と、を含むことができる。半導体基板３８は、Ｓｉを含む材料によって形成されていてよい。一例では、半導体基板３８は、Ｓｉ基板であってよい。半導体基板３８は、ＭＩＳＦＥＴのドレイン領域に対応することができる。このため、半導体基板３８は、「ドレイン領域３８」と称する場合がある。エピタキシャル層４０は、Ｓｉ基板上にエピタキシャル成長されたＳｉ層であってよい。エピタキシャル層４０は、ドリフト領域４２と、ドリフト領域４２上に形成されたボディ領域４４と、ボディ領域４４上に形成されたソース領域４６と、を含むことができる。ソース領域４６は、半導体層１２の第２面１２Ｂを含むことができる。ソース領域４６の上面（第２面１２Ｂ）は、図１に示すｎ＋型領域２４に対応している。エピタキシャル層４０は、ラインコンタクト部３４の下に位置するコンタクト領域４８をさらに含むことができる。
【0031】
ドレイン領域３８（半導体基板３８）は、ｎ型不純物を含むｎ＋型の領域であってよい。ドレイン領域３８のｎ型不純物濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下とすることができる。ドレイン領域３８は、例えば５０μｍ以上４５０μｍ以下の厚さを有してよい。
【0032】
ドリフト領域４２は、ドレイン領域３８よりも低い濃度のｎ型不純物を含むｎ－型の領域であってよい。ドリフト領域４２のｎ型不純物濃度は、例えば１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下とすることができる。ドリフト領域４２は、例えば１μｍ以上２５μｍ以下の厚さを有してよい。
【0033】
ボディ領域４４は、ｐ型不純物を含むｐ－型の領域であってよい。ボディ領域４４のｐ型不純物濃度は、例えば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下とすることができる。ボディ領域４４は、例えば０．５μｍ以上１．５μｍ以下の厚さを有してよい。
【0034】
ソース領域４６は、ドリフト領域４２よりも高い濃度のｎ型不純物を含むｎ＋型の領域であってよい。ソース領域４６のｎ型不純物濃度は、例えば１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下とすることができる。ソース領域４６は、例えば０．１μｍ以上１μｍ以下の厚さを有してよい。
【0035】
コンタクト領域４８は、ｐ型不純物を含むｐ＋型領域であってよい。コンタクト領域４８は、ボディ領域４４に形成されている。より詳細には、コンタクト領域４８は、ボディ領域４４のうちＸ方向において隣り合う２つのゲートトレンチ１４の間に形成されている。コンタクト領域４８のｐ型不純物濃度は、ボディ領域４４よりも高く、例えば１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下とすることができる。
【0036】
なお、本開示において、ｎ型を第１導電型、およびｐ型を第２導電型ともいう。ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。
【0037】
ゲートトレンチ１４は、側壁１４Ａおよび底壁１４Ｂを有し、底壁１４Ｂは、ドリフト領域４２に隣接している。すなわち、ゲートトレンチ１４は、半導体層１２のソース領域４６およびボディ領域４４を貫通してドリフト領域４２に達している。ゲートトレンチ１４の深さは、例えば１μｍ以上１０μｍ以下であってよい。ゲートトレンチ１４の深さは、半導体層１２の第２面１２Ｂからゲートトレンチ１４の底壁１４Ｂ（底壁１４Ｂが湾曲している場合にはゲートトレンチ１４の最深部）までのＺ方向の距離と定義することができる。ここで、Ｚ方向は「ゲートトレンチ１４（トレンチ）の深さ方向」に対応している。
【0038】
ゲートトレンチ１４の側壁１４Ａは、半導体層１２の第２面１２Ｂに対して垂直な方向（Ｚ方向）に延びていてよい。また、側壁１４Ａは、例えばゲートトレンチ１４の幅が底壁１４Ｂに向かって小さくなるようにＺ方向に対して傾斜していてもよい。また、ゲートトレンチ１４の底壁１４Ｂは、必ずしも平坦でなくてもよく、例えばその一部または全部が湾曲していてもよい。
【0039】
半導体装置１０は、ゲートトレンチ１４内に配置されたゲート電極５０と、ゲートトレンチ１４内に配置され、Ｚ方向においてゲート電極５０から下方に離隔されたフィールドプレート電極５２と、をさらに含むことができる。フィールドプレート電極５２は、絶縁層１６を介してゲート電極５０と対向する対向面５２Ａと、絶縁層１６を介してゲートトレンチ１４の底壁１４Ｂと対向する底面５２Ｂと、対向面５２Ａと底面５２Ｂとを接続する側面５２Ｃと、を含む。フィールドプレート電極５２の対向面５２Ａは、Ｚ方向においてゲート電極５０よりもゲートトレンチ１４の底壁１４Ｂ寄りに位置している。
【0040】
ゲート電極５０は、フィールドプレート電極５２の対向面５２Ａと少なくとも一部が対向している底面５０Ａと、底面５０Ａとは反対側の上面５０Ｂとを含むことができる。ゲート電極５０の底面５０Ａの少なくとも一部は、フィールドプレート電極５２の対向面５２ＡとＺ方向に対向していてよい。ゲート電極５０の上面５０Ｂは、例えばＺ方向において半導体層１２の第２面１２Ｂと同じ位置としてもよい。別の例では、ゲート電極５０の上面５０Ｂは、例えば半導体層１２の第２面１２Ｂよりもゲートトレンチ１４の底壁１４Ｂ寄りに位置していてもよい。ゲート電極５０の底面５０Ａおよび上面５０Ｂの双方は、平坦であってよいし、湾曲していてもよい。ゲート電極５０は、図２に示すように略一様な幅（Ｘ方向の寸法）を有してよい。別の例では、ゲート電極５０は、上面５０Ｂから底面５０Ａに向かうにつれて減少する幅を有してもよい。
【0041】
絶縁層１６は、ゲート電極５０と半導体層１２との間に介在してゲートトレンチ１４の側壁１４Ａを覆うことができる。ゲート電極５０は、絶縁層１６を介して半導体層１２とＸ方向に対向している。ゲート電極５０に所定の電圧が印加されると、絶縁層１６と隣接するｐ－型のボディ領域４４内にチャネルが形成される。半導体装置１０は、このチャネルを介したｎ＋型のソース領域４６とｎ－型のドリフト領域４２との間のＺ方向の電子の流れを制御することができる。
【0042】
ゲート電極５０は、その底面５０Ａがドリフト領域４２とボディ領域４４との界面よりもＺ方向においてゲートトレンチ１４の底壁１４Ｂ寄りとならないような位置にあってよい。一例では、ゲート電極５０は、その底面５０Ａがドリフト領域４２とボディ領域４４との界面とＺ方向において同じ位置となるように配置されていてよい。別の例では、ゲート電極５０は、その底面５０Ａがドリフト領域４２とボディ領域４４との界面よりも半導体層１２の第２面１２Ｂ寄りに位置するように配置されていてもよい。
【0043】
フィールドプレート電極５２は、ゲートトレンチ１４内において、ゲート電極５０の底面５０Ａと、ゲートトレンチ１４の底壁１４Ｂとの間に配置されている。フィールドプレート電極５２は、ソース領域４６と同電位とすることができる。フィールドプレート電極５２にソース電圧を印加することによって、ゲートトレンチ１４内の電界集中が緩和されるので半導体装置１０の耐圧の向上を図ることができる。フィールドプレート電極５２は、図２の断面視において、Ｚ方向が長さ方向（長手方向）となり、Ｘ方向が幅方向（短手方向）となる矩形状に形成されている。ゲート電極５０およびフィールドプレート電極５２は、例えば導電性のポリシリコンによって形成することができる。
【0044】
半導体装置１０は、半導体層１２の第１面１２Ａに形成されたドレイン電極５４をさらに含むことができる。ドレイン電極５４は、ドレイン領域３８と電気的に接続されている。ドレイン電極５４は、Ｔｉ、Ｎｉ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｃｕ合金、およびＡｌ合金のうち少なくとも１つを含む材料によって形成されてよい。
【0045】
図２に示す断面において、絶縁層１６上にはソース配線２８が形成されている。ソース配線２８は、絶縁層１６を覆うとともに、ラインコンタクト部３４を介してコンタクト領域４８と電気的に接続されている。
【0046】
【0047】
図３に示すように、絶縁層１６は、ゲートトレンチ１４の側壁１４Ａおよび底壁１４Ｂを覆うとともにフィールドプレート電極５２を覆う第１絶縁層５６を含むことができる。第１絶縁層５６は、例えばＳｉＯ２を含む材料によって形成することができる。一例では、第１絶縁層５６は、ＳｉＯ２膜によって形成されてよい。
【0048】
第１絶縁層５６は、底部絶縁部５８および側面絶縁部６０を含むことができる。底部絶縁部５８は、フィールドプレート電極５２の底面５２Ｂと半導体層１２とのＺ方向の間に介在し、ゲートトレンチ１４の底壁１４Ｂを覆っている。側面絶縁部６０は、フィールドプレート電極５２の側面５２Ｃと半導体層１２とのＸ方向の間に介在し、フィールドプレート電極５２の側面５２Ｃを覆っている。一例では、底部絶縁部５８および側面絶縁部６０は一体に形成されていてよい。
【0049】
側面絶縁部６０は、第１側面絶縁部６２、第１介在部６４、第２介在部６６、および第２側面絶縁部６８を含むことができる。一例では、第１側面絶縁部６２、第１介在部６４、第２介在部６６、および第２側面絶縁部６８は一体に形成されていてよい。
【0050】
第１側面絶縁部６２は、側面絶縁部６０のうち底部絶縁部５８寄りに形成された絶縁部である。第１側面絶縁部６２は、フィールドプレート電極５２の側面５２Ｃと半導体層１２とのＸ方向の間に介在し、ゲートトレンチ１４の側壁１４Ａを覆っている。
【0051】
第１介在部６４は、側面絶縁部６０のうち第１側面絶縁部６２よりもゲート電極５０寄りに形成された絶縁部である。第１介在部６４は、フィールドプレート電極５２の側面５２Ｃと半導体層１２とのＸ方向の間に介在し、ゲートトレンチ１４の側壁１４ＡからＸ方向に離隔した位置に形成されている。第１介在部６４は、フィールドプレート電極５２の側面５２Ｃと接している。このため、第１介在部６４の幅Ｗ２（Ｘ方向の寸法）は、第１側面絶縁部６２の幅Ｗ１（Ｘ方向の寸法）よりも狭い。
【0052】
第２介在部６６は、側面絶縁部６０のうち第１側面絶縁部６２よりもゲート電極５０寄りに形成された絶縁部である。第２介在部６６は、Ｚ方向において第１介在部６４と同じ位置となる部分を含む。一方、第２介在部６６は、Ｚ方向において第１介在部６４よりも第２面１２Ｂに向けて延びている。第２介在部６６は、フィールドプレート電極５２からＸ方向に離隔して形成されている。このため、第２介在部６６の幅Ｗ３（Ｘ方向の寸法）は、第１側面絶縁部６２の幅Ｗ１よりも狭い。一例では、第２介在部６６の幅Ｗ３は、第１介在部６４の幅Ｗ２と等しい。ここで、第２介在部６６の幅Ｗ３と第１介在部６４の幅Ｗ２との差が例えば第２介在部６６の幅Ｗ３の１０％以内であれば、第２介在部６６の幅Ｗ３が第１介在部６４の幅Ｗ２と等しいといえる。
【0053】
第２側面絶縁部６８は、半導体層１２の第２面１２Ｂを覆う絶縁層１６に接続されている。第２側面絶縁部６８は、ゲートトレンチ１４の側壁１４Ａを覆っている。一例では、第２側面絶縁部６８は、ゲート電極５０の側面５０Ｃと、ゲートトレンチ１４の側壁１４Ａを構成する半導体層１２との双方に接している。第２側面絶縁部６８は、第２介在部６６と連続している。第２側面絶縁部６８の幅Ｗ４（Ｘ方向の寸法）は、例えば第２介在部６６の幅Ｗ３（Ｘ方向の寸法）と等しくてよい。
【0054】
第１絶縁層５６は、フィールドプレート電極５２の対向面５２Ａを覆う対向絶縁部７０をさらに含むことができる。対向絶縁部７０は、対向面５２Ａの全面にわたり接していてよい。対向絶縁部７０は、第１介在部６４からＺ方向と直交する方向に延びている。つまり、対向絶縁部７０は、図３の断面視においてＸ方向に延びている。対向絶縁部７０は、図５の断面視においてＹ方向に延びている。図３に示すように、一例では、対向絶縁部７０の厚さＴ１は、例えば第１介在部６４の幅Ｗ２と等しくてよい。ここで、対向絶縁部７０の厚さＴ１と第１介在部６４の幅Ｗ２との差が例えば第１介在部６４の幅Ｗ２の１０％以内であれば、対向絶縁部７０の厚さＴ１が第１介在部６４の幅Ｗ２と等しいといえる。
【0055】
絶縁層１６は、第１絶縁層５６上においてドリフト領域４２と隣り合う位置に形成された第２絶縁層７２をさらに含むことができる。第２絶縁層７２は、Ｚ方向において、フィールドプレート電極５２の底面５２Ｂとゲート電極５０の底面５０Ａとの間に設けられている。このため、第２絶縁層７２は、ゲート電極５０の底面５０Ａよりも半導体層１２の第２面１２Ｂ寄りの部分には設けられていない。つまり、第２絶縁層７２は、ゲート電極５０とゲートトレンチ１４の側壁１４ＡとのＸ方向の間には介在していない。一例では、ゲート電極５０とゲートトレンチ１４の側壁１４ＡとのＸ方向の間には、第１絶縁層５６のみが介在している。
【0056】
第２絶縁層７２は、第１絶縁層５６よりも比誘電率が高い。第２絶縁層７２は、例えば窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、および二酸化ハフニウム（ＨｆＯ２）のうち少なくとも１つを含む材料によって形成することができる。一例では、第２絶縁層７２は、ＳｉＮ膜によって形成されてよい。第２絶縁層７２の比誘電率は、例えばＳｉおよびＮの組成比に基づいて、第１絶縁層５６の比誘電率よりも高くなるように調整されている。なお、第２絶縁層７２は、ＳｉＯＮ膜によって形成されてもよいし、ＨｆＯ２膜によって形成されてもよい。
【0057】
第２絶縁層７２は、対向部７４および側面対向部７６を含むことができる。この実施形態では、対向部７４および側面対向部７６は一体に形成されていてよい。
対向部７４は、ゲートトレンチ１４の深さ方向（Ｚ方向）におけるゲート電極５０とフィールドプレート電極５２との間に設けられている。対向部７４は、第１絶縁層５６の対向絶縁部７０上に形成されている。対向絶縁部７０は、Ｚ方向において対向部７４とフィールドプレート電極５２の対向面５２Ａとに挟み込まれた部分を含むといえる。
対向部７４は、ゲートトレンチ１４の深さ方向（Ｚ方向）におけるゲート電極５０とフィールドプレート電極５２との間に設けられている。対向部７４は、第１絶縁層５６の対向絶縁部７０上に形成されている。対向絶縁部７０は、Ｚ方向において対向部７４とフィールドプレート電極５２の対向面５２Ａとに挟み込まれた部分を含むといえる。
【0058】
図３の断面視において、対向部７４は、Ｘ方向に沿って延びていてよい。つまり、図３の断面視において、対向部７４は、ゲートトレンチ１４の幅方向に延びているといえる。図５の断面視において、対向部７４は、Ｙ方向に沿って延びていてよい。一例では、対向部７４は、ゲート電極５０よりもゲートトレンチ１４の第２端部１４Ｑ寄りに位置するように延びている。
【0059】
側面対向部７６は、フィールドプレート電極５２の側面５２Ｃに対向配置された部分を含む。側面対向部７６は、第１側面対向部７８、第２側面対向部８０、および接続部８２を含む。一例では、第１側面対向部７８、第２側面対向部８０、および接続部８２は一体に形成されていてよい。
【0060】
第１側面対向部７８は、対向部７４からゲートトレンチ１４の底壁１４Ｂに向けて延びている。第１側面対向部７８は、例えばゲートトレンチ１４の側壁１４Ａに沿って延びていてよい。このため、第１側面対向部７８は、側壁１４Ａと平行に延びているといえる。第１側面対向部７８は、Ｘ方向においてフィールドプレート電極５２の側面５２Ｃとゲートトレンチ１４の側壁１４Ａとの間に配置されている。第１側面対向部７８は、フィールドプレート電極５２の側面５２Ｃおよびゲートトレンチ１４の側壁１４Ａの双方とＸ方向に離隔して配置されている。第１側面対向部７８は、第１絶縁層５６と接している。より詳細には、第１側面対向部７８は、第１介在部６４に対してゲートトレンチ１４の側壁１４Ａ寄りに配置された状態で第１介在部６４と接している。このように、第１介在部６４は、Ｘ方向において第１側面対向部７８とフィールドプレート電極５２の側面５２Ｃとに挟み込まれているともいえる。
【0061】
第２側面対向部８０は、第１側面対向部７８からゲートトレンチ１４の側壁１４Ａ寄りに離隔した状態で第１側面対向部７８と対向配置されている。第２側面対向部８０は、例えばゲートトレンチ１４の側壁１４Ａに沿って延びていてよい。このため、第２側面対向部８０は、側壁１４Ａと平行に延びているといえる。また、第２側面対向部８０は、第１側面対向部７８と平行に延びているともいえる。第２側面対向部８０は、Ｘ方向においてゲートトレンチ１４の側壁１４ＡからＸ方向に離隔して配置されている。第２側面対向部８０は、第１絶縁層５６と接している。より詳細には、第２側面対向部８０は、第２介在部６６に対してフィールドプレート電極５２寄りに配置された状態で第２介在部６６と接している。第２側面対向部８０は、第１側面対向部７８と第２介在部６６とのＸ方向の間に配置されているともいえる。
【0062】
接続部８２は、第１側面対向部７８のうちゲートトレンチ１４の底壁１４Ｂ寄りの端部と第２側面対向部８０とを接続していてよい。図３に示す例では、接続部８２は、第２側面対向部８０のうちゲートトレンチ１４の底壁１４Ｂ寄りの端部に接続されている。接続部８２は、Ｚ方向においてフィールドプレート電極５２の中央よりもゲート電極５０寄りに設けられていてよい。つまり、第１側面対向部７８および第２側面対向部８０の双方は、Ｚ方向においてフィールドプレート電極５２の側面５２Ｃのうち中央よりもゲート電極５０寄りの部分を覆っているといえる。一例では、接続部８２は、フィールドプレート電極５２の対向面５２ＡからＺ方向においてフィールドプレート電極５２の長さ寸法ＬＦ（Ｚ方向の寸法）の１／３程度の位置に設けられていてよい。このように、側面対向部７６は、第１側面対向部７８、第２側面対向部８０、および接続部８２によってゲート電極５０に向けて開口する凹部８４を形成している。
【0063】
第２絶縁層７２は、突出部８６をさらに含むことができる。突出部８６は、第２側面対向部８０から連続して形成されており、対向部７４からゲート電極５０に向けて突出している。突出部８６は、第２側面対向部８０と一体に形成されていてよい。突出部８６は、ゲートトレンチ１４の側壁１４Ａに沿って延びていてよい。このため、突出部８６は、側壁１４Ａと平行に延びているといえる。突出部８６は、Ｚ方向においてゲート電極５０と対向配置されている。
【0064】
ゲート電極５０のうち突出部８６とＺ方向に対向する部分は、ゲート電極５０の底面５０Ａから突出部８６に向けて突出するゲート側突出部８８を含むことができる。ゲート側突出部８８は、ゲート電極５０と一体に形成されていてよい。ゲート側突出部８８は、Ｘ方向におけるゲート電極５０の両端部に設けられている。ゲート側突出部８８は、Ｚ方向においてボディ領域４４とドリフト領域４２との境界よりもドリフト領域４２寄りに突出している。
【0065】
図４に示すように、Ｚ方向における突出部８６とゲート側突出部８８との間には酸化膜９０が介在している。酸化膜９０は、例えば酸化シリコン（ＳｉＯ）を含む材料によって形成されていてよい。一例では、酸化膜９０は、ＳｉＯ２膜である。酸化膜９０の厚さＴ３は、例えば第２絶縁層７２の厚さＴ２よりも薄くてよい。
【0066】
第２絶縁層７２のＸ方向の最大寸法ＷＤは、ゲート電極５０のＸ方向の最大寸法ＷＧ以下であってよい。一例では、第２絶縁層７２のＸ方向の最大寸法ＷＤは、ゲート電極５０のＸ方向の最大寸法ＷＧと等しくてよい。
【0067】
図３に示すように、絶縁層１６は、Ｚ方向において第２絶縁層７２とゲート電極５０との間に形成された第３絶縁層９２を含むことができる。第３絶縁層９２は、第２絶縁層７２よりも比誘電率が低くてよい。一例では、第３絶縁層９２は、第１絶縁層５６と比誘電率が等しくてよい。第３絶縁層９２は、ＳｉＯを含む材料によって形成されていてよい。一例では、第３絶縁層９２は、ＳｉＯ２膜である。
【0068】
第３絶縁層９２は、第２絶縁層７２、ゲート電極５０、および酸化膜９０（図４参照）によって囲まれた部分に設けられている。第３絶縁層９２は、第２絶縁層７２の対向部７４上に設けられた誘電部９４と、第２絶縁層７２の凹部８４に入り込んだ埋込部９６と、を含むことができる。誘電部９４および埋込部９６は一体に形成されていてよい。
【0069】
誘電部９４は、第３絶縁層９２のうちゲート電極５０の底面５０Ａと第２絶縁層７２の対向部７４とに挟み込まれた部分である。誘電部９４の厚さＴ４は、第１絶縁層５６の対向絶縁部７０の厚さＴ１よりも厚くてよい。一例では、誘電部９４の厚さＴ４は、対向絶縁部７０の厚さＴ１の２倍以上である。一例では、誘電部９４の厚さＴ４は、対向絶縁部７０の厚さＴ１の５倍以下である。
【0070】
埋込部９６は、図３の断面視においてゲートトレンチ１４の側壁１４Ａに沿って延びていてよい。埋込部９６は、第２絶縁層７２の第１側面対向部７８と第２側面対向部８０とのＸ方向の間に配置されているといえる。このように、フィールドプレート電極５２のうちＺ方向の中央よりも対向面５２Ａ寄りの部分の側面５２Ｃとゲートトレンチ１４の側壁１４ＡとのＸ方向の間には、側面５２Ｃから側壁１４Ａに向かうにつれて第１絶縁層５６の第１介在部６４、第２絶縁層７２の第１側面対向部７８、第３絶縁層９２の埋込部９６、第２絶縁層７２の第２側面対向部８０、および第１絶縁層５６の第２介在部６６の順に設けられている。
【0071】
［半導体装置の製造方法］
図６～図２０を参照して、半導体装置１０の製造方法の一例について説明する。
図６～図２０は、半導体装置１０の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図６～図２０では、図２～図４の構成要素と同様な構成要素には同一の符号を付している。
図６～図２０を参照して、半導体装置１０の製造方法の一例について説明する。
図６～図２０は、半導体装置１０の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図６～図２０では、図２～図４の構成要素と同様な構成要素には同一の符号を付している。
【0072】
図６に示すように、半導体装置１０の製造方法は、半導体基板３８上にエピタキシャル層４０を形成することを含む。これにより、半導体基板３８およびエピタキシャル層４０を含む半導体層１２が形成される。半導体基板３８は、ｎ型不純物を含むＳｉ基板であってよい。エピタキシャル層４０は、ｎ型不純物をドーピングしながら半導体基板３８上にエピタキシャル成長させたｎ－型のＳｉ層であってよい。
【0073】
図７に示すように、半導体装置１０の製造方法は、半導体層１２に側壁１４Ａおよび底壁１４Ｂを有するゲートトレンチ１４を形成することを含む。この工程では、半導体層１２の第２面１２Ｂに形成された所定パターンのマスク（図示略）を用いたエッチングによってエピタキシャル層４０の一部が選択的に除去される。これにより、半導体層１２の第２面１２Ｂに開口を有するゲートトレンチ１４を形成することができる。ゲートトレンチ１４は、平面視においてＹ方向に沿って延びている。ここで、Ｙ方向は「第１方向」に対応している。またＺ方向は「ゲートトレンチ１４（トレンチ）の深さ方向」に対応している。
【0074】
図８に示すように、半導体装置１０の製造方法は、半導体層１２上に第１ＳｉＯ系絶縁層１００を形成することを含む。第１ＳｉＯ系絶縁層１００は、半導体層１２の第２面１２Ｂと、ゲートトレンチ１４の側壁１４Ａおよび底壁１４Ｂとに沿って形成することができる。一例では、第１ＳｉＯ系絶縁層１００は、熱酸化法で形成されたＳｉＯ２であってよい。別の例では、第１ＳｉＯ系絶縁層１００は、化学気相成長（chemical vapor deposition：ＣＶＤ）法で形成されたＳｉＯ２であってよい。このように、第１ＳｉＯ系絶縁層１００は、ＳｉＯ２膜であってよい。
【0075】
この工程において形成される第１ＳｉＯ系絶縁層１００の厚さを調整することによって、最終的に形成されるフィールドプレート電極５２の底面５２Ｂ（図３参照）の寸法（例えばＸ方向の寸法）を調整することができる。第１ＳｉＯ系絶縁層１００は、ゲートトレンチ１４を完全に埋め込むほど厚くは形成されない。第１ＳｉＯ系絶縁層１００によって埋め込まれていないゲートトレンチ１４内に形成されたリセス空間は、後の工程において、フィールドプレート電極５２を形成するために用いることができる。
【0076】
図９および図１０に示すように、半導体装置１０の製造方法は、ゲートトレンチ１４内にフィールドプレート電極５２（図１０参照）を形成することを含む。
図９に示すように、ゲートトレンチ１４内にフィールドプレート電極５２を形成することは、第１ＳｉＯ系絶縁層１００上に第１導電体層１０２を形成することを含む。第１導電体層１０２の一部は、ゲートトレンチ１４内に形成されたリセス空間に埋め込まれる。これにより、ゲートトレンチ１４を、第１ＳｉＯ系絶縁層１００および第１導電体層１０２によって埋め込むことができる。第１導電体層１０２は、例えば導電性のポリシリコンであってよい。第１導電体層１０２は、例えばスパッタリングによって形成することができる。
図９に示すように、ゲートトレンチ１４内にフィールドプレート電極５２を形成することは、第１ＳｉＯ系絶縁層１００上に第１導電体層１０２を形成することを含む。第１導電体層１０２の一部は、ゲートトレンチ１４内に形成されたリセス空間に埋め込まれる。これにより、ゲートトレンチ１４を、第１ＳｉＯ系絶縁層１００および第１導電体層１０２によって埋め込むことができる。第１導電体層１０２は、例えば導電性のポリシリコンであってよい。第１導電体層１０２は、例えばスパッタリングによって形成することができる。
【0077】
図１０に示すように、ゲートトレンチ１４内にフィールドプレート電極５２を形成することは、第１導電体層１０２の一部をエッチングによって除去することを含む。この工程では、第１導電体層１０２がエッチングされることによって半導体層１２の第２面１２Ｂを覆う第１ＳｉＯ系絶縁層１００を露出させる一方、ゲートトレンチ１４内の第１導電体層１０２の上面をゲートトレンチ１４の深さ方向（Ｚ方向）の途中に位置させることができる。以上の工程を経て、フィールドプレート電極５２が形成される。
【0078】
図１１に示すように、半導体装置１０の製造方法は、第１ＳｉＯ系絶縁層１００の一部をエッチングによって除去することを含む。この工程では、第１ＳｉＯ系絶縁層１００のうちゲートトレンチ１４内におけるフィールドプレート電極５２のＺ方向の中央よりも対向面５２Ａ寄りの部分に対して半導体層１２の第２面１２Ｂ寄りに形成された部分と、半導体層１２の第２面１２Ｂ上に形成された部分とをエッチングすることができる。その結果、フィールドプレート電極５２のＺ方向の中央よりも対向面５２Ａ寄りの部分の側面５２Ｃおよび対向面５２Ａを露出させることができる。また、ゲートトレンチ１４の側壁１４Ａの一部および半導体層１２の第２面１２Ｂを露出させることができる。また、第１ＳｉＯ系絶縁層１００から第１絶縁層５６の底部絶縁部５８および第１側面絶縁部６２を形成することができる。
【0079】
図１２に示すように、半導体装置１０の製造方法は、半導体層１２上に第２ＳｉＯ系絶縁層１０４を形成することを含む。第２ＳｉＯ系絶縁層１０４は、フィールドプレート電極５２のうち露出した部分と、ゲートトレンチ１４の側壁１４Ａのうち露出した部分と、半導体層１２の第２面１２Ｂとに沿って形成することができる。一例では、第２ＳｉＯ系絶縁層１０４は、熱酸化法で形成されたＳｉＯ２であってよい。別の例では、第２ＳｉＯ系絶縁層１０４は、ＣＶＤ法で形成されたＳｉＯ２であってよい。このように、第２ＳｉＯ系絶縁層１０４は、ＳｉＯ２膜であってよい。第２ＳｉＯ系絶縁層１０４は、比較的薄い厚さで形成することができる。一例では、第２ＳｉＯ系絶縁層１０４は、第１ＳｉＯ系絶縁層１００よりも薄い厚さで形成してよい。
【0080】
この工程において、第２ＳｉＯ系絶縁層１０４によって第１絶縁層５６の第１介在部６４、第２介在部６６、第２側面絶縁部６８、および対向絶縁部７０が形成される。つまり、図８、図９、および図１２に示すＳｉＯ系絶縁層を形成する工程によって第１絶縁層５６が形成される。このため、半導体装置１０の製造方法は、ゲートトレンチ１４の側壁１４Ａおよび底壁１４Ｂを覆うとともにフィールドプレート電極５２を覆う第１絶縁層５６を形成することを含む。
【0081】
図１３に示すように、半導体装置１０の製造方法は、第２ＳｉＯ系絶縁層１０４上にＳｉＮ系絶縁層１０６を形成することを含む。ＳｉＮ系絶縁層１０６は、半導体層１２の第２面１２Ｂ上に形成された第２ＳｉＯ系絶縁層１０４上と、第１介在部６４および対向絶縁部７０を構成する第２ＳｉＯ系絶縁層１０４上と、第２介在部６６および第２側面絶縁部６８を構成する第２ＳｉＯ系絶縁層１０４上とに形成することができる。一例では、ＳｉＮ系絶縁層１０６は、ＬＰ（low pressure）－ＣＶＤ法で形成されたＳｉＮであってよい。つまり、ＳｉＮ系絶縁層１０６はＳｉＮ膜であってよい。ＳｉＮ系絶縁層１０６は、ＳｉおよびＮの組成比を調整することによって第１絶縁層５６よりも比誘電率を高くすることができる。また、ＳｉＮ系絶縁層１０６は、比較的薄い厚さで形成することができる。一例では、ＳｉＮ系絶縁層１０６は、第１ＳｉＯ系絶縁層１００（図１０参照）よりも薄い厚さで形成してよい。また一例では、ＳｉＮ系絶縁層１０６は、第２ＳｉＯ系絶縁層１０４と同じ厚さで形成してよい。また一例では、ＳｉＮ系絶縁層１０６は、第２ＳｉＯ系絶縁層１０４よりも厚い厚さで形成してよい。また一例では、ＳｉＮ系絶縁層１０６は、第２ＳｉＯ系絶縁層１０４よりも薄い厚さで形成してよい。このように、ＳｉＮ系絶縁層１０６の厚さは任意に変更可能である。
【0082】
図１４に示すように、半導体装置１０の製造方法は、ＳｉＮ系絶縁層１０６上に第３ＳｉＯ系絶縁層１０８を形成することを含む。第３ＳｉＯ系絶縁層１０８は、ゲートトレンチ１４内のリセス空間を埋めることができる。第３ＳｉＯ系絶縁層１０８は、半導体層１２の第２面１２Ｂ上に形成されたＳｉＮ系絶縁層１０６上に形成することができる。一例では、第３ＳｉＯ系絶縁層１０８は、ＣＶＤ法によって形成されたＳｉＯ２であってよい。より詳細には、第３ＳｉＯ系絶縁層１０８は、ＣＶＤ法の一種であるＨＤＰ（high density plasma）とＬＰ－ＣＶＤ法との併用によって形成されたＳｉＯ２であってよい。つまり、第３ＳｉＯ系絶縁層１０８は、ＳｉＯ２膜であってよい。このため、第３ＳｉＯ系絶縁層１０８は、ＳｉＮ系絶縁層１０６よりも比誘電率が低い。
【0083】
図１５に示すように、半導体装置１０の製造方法は、第３ＳｉＯ系絶縁層１０８の一部をエッチングによって除去することを含む。この工程では、第３ＳｉＯ系絶縁層１０８の一部をエッチングすることによってゲートトレンチ１４の側壁１４Ａに形成されたＳｉＮ系絶縁層１０６および半導体層１２の第２面１２Ｂ上に形成されたＳｉＮ系絶縁層１０６が露出させる一方、ゲートトレンチ１４内の第３ＳｉＯ系絶縁層１０８の上面をゲートトレンチ１４の深さ方向（Ｚ方向）の途中に位置させることができる。第３ＳｉＯ系絶縁層１０８の上面は、例えば化学的機械研磨（chemical mechanical polishing：ＣＭＰ）法によって研磨することができる。その結果、第３ＳｉＯ系絶縁層１０８の上面は、Ｚ方向と直交する平坦面に形成することができる。以上の工程を経て、ＳｉＮ系絶縁層１０６上の一部に第３絶縁層９２が形成される。ここで、第３ＳｉＯ系絶縁層１０８の上面は、第３ＳｉＯ系絶縁層１０８のうち半導体層１２の第２面１２Ｂと同じ側を向く面である。
【0084】
図１６に示すように、半導体装置１０の製造方法は、ＳｉＮ系絶縁層１０６の一部をエッチングによって除去することを含む。エッチングとしては例えばウェットエッチングが用いられてよい。この工程では、ＳｉＮ系絶縁層１０６の一部をエッチングすることによってゲートトレンチ１４の側壁１４Ａに形成された第２ＳｉＯ系絶縁層１０４と、半導体層１２の第２面１２Ｂ上に形成された第２ＳｉＯ系絶縁層１０４とを露出させることができる。
【0085】
図１３および図１６に示す工程を経て、ＳｉＮ系絶縁層１０６から第２絶縁層７２が形成される。図１６に示すように、第２絶縁層７２の突出部８６の先端面は、第３絶縁層９２の上面（第３ＳｉＯ系絶縁層１０８の上面）よりもフィールドプレート電極５２寄りに位置している。つまり、第３絶縁層９２、第２絶縁層７２の突出部８６、および第１絶縁層５６の第２側面絶縁部６８によって凹部１１０が形成されている。
【0086】
図示していないが、半導体装置１０の製造方法は、酸化膜を形成する工程を含む。この工程では、熱酸化法によってゲートトレンチ１４の側壁１４Ａおよび半導体層１２の第２面１２Ｂを覆う第２ＳｉＯ系絶縁層１０４上、第３絶縁層９２上、および第２絶縁層７２のうち露出した突出部８６の端面上にそれぞれ酸化膜が形成される。酸化膜は、例えばＳｉＯ２膜である。続いて、例えばエッチングによって第２ＳｉＯ系絶縁層１０４上および第３絶縁層９２上の酸化膜を除去する。これにより、突出部８６の端面上に形成された酸化膜９０（図４参照）が形成される。なお、図１７以降においても、便宜上、酸化膜９０を図示していない。
【0087】
図１７および図１８に示すように、半導体装置１０の製造方法は、ゲート電極５０をゲートトレンチ１４内に形成することを含む。
図１７に示すように、ゲート電極５０をゲートトレンチ１４内に形成することは、第３絶縁層９２上および第２ＳｉＯ系絶縁層１０４上に第２導電体層１１２を形成することを含む。第２導電体層１１２の一部は、ゲートトレンチ１４内に形成されたリセス空間に埋め込まれる。第２導電体層１１２の一部は、半導体層１２の第２面１２Ｂを覆う第２ＳｉＯ系絶縁層１０４上に形成することができる。第２導電体層１１２の一部は、凹部１１０に埋め込むことができる。第２導電体層１１２は、例えば導電性のポリシリコンであってよい。第２導電体層１１２は、例えばスパッタリングによって形成することができる。
図１７に示すように、ゲート電極５０をゲートトレンチ１４内に形成することは、第３絶縁層９２上および第２ＳｉＯ系絶縁層１０４上に第２導電体層１１２を形成することを含む。第２導電体層１１２の一部は、ゲートトレンチ１４内に形成されたリセス空間に埋め込まれる。第２導電体層１１２の一部は、半導体層１２の第２面１２Ｂを覆う第２ＳｉＯ系絶縁層１０４上に形成することができる。第２導電体層１１２の一部は、凹部１１０に埋め込むことができる。第２導電体層１１２は、例えば導電性のポリシリコンであってよい。第２導電体層１１２は、例えばスパッタリングによって形成することができる。
【0088】
図１８に示すように、ゲート電極５０をゲートトレンチ１４内に形成することは、第２導電体層１１２の一部をエッチングによって除去することを含む。この工程では、第２導電体層１１２がエッチングされることによって、半導体層１２の第２面１２Ｂを覆う第２ＳｉＯ系絶縁層１０４を露出させる。以上の工程を経て、ゲート電極５０が形成される。第２導電体層１１２のうち凹部１１０に埋め込まれた部分は、ゲート側突出部８８を形成することができる。
【0089】
このように、ゲート電極５０は、第２絶縁層７２よりも半導体層１２の第２面１２Ｂ寄りに形成することができる。これにより、第２絶縁層７２は、Ｚ方向においてフィールドプレート電極５２の底面５２Ｂとゲート電極５０の底面５０Ａとの間に形成することができる。つまり、第２絶縁層７２を形成することは、Ｚ方向においてフィールドプレート電極５２の底面５２Ｂとゲート電極５０の底面５０Ａとの間に形成することを含む。
【0090】
図１９に示すように、半導体装置１０の製造方法は、エピタキシャル層４０内にドリフト領域４２、ボディ領域４４、およびソース領域４６を形成することを含む。この工程では、マスク（図示略）を用いたイオン注入によってｎ型のＳｉ層であるエピタキシャル層４０の表面（半導体層１２の第２面１２Ｂ）からｐ型不純物が注入され、次いでｎ型不純物が注入される。これにより、ドリフト領域４２上にボディ領域４４を形成することができる。ボディ領域４４上にソース領域４６を形成することができる。以上の工程を経て、半導体層１２が形成される。つまり、半導体層１２を形成することは、ｎ型のドリフト領域４２を形成すること、ドリフト領域４２上にｐ型のボディ領域４４を形成すること、およびボディ領域４４上にｎ型のソース領域４６を形成することを含む。
【0091】
この場合、第２絶縁層７２は、ボディ領域４４よりも半導体層１２の第１面１２Ａ寄りに位置してよい。つまり、第２絶縁層７２は、第１絶縁層５６上においてドリフト領域４２と隣り合う位置に形成することができる。より詳細には、第２絶縁層７２は、Ｘ方向において第１絶縁層５６（第２側面絶縁部７８）を介してドリフト領域４２と隣り合う位置に形成することができる。
【0092】
図２０に示すように、半導体装置１０の製造方法は、第２ＳｉＯ系絶縁層１０４およびゲート電極５０を覆う第４ＳｉＯ系絶縁層１１４を形成することと、コンタクトトレンチ１１６およびコンタクト領域４８を形成することと、を含む。
【0093】
第４ＳｉＯ系絶縁層１１４を形成することは、ゲートトレンチ１４の第２ＳｉＯ系絶縁層１０４およびゲート電極５０によって形成されたリセス空間と、半導体層１２の第２面１２Ｂを覆う第２ＳｉＯ系絶縁層１０４上とに第４ＳｉＯ系絶縁層１１４を形成することができる。第４ＳｉＯ系絶縁層１１４は、リセス空間を埋めることができる。一例では、第４ＳｉＯ系絶縁層１１４は、ＣＶＤ法で形成されたＳｉＯ２であってよい。このように、第４ＳｉＯ系絶縁層１１４は、ＳｉＯ２膜であってよい。第４ＳｉＯ系絶縁層１１４は、比較的厚い厚さで形成することができる。一例では、第４ＳｉＯ系絶縁層１１４は、第２絶縁層７２よりも厚い厚さで形成することができる。以上の工程を経て、絶縁層１６が形成される。
【0094】
コンタクトトレンチ１１６は、半導体層１２の第２面１２Ｂ上の第４ＳｉＯ系絶縁層１１４および第２ＳｉＯ系絶縁層１０４の一部と、半導体層１２の一部とをエッチングすることによって形成することができる。これにより、コンタクトトレンチ１１６は、半導体層１２の第２面１２Ｂを開口している。その後、コンタクトトレンチ１１６の底壁１１６Ａにｐ型不純物を注入することによって、コンタクトトレンチ１１６の底壁１１６Ａにコンタクト領域４８を形成することができる。
【0095】
図２０に示す工程の後、コンタクトトレンチ１１６内の金属層（例えばＷ、Ｔｉ、ＴｉＮ、またはこれらの任意の組み合わせ）が埋め込まれることによって、図３に示すラインコンタクト部３４を形成することができる。これと同時に、図１に示すコンタクト部３０，３２，３６も形成することができる。続いて、絶縁層１６上にゲート配線２６（図１参照）およびソース配線２８を形成し、半導体層１２の第１面１２Ａにドレイン電極５４（図２参照）を形成することによって、半導体装置１０を得ることができる。また、この工程によって、ソース領域４６は、フィールドプレート電極５２と同電位とすることができる。
【0096】
半導体装置１０の製造方法は、順次実行される複数の製造工程を含むものとして上記に説明されているが、いくつかの製造工程は並列に実行されてもよく、異なる順序で実行されてもよいことを理解されたい。また、いくつかの製造工程は省略されてもよく、いずれかの製造工程において上記の例とは異なる処理が実行されてもよい。
【0097】
［作用］
この実施形態の半導体装置１０の作用について説明する。
図２１は、比較例の半導体装置１０Ｘの１つのゲートトレンチ１４およびその周辺の断面構造を示している。図２２は、この実施形態の半導体装置１０の１つのゲートトレンチ１４およびその周辺の断面構造を示している。図２１および図２２において、「＋」印は、ドナーを示している。
この実施形態の半導体装置１０の作用について説明する。
図２１は、比較例の半導体装置１０Ｘの１つのゲートトレンチ１４およびその周辺の断面構造を示している。図２２は、この実施形態の半導体装置１０の１つのゲートトレンチ１４およびその周辺の断面構造を示している。図２１および図２２において、「＋」印は、ドナーを示している。
【0098】
図２１に示すように、比較例の半導体装置１０Ｘは、半導体装置１０から第２絶縁層７２（図２２参照）が省略された構成である。つまり、ゲートトレンチ１４内は、第１絶縁層５６、フィールドプレート電極５２、およびゲート電極５０によって埋められている。
【0099】
比較例の半導体装置１０Ｘでは、ドレイン電極５４に電圧が印加されると、ボディ領域４４直下のドリフト領域４２においてドナーが十分にイオン化しない。その結果、ボディ領域４４直下のドリフト領域４２において電界集中が発生するので、比較例の半導体装置１０Ｘの耐圧の向上を図ることが難しい。
【0100】
図２２に示すように、この実施形態の半導体装置１０では、第１絶縁層５６よりも比誘電率が高い第２絶縁層７２がゲートトレンチ１４内のドリフト領域４２に隣り合う位置に設けられている。これにより、ボディ領域４４直下のドリフト領域４２からＺ方向に空乏層を延ばすことができるため、ボディ領域４４直下のドリフト領域４２における電界集中を緩和することができる。したがって、半導体装置１０の耐圧の向上を図ることができる。
【0101】
［効果］
この実施形態の半導体装置１０によれば、以下の効果が得られる。
（１）半導体装置１０は、第１面１２Ａと、第１面１２Ａとは反対側の第２面１２Ｂを有する半導体層１２と、半導体層１２の第２面１２Ｂに形成され、側壁１４Ａおよび底壁１４Ｂを有するとともに、平面視においてＹ方向に沿って延びたゲートトレンチ１４と、ゲートトレンチ１４内に形成されたフィールドプレート電極５２と、ゲートトレンチ１４内においてフィールドプレート電極５２と少なくとも一部が対向している底面５０Ａを含むゲート電極５０と、フィールドプレート電極５２およびゲート電極５０を相互に分離するとともにゲートトレンチ１４の側壁１４Ａおよび底壁１４Ｂを覆う絶縁層１６と、を備える。半導体層１２は、ｎ型のドリフト領域４２と、ドリフト領域４２上に形成されたｐ型のボディ領域４４と、ボディ領域４４上に形成され、フィールドプレート電極５２と同電位となるｎ型のソース領域４６と、を含む。絶縁層１６は、側壁１４Ａおよび底壁１４Ｂを覆うとともにフィールドプレート電極５２を覆う第１絶縁層５６と、第１絶縁層５６上においてドリフト領域４２と隣り合う位置に形成され、第１絶縁層５６よりも比誘電率が高い第２絶縁層７２と、を含む。フィールドプレート電極５２は、ゲートトレンチ１４の底壁１４Ｂと対向している底面５２Ｂを含む。第２絶縁層７２は、Ｚ方向において、フィールドプレート電極５２の底面５２Ｂとゲート電極５０の底面５０Ａとの間に設けられている。
この実施形態の半導体装置１０によれば、以下の効果が得られる。
（１）半導体装置１０は、第１面１２Ａと、第１面１２Ａとは反対側の第２面１２Ｂを有する半導体層１２と、半導体層１２の第２面１２Ｂに形成され、側壁１４Ａおよび底壁１４Ｂを有するとともに、平面視においてＹ方向に沿って延びたゲートトレンチ１４と、ゲートトレンチ１４内に形成されたフィールドプレート電極５２と、ゲートトレンチ１４内においてフィールドプレート電極５２と少なくとも一部が対向している底面５０Ａを含むゲート電極５０と、フィールドプレート電極５２およびゲート電極５０を相互に分離するとともにゲートトレンチ１４の側壁１４Ａおよび底壁１４Ｂを覆う絶縁層１６と、を備える。半導体層１２は、ｎ型のドリフト領域４２と、ドリフト領域４２上に形成されたｐ型のボディ領域４４と、ボディ領域４４上に形成され、フィールドプレート電極５２と同電位となるｎ型のソース領域４６と、を含む。絶縁層１６は、側壁１４Ａおよび底壁１４Ｂを覆うとともにフィールドプレート電極５２を覆う第１絶縁層５６と、第１絶縁層５６上においてドリフト領域４２と隣り合う位置に形成され、第１絶縁層５６よりも比誘電率が高い第２絶縁層７２と、を含む。フィールドプレート電極５２は、ゲートトレンチ１４の底壁１４Ｂと対向している底面５２Ｂを含む。第２絶縁層７２は、Ｚ方向において、フィールドプレート電極５２の底面５２Ｂとゲート電極５０の底面５０Ａとの間に設けられている。
【0102】
この構成によれば、第１絶縁層５６よりも比誘電率が高い第２絶縁層７２がドリフト領域４２と隣り合う位置に形成されているため、ドリフト領域４２のうちボディ領域４４直下の領域における電界集中を緩和することができる。したがって、半導体装置１０の耐圧の向上を図ることができる。
【0103】
加えて、第２絶縁層７２は、ゲート電極５０とソース領域４６との間に形成されていないため、ゲート電極５０とソース領域４６との間の容量（ゲート・ソース間容量）の増加を抑制することができる。したがって、半導体装置１０のスイッチング特性への影響を抑制することができる。
【0104】
（２）第２絶縁層７２は、Ｚ方向におけるゲート電極５０とフィールドプレート電極５２との間に設けられた対向部７４を含む。
この構成によれば、第２絶縁層７２の対向部７４は、ゲート電極５０とフィールドプレート電極５２とによって構成されたキャパシタの誘電膜の一部を構成する。このため、対向部７４によって当該キャパシタの誘電率を調整することによって、半導体装置１０のセルフターンオンのマージンを確保することができる。
この構成によれば、第２絶縁層７２の対向部７４は、ゲート電極５０とフィールドプレート電極５２とによって構成されたキャパシタの誘電膜の一部を構成する。このため、対向部７４によって当該キャパシタの誘電率を調整することによって、半導体装置１０のセルフターンオンのマージンを確保することができる。
【0105】
（３）第２絶縁層７２は、フィールドプレート電極５２の側面５２Ｃに対向配置された側面対向部７６を含む。
この構成によれば、側面対向部７６によって側面対向部７６と隣り合うドリフト領域４２に空乏層が形成されやすくなる。したがって、ドリフト領域４２のうちボディ領域４４直下の領域における電界集中を緩和することができる。
この構成によれば、側面対向部７６によって側面対向部７６と隣り合うドリフト領域４２に空乏層が形成されやすくなる。したがって、ドリフト領域４２のうちボディ領域４４直下の領域における電界集中を緩和することができる。
【0106】
（４）第２絶縁層７２は、側面対向部７６から連続して形成されており、対向部７４からゲート電極５０に向けて突出する突出部８６を含む。
この構成によれば、突出部８６によって突出部８６と隣り合うドリフト領域４２に空乏層が形成されやすくなる。したがって、ドリフト領域４２のうちボディ領域４４直下の領域における電界集中を緩和することができる。
この構成によれば、突出部８６によって突出部８６と隣り合うドリフト領域４２に空乏層が形成されやすくなる。したがって、ドリフト領域４２のうちボディ領域４４直下の領域における電界集中を緩和することができる。
【0107】
（５）ゲート電極５０のうち第２絶縁層７２の突出部８６とＺ方向に対向する部分は、ゲート電極５０の底面５０Ａから突出部８６に向けて突出するゲート側突出部８８を含む。Ｚ方向における突出部８６とゲート側突出部８８との間には、酸化膜９０が介在している。
【0108】
この構成によれば、酸化膜９０によって比誘電率の高い第２絶縁層７２とゲート電極５０との接触を抑制することができる。したがって、ゲート電極５０とフィールドプレート電極５２との間の耐圧への影響を抑制することができる。
【0109】
（６）絶縁層１６は、Ｚ方向において第２絶縁層７２とゲート電極５０との間に形成された第３絶縁層９２を含む。第３絶縁層９２は、第２絶縁層７２よりも比誘電率が低い。
この構成によれば、第３絶縁層９２によって比誘電率の高い第２絶縁層７２とゲート電極５０との接触を抑制することができる。したがって、ゲート電極５０とフィールドプレート電極５２との間の耐圧への影響を抑制することができる。
この構成によれば、第３絶縁層９２によって比誘電率の高い第２絶縁層７２とゲート電極５０との接触を抑制することができる。したがって、ゲート電極５０とフィールドプレート電極５２との間の耐圧への影響を抑制することができる。
【0110】
（７）ゲート電極５０のＸ方向の最大寸法ＷＧは、第２絶縁層７２のＸ方向の最大寸法ＷＤ以上である。
この構成によれば、ゲート電極５０のＸ方向の寸法である幅を大きくとることができるため、ゲート電極５０の電気抵抗の低減を図ることができる。
この構成によれば、ゲート電極５０のＸ方向の寸法である幅を大きくとることができるため、ゲート電極５０の電気抵抗の低減を図ることができる。
【0111】
（８）半導体装置１０の製造方法は、第１面１２Ａと、第１面１２Ａとは反対側の第２面１２Ｂを有する半導体層１２を形成すること、半導体層１２の第２面１２Ｂに、側壁１４Ａおよび底壁１４Ｂを有するとともに、平面視においてＹ方向に沿って延びたゲートトレンチ１４を形成すること、ゲートトレンチ１４内にフィールドプレート電極５２を形成すること、フィールドプレート電極５２と少なくとも一部が対向している底面５０Ａを含むゲート電極５０をゲートトレンチ１４内に形成すること、フィールドプレート電極５２およびゲート電極５０を相互に分離するとともに、ゲートトレンチ１４の側壁１４Ａおよび底壁１４Ｂを覆う絶縁層１６を形成すること、を含む。半導体層１２を形成することは、ｎ型のドリフト領域４２を形成すること、ドリフト領域４２上にｐ型のボディ領域４４を形成すること、ボディ領域４４上にフィールドプレート電極５２と同電位となるｎ型のソース領域４６を形成すること、を含む。絶縁層１６を形成することは、ゲートトレンチ１４の側壁１４Ａおよび底壁１４Ｂを覆うとともにフィールドプレート電極５２を覆う第１絶縁層５６を形成すること、第１絶縁層５６よりも比誘電率が高い第２絶縁層７２を、第１絶縁層５６上においてドリフト領域４２と隣り合う位置に形成すること、を含む。フィールドプレート電極５２は、ゲートトレンチ１４の底壁１４Ｂと対向している底面５２Ｂを含む。第２絶縁層７２を形成することは、Ｚ方向において、フィールドプレート電極５２の底面５２Ｂとゲート電極５０の底面５０Ａとの間に第２絶縁層７２を形成することを含む。
【0112】
この構成によれば、第１絶縁層５６よりも比誘電率が高い第２絶縁層７２がドリフト領域４２と隣り合う位置に形成されているため、ドリフト領域４２のうちボディ領域４４直下の領域における電界集中を緩和することができる。したがって、半導体装置１０の耐圧の向上を図ることができる。
【0113】
加えて、第２絶縁層７２は、ゲート電極５０とソース領域４６との間に形成されていないため、ゲート電極５０とソース領域４６との間の容量（ゲート・ソース間容量）の増加を抑制することができる。したがって、半導体装置１０のスイッチング特性への影響を抑制することができる。
【0114】
＜変更例＞
上記実施形態は、以下のように変更して実施することができる。以下の各変更例は、技術的な矛盾が生じない範囲において互いに組み合わせることができる。
上記実施形態は、以下のように変更して実施することができる。以下の各変更例は、技術的な矛盾が生じない範囲において互いに組み合わせることができる。
【0115】
・第２絶縁層７２の側面対向部７６の構成は任意に変更可能である。一例では、図２３に示すように、第２絶縁層７２が比較的厚く形成されることによって、第２絶縁層７２から凹部８４（図３参照）が省略される。つまり、図２３の断面視において、側面対向部７６は、第１側面対向部７８、第２側面対向部８０、および接続部８２（ともに図３参照）によって構成された凹形状に代えて、ゲートトレンチ１４の側壁１４Ａに沿うように延びる直線状に形成されている。この場合、第３絶縁層９２から埋込部９６（図３参照）が省略されている。また、第２絶縁層７２の厚さに応じて、突出部８６の幅（Ｘ方向の寸法）が大きくなるので、ゲート電極５０のゲート側突出部８８の幅（Ｘ方向の寸法）も大きくなる。
【0116】
また、図２３に示す例では、第２絶縁層７２の厚さＴ２は、対向絶縁部７０の厚さＴ１よりも厚い。第２絶縁層７２の厚さＴ２は、第３絶縁層９２の厚さＴ４と等しい。ここで、第２絶縁層７２の厚さＴ２と第３絶縁層９２の厚さＴ４との差が例えば第２絶縁層７２の厚さＴ２の１０％以内であれば、第２絶縁層７２の厚さＴ２が第３絶縁層９２の厚さＴ４と等しいといえる。
【0117】
なお、第２絶縁層７２の厚さＴ２は任意に変更可能である。一例では、第２絶縁層７２の厚さＴ２は、第３絶縁層９２の厚さＴ４よりも薄くてもよい。また一例では、第２絶縁層７２の厚さＴ２は、第３絶縁層９２の厚さＴ４よりも厚くてもよい。
【0118】
・第２絶縁層７２の突出部８６は、ゲート電極５０のゲート側突出部８８と接していてもよい。つまり、突出部８６とゲート側突出部８８とのＺ方向の間の酸化膜９０が省略されていてもよい。
【0119】
・第２絶縁層７２のＸ方向の最大寸法ＷＤとゲート電極５０のＸ方向の最大寸法ＷＧとの関係は任意に変更可能である。一例では、第２絶縁層７２のＸ方向の最大寸法ＷＤは、ゲート電極５０のＸ方向の最大寸法ＷＧよりも小さくてもよい。また一例では、第２絶縁層７２のＸ方向の最大寸法ＷＤは、ゲート電極５０のＸ方向の最大寸法ＷＧよりも大きくてもよい。
【0120】
・第２絶縁層７２の接続部８２のＺ方向の位置は任意に変更可能である。一例では、接続部８２は、フィールドプレート電極５２のＺ方向の中央と底面５２ＢとのＺ方向の間に位置していてもよい。
【0121】
・第２絶縁層７２において突出部８６を省略してもよい。
・第２絶縁層７２において側面対向部７６を省略してもよい。この場合、第２絶縁層７２は、Ｚ方向においてフィールドプレート電極５２の対向面５２Ａとゲート電極５０の底面５０Ａとの間に配置されている。
・第２絶縁層７２において側面対向部７６を省略してもよい。この場合、第２絶縁層７２は、Ｚ方向においてフィールドプレート電極５２の対向面５２Ａとゲート電極５０の底面５０Ａとの間に配置されている。
【0122】
・第２絶縁層７２の比誘電率は任意に変更可能である。一例では、第２絶縁層７２の比誘電率は、第１絶縁層５６と異なっていればよい。つまり、第２絶縁層７２の比誘電率は、第１絶縁層５６よりも低くてもよい。また一例では、第２絶縁層７２の比誘電率は、第３絶縁層９２と異なっていてもよい。つまり、第２絶縁層７２の比誘電率は、第３絶縁層９２よりも低くてもよい。
【0123】
・第１絶縁層５６から対向絶縁部７０を省略してもよい。この場合、第２絶縁層７２の対向部７４は、フィールドプレート電極５２の対向面５２Ａと接するように形成されてよい。
【0124】
・第１絶縁層５６から第１介在部６４および第２介在部６６の少なくとも一方を省略してもよい。第１介在部６４が省略された場合、第２絶縁層７２の側面対向部７６は、フィールドプレート電極５２の側面５２Ｃに接するように形成されてよい。第２介在部６６が省略された場合、第２絶縁層７２の側面対向部７６は、ゲートトレンチ１４の側壁１４Ａと接するように形成されてよい。
【0125】
・第３絶縁層９２の比誘電率は、任意に変更可能である。一例では、第３絶縁層９２の比誘電率は、第１絶縁層５６と異なっていてよい。つまり、第３絶縁層９２の比誘電率は、第１絶縁層５６よりも低くてよい。また第３絶縁層９２の比誘電率は、第１絶縁層５６よりも高くてよい。
【0126】
・ゲート電極５０のゲート側突出部８８と第２絶縁層７２の突出部８６との間の酸化膜９０を省略してもよい。この場合、ゲート側突出部８８と突出部８６とが互いに接触している。
【0127】
・ゲート電極５０の構成は任意に変更可能である。一例では、ゲート電極５０からゲート側突出部８８を省略してもよい。
・周縁トレンチ１８は、矩形枠状のトレンチではなく、複数のゲートトレンチ１４の両側に配置された２つの直線状のトレンチであってもよい。
・周縁トレンチ１８は、矩形枠状のトレンチではなく、複数のゲートトレンチ１４の両側に配置された２つの直線状のトレンチであってもよい。
【0128】
・半導体層１２内の各領域の導電型が反転された構造が採用されてもよい。すなわち、ｐ型の領域がｎ型の領域とされ、ｎ型の領域がｐ型の領域とされてもよい。
・半導体装置１０の製造方法において、第２ＳｉＯ系絶縁層１０４上およびゲート電極５０上に形成される絶縁層は、第４ＳｉＯ系絶縁層１１４に限られない。一例では、絶縁層は、ＳｉＮ、ＳｉＯ２、またはこれらの組み合わせであってよい。
・半導体装置１０の製造方法において、第２ＳｉＯ系絶縁層１０４上およびゲート電極５０上に形成される絶縁層は、第４ＳｉＯ系絶縁層１１４に限られない。一例では、絶縁層は、ＳｉＮ、ＳｉＯ２、またはこれらの組み合わせであってよい。
【0129】
本明細書に記載の様々な例のうち１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本明細書において、「ＡおよびＢのうち少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、またはＡおよびＢの両方」を意味するものとして理解されるべきである。
本明細書において、「ＡおよびＢのうち少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、またはＡおよびＢの両方」を意味するものとして理解されるべきである。
【0130】
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、例えば「第１要素が第２要素上に配置される」という表現は、或る実施形態では第１要素が第２要素に接触して第２要素上に直接配置され得るが、他の実施形態では第１要素が第２要素に接触することなく第２要素の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１要素と第２要素との間に他の要素が形成される構造を排除しない。
【0131】
本開示で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えばＸ方向が鉛直方向であってもよく、またはＹ方向が鉛直方向であってもよい。
【0132】
＜付記＞
上記実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
上記実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
【0133】
［付記Ａ１］
第１面（１２Ａ）と、前記第１面（１２Ａ）とは反対側の第２面（１２Ｂ）を有する半導体層（１２）と、
前記半導体層（１２）の前記第２面（１２Ｂ）に形成され、側壁（１４Ａ）および底壁（１４Ｂ）を有するとともに、前記半導体層（１２）の厚さ方向（Ｚ方向）から視て第１方向（Ｙ方向）に沿って延びたトレンチ（１４）と、
前記トレンチ（１４）内に形成されたフィールドプレート電極（５２）と、
前記トレンチ（１４）内において前記フィールドプレート電極（５２）と少なくとも一部が対向している底面（５０Ｂ）を含むゲート電極（５０）と、
前記フィールドプレート電極（５２）および前記ゲート電極（５０）を相互に分離するとともに前記トレンチ（１４）の前記側壁（１４Ａ）および前記底壁（１４Ｂ）を覆う絶縁層（１６）と、
を備え、
前記半導体層（１２）は、
第１導電型（ｎ型）のドリフト領域（４２）と、
前記ドリフト領域（４２）上に形成された第２導電型（ｐ型）のボディ領域（４４）と、
前記ボディ領域（４４）上に形成され、前記フィールドプレート電極（５２）と同電位となる第１導電型（ｎ型）のソース領域（４６）と、
を含み、
前記絶縁層（１６）は、
前記トレンチ（１４）の前記側壁（１４Ａ）および前記底壁（１４Ｂ）を覆うとともに前記フィールドプレート電極（５２）を覆う第１絶縁層（５６）と、
前記第１絶縁層（５６）上において前記ドリフト領域（４２）と隣り合う位置に形成され、前記第１絶縁層（５６）よりも比誘電率が高い第２絶縁層（７２）と、
を含み、
前記フィールドプレート電極（５２）は、前記トレンチ（１４）の前記底壁（１４Ｂ）と対向している底面（５２Ｂ）を含み、
前記第２絶縁層（７２）は、前記トレンチ（１４）の深さ方向（Ｚ方向）において、前記フィールドプレート電極（５２）の底面（５２Ｂ）と前記ゲート電極（５０）の底面（５０Ｂ）との間に設けられている
半導体装置（１０）。
第１面（１２Ａ）と、前記第１面（１２Ａ）とは反対側の第２面（１２Ｂ）を有する半導体層（１２）と、
前記半導体層（１２）の前記第２面（１２Ｂ）に形成され、側壁（１４Ａ）および底壁（１４Ｂ）を有するとともに、前記半導体層（１２）の厚さ方向（Ｚ方向）から視て第１方向（Ｙ方向）に沿って延びたトレンチ（１４）と、
前記トレンチ（１４）内に形成されたフィールドプレート電極（５２）と、
前記トレンチ（１４）内において前記フィールドプレート電極（５２）と少なくとも一部が対向している底面（５０Ｂ）を含むゲート電極（５０）と、
前記フィールドプレート電極（５２）および前記ゲート電極（５０）を相互に分離するとともに前記トレンチ（１４）の前記側壁（１４Ａ）および前記底壁（１４Ｂ）を覆う絶縁層（１６）と、
を備え、
前記半導体層（１２）は、
第１導電型（ｎ型）のドリフト領域（４２）と、
前記ドリフト領域（４２）上に形成された第２導電型（ｐ型）のボディ領域（４４）と、
前記ボディ領域（４４）上に形成され、前記フィールドプレート電極（５２）と同電位となる第１導電型（ｎ型）のソース領域（４６）と、
を含み、
前記絶縁層（１６）は、
前記トレンチ（１４）の前記側壁（１４Ａ）および前記底壁（１４Ｂ）を覆うとともに前記フィールドプレート電極（５２）を覆う第１絶縁層（５６）と、
前記第１絶縁層（５６）上において前記ドリフト領域（４２）と隣り合う位置に形成され、前記第１絶縁層（５６）よりも比誘電率が高い第２絶縁層（７２）と、
を含み、
前記フィールドプレート電極（５２）は、前記トレンチ（１４）の前記底壁（１４Ｂ）と対向している底面（５２Ｂ）を含み、
前記第２絶縁層（７２）は、前記トレンチ（１４）の深さ方向（Ｚ方向）において、前記フィールドプレート電極（５２）の底面（５２Ｂ）と前記ゲート電極（５０）の底面（５０Ｂ）との間に設けられている
半導体装置（１０）。
【0134】
［付記Ａ２］
前記第２絶縁層（７２）は、前記深さ方向（Ｚ方向）における前記ゲート電極（５０）と前記フィールドプレート電極（５２）との間に設けられた対向部（７４）を含む
付記Ａ１に記載の半導体装置。
前記第２絶縁層（７２）は、前記深さ方向（Ｚ方向）における前記ゲート電極（５０）と前記フィールドプレート電極（５２）との間に設けられた対向部（７４）を含む
付記Ａ１に記載の半導体装置。
【0135】
［付記Ａ３］
前記フィールドプレート電極（５２）は、前記深さ方向（Ｚ方向）において前記ゲート電極（５０）と対向する対向面（５２Ａ）を含み、
前記第１絶縁層（５６）は、前記対向面（５２Ａ）を覆う対向絶縁部（７０）を含み、
前記第２絶縁層（７２）の前記対向部（７４）は、前記対向絶縁部（７０）上に形成されている
付記Ａ２に記載の半導体装置。
前記フィールドプレート電極（５２）は、前記深さ方向（Ｚ方向）において前記ゲート電極（５０）と対向する対向面（５２Ａ）を含み、
前記第１絶縁層（５６）は、前記対向面（５２Ａ）を覆う対向絶縁部（７０）を含み、
前記第２絶縁層（７２）の前記対向部（７４）は、前記対向絶縁部（７０）上に形成されている
付記Ａ２に記載の半導体装置。
【0136】
［付記Ａ４］
前記第２絶縁層（７２）は、前記フィールドプレート電極（５２）の側面（５２Ｃ）に対向配置された側面対向部（７６）を含む
付記Ａ２またはＡ３に記載の半導体装置。
前記第２絶縁層（７２）は、前記フィールドプレート電極（５２）の側面（５２Ｃ）に対向配置された側面対向部（７６）を含む
付記Ａ２またはＡ３に記載の半導体装置。
【0137】
［付記Ａ５］
前記半導体層（１２）の厚さ方向（Ｚ方向）から視て前記第１方向（Ｙ方向）と直交する方向を第２方向（Ｘ方向）として、
前記側面対向部（７６）は、
前記対向部（７４）から前記トレンチ（１４）の前記底壁（１４Ｂ）に向けて延びた第１側面対向部（７８）と、
前記第１側面対向部（７８）から前記トレンチ（１４）の前記側壁（１４Ａ）寄りに離隔した状態で前記第２方向（Ｘ方向）において前記第１側面対向部（７８）と対向配置された第２側面対向部（８０）と、
前記第１側面対向部（７８）のうち前記トレンチ（１４）の前記底壁（１４Ｂ）寄りの端部と前記第２側面対向部（８０）とを接続する接続部（８２）と、
を含む
付記Ａ４に記載の半導体装置。
前記半導体層（１２）の厚さ方向（Ｚ方向）から視て前記第１方向（Ｙ方向）と直交する方向を第２方向（Ｘ方向）として、
前記側面対向部（７６）は、
前記対向部（７４）から前記トレンチ（１４）の前記底壁（１４Ｂ）に向けて延びた第１側面対向部（７８）と、
前記第１側面対向部（７８）から前記トレンチ（１４）の前記側壁（１４Ａ）寄りに離隔した状態で前記第２方向（Ｘ方向）において前記第１側面対向部（７８）と対向配置された第２側面対向部（８０）と、
前記第１側面対向部（７８）のうち前記トレンチ（１４）の前記底壁（１４Ｂ）寄りの端部と前記第２側面対向部（８０）とを接続する接続部（８２）と、
を含む
付記Ａ４に記載の半導体装置。
【0138】
［付記Ａ６］
前記接続部（８２）は、前記深さ方向（Ｚ方向）において前記フィールドプレート電極（５２）の中央よりも前記ゲート電極（５０）寄りに設けられている
付記Ａ５に記載の半導体装置。
前記接続部（８２）は、前記深さ方向（Ｚ方向）において前記フィールドプレート電極（５２）の中央よりも前記ゲート電極（５０）寄りに設けられている
付記Ａ５に記載の半導体装置。
【0139】
［付記Ａ７］
前記第２絶縁層（７２）は、前記側面対向部（７６）から連続して形成されており、前記対向部（７４）から前記ゲート電極（５０）に向けて突出する突出部（８６）を含む
付記Ａ４～Ａ６のいずれか１つに記載の半導体装置。
前記第２絶縁層（７２）は、前記側面対向部（７６）から連続して形成されており、前記対向部（７４）から前記ゲート電極（５０）に向けて突出する突出部（８６）を含む
付記Ａ４～Ａ６のいずれか１つに記載の半導体装置。
【0140】
［付記Ａ８］
前記ゲート電極（５０）は、前記深さ方向（Ｚ方向）において前記突出部（８６）と対向しており、
前記ゲート電極（５０）のうち前記突出部（８６）と前記深さ方向（Ｚ方向）に対向する部分は、前記ゲート電極（５０）の底面（５０Ｂ）から前記突出部（８６）に向けて突出するゲート側突出部（８８）を含む
付記Ａ７に記載の半導体装置。
前記ゲート電極（５０）は、前記深さ方向（Ｚ方向）において前記突出部（８６）と対向しており、
前記ゲート電極（５０）のうち前記突出部（８６）と前記深さ方向（Ｚ方向）に対向する部分は、前記ゲート電極（５０）の底面（５０Ｂ）から前記突出部（８６）に向けて突出するゲート側突出部（８８）を含む
付記Ａ７に記載の半導体装置。
【0141】
［付記Ａ９］
前記深さ方向（Ｚ方向）における前記突出部（８６）と前記ゲート側突出部（８８）との間には、酸化膜（９０）が介在している
付記Ａ８に記載の半導体装置。
前記深さ方向（Ｚ方向）における前記突出部（８６）と前記ゲート側突出部（８８）との間には、酸化膜（９０）が介在している
付記Ａ８に記載の半導体装置。
【0142】
［付記Ａ１０］
前記絶縁層（１６）は、前記深さ方向（Ｚ方向）において前記第２絶縁層（７２）と前記ゲート電極（５０）との間に形成された第３絶縁層（９２）を含み、
前記第３絶縁層（９２）は、前記第２絶縁層（７２）よりも比誘電率が低い
付記Ａ１～Ａ９のいずれか１つに記載の半導体装置。
前記絶縁層（１６）は、前記深さ方向（Ｚ方向）において前記第２絶縁層（７２）と前記ゲート電極（５０）との間に形成された第３絶縁層（９２）を含み、
前記第３絶縁層（９２）は、前記第２絶縁層（７２）よりも比誘電率が低い
付記Ａ１～Ａ９のいずれか１つに記載の半導体装置。
【0143】
［付記Ａ１１］
前記第３絶縁層（９２）の比誘電率は、前記第１絶縁層（５６）の比誘電率と等しい
付記Ａ１０に記載の半導体装置。
前記第３絶縁層（９２）の比誘電率は、前記第１絶縁層（５６）の比誘電率と等しい
付記Ａ１０に記載の半導体装置。
【0144】
［付記Ａ１２］
前記絶縁層（１６）は、前記深さ方向（Ｚ方向）において前記第２絶縁層（７２）と前記ゲート電極（５０）との間に形成された第３絶縁層（９２）を含み、
前記第３絶縁層（９２）のうち前記ゲート電極（５０）の底面（５０Ｂ）と前記第２絶縁層（７２）の前記対向部（７４）とに挟み込まれた部分の厚さ（Ｔ４）は、前記対向部（７４）の厚さ（Ｔ２）よりも厚い
付記Ａ２～Ａ９のいずれか１つに記載の半導体装置。
前記絶縁層（１６）は、前記深さ方向（Ｚ方向）において前記第２絶縁層（７２）と前記ゲート電極（５０）との間に形成された第３絶縁層（９２）を含み、
前記第３絶縁層（９２）のうち前記ゲート電極（５０）の底面（５０Ｂ）と前記第２絶縁層（７２）の前記対向部（７４）とに挟み込まれた部分の厚さ（Ｔ４）は、前記対向部（７４）の厚さ（Ｔ２）よりも厚い
付記Ａ２～Ａ９のいずれか１つに記載の半導体装置。
【0145】
［付記Ａ１３］
前記絶縁層（１６）は、前記深さ方向（Ｚ方向）において前記第２絶縁層（７２）と前記ゲート電極（５０）との間に形成された第３絶縁層（９２）を含み、
前記第３絶縁層（９２）のうち前記ゲート電極（５０）の底面（５０Ｂ）と前記第２絶縁層（７２）の前記対向部（７４）とに挟み込まれた部分の厚さ（Ｔ４）は、前記第１絶縁層（５６）の前記対向絶縁部（７０）の厚さ（Ｔ１）よりも厚い
付記Ａ３に記載の半導体装置。
前記絶縁層（１６）は、前記深さ方向（Ｚ方向）において前記第２絶縁層（７２）と前記ゲート電極（５０）との間に形成された第３絶縁層（９２）を含み、
前記第３絶縁層（９２）のうち前記ゲート電極（５０）の底面（５０Ｂ）と前記第２絶縁層（７２）の前記対向部（７４）とに挟み込まれた部分の厚さ（Ｔ４）は、前記第１絶縁層（５６）の前記対向絶縁部（７０）の厚さ（Ｔ１）よりも厚い
付記Ａ３に記載の半導体装置。
【0146】
［付記Ａ１４］
前記絶縁層（１６）は、前記深さ方向（Ｚ方向）において前記第２絶縁層（７２）と前記ゲート電極（５０）との間に形成された第３絶縁層（９２）を含み、
前記第３絶縁層（９２）は、前記第１側面対向部（７８）、前記接続部（８２）、および前記第２側面対向部（８０）によって形成された凹部（８４）に入り込んでいる
付記Ａ５またはＡ６に記載の半導体装置。
前記絶縁層（１６）は、前記深さ方向（Ｚ方向）において前記第２絶縁層（７２）と前記ゲート電極（５０）との間に形成された第３絶縁層（９２）を含み、
前記第３絶縁層（９２）は、前記第１側面対向部（７８）、前記接続部（８２）、および前記第２側面対向部（８０）によって形成された凹部（８４）に入り込んでいる
付記Ａ５またはＡ６に記載の半導体装置。
【0147】
［付記Ａ１５］
前記第１絶縁層（５６）は、
前記第２方向（Ｘ方向）における前記フィールドプレート電極（５２）と前記第１側面対向部（７８）との間に入り込んだ第１介在部（６４）と、
前記第２方向（Ｘ方向）における前記第２側面対向部（８０）と前記トレンチ（１４）の前記側壁（１４Ａ）との間に入り込んだ第２介在部（６６）と、
を含む
付記Ａ５またはＡ６に記載の半導体装置。
前記第１絶縁層（５６）は、
前記第２方向（Ｘ方向）における前記フィールドプレート電極（５２）と前記第１側面対向部（７８）との間に入り込んだ第１介在部（６４）と、
前記第２方向（Ｘ方向）における前記第２側面対向部（８０）と前記トレンチ（１４）の前記側壁（１４Ａ）との間に入り込んだ第２介在部（６６）と、
を含む
付記Ａ５またはＡ６に記載の半導体装置。
【0148】
［付記Ａ１６］
前記半導体層（１２）の厚さ方向（Ｚ方向）から視て前記第１方向（Ｙ方向）と直交する方向を第２方向（Ｘ方向）として、
前記ゲート電極（５０）の前記第２方向（Ｘ方向）の最大寸法（ＷＧ）は、前記第２絶縁層（７２）の前記第２方向（Ｘ方向）の最大寸法（ＷＤ）以上である
付記Ａ１～Ａ１５のいずれか１つに記載の半導体装置。
前記半導体層（１２）の厚さ方向（Ｚ方向）から視て前記第１方向（Ｙ方向）と直交する方向を第２方向（Ｘ方向）として、
前記ゲート電極（５０）の前記第２方向（Ｘ方向）の最大寸法（ＷＧ）は、前記第２絶縁層（７２）の前記第２方向（Ｘ方向）の最大寸法（ＷＤ）以上である
付記Ａ１～Ａ１５のいずれか１つに記載の半導体装置。
【0149】
［付記Ａ１７］
前記第１絶縁層（５６）は、ＳｉＯ２膜であり、
前記第２絶縁層（７２）は、ＳｉＮ膜、ＳｉＯＮ膜、ＨｆＯ２膜のいずれかである
付記Ａ１～Ａ１６のいずれか１つに記載の半導体装置。
前記第１絶縁層（５６）は、ＳｉＯ２膜であり、
前記第２絶縁層（７２）は、ＳｉＮ膜、ＳｉＯＮ膜、ＨｆＯ２膜のいずれかである
付記Ａ１～Ａ１６のいずれか１つに記載の半導体装置。
【0150】
［付記Ａ１８］
前記絶縁層（１６）は、前記深さ方向（Ｚ方向）において前記第２絶縁層（７２）と前記ゲート電極（５０）との間に形成された第３絶縁層（９２）を含み、
前記第３絶縁層（９２）は、ＳｉＯ２膜である
付記Ａ１７に記載の半導体装置。
前記絶縁層（１６）は、前記深さ方向（Ｚ方向）において前記第２絶縁層（７２）と前記ゲート電極（５０）との間に形成された第３絶縁層（９２）を含み、
前記第３絶縁層（９２）は、ＳｉＯ２膜である
付記Ａ１７に記載の半導体装置。
【0151】
［付記Ａ１９］
第１面（１２Ａ）と、前記第１面（１２Ａ）とは反対側の第２面（１２Ｂ）を有する半導体層（１２）を形成すること、
前記半導体層（１２）の前記第２面（１２Ｂ）に、側壁（１４Ａ）および底壁（１４Ｂ）を有するとともに、前記半導体層（１２）の厚さ方向（Ｚ方向）から視て第１方向（Ｙ方向）に沿って延びたトレンチ（１４）を形成すること、
前記トレンチ（１４）内にフィールドプレート電極（５２）を形成すること、
前記フィールドプレート電極（５２）と少なくとも一部が対向している底面（５０Ｂ）を含むゲート電極（５０）を前記トレンチ（１４）内に形成すること、
前記フィールドプレート電極（５２）および前記ゲート電極（５０）を相互に分離するとともに、前記トレンチ（１４）の前記側壁（１４Ａ）および前記底壁（１４Ｂ）を覆う絶縁層（１６）を形成すること、
を含み、
前記半導体層（１２）を形成することは、
第１導電型（ｎ型）のドリフト領域（４２）を形成すること、
前記ドリフト領域（４２）上に第２導電型（ｐ型）のボディ領域（４６）を形成すること、
前記ボディ領域（４６）上に前記フィールドプレート電極（５２）と同電位となる第１導電型（ｎ型）のソース領域（４４）を形成すること、
を含み、
前記絶縁層（１６）を形成することは、
前記トレンチ（１４）の前記側壁（１４Ａ）および前記底壁（１４Ｂ）を覆うとともに前記フィールドプレート電極（５２）を覆う第１絶縁層（５６）を形成すること、
前記第１絶縁層（５６）よりも比誘電率が高い第２絶縁層（７２）を、前記第１絶縁層（５６）上において前記ドリフト領域（４２）と隣り合う位置に形成すること、
を含み、
前記フィールドプレート電極（５２）は、前記トレンチ（１４）の前記底壁（１４Ａ）と対向している底面（５０Ｂ）を含み、
前記第２絶縁層（７２）を形成することは、前記トレンチ（１４）の深さ方向（Ｚ方向）において、前記フィールドプレート電極（５２）の底面（５２Ｂ）と前記ゲート電極（５０）の底面（５０Ｂ）との間に前記第２絶縁層（７２）を形成することを含む
半導体装置（１０）の製造方法。
第１面（１２Ａ）と、前記第１面（１２Ａ）とは反対側の第２面（１２Ｂ）を有する半導体層（１２）を形成すること、
前記半導体層（１２）の前記第２面（１２Ｂ）に、側壁（１４Ａ）および底壁（１４Ｂ）を有するとともに、前記半導体層（１２）の厚さ方向（Ｚ方向）から視て第１方向（Ｙ方向）に沿って延びたトレンチ（１４）を形成すること、
前記トレンチ（１４）内にフィールドプレート電極（５２）を形成すること、
前記フィールドプレート電極（５２）と少なくとも一部が対向している底面（５０Ｂ）を含むゲート電極（５０）を前記トレンチ（１４）内に形成すること、
前記フィールドプレート電極（５２）および前記ゲート電極（５０）を相互に分離するとともに、前記トレンチ（１４）の前記側壁（１４Ａ）および前記底壁（１４Ｂ）を覆う絶縁層（１６）を形成すること、
を含み、
前記半導体層（１２）を形成することは、
第１導電型（ｎ型）のドリフト領域（４２）を形成すること、
前記ドリフト領域（４２）上に第２導電型（ｐ型）のボディ領域（４６）を形成すること、
前記ボディ領域（４６）上に前記フィールドプレート電極（５２）と同電位となる第１導電型（ｎ型）のソース領域（４４）を形成すること、
を含み、
前記絶縁層（１６）を形成することは、
前記トレンチ（１４）の前記側壁（１４Ａ）および前記底壁（１４Ｂ）を覆うとともに前記フィールドプレート電極（５２）を覆う第１絶縁層（５６）を形成すること、
前記第１絶縁層（５６）よりも比誘電率が高い第２絶縁層（７２）を、前記第１絶縁層（５６）上において前記ドリフト領域（４２）と隣り合う位置に形成すること、
を含み、
前記フィールドプレート電極（５２）は、前記トレンチ（１４）の前記底壁（１４Ａ）と対向している底面（５０Ｂ）を含み、
前記第２絶縁層（７２）を形成することは、前記トレンチ（１４）の深さ方向（Ｚ方向）において、前記フィールドプレート電極（５２）の底面（５２Ｂ）と前記ゲート電極（５０）の底面（５０Ｂ）との間に前記第２絶縁層（７２）を形成することを含む
半導体装置（１０）の製造方法。
【0152】
［付記Ａ２０］
前記絶縁層（１６）を形成することは、前記第２絶縁層（７２）よりも比誘電率が低い第３絶縁層（９２）を前記第１絶縁層（５６）と前記ゲート電極（５０）の底面（５０Ｂ）との間に形成することを含む
付記Ａ１９に記載の半導体装置の製造方法。
前記絶縁層（１６）を形成することは、前記第２絶縁層（７２）よりも比誘電率が低い第３絶縁層（９２）を前記第１絶縁層（５６）と前記ゲート電極（５０）の底面（５０Ｂ）との間に形成することを含む
付記Ａ１９に記載の半導体装置の製造方法。
【0153】
［付記Ｂ１］
第１面（１２Ａ）と、前記第１面（１２Ａ）とは反対側の第２面（１２Ｂ）を有する半導体層（１２）と、
前記半導体層（１２）の前記第２面（１２Ｂ）に形成され、側壁（１４Ａ）および底壁（１４Ｂ）を有するとともに、前記半導体層（１２）の厚さ方向（Ｚ方向）から視て第１方向（Ｙ方向）に沿って延びたトレンチ（１４）と、
前記トレンチ（１４）内に形成されたフィールドプレート電極（５２）と、
前記トレンチ（１４）内において前記フィールドプレート電極（５２）と少なくとも一部が対向している底面（５０Ｂ）を含むゲート電極（５０）と、
前記フィールドプレート電極（５２）および前記ゲート電極（５０）を相互に分離するとともに前記トレンチ（１４）の前記側壁（１４Ａ）および前記底壁（１４Ｂ）を覆う絶縁層（１６）と、
を備え、
前記半導体層（１２）は、
第１導電型（ｎ型）のドリフト領域（４２）と、
前記ドリフト領域（４２）上に形成された第２導電型（ｐ型）のボディ領域（４４）と、
前記ボディ領域（４４）上に形成され、前記フィールドプレート電極（５２）と同電位となる第１導電型（ｎ型）のソース領域（４６）と、
を含み、
前記絶縁層（１６）は、
前記トレンチ（１４）の前記側壁（１４Ａ）および前記底壁（１４Ｂ）を覆うとともに前記フィールドプレート電極（５２）を覆う第１絶縁層（５６）と、
前記第１絶縁層（５６）上に形成され、前記第１絶縁層（５６）とは比誘電率が異なる第２絶縁層（７２）と、
を含み、
前記トレンチ（１４）の深さ方向（Ｚ方向）における前記フィールドプレート電極（５２）と前記ゲート電極（５０）との間には、前記第１絶縁層（５６）および前記第２絶縁層（７２）が設けられている
半導体装置（１０）。
第１面（１２Ａ）と、前記第１面（１２Ａ）とは反対側の第２面（１２Ｂ）を有する半導体層（１２）と、
前記半導体層（１２）の前記第２面（１２Ｂ）に形成され、側壁（１４Ａ）および底壁（１４Ｂ）を有するとともに、前記半導体層（１２）の厚さ方向（Ｚ方向）から視て第１方向（Ｙ方向）に沿って延びたトレンチ（１４）と、
前記トレンチ（１４）内に形成されたフィールドプレート電極（５２）と、
前記トレンチ（１４）内において前記フィールドプレート電極（５２）と少なくとも一部が対向している底面（５０Ｂ）を含むゲート電極（５０）と、
前記フィールドプレート電極（５２）および前記ゲート電極（５０）を相互に分離するとともに前記トレンチ（１４）の前記側壁（１４Ａ）および前記底壁（１４Ｂ）を覆う絶縁層（１６）と、
を備え、
前記半導体層（１２）は、
第１導電型（ｎ型）のドリフト領域（４２）と、
前記ドリフト領域（４２）上に形成された第２導電型（ｐ型）のボディ領域（４４）と、
前記ボディ領域（４４）上に形成され、前記フィールドプレート電極（５２）と同電位となる第１導電型（ｎ型）のソース領域（４６）と、
を含み、
前記絶縁層（１６）は、
前記トレンチ（１４）の前記側壁（１４Ａ）および前記底壁（１４Ｂ）を覆うとともに前記フィールドプレート電極（５２）を覆う第１絶縁層（５６）と、
前記第１絶縁層（５６）上に形成され、前記第１絶縁層（５６）とは比誘電率が異なる第２絶縁層（７２）と、
を含み、
前記トレンチ（１４）の深さ方向（Ｚ方向）における前記フィールドプレート電極（５２）と前記ゲート電極（５０）との間には、前記第１絶縁層（５６）および前記第２絶縁層（７２）が設けられている
半導体装置（１０）。
【0154】
［付記Ｂ１が解決する課題］
半導体装置がスイッチング動作している場合、オフ状態において半導体装置にドレイン・ソース間に急峻に立ち上がる電圧に起因して、半導体装置のゲート・ドレイン間容量とゲート・ソース間容量との比に基づいてゲート電極に電圧が発生するおそれがある。この電圧がゲート閾値電圧を超えると半導体装置が誤ってオンしてしまう、所謂セルフターンオンが生じる。
半導体装置がスイッチング動作している場合、オフ状態において半導体装置にドレイン・ソース間に急峻に立ち上がる電圧に起因して、半導体装置のゲート・ドレイン間容量とゲート・ソース間容量との比に基づいてゲート電極に電圧が発生するおそれがある。この電圧がゲート閾値電圧を超えると半導体装置が誤ってオンしてしまう、所謂セルフターンオンが生じる。
【0155】
［効果］
この構成によれば、フィールドプレート電極およびゲート電極とこれら電極の間に第１絶縁層および第２絶縁層によって構成されたキャパシタの容量を、第１絶縁層および第２絶縁層の互いに異なる比誘電率を変更することによって調整することができる。これにより、例えばゲート・ソース間電圧を大きくすることによってセルフターンオンのマージンを確保することができる。したがって、セルフターンオンの発生を抑制できる。
この構成によれば、フィールドプレート電極およびゲート電極とこれら電極の間に第１絶縁層および第２絶縁層によって構成されたキャパシタの容量を、第１絶縁層および第２絶縁層の互いに異なる比誘電率を変更することによって調整することができる。これにより、例えばゲート・ソース間電圧を大きくすることによってセルフターンオンのマージンを確保することができる。したがって、セルフターンオンの発生を抑制できる。
【0156】
［付記Ｂ２］
前記フィールドプレート電極（５２）は、前記深さ方向（Ｚ方向）において前記ゲート電極（５０）と対向する対向面（５２Ａ）を含み、
前記第１絶縁層（５６）は、前記対向面（５２Ａ）を覆う対向絶縁部（７０）を含み、
前記第２絶縁層（７２）は、前記対向絶縁部（７０）上に形成されている
付記Ｂ１に記載の半導体装置。
前記フィールドプレート電極（５２）は、前記深さ方向（Ｚ方向）において前記ゲート電極（５０）と対向する対向面（５２Ａ）を含み、
前記第１絶縁層（５６）は、前記対向面（５２Ａ）を覆う対向絶縁部（７０）を含み、
前記第２絶縁層（７２）は、前記対向絶縁部（７０）上に形成されている
付記Ｂ１に記載の半導体装置。
【0157】
［付記Ｂ３］
前記絶縁層（１６）は、前記深さ方向（Ｚ方向）において前記第２絶縁層（７２）と前記ゲート電極（５０）との間に形成された第３絶縁層（９２）を含み、
前記第３絶縁層（９２）は、前記第２絶縁層（７２）とは比誘電率が異なる
付記Ｂ２に記載の半導体装置。
前記絶縁層（１６）は、前記深さ方向（Ｚ方向）において前記第２絶縁層（７２）と前記ゲート電極（５０）との間に形成された第３絶縁層（９２）を含み、
前記第３絶縁層（９２）は、前記第２絶縁層（７２）とは比誘電率が異なる
付記Ｂ２に記載の半導体装置。
【0158】
［付記Ｂ４］
前記第２絶縁層（７２）は、前記深さ方向（Ｚ方向）における前記ゲート電極（５０）と前記フィールドプレート電極（５２）との間に設けられた対向部（７４）を含み、
前記第３絶縁層（９２）のうち前記ゲート電極（５０）の底面（５０Ｂ）と前記第２絶縁層（７２）の前記対向部（７４）とに挟み込まれた部分の厚さ（Ｔ４）は、前記対向部（７４）の厚さ（Ｔ２）よりも厚い
付記Ｂ３に記載の半導体装置。
前記第２絶縁層（７２）は、前記深さ方向（Ｚ方向）における前記ゲート電極（５０）と前記フィールドプレート電極（５２）との間に設けられた対向部（７４）を含み、
前記第３絶縁層（９２）のうち前記ゲート電極（５０）の底面（５０Ｂ）と前記第２絶縁層（７２）の前記対向部（７４）とに挟み込まれた部分の厚さ（Ｔ４）は、前記対向部（７４）の厚さ（Ｔ２）よりも厚い
付記Ｂ３に記載の半導体装置。
【0159】
［付記Ｂ５］
前記第３絶縁層（９２）のうち前記ゲート電極（５０）の前記底面（５０Ｂ）と前記第２絶縁層（７２）の前記対向部（７４）とに挟み込まれた部分の厚さ（Ｔ４）は、前記第１絶縁層（５６）の前記対向絶縁部（７０）の厚さ（Ｔ１）よりも厚い
付記Ｂ４に記載の半導体装置。
前記第３絶縁層（９２）のうち前記ゲート電極（５０）の前記底面（５０Ｂ）と前記第２絶縁層（７２）の前記対向部（７４）とに挟み込まれた部分の厚さ（Ｔ４）は、前記第１絶縁層（５６）の前記対向絶縁部（７０）の厚さ（Ｔ１）よりも厚い
付記Ｂ４に記載の半導体装置。
【0160】
［付記Ｂ６］
前記第２絶縁層（７２）は、前記第１絶縁層（５６）よりも低い比誘電率を有する
付記Ｂ１～Ｂ５のいずれか１つに記載の半導体装置。
前記第２絶縁層（７２）は、前記第１絶縁層（５６）よりも低い比誘電率を有する
付記Ｂ１～Ｂ５のいずれか１つに記載の半導体装置。
【0161】
［付記Ｂ７］
前記第２絶縁層（７２）は、前記第３絶縁層（９２）よりも低い比誘電率を有する
付記Ｂ３～Ｂ５のいずれか１つに記載の半導体装置。
前記第２絶縁層（７２）は、前記第３絶縁層（９２）よりも低い比誘電率を有する
付記Ｂ３～Ｂ５のいずれか１つに記載の半導体装置。
【0162】
［付記Ｂ８］
前記第３絶縁層（９２）は、前記第１絶縁層（５６）と等しい比誘電率を有する
付記Ｂ３～Ｂ５のいずれか１つに記載の半導体装置。
前記第３絶縁層（９２）は、前記第１絶縁層（５６）と等しい比誘電率を有する
付記Ｂ３～Ｂ５のいずれか１つに記載の半導体装置。
【0163】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0164】
１０…半導体装置
１０Ｘ…比較例の半導体装置
１２…半導体層
１２Ａ…第１面
１２Ｂ…第２面
１４…ゲートトレンチ（トレンチ）
１４Ａ…側壁
１４Ｂ…底壁
１４Ｐ…第１端部
１４Ｑ…第２端部
１６…絶縁層
１８…周縁トレンチ
２０…ｎ－型領域
２２…ｐ－型領域
２４…ｎ＋型領域
２６…ゲート配線
２８…ソース配線
３０…ゲートコンタクト部
３２…ソースコンタクト部
３４…ラインコンタクト部
３６…コンタクト部
３８…半導体基板
４０…エピタキシャル層
４２…ドリフト領域
４４…ボディ領域
４６…ソース領域
４８…コンタクト領域
５０…ゲート電極
５０Ａ…底面
５０Ｂ…上面
５０Ｃ…側面
５２…フィールドプレート電極
５２Ａ…対向面
５２Ｂ…底面
５２Ｃ…側面
５４…ドレイン電極
５６…第１絶縁層
５８…底部絶縁部
６０…側面絶縁部
６２…第１側面絶縁部
６４…第１介在部
６６…第２介在部
６８…第２側面絶縁部
７０…対向絶縁部
７２…第２絶縁層
７４…対向部
７６…側面対向部
７８…第１側面対向部
８０…第２側面対向部
８２…接続部
８４…凹部
８６…突出部
８８…ゲート側突出部
９０…酸化膜
９２…第３絶縁層
９４…誘電部
９６…埋込部
１００…第１ＳｉＯ系絶縁層
１０２…第１導電体層
１０４…第２ＳｉＯ系絶縁層
１０６…ＳｉＮ系絶縁層
１０８…第３ＳｉＯ系絶縁層
１１０…凹部
１１２…第２導電体層
１１４…第４ＳｉＯ系絶縁層
１１６…コンタクトトレンチ
１１６Ａ…底壁
ＬＦ…フィールドプレート電極の長さ寸法
Ｗ１…第１側面絶縁部の幅
Ｗ２…第１介在部の幅
Ｗ３…第２介在部の幅
Ｗ４…第２側面絶縁部の幅
ＷＤ…第２絶縁層のＸ方向の最大寸法
ＷＧ…ゲート電極のＸ方向の最大寸法
Ｔ１…対向絶縁部の厚さ
Ｔ２…第２絶縁層の厚さ
Ｔ３…酸化膜の厚さ
Ｔ４…第３絶縁層の厚さ
１０Ｘ…比較例の半導体装置
１２…半導体層
１２Ａ…第１面
１２Ｂ…第２面
１４…ゲートトレンチ（トレンチ）
１４Ａ…側壁
１４Ｂ…底壁
１４Ｐ…第１端部
１４Ｑ…第２端部
１６…絶縁層
１８…周縁トレンチ
２０…ｎ－型領域
２２…ｐ－型領域
２４…ｎ＋型領域
２６…ゲート配線
２８…ソース配線
３０…ゲートコンタクト部
３２…ソースコンタクト部
３４…ラインコンタクト部
３６…コンタクト部
３８…半導体基板
４０…エピタキシャル層
４２…ドリフト領域
４４…ボディ領域
４６…ソース領域
４８…コンタクト領域
５０…ゲート電極
５０Ａ…底面
５０Ｂ…上面
５０Ｃ…側面
５２…フィールドプレート電極
５２Ａ…対向面
５２Ｂ…底面
５２Ｃ…側面
５４…ドレイン電極
５６…第１絶縁層
５８…底部絶縁部
６０…側面絶縁部
６２…第１側面絶縁部
６４…第１介在部
６６…第２介在部
６８…第２側面絶縁部
７０…対向絶縁部
７２…第２絶縁層
７４…対向部
７６…側面対向部
７８…第１側面対向部
８０…第２側面対向部
８２…接続部
８４…凹部
８６…突出部
８８…ゲート側突出部
９０…酸化膜
９２…第３絶縁層
９４…誘電部
９６…埋込部
１００…第１ＳｉＯ系絶縁層
１０２…第１導電体層
１０４…第２ＳｉＯ系絶縁層
１０６…ＳｉＮ系絶縁層
１０８…第３ＳｉＯ系絶縁層
１１０…凹部
１１２…第２導電体層
１１４…第４ＳｉＯ系絶縁層
１１６…コンタクトトレンチ
１１６Ａ…底壁
ＬＦ…フィールドプレート電極の長さ寸法
Ｗ１…第１側面絶縁部の幅
Ｗ２…第１介在部の幅
Ｗ３…第２介在部の幅
Ｗ４…第２側面絶縁部の幅
ＷＤ…第２絶縁層のＸ方向の最大寸法
ＷＧ…ゲート電極のＸ方向の最大寸法
Ｔ１…対向絶縁部の厚さ
Ｔ２…第２絶縁層の厚さ
Ｔ３…酸化膜の厚さ
Ｔ４…第３絶縁層の厚さ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】