(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134104
(43)【公開日】2024-10-03
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
H10B 12/00 20230101AFI20240926BHJP
G11C 5/04 20060101ALI20240926BHJP
G11C 11/404 20060101ALI20240926BHJP
【ＦＩ】
H10B12/00 671A
G11C5/04 220
G11C11/404
H10B12/00 621C
H10B12/00 621B
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023044215
(22)【出願日】2023-03-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】角 礼子
(72)【発明者】
【氏名】犬飼 貴士
(72)【発明者】
【氏名】稲場 恒夫
(72)【発明者】
【氏名】宮崎 隆行
【テーマコード（参考）】
5F083
5M024
【Ｆターム（参考）】
5F083AD03
5F083AD06
5F083AD21
5F083AD56
5F083AD57
5F083GA06
5F083GA27
5F083JA60
5F083MA06
5F083MA16
5F083MA19
5M024BB02
5M024BB13
5M024CC54
5M024LL11
5M024PP05
(57)【要約】
【課題】信頼性を向上する。
【解決手段】実施形態によれば、メモリデバイスは、第１乃至第４サブアレイ１１１を含むメモリセルアレイ１１０と、第１サブアレイ及び第２サブアレイに接続された第１ビット線ＢＬ０と、第１ビット線と第１方向に並んで配置され、第３サブアレイ及び第４サブアレイに接続された第２ビット線￣ＢＬ０と、第２方向において、第１ビット線と異なる位置に配置され、少なくとも第２サブアレイ及び第３サブアレイに接続された第３ビット線ＢＬ２と、第３ビット線と第１方向に並んで配置され、第４サブアレイに接続された第４ビット線￣ＢＬ２と、第１ビット線及び第２ビット線に電気的に接続される第１回路ＳＡ０と、第３ビット線及び第４ビット線に電気的に接続される第２回路ＳＡ２とを含む。
【選択図】図２
【解決手段】実施形態によれば、メモリデバイスは、第１乃至第４サブアレイ１１１を含むメモリセルアレイ１１０と、第１サブアレイ及び第２サブアレイに接続された第１ビット線ＢＬ０と、第１ビット線と第１方向に並んで配置され、第３サブアレイ及び第４サブアレイに接続された第２ビット線￣ＢＬ０と、第２方向において、第１ビット線と異なる位置に配置され、少なくとも第２サブアレイ及び第３サブアレイに接続された第３ビット線ＢＬ２と、第３ビット線と第１方向に並んで配置され、第４サブアレイに接続された第４ビット線￣ＢＬ２と、第１ビット線及び第２ビット線に電気的に接続される第１回路ＳＡ０と、第３ビット線及び第４ビット線に電気的に接続される第２回路ＳＡ２とを含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
複数の第１メモリセルを含む第１サブアレイ、複数の第２メモリセルを含む第２サブアレイ、複数の第３メモリセルを含む第３サブアレイ、及び複数の第４メモリセルを含む第４サブアレイを含むメモリセルアレイと、
前記第１サブアレイ及び前記第２サブアレイに接続され、第１方向に延伸する第１ビット線と、
前記第１ビット線と第１方向に並んで配置され、前記第３サブアレイ及び前記第４サブアレイに接続された第２ビット線と、
前記第１方向と交差する第２方向において、前記第１ビット線と異なる位置に配置され、少なくとも前記第２サブアレイ及び前記第３サブアレイに接続された第３ビット線と、
前記第３ビット線と前記第１方向に並んで配置され、前記第４サブアレイに接続された第４ビット線と、
前記第１ビット線及び前記第２ビット線に電気的に接続される第１回路と、
前記第３ビット線及び前記第４ビット線に電気的に接続される第２回路と
を備えるメモリデバイス。
前記第１サブアレイ及び前記第２サブアレイに接続され、第１方向に延伸する第１ビット線と、
前記第１ビット線と第１方向に並んで配置され、前記第３サブアレイ及び前記第４サブアレイに接続された第２ビット線と、
前記第１方向と交差する第２方向において、前記第１ビット線と異なる位置に配置され、少なくとも前記第２サブアレイ及び前記第３サブアレイに接続された第３ビット線と、
前記第３ビット線と前記第１方向に並んで配置され、前記第４サブアレイに接続された第４ビット線と、
前記第１ビット線及び前記第２ビット線に電気的に接続される第１回路と、
前記第３ビット線及び前記第４ビット線に電気的に接続される第２回路と
を備えるメモリデバイス。
【請求項2】
前記第１回路は、前記第１方向において、前記第２サブアレイと前記第３サブアレイとの間に配置され、
前記第２回路は、前記第１方向において、前記第３サブアレイと前記第４サブアレイとの間に配置される、
請求項１に記載のメモリデバイス。
前記第２回路は、前記第１方向において、前記第３サブアレイと前記第４サブアレイとの間に配置される、
請求項１に記載のメモリデバイス。
【請求項3】
前記メモリセルアレイを含む第１チップと、
前記第１チップと貼り合わされ、前記第１回路及び前記第２回路を含む第２チップと
を更に備え、
前記第１ビット線は、前記第１チップと前記第２チップとの貼合面に設けられた第１パッドを介して前記第１回路に電気的に接続され、
前記第２ビット線は、前記貼合面に設けられた第２パッドを介して前記第１回路に電気的に接続され、
前記第１パッドと前記第１回路とを接続する第１電流経路の長さは、前記第２パッドと前記第１回路とを接続する第２電流経路の長さと等しい、
請求項２に記載のメモリデバイス。
前記第１チップと貼り合わされ、前記第１回路及び前記第２回路を含む第２チップと
を更に備え、
前記第１ビット線は、前記第１チップと前記第２チップとの貼合面に設けられた第１パッドを介して前記第１回路に電気的に接続され、
前記第２ビット線は、前記貼合面に設けられた第２パッドを介して前記第１回路に電気的に接続され、
前記第１パッドと前記第１回路とを接続する第１電流経路の長さは、前記第２パッドと前記第１回路とを接続する第２電流経路の長さと等しい、
請求項２に記載のメモリデバイス。
【請求項4】
前記第２サブアレイと、前記第１回路と、前記第３サブアレイと、前記第２回路と、前記第４サブアレイとは、基板上に前記第１方向に並んで配置され、
前記第１ビット線と前記第１回路とを接続する第３電流経路の長さは、前記第２ビット線と前記第１回路とを接続する第４電流経路の長さと等しい、
請求項２に記載のメモリデバイス。
前記第１ビット線と前記第１回路とを接続する第３電流経路の長さは、前記第２ビット線と前記第１回路とを接続する第４電流経路の長さと等しい、
請求項２に記載のメモリデバイス。
【請求項5】
前記第１回路及び前記第２回路は、基板上に設けられ、
前記第１サブアレイ、前記第２サブアレイ、前記第３サブアレイ、及び前記第４サブアレイは、前記第１方向及び前記第２方向と交差し前記基板に垂直な第３方向において、前記第１回路及び前記第２回路の上方に設けられ
前記第１ビット線と前記第１回路とを接続する第５電流経路の長さは、前記第２ビット線と前記第１回路とを接続する第６電流経路の長さと等しい、
請求項２に記載のメモリデバイス。
前記第１サブアレイ、前記第２サブアレイ、前記第３サブアレイ、及び前記第４サブアレイは、前記第１方向及び前記第２方向と交差し前記基板に垂直な第３方向において、前記第１回路及び前記第２回路の上方に設けられ
前記第１ビット線と前記第１回路とを接続する第５電流経路の長さは、前記第２ビット線と前記第１回路とを接続する第６電流経路の長さと等しい、
請求項２に記載のメモリデバイス。
【請求項6】
前記第１サブアレイ及び前記第２サブアレイに接続され、前記第２方向において、前記第１ビット線と異なる位置に配置された第５ビット線と、
前記第５ビット線と前記第１方向に並んで配置され、前記第３サブアレイ及び前記第４サブアレイに接続された第６ビット線と、
前記第１方向において、前記第２サブアレイと前記第３サブアレイとの間に配置され、前記第５ビット線及び前記第６ビット線に電気的に接続される第３回路と、
を更に備え、
前記第５ビット線は、前記第２方向に延伸する第１配線と、前記貼合面に設けられ、前記第２方向において前記第５ビット線と異なる位置に配置された第３パッドとを介して前記第３回路に電気的に接続され、
前記第６ビット線は、前記第２方向に延伸する第２配線と、前記貼合面に設けられ、前記第２方向において前記第６ビット線と異なる位置に配置された第４パッドとを介して前記第３回路に電気的に接続される、
請求項３に記載のメモリデバイス。
前記第５ビット線と前記第１方向に並んで配置され、前記第３サブアレイ及び前記第４サブアレイに接続された第６ビット線と、
前記第１方向において、前記第２サブアレイと前記第３サブアレイとの間に配置され、前記第５ビット線及び前記第６ビット線に電気的に接続される第３回路と、
を更に備え、
前記第５ビット線は、前記第２方向に延伸する第１配線と、前記貼合面に設けられ、前記第２方向において前記第５ビット線と異なる位置に配置された第３パッドとを介して前記第３回路に電気的に接続され、
前記第６ビット線は、前記第２方向に延伸する第２配線と、前記貼合面に設けられ、前記第２方向において前記第６ビット線と異なる位置に配置された第４パッドとを介して前記第３回路に電気的に接続される、
請求項３に記載のメモリデバイス。
【請求項7】
前記第３ビット線は、前記貼合面に設けられた第３パッドを介して前記第２回路に電気的に接続され、
前記第４ビット線は、前記貼合面に設けられた第４パッドを介して前記第２回路に電気的に接続され、
前記第１パッドと、前記第２パッドと、前記第１回路と、前記第２回路と、前記第３パッドと、前記第４パッドとは、前記第１方向に並んで配置される、
請求項３に記載のメモリデバイス。
前記第４ビット線は、前記貼合面に設けられた第４パッドを介して前記第２回路に電気的に接続され、
前記第１パッドと、前記第２パッドと、前記第１回路と、前記第２回路と、前記第３パッドと、前記第４パッドとは、前記第１方向に並んで配置される、
請求項３に記載のメモリデバイス。
【請求項8】
複数の第１メモリセルを含む第１サブアレイ及び複数の第２メモリセルを含む第２サブアレイを含むメモリセルアレイと、
前記第１サブアレイに接続され、第１方向に延伸する第１ビット線と、
前記第１ビット線と第１方向に並んで配置され、前記第２サブアレイに接続された第２ビット線と、
を含む第１チップと、
前記第１ビット線及び前記第２ビット線が電気的に接続される第１回路を含む第２チップと
を備え、
前記第１ビット線は、前記第１チップと前記第２チップとの貼合面に設けられた第１パッドを介して前記第１回路に電気的に接続され、
前記第２ビット線は、前記貼合面に設けられた第２パッドを介して前記第１回路に電気的に接続され、
前記第１回路は、前記第１方向において、前記第１パッドと前記第２パッドとの間に配置される、
メモリデバイス。
前記第１サブアレイに接続され、第１方向に延伸する第１ビット線と、
前記第１ビット線と第１方向に並んで配置され、前記第２サブアレイに接続された第２ビット線と、
を含む第１チップと、
前記第１ビット線及び前記第２ビット線が電気的に接続される第１回路を含む第２チップと
を備え、
前記第１ビット線は、前記第１チップと前記第２チップとの貼合面に設けられた第１パッドを介して前記第１回路に電気的に接続され、
前記第２ビット線は、前記貼合面に設けられた第２パッドを介して前記第１回路に電気的に接続され、
前記第１回路は、前記第１方向において、前記第１パッドと前記第２パッドとの間に配置される、
メモリデバイス。
【請求項9】
前記第１パッドと前記第１回路とを接続する第１電流経路の長さは、前記第２パッドと前記第１回路とを接続する第２電流経路の長さと等しい、
請求項８に記載のメモリデバイス。
請求項８に記載のメモリデバイス。
【請求項10】
前記第１パッド、前記第１回路、及び前記第２パッドは、前記第１サブアレイの上方において、前記第１方向に並んで配置される、
請求項８に記載のメモリデバイス。
請求項８に記載のメモリデバイス。
【請求項11】
前記第１チップは、
前記第１方向と交差する第２方向において、前記第１ビット線と並んで配置された第３ビット線と、
前記第２方向において、前記第２ビット線と並んで配置された第４ビット線と、
前記第３ビット線及び前記第４ビット線が電気的に接続される第２回路と
を更に含み、
前記第３ビット線は、前記貼合面に設けられた第３パッドを介して前記第２回路に電気的に接続され、
前記第４ビット線は、前記貼合面に設けられた第４パッドを介して前記第２回路に電気的に接続され、
前記第３パッド、前記第２回路、及び前記第４パッドは、前記第２サブアレイの上方において、前記第１方向に並んで配置される、
請求項１０に記載のメモリデバイス。
前記第１方向と交差する第２方向において、前記第１ビット線と並んで配置された第３ビット線と、
前記第２方向において、前記第２ビット線と並んで配置された第４ビット線と、
前記第３ビット線及び前記第４ビット線が電気的に接続される第２回路と
を更に含み、
前記第３ビット線は、前記貼合面に設けられた第３パッドを介して前記第２回路に電気的に接続され、
前記第４ビット線は、前記貼合面に設けられた第４パッドを介して前記第２回路に電気的に接続され、
前記第３パッド、前記第２回路、及び前記第４パッドは、前記第２サブアレイの上方において、前記第１方向に並んで配置される、
請求項１０に記載のメモリデバイス。
【請求項12】
前記第１チップは、前記第１サブアレイに接続された第ｊ番目（ｊは０以上の整数）のビット線、第ｊ＋１番目のビット線ＢＬ、及び第ｊ＋２番目のビット線を更に含み、
前記第ｊ番目のビット線は、前記貼合面において第ｊ番目のパッドに接続され、
前記第ｊ＋１番目のビット線は、前記貼合面において第ｊ＋１番目のパッドに接続され、
前記第ｊ＋２番目のビット線は、前記貼合面において第ｊ＋２番目のパッドに接続され、
前記第ｊ番目のパッドと前記第ｊ＋２番目のパッドとは前記第１方向に隣り合って配置されない、
請求項８に記載のメモリデバイス。
前記第ｊ番目のビット線は、前記貼合面において第ｊ番目のパッドに接続され、
前記第ｊ＋１番目のビット線は、前記貼合面において第ｊ＋１番目のパッドに接続され、
前記第ｊ＋２番目のビット線は、前記貼合面において第ｊ＋２番目のパッドに接続され、
前記第ｊ番目のパッドと前記第ｊ＋２番目のパッドとは前記第１方向に隣り合って配置されない、
請求項８に記載のメモリデバイス。
【請求項13】
前記第ｊ番目のビット線及び前記ｊ＋２番目のビット線は、書き込み動作において、一括して選択される、
請求項１２に記載のメモリデバイス。
請求項１２に記載のメモリデバイス。
【請求項14】
複数の第１メモリセルを含む第１サブアレイを含むメモリセルアレイと、
前記第１サブアレイに接続され、第１方向に延伸する第１ビット線と、
前記第１ビット線と第１方向と交差する第２方向に並んで配置された第２ビット線と、
前記第２ビット線と前記第２方向に並んで配置された第３ビット線と、
前記第３ビット線と前記第２方向に並んで配置された第４ビット線と、
を含む第１チップと、
前記第１ビット線及び前記第２ビット線が電気的に接続される第１回路と、
前記第３ビット線及び前記第４ビット線が電気的に接続される第２回路と
を含む第２チップと
を備え、
前記第１ビット線は、前記第１チップと前記第２チップとの貼合面に設けられた第１パッドを介して前記第１回路に電気的に接続され、
前記第２ビット線は、前記貼合面に設けられた第２パッドを介して前記第１回路に電気的に接続され、
前記第３ビット線は、前記貼合面に設けられた第３パッドを介して前記第２回路に電気的に接続され、
前記第４ビット線は、前記貼合面に設けられた第４パッドを介して前記第２回路に電気的に接続され、
前記第１パッド、前記第１回路、及び前記第２パッドは、前記第１方向に並んで配置され、
前記第３パッド、前記第２回路、及び前記第４パッドは、前記第１方向に並んで配置され、
前記第２パッドと前記第３パッドとは、前記第１方向に隣り合って配置されない、
メモリデバイス。
前記第１サブアレイに接続され、第１方向に延伸する第１ビット線と、
前記第１ビット線と第１方向と交差する第２方向に並んで配置された第２ビット線と、
前記第２ビット線と前記第２方向に並んで配置された第３ビット線と、
前記第３ビット線と前記第２方向に並んで配置された第４ビット線と、
を含む第１チップと、
前記第１ビット線及び前記第２ビット線が電気的に接続される第１回路と、
前記第３ビット線及び前記第４ビット線が電気的に接続される第２回路と
を含む第２チップと
を備え、
前記第１ビット線は、前記第１チップと前記第２チップとの貼合面に設けられた第１パッドを介して前記第１回路に電気的に接続され、
前記第２ビット線は、前記貼合面に設けられた第２パッドを介して前記第１回路に電気的に接続され、
前記第３ビット線は、前記貼合面に設けられた第３パッドを介して前記第２回路に電気的に接続され、
前記第４ビット線は、前記貼合面に設けられた第４パッドを介して前記第２回路に電気的に接続され、
前記第１パッド、前記第１回路、及び前記第２パッドは、前記第１方向に並んで配置され、
前記第３パッド、前記第２回路、及び前記第４パッドは、前記第１方向に並んで配置され、
前記第２パッドと前記第３パッドとは、前記第１方向に隣り合って配置されない、
メモリデバイス。
【請求項15】
前記第１パッドと前記第１回路とを接続する第１電流経路の長さは、前記第２パッドと前記第１回路とを接続する第２電流経路の長さと等しい、
請求項１４に記載のメモリデバイス。
請求項１４に記載のメモリデバイス。
【請求項16】
前記複数の第１メモリセルの各々は、
一端がビット線に接続され、チャネルが形成される半導体層と、ワード線に接続されたゲート電極とを含むトランジスタと、
一方の電極が前記半導体層の他端に接続され、他方の電極がプレート線に接続されたキャパシタと
を含む、請求項１、８、及び１４のいずれか一項に記載のメモリデバイス。
一端がビット線に接続され、チャネルが形成される半導体層と、ワード線に接続されたゲート電極とを含むトランジスタと、
一方の電極が前記半導体層の他端に接続され、他方の電極がプレート線に接続されたキャパシタと
を含む、請求項１、８、及び１４のいずれか一項に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
メモリデバイスとして、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。ＤＲＡＭのメモリセルは、キャパシタとトランジスタとを含む。また、ＤＲＡＭのメモリセルに縦型トランジスタを用いたメモリデバイスが知られている。縦型トランジスタは、チャネルとして、半導体基板の主面に対して交差する方向に延びる半導体ピラーを備える。そして、縦型トランジスタでは、半導体ピラーの周囲を覆うゲート電極が、基板主面に沿う方向に延びる配線にて形成される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１１２８２５６８号明細書
【特許文献2】米国特許第１１０２４３８５号明細書
【特許文献3】米国特許出願公開第２０２２／００２０７３６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態では、信頼性を向上できるメモリデバイスを提供する。
【課題を解決するための手段】
【0005】
実施形態に係るメモリデバイスは、複数の第１メモリセルを含む第１サブアレイ、複数の第２メモリセルを含む第２サブアレイ、複数の第３メモリセルを含む第３サブアレイ、及び複数の第４メモリセルを含む第４サブアレイを含むメモリセルアレイと、第１サブアレイ及び第２サブアレイに接続され、第１方向に延伸する第１ビット線と、第１ビット線と第１方向に並んで配置され、第３サブアレイ及び第４サブアレイに接続された第２ビット線と、第１方向と交差する第２方向において、第１ビット線と異なる位置に配置され、少なくとも第２サブアレイ及び第３サブアレイに接続された第３ビット線と、第３ビット線と第１方向に並んで配置され、第４サブアレイに接続された第４ビット線と、第１ビット線及び第２ビット線に電気的に接続される第１回路と、第３ビット線及び第４ビット線に電気的に接続される第２回路とを含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリデバイスの構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリデバイスのチップの構成の一例を示す断面図。
【図3】第１実施形態に係るメモリデバイスの備えるメモリセルアレイの回路図。
【図4】第１実施形態に係るメモリデバイスの備えるメモリセルの構造の一例を示す斜視図。
【図5】第１実施形態に係るメモリデバイスの備えるメモリセルアレイとセンス回路との接続の一例を示す概略図。
【図6】第１実施形態に係るメモリデバイスの備えるセンス回路の回路図。
【図7】第１実施形態に係るメモリデバイスの備えるメモリセルアレイにおけるビット線のレイアウトを示す図。
【図10】第１実施形態の第１変形例に係るメモリデバイスの備えるサブアレイ及びセンスアンプの配置の一例を示す斜視図。
【図11】第１実施形態の第１変形例に係るメモリデバイスの備えるサブアレイ及びセンスアンプの配置の一例を示す断面図。
【図12】第１実施形態の第２変形例に係るメモリデバイスの備えるサブアレイ及びセンスアンプの配置の一例を示す断面図。
【図13】第１実施形態の第２変形例に係るメモリデバイスの備えるサブアレイ及びセンスアンプの配置の一例を示す斜視図。
【図14】第１実施形態の第２変形例に係るメモリデバイスの備えるサブアレイ及びセンスアンプの配置の一例を示す断面図。
【図15】第１実施形態の第２変形例に係るメモリデバイスの断面図。
【図16】第２実施形態の第１例に係るメモリデバイスにおける半導体基板側から見たセンス回路、パッド、及びビット線のレイアウトを示す図。
【図17】第２実施形態の第１例に係るメモリデバイスの備えるビット線及びパッドを示す斜視図。
【図18】第２実施形態の第２例に係るメモリデバイスにおける半導体基板側から見たセンス回路、パッド、及びビット線のレイアウトを示す図。
【図19】第２実施形態の第２例に係るメモリデバイスの断面図。
【図20】第２実施形態の第３例に係るメモリデバイスにおける半導体基板側から見たセンス回路、パッド、及びビット線のレイアウトを示す図。
【図21】第３実施形態に係るメモリデバイスのチップの構成の一例を示す断面図。
【図22】第３実施形態に係るメモリデバイスの備えるメモリセルアレイにおけるビット線のレイアウトを示す図。
【図24】第４実施形態の第１例に係るメモリデバイスにおける半導体基板側から見たセンス回路、パッド、及びビット線のレイアウトを示す図。
【図25】第４実施形態の第２例に係るメモリデバイスの備えるパッド及びビット線のレイアウトを示す図。
【図26】第４実施形態の第３例に係るメモリデバイスの備えるパッド及びビット線のレイアウトを示す図。
【図27】第５実施形態に係るメモリデバイスの備えるメモリセルアレイとセンス回路との接続の一例を示す概略図。
【図28】第５実施形態に係るメモリデバイスにおける半導体基板側から見たセンス回路、パッド、及びビット線のレイアウトを示す図。
【図29】第５実施形態に係るメモリデバイスの備えるビット線とセンス回路との接続を示す概念図。
【発明を実施するための形態】
【0007】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【0008】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【0009】
１．第１実施形態
まず、第１実施形態に係るメモリデバイスについて説明する。
まず、第１実施形態に係るメモリデバイスについて説明する。
【0010】
１．１ 半導体記憶装置の全体構成
まず、図１を参照して、メモリデバイス１００の全体構成の一例について説明する。図１は、メモリデバイス１００の全体構成の一例を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。以下では、メモリデバイス１００が、ＤＲＡＭ（Dynamic Random Access Memory）である場合について説明する。
まず、図１を参照して、メモリデバイス１００の全体構成の一例について説明する。図１は、メモリデバイス１００の全体構成の一例を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。以下では、メモリデバイス１００が、ＤＲＡＭ（Dynamic Random Access Memory）である場合について説明する。
【0011】
図１に示すように、メモリデバイス１００は、外部のメモリコントローラ２００に電気的に接続される。メモリデバイス１００は、メモリコントローラ２００の命令に基づいてデータを読み出し及び書き込み可能に構成される。メモリデバイス１００は、例えば、アドレスＡＤＲ、コマンドＣＭＤ、データＤＴ、及び制御信号ＣＮＴを、メモリコントローラ２００から受け取る。また、メモリデバイス１００は、制御信号ＣＮＴ及びデータＤＴを、メモリコントローラ２００に送る。メモリデバイス１００は、例えば、メモリセルアレイ１１０、ロウ制御回路１２０、カラム制御回路１３０、読み出し／書き込み回路１４０、入出力回路１５０、及び制御回路１６０を含む。
【0012】
メモリセルアレイ１１０は、データの記憶に利用される回路である。メモリセルアレイ１１０は、複数のサブアレイ１１１を含む。図１の例では、メモリセルアレイ１１０は、ｎ＋１個（ｎは、１以上の整数）のサブアレイ１１１＿０～１１１＿ｎを含む。各サブアレイ１１１は、複数のメモリセルＭＣと、複数のワード線ＷＬと、複数のビット線ＢＬとを含む。各メモリセルＭＣは、１ビット以上のデータを記憶し得る。各メモリセルＭＣは、１つのワード線ＷＬと１つのビット線ＢＬとに接続される。メモリセルＭＣは、ビット線ＢＬとプレート線（図示せず）との間に接続されている。各ワード線ＷＬには、ロウアドレスが割り当てられる。各ビット線ＢＬには、カラムアドレスが割り当てられる。各メモリセルＭＣは、ロウアドレス及びカラムアドレスによって特定され得る。
【0013】
ロウ制御回路１２０は、メモリセルアレイ１１０においてロウ方向に割り当てられた配線（例えば、ワード線ＷＬ）を制御する。ロウ制御回路１２０は、アドレスＡＤＲに応じて、ワード線ＷＬを選択（活性化）する。以下、選択されたワード線ＷＬを「選択ワード線ＷＬ」とも表記する。また、ロウ制御回路１２０は、非選択のワード線ＷＬを、非選択状態に設定する（非活性化）。そして、ロウ制御回路１２０は、選択ワード線ＷＬと非選択ワード線ＷＬとのそれぞれに、所定の電圧を供給する。ロウ制御回路１２０は、例えば、ドライバ回路１２１、及びアドレスデコーダ１２２を含む。ドライバ回路１２１は、ワード線ＷＬに印可する電圧を生成する。アドレスデコーダ１２２は、アドレスＡＤＲをデコードする。ロウ制御回路１２０は、アドレスデコーダ１２２のデコード結果に基づいてワード線ＷＬを選択する。なお、ロウ制御回路１２０は、ロウデコーダと呼ばれてもよい。
【0014】
カラム制御回路１３０は、メモリセルアレイ１１０においてカラム方向に割り当てられた配線（例えば、ビット線ＢＬ）を制御する。カラム制御回路１３０は、例えば、アドレスデコーダ１３１、カラム選択回路１３２、複数のセンスアンプ１３３を含む。アドレスデコーダ１３１は、アドレスＡＤＲをデコードする。センスアンプ１３３は、ビット線ＢＬに接続される。センスアンプ１３３は、接続されるビット線ＢＬに対応して、複数の位置に分割して配置される。
【0015】
センスアンプ１３３は、接続されるサブアレイ１１１の動作に応じて、以下の動作を行う。ロウ制御回路１２０によっていずれかのサブアレイ１１１のワード線ＷＬの一つが活性化（選択）されると、選択ワード線ＷＬに接続されるメモリセルＭＣ（以下、「選択メモリセルＭＣ」とも表記する）中に格納されたデータ(電荷)によって、ビット線ＢＬの電位が変化する。センスアンプ１３３は、そのビット線ＢＬの電位の変化を、読み出し回路が読み出し可能な電位に増幅する。また、センスアンプ１３３は、ビット線ＢＬに読み出されることによってデータ(電荷)が消失するメモリセルＭＣに、増幅された電位によって元のデータを再格納(リストア)する。このように、センスアンプ１３３は、ロウ制御回路１２０によってワード線ＷＬが活性化されるサブアレイ１１１に含まれるビット線ＢＬに対して動作する。カラム選択回路１３２は、ワード線ＷＬ及びセンスアンプ１３３の動作において活性化されるビット線ＢＬのうち、カラムアドレスによって指定されるビット線ＢＬと読み出し／書き込み回路１４０との間のデータのやり取りを制御する。カラム選択回路１３２は、読み出し動作において、センスアンプ１３３によって増幅されたビット線ＢＬのうち、指定されたビット線ＢＬのデータを読み出し回路に出力する。カラム選択回路１３２は、書き込み動作において、指定されたビット線ＢＬの電位を書き込みデータに応じたものに変化させ、メモリセルＭＣに新しいデータを格納する。なお、カラム制御回路１３０は、カラムデコーダと呼ばれてもよい。
【0016】
センスアンプ１３３は、ビット線ＢＬの本数に応じた、複数のセンス回路を含む。センス回路には、異なるメモリセルＭＣに接続された２つのビット線ＢＬが接続される。例えば、読み出し動作では、センス回路に接続される一方のビット線ＢＬは、選択メモリセルＭＣに接続される。そして、他方のビット線ＢＬは、選択メモリセルＭＣに接続されない。このような場合、他方のビット線ＢＬは、参照電位（又は基準電位）を有するノードとして機能する。参照電位は、データ読出し対象のメモリセルＭＣに記憶されているデータの決定のために使用される。以下、選択メモリセルＭＣに接続されているビット線ＢＬを限定する場合、選択ビット線ＢＬとも表記する。また、参照電位を有するノードとして機能するビット線ＢＬを、相補ビット線￣ＢＬとも表記する。
【0017】
読み出し／書き込み回路１４０は、メモリセルアレイ１１０へのデータの書き込みと、メモリセルアレイ１１０からのデータの読み出しとを実行可能な回路である。データの書き込み時において、読み出し／書き込み回路１４０は、メモリセルアレイ１１０への書き込みが要求されたデータに応じた信号（電圧又は電流）を、カラム制御回路１３０を介してメモリセルアレイ１１０に送る。データの読み出し時において、メモリセルアレイ１１０から読み出されたデータに応じた信号（電圧又は電流）を、カラム制御回路１３０を介してメモリセルアレイ１１０から受け取る。なお、メモリデバイス１００は、データの書き込みのための回路とデータの読み出しのための回路とを独立に備えていてもよい。
【0018】
入出力回路１５０は、メモリデバイス１００とメモリコントローラ２００との間の通信を司るインターフェイス回路である。入出力回路１５０は、メモリコントローラ２００から、コマンドＣＭＤ、アドレスＡＤＲ、データＤＴ（例えば、メモリセルアレイ１１０への書き込みが要求されたデータ）、及び複数の制御信号ＣＮＴなどを受け取る。入出力回路１５０は、制御信号ＣＮＴ及びデータＤＴ（例えば、メモリセルアレイ１１０から読み出されたデータ）を、メモリコントローラ２００へ送る。
【0019】
制御回路１６０は、コマンドＣＭＤ及び制御信号ＣＮＴに基づいてロウ制御回路１２０、カラム制御回路１３０、読み出し／書き込み回路１４０などを制御し、メモリデバイス１００が実行すべき動作を実行する。メモリデバイス１００がＤＲＡＭである場合、制御回路１６０は、データの書き込み及びデータの読み出しに加えて、メモリセルアレイ１１０内のデータのリフレッシュ動作を実行する。リフレッシュ動作は、ワード線ＷＬを活性化させることで各メモリセルＭＣが記憶しているデータをビット線ＢＬに読み出し、センスアンプ１３３によって読み出したデータをメモリセルＭＣに書き戻す動作である。また、制御回路１６０は、クロック信号ＣＬＫに同期したタイミングで、ロウ制御回路１２０、カラム制御回路１３０、読み出し／書き込み回路１４０などを制御する。すなわち、メモリデバイス１００では、データの書き込み及びデータの読み出しが、クロック信号ＣＬＫに同期したタイミングで実行される。クロック信号ＣＬＫは、メモリデバイス１００の内部で生成されてもよいし、外部から供給されてもよい。なお、制御回路１６０は、シーケンサ、内部コントローラなどと呼ばれてもよい。
【0020】
なお、メモリデバイス１００は、以上で説明された構成に限定されない。例えば、メモリデバイス１００は、リフレッシュ動作を制御する制御回路や、クロック生成回路や、内部電圧生成回路などを含んでもよい。
【0021】
１．２ チップの構成
次に、図２を参照して、チップの構成の一例について説明する。図２は、メモリデバイス１００のチップの構成の一例を示す断面図である。なお、図２の例では、説明を簡略化するため、メモリセルアレイ１１０及びセンスアンプ１３３が示されており、他の回路は省略されている。
次に、図２を参照して、チップの構成の一例について説明する。図２は、メモリデバイス１００のチップの構成の一例を示す断面図である。なお、図２の例では、説明を簡略化するため、メモリセルアレイ１１０及びセンスアンプ１３３が示されており、他の回路は省略されている。
【0022】
以下、メモリセルアレイ１１０においてワード線ＷＬが延伸する方向をＸ方向と表記する。Ｘ方向と交差し、ビット線ＢＬが延伸する方向をＹ方向と表記する。Ｘ方向及びＹ方向と交差する方向をＺ方向と表記する。また、Ｚ方向を限定する場合、回路チップ２０００（半導体基板ＳＵＢ）からアレイチップ１０００（メモリセルアレイ１１０）に向かう方向をＺ１方向と表記し、Ｚ１方向に対向する方向をＺ２方向と表記する。更に、以下の説明において、長さ又は大きさ等を「概略同じ」または「実質的に同じ」と表記する場合は、メモリデバイス１００の設計において、比較対象が同じになるように設計された状態を示している。このため、「概略同じ」または「実質的に同じ」と表記する場合は、製造によるばらつき誤差を含み得る。
【0023】
図２に示すように、メモリデバイス１００は、アレイチップ１０００と、回路チップ２０００とを含む。アレイチップ１０００は、メモリセルアレイ１１０を含む。回路チップ２０００は、アレイチップ１０００を制御する回路を含む。より具体的には、回路チップ２０００は、ロウ制御回路１２０、カラム制御回路１３０、読み出し／書き込み回路１４０、入出力回路１５０、及び制御回路１６０を含む。
【0024】
本実施形態のメモリデバイス１００は、アレイチップ１０００と、回路チップ２０００とを貼り合わせた構造（以下、「貼合構造」とも表記する）を有する。なお、メモリデバイス１００は、Ｚ方向に積層された複数のアレイチップ１０００を含んでいてもよい。また、メモリデバイス１００は、貼合構造を有していなくてもよい。
【0025】
Ｚ１方向において、回路チップ２０００の上にアレイチップ１０００が貼り合わされている。以下、回路チップ２０００とアレイチップ１０００とが貼り合わされている面を貼合面と表記する。
【0026】
アレイチップ１０００は、貼合面に設けられた複数の貼合パッドＢＰｍを含む。同様に、回路チップ２０００は、貼合面に設けられた複数の貼合パッドＢＰｃを含む。貼合構造では、アレイチップ１０００の貼合パッドＢＰｍと、回路チップ２０００の貼合パッドＢＰｃとが貼り合わされて、１つの貼合パッドＢＰが形成される。パッドＢＰは、アレイチップ１０００と回路チップ２０００とを電気的に接続する電流経路の一部として機能する。
【0027】
アレイチップ１０００は、メモリセルアレイ１１０を含む。メモリセルアレイ１１０は、複数のサブアレイ１１１を含む。以下、複数のサブアレイ１１１のいずれかを示す場合、サブアレイ１１１は、変数ｉ（ｉは、０～ｎの整数）を用いて、サブアレイ１１１＿ｉと表記され得る。図２の例では、メモリセルアレイ１１０は、Ｙ方向に並んで配置された４つのサブアレイ１１１＿ｉ－１、１１１＿ｉ、１１１＿ｉ＋１、及び１１１＿ｉ＋２を含む。
【0028】
ビット線ＢＬは、複数のサブアレイ１１１に接続される。すなわち、複数のサブアレイ１１１は、ビット線ＢＬを共有する。例えば、ビット線ＢＬは、Ｙ方向に延伸する。図２の例では、サブアレイ１１１＿ｉ－１及び１１１＿ｉに接続された選択ビット線ＢＬと、サブアレイ１１１＿ｉ＋１及び１１１＿ｉ＋２に接続された相補ビット線￣ＢＬとが示されている。選択ビット線ＢＬ及び相補ビット線￣ＢＬの長さは、概略同じである。例えば、図２に示す選択ビット線ＢＬの長さをＬａとし、相補ビット線￣ＢＬの長さをＬｂとすると、Ｌａ＝Ｌｂの関係にある。
【0029】
回路チップ２０００の半導体基板ＳＵＢの上には、複数のセンスアンプ１３３が分散して配置されている。各センスアンプ１３３は、複数のセンス回路ＳＡを含む。本実施形態では、Ｚ方向から見た場合に、センスアンプ１３３は、Ｙ方向において、隣り合う２つのサブアレイ１１１の間（以下、「サブアレイ１１１の間の領域」とも表記する）に配置される。すなわち、サブアレイ１１１とセンスアンプ１３３とがＹ方向に交互に配置される。なお、貼合構造の場合、サブアレイ１１１及びセンスアンプ１３３のＺ方向の位置は異なる。このため、Ｙ方向において、サブアレイ１１１の領域の一部と、センスアンプ１３３の領域の一部とが重なっていてもよい。各センスアンプ１３３は、Ｘ方向に一列に並んで配置された複数のセンス回路ＳＡを含む。
【0030】
例えば、選択ビット線ＢＬは、パッドＢＰを介して、センス回路ＳＡに接続される。また、相補ビット線￣ＢＬは、パッド￣ＢＰを介して、センス回路ＳＡに接続される。センス回路ＳＡは、Ｙ方向において、選択ビット線ＢＬが接続されたサブアレイ１１１と、相補ビット線￣ＢＬが接続されたサブアレイ１１１との間に配置される。換言すれば、センス回路ＳＡは、Ｙ方向において、パッドＢＰとパッド￣ＢＰとの間（中間）に配置される。このため、パッドＢＰからセンス回路ＳＡまでの距離と、パッド￣ＢＰからセンス回路ＳＡまでの距離とは、概略同じである。
【0031】
パッドＢＰ及び￣ＢＰの各々とセンス回路ＳＡとは、複数の配線及びコンタクトプラグを介して電気的に接続される。選択ビット線ＢＬが接続されたパッドＢＰからセンス回路ＳＡまでの電流経路（複数の配線及びコンタクトプラグを含む）の長さをＬ１とする。また、相補ビット線￣ＢＬが接続されたパッド￣ＢＰからセンス回路ＳＡまでの電流経路の長さをＬ２とする。電流経路の長さＬ１と長さＬ２とは概略同じである。すなわち、電流経路の長さＬ１と長さＬ２とは、Ｌ１＝Ｌ２の関係にある。
【0032】
【0033】
図３に示すように、複数のメモリセルＭＣは、Ｘ方向とＹ方向からなる平面（ＸＹ平面）においてマトリクス状（千鳥状）に配置される。また、メモリセルアレイ１１０は、プレート線ＰＬを更に含む。
【0034】
プレート線ＰＬには、プレート電位、例えば、接地電位が印加される。プレート線ＰＬには、複数のメモリセルＭＣのそれぞれの一端が接続される。複数のメモリセルＭＣのそれぞれの他端は、関連付けられたビット線ＢＬに接続される。プレート線ＰＬは、プレート電極と呼ばれてもよい。プレート線ＰＬは、サブアレイ１１１の制御単位に応じて分割されてもよい。
【0035】
各メモリセルＭＣは、セルトランジスタＣＴ、及びセルキャパシタＣＣを含む。各メモリセルＭＣのセルトランジスタＣＴ及びセルキャパシタＣＣは、関連付けられたビット線ＢＬと、プレート線ＰＬとの間に直列に接続される。具体的には、各メモリセルＭＣにおいて、セルトランジスタＣＴの一端は、関連付けられたビット線ＢＬに接続され、セルトランジスタＣＴの他端は、ノードＮＤに接続される。各メモリセルＭＣにおいて、セルキャパシタＣＣの一方電極は、ノードＮＤに接続され、セルキャパシタＣＣの他方電極は、プレート線ＰＬに接続される。セルトランジスタＣＴは、電界効果トランジスタである。セルキャパシタＣＣは、容量素子である。セルトランジスタＣＴは、単に“トランジスタ”と呼ばれてもよい。セルキャパシタＣＣは、単に“キャパシタ”と呼ばれてもよい。
【0036】
メモリセルアレイ１１０に含まれる複数のワード線ＷＬは、それぞれがＸ方向に延伸して設けられ、Ｙ方向に並んでいる。各ワード線ＷＬは、Ｘ方向に沿って並んだ複数のメモリセルＭＣのそれぞれのセルトランジスタＣＴのゲート端に接続される。言い換えると、各ワード線ＷＬは、同じロウアドレスが割り当てられた複数のメモリセルＭＣのそれぞれのセルトランジスタＣＴのゲート端に接続される。なお、セルトランジスタＣＴのゲート端は、“メモリセルＭＣの制御端”と呼ばれてもよい。
【0037】
メモリセルアレイ１１０に含まれる複数のビット線ＢＬは、それぞれがＹ方向に延伸して設けられ、Ｘ方向に並んでいる。各ビット線ＢＬは、Ｙ方向に沿って並んだ複数のメモリセルＭＣのそれぞれのセルトランジスタＣＴの一端に接続される。言い換えると、各ビット線ＢＬは、同じカラムアドレスが割り当てられた複数のメモリセルＭＣのそれぞれのセルトランジスタＣＴの一端に接続される。
【0038】
セルトランジスタＣＴは、メモリセルＭＣとビット線ＢＬとの間を電気的に接続された状態、又は電気的に絶縁された状態に切り替え可能に構成されたスイッチである。セルトランジスタＣＴは、メモリセルＭＣの選択素子として機能する。セルトランジスタＣＴの一端は、トランジスタのソース端及びドレイン端の一方として機能し、セルトランジスタＣＴの他端は、トランジスタのソース端及びドレイン端の他方として機能する。セルキャパシタＣＣは、１ビット以上のデータに関連付けられた量の電荷を保持する。セルキャパシタＣＣは、メモリセルＭＣのメモリ素子として機能する。
【0039】
１．４ メモリセルの構造
次に、図４を参照して、メモリセルＭＣの構造の一例について説明する。図４は、メモリセルＭＣの構造の一例を示す斜視図である。図４は、メモリセルアレイ１１０においてメモリセルＭＣの構造に関連する構成を１つのメモリセルＭＣに注目して示している。
次に、図４を参照して、メモリセルＭＣの構造の一例について説明する。図４は、メモリセルＭＣの構造の一例を示す斜視図である。図４は、メモリセルアレイ１１０においてメモリセルＭＣの構造に関連する構成を１つのメモリセルＭＣに注目して示している。
【0040】
図４に示すように、プレート線ＰＬは、ＸＹ平面に沿って延伸して設けられた部分を有するプレート状の配線である。プレート線ＰＬ上に、メモリセルＭＣが設けられる。メモリセルＭＣ上に、コンタクトプラグＶＣが設けられる。コンタクトプラグＶＣ上に、ビット線ＢＬが設けられる。
【0041】
セルトランジスタＣＴは、Ｚ方向に沿って延伸したチャネル領域を有する縦型トランジスタである。セルトランジスタＣＴは、半導体層１０、ゲート絶縁層１１、及びゲート電極１２を含む。半導体層１０は、Ｚ方向に延伸して設けられている。言い換えると、半導体層１０は、Ｚ方向に延伸した柱状の構造を有する。ゲート電極１２は、ゲート絶縁層１１を介して、半導体層１０の側面に対向する。ゲート絶縁層１１は、半導体層１０の側面とゲート電極１２との間に設けられている。セルトランジスタＣＴのチャネル領域は、半導体層１０内に設けられる。半導体層１０は、半導体ピラー、又はチャネルピラーと呼ばれてもよい。セルトランジスタＣＴのソース領域及びドレイン領域は、半導体層１０内に設けられる。ソース領域及びドレイン領域のうち一方は、半導体層１０の上側に設けられ、ソース領域及びドレイン領域のうち他方は、半導体層１０の下側に設けられる。セルトランジスタＣＴの上側のソース領域又はドレイン領域は、例えば、コンタクトプラグＶＣを介してビット線ＢＬに接続される。セルトランジスタＣＴの下側のソース領域又はドレイン領域は、セルキャパシタＣＣに接続される。
【0042】
セルトランジスタＣＴの半導体層１０（チャネル材料）としては、例えば、酸化物半導体が使用される。半導体層１０が酸化物半導体で有る場合、半導体層１０は、例えば、酸化インジウム、酸化ガリウム、及び酸化亜鉛を含む。このように、酸化インジウム、酸化ガリウム、及び酸化亜鉛を含む酸化物半導体は、例えばＩＧＺＯ（In-Ga-Zn oxide）と称される。また、酸化物半導体としては、インジウム、亜鉛、スズのうち少なくとも１つを含む酸化物（例えば、ＩｎＯ、ＩｎＺｎＯ、ＩｎＳｎＯ、ＳｎＯ、ＺｎＯ、ＺｎＳｎＯ）が使用されてもよい。
【0043】
また、セルトランジスタＣＴは、ＧＡＡ（Gate All Around）構造のゲート構造を有する。ＧＡＡ構造のセルトランジスタＣＴに関して、ゲート電極１２は、半導体層１０内のチャネル領域の側面全体にオーバーラップする。ゲート電極１２は、ゲート絶縁層１１を介して、チャネル領域の側面（Ｚ方向に沿う面）を円環状に覆う。これにより、セルトランジスタＣＴは、高いゲート静電制御力を有する。なお、ゲート電極１２には、Ｘ方向に延伸して設けられた導電体層１９が接続されている。本例では、ゲート電極１２と導電体層１９との組が、ワード線ＷＬに対応している。ゲート電極１２と導電体層１９との間は、境界を有していてもよいし、連続的に設けられていてもよい。
【0044】
セルキャパシタＣＣは、２つの導電体層２２及び２３と、絶縁体層２４とを含む。絶縁体層２４は、２つの導電体層２２及び２３の間に設けられる。言い換えると、導電体層２２は、Ｚ方向に延伸して設けられている。導電体層２２の上部には、半導体層１０が接続される。すなわち、導電体層２２の上部は、セルトランジスタＣＴのソース領域又はドレイン領域に接続される。導電体層２２の側面及び下部は、絶縁体層２４によって覆われている。絶縁体層２４の側面及び下部は、導電体層２３によって覆われている。導電体層２３の底部は、プレート線ＰＬに接続される。つまり、導電体層２２の底部とプレート線ＰＬとの間には、絶縁体層２４と導電体層２３とが設けられている。このため、導電体層２２は、プレート線ＰＬから離れている。２つの導電体層２２及び２３は、キャパシタ電極、又は電極と呼ばれてもよい。絶縁体層２４は、キャパシタ絶縁層と呼ばれてもよい。なお、絶縁体層２４の下部に導電体層２３が設けられず、絶縁体層２４がプレート線ＰＬに接している構造でも良い。
【0045】
以上で説明されたように、メモリデバイス１００は、３次元構造を有するメモリセルアレイ１１０を有する。そして、メモリセルＭＣが、セルトランジスタＣＴとして、縦型トランジスタを備えている。縦型トランジスタの電流経路は、Ｚ方向に沿っている。すなわち、セルトランジスタＣＴは、Ｚ方向に電流を流すことができる。また、メモリセルＭＣは、セルトランジスタＣＴとセルキャパシタＣＣとの積層体を含む。これにより、メモリデバイス１００の構造は、メモリセルＭＣの集積度を向上させ、メモリセルアレイ１１０の記憶密度を向上させることができる。例えば、メモリデバイス１００では、メモリセルＭＣが４Ｆ２程度のサイズで構成され得る。
【0046】
１．５ メモリセルアレイ１１０とセンス回路との接続
次に、図５を参照して、メモリセルアレイ１１０とセンス回路との接続の一例について説明する。図５は、メモリセルアレイ１１０とセンス回路ＳＡとの接続の一例を示す概略図である。図５の例は、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１並びにセンスアンプ１３３を示している。
次に、図５を参照して、メモリセルアレイ１１０とセンス回路との接続の一例について説明する。図５は、メモリセルアレイ１１０とセンス回路ＳＡとの接続の一例を示す概略図である。図５の例は、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１並びにセンスアンプ１３３を示している。
【0047】
図５に示すように、例えば、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１の各々は、２つのビット線ＢＬ０及びＢＬ１、８つのワード線ＷＬ０～ＷＬ８、並びにこれらの配線に関連付けられた複数のメモリセルＭＣを含む。ビット線ＢＬとワード線ＷＬとの間に、１つのメモリセルＭＣが接続される。
【0048】
例えば、センスアンプ１３３は、センス回路ＳＡ０を含む。センス回路ＳＡ０は、サブアレイ１１１＿ｉのビット線ＢＬ０と、サブアレイ１１１＿ｉ＋１のビット線ＢＬ０とに接続される。例えば、サブアレイ１１１＿ｉのワード線ＷＬ３が選択（活性化）されている場合、サブアレイ１１１＿ｉのビット線ＢＬ０は、選択ビット線ＢＬ０として機能する。サブアレイ１１１＿ｉ＋１のビット線ＢＬ０は、相補ビット線￣ＢＬ０として機能する。センス回路ＳＡ０は、非選択のサブアレイ１１１＿ｉ＋１に接続されたビット線ＢＬ０を相補ビット線￣ＢＬとして使用することによって、選択サブアレイ１１１＿ｉに接続されたビット線ＢＬ０に基づく電圧又は電流を増幅することができる。以下、このような方式をＯｐｅｎ－ＢＬ方式と表記する。
【0049】
【0050】
図６に示すように、センス回路ＳＡは、１つのビット線ＢＬと相補ビット線￣ＢＬとに接続される。
【0051】
センス回路ＳＡは、ｐ型のＭＯＳＦＥＴ ＴＰ１及びＴＰ２、及びｎ型のＭＯＳＦＥＴ ＴＮ１～ＴＮ６を含む。
【0052】
トランジスタＴＰ１は、ノードＳＡＰとノードＳＡｔとの間に接続されている。ノードＳＡＰは、例えば、電圧生成回路から電圧を印加される。ノードＳＡＰは、電源電圧Ｖｄｄｓａ及び電圧Ｖｄｄｓａ／２を含む複数の電圧のうちの動的に切り替わる１つを印加される。電源電圧Ｖｄｄｓａは、メモリデバイス１００で使用される電源電圧Ｖｄｄと同じ大きさを有していてもよいし、電源電圧Ｖｄｄと異なる大きさを有していてもよい。トランジスタＴＰ１は、ゲートにおいて、ノードＳＡｃと接続されている。トランジスタＴＰ１は、オンしている間、或る大きさのオン抵抗を有する。トランジスタのオン抵抗は、トランジスタがオンしている間の抵抗である。
【0053】
トランジスタＴＮ１は、ノードＳＡｔとノードＳＡＮとの間に接続されている。ノードＳＡＮは、例えば、電圧生成回路から電圧を印加される。ノードＳＡＮは、電源電圧Ｖｄｄｓａ／２及び接地電圧（共通電圧）Ｖｓｓを含む複数の電圧のうちの動的に切り替わる１つを印加される。接地電圧Ｖｓｓは、例えば０Ｖであり、以下の記述は、この例に基づく。トランジスタＴＮ１は、ゲートにおいて、１つのビット線ＢＬと接続されている。トランジスタＴＮ１は、或る大きさのオン抵抗を有する。
【0054】
トランジスタＴＰ２は、ノードＳＡＰとノードＳＡｃとの間に接続されている。トランジスタＴＰ２は、ゲートにおいて、ノードＳＡｔと接続されている。トランジスタＴＰ２は、トランジスタＴＰ１のオン抵抗と実質的に同じ大きさのオン抵抗を有する。
【0055】
トランジスタＴＮ２は、ノードＳＡｃとノードＳＡＮとの間に接続されている。トランジスタＴＮ２は、ゲートにおいて、相補ビット線￣ＢＬと接続されている。トランジスタＴＮ２は、トランジスタＴＮ１のオン抵抗と実質的に同じ大きさのオン抵抗を有する。
【0056】
トランジスタＴＮ３は、ノードＳＡｔと、トランジスタＴＮ１のゲートとの間に接続されている。トランジスタＴＮ３は、ゲートにおいて、信号ＯＣを受け取る。信号ＯＣは、例えば、読み出し／書き込み回路１４０から供給される。
【0057】
トランジスタＴＮ４は、ノードＳＡｃと、トランジスタＴＮ２のゲートとの間に接続されている。トランジスタＴＮ４は、ゲートにおいて、信号ＯＣを受け取る。
【0058】
トランジスタＴＮ５は、ノードＳＡｔと相補ビット線￣ＢＬとの間に接続されている。トランジスタＴＮ５は、ゲートにおいて信号ＩＳＯを受け取る。信号ＩＳＯは、例えば、読み出し／書き込み回路１４０から供給される。トランジスタＴＮ５は、例えば、トランジスタＴＮ３の寸法と実質的に同じ寸法を有する。この例の場合、トランジスタＴＮ５のソース及びドレインの一方とゲートの寄生容量は、トランジスタＴＮ３のソース及びドレインの一方とゲートの寄生容量と実質的に同じである。
【0059】
トランジスタＴＮ６は、ノードＳＡｃとビット線ＢＬとの間に接続されている。トランジスタＴＮ６は、ゲートにおいて信号ＩＳＯを受け取る。トランジスタＴＮ６は、例えば、トランジスタＴＮ４の寸法と実質的に同じ寸法を有する。この例の場合、トランジスタＴＮ６のソース及びドレインの一方とゲートの寄生容量は、トランジスタＴＮ４のソース及びドレインの一方とゲートの寄生容量と実質的に同じである。
【0060】
トランジスタＴＰ１及びＴＮ１はインバータ回路ＩＶ１を構成し、トランジスタＴＰ２及びＴＮ２はインバータ回路ＩＶ２を構成する。トランジスタＴＮ５及びＴＮ６がオンしている間は、インバータ回路ＩＶ１とインバータ回路ＩＶ２とは、いわゆるクロス接続されている。すなわち、インバータ回路ＩＶ１の入力ノード及び出力ノードは、インバータ回路ＩＶ２の出力ノード及び入力ノードとそれぞれ接続されている。
【0061】
１．７ メモリセルアレイにおけるビット線のレイアウト
次に、図７及び図８を参照して、メモリセルアレイ１１０におけるビット線ＢＬのレイアウトの一例について説明する。図７は、ビット線ＢＬのレイアウトを示す図である。図８は、図７の領域ＥＶ１の拡大図である。図７の例は、半導体基板ＳＵＢ側から見たビット線ＢＬのレイアウトを示している。図８の例は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示している。なお、以下の説明では、平面図には、ハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。各図面では、構成の図示が適宜省略されている。また、以下の説明において、複数の対象物が「Ｙ方向に並んで配置されている」等、１つの方向における配置を説明する場合、複数の対象物の他の方向（Ｘ方向及びＺ方向）における配置は限定しない。複数の対象物は、Ｘ方向及びＺ方向に並んで配置されていなくてもよい。
次に、図７及び図８を参照して、メモリセルアレイ１１０におけるビット線ＢＬのレイアウトの一例について説明する。図７は、ビット線ＢＬのレイアウトを示す図である。図８は、図７の領域ＥＶ１の拡大図である。図７の例は、半導体基板ＳＵＢ側から見たビット線ＢＬのレイアウトを示している。図８の例は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示している。なお、以下の説明では、平面図には、ハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。各図面では、構成の図示が適宜省略されている。また、以下の説明において、複数の対象物が「Ｙ方向に並んで配置されている」等、１つの方向における配置を説明する場合、複数の対象物の他の方向（Ｘ方向及びＺ方向）における配置は限定しない。複数の対象物は、Ｘ方向及びＺ方向に並んで配置されていなくてもよい。
【0062】
図７に示すように、複数のサブアレイ１１１がＹ方向に並んで配置されている。図７の例では、図７の紙面上側から順に、サブアレイ１１１＿ｉ、１１１＿ｉ＋１、１１１＿ｉ＋２、１１１＿ｉ＋３、１１１＿ｉ＋４、及び１１１＿ｉ＋５が並んで配置されている。
【0063】
複数のビット線ＢＬがＸ方向に並んで配置されている。各ビット線ＢＬは、Ｙ方向に延伸する。各ビット線ＢＬは、Ｙ方向において、複数に分割される。以下、Ｙ方向に分割されたビット線ＢＬの１つを「分割ビット線ＢＬ」とも表記する。分割ビット線ＢＬの長さは、概略同じである。本実施形態では、Ｙ方向において、各ビット線ＢＬの分割位置は、それぞれ異なる。隣り合うサブアレイ１１１の間の領域に、少なくとも１つのビット線ＢＬの分割位置が設けられる。Ｙ方向に分割されたビット線ＢＬの各々は、異なるサブアレイ１１１に接続される。図７の例では、複数のビット線ＢＬは、２本毎に分割位置が異なる。そして、Ｙ方向に分割されたビット線ＢＬの各々は、４つのサブアレイ１１１に共通に接続される。なお、分割位置が同じであるビット線ＢＬの本数は、１本毎であってもよいし、３本以上毎であってもよい。
【0064】
より具体的には、ビット線ＢＬ０及びＢＬ１は、サブアレイ１１１＿ｉと１１１＿ｉ＋１との間及びサブアレイ１１１＿ｉ＋４と１１１＿ｉ＋５との間で分割されている。例えば、分割ビット線ＢＬ０の１つ及び分割ビット線ＢＬ１の１つは、４つのサブアレイ１１１＿ｉ＋１、１１１＿ｉ＋２、１１１＿ｉ＋３、及び１１１＿ｉ＋４に接続される。ビット線ＢＬ２及びＢＬ３は、サブアレイ１１１＿ｉ＋１と１１１＿ｉ＋２との間で分割されている。例えば、分割ビット線ＢＬ２の１つ及び分割ビット線ＢＬ３の１つは、４つのサブアレイ１１１＿ｉ＋２、１１１＿ｉ＋３、１１１＿ｉ＋４、及び１１１＿ｉ＋５に接続される。同様に、ビット線ＢＬ４及びＢＬ５は、サブアレイ１１１＿ｉ＋２と１１１＿ｉ＋３との間で分割されている。ビット線ＢＬ６及びＢＬ７は、サブアレイ１１１＿ｉ＋３と１１１＿ｉ＋４との間で分割されている。ビット線ＢＬ８以降は、ビット線ＢＬ０～ＢＬ７のパターンの繰り返しである。
【0065】
本実施形態では、Ｙ方向に隣り合う２つの分割ビット線ＢＬが、１つのセンス回路ＳＡに接続される。図７の例では、サブアレイ１１１＿ｉのワード線ＷＬが選択されている。この場合、サブアレイ１１１＿ｉが選択サブアレイ１１１＿ｉである。例えば、選択サブアレイ１１１＿ｉに接続された選択ビット線ＢＬ０と、非選択サブアレイ１１１＿ｉ＋１～１１１＿ｉ＋４に接続された相補ビット線￣ＢＬ０とが、１つのセンス回路ＳＡに接続される。各分割ビット線ＢＬの上には、コンタクトプラグＣＰ１が設けられる。分割ビット線ＢＬは、コンタクトプラグＣＰ１を介して、センス回路ＳＡに電気的に接続される。１つのセンス回路ＳＡに電気的に接続される２つのコンタクトプラグＣＰ１は、Ｙ方向に向かい合う２つの分割ビット線ＢＬの端部近傍にそれぞれ配置される。
【0066】
例えば、分割位置が同じであり且つＸ方向に隣り合う２つのビット線ＢＬのコンタクトプラグＣＰ１との接続位置は、Ｙ方向において互いに異なる。より具体的には、例えば、サブアレイ１１１＿ｉ＋１～１１１＿ｉ＋４の分割ビット線ＢＬ０は、サブアレイ１１１＿ｉ＋１において、コンタクトプラグＣＰ１に接続される。また、サブアレイ１１１＿ｉ＋１～１１１＿ｉ＋４の分割ビット線ＢＬ１は、サブアレイ１１１＿ｉ＋４において、コンタクトプラグＣＰ１に接続される。
【0067】
次に、ビット線ＢＬの分割位置と、各ビット線ＢＬに接続されるパッドＢＰと、センス回路ＳＡとの配置に注目して説明する。
【0068】
図８に示すように、パッドＢＰ及び￣ＢＰは、Ｙ方向に向かい合う選択ビット線ＢＬ及び相補ビット線￣ＢＬの端部近傍にそれぞれ配置される。すなわち、コンタクトプラグＣＰ１の上方に、パッドＢＰ（またはパッド￣ＢＰ）が配置される。センス回路ＳＡは、Ｙ方向において、ビット線ＢＬの分割位置に配置される。換言すれば、センス回路ＳＡは、Ｙ方向において、関連付けられた２つのビット線ＢＬ及び￣ＢＬにそれぞれ接続された２つのパッドＢＰ及び￣ＢＰの間に配置される。
【0069】
より具体的には、選択サブアレイ１１１＿ｉに接続されたビット線ＢＬ０は、サブアレイ１１１＿ｉのサブアレイ１１１＿ｉ＋１を向いた端部上方において、コンタクトプラグＣＰ１を介して、パッドＢＰ０に電気的に接続される。他方で、非選択サブアレイ１１１（１１１＿ｉ＋１～１１１＿ｉ＋４を含む）に接続されたビット線ＢＬ０（相補ビット線￣ＢＬ０）は、サブアレイ１１１＿ｉ＋１のサブアレイ１１１＿ｉを向いた端部上方において、コンタクトプラグＣＰ１を介して、パッド￣ＢＰ０に接続される。Ｙ方向において、パッドＢＰ０とパッド￣ＢＰ０との間（中間）にセンス回路ＳＡ０が配置される。パッドＢＰ０及び￣ＢＰ０は、センス回路ＳＡ０にそれぞれ接続される。図８の例では、ビット線ＢＬのピッチに対して、パッドＢＰ及びセンス回路ＳＡのサイズが十分に大きい。このため、例えば、Ｘ方向において、パッドＢＰ０及び￣ＢＰ０、並びにセンス回路ＳＡ０の隣にビット線ＢＬ８に接続されたパッドＢＰ８及び￣ＢＰ８、並びにセンス回路ＳＡ８がそれぞれ配置されている。なお、Ｘ方向に隣り合う、パッドＢＰ及びセンス回路ＳＡの配置は任意である。ビット線ＢＬ８、パッドＢＰ８及び￣ＢＰ８、並びにセンス回路ＳＡ８の配置は、ビット線ＢＬ０、パッドＢＰ０及び￣ＢＰ０、並びにセンス回路ＳＡ０と同様である。サブアレイ１１１＿ｉとサブアレイ１１１＿ｉ＋１との間の領域に、センス回路ＳＡ０とセンス回路ＳＡ８とが、Ｘ方向に並んで配置される。なお、Ｙ方向において、パッドＢＰの一部の領域と、センス回路ＳＡの一部の領域とが重なっていてもよい。
【0070】
選択サブアレイ１１１＿ｉに接続されたビット線ＢＬ２は、サブアレイ１１１＿ｉ＋１のサブアレイ１１１＿ｉ＋２を向いた端部上方において、コンタクトプラグＣＰ１を介して、パッドＢＰ２に電気的に接続される。他方で、非選択サブアレイ１１１（１１１＿ｉ＋２及び１１１＿ｉ＋３を含む）に接続されたビット線ＢＬ２（相補ビット線￣ＢＬ２）は、サブアレイ１１１＿ｉ＋２のサブアレイ１１１＿ｉ＋１を向いた端部上方において、コンタクトプラグＣＰ１を介して、パッド￣ＢＰ２に接続される。Ｙ方向において、パッドＢＰ２とパッド￣ＢＰ２との間にセンス回路ＳＡ２が配置される。パッドＢＰ２及び￣ＢＰ２は、センス回路ＳＡ２にそれぞれ接続される。ビット線ＢＬ１０、パッドＢＰ１０及び￣ＢＰ１０、並びにセンス回路ＳＡ１０の配置も同様である。サブアレイ１１１＿ｉ＋１とサブアレイ１１１＿ｉ＋２との間の領域に、センス回路ＳＡ２とセンス回路ＳＡ１０とが、Ｘ方向に並んで配置される。
【0071】
選択サブアレイ１１１＿ｉに接続されたビット線ＢＬ４は、サブアレイ１１１＿ｉ＋２のサブアレイ１１１＿ｉ＋３を向いた端部上方において、コンタクトプラグＣＰ１を介して、パッドＢＰ４に電気的に接続される。他方で、非選択サブアレイ１１１（１１１＿ｉ＋３を含む）に接続されたビット線ＢＬ４（相補ビット線￣ＢＬ４）は、サブアレイ１１１＿ｉ＋３のサブアレイ１１１＿ｉ＋２を向いた端部上方において、コンタクトプラグＣＰ１を介して、パッド￣ＢＰ４に接続される。Ｙ方向において、パッドＢＰ４とパッド￣ＢＰ４との間にセンス回路ＳＡ４が配置される。パッドＢＰ４及び￣ＢＰ４は、センス回路ＳＡ４にそれぞれ接続される。ビット線ＢＬ１２、パッドＢＰ１２及び￣ＢＰ１２、並びにセンス回路ＳＡ１２の配置も同様である。サブアレイ１１１＿ｉ＋２とサブアレイ１１１＿ｉ＋３との間の領域に、センス回路ＳＡ４とセンス回路ＳＡ１２とが、Ｘ方向に並んで配置される。
【0072】
１．８ メモリセルアレイの断面構成
次に、図９を参照して、メモリセルアレイ１１０の断面構造の一例について説明する。図９は、図８のＡ１－Ａ２線に沿ったメモリデバイス１００の断面図である。図９の例は、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１、並びにセンス回路ＳＡ０のトランジスタＴＮ５及びＴＮ６を示している。
次に、図９を参照して、メモリセルアレイ１１０の断面構造の一例について説明する。図９は、図８のＡ１－Ａ２線に沿ったメモリデバイス１００の断面図である。図９の例は、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１、並びにセンス回路ＳＡ０のトランジスタＴＮ５及びＴＮ６を示している。
【0073】
まず、回路チップ２０００について説明する。
【0074】
図９に示すように、回路チップ２０００は、センス回路ＳＡ０のトランジスタＴＮ５及びＴＮ６、複数のコンタクトプラグＣＰＡ及びＣＰＢ、複数の配線Ｍ０、並びに複数のパッドＢＰｃを含む。
【0075】
トランジスタＴＮ５及びＴＮ６は、半導体基板ＳＵＢに形成されたアクティブ領域ＡＡ１及びＡＡ２にそれぞれ対応して設けられる。アクティブ領域ＡＡ１及びＡＡ２のそれぞれは、ＳＴＩ（Shallow Trench Isolation）によって囲まれている。アクティブ領域ＡＡ１及びＡＡ２のそれぞれは、半導体基板ＳＵＢに設けられたウェル領域３０を備えている。
【0076】
また、トランジスタＴＮ５及びＴＮ６の各々は、ゲート電極３１、ゲート絶縁層３２、及び２つのソース／ドレイン領域３３Ａ及び３３Ｂを含む。ゲート電極３１は、Ｚ１方向においてウェル領域３０の上方に設けられる。ゲート絶縁層３２は、ウェル領域３０の上面とゲート電極３１との間に設けられる。２つのソース／ドレイン領域３３Ａ及び３３Ｂは、ウェル領域３０内に設けられる。２つのソース／ドレイン領域３３Ａ及び３３Ｂのうち一方がトランジスタＴＮのソースとして機能し、２つのソース／ドレイン領域３３Ａ及び３３Ｂのうち他方がトランジスタＴＮのドレインとして機能する。ウェル領域３０内における２つのソース／ドレイン領域３３Ａ及び３３Ｂの間の部分が、トランジスタＴＮのチャネル領域となる。チャネル領域は、ゲート絶縁層３２を介してゲート電極３１の下方に配置されている。各トランジスタＴＮは、半導体基板ＳＵＢ上の層間絶縁層４０に覆われている。
【0077】
各コンタクトプラグＣＰＡは、半導体基板ＳＵＢ上に設けられ、トランジスタＴＮなどに接続される柱状の導電体である。各配線Ｍ０は、関連付けられたコンタクトプラグＣＰＡ上に設けられた導電体であり、例えば金属である。各コンタクトプラグＣＰＢは、関連付けられた配線Ｍ０上に設けられた柱状の導電体である。各パッドＢＰｃは、関連付けられたコンタクトプラグＣＰＢ上に設けられた導電体であり、例えば金属である。パッドＢＰｃは、その表面が貼合面に露出するように設けられている。
【0078】
次に、アレイチップ１０００の構成について説明する。アレイチップ１０００は、メモリセルアレイ１１０のサブアレイ１１１＿ｉ及び１１１＿ｉ＋１、複数のコンタクトプラグＣＰ１、並びに複数のパッドＢＰｍを含む。
【0079】
各サブアレイ１１１は、層間絶縁層４１に覆われている。サブアレイ１１１は、プレート線ＰＬ、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。
【0080】
プレート線ＰＬは、プレート状の導電体であり、例えば金属である。プレート線ＰＬは、プレート電極、又はプレート層と呼ばれてもよい。プレート線ＰＬのＺ２方向を向いた面上に複数のメモリセルＭＣが配置されている。メモリセルＭＣは、Ｚ２方向に向かって延伸している。プレート線ＰＬからＺ２方向に向かって、キャパシタＣＣ及びセルトランジスタＣＴ（縦型トランジスタ）が順に設けられている。セルトランジスタＣＴの半導体層１０は、関連付けられたワード線ＷＬを貫通している。ワード線ＷＬは、Ｘ方向に延伸する。ワード線ＷＬは、プレート線ＰＬが設けられた層と、コンタクトプラグＶＣが設けられた層との間の層に設けられる。Ｚ２方向において、セルトランジスタＣＴ上には、コンタクトプラグＶＣが設けられている。Ｚ２方向において、コンタクトプラグＶＣ上には、ビット線ＢＬが設けられている。コンタクトプラグＶＣは、セルトランジスタＣＴ、すなわちメモリセルＭＣとビット線ＢＬとを接続する。
【0081】
Ｚ２方向において、ビット線ＢＬ上には、コンタクトプラグＣＰ１が設けられている。コンタクトプラグＣＰ１は、関連付けられたビット線ＢＬ上に設けられた柱状の導電体である。各パッドＢＰｍは、Ｚ２方向において、関連付けられたコンタクトプラグＣＰ１上に設けられた導電体であり、例えば金属である。パッドＢＰｍは、その表面が貼合面に露出し、パッドＢＰｃと向かい合うように設けられている。パッドＢＰｍとＢＰｃとの組により、パッドＢＰが形成される。
【0082】
例えば、サブアレイ１１１＿ｉのビット線ＢＬ０が接続されたパッドＢＰ０から、センス回路ＳＡ０のトランジスタＴＮ６までの電流経路の長さをＬ１とする。すなわち、コンタクトプラグＣＰＢ、配線Ｍ０、及びコンタクトプラグＣＰＡを介して、パッドＢＰ０とトランジスタＴＮ６のソース／ドレイン領域３３Ａとを接続する電流経路の長さをＬ１とする。また、サブアレイ１１１＿ｉ＋１のビット線￣ＢＬ０が接続されたパッド￣ＢＰ０から、センス回路ＳＡ０のトランジスタＴＮ５までの電流経路の長さをＬ２とする。すなわち、コンタクトプラグＣＰＢ、配線Ｍ０、及びコンタクトプラグＣＰＡを介して、パッド￣ＢＰ０とトランジスタＴＮ５のソース／ドレイン領域３３Ｂとを接続する電流経路の長さをＬ２とする。電流経路の長さＬ１とＬ２とは、Ｌ１＝Ｌ２の関係にある。
【0083】
１．９ 本実施形態に係る効果
本実施形態に係る構成であれば、信頼性を向上できるメモリデバイスを提供できる。本効果につき、詳述する。
本実施形態に係る構成であれば、信頼性を向上できるメモリデバイスを提供できる。本効果につき、詳述する。
【0084】
例えば、メモリデバイスの読み出し動作では、センス回路ＳＡは、選択ビット線ＢＬと相補ビット線￣ＢＬとの電圧差を増幅する。このとき、選択ビット線ＢＬからセンス回路ＳＡまでの電流経路の長さと、相補ビット線￣ＢＬからセンス回路ＳＡまでの電流経路の長さとが異なると、電流経路の抵抗値及び配線寄生容量がそれぞれ異なる。すなわち、ＣＲ時定数が異なる。ＣＲ時定数が異なることにより、センス回路ＳＡが選択ビット線ＢＬ及び相補ビット線￣ＢＬから受信する信号（電圧又は電流）の伝達速度（遅延量）に差が生じる。このため、センス回路ＳＡにおいて信号受信のタイミングのずれによる誤動作（誤読み出し）の可能性が高くなる。書き込み動作の場合も同様である。
【0085】
これに対し、本実施形態に係る構成であれば、貼合構造を有するメモリデバイス１００において、選択ビット線ＢＬの長さＬａと相補ビット線￣ＢＬの長さＬｂとを概略同じにできる。更に、選択ビット線ＢＬに接続されたパッドＢＰからセンス回路ＳＡまでの電流経路の長さＬ１と、相補ビット線￣ＢＬに接続されたパッド￣ＢＰからセンス回路ＳＡまでの電流経路の長さＬ２とを概略同じにできる。これにより、センス回路ＳＡにおいて、ＣＲ時定数の違いによる信号受信のタイミングのずれを抑制できる。このため、読み出し動作及び書き込み動作における誤動作を抑制できる。よって、メモリデバイス１００の信頼性を向上できる。
【0086】
より具体的には、本実施形態に係る構成であれば、メモリデバイス１００において、複数のサブアレイ１１１をＹ方向に並べて配置できる。Ｙ方向において、隣り合う２つのサブアレイ１１１の間に、センスアンプ１３３を配置できる。更に、Ｙ方向において、センス回路ＳＡに接続される２つパッドＢＰ及び￣ＢＰの間に、センス回路ＳＡを配置できる。すなわち、センス回路ＳＡから一方のパッドＢＰまでの距離と、センス回路ＳＡから他方のパッド￣ＢＰまでの距離とを概略同じにできる。これにより、電流経路の長さＬ１と長さＬ２とを概略同じにできる。
【0087】
更に、本実施形態に係る構成であれば、Ｙ方向に延伸するビット線ＢＬを、ビット線ＢＬ毎に異なる位置に分割できる。分割位置を分散させることにより、パッドＢＰとセンス回路ＳＡの配置を分散させることができる。そして、サブアレイ１１１間の領域の１つに配置されるセンス回路ＳＡの個数を低減できる。これにより、複数のセンス回路ＳＡをＸ方向に一列に並べて配置できる。このため、パッドＢＰ及び￣ＢＰの中間の位置にセンス回路ＳＡを配置できる。よって、電流経路の長さＬ１と長さＬ２とを概略同じにできる。
【0088】
更に、本実施形態に係る構成であれば、パッドＢＰとセンス回路ＳＡとパッド￣ＢＰとをＹ方向に並べて配置できる。これにより、電流経路の長さＬ１及び長さＬ２をそれぞれ最短にできる。このため、ＣＲ時定数の増加を抑制し、信号遅延を抑制できる。よって、メモリデバイス１００の処理能力を向上できる。
【0089】
１．１０ 第１実施形態の変形例
次に、第１実施形態の変形例として、貼合構造とは異なるメモリデバイス１００の構造について２つの例を示す。
次に、第１実施形態の変形例として、貼合構造とは異なるメモリデバイス１００の構造について２つの例を示す。
【0090】
１．１０．１ 第１変形例
まず、第１実施形態の第１変形例として、半導体基板ＳＵＢ上にメモリセルアレイ１１０及びセンスアンプ１３３が並んで配置されている場合について説明する。以下、第１実施形態と異なる点を中心に説明する。
まず、第１実施形態の第１変形例として、半導体基板ＳＵＢ上にメモリセルアレイ１１０及びセンスアンプ１３３が並んで配置されている場合について説明する。以下、第１実施形態と異なる点を中心に説明する。
【0091】
１．１０．１．１ サブアレイ及びセンスアンプの配置
まず、図１０及び図１１を参照して、サブアレイ１１１及びセンスアンプ１３３の配置の一例について説明する。図１０は、サブアレイ１１１及びセンスアンプ１３３の配置の一例を示すメモリデバイス１００の斜視図である。図１１は、サブアレイ１１１及びセンスアンプ１３３の配置の一例を示すメモリデバイス１００の断面図である。図１０及び図１１の例では、説明を簡略化するため、半導体基板ＳＵＢ、サブアレイ１１１、及びセンスアンプ１３３が示されており、他の構成要素は省略されている。
まず、図１０及び図１１を参照して、サブアレイ１１１及びセンスアンプ１３３の配置の一例について説明する。図１０は、サブアレイ１１１及びセンスアンプ１３３の配置の一例を示すメモリデバイス１００の斜視図である。図１１は、サブアレイ１１１及びセンスアンプ１３３の配置の一例を示すメモリデバイス１００の断面図である。図１０及び図１１の例では、説明を簡略化するため、半導体基板ＳＵＢ、サブアレイ１１１、及びセンスアンプ１３３が示されており、他の構成要素は省略されている。
【0092】
図１０及び図１１に示すように、本例のメモリデバイス１００は、半導体基板ＳＵＢ上に設けられた複数のサブアレイ１１１及び複数のセンスアンプ１３３を含む。図１０及び図１１の例では、４つのサブアレイ１１１＿ｉ－１、１１１＿ｉ、１１１＿ｉ＋１、及び１１１＿ｉ＋２が示されている。サブアレイ１１１及びセンスアンプ１３３は、Ｙ方向に１個ずつ交互に配置される。すなわち、センスアンプ１３３は、Ｙ方向において、隣り合う２つのサブアレイ１１１の間に配置される。各センスアンプ１３３は、Ｘ方向に並んで配置された複数のセンス回路ＳＡを含む。
【0093】
第１実施形態と同様に、ビット線ＢＬは、複数のサブアレイ１１１に接続される。例えば、ビット線ＢＬは、Ｙ方向に延伸する。図１０及び図１１の例では、サブアレイ１１１＿ｉ－１及び１１１＿ｉに接続された選択ビット線ＢＬと、サブアレイ１１１＿ｉ＋１及び１１１＿ｉ＋２に接続された相補ビット線￣ＢＬとが示されている。選択ビット線ＢＬ及び相補ビット線￣ＢＬの長さは、概略同じである。
【0094】
例えば、選択ビット線ＢＬ及び相補ビット線￣ＢＬの各々は、コンタクトプラグＣＰ１を介して、サブアレイ１１１＿ｉとサブアレイ１１１＿ｉ＋１との間に配置されたセンス回路ＳＡに接続される。すなわち、選択ビット線ＢＬ及び相補ビット線￣ＢＬは、選択ビット線ＢＬが接続されたサブアレイ１１１と、相補ビット線￣ＢＬが接続されたサブアレイ１１１との間に配置されたセンス回路ＳＡに接続される。
【0095】
図１１に示すように、本例のメモリデバイス１００において、選択ビット線ＢＬからセンス回路ＳＡまでの電流経路（複数の配線及びコンタクトプラグを含む）の長さをＬ３とする。また、相補ビット線￣ＢＬからセンス回路ＳＡまでの電流経路の長さをＬ４とする。電流経路の長さＬ３と長さＬ４とは概略同じである。
【0096】
１．１０．１．２ メモリセルアレイにおけるビット線のレイアウト
次に、図１２を参照して、メモリセルアレイ１１０におけるビット線ＢＬのレイアウトの一例について説明する。図１２は、ビット線ＢＬのレイアウトを示す図である。
次に、図１２を参照して、メモリセルアレイ１１０におけるビット線ＢＬのレイアウトの一例について説明する。図１２は、ビット線ＢＬのレイアウトを示す図である。
【0097】
図１２に示すように、複数のサブアレイ１１１とセンスアンプ１３３がＹ方向に並んで、交互に配置されている。センスアンプ１３３内において、複数のセンス回路ＳＡがＸ方向に一列に並んで配置されている。図１２の例では、図１２の紙面上側から順に、サブアレイ１１１＿ｉ－１、１１１＿ｉ、１１１＿ｉ＋１、１１１＿ｉ＋２、１１１＿ｉ＋３、１１１＿ｉ＋４、及び１１１＿ｉ＋５が並んで配置されている。それぞれのサブアレイ１１１の間に、Ｘ方向に並んで配置された３つのセンス回路ＳＡが設けられている。
【0098】
複数のビット線ＢＬがＸ方向に並んで配置されている。各ビット線ＢＬは、Ｙ方向に延伸する。各ビット線ＢＬは、Ｙ方向において、概略同じ長さに分割される。図１２の例では、Ｙ方向に分割されたビット線ＢＬは、２つのサブアレイ１１１に共通に接続される。ビット線ＢＬの分割位置は、１本毎に異なる。従って、Ｘ方向に隣り合うビット線ＢＬは、Ｙ方向において、異なるサブアレイ１１１の間の領域に配置された異なるセンスアンプ１３３のセンス回路ＳＡにそれぞれ接続される。このため、Ｘ方向に隣り合うビット線ＢＬの電流経路（コンタクトプラグＣＰ１及び配線）は、サブアレイ１１１を介して、互いに比較的離れた位置にあるため、電流経路におけるＣＲ時定数の増加を抑制できる。
【0099】
１．１０．１．３ 第１変形例に係る効果
第１変形例に係る構成であれば、第１実施形態と同様に信頼性を向上できるメモリデバイスを提供できる。より具体的には、第１実施形態と同様に、選択ビット線ＢＬの長さと相補ビット線￣ＢＬの長さとを概略同じできる。更に、選択ビット線ＢＬからセンス回路ＳＡまでの電流経路の長さＬ３と、相補ビット線￣ＢＬからセンス回路ＳＡまでの電流経路の長さＬ４とを概略同じにできる。このため、センス回路ＳＡにおいて、ＣＲ時定数の違いによる信号受信のタイミングのずれを抑制できる。これにより、読み出し動作及び書き込み動作における誤動作を抑制できる。よって、メモリデバイス１００の信頼性を向上できる。
第１変形例に係る構成であれば、第１実施形態と同様に信頼性を向上できるメモリデバイスを提供できる。より具体的には、第１実施形態と同様に、選択ビット線ＢＬの長さと相補ビット線￣ＢＬの長さとを概略同じできる。更に、選択ビット線ＢＬからセンス回路ＳＡまでの電流経路の長さＬ３と、相補ビット線￣ＢＬからセンス回路ＳＡまでの電流経路の長さＬ４とを概略同じにできる。このため、センス回路ＳＡにおいて、ＣＲ時定数の違いによる信号受信のタイミングのずれを抑制できる。これにより、読み出し動作及び書き込み動作における誤動作を抑制できる。よって、メモリデバイス１００の信頼性を向上できる。
【0100】
より具体的には、第１変形例に係る構成であれば、メモリデバイス１００において、複数のサブアレイ１１１とセンスアンプ１３３（センス回路ＳＡ）とをＹ方向に交互に並べて配置できる。更に、Ｙ方向において、センス回路ＳＡに接続された一方のビット線ＢＬを含むサブアレイ１１１と、センス回路ＳＡに接続された他方のビット線ＢＬを含むサブアレイ１１１との間に、当該センス回路ＳＡを配置できる。更に、２つのサブアレイ１１１の間に、複数のセンス回路ＳＡを、Ｘ方向に並べて配置できる。これにより、電流経路の長さＬ３と長さＬ４とを概略同じにできる。
【0101】
例えば、サブアレイ１１１の間の領域の１つに、Ｘ方向に隣り合う２つのビット線ＢＬにそれぞれ対応する２つのセンス回路ＳＡが配置される場合、隣り合うビット線ＢＬにそれぞれ接続されるコンタクトプラグＣＰ１の間の距離が比較的近くなる。このため、コンタクトプラグＣＰ１の間の寄生容量の影響により、ＣＲ時定数が増加し、信号の伝達速度が低下する。例えば、コンタクトプラグＣＰ１の間の寄生容量を低減させるため、すなわち、コンタクトプラグＣＰ１の間の距離を拡げるため、サブアレイ１１１とセンス回路ＳＡ（センスアンプ１３３）との間に、比較的大きな面積のコンタクトプラグＣＰ１の形成領域が設けられる場合がある。
【0102】
これに対し、第１変形例に係る構成であれば、Ｘ方向に並んで配置されたビット線ＢＬを、Ｙ方向において、異なるサブアレイ１１１の間の領域に配置された異なるセンスアンプ１３３のセンス回路ＳＡにそれぞれ接続できる。このため、隣り合うビット線ＢＬにそれぞれ接続されるコンタクトプラグＣＰ１の間の距離は、サブアレイ１１１を介して、比較的離れた位置に配置できる。これにより、コンタクトプラグＣＰ１の間の寄生容量を低減できる。すなわち、ＣＲ時定数増加による信号遅延を低減できる。よって、メモリデバイス１００の処理能力の低下を抑制できる。更に、サブアレイ１１１とセンス回路ＳＡ（センスアンプ１３３）との間に設けられるコンタクトプラグＣＰ１の形成領域の面積増加を抑制できる。よって、メモリデバイス１００のチップ面積の増加を抑制できる。
【0103】
１．１０．２ 第２変形例
次に、第１実施形態の第２変形例として、半導体基板ＳＵＢの上方にセンスアンプ１３３とメモリセルアレイ１１０とが積層されている場合について説明する。以下、第１実施形態及び第１実施形態の第１変形例と異なる点を中心に説明する。
次に、第１実施形態の第２変形例として、半導体基板ＳＵＢの上方にセンスアンプ１３３とメモリセルアレイ１１０とが積層されている場合について説明する。以下、第１実施形態及び第１実施形態の第１変形例と異なる点を中心に説明する。
【0104】
１．１０．２．１ サブアレイ及びセンスアンプの配置
まず、図１３及び図１４を参照して、サブアレイ１１１及びセンスアンプ１３３の配置の一例について説明する。図１３は、サブアレイ１１１及びセンスアンプ１３３の配置の一例を示すメモリデバイス１００の斜視図である。図１４は、サブアレイ１１１及びセンスアンプ１３３の配置の一例を示すメモリデバイス１００の断面図である。図１３及び図１４の例では、説明を簡略化するため、半導体基板ＳＵＢ、サブアレイ１１１、及びセンスアンプ１３３が示されており、他の構成要素は省略されている。
まず、図１３及び図１４を参照して、サブアレイ１１１及びセンスアンプ１３３の配置の一例について説明する。図１３は、サブアレイ１１１及びセンスアンプ１３３の配置の一例を示すメモリデバイス１００の斜視図である。図１４は、サブアレイ１１１及びセンスアンプ１３３の配置の一例を示すメモリデバイス１００の断面図である。図１３及び図１４の例では、説明を簡略化するため、半導体基板ＳＵＢ、サブアレイ１１１、及びセンスアンプ１３３が示されており、他の構成要素は省略されている。
【0105】
図１３及び図１４に示すように、本例のメモリデバイス１００は、半導体基板ＳＵＢ上に設けられた複数のセンスアンプ１３３とセンスアンプ１３３の上方に設けられた複数のサブアレイ１１１を含む。図１３及び図１４の例には、４つのサブアレイ１１１＿ｉ－１、１１１＿ｉ、１１１＿ｉ＋１、及び１１１＿ｉ＋２が示されている。複数のサブアレイ１１１及び複数のセンスアンプ１３３は、Ｙ方向において、１個ずつ交互に配置される。すなわち、センスアンプ１３３は、Ｙ方向において、２つのサブアレイ１１１の間に配置される。なお、本構造においても、第１実施形態と同様に、Ｚ方向において、サブアレイ１１１及びセンスアンプ１３３の位置は異なる。このため、Ｙ方向において、サブアレイ１１１の領域の一部と、センスアンプ１３３の領域の一部とが重なっていてもよい。
【0106】
第１実施形態と同様に、ビット線ＢＬは、複数のサブアレイ１１１に接続される。例えば、ビット線ＢＬは、Ｙ方向に延伸する。図１３及び図１４の例では、サブアレイ１１１＿ｉ－１及び１１１＿ｉに接続された選択ビット線ＢＬと、サブアレイ１１１＿ｉ＋１及び１１１＿ｉ＋２に接続された相補ビット線￣ＢＬとが示されている。選択ビット線ＢＬ及び相補ビット線￣ＢＬの長さは、概略同じである。
【0107】
各センスアンプ１３３は、Ｘ方向に並んで配置された複数のセンス回路ＳＡを含む。
【0108】
例えば、選択ビット線ＢＬ及び相補ビット線￣ＢＬの各々は、Ｙ方向においてサブアレイ１１１＿ｉとサブアレイ１１１＿ｉ＋１との間に配置されたセンス回路ＳＡに接続される。換言すれば、選択ビット線ＢＬ及び相補ビット線￣ＢＬは、選択ビット線ＢＬが接続されたサブアレイ１１１と、相補ビット線￣ＢＬが接続されたサブアレイ１１１との間に配置されたセンス回路ＳＡに接続される。
【0109】
図１４に示すように、本例のメモリデバイス１００において、選択ビット線ＢＬからセンス回路ＳＡまでの電流経路（複数の配線及びコンタクトプラグを含む）の長さをＬ５とする。また、相補ビット線￣ＢＬからセンス回路ＳＡまでの電流経路の長さをＬ６とする。電流経路の長さＬ５と長さＬ６とは概略同じである。
【0110】
１．１０．２．２ メモリセルアレイの断面構成
次に、図１５を参照して、メモリセルアレイ１１０の断面構造の一例について説明する。図１５は、メモリデバイス１００の断面図である。図１５の例は、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１、並びにセンス回路ＳＡ０のトランジスタＴＮ５及びＴＮ６を示している。
次に、図１５を参照して、メモリセルアレイ１１０の断面構造の一例について説明する。図１５は、メモリデバイス１００の断面図である。図１５の例は、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１、並びにセンス回路ＳＡ０のトランジスタＴＮ５及びＴＮ６を示している。
【0111】
図１５に示すように、メモリデバイス１００は、センス回路ＳＡ０のトランジスタＴＮ５及びＴＮ６、複数のコンタクトプラグＣＰＡ及びＣＰＢ、複数の配線Ｍ０及びＭ１、メモリセルアレイ１１０のサブアレイ１１１＿ｉ及び１１１＿ｉ＋１、並びに複数のコンタクトプラグＣＰ１を含む。
【0112】
トランジスタＴＮ５及びＴＮ６、コンタクトプラグＣＰＡ及びＣＰＢ、並びに配線Ｍ０の構成は、第１実施形態の図９と同様である。配線Ｍ１は、関連付けられたコンタクトプラグＣＰＢ上に設けられた導電体であり、例えば金属である。
【0113】
本実施形態の各サブアレイ１１１は、半導体基板ＳＵＢの上方に、プレート線ＰＬが設けられている。プレート線ＰＬのＺ１方向を向いた面上に複数のメモリセルＭＣが配置されている。メモリセルＭＣは、Ｚ方向に向かって延伸している。プレート線ＰＬからＺ１方向に向かって、キャパシタＣＣ及びセルトランジスタＣＴ（縦型トランジスタ）が順に設けられている。セルトランジスタＣＴの半導体層１０は、関連付けられたワード線ＷＬを貫通している。ワード線ＷＬは、Ｘ方向に延伸する。ワード線ＷＬは、プレート線ＰＬが設けられた層と、ビット線ＢＬが設けられた層との間の層に設けられる。
【0114】
配線Ｍ１の上には、コンタクトプラグＣＰ１が、Ｙ方向においてセルトランジスタＣＴと並んで、設けられている。コンタクトプラグＣＰ１は、配線Ｍ１とビット線ＢＬとを接続する。
【0115】
例えば、サブアレイ１１１＿ｉのビット線ＢＬ０から、センス回路ＳＡ０のトランジスタＴＮ６までの電流経路の長さをＬ５とする。すなわち、コンタクトプラグＣＰ１、配線Ｍ１、コンタクトプラグＣＰＢ、配線Ｍ０、及びコンタクトプラグＣＰＡを介して、ビット線ＢＬ０とトランジスタＴＮ６のソース／ドレイン領域３３Ａとを接続する電流経路の長さをＬ５とする。また、サブアレイ１１１＿ｉ＋１のビット線￣ＢＬ０から、センス回路ＳＡ０のトランジスタＴＮ５までの電流経路の長さをＬ６とする。すなわち、コンタクトプラグＣＰ１、配線Ｍ１、コンタクトプラグＣＰＢ、配線Ｍ０、及びコンタクトプラグＣＰＡを介して、相補ビット線￣ＢＬ０とトランジスタＴＮ５のソース／ドレイン領域３３Ｂとを接続する電流経路の長さをＬ６とする。電流経路の長さＬ５とＬ６とは、Ｌ５＝Ｌ６の関係にある。
【0116】
１．１０．２．３ 第２変形例に係る効果
第２変形例に係る構成であれば、第１実施形態と同様の効果が得られる。
第２変形例に係る構成であれば、第１実施形態と同様の効果が得られる。
【0117】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるパッドＢＰ及びセンス回路ＳＡの配置について、３つの例を示す。以下、第１実施形態と異なる点を中心に説明する。
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるパッドＢＰ及びセンス回路ＳＡの配置について、３つの例を示す。以下、第１実施形態と異なる点を中心に説明する。
【0118】
２．１ 第１例
まず、第２実施形態の第１例について説明する。本例では、パッドＢＰ及びセンス回路ＳＡの配置を関連付けられたビット線ＢＬの上方からＸ方向にシフトさせた場合について説明する。
まず、第２実施形態の第１例について説明する。本例では、パッドＢＰ及びセンス回路ＳＡの配置を関連付けられたビット線ＢＬの上方からＸ方向にシフトさせた場合について説明する。
【0119】
２．１．１ ビット線、パッドＢＰ、及びセンス回路のレイアウト
図１６を参照して、ビット線ＢＬ、パッドＢＰ、及びセンス回路ＳＡのレイアウトの一例について説明する。図１６は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示す図である。
図１６を参照して、ビット線ＢＬ、パッドＢＰ、及びセンス回路ＳＡのレイアウトの一例について説明する。図１６は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示す図である。
【0120】
図１６に示すように、本例では、Ｘ方向に並んで配置された複数のビット線ＢＬの分割位置は、４本毎に異なる。例えば、ビット線ＢＬ０～ＢＬ３は、サブアレイ１１１＿ｉとサブアレイ１１１＿ｉ＋１との間で分割されている。ビット線ＢＬ４～ＢＬ７は、サブアレイ１１１＿ｉ＋１とサブアレイ１１１＿ｉ＋２との間で分割されている。ビット線ＢＬ８～ＢＬ１１は、サブアレイ１１１＿ｉ＋２とサブアレイ１１１＿ｉ＋３との間で分割されている。
【0121】
例えば、センス回路ＳＡ０とセンス回路ＳＡ２とを同じサブアレイ１１１の間の領域（サブアレイ１１１＿ｉとサブアレイ１１１＿ｉ＋１との間）に配置する場合、パッドＢＰ２及び￣ＢＰ２並びセンス回路ＳＡ２をビット線ＢＬ２の上方に配置しようとすると、パッドＢＰ２及び￣ＢＰ２並びセンス回路ＳＡ２と、パッドＢＰ０及び￣ＢＰ０並びセンス回路ＳＡ０とが重なってしまう。このため、パッドＢＰ２及び￣ＢＰ２並びセンス回路ＳＡ２は、ビット線ＢＬ２の上方に配置できない。このような場合、例えば、パッドＢＰ２及び￣ＢＰ２並びセンス回路ＳＡ２をＸ方向にシフトさせる。すなわち、パッドＢＰ２及び￣ＢＰ２並びセンス回路ＳＡ２を、ビット線ＢＬの長手方向（Ｙ方向）と垂直な方向（Ｘ方向）にシフトさせる。そして、ビット線ＢＬとパッドＢＰとを接続する電流経路をビット線ＢＬの長手方向と垂直な方向に引き出す。より具体的には、選択ビット線ＢＬ２と、パッドＢＰ２とは、Ｘ方向に延伸する配線Ｍ１を介して、電気的に接続される。同様に、相補ビット線￣ＢＬ２と、パッド￣ＢＰ２とは、Ｘ方向に延伸する配線Ｍ１を介して、電気的に接続される。センス回路ＳＡ２は、センス回路ＳＡ０と同様に、Ｙ方向において、パッドＢＰ２とパッド￣ＢＰ２との間（中間）に配置される。センス回路ＳＡ０とセンス回路ＳＡ２とは、Ｘ方向に並んで配置される。これにより、例えば、パッドＢＰ２からセンス回路ＳＡ２までの電流経路の長さと、パッド￣ＢＰ２からセンス回路ＳＡ２までの電流経路の長さは、概略同じにできる。なお、図１６の例では、パッドＢＰ２及び￣ＢＰ２並びにセンス回路ＳＡ２をＸ方向にシフトさせているが、Ｘ方向にシフトさせるパッドＢＰ及び￣ＢＰ並びにセンス回路ＳＡの組は、任意に設計可能である。例えば、パッドＢＰ０及び￣ＢＰ０並びにセンス回路ＳＡ０をＸ方向にシフトさせてもよい。また、パッドＢＰ０及び￣ＢＰ０並びにセンス回路ＳＡ０の組とパッドＢＰ２及び￣ＢＰ２並びにセンス回路ＳＡ２の組の両方をＸ方向にシフトさせてもよい。この場合、ビット線ＢＬ０に接続される配線Ｍ１の長さと、ビット線ＢＬ２に接続される配線Ｍ１の長さとが概略同じであってもよい。また、ビット線￣ＢＬ０に接続される配線Ｍ１の長さと、ビット線￣ＢＬ２に接続される配線Ｍ１の長さとが概略同じであってもよい。
【0122】
同様に、例えば、センス回路ＳＡ４とセンス回路ＳＡ６とを同じサブアレイ１１１の間の領域（サブアレイ１１１＿ｉ＋１とサブアレイ１１１＿ｉ＋２との間）に配置する場合、パッドＢＰ６及び￣ＢＰ６並びセンス回路ＳＡ６をＸ方向にシフトさせる。選択ビット線ＢＬ６と、パッドＢＰ６とは、Ｘ方向に延伸する配線Ｍ１を介して、電気的に接続される。同様に、相補ビット線￣ＢＬ６と、パッド￣ＢＰ６とは、Ｘ方向に延伸する配線Ｍ１を介して、電気的に接続される。
【0123】
例えば、センス回路ＳＡ８とセンス回路ＳＡ１０とを同じサブアレイ１１１の間の領域（サブアレイ１１１＿ｉ＋２とサブアレイ１１１＿ｉ＋３との間）に配置する場合、パッドＢＰ１０及び￣ＢＰ１０並びセンス回路ＳＡ１０をＸ方向にシフトさせる。選択ビット線ＢＬ１０と、パッドＢＰ１０とは、Ｘ方向に延伸する配線Ｍ１を介して、電気的に接続される。同様に、相補ビット線￣ＢＬ１０と、パッド￣ＢＰ１０とは、Ｘ方向に延伸する配線Ｍ１を介して、電気的に接続される。
【0124】
２．１．２ ビット線とパッドＢＰの接続
次に、図１７を参照して、ビット線ＢＬとパッドＢＰとの接続の一例について説明する。図１７は、ビット線ＢＬ及びパッドＢＰを示す斜視図である。図１７の例は、ビット線ＢＬ０～ＢＬ２、複数のコンタクトプラグＣＰ１、複数の配線Ｍ１、複数のコンタクトプラグＣＰ２、並びにパッドＢＰ０、￣ＢＰ０、ＢＰ２、及び￣ＢＰ２を示す。
次に、図１７を参照して、ビット線ＢＬとパッドＢＰとの接続の一例について説明する。図１７は、ビット線ＢＬ及びパッドＢＰを示す斜視図である。図１７の例は、ビット線ＢＬ０～ＢＬ２、複数のコンタクトプラグＣＰ１、複数の配線Ｍ１、複数のコンタクトプラグＣＰ２、並びにパッドＢＰ０、￣ＢＰ０、ＢＰ２、及び￣ＢＰ２を示す。
【0125】
図１７に示すように、パッドＢＰ０及び￣ＢＰ０は、それぞれ対応するビット線ＢＬ０の上方に配置される。より具体的には、Ｚ２方向において、ビット線ＢＬ０の上にコンタクトプラグＣＰ１が設けられている。コンタクトプラグＣＰ１の上には、配線Ｍ１が設けられている。そして、配線Ｍ１の上には、コンタクトプラグＣＰ２が設けられている。コンタクトプラグＣＰ１及びＣＰ２は、配線Ｍ１を介して、Ｚ方向に沿って配置される。コンタクトプラグＣＰ２の上には、ビット線ＢＬ０の上方に配置されたパッドＢＰ０またはパッド￣ＢＰ０が設けられている。
【0126】
これに対し、パッドＢＰ２及び￣ＢＰ２は、それぞれ対応するビット線ＢＬ２の上方からＸ方向にシフトした位置に配置される。より具体的には、Ｚ２方向において、ビット線ＢＬ２の上にコンタクトプラグＣＰ１が設けられている。コンタクトプラグＣＰ１の上には、配線Ｍ１が設けられている。ビット線ＢＬ２に接続される配線Ｍ１は、Ｘ方向に延伸する。配線Ｍ１のＸ方向における一方の端部にコンタクトプラグＣＰ１が接続され、他方の端部にコンタクトプラグＣＰ２が接続される。すなわち、コンタクトプラグＣＰ１、配線Ｍ１、及びコンタクトプラグＣＰ２によりクランク形状が構成される。コンタクトプラグＣＰ２の上には、パッドＢＰ２またはパッド￣ＢＰ２が設けられる。これにより、パッドＢＰ２及び￣ＢＰ２は、Ｘ方向に引き出された状態で、ビット線ＢＬ２に接続される。
【0127】
例えば、コンタクトプラグＣＰ１、配線Ｍ１、及びコンタクトプラグＣＰ２を介して、選択ビット線ＢＬ０とパッドＢＰ０とを接続する電流経路の長さをＬｃ０とする。相補ビット線￣ＢＬ０とパッド￣ＢＰ０とを接続する電流経路の長さをＬｄ０とする。電流経路の長さＬｃ０及びＬｄ０は、Ｌｃ０＝Ｌｄ０の関係にある。同様に、選択ビット線ＢＬ２とパッドＢＰ２とを接続する電流経路の長さをＬｃ２とする。相補ビット線￣ＢＬ２とパッド￣ＢＰ２とを接続する電流経路の長さをＬｄ２とする。電流経路の長さＬｃ２及びＬｄ２は、Ｌｃ２＝Ｌｄ２の関係にある。但し、選択ビット線ＢＬ０からパッドＢＰ０までの電流経路の長さＬｃ０は、選択ビット線ＢＬ２からパッドＢＰ２までの電流経路の長さＬｃ２よりも短い。
【0128】
２．２ 第２例
次に、第２実施形態の第２例について説明する。本例では、複数のセンス回路ＳＡをＸ方向に複数列並列に配置する場合について説明する。本例では、センス回路ＳＡは、関連付けれた２つのパッドＢＰの中間に配置されていない。すなわち、センス回路ＳＡは、サブアレイ１１１の間の領域に配置されていない。
次に、第２実施形態の第２例について説明する。本例では、複数のセンス回路ＳＡをＸ方向に複数列並列に配置する場合について説明する。本例では、センス回路ＳＡは、関連付けれた２つのパッドＢＰの中間に配置されていない。すなわち、センス回路ＳＡは、サブアレイ１１１の間の領域に配置されていない。
【0129】
２．２．１ ビット線、パッドＢＰ、及びセンス回路のレイアウト
図１８を参照して、ビット線ＢＬ、パッドＢＰ、及びセンス回路ＳＡのレイアウトの一例について説明する。図１８は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示す図である。
図１８を参照して、ビット線ＢＬ、パッドＢＰ、及びセンス回路ＳＡのレイアウトの一例について説明する。図１８は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示す図である。
【0130】
図１８に示すように、ビット線ＢＬの分割位置及びパッドＢＰの配置は、第１実施形態の図８と同様である。この状態において、例えば、センス回路ＳＡ０、ＳＡ２、ＳＡ８、及びＳＡ１０は、Ｘ方向に二列に並んで配置される。この中で、センス回路ＳＡ０及びＳＡ８は、Ｘ方向に一列に並んで配置される。センス回路ＳＡ２及びＳＡ１０は、Ｘ方向に一列に並んで配置される。より具体的には、センス回路ＳＡ０、ＳＡ２、ＳＡ８、及びＳＡ１０は、サブアレイ１１１＿ｉ＋１の上方に配置される。すなわち、センス回路ＳＡは、Ｙ方向においてサブアレイ１１１の間の領域に配置されていない。各センス回路ＳＡは、関連付けられた２つのパッドＢＰ及び￣ＢＰのいずれか一方側に、Ｙ方向にシフトされている。例えば、センス回路ＳＡ０は、パッドＢＰ０とパッド￣ＢＰ０との間からパッド￣ＢＰ０側にシフトして配置されている。センス回路ＳＡ８も同様である。センス回路ＳＡ２は、パッドＢＰ２とパッド￣ＢＰ２との間からパッドＢＰ２側にシフトして配置されている。センス回路ＳＡ１０も同様である。
【0131】
同様に、センス回路ＳＡ４、ＳＡ６、ＳＡ１２、及びＳＡ１４は、Ｘ方向に二列に並んで配置される。この中で、センス回路ＳＡ４及びＳＡ１２は、Ｘ方向に一列並んで配置される。センス回路ＳＡ６及びＳＡ１４は、Ｘ方向に一列に並んで配置される。センス回路ＳＡ４、ＳＡ６、ＳＡ１２、及びＳＡ１４は、サブアレイ１１１＿ｉ＋３の上方に配置される。例えば、センス回路ＳＡ４は、パッドＢＰ４とパッド￣ＢＰ４との間からパッド￣ＢＰ４側にシフトして配置されている。センス回路ＳＡ１２も同様である。
【0132】
２．２．２ メモリセルアレイの断面構成
次に、図１９を参照して、メモリセルアレイ１１０の断面構造の一例について説明する。図１９は、メモリデバイス１００の断面図である。図１９の例は、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１、並びにセンス回路ＳＡ０のトランジスタＴＮ５及びＴＮ６を示している。以下では、パッドＢＰ０及び￣ＢＰ０とセンス回路ＳＡ０との接続に注目して説明する。
次に、図１９を参照して、メモリセルアレイ１１０の断面構造の一例について説明する。図１９は、メモリデバイス１００の断面図である。図１９の例は、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１、並びにセンス回路ＳＡ０のトランジスタＴＮ５及びＴＮ６を示している。以下では、パッドＢＰ０及び￣ＢＰ０とセンス回路ＳＡ０との接続に注目して説明する。
【0133】
図１９に示すように、センス回路ＳＡ０は、サブアレイ１１１＿ｉ＋１の下方に配置されている。この場合、パッドＢＰ０及び￣ＢＰ０の各々とセンス回路ＳＡ０とを電流経路の長さが最短となるように接続すると、パッドＢＰ０とセンス回路ＳＡ０とを接続する電流経路の長さＬ１が、パッド￣ＢＰ０とセンス回路ＳＡ０とを接続する電流経路の長さＬ２よりも長くなる。従って、本例では、電流経路の迂回路を形成し、長さＬ１と長さＬ２とが概略同じになるように設計する。
【0134】
例えば、センス回路ＳＡは、コンタクトプラグＣＰＡ、配線Ｍ０、コンタクトプラグＣＰＢ、配線Ｍ１、及びコンタクトプラグＣＰＣを介してパッドＢＰに接続される。パッドＢＰ０は、電流経路の長さＬ１が最短となるように、センス回路ＳＡ０に接続される。例えば、センス回路ＳＡ０のトランジスタＴＮ６の上にコンタクトプラグＣＰＡが設けられる。コンタクトプラグＣＰＡの上には、配線Ｍ０が設けられる。配線Ｍ０は、サブアレイ１１１＿ｉに向かうＹ方向に延伸する。配線Ｍ０の一方の端部には、コンタクトプラグＣＰＡが接続される。配線Ｍ０の他方（サブアレイ１１１＿ｉ側）の端部の上には、コンタクトプラグＣＰＢが設けられる。コンタクトプラグＣＰＢの上には、配線Ｍ１が設けられる。配線Ｍ１の上には、コンタクトプラグＣＰＣが設けられる。コンタクトプラグＣＰＢ及びＣＰＣは、Ｚ方向に沿って配置される。コンタクトプラグＣＰＣの上には、パッドＢＰ０が設けられる。
【0135】
また、パッド￣ＢＰ０は、センス回路ＳＡ０に迂回して接続される。例えば、センス回路ＳＡ０のトランジスタＴＮ５の上にコンタクトプラグＣＰＡが設けられる。コンタクトプラグＣＰＡの上には、配線Ｍ０が設けられる。配線Ｍ０は、サブアレイ１１１＿ｉから離れるＹ方向に延伸する。配線Ｍ０の一方の端部には、コンタクトプラグＣＰＡが接続される。配線Ｍ０の他方（サブアレイ１１１＿ｉから遠い側）の端部の上には、コンタクトプラグＣＰＢが設けられる。コンタクトプラグＣＰＢの上には、配線Ｍ１が設けられる。配線Ｍ１は、サブアレイ１１１＿ｉに向かうＹ方向に延伸する。配線Ｍ１の一方の端部には、コンタクトプラグＣＰＢが接続される。配線Ｍ１の他方（サブアレイ１１１＿ｉに近い側）の端部の上には、コンタクトプラグＣＰＣが設けられる。コンタクトプラグＣＰＣの上には、パッド￣ＢＰ０が設けられる。
【0136】
２．３ 第３例
次に、第３例について説明する。第３例では、ビット線ＢＬの分割位置の配置が、第１実施形態と異なる場合について説明する。
次に、第３例について説明する。第３例では、ビット線ＢＬの分割位置の配置が、第１実施形態と異なる場合について説明する。
【0137】
図２０を参照して、ビット線ＢＬ、パッドＢＰ、及びセンス回路ＳＡのレイアウトの一例について説明する。図２０は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示す図である。
【0138】
以下、複数のビット線ＢＬのいずれかを示す場合、ビット線ＢＬは、変数ｊ（ｊは、０以上の整数）を用いて、ビット線ＢＬｊと表記される。更に、ビット線ＢＬｊに接続されるパッドＢＰをＢＰｊと表記する。
【0139】
図２０に示すように、本例では、Ｘ方向に並んで配置された複数のビット線ＢＬの分割位置は、２本毎に異なる。本例におけるビット線ＢＬの分割位置の配置は、第１実施形態の図８と異なる。本例では、パッドＢＰｊ及びＢＰ（ｊ＋２）がＹ方向に隣り合わないように配置される。例えば、ビット線ＢＬ０及びＢＬ１は、サブアレイ１１１＿ｉとサブアレイ１１１＿ｉ＋１との間で分割されている。ビット線ＢＬ２及びＢＬ３は、サブアレイ１１１＿ｉ＋２とサブアレイ１１１＿ｉ＋３との間で分割されている。ビット線ＢＬ４及びＢＬ５は、サブアレイ１１１＿ｉ＋１とサブアレイ１１１＿ｉ＋２との間で分割されている。すなわち、本例では、第１実施形態の図８に対して、ビット線ＢＬ２及びＢＬ３の分割位置と、ビット線ＢＬ４及びＢＬ５の分割位置とが入れ替わっている。
【0140】
より具体的には、選択サブアレイ１１１＿ｉに接続されたビット線ＢＬ０は、サブアレイ１１１＿ｉのサブアレイ１１１＿ｉ＋１を向いた端部上方において、コンタクトプラグＣＰ１を介して、パッドＢＰ０に電気的に接続される。他方で、非選択サブアレイ１１１（１１１＿ｉ＋１～１１１＿ｉ＋３を含む）に接続されたビット線ＢＬ０（相補ビット線￣ＢＬ０）は、サブアレイ１１１＿ｉ＋１のサブアレイ１１１＿ｉを向いた端部上方において、コンタクトプラグＣＰ１を介して、パッド￣ＢＰ０に接続される。Ｙ方向において、パッドＢＰ０とパッド￣ＢＰ０との間（中間）にセンス回路ＳＡ０が配置される。パッドＢＰ０及び￣ＢＰ０は、センス回路ＳＡ０にそれぞれ接続される。第１実施形態の図８と同様に、Ｘ方向において、パッドＢＰ０及び￣ＢＰ０、並びにセンス回路ＳＡ０の隣に、ビット線ＢＬ８に接続されたパッドＢＰ８及び￣ＢＰ８、並びにセンス回路ＳＡ８がそれぞれ配置されている。
【0141】
選択サブアレイ１１１＿ｉに接続されたビット線ＢＬ４は、サブアレイ１１１＿ｉ＋１のサブアレイ１１１＿ｉ＋２を向いた端部上方において、コンタクトプラグＣＰ１を介して、パッドＢＰ４に電気的に接続される。他方で、非選択サブアレイ１１１（１１１＿ｉ＋２及び１１１＿ｉ＋３を含む）に接続されたビット線ＢＬ４（相補ビット線￣ＢＬ４）は、サブアレイ１１１＿ｉ＋２のサブアレイ１１１＿ｉ＋１を向いた端部上方において、コンタクトプラグＣＰ１を介して、パッド￣ＢＰ４に接続される。Ｙ方向において、パッドＢＰ４とパッド￣ＢＰ４との間にセンス回路ＳＡ４が配置される。パッドＢＰ４及び￣ＢＰ４は、センス回路ＳＡ４にそれぞれ接続される。ビット線ＢＬ１２、パッドＢＰ１２及び￣ＢＰ１２、並びにセンス回路ＳＡ１２の配置も同様である。サブアレイ１１１＿ｉ＋１とサブアレイ１１１＿ｉ＋２との間に、センス回路ＳＡ４とセンス回路ＳＡ１２とが、Ｘ方向に並んで配置される。
【0142】
選択サブアレイ１１１＿ｉに接続されたビット線ＢＬ２は、サブアレイ１１１＿ｉ＋２のサブアレイ１１１＿ｉ＋３を向いた端部上方において、コンタクトプラグＣＰ１を介して、パッドＢＰ２に電気的に接続される。他方で、非選択サブアレイ１１１（１１１＿ｉ＋３を含む）に接続されたビット線ＢＬ２（相補ビット線￣ＢＬ２）は、サブアレイ１１１＿ｉ＋３のサブアレイ１１１＿ｉ＋２を向いた端部上方において、コンタクトプラグＣＰ１を介して、パッド￣ＢＰ２に接続される。Ｙ方向において、パッドＢＰ２とパッド￣ＢＰ２との間にセンス回路ＳＡ２が配置される。パッドＢＰ２及び￣ＢＰ２は、センス回路ＳＡ２にそれぞれ接続される。ビット線ＢＬ１０、パッドＢＰ１０及び￣ＢＰ１０、並びにセンス回路ＳＡ１０の配置も同様である。サブアレイ１１１＿ｉ＋２とサブアレイ１１１＿ｉ＋３との間に、センス回路ＳＡ２とセンス回路ＳＡ１０とが、Ｘ方向に並んで配置される。
【0143】
２．４ 本実施形態に係る効果
本実施形態の第１例乃至第３例に係る構成であれば、第１実施形態と同様の効果が得られる。
本実施形態の第１例乃至第３例に係る構成であれば、第１実施形態と同様の効果が得られる。
【0144】
本実施形態の第１例に係る構成であれば、パッドＢＰ及びセンス回路ＳＡ２の配置を関連付けられたビット線ＢＬの長手方向（Ｙ方向）と垂直な方向（Ｘ方向）にシフトさせることができる。ビット線ＢＬとセンス回路ＳＡとを接続する電流経路をビット線ＢＬの長手方向と垂直な方向に引き出すことができる。これにより、第１実施形態と同様の効果が得られる。
【0145】
更に、本実施形態の第１例に係る構成であれば、複数のビット線ＢＬの分割位置が、例えば３本以上の複数本毎に異なる場合においても、第１実施形態と同様に、関連付けられた２つのパッドＢＰの間にセンス回路ＳＡを配置できる。
【0146】
なお、第１例は、第１実施形態の第１変形例及び第２変形例にも適用できる。この場合、センス回路ＳＡの配置を関連付けられたビット線ＢＬの長手方向（Ｙ方向）と垂直な方向（Ｘ方向）にシフトさせることができる。更に、ビット線ＢＬとセンス回路ＳＡとを接続する電流経路をビット線ＢＬの長手方向と垂直な方向に引き出すことができる。
【0147】
本実施形態の第２例に係る構成であれば、複数のセンス回路ＳＡをＸ方向に複数列並列に配置できる。センス回路ＳＡが関連付けられた２つのパッドＢＰ間に配置されていない場合においても、パッドＢＰとセンス回路ＳＡとの電流経路に迂回路を形成できる。これにより、パッドＢＰとセンス回路ＳＡとを接続する電流経路の長さＬ１及びＬ２を概略同じにできる。よって、第１実施形態の第１変形例及び第２変形例と同様の効果が得られる。
【0148】
なお、第２例は、第１実施形態の第２変形例にも適用できる。この場合、ビット線ＢＬとセンス回路ＳＡとを接続する電流経路に迂回路を形成できる。これにより、ビット線ＢＬとセンス回路ＳＡとを接続する電流経路の長さＬ５及びＬ６を概略同じにできる。よって、第１実施形態の第２変形例と同様の効果が得られる。
【0149】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、各ビット線ＢＬの分割位置が同じである場合について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
次に、第３実施形態について説明する。第３実施形態では、各ビット線ＢＬの分割位置が同じである場合について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
【0150】
３．１ チップの構成
まず、図２１を参照して、チップの構成の一例について説明する。図２１は、メモリデバイス１００のチップの構成の一例を示す断面図である。なお、図２１の例では、説明を簡略化するため、メモリセルアレイ１１０及びセンスアンプ１３３が示されており、他の回路は省略されている。
まず、図２１を参照して、チップの構成の一例について説明する。図２１は、メモリデバイス１００のチップの構成の一例を示す断面図である。なお、図２１の例では、説明を簡略化するため、メモリセルアレイ１１０及びセンスアンプ１３３が示されており、他の回路は省略されている。
【0151】
図２１に示すように、メモリセルアレイ１１０は、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１を含む。ビット線ＢＬは、１つのサブアレイ１１１に接続される。すなわち、複数のサブアレイ１１１は、ビット線ＢＬを共有しない。図２１の例では、サブアレイ１１１＿ｉに接続された選択ビット線ＢＬと、サブアレイ１１１＿ｉ＋１に接続された相補ビット線￣ＢＬとが示されている。選択ビット線ＢＬと相補ビット線￣ＢＬとの長さは、概略同じである。例えば、図２１に示す選択ビット線ＢＬの長さをＬａとし、相補ビット線￣ＢＬの長さをＬｂとすると、Ｌａ＝Ｌｂの関係にある。
【0152】
回路チップ２０００の半導体基板ＳＵＢの上には、複数のセンスアンプ１３３が分散して配置されている。各センスアンプ１３３は、Ｘ方向に並んで配置された複数のセンス回路ＳＡを含む。本実施形態では、センス回路ＳＡは、サブアレイ１１１の間に配置されていなくてもよい。センス回路ＳＡは、Ｙ方向において、選択ビット線ＢＬが接続されたパッドＢＰと、相補ビット線￣ＢＬが接続されたパッド￣ＢＰの中間に配置される。
【0153】
第１実施形態と同様に、選択ビット線ＢＬが接続されたパッドＢＰからセンス回路ＳＡまでの電流経路（複数の配線及びコンタクトプラグを含む）の長さをＬ１とする。また、相補ビット線￣ＢＬが接続されたパッドＢＰからセンス回路ＳＡまでの電流経路の長さをＬ２とする。電流経路の長さＬ１と長さＬ２とは概略同じである。
【0154】
３．２ メモリセルアレイにおけるビット線のレイアウト
次に、図２２及び図２３を参照して、メモリセルアレイ１１０におけるビット線ＢＬのレイアウトの一例について説明する。図２２は、ビット線ＢＬのレイアウトを示す図である。図２３は、図２２の領域ＥＶ２の拡大図である。図２２の例は、半導体基板ＳＵＢ側から見たビット線ＢＬのレイアウトを示している。図２３の例は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示している。
次に、図２２及び図２３を参照して、メモリセルアレイ１１０におけるビット線ＢＬのレイアウトの一例について説明する。図２２は、ビット線ＢＬのレイアウトを示す図である。図２３は、図２２の領域ＥＶ２の拡大図である。図２２の例は、半導体基板ＳＵＢ側から見たビット線ＢＬのレイアウトを示している。図２３の例は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示している。
【0155】
【0156】
複数のビット線ＢＬがＸ方向に並んで配置されている。各ビット線ＢＬは、Ｙ方向に延伸する。各ビット線ＢＬは、Ｙ方向において、概略同じ長さに分割される。本実施形態では、Ｙ方向における各ビット線ＢＬの分割位置は、同じである。分割ビット線ＢＬは、１つのサブアレイ１１１に接続される。
【0157】
本実施形態では、Ｙ方向に隣り合う２つの分割ビット線ＢＬが、１つのセンス回路ＳＡに接続される。図２２の例では、サブアレイ１１１＿ｉのワード線ＷＬが選択されている。従って、サブアレイ１１１＿ｉの分割ビット線ＢＬが選択ビット線ＢＬである。サブアレイ１１１＿ｉ＋１（または図示せぬサブアレイ１１１＿ｉ－１）の分割ビット線ＢＬが相補ビット線￣ＢＬである。
【0158】
例えば、１つのセンス回路ＳＡに接続される２つのコンタクトプラグＣＰ１は、対応するビット線ＢＬの端部からビット線ＢＬとコンタクトプラグＣＰ１との接続位置までの距離が異なる。図２２の例では、サブアレイ１１１＿ｉのビット線ＢＬ０の端部からビット線ＢＬ０とコンタクトプラグＣＰ１との接続位置までの距離は、サブアレイ１１１＿ｉ＋１のビット線ＢＬ０の端部からビット線ＢＬ０とコンタクトプラグＣＰ１との接続位置までの距離よりも長い。また、例えば、サブアレイ１１１＿ｉのビット線ＢＬ６の端部からビット線ＢＬ６とコンタクトプラグＣＰ１との接続位置までの距離は、サブアレイ１１１＿ｉ＋１のビット線ＢＬ６の端部からビット線ＢＬ６とコンタクトプラグＣＰ１との接続位置までの距離よりも短い。
【0159】
また、Ｙ方向におけるビット線ＢＬとコンタクトプラグＣＰ１との接続位置は、ビット線ＢＬ毎に異なる。例えば、サブアレイ１１１＿ｉのビット線ＢＬ０、ＢＬ２、ＢＬ４、及びＢＬ６を注目すると、各々のビット線ＢＬとコンタクトプラグＣＰ１との接続位置は、Ｙ方向において異なる位置に設けられている。但し、１つのセンス回路ＳＡに接続される２つのコンタクトプラグＣＰ１の距離は、各ビット線ＢＬにおいて、概略同じである。
【0160】
次に、ビット線ＢＬの分割位置と、各ビット線ＢＬに接続されるパッドＢＰと、センス回路ＳＡとの配置に注目して説明する。
【0161】
図２３に示すように、サブアレイ１１１内の各ビット線ＢＬに接続されるパッドＢＰは、関連付けられたビット線ＢＬの上方に配置される。すなわち、パッドＢＰは、対応するサブアレイ１１１の上方に配置される。例えば、サブアレイ１１１＿ｉのビット線ＢＬ０、ＢＬ２、ＢＬ４、及びＢＬ６にそれぞれ接続されるパッドＢＰ０、ＢＰ２、ＢＰ４、及びＢＰ６は、ビット線ＢＬの配置に合わせてＸ方向に位置をずらしながら、Ｙ方向に並んで配置される。また、サブアレイ１１１＿ｉのビット線ＢＬ８、ＢＬ１０、ＢＬ１２、及びＢＬ１４にそれぞれ接続されるパッドＢＰ８、ＢＰ１０、ＢＰ１２、及びＢＰ１４は、Ｘ方向において、パッドＢＰ０、ＢＰ２、ＢＰ４、及びＢＰ６とそれぞれ並んで配置される。例えば、ビット線ＢＬ０の端部からパッドＢＰ０までの距離と、ビット線ＢＬ２の端部からパッドＢＰ２までの距離と、ビット線ＢＬ４の端部からパッドＢＰ４までの距離と、ビット線ＢＬ６の端部からパッドＢＰ６までの距離とは、それぞれ異なる。パッドＢＰ８、ＢＰ１０、ＢＰ１２、及びＢＰ１４についても同様である。
【0162】
サブアレイ１１１＿ｉ＋１と関連付けれたパッドＢＰの配置についても同様である。例えば、非選択サブアレイ１１１＿ｉ＋１の相補ビット線￣ＢＬ０及び￣ＢＬ２にそれぞれ接続されるパッド￣ＢＰ０及び￣ＢＰ２は、ビット線ＢＬの配置に合わせてＸ方向に位置をずらしながら、Ｙ方向に並んで配置される。サブアレイ１１１＿ｉ＋１の相補ビット線￣ＢＬ８及び￣ＢＬ１０にそれぞれ接続されるパッド￣ＢＰ８及び￣ＢＰ１０は、Ｘ方向において、パッド￣ＢＰ０及び￣ＢＰ２とそれぞれ並んで配置される。例えば、ビット線￣ＢＬ０の端部からパッド￣ＢＰ０までの距離と、ビット線￣ＢＬ２の端部からパッド￣ＢＰ２までの距離とは、異なる。パッド￣ＢＰ８及び￣ＢＰ１０についても同様である。
【0163】
１つのセンス回路ＳＡに接続される２つのパッドＢＰの間の距離は、ビット線ＢＬによらず概略同じである。より具体的には、例えば、センス回路ＳＡ０に接続されるパッドＢＰ０とパッド￣ＢＰ０との間の距離は、センス回路ＳＡ２に接続されるパッドＢＰ２とパッド￣ＢＰ２との間の距離と概略同じである。
【0164】
センス回路ＳＡは、Ｙ方向において、接続される２つのパッドＢＰの中間に配置される。より具体的には、例えば、Ｙ方向において、パッドＢＰ０とパッド￣ＢＰ０との中間にセンス回路ＳＡ０が配置される。また、Ｙ方向において、パッドＢＰ２とパッド￣ＢＰ２との中間にセンス回路ＳＡ２が配置される。他のセンス回路ＳＡも同様である。例えば、Ｙ方向において、パッドＢＰ８とパッド￣ＢＰ８との中間にセンス回路ＳＡ８が配置される。センス回路ＳＡ８は、センス回路ＳＡ０とＸ方向に並んで配置される。例えば、Ｙ方向において、パッドＢＰ１０とパッド￣ＢＰ１０との中間にセンス回路ＳＡ１０が配置される。センス回路ＳＡ１０は、センス回路ＳＡ２とＸ方向に並んで配置される。
【0165】
３．３ 本実施形態に係る効果
本実施形態に係る構成であれば、センス回路ＳＡに接続される２つのパッドＢＰの中間にセンス回路ＳＡを配置できる。すなわち、センス回路ＳＡから一方のパッドＢＰまでの距離と、センス回路ＳＡから他方のパッドＢＰまでの距離とを概略同じにできる。これにより、一方のパッドＢＰとセンス回路ＳＡとを接続する電流経路の長さＬ１と、他方のパッドＢＰとセンス回路ＳＡとを接続する電流経路の長さＬ２とを概略同じにできる。よって、第１実施形態と同様の効果が得らえる。
本実施形態に係る構成であれば、センス回路ＳＡに接続される２つのパッドＢＰの中間にセンス回路ＳＡを配置できる。すなわち、センス回路ＳＡから一方のパッドＢＰまでの距離と、センス回路ＳＡから他方のパッドＢＰまでの距離とを概略同じにできる。これにより、一方のパッドＢＰとセンス回路ＳＡとを接続する電流経路の長さＬ１と、他方のパッドＢＰとセンス回路ＳＡとを接続する電流経路の長さＬ２とを概略同じにできる。よって、第１実施形態と同様の効果が得らえる。
【0166】
４ 第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第３実施形態と異なるパッドＢＰ及びセンス回路ＳＡの配置について、３つの例を示す。以下、第１乃至第３実施形態と異なる点を中心に説明する。
次に、第４実施形態について説明する。第４実施形態では、第３実施形態と異なるパッドＢＰ及びセンス回路ＳＡの配置について、３つの例を示す。以下、第１乃至第３実施形態と異なる点を中心に説明する。
【0167】
４．１ 第１例
まず、第４実施形態の第１例について説明する。本例では、１つのサブアレイ１１１の上方において、パッドＢＰ、センス回路ＳＡ、及びパッド￣ＢＰがＹ方向に並んで配置される場合について説明する。図２４は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示す図である。
まず、第４実施形態の第１例について説明する。本例では、１つのサブアレイ１１１の上方において、パッドＢＰ、センス回路ＳＡ、及びパッド￣ＢＰがＹ方向に並んで配置される場合について説明する。図２４は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示す図である。
【0168】
図２４に示すように、ビット線ＢＬの配置は、第３実施形態の図２２及び図２３と同様である。センス回路ＳＡと当該センス回路ＳＡに接続されるパッドＢＰ及び￣ＢＰは、１つのサブアレイの上方において、パッドＢＰ、センス回路ＳＡ、及びパッド￣ＢＰの順にＹ方向に並んで配置される。すなわち、センス回路ＳＡは、Ｙ方向において、関連付けられたパッドＢＰ及び￣ＢＰの間に配置される。なお、本例では、選択ビット線ＢＬとパッドＢＰとの間の電流経路の長さと、相補ビット線￣ＢＬとパッド￣ＢＰとの間の電流経路の長さとが概略同じとなるように、電流経路の迂回路が形成され得る。
【0169】
図２４に示すパッドＢＰ及び￣ＢＰ並びにセンス回路ＳＡの配置は、第２実施形態の第３例の図２０と同様である。すなわち、パッドＢＰｊとパッドＢＰ（ｊ＋２）とは、Ｙ方向に隣り合わないように配置される。更に、パッドＢＰｊとパッドＢＰ（ｊ＋２）とは、異なるサブアレイ１１１の上方に設けられる。より具体的には、サブアレイ１１１＿ｉの上方において、選択サブアレイ１１１＿ｉのビット線ＢＬ０に接続されるパッドＢＰ０と、非選択サブアレイ１１１＿ｉ＋１の相補ビット線￣ＢＬ０に接続されるパッド￣ＢＰ０とがＹ方向に並んで配置される。そして、パッドＢＰ０とパッド￣ＢＰ０との間に、センス回路ＳＡ０が配置される。Ｘ方向において、パッドＢＰ０及び￣ＢＰ０、並びにセンス回路ＳＡ０の隣にパッドＢＰ８及び￣ＢＰ８、並びにセンス回路ＳＡ８がそれぞれ配置されている。
【0170】
サブアレイ１１１＿ｉの上方において、選択サブアレイ１１１＿ｉのビット線ＢＬ４に接続されるパッドＢＰ４と、非選択サブアレイ１１１＿ｉ＋１の相補ビット線￣ＢＬ４に接続されるパッド￣ＢＰ４とがＹ方向に並んで配置される。そして、パッドＢＰ４とパッド￣ＢＰ４との間に、センス回路ＳＡ４が配置される。Ｘ方向において、パッドＢＰ４及び￣ＢＰ４、並びにセンス回路ＳＡ４の隣にパッドＢＰ１２及び￣ＢＰ１２、並びにセンス回路ＳＡ１２がそれぞれ配置されている。
【0171】
サブアレイ１１１＿ｉ＋１の上方において、選択サブアレイ１１１＿ｉのビット線ＢＬ２に接続されるパッドＢＰ２と、非選択サブアレイ１１１＿ｉ＋１の相補ビット線￣ＢＬ２に接続されるパッド￣ＢＰ２とがＹ方向に並んで配置される。そして、パッドＢＰ２とパッド￣ＢＰ２との間に、センス回路ＳＡ２が配置される。Ｘ方向において、パッドＢＰ２及び￣ＢＰ２、並びにセンス回路ＳＡ２の隣にパッドＢＰ１０及び￣ＢＰ１０、並びにセンス回路ＳＡ１０がそれぞれ配置されている。
【0172】
なお、本例におけるパッドＢＰ及び￣ＢＰ並びにセンス回路ＳＡの配置は、第１実施形態の図８と同様であってもよい。
【0173】
４．２ 第２例
次に、第４実施形態の第２例について説明する。本例では、書き込み動作において、一括して選択される複数のビット線ＢＬの各々に接続されるパッドＢＰがＹ方向に隣り合って配置されてない場合について説明する。図２５は、パッドＢＰ及びビット線ＢＬのレイアウトを示す図である。
次に、第４実施形態の第２例について説明する。本例では、書き込み動作において、一括して選択される複数のビット線ＢＬの各々に接続されるパッドＢＰがＹ方向に隣り合って配置されてない場合について説明する。図２５は、パッドＢＰ及びビット線ＢＬのレイアウトを示す図である。
【0174】
例えば、書き込み動作では、８ビット単位でデータの書き込み動作が実行される。この場合、書き込み動作において、選択サブアレイ１１１の選択ワード線ＷＬに接続され且つ８本の選択ビット線ＢＬの各々に接続された複数のメモリセルＭＣが一括して選択される。換言すれば、８本の選択ビット線ＢＬの各々に対応する８本のパッドＢＰが一括して選択される。
【0175】
図２５に示すように、本例では、一括して選択される複数のパッドＢＰがＹ方向に隣り合わないように配置される。例えば、選択ビット線ＢＬ０～ＢＬ７が一括して選択される場合、パッドＢＰ０～ＢＰ７がＹ方向に隣り合わないように配置される。より具体的には、例えば、選択サブアレイ１１１＿ｉに対応するパッドＢＰ０、ＢＰ８、ＢＰ２、ＢＰ１０、ＢＰ４、ＢＰ１２、ＢＰ６、ＢＰ１４が、Ｙ方向に並んで配置される。すなわち、パッドＢＰ０、ＢＰ２、ＢＰ４、及びＢＰ６が、Ｙ方向に隣り合わないように配置されている。
【0176】
４，３ 第３例
次に、第４実施形態の第３例について説明する。本例では、近傍に配置された複数のビット線ＢＬの各々に接続されるパッドＢＰがＹ方向に隣り合って配置されてない場合について説明する。図２６は、パッドＢＰ及びビット線ＢＬのレイアウトを示す図である。
次に、第４実施形態の第３例について説明する。本例では、近傍に配置された複数のビット線ＢＬの各々に接続されるパッドＢＰがＹ方向に隣り合って配置されてない場合について説明する。図２６は、パッドＢＰ及びビット線ＢＬのレイアウトを示す図である。
【0177】
図２６に示すように、本例では、パッドＢＰｊ、パッドＢＰ（ｊ＋２）、及びパッドＢＰ（ｊ＋４）がＹ方向に隣り合わないように配置される。そして、パッドＢＰｊには、パッドＢＰ（ｊ＋６）が、Ｙ方向に隣り合うに配置される。より具体的には、例えば、選択サブアレイ１１１＿ｉに対応するパッドＢＰ０、ＢＰ６、ＢＰ１２、ＢＰ１８、ＢＰ２４、及びＢＰ３０が、ビット線ＢＬの配置に合わせてＸ方向に位置をずらしながら、Ｙ方向に並んで配置される。同様に、ＢＰ２、ＢＰ８、ＢＰ１４、ＢＰ２０、及びＢＰ２６が、ビット線ＢＬの配置に合わせてＸ方向に位置をずらしながら、Ｙ方向に並んで配置される。ＢＰ４及びＢＰ１０が、ビット線ＢＬの配置に合わせてＸ方向に位置をずらしながら、Ｙ方向に並んで配置される。ＢＰ１６、ＢＰ２２、及びＢＰ２８が、ビット線ＢＬの配置に合わせてＸ方向に位置をずらしながら、Ｙ方向に並んで配置される。
【0178】
４．４ 本実施形態に係る効果
本実施形態の第１例乃至第３例に係る構成であれば、第３実施形態と同様の効果が得られる。
本実施形態の第１例乃至第３例に係る構成であれば、第３実施形態と同様の効果が得られる。
【0179】
更に、本実施形態の第１例であれば、パッドＢＰｊ及びＢＰ（ｊ＋２）は、Ｙ方向に隣り合わないように配置できる。更に、パッドＢＰｊとパッドＢＰ（ｊ＋２）とは、異なるサブアレイ１１１の上方に設けることができる。これにより、例えば、ビット線ＢＬ（ｊ＋２）は、ビット線ＢＬｊのシールドとして機能させることができる。これにより、近傍に配置されたビット線ＢＬとのカップリングに起因した信号のノイズを低減でき、センス回路ＳＡの読み出しマージンを拡大できる。
【0180】
更に、本実施形態の第２例であれば、書き込み動作において、一括して選択される複数のパッドＢＰがＹ方向に隣り合わないように配置できる。これにより、選択されたパッドＢＰ間の寄生容量を低減できる。
【0181】
更に、本実施形態の第３例であれば、パッドＢＰｊ、パッドＢＰ（ｊ＋２）、及びパッドＢＰ（ｊ＋４）がＹ方向に隣り合わないように配置できる。これにより、パッドＢＰｊに対して、パッドＢＰ（ｊ＋２）、パッドＢＰ（ｊ＋４）の寄生容量の影響を低減できる。
【0182】
なお、第２例及び第３例のパッドＢＰの配置は、第１実施形態、第１実施形態の第１変形例、及び第１実施形態の第２変形例にも適用できる。
【0183】
５ 第５実施形態
次に、第５実施形態について説明する。第５実施形態では、Ｏｐｅｎ－ＢＬ方式とは異なるセンス回路の方式について説明する。以下、第１乃至第４実施形態と異なる点を中心に説明する。
次に、第５実施形態について説明する。第５実施形態では、Ｏｐｅｎ－ＢＬ方式とは異なるセンス回路の方式について説明する。以下、第１乃至第４実施形態と異なる点を中心に説明する。
【0184】
５．１ メモリセルアレイ１１０とセンス回路との接続
まず、図２７を参照して、メモリセルアレイ１１０とセンス回路との接続の一例について説明する。図２７は、メモリセルアレイ１１０とセンス回路ＳＡとの接続の一例を示す概略図である。図２７の例は、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１並びにセンスアンプ１３３を示している。
まず、図２７を参照して、メモリセルアレイ１１０とセンス回路との接続の一例について説明する。図２７は、メモリセルアレイ１１０とセンス回路ＳＡとの接続の一例を示す概略図である。図２７の例は、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１並びにセンスアンプ１３３を示している。
【0185】
図２７に示すように、例えば、サブアレイ１１１＿ｉ及び１１１＿ｉ＋１の各々は、偶数番のビット線ＢＬ０と、偶数番のワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６とに関連付けられた複数のメモリセルＭＣと、奇数番のビット線ＢＬ１と、奇数番のワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７とに関連付けられた複数のメモリセルＭＣとを含む。本実施形態では、同一サブアレイ１１１の隣り合う偶数番のビット線ＢＬと奇数番のビット線ＢＬとが１つのセンス回路に接続される。図２７の例では、サブアレイ１１１＿ｉのビット線ＢＬ０とビット線ＢＬ１とがセンス回路ＳＡ０＿１に接続される。例えば、サブアレイ１１１＿ｉのワード線ＷＬ２が選択されている場合、ビット線ＢＬ０が選択ビット線ＢＬ０であり、ビット線ＢＬ１が相補ビット線￣ＢＬ１である。
【0186】
本実施形態のセンス回路ＳＡは、関連付けられたサブアレイ１１１において接続された２本のビット線ＢＬの一方を参照ビット線ＢＬとして使用することによって、他方のビット線ＢＬに接続され且つ選択されたメモリセルＭＣから読み出されたデータに基づく電圧又は電流を増幅することができる。以下、このような方式をＦｏｌｄｅｄ－ＢＬ方式と表記する。
【0187】
５．２ ビット線、パッドＢＰ、及びセンス回路のレイアウト
次に、図２８を参照して、ビット線ＢＬ、パッドＢＰ、及びセンス回路ＳＡのレイアウトの一例について説明する。図２８は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示す図である。
次に、図２８を参照して、ビット線ＢＬ、パッドＢＰ、及びセンス回路ＳＡのレイアウトの一例について説明する。図２８は、半導体基板ＳＵＢ側から見たセンス回路ＳＡ、パッドＢＰ、及びビット線ＢＬのレイアウトを示す図である。
【0188】
図２８に示すように、第３実施形態と同様に、Ｙ方向における各ビット線ＢＬの分割位置は、同じである。１つのサブアレイ１１１が分割された各ビット線ＢＬに対応する。
【0189】
本実施形態では、Ｘ方向に隣り合って配置された偶数番のビット線ＢＬと奇数番のビット線ＢＬとが１つのセンス回路に接続される。図２８の例では、ビット線ＢＬ０及びビット線ＢＬ１がセンス回路ＳＡ０＿１に接続される。ビット線ＢＬ２及びビット線ＢＬ３がセンス回路ＳＡ２＿３に接続される。ビット線ＢＬ１２及びビット線ＢＬ１３がセンス回路ＳＡ１２＿１３に接続される。ビット線ＢＬ１４及びビット線ＢＬ１５がセンス回路ＳＡ１４＿１５に接続される。
【0190】
各ビット線ＢＬに接続されるパッドＢＰは、関連付けられたビット線ＢＬの上方に配置される。パッドＢＰは、別のセンス回路ＳＡに接続された隣り合うビット線ＢＬのパッドＢＰと、Ｙ方向に隣り合って配置されないように、レイアウトされる。図２８の例では、ビット線ＢＬ０～ＢＬ３に着目すると、図２８の紙面上側から、パッドＢＰ１、ＢＰ０、ＢＰ２、及びＢＰ３の順にＹ方向に並んで配置される。パッドＢＰ０とＢＰ１の順序を入れ替えて、異なるセンス回路に接続されるパッドＢＰ１とＢＰ２とがＹ方向に並ばないように配置されている。ビット線ＢＬ１２～１５に接続されるパッドＢＰ１２～ＢＰ１５も同様である。
【0191】
センス回路ＳＡは、関連付けられた２つのパッドＢＰの間に配置される。図２８の例では、図２８の紙面上側から下側に向かって、パッドＢＰ１とセンス回路ＳＡ０＿１とパッドＢＰ０とがＹ方向に並んで配置される。パッドＢＰ２とセンス回路ＳＡ２＿３とパッドＢＰ３とがＹ方向に並んで配置される。パッドＢＰ１３とセンス回路ＳＡ１２＿１３とパッドＢＰ１２との配置は、パッドＢＰ１とセンス回路ＳＡ０＿１とパッドＢＰ０との配置と同様である。センス回路ＳＡ０＿１とセンス回路ＳＡ１２＿１３とが、Ｘ方向に並んで配置される。パッドＢＰ１４とセンス回路ＳＡ１４＿１５とパッドＢＰ１５との配置は、パッドＢＰ２とセンス回路ＳＡ２＿３とパッドＢＰ３との配置と同様である。センス回路ＳＡ２＿３とセンス回路ＳＡ１４＿１５とが、Ｘ方向に並んで配置される。
【0192】
５．３ ビット線ＢＬとセンス回路との接続
次に、図２９を参照して、ビット線ＢＬとセンス回路ＳＡとの接続について説明する。図２９は、ビット線ＢＬとセンス回路ＳＡとの接続を示す概念図である。図２９の例は、１つのサブアレイ１１１のビット線ＢＬ（ｊ－２）～ＢＬ（ｊ＋３）、ビット線ＢＬ（ｊ－２）～ＢＬ（ｊ＋３）にそれぞれ接続されるパッドＢＰ（ｊ－２）～ＢＰ（ｊ＋３）、及びこれらのビット線ＢＬに対応する３つのセンス回路ＳＡを示している。
次に、図２９を参照して、ビット線ＢＬとセンス回路ＳＡとの接続について説明する。図２９は、ビット線ＢＬとセンス回路ＳＡとの接続を示す概念図である。図２９の例は、１つのサブアレイ１１１のビット線ＢＬ（ｊ－２）～ＢＬ（ｊ＋３）、ビット線ＢＬ（ｊ－２）～ＢＬ（ｊ＋３）にそれぞれ接続されるパッドＢＰ（ｊ－２）～ＢＰ（ｊ＋３）、及びこれらのビット線ＢＬに対応する３つのセンス回路ＳＡを示している。
【0193】
図２９に示すように、本実施形態では、パッドＢＰは、別のセンス回路ＳＡに接続された隣り合うビット線ＢＬのパッドＢＰと、隣り合って配置されないように、レイアウトされる。例えば、パッドＢＰｊに着目すると、パッドＢＰｊは、パッドＢＰ（ｊ－１）とは隣り合わないように、パッドＢＰ（ｊ＋１）と配置が入れ替えられている。これにより、例えば、回路チップ２０００において、パッドＢＰｊとセンス回路ＳＡとを接続する配線（電流経路）は、パッドＢＰ（ｊ＋２）と異なるセンス回路ＳＡとを接続する配線（電流経路）と隣り合う。同様に、パッドＢＰ（ｊ＋１）とセンス回路ＳＡとを接続する配線（電流経路）は、パッドＢＰ（ｊ－１）とセンス回路ＳＡとを接続する配線（電流経路）と隣り合う。
【0194】
５．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第３実施形態と同様の効果が得らえる。
本実施形態に係る構成であれば、第３実施形態と同様の効果が得らえる。
【0195】
更に、本実施形態に係る構成であれば、１つのビット線ＢＬに接続されたパッドＢＰは、異なるセンス回路ＳＡに接続された隣り合うビット線ＢＬのパッドＢＰと、Ｙ方向に隣り合って配置されないように、レイアウトできる。すなわち、これにより、異なるセンス回路ＳＡに接続されたパッドＢＰ間の寄生容量を低減できる。
【0196】
また、本実施形態に係る構成であれば、パッドＢＰｊとセンス回路ＳＡとを接続する配線（電流経路）は、パッドＢＰ（ｊ＋２）と異なるセンス回路ＳＡとを接続する配線（電流経路）と隣り合うように配置できる。これにより、パッドＢＰとセンス回路ＳＡとを接続する配線において、隣接する配線とのカップリングに起因したノイズの対称性を向上させることができる。この結果、隣り合うビット線ＢＬからのノイズの非対称性を低減でき、読み出しマージンを向上させることができる。
【0197】
６．その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0198】
１０…半導体層、１１…ゲート絶縁層、１２、３１…ゲート電極、１９、２２、２３…導電体層、２４…絶縁体層、３０…ウェル領域、３２…ゲート絶縁層、３３Ａ、３３Ｂ…ソース／ドレイン領域、４０、４１…層間絶縁層、１００…メモリデバイス、１１０…メモリセルアレイ、１１１…サブアレイ、１２０…ロウ制御回路、１２１…ドライバ回路、１２２…アドレスデコーダ、１３０…カラム制御回路、１３１…アドレスデコーダ、１３２…カラム選択回路、１３３…センスアンプ、１４０…読み出し／書き込み回路、１５０…入出力回路、１６０…制御回路、２００…メモリコントローラ、１０００…アレイチップ、２０００…回路チップ、ＡＡ１、ＡＡ２…アクティブ領域、ＢＬ…ビット線、ＢＰ…パッド、ＣＣ…セルキャパシタ、ＣＰ１、ＣＰ２、ＣＰＡ、ＣＰＢ、ＣＰＣ、ＶＣ…コンタクトプラグ、ＣＴ…セルトランジスタ、ＩＶ１、ＩＶ２…インバータ回路、Ｍ０、Ｍ１…配線、ＭＣ…メモリセル、ＰＬ…プレート線、ＳＡ…センス回路、ＴＮ１～ＴＮ６、ＴＰ１、ＴＰ２…トランジスタ、ＷＬ…ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
