(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134115
(43)【公開日】2024-10-03
(54)【発明の名称】半導体メモリ及びメモリシステム
(51)【国際特許分類】
G11C 16/24 20060101AFI20240926BHJP
H10B 43/27 20230101ALI20240926BHJP
H10B 43/40 20230101ALI20240926BHJP
H01L 21/336 20060101ALI20240926BHJP
H10B 41/27 20230101ALI20240926BHJP
H10B 41/40 20230101ALI20240926BHJP
【ＦＩ】
G11C16/24 130
H10B43/27
H10B43/40
H01L29/78 371
H10B41/27
H10B41/40
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023044229
(22)【出願日】2023-03-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】山田 淳二
(72)【発明者】
【氏名】奥山 敦司
(72)【発明者】
【氏名】河野 良洋
(72)【発明者】
【氏名】中陦 孝雄
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA19
5B225CA04
5B225EA05
5B225ED07
5B225EE18
5B225EE19
5B225FA01
5B225FA02
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083ER23
5F083GA10
5F083JA02
5F083JA04
5F083JA19
5F083JA37
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA10
5F083LA12
5F083LA16
5F083LA21
5F083MA06
5F083MA19
5F083MA20
5F083ZA21
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE02
5F101BE05
5F101BF05
(57)【要約】
【課題】ラッチ回路のリーク電流を低減できる半導体メモリ及びメモリシステムを提供する。
【解決手段】実施形態の半導体メモリは、データを記憶可能なメモリセルと、メモリセルに書き込むデータあるいはメモリセルから読み出されたデータを記憶するラッチ回路ＡＤＬと、メモリセル及びラッチ回路ＡＤＬを制御するシーケンサ１５とを備える。シーケンサ１５は、リリースコマンドＲＬに基づいてラッチ回路ＡＤＬへの電源としての電圧ＶＳＳの供給を制御する。
【選択図】図１３
【解決手段】実施形態の半導体メモリは、データを記憶可能なメモリセルと、メモリセルに書き込むデータあるいはメモリセルから読み出されたデータを記憶するラッチ回路ＡＤＬと、メモリセル及びラッチ回路ＡＤＬを制御するシーケンサ１５とを備える。シーケンサ１５は、リリースコマンドＲＬに基づいてラッチ回路ＡＤＬへの電源としての電圧ＶＳＳの供給を制御する。
【選択図】図１３
【特許請求の範囲】
【請求項1】
データを記憶可能な第１メモリセル、
前記第１メモリセルに書き込むデータ、あるいは前記第１メモリセルから読み出されたデータを記憶する第１ラッチ回路、
前記第１メモリセル及び前記第１ラッチ回路を制御する制御回路、
を備える半導体メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記コントローラは、第１コマンドを前記半導体メモリに送信し、
前記制御回路は、前記第１コマンドに基づいて前記第１ラッチ回路への電源としての第１電圧の供給を制御するメモリシステム。
前記第１メモリセルに書き込むデータ、あるいは前記第１メモリセルから読み出されたデータを記憶する第１ラッチ回路、
前記第１メモリセル及び前記第１ラッチ回路を制御する制御回路、
を備える半導体メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記コントローラは、第１コマンドを前記半導体メモリに送信し、
前記制御回路は、前記第１コマンドに基づいて前記第１ラッチ回路への電源としての第１電圧の供給を制御するメモリシステム。
【請求項2】
前記第１ラッチ回路は、前記第１電圧が供給される第１ノードと、前記第１電圧と異なる電源としての第２電圧が供給される第２ノードとを有する請求項１に記載のメモリシステム。
【請求項3】
前記制御回路は、前記第１コマンドに基づいて、前記第１ラッチ回路への前記第１電圧の供給を停止する請求項１に記載のメモリシステム。
【請求項4】
前記第１コマンドに基づいて、前記第１ラッチ回路に供給される前記第１電圧は、接地電圧より高く、前記第２電圧より低い請求項２に記載のメモリシステム。
【請求項5】
前記第１ノードと接地電圧が供給される第３ノードとの間に接続された第１トランジスタをさらに具備する請求項２に記載のメモリシステム。
【請求項6】
前記第１ノードと接地電圧が供給される第３ノードとの間に接続された第１トランジスタと、
前記第１ノードと前記第３ノードとの間に接続された第２トランジスタ及び抵抗素子と、
をさらに具備する請求項２に記載のメモリシステム。
前記第１ノードと前記第３ノードとの間に接続された第２トランジスタ及び抵抗素子と、
をさらに具備する請求項２に記載のメモリシステム。
【請求項7】
前記制御回路は、前記第１メモリセルに対して書き込み動作を実行し、前記書き込み動作は、プログラム動作と、前記プログラム動作により前記第１メモリセルに書き込まれたデータを検証するプログラムベリファイ動作とを含み、
前記制御回路は、前記書き込み動作において、前記第１コマンドを受信し、かつ前記プログラムベリファイ動作が終了したときに、前記第１電圧の供給を停止する請求項１に記載のメモリシステム。
前記制御回路は、前記書き込み動作において、前記第１コマンドを受信し、かつ前記プログラムベリファイ動作が終了したときに、前記第１電圧の供給を停止する請求項１に記載のメモリシステム。
【請求項8】
前記制御回路は、前記第１メモリセルに対して読み出し動作を実行し、
前記制御回路は、前記読み出し動作において、前記第１コマンドを受信し、かつ前記読み出し動作が終了したときに、前記第１電圧の供給を停止する請求項１に記載のメモリシステム。
前記制御回路は、前記読み出し動作において、前記第１コマンドを受信し、かつ前記読み出し動作が終了したときに、前記第１電圧の供給を停止する請求項１に記載のメモリシステム。
【請求項9】
前記第１メモリセル及び前記第１ラッチ回路を含む第１メモリセルアレイと、
データを記憶可能な第２メモリセル、及び前記第２メモリセルに書き込むデータ、あるいは前記第２メモリセルから読み出されたデータを記憶する第２ラッチ回路を含む第２メモリセルアレイと、
を備え、
前記制御回路は、前記第１コマンドに基づいて、前記第１ラッチ回路に供給される前記第１電圧、及び前記第２ラッチ回路に供給される電源としての第３電圧を制御する請求項１に記載のメモリシステム。
データを記憶可能な第２メモリセル、及び前記第２メモリセルに書き込むデータ、あるいは前記第２メモリセルから読み出されたデータを記憶する第２ラッチ回路を含む第２メモリセルアレイと、
を備え、
前記制御回路は、前記第１コマンドに基づいて、前記第１ラッチ回路に供給される前記第１電圧、及び前記第２ラッチ回路に供給される電源としての第３電圧を制御する請求項１に記載のメモリシステム。
【請求項10】
データを記憶可能な第１メモリセル、
前記第１メモリセルに書き込むデータ、あるいは前記第１メモリセルから読み出されたデータを記憶する第１ラッチ回路、第２ラッチ回路、及び第３ラッチ回路、
データを記憶可能な第２メモリセル、
前記第２メモリセルに書き込むデータ、あるいは前記第２メモリセルから読み出されたデータを記憶する第４ラッチ回路、第５ラッチ回路、及び第６ラッチ回路、
前記第１メモリセル、前記第２メモリセル、前記第１ラッチ回路、前記第２ラッチ回路、前記第３ラッチ回路、前記第４ラッチ回路、前記第５ラッチ回路、及び前記第６ラッチ回路を制御する制御回路、
を備える半導体メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記コントローラは、第１コマンドを前記半導体メモリに送信し、
前記制御回路は、前記第１コマンドに基づいて前記第１ラッチ回路及び前記第４ラッチ回路に供給される電源としての第１電圧を制御するメモリシステム。
前記第１メモリセルに書き込むデータ、あるいは前記第１メモリセルから読み出されたデータを記憶する第１ラッチ回路、第２ラッチ回路、及び第３ラッチ回路、
データを記憶可能な第２メモリセル、
前記第２メモリセルに書き込むデータ、あるいは前記第２メモリセルから読み出されたデータを記憶する第４ラッチ回路、第５ラッチ回路、及び第６ラッチ回路、
前記第１メモリセル、前記第２メモリセル、前記第１ラッチ回路、前記第２ラッチ回路、前記第３ラッチ回路、前記第４ラッチ回路、前記第５ラッチ回路、及び前記第６ラッチ回路を制御する制御回路、
を備える半導体メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記コントローラは、第１コマンドを前記半導体メモリに送信し、
前記制御回路は、前記第１コマンドに基づいて前記第１ラッチ回路及び前記第４ラッチ回路に供給される電源としての第１電圧を制御するメモリシステム。
【請求項11】
前記第１メモリセル及び前記第２メモリセルの各々は、下位ビットデータ、中位ビットデータ、及び上位ビットデータを記憶可能であり、
前記第１ラッチ回路及び前記第４ラッチ回路は、前記下位ビットデータを記憶する請求項１０に記載のメモリシステム。
前記第１ラッチ回路及び前記第４ラッチ回路は、前記下位ビットデータを記憶する請求項１０に記載のメモリシステム。
【請求項12】
データを記憶可能な第１メモリセルと、
前記第１メモリセルに書き込むデータ、あるいは前記第１メモリセルから読み出されたデータを記憶する第１ラッチ回路と、
前記第１メモリセル及び前記第１ラッチ回路を制御する制御回路と、
を具備し、
前記制御回路は、外部から供給される第１コマンドに基づいて前記第１ラッチ回路への電源としての第１電圧の供給を制御する半導体メモリ。
前記第１メモリセルに書き込むデータ、あるいは前記第１メモリセルから読み出されたデータを記憶する第１ラッチ回路と、
前記第１メモリセル及び前記第１ラッチ回路を制御する制御回路と、
を具備し、
前記制御回路は、外部から供給される第１コマンドに基づいて前記第１ラッチ回路への電源としての第１電圧の供給を制御する半導体メモリ。
【請求項13】
前記第１ラッチ回路は、前記第１電圧が供給される第１ノードと、前記第１電圧と異なる電源としての第２電圧が供給される第２ノードとを有する請求項１２に記載の半導体メモリ。
【請求項14】
前記制御回路は、前記第１コマンドに基づいて、前記第１ラッチ回路への前記第１電圧の供給を停止する請求項１２に記載の半導体メモリ。
【請求項15】
前記第１コマンドに基づいて、前記第１ラッチ回路に供給される前記第１電圧は、接地電圧より高く、前記第２電圧より低い請求項１３に記載の半導体メモリ。
【請求項16】
前記第１ノードと接地電圧が供給される第３ノードとの間に接続された第１トランジスタをさらに具備する請求項１３に記載の半導体メモリ。
【請求項17】
前記第１ノードと接地電圧が供給される第３ノードとの間に接続された第１トランジスタと、
前記第１ノードと前記第３ノードとの間に接続された第２トランジスタ及び抵抗素子と、
をさらに具備する請求項１３に記載の半導体メモリ。
前記第１ノードと前記第３ノードとの間に接続された第２トランジスタ及び抵抗素子と、
をさらに具備する請求項１３に記載の半導体メモリ。
【請求項18】
前記制御回路は、前記第１メモリセルに対して書き込み動作を実行し、前記書き込み動作は、プログラム動作と、前記プログラム動作により前記第１メモリセルに書き込まれたデータを検証するプログラムベリファイ動作とを含み、
前記制御回路は、前記書き込み動作において、前記第１コマンドを受信し、かつ前記プログラムベリファイ動作が終了したときに、前記第１電圧の供給を停止する請求項１２に記載の半導体メモリ。
前記制御回路は、前記書き込み動作において、前記第１コマンドを受信し、かつ前記プログラムベリファイ動作が終了したときに、前記第１電圧の供給を停止する請求項１２に記載の半導体メモリ。
【請求項19】
前記制御回路は、前記第１メモリセルに対して読み出し動作を実行し、
前記制御回路は、前記読み出し動作において、前記第１コマンドを受信し、かつ前記読み出し動作が終了したときに、前記第１電圧の供給を停止する請求項１２に記載の半導体メモリ。
前記制御回路は、前記読み出し動作において、前記第１コマンドを受信し、かつ前記読み出し動作が終了したときに、前記第１電圧の供給を停止する請求項１２に記載の半導体メモリ。
【請求項20】
前記第１メモリセル及び前記第１ラッチ回路を含む第１メモリセルアレイと、
データを記憶可能な第２メモリセル、及び前記第２メモリセルに書き込むデータ、あるいは前記第２メモリセルから読み出されたデータを記憶する第２ラッチ回路を含む第２メモリセルアレイと、
を備え、
前記制御回路は、前記第１コマンドに基づいて、前記第１ラッチ回路に供給される前記第１電圧、及び前記第２ラッチ回路に供給される電源としての第３電圧を制御する請求項１２に記載の半導体メモリ。
データを記憶可能な第２メモリセル、及び前記第２メモリセルに書き込むデータ、あるいは前記第２メモリセルから読み出されたデータを記憶する第２ラッチ回路を含む第２メモリセルアレイと、
を備え、
前記制御回路は、前記第１コマンドに基づいて、前記第１ラッチ回路に供給される前記第１電圧、及び前記第２ラッチ回路に供給される電源としての第３電圧を制御する請求項１２に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体メモリ及びメモリシステムに関する。
【背景技術】
【0002】
不揮発性の半導体メモリとして、例えば、メモリセルが二次元あるいは三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリと、ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラとにより、メモリシステムが構成される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－１１６７８４号公報
【特許文献2】特許第４３８８２７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
ラッチ回路のリーク電流を低減できる半導体メモリ及びメモリシステムを提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体メモリは、データを記憶可能な第１メモリセルと、前記第１メモリセルに書き込むデータ、あるいは前記第１メモリセルから読み出されたデータを記憶する第１ラッチ回路と、前記第１メモリセル及び前記第１ラッチ回路を制御する制御回路とを備える。前記制御回路は、外部から供給される第１コマンドに基づいて前記第１ラッチ回路への電源としての第１電圧の供給を制御する。
【0006】
実施形態のメモリシステムは、データを記憶可能な第１メモリセル、前記第１メモリセルに書き込むデータ、あるいは前記第１メモリセルから読み出されたデータを記憶する第１ラッチ回路、前記第１メモリセル及び前記第１ラッチ回路を制御する制御回路を備える半導体メモリと、前記半導体メモリを制御するコントローラとを備える。前記コントローラは、第１コマンドを前記半導体メモリに送信し、前記制御回路は、前記第１コマンドに基づいて前記第１ラッチ回路への電源としての第１電圧の供給を制御する。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係るメモリシステムの回路構成を示すブロック図である。
【図2】第１実施形態に係るメモリセルアレイ内のブロックの回路図である。
【図3】第１実施形態に係るメモリセルアレイの平面レイアウトの一部を示す図である。
【図4】第１実施形態に係るメモリセルアレイの一部の断面図である。
【図5】第１実施形態に係るメモリピラーの断面図である。
【図6】第１実施形態に係るメモリセルトランジスタの取り得る閾値電圧分布とデータの関係を示す図である。
【図7】第１実施形態に係る半導体メモリ内のセンスアンプの回路構成を示す図である。
【図8】第１実施形態に係るセンスアンプ内のセンスユニットの回路図である。
【図9】第１実施形態に係るセンスユニット内のラッチ回路ＡＤＬの回路図である。
【図10】第１実施形態に係るセンスユニット内のラッチ回路ＢＤＬの回路図である。
【図11】第１実施形態に係るセンスユニット内のラッチ回路ＣＤＬの回路図である。
【図12】第１実施形態に係る電源オンオフモードを示すタイミングチャートである。
【図13】第１実施形態に係るメモリシステムの動作の概要を示す図である。
【図14】第１実施形態に係るメモリシステムの書き込み動作及び読み出し動作の第１例を示すフローチャートである。
【図16】第１実施形態に係るメモリシステムの書き込み動作及び読み出し動作の第２例を示すフローチャートである。
【図18】第２実施形態に係るセンスユニット内のラッチ回路ＡＤＬの回路図である。
【図19】第２実施形態に係るセンスユニット内のラッチ回路ＢＤＬの回路図である。
【図20】第２実施形態に係るセンスユニット内のラッチ回路ＣＤＬの回路図である。
【図21】第２実施形態に係る電源オンオフモード及び低リークモードを示すタイミングチャートである。
【図22】第２実施形態に係るメモリシステムの動作の概要を示す図である。
【図23】第２実施形態に係るメモリシステムの書き込み動作及び読み出し動作の第１例を示すフローチャートである。
【図25】第２実施形態に係るメモリシステムの書き込み動作及び読み出し動作の第２例を示すフローチャートである。
【発明を実施するための形態】
【0008】
以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
【0009】
機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【0010】
以下に、実施形態の半導体メモリ（あるいは、半導体記憶装置）及びメモリコントローラを備えるメモリシステムについて説明する。半導体メモリとして、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。ＮＡＮＤ型フラッシュメモリは、データを不揮発に記憶可能な半導体記憶装置である。
【0011】
１．第１実施形態
第１実施形態のメモリシステムについて説明する。
第１実施形態のメモリシステムについて説明する。
【0012】
１．１ メモリシステムの構成
先ず、第１実施形態のメモリシステムの構成について説明する。図１は、第１実施形態のメモリシステムの回路構成を示すブロック図である。メモリシステムは、半導体メモリ１及びメモリコントローラ２を備える。メモリシステムは、外部のホスト装置３に接続され、ホスト装置３からの命令に応じて各種動作を実行し得る。メモリコントローラ２は、半導体メモリ１を制御する。
先ず、第１実施形態のメモリシステムの構成について説明する。図１は、第１実施形態のメモリシステムの回路構成を示すブロック図である。メモリシステムは、半導体メモリ１及びメモリコントローラ２を備える。メモリシステムは、外部のホスト装置３に接続され、ホスト装置３からの命令に応じて各種動作を実行し得る。メモリコントローラ２は、半導体メモリ１を制御する。
【0013】
図１に示すように、半導体メモリ１は、メモリセルアレイ１０_０、１０_１、１０_２、１０_３、ロウデコーダ１１_０、１１_１、１１_２、１１_３、センスアンプ１２_０、１２_１、１２_２、１２_３、電圧生成回路１３、ドライバ１４、シーケンサ（または、制御回路）１５、コマンドレジスタ１６、及びアドレスレジスタ１７を備える。
【0014】
プレーンＰ０は、メモリセルアレイ１０_０、ロウデコーダ１１_０、及びセンスアンプ１２_０を含む。プレーンＰ１は、メモリセルアレイ１０_１、ロウデコーダ１１_１、及びセンスアンプ１２_１を含む。プレーンＰ２は、メモリセルアレイ１０_２、ロウデコーダ１１_２、及びセンスアンプ１２_２を含む。プレーンＰ３は、メモリセルアレイ１０_３、ロウデコーダ１１_３、及びセンスアンプ１２_３を含む。
【0015】
以降、メモリセルアレイ１０と記した場合、メモリセルアレイ１０_０、１０_１、１０_２、１０_３の各々を示すものとする。同様に、ロウデコーダ１１と記した場合、ロウデコーダ１１_０、１１_１、１１_２、１１_３の各々を示すものとする。センスアンプ１２と記した場合、センスアンプ１２_０、１２_１、１２_２、１２_３の各々を示すものとする。
【0016】
メモリセルアレイ１０は、１つまたは複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ（ｎは０以上の整数）を備える。複数のブロックＢＬＫ０～ＢＬＫｎの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタ（以下、メモリセルとも記す）を含む。メモリセルトランジスタは、電気的に消去およびプログラム可能な不揮発性メモリセルである。メモリセルアレイ１０は、メモリセルトランジスタに電圧を印加するための、複数のワード線、複数のビット線、及びソース線を含む。ブロックＢＬＫｎの具体的な構成については後述する。
【0017】
コマンドレジスタ１６は、メモリコントローラ２から受信したコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えば、シーケンサ１５に書き込み動作を命ずる書き込みコマンド、読み出し動作を命ずる読み出しコマンド、及び消去動作を命ずる消去コマンド、格納しておく必要性が無いデータを格納したラッチ回路を知らせるリリースコマンド、及び電源（あるいは、リーク電流）がセーブされる状態にするべきラッチ回路を知らせるセーブコマンド等を含む。なお、リリースコマンド及びセーブコマンドについては後で詳述する。
【0018】
アドレスレジスタ１７は、メモリコントローラ２から受信したアドレスＡＤＤを記憶する。アドレスＡＤＤは、ロウアドレス及びカラムアドレスＣＡを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫｎを指定するブロックアドレスＢＡ、及び指定されたブロック内の動作対象のワード線ＷＬを指定するページアドレスＰＡを含む。
【0019】
コマンドレジスタ１６及びアドレスレジスタ１７には、例えばＳＲＡＭ（static random access memory）を用いる。
【0020】
シーケンサ１５は、コマンドレジスタ１６からコマンドを受け、このコマンドに基づくシーケンスに従って半導体メモリ１を統括的に制御する。
【0021】
シーケンサ１５は、ドライバ１４、ロウデコーダ１１、及びセンスアンプ１２などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。具体的には、シーケンサ１５は、コマンドレジスタ１６から受信した書き込みコマンドに基づいて、ドライバ１４、ロウデコーダ１１、及びセンスアンプ１２を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ１５は、またコマンドレジスタ１６から受信した読み出しコマンドに基づいて、ドライバ１４、ロウデコーダ１１、及びセンスアンプ１２を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。シーケンサ１５は、またコマンドレジスタ１６から受信した消去コマンドに基づいて、ドライバ１４、ロウデコーダ１１、及びセンスアンプ１２を制御して、アドレスＡＤＤにて指定されたブロックに記憶されたデータを消去する。
【0022】
電圧生成回路１３は、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１３は、生成した電圧を、ドライバ１４、メモリセルアレイ１０、ロウデコーダ１１、及びセンスアンプ１２などに供給する。
【0023】
ドライバ１４は、電圧生成回路１３から複数の電圧を受け取る。ドライバ１４は、書き込み動作、読み出し動作、及び消去動作に応じて、電圧生成回路１３から供給された複数の電圧から必要な電圧を選択し、選択した電圧を複数の信号線を介してロウデコーダ１１に供給する。ドライバ１４は、例えば、アドレスレジスタ１７に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に、電圧生成回路１３から供給された電圧を印加する。
【0024】
ロウデコーダ１１は、アドレスレジスタ１７からブロックアドレスＢＡを受け、このブロックアドレスＢＡをデコードする。ロウデコーダ１１は、ブロックアドレスＢＡのデコード結果に基づいて、複数ブロックのうちのいずれかを選択する。さらに、ロウデコーダ１１は、選択されたブロックＢＬＫｎにドライバ１４から供給された複数の電圧を転送する。
【0025】
センスアンプ１２は、アドレスレジスタ１７からカラムアドレスＣＡを受け、このカラムアドレスをデコードする。センスアンプ１２は、カラムアドレスＣＡのデコード結果に基づいて、センスアンプ１２内のラッチ回路を選択する。センスアンプ１２内のラッチ回路は、データの書き込み動作時に、メモリコントローラ２から受信した書き込みデータＷＤＡを一時的に記憶する。さらに、センスアンプ１２は、書き込みデータＷＤＡに応じて、各ビット線に所望の電圧を印加する。センスアンプ１２は、データの読み出し動作時に、メモリセルトランジスタからビット線に読み出されたデータをセンス及び増幅する。さらに、センスアンプ１２内のラッチ回路は、メモリセルトランジスタから読み出された読み出しデータＲＤＡを一時的に記憶し、記憶した読み出しデータＲＤＡをメモリコントローラ２に送信する。センスアンプ１２の具体的な構成については後述する。
【0026】
１．１．１ メモリセルアレイの構成
次に、第１実施形態の半導体メモリ１におけるメモリセルアレイ１０の回路構成及び構造について説明する。
次に、第１実施形態の半導体メモリ１におけるメモリセルアレイ１０の回路構成及び構造について説明する。
【0027】
前述したように、メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎを有する。以下に、ブロックＢＬＫｎの回路構成について説明する。図２は、メモリセルアレイ１０内のブロックＢＬＫｎの回路図である。
【0028】
ブロックＢＬＫｎは、例えば、複数のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を備える。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０～ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。
【0029】
ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが、例えば、８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、ＭＴ７、及び２個のセレクトトランジスタＳＴ１及びＳＴ２を備える例を示す。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０～ＭＴ７の各々を示すものとする。
【0030】
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。
【0031】
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０～ＳＧＤ３の各々は、ロウデコーダ１１によって独立に制御される。
【0032】
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。なお、ストリングユニットＳＵ０～ＳＵ３のセレクトトランジスタＳＴ２のゲートには、個別のセレクトゲート線ＳＧＳがそれぞれ接続される場合もある。セレクトトランジスタＳＴ１及びＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
【0033】
ブロックＢＬＫｎに含まれるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ接続される。ワード線ＷＬ０～ＷＬ７の各々は、ロウデコーダ１１によって独立に制御される。
【0034】
ビット線ＢＬ０、ＢＬ１、ＢＬ２、…、ＢＬｍ（ｍは０以上の整数）の各々は、複数のブロックＢＬＫ０～ＢＬＫｎに接続され、ブロックＢＬＫｎに含まれるストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０～ＢＬｍの各々は、ブロックＢＬＫｎ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫ０～ＢＬＫｎに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫｎに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。
【0035】
要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫｎは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫ０～ＢＬＫｎを含む。
【0036】
ブロックＢＬＫｎは、例えば、データの消去単位である。すなわち、ブロックＢＬＫｎ内に含まれるメモリセルトランジスタＭＴに記憶されたデータは、一括して消去される。複数ブロック内のデータは、１つのブロック毎に順次消去される。また、消去動作は、プレーンＰ０～Ｐ３の各々のブロックＢＬＫｎに対して、プレーン毎に独立して実行可能である。なお、データは、ストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。
【0037】
１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
【0038】
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し動作及び書き込み動作は、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。また、書き込み動作及び読み出し動作は、プレーンＰ０～Ｐ３の各々のブロックＢＬＫｎ内のセルユニットＣＵに対して、プレーン毎に独立して実行可能である。すなわち、プレーンＰ０～Ｐ３の各々のブロックＢＬＫｎ内のセルユニットＣＵに対して、書き込み動作及び読み出し動作を並行して実行できる。
【0039】
なお、ブロックＢＬＫｎが備えるストリングユニットの数は、ＳＵ０～ＳＵ３に限るわけではなく、任意に設定可能である。また、ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数、及びＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数も、任意に設定可能である。さらに、メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。
【0040】
次に、実施形態の半導体メモリ１内のメモリセルアレイ１０の構造の一例について説明する。以下では、半導体メモリ１のメモリセルアレイ１０として、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げる。
【0041】
以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体メモリ１が形成される半導体基板の表面に対する鉛直方向に対応する。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。本明細書では、図を見易くするために配線やコンタクト、絶縁層等の構成要素が適宜省略されている。
【0042】
先ず、メモリセルアレイ１０の平面レイアウトの一例について説明する。図３は、第１実施形態におけるメモリセルアレイ１０の平面レイアウトの一部を示す図である。
【0043】
メモリセルアレイ１０は、例えば、複数のスリットＳＬＴ、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含む。
【0044】
複数のスリットＳＬＴは、Ｙ方向に配列されている。各スリットＳＬＴの少なくとも一部は、Ｘ方向に沿って延伸している。また、スリットＳＬＴは、同じ配線層に設けられ、且つ当該スリットＳＬＴを介して隣り合う導電層の間を分断している。具体的には、スリットＳＬＴは、例えば、ワード線ＷＬ０～ＷＬ７、並びにセレクトゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断している。
【0045】
また、各スリットＳＬＴは、例えばスペーサＳＰ及びコンタクトＬＩを含んでいる。各スリットＳＬＴにおいて、コンタクトＬＩの少なくとも一部は、Ｘ方向に延伸している。スペーサＳＰは、コンタクトＬＩの側面に設けられる。コンタクトＬＩと、スリットＳＬＴに隣接した複数の配線層との間は、スペーサＳＰによって離隔及び絶縁される。コンタクトＬＩは、ソース線ＳＬとして使用される。コンタクトＬＩは、半導体であっても良いし、金属であっても良い。スペーサＳＰは、例えば、酸化シリコン（ＳｉＯ２）を含む。
【0046】
メモリピラーＭＰの各々は、例えば、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えば、隣り合う２つのスリットＳＬＴ間の領域において、４列の千鳥状に配置される。これに限定されず、隣り合う２つのスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。
【0047】
各メモリピラーＭＰには、少なくとも１本のビット線ＢＬが重なって配置される。複数のビット線ＢＬは、Ｘ方向に配列されている。各ビット線ＢＬの少なくとも一部は、Ｙ方向に沿って延伸している。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
【0048】
上述したメモリセルアレイ１０の平面レイアウトは、Ｙ方向に繰り返し配置される。そして、スリットＳＬＴによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、各々がＸ方向に延伸したストリングユニットＳＵ０～ＳＵ３の組が、Ｙ方向に配列されている。１本のビット線ＢＬには、例えば、スリットＳＬＴによって区切られた空間のそれぞれにおいて１つのコンタクトＣＶが接続される。
【0049】
【0050】
メモリセルアレイ１０は、半導体基板２０、絶縁層２２～２５、導電層３０～３４、メモリピラーＭＰ、コンタクトＣＶ、及びスリットＳＬＴを含む。
【0051】
半導体基板２０上には、導電層３０が設けられる。導電層３０は、例えば、ＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電層３０は、例えば、リンがドープされたポリシリコンを含む。
【0052】
導電層３０上には、絶縁層２１が設けられる。絶縁層２１上には、導電層３１が設けられる。導電層３１は、例えば、ＸＹ平面に沿って広がった板状に形成され、セレクトゲート線ＳＧＳとして使用される。導電層３１は、例えば、リンがドープされたポリシリコンを含む。セレクトゲート線ＳＧＳは、複数の導電層３１によって構成されてもよい。セレクトゲート線ＳＧＳが複数の導電層３１によって構成される場合には、複数の導電層３１は、互いに異なる導電体によって構成されてもよい。
【0053】
導電層３１上には、絶縁層２２が設けられる。絶縁層２２上には、導電層３２と絶縁層２３とが交互に積層される。複数の導電層３２のそれぞれは、例えば、ＸＹ平面に沿って広がった板状に形成される。複数の導電層３２は、導電層３０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電層３２は、例えば、タングステンを含む。
【0054】
最上層の導電層３２上には、絶縁層２４が設けられる。絶縁層２４上には、導電層３３が設けられる。導電層３３は、例えば、ＸＹ平面に沿って広がった板状に形成され、セレクトゲート線ＳＧＤとして使用される。セレクトゲート線ＳＧＤは、複数の導電層３３によって構成されてもよい。導電層３３は、例えば、タングステンを含む。
【0055】
導電層３３上には、絶縁層２５が設けられる。絶縁層２５上には、導電層３４が設けられる。導電層３４は、例えば、Ｙ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。図示せぬ領域において、複数の導電層３４が、Ｘ方向に配列される。導電層３４は、例えば銅を含む。
【0056】
各メモリピラーＭＰは、Ｚ方向に沿って延伸している。各メモリピラーＭＰは、絶縁層２１～２４、及び導電層３１～３３を貫通している。メモリピラーＭＰの下部は、導電層３０に接している。メモリピラーＭＰの上部は、絶縁層２５に達している。
【0057】
各メモリピラーＭＰは、例えば、半導体層４０、トンネル絶縁層（トンネル絶縁膜とも称する）４１、絶縁層４２、及びブロック絶縁層４３を含んでいる。
【0058】
半導体層４０は、Ｚ方向に沿って延伸している。例えば、半導体層４０の下端は、導電層３０に接触している。半導体層４０の上端は、絶縁層２５を含む層に含まれる。トンネル絶縁層４１は、半導体層４０の側面に配置されている。絶縁層４２は、トンネル絶縁層４１の側面に配置されている。ブロック絶縁層４３は、絶縁層４２の側面に配置されている。
【0059】
メモリピラーＭＰと導電層３１（即ち、セレクトゲート線ＳＧＳ）とが交差した部分は、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと導電層３２（即ち、ワード線ＷＬ）とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電層３３（即ち、セレクトゲート線ＳＧＤ）とが交差した部分は、セレクトトランジスタＳＴ１として機能する。すなわち、半導体層４０は、メモリセルトランジスタＭＴ０～ＭＴ７、並びにセレクトトランジスタＳＴ１及びＳＴ２のそれぞれのチャネル層として機能する。絶縁層４２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
【0060】
各メモリピラーＭＰの半導体層４０上には、柱状のコンタクトＣＶが設けられる。図示された領域には、２つのメモリピラーＭＰのうち、１つのメモリピラーＭＰに対応するコンタクトＣＶが示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。コンタクトＣＶ上には、１つの導電層３４（即ち、ビット線ＢＬ）が接触している。
【0061】
スリットＳＬＴは、例えばスペーサＳＰ及びコンタクトＬＩを含んでいる。スリットＳＬＴは、少なくとも一部がＸＺ平面に沿って広がった板状に形成され、絶縁層２１～２４及び導電層３１～３３を分断している。スリットＳＬＴの下端は、例えば、導電層３０に接触している。スリットＳＬＴの上端は、絶縁層２５を含む層に含まれる。スリットＳＬＴにおいて、コンタクトＬＩの少なくとも一部は、Ｘ方向に延伸している。スペーサＳＰは、コンタクトＬＩの側面に設けられる。コンタクトＬＩと、スリットＳＬＴに隣接した複数の配線層との間は、スペーサＳＰによって離隔及び絶縁される。
【0062】
次に、メモリセルアレイ１０内のメモリピラーＭＰの断面構造について説明する。図５は、図４におけるＶ－Ｖ線に沿った断面を示し、半導体基板２０の表面に平行かつ導電層３２を含む層におけるメモリピラーＭＰの断面を表す。
【0063】
メモリピラーＭＰは、上述したように、例えば半導体層４０、トンネル絶縁層４１、絶縁層４２、及びブロック絶縁層４３を有する。具体的には、半導体層４０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁層４１は、半導体層４０の側面を囲っている。絶縁層４２は、トンネル絶縁層４１の側面を囲っている。ブロック絶縁層４３は、絶縁層４２の側面を囲っている。導電層３２は、ブロック絶縁層４３の側面を囲っている。なお、メモリピラーＭＰは、半導体層４０の内部にコア絶縁層を設けた構造としてもよい。
【0064】
上述したメモリピラーＭＰの構造において、メモリピラーＭＰと導電層３１とが交差する部分が、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと導電層３２とが交差する部分が、それぞれメモリセルトランジスタＭＴ０～ＭＴ７として機能する。さらに、メモリピラーＭＰと導電層３３とが交差する部分が、セレクトトランジスタＳＴ１として機能する。
【0065】
半導体層４０は、メモリセルトランジスタＭＴ０～ＭＴ７、並びにセレクトトランジスタＳＴ１及びＳＴ２のチャネル層として機能する。半導体層４０の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
【0066】
トンネル絶縁層４１は、半導体層４０から絶縁層４２に電荷が注入される際、または絶縁層４２に蓄積された電荷が半導体層４０へ拡散する際に電位障壁として機能する。トンネル絶縁層４１は、例えば、酸化シリコン（ＳｉＯ２）を含む。
【0067】
絶縁層４２（即ち、電荷蓄積層）は、メモリセルトランジスタＭＴ０～ＭＴ７において半導体層４０から注入される電荷を蓄積する機能を有する。絶縁層４２は、例えば、窒化シリコン（ＳｉＮ）を含む。
【0068】
ブロック絶縁層４３は、絶縁層４２に蓄積された電荷が導電層３２（ワード線ＷＬ）へ拡散するのを防止する。ブロック絶縁層４３は、例えば、アルミニウム酸化層、シリコン酸化層及びシリコン窒化層を含む。
【0069】
１．１．２ メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係について説明する。図６は、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係を示す図である。
次に、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係について説明する。図６は、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係を示す図である。
【0070】
ここでは、メモリセルトランジスタＭＴの記憶方式として、１つのメモリセルトランジスタＭＴに３ビットのデータを記憶可能なＴＬＣ（Triple-Level Cell）方式を適用した例を示す。なお、本実施形態は、１つのメモリセルトランジスタＭＴに１ビットのデータを記憶可能なＳＬＣ（Single-Level Cell）方式、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能なＭＬＣ（Multi-Level Cell）方式、１つのメモリセルトランジスタＭＴに４ビットのデータを記憶可能なＱＬＣ（Quad-Level Cell）方式等、その他の記憶方式を用いた場合にも適用できる。
【0071】
メモリセルトランジスタＭＴが記憶可能な３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、複数の閾値電圧に応じた８つの状態（ステート）のうちのいずれかのステートを取り得る。８つのステートを、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、図６に示すような閾値電圧の分布を形成する。
【0072】
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”には、例えば、それぞれデータ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”が割り当てられる。ビットの並びは、下位ビット“Ｘ”、中位ビット“Ｙ”、上位ビット“Ｚ”とすると、“Ｚ、Ｙ、Ｘ”である。なお、閾値電圧分布とデータとの割り当ては、任意に設定可能である。
【0073】
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲが用いられる。以下、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、およびＧＲを含め、レベルの判断ために読み出し対象のメモリセルトランジスタＭＴに印加される電圧は、読み出し電圧ＶCGRVと称される場合がある。
【0074】
ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲより低く、例えば負の値を有する。
【0075】
ステート“Ａ”～“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”～“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＡＲより高く、かつ読み出し電圧ＢＲ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＢＲより高く、かつ読み出し電圧ＣＲ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＣＲより高く、かつ読み出し電圧ＤＲ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＤＲより高く、かつ読み出し電圧ＥＲ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＥＲより高く、かつ読み出し電圧ＦＲ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＦＲより高く、かつ読み出し電圧ＧＲ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＧＲより高く、電圧ＶREADより低い。
【0076】
電圧ＶREADは、読み出し非対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。このため、制御ゲートに電圧ＶREADが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
【0077】
また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、ステート“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”に対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶが設定される。例えば、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶはそれぞれ、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲより若干高く設定される。
【0078】
以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３個のページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一回の書き込み動作にて書き込まれるページ、又は一回の読み出し動作にて読み出されるページ、すなわちセルユニットＣＵの保持する下位ビットの集合、中位ビットの集合、及び上位ビットの集合は、それぞれ下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。
【0079】
上記データの割り付けが適用された場合、下位ページは、読み出し電圧ＡＲ、ＥＲを用いた読み出し動作によって確定する。中位ページは、読み出し電圧ＢＲ、ＤＲ、ＦＲを用いた読み出し動作によって確定する。上位ページは、読み出し電圧ＣＲ、ＧＲを用いた読み出し動作によって確定する。
【0080】
１．１．３ センスアンプの構成
次に、第１実施形態の半導体メモリ１内のセンスアンプ１２の回路構成について説明する。図７は、半導体メモリ１内のセンスアンプ１２の回路構成を示す図である。
次に、第１実施形態の半導体メモリ１内のセンスアンプ１２の回路構成について説明する。図７は、半導体メモリ１内のセンスアンプ１２の回路構成を示す図である。
【0081】
センスアンプ１２は、複数のセンスユニットＳＡＵ０、ＳＡＵ１、…、ＳＡＵｍ（ｍは０以上の整数）を含む。
【0082】
センスユニットＳＡＵ０～ＳＡＵｍは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられている。センスユニットＳＡＵｍは、例えば、センス回路ＳＡｍ、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬ、並びにバスＬＢＵＳを含む。
【0083】
センス回路ＳＡｍは、例えば、読み出し動作において、ビット線ＢＬｍの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センス回路ＳＡｍは、ビット線ＢＬｍに読み出された電圧をセンス及び増幅して、選択されたメモリセルが記憶するデータを判定する。ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に記憶する。
【0084】
センス回路ＳＡｍ、並びにラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれは、バスＬＢＵＳに接続され、バスＬＢＵＳを介して互いにデータを送受信可能である。さらに、センス回路ＳＡｍは、バスＤＢＵＳを介してラッチ回路ＸＤＬに接続される。
【0085】
ラッチ回路ＸＤＬは、半導体メモリ１の入出力回路（図示しない）に接続され、センスユニットＳＡＵｍと入出力回路との間のデータの入出力に使用される。入出力回路は、メモリコントローラ２から書き込みデータを受信する、あるいは、読み出しデータをメモリコントローラ２に送信する。また、ラッチ回路ＸＤＬは、例えば、半導体メモリ１のキャッシュメモリＣＭとしても使用される。例えば、半導体メモリ１は、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬが使用中の場合でも、ラッチ回路ＸＤＬが空いていればレディ状態に設定され得る。
【0086】
以下に、センスアンプ１２内のセンスユニットＳＡＵｍの構成について説明する。図８は、センスアンプ１２内のセンスユニットＳＡＵｍの回路図である。なお、本実施形態では、ビット線ＢＬに流れる電流をセンスする電流センス方式のセンスユニットを例に挙げて説明するが、電圧センス方式のセンスユニットを用いてもよい。
【0087】
前述したように、センスユニットＳＡＵｍは、センス回路ＳＡｍ、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬ、並びにバスＬＢＵＳを含む。
【0088】
センス回路ＳＡｍは、データの読み出し時には、ビット線ＢＬに読み出されたデータをセンスし、読み出されたデータが“０”であるか“１”であるかを判定する。センス回路ＳＡｍは、データの書き込み時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。また、センス回路ＳＡｍは、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに記憶されたデータを用いてＡＮＤ演算またはＯＲ演算を行う。
【0089】
以下に、センス回路ＳＡｍの詳細について説明する。以下の説明において、トランジスタのソースまたはドレインの一方を「電流経路の一端」と呼び、ソースまたはドレインの他方を「電流経路の他端」と呼ぶ。
【0090】
センス回路ＳＡｍは、ｎチャネルＭＯＳ電界効果トランジスタ（以下、トランジスタと記す）Ｔ１０～Ｔ２２、ｐチャネルＭＯＳ電界効果トランジスタ（以下、トランジスタと記す）Ｔ２３、並びに容量素子Ｃ２４及びＣ２５を含む。
【0091】
トランジスタＴ１０は、ゲートに信号ＢＬＣが入力され、電流経路の一端が対応するビット線ＢＬｍに接続され、電流経路の他端がノードＳＣＯＭに接続される。トランジスタＴ１０は、対応するビット線ＢＬｍを信号ＢＬＣに応じた電圧にクランプするためのものである。
【0092】
トランジスタＴ１１は、ゲートに信号ＢＬＸが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端がノードＳＳＲＣに接続される。トランジスタＴ１２は、ゲートに信号ＮＬＯが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端がノードＳＲＣＧＮＤに接続される。ノードＳＲＣＧＮＤには、例えば、接地電圧ＶＳＳが印加される。トランジスタＴ１２は、対応するビット線ＢＬｍを充電または放電するためのものである。トランジスタＴ１３は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端がノードＳＳＲＣに接続され、電流経路の他端がノードＳＲＣＧＮＤに接続される。
【0093】
トランジスタＴ１４は、ゲートに信号ＸＸＬが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端がノードＳＥＮに接続される。トランジスタＴ１４は、メモリセルトランジスタＭＣのデータをセンスする期間を制御するためのものである。ノードＳＥＮは、データの読み出し時に、対象となるメモリセルトランジスタＭＴのデータをセンスするためのセンスノードとして機能する。より具体的には、読み出し時に、対象となるメモリセルトランジスタＭＴのオン状態またはオフ状態に応じて、ノードＳＥＮ（及び、容量素子Ｃ２４）にプリチャージされた電荷が、ビット線ＢＬｍに転送される。このときのノードＳＥＮの電圧をセンスすることによりデータの読み出しが行われる。
【0094】
トランジスタＴ１５は、ゲートがノードＳＥＮに接続され、電流経路の一端がトランジスタＴ１６の電流経路の一端に接続され、電流経路の他端に電圧ＶＬＯＰが印加される。電圧ＶＬＯＰは、例えば、接地電圧ＶＳＳである。トランジスタＴ１６は、ゲートに信号ＳＴＢが入力され、電流経路の他端がバスＬＢＵＳに接続される。トランジスタＴ１７は、ゲートに信号ＢＬＱが入力され、電流経路の一端がノードＳＥＮに接続され、電流経路の他端がバスＬＢＵＳに接続される。トランジスタＴ１８は、ゲートがノードＴＤＣに接続され、電流経路の一端がトランジスタＴ１９の電流経路の一端に接続され、電流経路の他端に電圧ＶＬＯＰが印加される。トランジスタＴ１９は、ゲートに信号ＬＳＬが入力され、電流経路の他端がノードＳＥＮに接続される。
【0095】
トランジスタＴ２０は、ゲートに信号ＬＰＣが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端に電圧ＶＨＬＢが印加される。電圧ＶＨＬＢは、例えば、電源電圧ＶＤＤである。トランジスタＴ２０をオン状態にしてバスＬＢＵＳに電圧ＶＨＬＢを転送することで、バスＬＢＵＳがプリチャージされる。
【0096】
トランジスタＴ２１は、ゲートに信号Ｌ２Ｔが入力され、電流経路の一端がノードＴＤＣに接続され、電流経路の他端がバスＬＢＵＳに接続される。
【0097】
トランジスタＴ２２は、ゲートに信号ＤＳＷが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がバスＤＢＵＳに接続される。トランジスタＴ２２は、バスＬＢＵＳとバスＤＢＵＳとを接続するためのバススイッチである。このバススイッチにより、センス回路ＳＡｍとラッチ回路ＸＤＬとが接続される。
【0098】
トランジスタＴ２３は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端に電圧ＶＨＳＡが印加され、電流経路の他端がノードＳＳＲＣに接続される。電圧ＶＨＳＡは、例えば、電源電圧ＶＤＤである。
【0099】
容量素子Ｃ２４は、一方の電極がノードＳＥＮに接続され、他方の電極がノードＣＬＫＳＡに接続される。ノードＣＬＫＳＡにはクロックが入力される。
【0100】
容量素子Ｃ２５は、一方の電極がノードＴＤＣに接続され、他方の電極がノードＣＬＫＴＤに接続される。ノードＣＬＫＴＤにはクロックが入力される。
【0101】
ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、データを一時的に記憶する。データの書き込み動作において、センス回路ＳＡｍは、ラッチ回路ＡＤＬに記憶されるデータに応じて、ビット線ＢＬｍを制御する。その他のラッチ回路ＢＤＬ及びＣＤＬは、例えば、個々のメモリセルトランジスタＭＴが２ビット以上のデータを記憶する際に、各ビットのデータを一時的に記憶するために使用される。なお、ラッチ回路の個数は、任意に設定可能であり、例えば、メモリセルトランジスタＭＴが記憶可能なデータ量（ビット数）に応じて設定される。
【0102】
ラッチ回路ＡＤＬは、ｎチャネルＭＯＳ電界効果トランジスタＴ３０～Ｔ３３、及びｐチャネルＭＯＳ電界効果トランジスタＴ３４～Ｔ３７を含む。
【0103】
トランジスタＴ３０は、ゲートに信号ＡＴＩが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がノードＩＮＶ_Ａに接続される。トランジスタＴ３１は、ゲートに信号ＡＴＬが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がノードＬＡＴ_Ａに接続される。
【0104】
トランジスタＴ３２は、ゲートがノードＬＡＴ_Ａに接続され、電流経路の一端が電源ノードＮＬＡに接続され、電流経路の他端がノードＩＮＶ_Ａに接続される。トランジスタＴ３３は、ゲートがノードＩＮＶ_Ａに接続され、電流経路の一端が電源ノードＮＬＡに接続され、電流経路の他端がノードＬＡＴ_Ａに接続される。電源ノードＮＬＡは電圧ＶＳＳＡに設定される。電圧ＶＳＳＡを設定するための電源ノードＮＬＡに接続される回路構成については、後で詳述する。
【0105】
トランジスタＴ３４は、ゲートがノードＬＡＴ_Ａに接続され、電流経路の一端がノードＩＮＶ_Ａに接続される。トランジスタＴ３５は、ゲートがノードＩＮＶ_Ａに接続され、電流経路の一端がノードＬＡＴ_Ａに接続される。トランジスタＴ３６は、ゲートに信号ＡＬＩが入力され、電流経路の一端がトランジスタＴ３４の電流経路の他端に接続され、電流経路の他端に電源電圧ＶＤＤが印加される。トランジスタＴ３７は、ゲートに信号ＡＬＬが入力され、電流経路の一端がトランジスタＴ３５の電流経路の他端に接続され、電流経路の他端に電源電圧ＶＤＤが印加される。
【0106】
ラッチ回路ＡＤＬでは、トランジスタＴ３３及びＴ３５で第１インバータが構成され、トランジスタＴ３２及びＴ３４で第２インバータが構成される。第１及び第２インバータの低電源側の電源ノードＮＬＡには、上述したように、電圧ＶＳＳＡが供給される。第１及び第２インバータの、低電源側の電源ノードＮＬＡより高い電圧が供給される高電源側の電源ノード（即ち、トランジスタＴ３６及びＴ３７の他端）には、上述したように、電源電圧ＶＤＤが供給される。
【0107】
第１インバータの出力及び第２インバータの入力（ノードＬＡＴ_Ａ）が、データ転送用のトランジスタＴ３１を介してバスＬＢＵＳに接続される。第１インバータの入力及び第２インバータの出力（ノードＩＮＶ_Ａ）が、データ転送用のトランジスタＴ３０を介してバスＬＢＵＳに接続される。ラッチ回路ＡＤＬは、データをノードＬＡＴ_Ａで記憶し、その反転データをノードＩＮＶ_Ａで記憶する。
【0108】
ラッチ回路ＢＤＬ及びＣＤＬは、ラッチ回路ＡＤＬと同様の構成を有しているため、説明は省略するが、各トランジスタの参照符号及び信号名は、図８に示す通りラッチ回路ＡＤＬのものとは区別して以下に説明する。
【0109】
ラッチ回路ＢＤＬにおけるトランジスタＴ４０～Ｔ４７、及びラッチ回路ＣＤＬにおけるトランジスタＴ５０～Ｔ５７は、ラッチ回路ＡＤＬにおけるトランジスタＴ３０～Ｔ３７にそれぞれ対応する。また、信号ＢＴＩ及びＣＴＩ、並びに信号ＢＴＬ及びＣＴＬは、信号ＡＴＩ及びＡＴＬにそれぞれ対応する。信号ＢＬＩ及びＣＬＩ、並びに信号ＢＬＬ及びＣＬＬは、信号ＡＬＩ及びＡＬＬにそれぞれ対応する。
【0110】
電源ノードＮＬＢ及びＮＬＣ、並びに電圧ＶＳＳＢ及びＶＳＳＣは、電源ノードＮＬＡ及び電圧ＶＳＳＡにそれぞれ対応する。ラッチ回路ＢＤＬにおける第１及び第２インバータの低電源側の電源ノードＮＬＢには、電圧ＶＳＳＢが供給される。ラッチ回路ＢＤＬにおける第１及び第２インバータの高電源側の電源ノード（即ち、トランジスタＴ４６及びＴ４７の他端）には、電源電圧ＶＤＤが供給される。ラッチ回路ＣＤＬにおける第１及び第２インバータの低電源側の電源ノードＮＬＣには、電圧ＶＳＳＣが供給される。ラッチ回路ＢＤＬにおける第１及び第２インバータの高電源側の電源ノード（即ち、トランジスタＴ５６及びＴ５７の他端）には、電源電圧ＶＤＤが供給される。電圧ＶＳＳＢ及びＶＳＳＣを設定するための電源ノードＮＬＢ及びＮＬＣにそれぞれ接続される回路構成については、後で詳述する。
【0111】
なお、上記構成のセンスユニットＳＡＵｍにおける各種信号は、例えば、シーケンサ１５に制御される。
【0112】
以下に、センスアンプ１２のセンスユニットＳＡＵｍ内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬの詳細な回路構成について説明する。
【0113】
前述したように、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬにおいて低電源側の電圧が供給されるノードをそれぞれ電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと称し、電源ノードＮＬＡ、ＮＬＢ及びＮＬＣの電圧をそれぞれ電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣと称する。
【0114】
【0115】
図９に示すように、ラッチ回路ＡＤＬの電源ノードＮＬＡと電圧ＶＳＳノードとの間にトランジスタＴ３８ｏが接続される。電圧ＶＳＳノードは、例えば、接地電圧ＶＳＳが供給されるノードである。トランジスタＴ３８ｏは、例えば、ｎチャネルＭＯＳ電界効果トランジスタを含む。トランジスタＴ３８ｏのゲートには、信号ＰＯＮＡが入力される。信号ＰＯＮＡはシーケンサ１５により制御される。
【0116】
図１０に示すように、ラッチ回路ＢＤＬの電源ノードＮＬＢと電圧ＶＳＳノードとの間にトランジスタＴ４８ｏが接続される。トランジスタＴ４８ｏは、例えば、ｎチャネルＭＯＳ電界効果トランジスタを含む。トランジスタＴ４８ｏのゲートには、信号ＰＯＮＢが入力される。信号ＰＯＮＢはシーケンサ１５により制御される。
【0117】
さらに、図１１に示すように、ラッチ回路ＣＤＬの電源ノードＮＬＣと電圧ＶＳＳノードとの間にトランジスタＴ５８ｏが接続される。トランジスタＴ５８ｏは、例えば、ｎチャネルＭＯＳ電界効果トランジスタを含む。トランジスタＴ５８ｏのゲートには、信号ＰＯＮＣが入力される。信号ＰＯＮＣはシーケンサ１５により制御される。その他の回路構成は、図８にて説明した通りである。
【0118】
次に、第１実施形態で用いる、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬにおける電源オンオフモードについて説明する。電源オンオフモードは、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬを電源オン状態、あるいは電源オフ状態に設定する動作である。電源オン状態は、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬの各々の電源ノードに、低電源側の電圧、例えば接地電圧ＶＳＳと、低電源側の電圧より高い高電源側の電圧、例えば電源電圧ＶＤＤが供給された状態である。電源オン状態では、ラッチ回路はデータを記憶可能であり、言い換えると、ラッチ回路はデータを入出力可能であり、かつデータを保持可能である。電源オフ状態では、ラッチ回路はデータを記憶できず、かつデータを保持できない、言い換えると、ラッチ回路が記憶しているデータは破壊される。
【0119】
図１２は、電源オンオフモードにおける信号ＰＯＮＡ、ＰＯＮＢ及びＰＯＮＣ、並びに電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣのタイミングチャートである。電源オンオフモードは、電源オフ状態と電源オン状態を含む。シーケンサ１５は、信号ＰＯＮＡ、ＰＯＮＢ及びＰＯＮＣにより、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬにおける電源ノードＮＬＡ、ＮＬＢ及びＮＬＣのそれぞれの電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣを制御する。
【0120】
図１２に示すように、信号ＰＯＮＡ、ＰＯＮＢ及びＰＯＮＣの各々が“Ｌ”レベルのとき、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給が停止され、電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣの各々は電圧ＶＤＤ（例えば、１.０Ｖ）になる。これにより、各ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬが電源オフ状態に設定される。この場合、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬの各々に記憶されていたデータは破壊される。電源オフ状態では、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬの各々に生じるリーク電流が低減される。
【0121】
一方、信号ＰＯＮＡ、ＰＯＮＢ及びＰＯＮＣの各々が“Ｈ”レベルのとき、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳが供給され、電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣの各々は電圧ＶＳＳ（例えば、０Ｖ）になる。これにより、各ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬが電源オン状態に設定される。この場合、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬの各々に対するデータの入力及び出力が可能であり、記憶しているデータはそのまま保持される。しかし、電源オン状態では、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬの各々に生じるリーク電流は大きい。
【0122】
１．２ メモリシステムの動作
第１実施形態のメモリシステムの動作について説明する。第１実施形態では、メモリコントローラ２から送信される情報に基づいて、半導体メモリ１のシーケンサ１５が、プレーン毎に、あるいは所定のラッチ回路を含むグループ毎に、センスアンプ１２内のラッチ回路への電圧ＶＳＳの供給、あるいは電圧ＶＳＳの供給の停止を制御する。ここでは、メモリコントローラ２から半導体メモリ１に送信され、ラッチ回路にデータを記憶しておく必要性が無いことを、メモリコントローラ２が半導体メモリ１に知らせる情報を、リリースコマンドＲＬと称する。
第１実施形態のメモリシステムの動作について説明する。第１実施形態では、メモリコントローラ２から送信される情報に基づいて、半導体メモリ１のシーケンサ１５が、プレーン毎に、あるいは所定のラッチ回路を含むグループ毎に、センスアンプ１２内のラッチ回路への電圧ＶＳＳの供給、あるいは電圧ＶＳＳの供給の停止を制御する。ここでは、メモリコントローラ２から半導体メモリ１に送信され、ラッチ回路にデータを記憶しておく必要性が無いことを、メモリコントローラ２が半導体メモリ１に知らせる情報を、リリースコマンドＲＬと称する。
【0123】
次に、第１実施形態のメモリシステムの動作の概要について説明する。図１３は、第１実施形態のメモリシステムの動作の概要を示す図である。
【0124】
メモリコントローラ２から送信されたリリースコマンドＲＬに基づいて、シーケンサ１５は、プレーン毎に、すなわちプレーンＰ０～Ｐ３の各々毎に電源オンオフモードを制御する。または、リリースコマンドＲＬに基づいて、シーケンサ１５は所定のラッチ回路を含むグループ毎に、例えば、複数のラッチ回路ＡＤＬを含むグループ、複数のラッチ回路ＢＤＬを含むグループ、及び複数のラッチ回路ＣＤＬを含むグループの各々のグループ毎に、電源オンオフモードを制御する。ここでは、プレーン毎に、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬにおける電源オンオフモードを制御する例を述べる。
【0125】
前述したように、半導体メモリ１は複数のプレーンＰ０～Ｐ３を備える。プレーンＰ０～Ｐ３の各々はブロックＢＬＫ０～ＢＬＫｎを備える。複数のブロックＢＬＫ０～ＢＬＫｎが共通のビット線を介してセンスアンプ１２に接続される。センスアンプ１２の各々は、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬを含む。
【0126】
プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬは、それらラッチ回路の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する、あるいは電源ノードへの電圧ＶＳＳの供給を遮断するためのトランジスタＴ０ｏをそれぞれ有する。トランジスタＴ０ｏの各々は、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間に接続される。各トランジスタＴ０ｏは、図９～図１１に示したトランジスタＴ３８ｏ、Ｔ４８ｏ及びＴ５８ｏにそれぞれ相当する。
【0127】
トランジスタＴ０ｏは、メモリコントローラ２から送信されたリリースコマンドＲＬに基づく制御信号ＰＯＮ０によって、接続状態と遮断状態（または、非接続状態）との間を遷移する。トランジスタＴ０ｏが接続状態に設定されると、トランジスタＴ０ｏはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を接続する。そして、トランジスタＴ０ｏは、プレーンＰ０内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する。これにより、プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オン状態に設定される。
【0128】
一方、トランジスタＴ０ｏが遮断状態に設定されると、トランジスタＴ０ｏはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を遮断する。そして、トランジスタＴ０ｏは、プレーンＰ０内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を停止する。これにより、プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態に設定される。
【0129】
プレーンＰ１内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、それらラッチ回路の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する、あるいは電源ノードへの電圧ＶＳＳの供給を遮断するためのトランジスタＴ１ｏをそれぞれ有する。トランジスタＴ１ｏは、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間に接続される。ここではトランジスタＴ１ｏは、図９～図１１に示したトランジスタＴ３８ｏ、Ｔ４８ｏ及びＴ５８ｏにそれぞれ相当する。
【0130】
トランジスタＴ１ｏは、メモリコントローラ２から送信されたリリースコマンドＲＬに基づく制御信号ＰＯＮ１によって、接続状態と遮断状態との間を遷移する。トランジスタＴ１ｏが接続状態に設定されると、トランジスタＴ１ｏはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を接続する。そして、トランジスタＴ１ｏは、プレーンＰ１内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する。これにより、プレーンＰ１内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オン状態に設定される。
【0131】
一方、トランジスタＴ１ｏが遮断状態に設定されると、トランジスタＴ１ｏはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を遮断する。そして、トランジスタＴ１ｏは、プレーンＰ１内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を停止する。これにより、プレーンＰ１内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態に設定される。
【0132】
プレーンＰ２内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、それらラッチ回路の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する、あるいは電源ノードへの電圧ＶＳＳの供給を遮断するためのトランジスタＴ２ｏをそれぞれ有する。トランジスタＴ２ｏは、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間に接続される。ここではトランジスタＴ２ｏは、図９～図１１に示したトランジスタＴ３８ｏ、Ｔ４８ｏ及びＴ５８ｏにそれぞれ相当する。
【0133】
トランジスタＴ２ｏは、メモリコントローラ２から送信されたリリースコマンドＲＬに基づく制御信号ＰＯＮ２によって、接続状態と遮断状態との間を遷移する。トランジスタＴ２ｏが接続状態に設定されると、トランジスタＴ２ｏはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を接続する。そして、トランジスタＴ２ｏは、プレーンＰ２内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する。これにより、プレーンＰ２内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オン状態に設定される。
【0134】
一方、トランジスタＴ２ｏが遮断状態に設定されると、トランジスタＴ２ｏはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を遮断する。そして、トランジスタＴ２ｏは、プレーンＰ２内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を停止する。これにより、プレーンＰ２内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態に設定される。
【0135】
プレーンＰ３内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、それらラッチ回路の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する、あるいは電源ノードへの電圧ＶＳＳの供給を遮断するためのトランジスタＴ３ｏをそれぞれ有する。トランジスタＴ３ｏは、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間に接続される。ここではトランジスタＴ３ｏは、図９～図１１に示したトランジスタＴ３８ｏ、Ｔ４８ｏ及びＴ５８ｏにそれぞれ相当する。
【0136】
トランジスタＴ３ｏは、メモリコントローラ２から送信されたリリースコマンドＲＬに基づく制御信号ＰＯＮ３によって、接続状態と遮断状態との間を遷移する。トランジスタＴ３ｏが接続状態に設定されると、トランジスタＴ３ｏはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を接続する。そして、トランジスタＴ３ｏは、プレーンＰ３内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する。これにより、プレーンＰ３内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オン状態に設定される。
【0137】
一方、トランジスタＴ３ｏが遮断状態に設定されると、トランジスタＴ３ｏはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を遮断する。そして、トランジスタＴ３ｏは、プレーンＰ３内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を停止する。これにより、プレーンＰ３内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態に設定される。
【0138】
図１３に示す構成において、例えば、メモリコントローラ２は、リリースコマンドＲＬを半導体メモリ１に送信する。リリースコマンドＲＬは、プレーンＰ０～Ｐ３の中から、電圧ＶＳＳの供給を停止する対象であるプレーン及びラッチ回路を指定する情報を含む。
【0139】
リリースコマンドＲＬを受信すると、半導体メモリ１のシーケンサ１５は、リリースコマンドＲＬによって指定されたプレーンのセンスアンプ１２が含むラッチ回路に対して電圧ＶＳＳの供給を停止する。
【0140】
具体的には、リリースコマンドＲＬによってプレーンＰ０が指定された場合、シーケンサ１５は、プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに接続されたトランジスタＴ０ｏのゲートに制御信号ＰＯＮ０として“Ｈ”レベルを供給し、トランジスタＴ０ｏをオフ状態に設定する。ここでは制御信号ＰＯＮ０は、図９～図１１に示した信号ＰＯＮＡ、ＰＯＮＢ及びＰＯＮＣに相当する。これにより、プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに対する電圧ＶＳＳの供給が遮断される。これにより、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬはデータの保持動作を停止する。この結果、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに生じるリーク電流が低減される。
【0141】
同様に、リリースコマンドＲＬによってプレーンＰ１が指定された場合、シーケンサ１５は、プレーンＰ１内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに接続されたトランジスタＴ１ｏのゲートに制御信号ＰＯＮ１として“Ｈ”レベルを供給し、トランジスタＴ１ｏをオフ状態に設定する。ここでは制御信号ＰＯＮ１は、信号ＰＯＮＡ、ＰＯＮＢ及びＰＯＮＣに相当する。これにより、プレーンＰ１内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに対する電圧ＶＳＳの供給が遮断される。これにより、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬはデータの保持動作を停止する。この結果、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに生じるリーク電流が低減される。
【0142】
同様に、リリースコマンドＲＬによってプレーンＰ２あるいはＰ３が指定された場合、シーケンサ１５は、トランジスタＴ２ｏ及びＴ３ｏのゲートに制御信号ＰＯＮ２及びＰＯＮ３として“Ｈ”レベルをそれぞれ供給し、トランジスタＴ２ｏ及びＴ３ｏをそれぞれオフ状態に設定する。ここでは制御信号ＰＯＮ２及びＰＯＮ３の各々は、信号ＰＯＮＡ、ＰＯＮＢ及びＰＯＮＣに相当する。これにより、プレーンＰ２及びＰ３の各々内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに対する電圧ＶＳＳの供給が遮断される。これにより、プレーンＰ２及びＰ３の各々内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬはデータの保持動作を停止する。この結果、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに生じるリーク電流が低減される。
【0143】
１．２．１ 第１例
次に、書き込み動作及び読み出し動作において、上述した電源オンオフモードを適用した第１例について説明する。第１例では、プレーン毎に、プレーン内のラッチ回路に対する電圧ＶＳＳの供給、あるいは電圧ＶＳＳの供給停止が制御される。
次に、書き込み動作及び読み出し動作において、上述した電源オンオフモードを適用した第１例について説明する。第１例では、プレーン毎に、プレーン内のラッチ回路に対する電圧ＶＳＳの供給、あるいは電圧ＶＳＳの供給停止が制御される。
【0144】
図１４は、第１実施形態のメモリシステムにおける書き込み動作及び読み出し動作の第１例を示すフローチャートである。図１４は、書き込み動作及び読み出し動作の第１例におけるコマンドの送信及び動作を示す。図１５は、図１４に示す書き込み動作及び読み出し動作の第１例のタイミングチャートである。
【0145】
第１例では、先に書き込み動作が実行され、続いて読み出し動作が実行される。ここでは、書き込み動作により書き込みデータＷＤＡがプレーンＰ０のブロックＢＬＫｎ内のページに書き込まれ、その後、読み出し動作によりプレーンＰ１のブロックＢＬＫｎ内のページから読み出しデータＲＤＡが読み出される場合を示す。書き込みデータＷＤＡは、例えば、下位ページデータ、中位ページデータ、及び上位ページデータの３ページデータを含む。ここでは、１つのセンスユニットＳＡＵｍに着目し、書き込みデータＷＤＡが下位ビットデータ、中位ビットデータ、及び上位ビットデータを含み、これら下位ビットデータ、中位ビットデータ、及び上位ビットデータがメモリセルトランジスタＭＴに書き込まれるものとする。書き込み動作時に、ラッチ回路ＡＤＬは下位ビットデータを格納し、ラッチ回路ＢＤＬは中位ビットデータを格納し、ラッチ回路ＣＤＬは上位ビットデータを格納する。書き込み動作及び読み出し動作は、半導体メモリ１のシーケンサ１５により制御される。
【0146】
書き込み動作は、プログラム動作ＰＧとプログラムベリファイ動作ＰＶとを含む。プログラム動作ＰＧは、メモリセルトランジスタのゲート電極に書き込み電圧を印加することにより、例えば、メモリセルトランジスタの絶縁層（即ち、電荷蓄積層）４２に電荷を注入し、メモリセルトランジスタの閾値電圧を上昇させる動作である。プログラムベリファイ動作ＰＶは、書き込み電圧の印加によって生じたメモリセルトランジスタの閾値電圧が目標電圧に達したか否かを検証する読み出し動作である。
【0147】
図１４及び図１５に示すように、先ず、メモリコントローラ２は、書き込み動作を命ずるコマンドセット（アドレス及びデータを含む）ＰＣとして、例えば、データ入力コマンド“８０ｈ”、書き込み対象のアドレスＡＤ１、書き込みデータＷＤＡ、及び書き込み開始コマンド“１０ｈ”を順に半導体メモリ１に送信する（Ｓ１及びＳ３）。データ入力コマンド“８０ｈ”は、メモリコントローラ２が送信する書き込みデータＷＤＡを、ラッチ回路ＸＤＬを介してラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに格納することを命ずる。書き込み開始コマンド“１０ｈ”は、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに格納された書き込みデータ（３ビットデータ）ＷＤＡを用いて、アドレスにて指定されたプレーンＰ０のブロックＢＬＫｎ内のページに対して書き込みを開始することを命ずる。
【0148】
データ入力コマンド“８０ｈ”に続いてアドレスＡＤ１を受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ１において、アドレスＡＤ１に基づいて選択されたプレーンＰ０のトランジスタＴ０ｏをターンオンさせて、プレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに、低電源側の電圧、例えば電圧ＶＳＳの供給を開始する。これにより、電源ノードＮＬＡ、ＮＬＢ及びＮＬＣのそれぞれの電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣは、電圧ＶＤＤから電圧ＶＳＳに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態から電源オン状態に遷移する（Ｓ２）。そして、書き込みデータＷＤＡをプレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに一時的に格納する。
【0149】
続いて、書き込み開始コマンド“１０ｈ”を受け取ると、シーケンサ１５は、プレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに格納された書き込みデータＷＤＡを用いてプログラム動作ＰＧを実行する（Ｓ４）。すなわち、シーケンサ１５は、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに格納された書き込みデータＷＤＡをプレーンＰ０のブロックＢＬＫｎ内のページに書き込む。
【0150】
次に、シーケンサ１５は、ブロックＢＬＫｎ内のページに書き込まれた書き込みデータＷＤＡに対して、プログラムベリファイ動作ＰＶを実行する（Ｓ５）。すなわち、シーケンサ１５は、書き込みデータＷＤＡがブロックＢＬＫｎ内のページに正しく書き込まれたか否かを検証する。
【0151】
メモリコントローラ２は、リリースコマンドＲＬ１を半導体メモリ１に送信する（Ｓ６）。リリースコマンドＲＬ１は、プレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに書き込みデータＷＤＡを格納しておく必要性が無いことを、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。言い換えると、メモリコントローラ２にとってプレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに書き込みデータＷＤＡを保持しておく必要性が無くなったときに、リリースコマンドＲＬ１が送信される。なお、メモリコントローラ２から半導体メモリ１へのリリースコマンドＲＬ１の送信は、プログラム動作ＰＧの実行中であっても良いし、プログラム動作ＰＧの終了後でプログラムベリファイ動作ＰＶの開始前、あるいはプログラムベリファイ動作ＰＶの実行中、あるいはプログラムベリファイ動作ＰＶの終了後であっても良い。
【0152】
プログラムベリファイ動作ＰＶによるベリファイにパスした場合、シーケンサ１５はプログラムベリファイ動作ＰＶを終了する、すなわち書き込み動作を終了する。
【0153】
シーケンサ１５は、時刻ｔ３において、リリースコマンドＲＬ１を受信し、かつプログラムベリファイ動作ＰＶを終了したことに応じて、トランジスタＴ０ｏをターンオフさせて、プレーンＰ０のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を停止する。これにより、電源ノードＮＬＡ、ＮＬＢ及びＮＬＣのそれぞれの電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣは、電圧ＶＳＳから電圧ＶＤＤに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オン状態から電源オフ状態に遷移する（Ｓ７）。この結果、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに生じるリーク電流が低減される。
【0154】
また、メモリコントローラ２は、読み出し動作を命ずるコマンドセット（アドレスを含む）ＲＣとして、例えば、読み出しセットアップコマンド“００ｈ”、読み出し対象のアドレスＡＤ２、及び読み出し開始コマンド“３０ｈ”を順に半導体メモリ１に送信する（Ｓ８及びＳ１０）。読み出しセットアップコマンド“００ｈ”は、読み出し動作を指示し、アドレスの入力を通知するコマンドである。読み出し開始コマンド“３０ｈ”は、アドレスＡＤ２にて指定されたプレーンＰ１のブロックＢＬＫｎ内のページに対して読み出しを開始することを命ずる。
【0155】
読み出しセットアップコマンド“００ｈ”に続いてアドレスＡＤ２を受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ２において、アドレスＡＤ２に基づいて選択されたプレーンＰ１のトランジスタＴ１ｏをターンオンさせて、プレーンＰ１のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を開始する。これにより、電源ノードＮＬＡ、ＮＬＢ及びＮＬＣのそれぞれの電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣは、電圧ＶＤＤから電圧ＶＳＳに遷移する。これにより、プレーンＰ１のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態から電源オン状態に遷移する（Ｓ９）。
【0156】
次に、読み出し開始コマンド“３０ｈ”を受け取ると、半導体メモリ１のシーケンサ１５は、プレーンＰ１のブロックＢＬＫｎ内のページに対して読み出し動作を実行する（Ｓ１１）。すなわち、シーケンサ１５は、プレーンＰ１のブロックＢＬＫｎ内のページからデータ（以下、読み出しデータＲＤＡと記す）を読み出し、読み出しデータＲＤＡをラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに一時的に格納する。さらに、シーケンサ１５は、ラッチ回路に格納されている読み出しデータＲＤＡを、ラッチ回路ＸＤＬを介してメモリコントローラ２に送信する（Ｓ１１ａ）。以上により、読み出し動作を終了する。
【0157】
半導体メモリ１から読み出しデータＲＤＡを受け取ると、メモリコントローラ２は、リリースコマンドＲＬ２を半導体メモリ１に送信する（Ｓ１２）。リリースコマンドＲＬ２は、プレーンＰ１のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに読み出しデータＲＤＡを格納しておく必要性が無いことを、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。言い換えると、メモリコントローラ２にとってプレーンＰ１のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに読み出しデータＲＤＡを保持しておく必要性が無くなったときに、リリースコマンドＲＬ２が送信される。
【0158】
シーケンサ１５は、時刻ｔ４において、リリースコマンドＲＬ２を受信し、かつ読み出し動作を終了したことに応じて、トランジスタＴ１ｏをターンオフさせて、プレーンＰ１のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を停止する。これにより、電源ノードＮＬＡ、ＮＬＢ及びＮＬＣのそれぞれの電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣは、電圧ＶＳＳから電圧ＶＤＤに遷移する。これにより、プレーンＰ１のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オン状態から電源オフ状態に遷移する（Ｓ１３）。この結果、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに生じるリーク電流が低減される。
【0159】
１．２．２ 第２例
次に、書き込み動作及び読み出し動作において、電源オンオフモードを適用した第２例について説明する。第２例では、ラッチ回路ＡＤＬあるいはＣＤＬを含むグループ毎に、ラッチ回路ＡＤＬあるいはＣＤＬのグループに対する電圧ＶＳＳの供給、あるいは電圧ＶＳＳの供給の停止が制御される。
次に、書き込み動作及び読み出し動作において、電源オンオフモードを適用した第２例について説明する。第２例では、ラッチ回路ＡＤＬあるいはＣＤＬを含むグループ毎に、ラッチ回路ＡＤＬあるいはＣＤＬのグループに対する電圧ＶＳＳの供給、あるいは電圧ＶＳＳの供給の停止が制御される。
【0160】
図１６は、第１実施形態のメモリシステムにおける書き込み動作及び読み出し動作の第２例を示すフローチャートである。図１６は、書き込み動作及び読み出し動作の第２例におけるコマンドの送信及び動作を示す。図１７は、図１６に示す書き込み動作及び読み出し動作の第２例のタイミングチャートである。
【0161】
第２例では、先に書き込み動作が実行され、続いて２つの読み出し動作が実行される。ここでは、ラッチ回路ＡＤＬに格納された下位ページデータＬＤＡを用いて、プレーンＰ０のブロックＢＬＫｎ内のページに対して書き込み動作が実行され、その後、第１及び第２の読み出し動作が実行される。第１の読み出し動作では、プレーンＰ１のブロックＢＬＫｎ内のページから上位ページデータＵＤＡがラッチ回路ＣＤＬ及びＸＤＬを介して読み出され、第２の読み出し動作では、プレーンＰ０のブロックＢＬＫｎ内のページから下位ページデータＬＤＡがラッチ回路ＡＤＬ及びＸＤＬを介して読み出される。書き込み動作及び読み出し動作は、半導体メモリ１のシーケンサ１５により制御される。
【0162】
図１６及び図１７に示すように、先ず、メモリコントローラ２は、書き込み動作を命ずるコマンドセット（アドレス及びデータを含む）ＰＣとして、例えば、データ入力コマンド“８０ｈ”、書き込み対象のアドレスＡＤ１、下位ページデータＬＤＡ、及び書き込み開始コマンド“１０ｈ”を順に半導体メモリ１に送信する（Ｓ１１及びＳ１３）。データ入力コマンド“８０ｈ”は、メモリコントローラ２が送信する下位ページデータＬＤＡを、ラッチ回路ＸＤＬを介してラッチ回路ＡＤＬに格納することを命ずる。書き込み開始コマンド“１０ｈ”は、ラッチ回路ＡＤＬに格納された下位ページデータＬＤＡを用いて、アドレスＡＤ１にて指定されたプレーンＰ０のブロックＢＬＫｎ内のページに対して書き込みを実行することを命ずる。
【0163】
データ入力コマンド“８０ｈ”に続いてアドレスＡＤ１を受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ１１において、アドレスＡＤ１に基づいて選択されたプレーンＰ０のトランジスタＴ３８ｏをターンオンさせて、プレーンＰ０のラッチ回路ＡＤＬの電源ノードＮＬＡに、低電源側の電圧、例えば電圧ＶＳＳの供給を開始する。これにより、電源ノードＮＬＡの電圧ＶＳＳＡは、電圧ＶＤＤから電圧ＶＳＳに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬは、電源オフ状態から電源オン状態に遷移する（Ｓ１２）。そして、下位ページデータＬＤＡをプレーンＰ０のラッチ回路ＡＤＬに一時的に格納する。
【0164】
続いて、書き込み開始コマンド“１０ｈ”を受け取ると、シーケンサ１５は、ラッチ回路ＡＤＬに格納された下位ページデータＬＤＡを用いてプログラム動作ＰＧを実行する（Ｓ１４）。すなわち、シーケンサ１５は、ラッチ回路ＡＤＬに格納された下位ページデータＬＤＡをプレーンＰ０のブロックＢＬＫｎ内のページに書き込む。
【0165】
次に、シーケンサ１５は、ブロックＢＬＫｎ内のページに書き込まれた下位ページデータＬＤＡに対して、プログラムベリファイ動作ＰＶを実行する（Ｓ１５）。すなわち、シーケンサ１５は、下位ページデータＬＤＡがブロックＢＬＫｎ内のページに正しく書き込まれたか否かを検証する。
【0166】
メモリコントローラ２は、リリースコマンドＲＬ１を半導体メモリ１に送信する（Ｓ１６）。リリースコマンドＲＬ１は、プレーンＰ０のラッチ回路ＡＤＬに下位ページデータＬＤＡを格納しておく必要性が無いことを、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。言い換えると、メモリコントローラ２にとってプレーンＰ０のラッチ回路ＡＤＬに下位ページデータＬＤＡを保持しておく必要性が無くなったときに、リリースコマンドＲＬ１が送信される。なお、メモリコントローラ２から半導体メモリ１へのリリースコマンドＲＬ１の送信は、プログラム動作ＰＧの実行中であっても良いし、プログラム動作ＰＧの終了後でプログラムベリファイ動作ＰＶの開始前、あるいはプログラムベリファイ動作ＰＶの実行中、あるいはプログラムベリファイ動作ＰＶの終了後であっても良い。
【0167】
プログラムベリファイ動作ＰＶによるベリファイにパスした場合、シーケンサ１５はプログラムベリファイ動作ＰＶを終了する、すなわち書き込み動作を終了する。
【0168】
シーケンサ１５は、時刻ｔ１３において、リリースコマンドＲＬ１を受信し、かつプログラムベリファイ動作ＰＶを終了したことに応じて、トランジスタＴ３８ｏをターンオフさせて、プレーンＰ０のラッチ回路ＡＤＬの電源ノードＮＬＡへの電圧ＶＳＳ供給を停止する。これにより、電源ノードＮＬＡの電圧ＶＳＳＡは、電圧ＶＳＳから電圧ＶＤＤに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬは、電源オン状態から電源オフ状態に遷移する（Ｓ１７）。この結果、ラッチ回路ＡＤＬに生じるリーク電流が低減される。
【0169】
また、メモリコントローラ２は、読み出し動作を命ずるコマンドセット（アドレスを含む）ＲＣ１として、例えば、読み出しセットアップコマンド“００ｈ”、読み出し対象のアドレスＡＤ２、及び読み出し開始コマンド“３０ｈ”を順に半導体メモリ１に送信する（Ｓ１８及びＳ２０）。読み出し開始コマンド“３０ｈ”は、アドレスＡＤ２にて指定されたプレーンＰ１のブロックＢＬＫｎ内のページに対して読み出しを開始することを命ずる。
【0170】
読み出しセットアップコマンド“００ｈ”に続いてアドレスＡＤ２を受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ１２において、アドレスＡＤ２に基づいて選択されたプレーンＰ１のトランジスタＴ５８ｏをターンオンさせて、プレーンＰ１のラッチ回路ＣＤＬの電源ノードＮＬＣに電圧ＶＳＳの供給を開始する。これにより、電源ノードＮＬＣの電圧ＶＳＳＣは、電圧ＶＤＤから電圧ＶＳＳに遷移する。これにより、プレーンＰ１のラッチ回路ＣＤＬは、電源オフ状態から電源オン状態に遷移する（Ｓ１９）。
【0171】
次に、読み出し開始コマンド“３０ｈ”を受け取ると、半導体メモリ１のシーケンサ１５は、プレーンＰ１のブロックＢＬＫｎ内のページに対して読み出し動作を実行する（Ｓ２１）。すなわち、シーケンサ１５は、プレーンＰ１のブロックＢＬＫｎ内のページから上位ページデータＵＤＡを読み出し、読み出した上位ページデータＵＤＡをラッチ回路ＣＤＬ及びＸＤＬに一時的に格納する。
【0172】
次に、メモリコントローラ２は、読み出し動作を命ずるコマンドセット（アドレスを含む）ＲＣ２として、例えば、読み出しセットアップコマンド“００ｈ”、読み出し対象のアドレスＡＤ３、及び読み出し開始コマンド“３０ｈ”を順に半導体メモリ１に送信する（Ｓ２２及びＳ２４）。読み出し開始コマンド“３０ｈ”は、アドレスＡＤ３にて指定されたプレーンＰ０のブロックＢＬＫｎ内のページに対して読み出しを開始することを命ずる。
【0173】
読み出しセットアップコマンド“００ｈ”に続いてアドレスＡＤ３を受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ１４において、アドレスＡＤ３に基づいて選択されたプレーンＰ０のトランジスタＴ３８ｏをターンオンさせて、プレーンＰ０のラッチ回路ＡＤＬの電源ノードＮＬＡに電圧ＶＳＳの供給を開始する。これにより、電源ノードＮＬＡの電圧ＶＳＳＡは、電圧ＶＤＤから電圧ＶＳＳに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬは、電源オフ状態から電源オン状態に遷移する（Ｓ２３）。
【0174】
次に、読み出し開始コマンド“３０ｈ”を受け取ると、半導体メモリ１のシーケンサ１５は、プレーンＰ０のブロックＢＬＫｎ内のページに対して読み出し動作を実行する（Ｓ２５）。すなわち、、シーケンサ１５は、プレーンＰ０のブロックＢＬＫｎ内のページから下位ページデータＬＤＡを読み出し、読み出した下位ページデータＬＤＡをラッチ回路ＡＤＬ及びＸＤＬに一時的に格納する。
【0175】
続いて、メモリコントローラ２は、キャッシュリードを命ずるコマンドＲＲＣ１として、例えば、キャッシュリードコマンド“３１ｈ”を半導体メモリ１に送信する（Ｓ２６）。キャッシュリードコマンド“３１ｈ”は、シーケンサ１５に、プレーンＰ０のラッチ回路ＸＤＬに格納されている下位ページデータＬＤＡを送信することを命ずる。
【0176】
キャッシュリードコマンド“３１ｈ”を受け取ると、半導体メモリ１のシーケンサ１５は、プレーンＰ０のラッチ回路ＸＤＬに格納されている下位ページデータＬＤＡをメモリコントローラ２に送信する（Ｓ２５ａ）。なお、半導体メモリ１からメモリコントローラ２に送信される下位ページデータＬＤＡの図示は省略する。以上により、読み出し動作を命ずるコマンドセットＲＣ２による読み出し動作を終了する。
【0177】
半導体メモリ１から下位ページデータＬＤＡを受け取ると、メモリコントローラ２は、リリースコマンドＲＬ２を半導体メモリ１に送信する（Ｓ２７）。リリースコマンドＲＬ２は、プレーンＰ０のラッチ回路ＡＤＬに下位ページデータＬＤＡを格納しておく必要性が無いことを、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。言い換えると、メモリコントローラ２にとってプレーンＰ０のラッチ回路ＡＤＬに下位ページデータＬＤＡを保持しておく必要性が無くなったときに、リリースコマンドＲＬ２が送信される。
【0178】
シーケンサ１５は、時刻ｔ１５において、リリースコマンドＲＬ２を受信し、かつコマンドセットＲＣ２による読み出し動作を終了したことに応じて、トランジスタＴ３８ｏをターンオフさせて、プレーンＰ０のラッチ回路ＡＤＬの電源ノードＮＬＡへの電圧ＶＳＳ供給を停止する。これにより、電源ノードＮＬＡの電圧ＶＳＳＡは、電圧ＶＳＳから電圧ＶＤＤに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬは、電源オン状態から電源オフ状態に遷移する（Ｓ２８）。この結果、ラッチ回路ＡＤＬに生じるリーク電流が低減される。
【0179】
また、メモリコントローラ２は、キャッシュリードを命ずるコマンドＲＲＣ２として、例えば、キャッシュリードコマンド“３１ｈ”を半導体メモリ１に送信する（Ｓ２９）。このキャッシュリードコマンド“３１ｈ”は、シーケンサ１５に、プレーンＰ１のラッチ回路ＸＤＬに格納されている上位ページデータＵＤＡを送信することを命ずる。
【0180】
半導体メモリ１からコマンドＲＲＣ２としてキャッシュリードコマンド“３１ｈ”を受け取ると、半導体メモリ１のシーケンサ１５は、プレーンＰ１のラッチ回路ＸＤＬに格納されている上位ページデータＵＤＡをメモリコントローラ２に送信する（Ｓ２１ａ）。なお、半導体メモリ１からメモリコントローラ２に送信される上位ページデータＵＤＡの図示は省略する。以上により、読み出し動作を命ずるコマンドセットＲＣ１による読み出し動作を終了する。
【0181】
半導体メモリ１から上位ページデータＵＤＡを受け取ると、メモリコントローラ２は、リリースコマンドＲＬ３を半導体メモリ１に送信する（Ｓ３０）。リリースコマンドＲＬ３は、プレーンＰ１のラッチ回路ＣＤＬに上位ページデータＵＤＡを格納しておく必要性が無いことを、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。言い換えると、メモリコントローラ２にとってプレーンＰ１のラッチ回路ＣＤＬに上位ページデータＵＤＡを保持しておく必要性が無くなったときに、リリースコマンドＲＬ３が送信される。
【0182】
シーケンサ１５は、時刻ｔ１６において、リリースコマンドＲＬ３を受信し、かつコマンドセットＲＣ１による読み出し動作を終了したことに応じて、トランジスタＴ５８ｏをターンオフさせて、プレーンＰ１のラッチ回路ＣＤＬの電源ノードＮＬＣへの電圧ＶＳＳ供給を停止する。これにより、電源ノードＮＬＣの電圧ＶＳＳＣは、電圧ＶＳＳから電圧ＶＤＤに遷移する。これにより、プレーンＰ１のラッチ回路ＣＤＬは、電源オン状態から電源オフ状態に遷移する（Ｓ３１）。この結果、ラッチ回路ＣＤＬに生じるリーク電流が低減される。
【0183】
なお、上述した第１実施形態では、書き込み動作においてリリースコマンドを受信し、かつプログラムベリファイ動作ＰＶが終了した場合に、ラッチ回路を電源オフ状態に設定した。しかし、リリースコマンドを受信し、かつプログラムベリファイ動作ＰＶが終了しても、ラッチ回路にデータを格納しておく必要性がある場合には、ラッチ回路は電源オン状態のまま維持される。この場合、その後にラッチ回路にデータを格納しておく必要性が無くなったときに、ラッチ回路が電源オフ状態に設定される。
【0184】
読み出し動作においても同様である。第１実施形態では、読み出し動作においてリリースコマンドを受信し、かつ読み出し動作ＲＤが終了した場合に、ラッチ回路を電源オフ状態に設定した。しかし、リリースコマンドを受信し、かつ読み出し動作ＲＤが終了しても、ラッチ回路にデータを格納しておく必要性がある場合には、ラッチ回路は電源オン状態のまま維持される。この場合、その後にラッチ回路にデータを格納しておく必要性が無くなったときに、ラッチ回路が電源オフ状態に設定される。
【0185】
１．３ 第１実施形態の効果
第１実施形態によれば、半導体メモリにおけるラッチ回路のリーク電流を低減できるメモリシステムを提供することができる。
第１実施形態によれば、半導体メモリにおけるラッチ回路のリーク電流を低減できるメモリシステムを提供することができる。
【0186】
本願に関する半導体メモリにおける課題には以下のようなものがある。
【0187】
半導体メモリに対する低電圧化、動作の高速化、及び記憶容量の大容量化などの要求により、ラッチ回路のトランジスタに生じるリーク電流が増加している。また、車載などの使用範囲の拡大により、半導体メモリにはリーク電流の発生が多くなる高温動作が求められている。さらに、プレーン数の増加やメモリセルトランジスタの多値化によりラッチ回路数が増大し、データを記憶しておく必要性が無いにも関わらず、データ保持状態（即ち、電源オン状態）に設定されたままとなるラッチ回路が増加している。このため、ラッチ回路によって生じるリーク電流は、ますます増加する傾向にある。
【0188】
第１実施形態では、メモリコントローラ２から半導体メモリ１にリリースコマンドを送信する。リリースコマンドは、データを格納しておく必要性が無いラッチ回路を、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。半導体メモリ１のシーケンサ１５は、メモリコントローラ２からリリースコマンドを受信することにより、データを格納しておく必要性が無いラッチ回路を知ることができる。
【0189】
シーケンサ１５は、プレーン毎にあるいは複数のラッチ回路を含むグループ毎に、リリースコマンドに基づいて、データを格納しておく必要性が無いラッチ回路への電源電圧の供給を停止することにより、ラッチ回路に生じるリーク電流を低減することができる。
【0190】
また、第１実施形態では、メモリセルトランジスタが３ビットデータを記憶可能なＴＬＣに対応する場合を説明したが、さらにメモリセルトランジスタが多値化され、それらに伴ってラッチ回路が増加した場合でも、増加したラッチ回路に対応するリリースコマンドを用意すれば、本実施形態を適用することができる。すなわち、ＱＬＣ等のさらなる多値化に対応するメモリセルトランジスタが用いられた場合でも、メモリコントローラ２から送信されるリリースコマンドに基づいてラッチ回路への電圧供給を制御することにより、ラッチ回路に生じるリーク電流を低減することが可能である。
【0191】
なお、半導体メモリ１は、リリースコマンドによりデータを格納しておく必要性が無いラッチ回路を知ることができるが、リリースコマンドを受信した場合でも、上述したプログラムベリファイ動作時以外で、半導体メモリ１がラッチ回路にデータを格納しておく必要性がある場合には、ラッチ回路への電圧供給を停止させず、その後にラッチ回路にデータを格納しておく必要性がなくなった後に、ラッチ回路への電圧供給を停止させるように制御すれば良い。
【0192】
また、第１実施形態では、メモリコントローラ２がリリースコマンドを送信する動作を説明したが、メモリコントローラ２がリリースコマンドを送信する動作と、リリースコマンドを送信しない動作と、リリースコマンドの送信を一定時間遅らせる動作とを有し、メモリコントローラ２がこれらの動作から１つの動作を選択するようにしても良い。
【0193】
２．第２実施形態
第１実施形態では、ラッチ回路に電圧ＶＳＳを供給するか、あるいはラッチ回路への電電圧ＶＳＳの供給を停止するかのいずれかの状態（即ち、電源オンオフモード）に制御したが、第２実施形態では、電源オンオフモードに加えてラッチ回路を低リークモードに制御する。低リークモードは、ラッチ回路に生じるリーク電流を抑制するモードである。以下に、第２実施形態のメモリシステムについて説明する。第２実施形態では主に第１実施形態と異なる点について説明する。
第１実施形態では、ラッチ回路に電圧ＶＳＳを供給するか、あるいはラッチ回路への電電圧ＶＳＳの供給を停止するかのいずれかの状態（即ち、電源オンオフモード）に制御したが、第２実施形態では、電源オンオフモードに加えてラッチ回路を低リークモードに制御する。低リークモードは、ラッチ回路に生じるリーク電流を抑制するモードである。以下に、第２実施形態のメモリシステムについて説明する。第２実施形態では主に第１実施形態と異なる点について説明する。
【0194】
【0195】
以下に、第２実施形態におけるセンスアンプ１２のセンスユニットＳＡＵｍ内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬの詳細な回路構成について説明する。図１８、図１９及び図２０は、第２実施形態におけるラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの回路図である。
【0196】
図１８に示すように、ラッチ回路ＡＤＬの電源ノードＮＬＡと電圧ＶＳＳノードとの間にトランジスタＴ３８ｏが接続される。トランジスタＴ３８ｏのゲートには、信号ＰＯＮＡが入力される。信号ＰＯＮＡはシーケンサ１５により制御される。
【0197】
ラッチ回路ＡＤＬの電源ノードＮＬＡと電圧ＶＳＳノードとの間に、抵抗素子ＲａとトランジスタＴ３８ｓが直列に接続される。トランジスタＴ３８ｓは、例えば、ｎチャネルＭＯＳ電界効果トランジスタを含む。トランジスタＴ３８ｓのゲートには、信号ＰＯＳＡが入力される。信号ＰＯＳＡはシーケンサ１５により制御される。
【0198】
図１９に示すように、ラッチ回路ＢＤＬの電源ノードＮＬＢと電圧ＶＳＳノードとの間にトランジスタＴ４８ｏが接続される。トランジスタＴ４８ｏのゲートには、信号ＰＯＮＢが入力される。信号ＰＯＮＢはシーケンサ１５により制御される。
【0199】
ラッチ回路ＢＤＬの電源ノードＮＬＢと電圧ＶＳＳノードとの間に、抵抗素子ＲｂとトランジスタＴ４８ｓが直列に接続される。トランジスタＴ４８ｓは、例えば、ｎチャネルＭＯＳ電界効果トランジスタを含む。トランジスタＴ４８ｓのゲートには、信号ＰＯＳＢが入力される。信号ＰＯＳＢはシーケンサ１５により制御される。
【0200】
さらに、図２０に示すように、ラッチ回路ＣＤＬの電源ノードＮＬＣと電圧ＶＳＳノードとの間にトランジスタＴ５８ｏが接続される。トランジスタＴ５８ｏのゲートには、信号ＰＯＮＣが入力される。信号ＰＯＮＣはシーケンサ１５により制御される。
【0201】
ラッチ回路ＣＤＬの電源ノードＮＬＣと電圧ＶＳＳノードとの間に、抵抗素子ＲｃとトランジスタＴ５８ｓが直列に接続される。トランジスタＴ５８ｓは、例えば、ｎチャネルＭＯＳ電界効果トランジスタを含む。トランジスタＴ５８ｓのゲートには、信号ＰＯＳＣが入力される。信号ＰＯＳＣはシーケンサ１５により制御される。
【0202】
【0203】
次に、第２実施形態で用いる、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬにおける電源オンオフモード及び低リークモードについて説明する。図２１は、電源オンオフモード及び低リークモードにおける信号ＰＯＮＡ、ＰＯＮＢ、ＰＯＮＣ、ＰＯＳＡ、ＰＯＳＢ及びＰＯＳＣ、並びに電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣのタイミングチャートである。電源オンオフモードは、電源オフ状態と電源オン状態を含む。低リークモードは電源セーブ状態を含む。シーケンサ１５は、信号ＰＯＮＡ、ＰＯＮＢ、ＰＯＮＣ、ＰＯＳＡ、ＰＯＳＢ及びＰＯＳＣにより、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬにおける電源ノードＮＬＡ、ＮＬＢ及びＮＬＣのそれぞれの電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣを制御する。
【0204】
図２１に示すように、信号ＰＯＮＡ及びＰＯＳＡが共に“Ｌ”レベルのとき、ラッチ回路ＡＤＬの電源ノードＮＬＡへの電圧ＶＳＳの供給が停止され、電圧ＶＳＳＡは電圧ＶＤＤになる。これにより、ラッチ回路ＡＤＬが電源オフ状態に設定される。この場合、ラッチ回路ＡＤＬに記憶されていたデータは破壊される。電源オフ状態では、ラッチ回路ＡＤＬに生じるリーク電流が低減される。
【0205】
信号ＰＯＮＢ及びＰＯＳＢが共に“Ｌ”レベルのとき、ラッチ回路ＡＤＬと同様に、ラッチ回路ＢＤＬが電源オフ状態に設定される。この場合、ラッチ回路ＢＤＬに記憶されていたデータは破壊されるが、ラッチ回路ＢＤＬに生じるリーク電流が低減される。
【0206】
信号ＰＯＮＣ及びＰＯＳＣが共に“Ｌ”レベルのとき、ラッチ回路ＡＤＬと同様に、ラッチ回路ＣＤＬが電源オフ状態に設定される。この場合、ラッチ回路ＣＤＬに記憶されていたデータは破壊されるが、ラッチ回路ＣＤＬに生じるリーク電流が低減される。
【0207】
また、信号ＰＯＮＡが“Ｈ”レベルで信号ＰＯＳＡが“Ｌ”レベルのとき、ラッチ回路ＡＤＬの電源ノードＮＬＡに電圧ＶＳＳが供給され、電源ノードＮＬＡの電圧ＶＳＳＡは電圧ＶＳＳになる。これにより、ラッチ回路ＡＤＬが電源オン状態に設定される。この場合、ラッチ回路ＡＤＬに対するデータの入力及び出力が可能であり、ラッチ回路に記憶されているデータはそのまま保持される。しかし、電源オン状態では、ラッチ回路ＡＤＬに生じるリーク電流は大きい。
【0208】
信号ＰＯＮＢが“Ｈ”レベルで信号ＰＯＳＢが“Ｌ”レベルのとき、ラッチ回路ＡＤＬ同様に、ラッチ回路ＢＤＬが電源オン状態に設定される。この場合、ラッチ回路ＢＤＬに対するデータの入力及び出力が可能であり、ラッチ回路に記憶されているデータはそのまま保持されるが、ラッチ回路ＢＤＬに生じるリーク電流は大きい。
【0209】
信号ＰＯＮＣが“Ｈ”レベルで信号ＰＯＳＣが“Ｌ”レベルのとき、ラッチ回路ＡＤＬ同様に、ラッチ回路ＣＤＬが電源オン状態に設定される。この場合、ラッチ回路ＣＤＬに対するデータの入力及び出力が可能であり、ラッチ回路に記憶されているデータはそのまま保持されるが、ラッチ回路ＣＤＬに生じるリーク電流は大きい。
【0210】
また、信号ＰＯＮＡが“Ｌ”レベルで信号ＰＯＳＡが“Ｈ”レベルのとき、ラッチ回路ＡＤＬの電源ノードＮＬＡに電圧ＶＳＡ（例えば、０.２Ｖ）が供給され、電源ノードＮＬＡの電圧ＶＳＳＡは電圧ＶＳＡになる。電圧ＶＳＡは、電圧ＶＤＤより低く、電圧ＶＳＳより高い電圧である。特許文献２に開示されているように、この電圧ＶＳＡは、リーク電流と抵抗素子で決定され、リーク電流の多いトランジスタまたは動作条件では、より高い電圧となる。より高い電圧となれば、基板バイアス効果により、リーク電流がより削減される。したがって、電圧ＶＳＡは、リーク電流が十分削減される程度の電圧に自動的に調整されることとなる。
これにより、ラッチ回路ＡＤＬが電源セーブ状態に設定される。この場合、ラッチ回路ＡＤＬに記憶されているデータはそのまま保持される。しかし、ラッチ回路ＡＤＬに対するデータの入力及び出力が不可である。電源セーブ状態では、ラッチ回路ＡＤＬに生じるリーク電流は低減される。電源セーブ状態におけるリーク電流を電源オン状態及び電源オフ状態と比較すると、リーク電流は電源オン状態より小さく、電源オフ状態より大きい。
これにより、ラッチ回路ＡＤＬが電源セーブ状態に設定される。この場合、ラッチ回路ＡＤＬに記憶されているデータはそのまま保持される。しかし、ラッチ回路ＡＤＬに対するデータの入力及び出力が不可である。電源セーブ状態では、ラッチ回路ＡＤＬに生じるリーク電流は低減される。電源セーブ状態におけるリーク電流を電源オン状態及び電源オフ状態と比較すると、リーク電流は電源オン状態より小さく、電源オフ状態より大きい。
【0211】
信号ＰＯＮＢが“Ｌ”レベルで信号ＰＯＳＢが“Ｈ”レベルのとき、ラッチ回路ＡＤＬと同様に、ラッチ回路ＢＤＬが電源セーブ状態に設定される。この場合、ラッチ回路ＢＤＬに記憶されているデータはそのまま保持されるが、ラッチ回路ＢＤＬに対するデータの入力及び出力が不可である。ラッチ回路ＢＤＬに生じるリーク電流は低減される。
【0212】
信号ＰＯＮＣが“Ｌ”レベルで信号ＰＯＳＣが“Ｈ”レベルのとき、ラッチ回路ＡＤＬと同様に、ラッチ回路ＣＤＬが電源セーブ状態に設定される。この場合、ラッチ回路ＣＤＬに記憶されているデータはそのまま保持されるが、ラッチ回路ＣＤＬに対するデータの入力及び出力が不可である。ラッチ回路ＣＤＬに生じるリーク電流は低減される。
【0213】
２．２ 第２実施形態の動作
第２実施形態のメモリシステムの動作について説明する。第２実施形態では、メモリコントローラ２から送信される情報に基づいて、半導体メモリ１のシーケンサ１５が、プレーン毎に、あるいは所定のラッチ回路を含むグループ毎に、センスアンプ１２内のラッチ回路への電圧ＶＳＳの供給、あるいは電圧ＶＳＳの供給の停止、及び電圧ＶＳＡの供給を制御する。ここでは、第１実施形態と同様に、メモリコントローラ２から半導体メモリ１に送信され、ラッチ回路にデータを記憶しておく必要性が無いことを、メモリコントローラ２が半導体メモリ１に知らせる情報を、リリースコマンドＲＬと称する。また、メモリコントローラ２から半導体メモリ１に送信され、ラッチ回路に記憶されたデータをある期間使用しないことを、メモリコントローラ２が半導体メモリ１に知らせる情報を、セーブコマンドＳＶと称する。
第２実施形態のメモリシステムの動作について説明する。第２実施形態では、メモリコントローラ２から送信される情報に基づいて、半導体メモリ１のシーケンサ１５が、プレーン毎に、あるいは所定のラッチ回路を含むグループ毎に、センスアンプ１２内のラッチ回路への電圧ＶＳＳの供給、あるいは電圧ＶＳＳの供給の停止、及び電圧ＶＳＡの供給を制御する。ここでは、第１実施形態と同様に、メモリコントローラ２から半導体メモリ１に送信され、ラッチ回路にデータを記憶しておく必要性が無いことを、メモリコントローラ２が半導体メモリ１に知らせる情報を、リリースコマンドＲＬと称する。また、メモリコントローラ２から半導体メモリ１に送信され、ラッチ回路に記憶されたデータをある期間使用しないことを、メモリコントローラ２が半導体メモリ１に知らせる情報を、セーブコマンドＳＶと称する。
【0214】
先ず、第２実施形態のメモリシステムの動作の概要について説明する。図２２は、第２実施形態のメモリシステムの動作の概要を示す図である。
【0215】
メモリコントローラ２から送信されたリリースコマンドＲＬ及びセーブコマンドＳＶに基づいて、シーケンサ１５は、プレーン毎に、すなわちプレーンＰ０～Ｐ３の各々毎に電源オンオフモード及び低リークモードを制御する。または、シーケンサ１５は、所定のラッチ回路を含むグループ毎に、例えば、複数のラッチ回路ＡＤＬを含むグループ、複数のラッチ回路ＢＤＬを含むグループ、及び複数のラッチ回路ＣＤＬを含むグループの各々のグループ毎に、電源オンオフモード及び低リークモードを制御する。ここでは、プレーン毎に、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬにおける電源オンオフモード及び低リークモードを制御する例を述べる。
【0216】
プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬは、それらラッチ回路の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する、あるいは電源ノードへの電圧ＶＳＳの供給を遮断するためのトランジスタＴ０ｏをそれぞれ有する。トランジスタＴ０ｏは、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間に接続される。トランジスタＴ０ｏは、図１８～図２０に示したトランジスタＴ３８ｏ、Ｔ４８ｏ及びＴ５８ｏにそれぞれ相当する。
【0217】
プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、さらにそれらラッチ回路の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＡを供給する、あるいは電源ノードへの電圧ＶＳＡの供給を遮断するためのトランジスタＴ０ｓ及び抵抗素子Ｒ０をそれぞれ有する。トランジスタＴ０ｓ及び抵抗素子Ｒ０は、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間に直列に接続される。トランジスタＴ０ｓは、図１８～図２０に示したトランジスタＴ３８ｓ、Ｔ４８ｓ及びＴ５８ｓにそれぞれ相当する。抵抗素子Ｒ０は、図１８～図２０に示した抵抗素子Ｒａ、Ｒｂ及びＲｃにそれぞれ相当する。
【0218】
トランジスタＴ０ｏは、メモリコントローラ２から送信されたリリースコマンドＲＬに基づく制御信号ＰＯＮ０によって、接続状態と遮断状態との間を遷移する。トランジスタＴ０ｏが接続状態に設定されると、トランジスタＴ０ｏはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を接続する。そして、トランジスタＴ０ｏは、プレーンＰ０内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する。これにより、プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オン状態に設定される。
【0219】
一方、トランジスタＴ０ｏが遮断状態に設定されると、トランジスタＴ０ｏはラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を遮断する。そして、トランジスタＴ０ｏは、プレーンＰ０内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を停止する。これにより、プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態に設定される。
【0220】
トランジスタＴ０ｓは、メモリコントローラ２から送信されたセーブコマンドＳＶに基づく制御信号ＰＯＳ０によって、接続状態と遮断状態との間を遷移する。トランジスタＴ０ｓが接続状態に設定されると、トランジスタＴ０ｓはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を接続する。そして、トランジスタＴ０ｓは、プレーンＰ０内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＡを供給する。これにより、プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源セーブ状態に設定される。
【0221】
一方、トランジスタＴ０ｓが遮断状態に設定されると、トランジスタＴ０ｓはラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を遮断する。そして、トランジスタＴ０ｓは、プレーンＰ０内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＡの供給を停止する。これにより、プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態に設定される。
【0222】
プレーンＰ１内のラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬは、それらラッチ回路の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する、あるいは電源ノードへの電圧ＶＳＳの供給を遮断するためのトランジスタＴ１ｏをそれぞれ有する。トランジスタＴ１ｏは、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間に接続される。トランジスタＴ１ｏは、図１８～図２０に示したトランジスタＴ３８ｏ、Ｔ４８ｏ及びＴ５８ｏにそれぞれ相当する。
【0223】
プレーンＰ１内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、さらにそれらラッチ回路の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＡを供給する、あるいは電源ノードへの電圧ＶＳＡの供給を遮断するためのトランジスタＴ１ｓ及び抵抗素子Ｒ１をそれぞれ有する。トランジスタＴ１ｓ及び抵抗素子Ｒ１は、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間に直列に接続される。トランジスタＴ１ｓは、図１８～図２０に示したトランジスタＴ３８ｓ、Ｔ４８ｓ及びＴ５８ｓにそれぞれ相当する。抵抗素子Ｒ１は、図１８～図２０に示した抵抗素子Ｒａ、Ｒｂ及びＲｃにそれぞれ相当する。
【0224】
トランジスタＴ１ｏは、メモリコントローラ２から送信されたリリースコマンドＲＬに基づく制御信号ＰＯＮ１によって、接続状態と遮断状態との間を遷移する。トランジスタＴ１ｏが接続状態に設定されると、トランジスタＴ１ｏはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を接続する。そして、トランジスタＴ１ｏは、プレーンＰ１内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する。これにより、プレーンＰ１内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オン状態に設定される。
【0225】
一方、トランジスタＴ１ｏが遮断状態に設定されると、トランジスタＴ１ｏはラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を遮断する。そして、トランジスタＴ１ｏは、プレーンＰ１内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を停止する。これにより、プレーンＰ１内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態に設定される。
【0226】
トランジスタＴ１ｓは、メモリコントローラ２から送信されたセーブコマンドＳＶに基づく制御信号ＰＯＳ１によって、接続状態と遮断状態との間を遷移する。トランジスタＴ１ｓが接続状態に設定されると、トランジスタＴ１ｓはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を接続する。そして、トランジスタＴ１ｓは、プレーンＰ１内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＡを供給する。これにより、プレーンＰ１内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源セーブ状態に設定される。
【0227】
一方、トランジスタＴ１ｓが遮断状態に設定されると、トランジスタＴ１ｓはラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を遮断する。そして、トランジスタＴ１ｓは、プレーンＰ１内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＡの供給を停止する。これにより、プレーンＰ１内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態に設定される。
【0228】
プレーンＰ２内のラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬは、それらラッチ回路の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する、あるいは電源ノードへの電圧ＶＳＳの供給を遮断するためのトランジスタＴ２ｏをそれぞれ有する。トランジスタＴ２ｏは、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間に接続される。トランジスタＴ２ｏは、図１８～図２０に示したトランジスタＴ３８ｏ、Ｔ４８ｏ及びＴ５８ｏにそれぞれ相当する。
【0229】
プレーンＰ２内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、さらにそれらラッチ回路の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＡを供給する、あるいは電源ノードへの電圧ＶＳＡの供給を遮断するためのトランジスタＴ２ｓ及び抵抗素子Ｒ２をそれぞれ有する。トランジスタＴ２ｓ及び抵抗素子Ｒ２は、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間に直列に接続される。トランジスタＴ２ｓは、図１８～図２０に示したトランジスタＴ３８ｓ、Ｔ４８ｓ及びＴ５８ｓにそれぞれ相当する。抵抗素子Ｒ２は、図１８～図２０に示した抵抗素子Ｒａ、Ｒｂ及びＲｃにそれぞれ相当する。
【0230】
トランジスタＴ２ｏは、メモリコントローラ２から送信されたリリースコマンドＲＬに基づく制御信号ＰＯＮ２によって、接続状態と遮断状態との間を遷移する。トランジスタＴ２ｏが接続状態に設定されると、トランジスタＴ２ｏはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を接続する。そして、トランジスタＴ２ｏは、プレーンＰ２内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する。これにより、プレーンＰ２内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オン状態に設定される。
【0231】
一方、トランジスタＴ２ｏが遮断状態に設定されると、トランジスタＴ２ｏはラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を遮断する。そして、トランジスタＴ２ｏは、プレーンＰ２内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を停止する。これにより、プレーンＰ２内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態に設定される。
【0232】
トランジスタＴ２ｓは、メモリコントローラ２から送信されたセーブコマンドＳＶに基づく制御信号ＰＯＳ２によって、接続状態と遮断状態との間を遷移する。トランジスタＴ２ｓが接続状態に設定されると、トランジスタＴ２ｓはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を接続する。そして、トランジスタＴ２ｓは、プレーンＰ２内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＡを供給する。これにより、プレーンＰ２内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源セーブ状態に設定される。
【0233】
一方、トランジスタＴ２ｓが遮断状態に設定されると、トランジスタＴ２ｓはラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を遮断する。そして、トランジスタＴ２ｓは、プレーンＰ２内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＡの供給を停止する。これにより、プレーンＰ２内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態に設定される。
【0234】
プレーンＰ３内のラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬは、それらラッチ回路の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する、あるいは電源ノードへの電圧ＶＳＳの供給を遮断するためのトランジスタＴ３ｏをそれぞれ有する。トランジスタＴ３ｏは、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間に接続される。トランジスタＴ３ｏは、図１８～図２０に示したトランジスタＴ３８ｏ、Ｔ４８ｏ及びＴ５８ｏにそれぞれ相当する。
【0235】
プレーンＰ３内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、さらにそれらラッチ回路の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＡを供給する、あるいは電源ノードへの電圧ＶＳＡの供給を遮断するためのトランジスタＴ３ｓ及び抵抗素子Ｒ３をそれぞれ有する。トランジスタＴ３ｓ及び抵抗素子Ｒ３は、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間に直列に接続される。トランジスタＴ３ｓは、図１８～図２０に示したトランジスタＴ３８ｓ、Ｔ４８ｓ及びＴ５８ｓにそれぞれ相当する。抵抗素子Ｒ３は、図１８～図２０に示した抵抗素子Ｒａ、Ｒｂ及びＲｃにそれぞれ相当する。
【0236】
トランジスタＴ３ｏは、メモリコントローラ２から送信されたリリースコマンドＲＬに基づく制御信号ＰＯＮ３によって、接続状態と遮断状態との間を遷移する。トランジスタＴ３ｏが接続状態に設定されると、トランジスタＴ３ｏはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を接続する。そして、トランジスタＴ３ｏは、プレーンＰ３内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＳを供給する。これにより、プレーンＰ３内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オン状態に設定される。
【0237】
一方、トランジスタＴ３ｏが遮断状態に設定されると、トランジスタＴ３ｏはラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を遮断する。そして、トランジスタＴ３ｏは、プレーンＰ３内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を停止する。これにより、プレーンＰ３内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態に設定される。
【0238】
トランジスタＴ３ｓは、メモリコントローラ２から送信されたセーブコマンドＳＶに基づく制御信号ＰＯＳ３によって、接続状態と遮断状態との間を遷移する。トランジスタＴ３ｓが接続状態に設定されると、トランジスタＴ３ｓはラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を接続する。そして、トランジスタＴ３ｓは、プレーンＰ３内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに電圧ＶＳＡを供給する。これにより、プレーンＰ３内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源セーブ状態に設定される。
【0239】
一方、トランジスタＴ３ｓが遮断状態に設定されると、トランジスタＴ３ｓはラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣと、電圧ＶＳＳノードとの間を遮断する。そして、トランジスタＴ３ｓは、プレーンＰ３内のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＡの供給を停止する。これにより、プレーンＰ３内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態に設定される。
【0240】
図２２に示す構成において、例えば、メモリコントローラ２は、リリースコマンドＲＬを半導体メモリ１に送信する。リリースコマンドＲＬは、メモリコントローラ２が半導体メモリ１のラッチ回路にデータを記憶しておく必要性が無いと知ったときに送信される。リリースコマンドＲＬは、プレーンＰ０～Ｐ３の中から、電圧ＶＳＳの供給を停止する対象であるプレーン及びラッチ回路を指定する情報を含む。
【0241】
リリースコマンドＲＬを受信すると、半導体メモリ１のシーケンサ１５は、リリースコマンドＲＬによって指定されたプレーンのセンスアンプ１２が含むラッチ回路に対して電圧ＶＳＳの供給を停止する。
【0242】
具体的には、リリースコマンドＲＬによってプレーンＰ０が指定された場合、シーケンサ１５は、プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに接続されたトランジスタＴ０ｏのゲートに送信する制御信号ＰＯＮ０をネゲートし、トランジスタＴ０ｏをオフ状態に設定する。また、トランジスタＴ０ｓのゲートに送信する制御信号ＰＯＳ０をネゲートし、トランジスタＴ０ｓをオフ状態に設定する。これにより、プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに対する電圧ＶＳＳの供給が遮断され、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬはデータの保持動作を停止する。この結果、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに生じるリーク電流が低減される。
【0243】
同様に、リリースコマンドＲＬによってプレーンＰ１、Ｐ２及びＰ３がそれぞれ指定された場合、シーケンサ１５は、トランジスタＴ１ｏ、Ｔ２ｏ及びＴ３ｏの各々のゲートに送信する制御信号ＰＯＮ１、ＰＯＮ２及びＰＯＮ３をそれぞれネゲートし、トランジスタＴ１ｏ、Ｔ２ｏ及びＴ３ｏをそれぞれオフ状態に設定する。また、トランジスタＴ１ｓ、Ｔ２ｓ及びＴ３ｓの各々のゲートに送信する制御信号ＰＯＳ１、ＰＯＳ２及びＰＯＳ３をそれぞれネゲートし、トランジスタＴ１ｓ、Ｔ２ｓ及びＴ３ｓをそれぞれオフ状態に設定する。これにより、プレーンＰ１、Ｐ２及びＰ３のそれぞれのラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに対する電圧ＶＳＳの供給が遮断され、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬはデータの保持動作を停止する。この結果、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに生じるリーク電流が低減される。
【0244】
また、例えば、メモリコントローラ２は、セーブコマンドＳＶを半導体メモリ１に送信する。セーブコマンドＳＶは、メモリコントローラ２が半導体メモリ１のラッチ回路に記憶されたデータをある期間使用することは無いと知ったときに送信される。セーブコマンドＳＶは、プレーンＰ０～Ｐ３の中から、電圧ＶＳＳの供給を遮断して電圧ＶＳＡを供給する対象であるプレーン及びラッチ回路を指定する情報を含む。
【0245】
セーブコマンドＳＶを受信すると、半導体メモリ１のシーケンサ１５は、セーブコマンドＳＶによって指定されたプレーンのセンスアンプ１２が含むラッチ回路に対して、電圧ＶＳＳの供給を遮断して電圧ＶＳＡを供給する。
【0246】
具体的には、セーブコマンドＳＶによってプレーンＰ０が指定された場合、シーケンサ１５は、プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに接続されたトランジスタＴ０ｓのゲートに送信する制御信号ＰＯＳ０をアサートし、トランジスタＴ０ｓをオン状態に設定する。一方、トランジスタＴ０ｏのゲートに送信する制御信号ＰＯＮ０をネゲートし、トランジスタＴ０ｏをオフ状態に設定する。これにより、プレーンＰ０内のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに対して電圧ＶＳＳの供給が遮断され、代わりに電圧ＶＳＡが供給される。これにより、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに対するデータの入出力、言い換えると、書き込み及び読み出しが不可な状態となるが、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬが記憶しているデータは保持される。この結果、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに生じるリーク電流が低減される。
【0247】
同様に、セーブコマンドＳＶによってプレーンＰ１、Ｐ２及びＰ３がそれぞれ指定された場合、シーケンサ１５は、トランジスタＴ１ｓ、Ｔ２ｓ及びＴ３ｓの各々のゲートに送信する制御信号ＰＯＳ１、ＰＯＳ２及びＰＯＳ３をそれぞれアサートし、トランジスタＴ１ｓ、Ｔ２ｓ及びＴ３ｓをそれぞれオン状態に設定する。一方、トランジスタＴ１ｏ、Ｔ２ｏ及びＴ３ｏの各々のゲートに送信する制御信号ＰＯＮ１、ＰＯＮ２及びＰＯＮ３をそれぞれネゲートし、トランジスタＴ１ｏ、Ｔ２ｏ及びＴ３ｏをそれぞれオフ状態に設定する。これにより、プレーンＰ１、Ｐ２及びＰ３のそれぞれのラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに対する電圧ＶＳＳの供給が遮断され、代わりに電圧ＶＳＡが供給される。ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに対するデータの入出力が不可な状態となるが、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬが記憶しているデータは保持される。この結果、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに生じるリーク電流が低減される。
【0248】
２．２．１ 第１例
次に、書き込み動作及び読み出し動作において、上述した電源オンオフモード及び低リークモードを適用した第１例について説明する。第１例では、プレーン毎に、プレーン内のラッチ回路に対する電圧ＶＳＳの供給、電圧ＶＳＳの供給の停止、及び電圧ＶＳＡの供給が制御される。
次に、書き込み動作及び読み出し動作において、上述した電源オンオフモード及び低リークモードを適用した第１例について説明する。第１例では、プレーン毎に、プレーン内のラッチ回路に対する電圧ＶＳＳの供給、電圧ＶＳＳの供給の停止、及び電圧ＶＳＡの供給が制御される。
【0249】
図２３は、第２実施形態のメモリシステムにおける書き込み動作及び読み出し動作の第１例を示すフローチャートである。図２３は、書き込み動作及び読み出し動作の第１例におけるコマンドの送信及び動作を示す。図２４は、図２３に示す書き込み動作及び読み出し動作の第１例のタイミングチャートである。
【0250】
第１例では、先に書き込み動作が実行され、続いて２つ読み出し動作が実行される。ここでは、書き込み動作により書き込みデータＷＤＡがプレーンＰ０のブロックＢＬＫｎ内のページに書き込まれ、その後、第１読み出し動作によりプレーンＰ１のブロックＢＬＫｎ内のページから読み出しデータＲＤＡ１が読み出され、続いて第２読み出し動作によりプレーンＰ１のブロックＢＬＫｎ内のページから読み出しデータＲＤＡ２が読み出される場合を示す。半導体メモリ１における書き込み動作及び読み出し動作は、半導体メモリ１のシーケンサ１５により制御される。
【0251】
図２３及び図２４に示すように、先ず、メモリコントローラ２は、書き込み動作を命ずるコマンドセット（アドレス及びデータを含む）ＰＣとして、例えば、データ入力コマンド“８０ｈ”、書き込み対象のアドレスＡＤ１、書き込みデータＷＤＡ、及び書き込み開始コマンド“１０ｈ”を順に半導体メモリ１に送信する（Ｓ３１及びＳ３３）。データ入力コマンド“８０ｈ”は、メモリコントローラ２が送信する書き込みデータＷＤＡを、ラッチ回路ＸＤＬを介してラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに格納することを命ずる。書き込み開始コマンド“１０ｈ”は、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに格納された書き込みデータＷＤＡを用いて、アドレスにて指定されたプレーンＰ０のブロックＢＬＫｎ内のページに対して書き込みを開始することを命ずる。
【0252】
データ入力コマンド“８０ｈ”に続いてアドレスＡＤ１を受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ２１において、アドレスＡＤ１に基づいて選択されたプレーンＰ０のトランジスタＴ０ｏをターンオンさせて、プレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣに、低電源側の電圧、例えば電圧ＶＳＳの供給を開始する。これにより、電源ノードＮＬＡ、ＮＬＢ及びＮＬＣのそれぞれの電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣは、電圧ＶＤＤから電圧ＶＳＳに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態（即ち、データ非保持状態）から電源オン状態（即ち、データ保持状態）に遷移する（Ｓ３２）。そして、書き込みデータＷＤＡをプレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに一時的に格納する。
【0253】
続いて、書き込み開始コマンド“１０ｈ”を受け取ると、シーケンサ１５は、プレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに格納された書き込みデータＷＤＡを用いてプログラム動作ＰＧを実行する（Ｓ３４）。すなわち、シーケンサ１５は、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに格納された書き込みデータＷＤＡをプレーンＰ０のブロックＢＬＫｎ内のページに書き込む。
【0254】
次に、シーケンサ１５は、ブロックＢＬＫｎ内のページに書き込まれた書き込みデータＷＤＡに対して、プログラムベリファイ動作ＰＶを実行する（Ｓ３５）。すなわち、シーケンサ１５は、書き込みデータＷＤＡがブロックＢＬＫｎ内のページに正しく書き込まれたか否かを検証する。
【0255】
メモリコントローラ２は、リリースコマンドＲＬ１を半導体メモリ１に送信する（Ｓ３６）。リリースコマンドＲＬ１は、プレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに書き込みデータＷＤＡを格納しておく必要性が無いことを、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。なお、メモリコントローラ２から半導体メモリ１へのリリースコマンドＲＬ１の送信は、プログラム動作ＰＧの実行中であっても良いし、プログラム動作ＰＧの終了後でプログラムベリファイ動作ＰＶの開始前、あるいはプログラムベリファイ動作ＰＶの実行中、あるいはプログラムベリファイ動作ＰＶの終了後であっても良い。
【0256】
プログラムベリファイ動作ＰＶによるベリファイにパスした場合、シーケンサ１５はプログラムベリファイ動作ＰＶを終了する、すなわち書き込み動作を終了する。
【0257】
シーケンサ１５は、時刻ｔ２３において、リリースコマンドＲＬ１を受信し、かつプログラムベリファイ動作ＰＶを終了したことに応じて、トランジスタＴ０ｏをターンオフさせて、プレーンＰ０のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳ供給を停止する。これにより、電源ノードＮＬＡ、ＮＬＢ及びＮＬＣのそれぞれの電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣは、電圧ＶＳＳから電圧ＶＤＤに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オン状態から電源オフ状態に遷移する（Ｓ３７）。この結果、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに生じるリーク電流が低減される。
【0258】
また、メモリコントローラ２は、読み出し動作を命ずるコマンドセット（アドレスを含む）ＲＣ１として、例えば、読み出しセットアップコマンド“００ｈ”、読み出し対象のアドレスＡＤ２、及び読み出し開始コマンド“３０ｈ”を順に半導体メモリ１に送信する（Ｓ３８及びＳ４０）。読み出しセットアップコマンド“００ｈ”は、読み出し動作を指示し、アドレスの入力を通知するコマンドである。読み出し開始コマンド“３０ｈ”は、アドレスＡＤ２にて指定されたプレーンＰ１のブロックＢＬＫｎ内のページに対して読み出しを開始することを命ずる。
【0259】
読み出しセットアップコマンド“００ｈ”に続いてアドレスＡＤ２を受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ２２において、アドレスＡＤ２に基づいて選択されたプレーンＰ１のトランジスタＴ１ｏをターンオンさせて、プレーンＰ１のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を開始する。これにより、電源ノードＮＬＡ、ＮＬＢ及びＮＬＣのそれぞれの電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣは、電圧ＶＤＤから電圧ＶＳＳに遷移する。これにより、プレーンＰ１のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オフ状態から電源オン状態に遷移する（Ｓ３９）。
【0260】
次に、読み出し開始コマンド“３０ｈ”を受け取ると、半導体メモリ１のシーケンサ１５は、プレーンＰ１のブロックＢＬＫｎ内のページに対して読み出し動作を実行する（Ｓ４１）。すなわち、シーケンサ１５は、プレーンＰ１のブロックＢＬＫｎ内のページからデータ（以下、読み出しデータＲＤＡ１と記す）を読み出し、読み出しデータＲＤＡ１をラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬ、並びにＸＤＬに一時的に格納する。
【0261】
続いて、メモリコントローラ２は、キャッシュリードを命ずるコマンドＲＲＣとして、例えば、キャッシュリードコマンド“３１ｈ”を半導体メモリ１に送信する（Ｓ４２）。キャッシュリードコマンド“３１ｈ”は、シーケンサ１５に、プレーンＰ１のラッチ回路ＸＤＬに格納されている読み出しデータＲＤＡ１をメモリコントローラ２に送信することを命ずる。
【0262】
キャッシュリードコマンド“３１ｈ”を受け取ると、半導体メモリ１のシーケンサ１５は、プレーンＰ１のラッチ回路ＸＤＬに格納されている読み出しデータＲＤＡ１をメモリコントローラ２に送信する（Ｓ４１ａ）。以上により、読み出しコマンドＲＣ１による読み出し動作を終了する。
【0263】
半導体メモリ１から読み出しデータＲＤＡ１を受け取ると、メモリコントローラ２は、セーブコマンドＳＶを半導体メモリ１に送信する（Ｓ４３）。セーブコマンドＳＶは、プレーンＰ１のラッチ回路に記憶された読み出しデータＲＤＡ１をある期間使用しないことを、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。
【0264】
セーブコマンドＳＶを受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ２４において、プレーンＰ１のラッチ回路への電圧ＶＳＳの供給を停止し、代わりに電圧ＶＳＡを供給する。すなわち、シーケンサ１５は、トランジスタＴ１ｏをターンオフさせて、プレーンＰ１のラッチ回路のそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を停止する。シーケンサ１５は、さらにトランジスタＴ１ｓをターンオンさせて、プレーンＰ１の電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＡの供給を開始する。これにより、電源ノードＮＬＡ、ＮＬＢ及びＮＬＣのそれぞれの電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣは、電圧ＶＳＳから電圧ＶＳＡに遷移する。これにより、プレーンＰ１のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源オン状態から電源セーブ状態に遷移する（Ｓ４４）。この結果、プレーンＰ１のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに生じるリーク電流が低減される。
【0265】
その後、メモリコントローラ２は、読み出し動作を命ずるコマンドセット（アドレスを含む）ＲＣ２として、例えば、読み出しセットアップコマンド“００ｈ”、読み出し対象のアドレスＡＤ３、及び読み出し開始コマンド“３０ｈ”を順に半導体メモリ１に送信する（Ｓ４５及びＳ４７）。読み出し開始コマンド“３０ｈ”は、アドレスＡＤ３にて指定されたプレーンＰ０のブロックＢＬＫｎ内のページに対して読み出しを開始することを命ずる。
【0266】
読み出しセットアップコマンド“００ｈ”に続いてアドレスＡＤ３を受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ２５において、アドレスＡＤ３に基づいて選択されたプレーンＰ１のトランジスタＴ１ｏをターンオンさせ、トランジスタＴ１ｓをターンオフさせて、プレーンＰ１のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの電源ノードＮＬＡ、ＮＬＢ及びＮＬＣへの電圧ＶＳＳの供給を開始する。これにより、電源ノードＮＬＡ、ＮＬＢ及びＮＬＣのそれぞれの電圧ＶＳＳＡ、ＶＳＳＢ及びＶＳＳＣは、電圧ＶＳＡから電圧ＶＳＳに遷移する。これにより、プレーンＰ１のラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬは、電源セーブ状態から電源オン状態に遷移する（Ｓ４６）。
【0267】
次に、読み出し開始コマンド“３０ｈ”を受け取ると、半導体メモリ１のシーケンサ１５は、プレーンＰ１のブロックＢＬＫｎ内のページに対して読み出し動作を実行する（Ｓ４８）。すなわち、シーケンサ１５は、プレーンＰ１のブロックＢＬＫｎ内のページからデータ（以下、読み出しデータＲＤＡ２と記す）を読み出し、読み出しデータＲＤＡ２をラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬ、並びにＸＤＬに一時的に格納する。
【0268】
その後、シーケンサ１５は、ラッチ回路ＸＤＬに格納されている読み出しデータＲＤＡ２をメモリコントローラ２に送信する（Ｓ４８ａ）。以上により、読み出しコマンドＲＣ２による読み出し動作を終了する。
【0269】
上述した第１例では、プレーンＰ１のラッチ回路から読み出しデータを受け取ると、メモリコントローラ２がセーブコマンドＳＶを半導体メモリ１に送信する。シーケンサ１５はセーブコマンドＳＶに基づいて、プレーンＰ１のラッチ回路を電源セーブ状態に設定する。このように、データを格納しておく必要性が無いプレーンＰ１のラッチ回路を電源オフ状態に設定せずに、電源セーブ状態に設定することにより、その後の読み出し動作においてラッチ回路を電源オン状態に速く遷移させることができる。この結果、プレーンＰ１のラッチ回路を用いた読み出し動作に要する時間を短縮できると共に、ラッチ回路に生じるリーク電流を低減できる。
【0270】
２．２．２ 第２例
次に、書き込み動作及び読み出し動作において、電源オンオフモード及び低リークモードを適用した第２例について説明する。第２例では、ラッチ回路ＡＤＬあるいはＣＤＬを含むグループ毎に、ラッチ回路ＡＤＬあるいはＣＤＬのグループに対する電圧ＶＳＳの供給、電圧ＶＳＳの供給の停止、及び電圧ＶＳＡの供給が制御される。
次に、書き込み動作及び読み出し動作において、電源オンオフモード及び低リークモードを適用した第２例について説明する。第２例では、ラッチ回路ＡＤＬあるいはＣＤＬを含むグループ毎に、ラッチ回路ＡＤＬあるいはＣＤＬのグループに対する電圧ＶＳＳの供給、電圧ＶＳＳの供給の停止、及び電圧ＶＳＡの供給が制御される。
【0271】
図２５は、第２実施形態のメモリシステムにおける書き込み動作及び読み出し動作の第２例を示すフローチャートである。図２５は、書き込み動作及び読み出し動作の第２例におけるコマンドの送信及び動作を示す。図２６は、図２５に示す書き込み動作及び読み出し動作の第２例のタイミングチャートである。
【0272】
第２例では、先に書き込み動作が実行され、続いて３つの読み出し動作が実行される。ここでは、ラッチ回路ＡＤＬに格納された下位ページデータＬＤＡを用いて、プレーンＰ０のブロックＢＬＫｎ内のページに対して書き込み動作が実行され、その後、第１、第２及び第３の読み出し動作が実行される。第１の読み出し動作では、プレーンＰ１のブロックＢＬＫｎ内のページから上位ページデータＵＤＡがラッチ回路ＣＤＬ及びＸＤＬを介して読み出される。第２の読み出し動作では、プレーンＰ０のブロックＢＬＫｎ内のページから下位ページデータＬＤＡがラッチ回路ＡＤＬ及びＸＤＬを介して読み出される。第３の読み出し動作では、プレーンＰ０のブロックＢＬＫｎ内のページから下位ページデータＬＤＡがラッチ回路ＡＤＬ及びＸＤＬを介して読み出される。半導体メモリ１における書き込み動作及び読み出し動作は、半導体メモリ１のシーケンサ１５により制御される。
【0273】
図２５及び図２６に示すように、先ず、メモリコントローラ２は、書き込み動作を命ずるコマンドセット（アドレス及びデータを含む）ＰＣとして、例えば、データ入力コマンド“８０ｈ”、書き込み対象のアドレスＡＤ１、下位ページデータＬＤＡ、及び書き込み開始コマンド“１０ｈ”を順に半導体メモリ１に送信する（Ｓ５１及びＳ５３）。データ入力コマンド“８０ｈ”は、メモリコントローラ２が送信する下位ページデータＬＤＡを、ラッチ回路ＸＤＬを介してラッチ回路ＡＤＬに格納することを命ずる。書き込み開始コマンド“１０ｈ”は、ラッチ回路ＡＤＬに格納された下位ページデータＬＤＡを用いて、アドレスＡＤ１にて指定されたプレーンＰ０のブロックＢＬＫｎ内のページに対して書き込みを実行することを命ずる。
【0274】
データ入力コマンド“８０ｈ”に続いてアドレスＡＤ１を受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ３１において、アドレスＡＤ１に基づいて選択されたプレーンＰ０のトランジスタＴ３８ｏをターンオンさせて、プレーンＰ０のラッチ回路ＡＤＬの電源ノードＮＬＡに、低電源側の電圧、例えば電圧ＶＳＳの供給を開始する。これにより、電源ノードＮＬＡの電圧ＶＳＳＡは、電圧ＶＤＤから電圧ＶＳＳに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬは、電源オフ状態から電源オン状態に遷移する（Ｓ５２）。そして、下位ページデータＬＤＡをプレーンＰ０のラッチ回路ＡＤＬに一時的に格納する。
【0275】
続いて、書き込み開始コマンド“１０ｈ”を受け取ると、シーケンサ１５は、ラッチ回路ＡＤＬに格納された下位ページデータＬＤＡを用いてプログラム動作ＰＧを実行する（Ｓ５４）。すなわち、シーケンサ１５は、ラッチ回路ＡＤＬに格納された下位ページデータＬＤＡをプレーンＰ０のブロックＢＬＫｎ内のページに書き込む。
【0276】
次に、シーケンサ１５は、ブロックＢＬＫｎ内のページに書き込まれた下位ページデータＬＤＡに対して、プログラムベリファイ動作ＰＶを実行する（Ｓ５５）。すなわち、シーケンサ１５は、下位ページデータＬＤＡがブロックＢＬＫｎ内のページに正しく書き込まれたか否かを検証する。
【0277】
メモリコントローラ２は、リリースコマンドＲＬを半導体メモリ１に送信する（Ｓ５６）。リリースコマンドＲＬは、プレーンＰ０のラッチ回路ＡＤＬに下位ページデータＬＤＡを格納しておく必要性が無いことを、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。言い換えると、メモリコントローラ２にとってプレーンＰ０のラッチ回路ＡＤＬに下位ページデータＬＤＡを保持しておく必要性が無くなったときに、リリースコマンドＲＬが送信される。なお、メモリコントローラ２から半導体メモリ１へのリリースコマンドＲＬの送信は、プログラム動作ＰＧの実行中であっても良いし、プログラム動作ＰＧの終了後でプログラムベリファイ動作ＰＶの開始前、あるいはプログラムベリファイ動作ＰＶの実行中、あるいはプログラムベリファイ動作ＰＶの終了後であっても良い。
【0278】
プログラムベリファイ動作ＰＶによるベリファイにパスした場合、シーケンサ１５はプログラムベリファイ動作ＰＶを終了する、すなわち書き込み動作を終了する。
【0279】
シーケンサ１５は、時刻ｔ３３において、リリースコマンドＲＬを受信し、かつプログラムベリファイ動作ＰＶを終了したことに応じて、トランジスタＴ３８ｏをターンオフさせて、プレーンＰ０のラッチ回路ＡＤＬの電源ノードＮＬＡへの電圧ＶＳＳ供給を停止する。これにより、電源ノードＮＬＡの電圧ＶＳＳＡは、電圧ＶＳＳから電圧ＶＤＤに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬは、電源オン状態から電源オフ状態に遷移する（Ｓ５７）。この結果、ラッチ回路ＡＤＬに生じるリーク電流が低減される。
【0280】
また、メモリコントローラ２は、読み出し動作を命ずるコマンドセット（アドレスを含む）ＲＣ１として、例えば、読み出しセットアップコマンド“００ｈ”、読み出し対象のアドレスＡＤ２、及び読み出し開始コマンド“３０ｈ”を順に半導体メモリ１に送信する（Ｓ５８及びＳ６０）。読み出し開始コマンド“３０ｈ”は、アドレスＡＤ２にて指定されたプレーンＰ１のブロックＢＬＫｎ内のページに対して読み出しを開始することを命ずる。
【0281】
読み出しセットアップコマンド“００ｈ”に続いてアドレスＡＤ２を受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ３２において、アドレスＡＤ２に基づいて選択されたプレーンＰ１のトランジスタＴ５８ｏをターンオンさせて、プレーンＰ１のラッチ回路ＣＤＬの電源ノードＮＬＣに電圧ＶＳＳの供給を開始する。これにより、電源ノードＮＬＣの電圧ＶＳＳＣは、電圧ＶＤＤから電圧ＶＳＳに遷移する。これにより、プレーンＰ１のラッチ回路ＣＤＬは、電源オフ状態から電源オン状態に遷移する（Ｓ５９）。
【0282】
次に、読み出し開始コマンド“３０ｈ”を受け取ると、半導体メモリ１のシーケンサ１５は、プレーンＰ１のブロックＢＬＫｎ内のページに対して読み出し動作を実行する（Ｓ６１）。すなわち、シーケンサ１５は、プレーンＰ１のブロックＢＬＫｎ内のページから上位ページデータＵＤＡを読み出し、読み出した上位ページデータＵＤＡをラッチ回路ＣＤＬ及びＸＤＬに一時的に格納する。
【0283】
次に、メモリコントローラ２は、読み出し動作を命ずるコマンドセット（アドレスを含む）ＲＣ２として、例えば、読み出しセットアップコマンド“００ｈ”、読み出し対象のアドレスＡＤ３、及び読み出し開始コマンド“３０ｈ”を順に半導体メモリ１に送信する（Ｓ６２及びＳ６４）。読み出し開始コマンド“３０ｈ”は、アドレスＡＤ３にて指定されたプレーンＰ０のブロックＢＬＫｎ内のページに対して読み出しを開始することを命ずる。
【0284】
読み出しセットアップコマンド“００ｈ”に続いてアドレスＡＤ３を受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ３４において、アドレスＡＤ３に基づいて選択されたプレーンＰ０のトランジスタＴ３８ｏをターンオンさせて、プレーンＰ０のラッチ回路ＡＤＬの電源ノードＮＬＡに電圧ＶＳＳの供給を開始する。これにより、電源ノードＮＬＡの電圧ＶＳＳＡは、電圧ＶＤＤから電圧ＶＳＳに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬは、電源オフ状態から電源オン状態に遷移する（Ｓ６３）。
【0285】
次に、読み出し開始コマンド“３０ｈ”を受け取ると、半導体メモリ１のシーケンサ１５は、プレーンＰ０のブロックＢＬＫｎ内のページに対して読み出し動作を実行する（Ｓ６５）。すなわち、シーケンサ１５は、プレーンＰ０のブロックＢＬＫｎ内のページから下位ページデータＬＤＡ１を読み出し、読み出した下位ページデータＬＤＡ１をラッチ回路ＡＤＬ及びＸＤＬに一時的に格納する。
【0286】
続いて、メモリコントローラ２は、キャッシュリードを命ずるコマンドＲＲＣとして、例えば、キャッシュリードコマンド“３１ｈ”を半導体メモリ１に送信する（Ｓ６６）。キャッシュリードコマンド“３１ｈ”は、シーケンサ１５に、プレーンＰ０のラッチ回路ＸＤＬに格納されている下位ページデータＬＤＡ１を送信することを命ずる。
【0287】
キャッシュリードコマンド“３１ｈ”を受け取ると、半導体メモリ１のシーケンサ１５は、プレーンＰ０のラッチ回路ＸＤＬに格納されている下位ページデータＬＤＡをメモリコントローラ２に送信する（Ｓ６５ａ）。以上により、読み出しコマンドＲＣ２による読み出し動作を終了する。
【0288】
半導体メモリ１から下位ページデータＬＤＡ１を受け取ると、メモリコントローラ２は、セーブコマンドＳＶを半導体メモリ１に送信する（Ｓ６７）。セーブコマンドＳＶは、プレーンＰ０のラッチ回路ＡＤＬに記憶された読み出しデータＲＤＡ１をある期間使用しないことを、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。
【0289】
シーケンサ１５は、時刻ｔ３５において、セーブコマンドＳＶを受信し、かつコマンドセットＲＣ２による読み出し動作を終了したことに応じて、プレーンＰ０のラッチ回路ＡＤＬへの電圧ＶＳＳの供給を停止し、代わりに電圧ＶＳＡを供給する。すなわち、シーケンサ１５は、トランジスタＴ３８ｏをターンオフさせて、プレーンＰ０のラッチ回路ＡＤＬの電源ノードＮＬＡへの電圧ＶＳＳの供給を停止する。シーケンサ１５は、さらにトランジスタＴ３８ｓをターンオンさせて、プレーンＰ０の電源ノードＮＬＡへの電圧ＶＳＡの供給を開始する。これにより、電源ノードＮＬＡの電圧ＶＳＳＡは、電圧ＶＳＳから電圧ＶＳＡに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬは、電源オン状態から電源セーブ状態に遷移する（Ｓ６８）。この結果、プレーンＰ０のラッチ回路ＡＤＬに生じるリーク電流が低減される。
【0290】
次に、メモリコントローラ２は、読み出し動作を命ずるコマンドセット（アドレスを含む）ＲＣ３として、例えば、読み出しセットアップコマンド“００ｈ”、読み出し対象のアドレスＡＤ４、及び読み出し開始コマンド“３０ｈ”を順に半導体メモリ１に送信する（Ｓ６９及びＳ７１）。読み出し開始コマンド“３０ｈ”は、アドレスＡＤ４にて指定されたプレーンＰ０のブロックＢＬＫｎ内のページに対して読み出しを開始することを命ずる。
【0291】
読み出しセットアップコマンド“００ｈ”に続いてアドレスＡＤ４を受け取ると、半導体メモリ１のシーケンサ１５は、時刻ｔ３６において、アドレスＡＤ４に基づいて選択されたプレーンＰ０のトランジスタＴ３８ｏをターンオンさせ、トランジスタＴ３８ｓをターンオフさせて、プレーンＰ０のラッチ回路ＡＤＬの電源ノードＮＬＡへの電圧ＶＳＳの供給を開始する。これにより、電源ノードＮＬＡの電圧ＶＳＳＡは、電圧ＶＳＡから電圧ＶＳＳに遷移する。これにより、プレーンＰ０のラッチ回路ＡＤＬは、電源セーブ状態から電源オン状態に遷移する（Ｓ７０）。
【0292】
次に、読み出し開始コマンド“３０ｈ”を受け取ると、半導体メモリ１のシーケンサ１５は、プレーンＰ０のブロックＢＬＫｎ内のページに対して読み出し動作を実行する（Ｓ７２）。すなわち、シーケンサ１５は、プレーンＰ０のブロックＢＬＫｎ内のページから下位ページデータＬＤＡ２を読み出し、下位ページデータＬＤＡ２をラッチ回路ＡＤＬ及びＸＤＬに一時的に格納する。
【0293】
その後、シーケンサ１５は、ラッチ回路ＸＤＬに格納されている下位ページデータＬＤＡ２をメモリコントローラ２に送信する（Ｓ７２ａ）。以上により、読み出しコマンドＲＣ３による読み出し動作を終了する。
【0294】
上述した第２例では、プレーンＰ０のラッチ回路ＡＤＬから読み出しデータを受け取ると、メモリコントローラ２がセーブコマンドＳＶを半導体メモリ１に送信する。シーケンサ１５はセーブコマンドＳＶに基づいて、プレーンＰ０のラッチ回路ＡＤＬを電源セーブ状態に設定する。このように、データを格納しておく必要性が無いプレーンＰ０のラッチ回路ＡＤＬを電源オフ状態に設定せずに、電源セーブ状態に設定することにより、その後の読み出し動作においてラッチ回路ＡＤＬを電源オン状態に速く遷移させることができる。この結果、プレーンＰ０のラッチ回路ＡＤＬを用いた読み出し動作に要する時間を短縮できると共に、ラッチ回路ＡＤＬに生じるリーク電流を低減できる。
【0295】
２．３ 第２実施形態の効果
第２実施形態によれば、半導体メモリにおけるラッチ回路のリーク電流を低減できる半導体メモリを提供することができる。
第２実施形態によれば、半導体メモリにおけるラッチ回路のリーク電流を低減できる半導体メモリを提供することができる。
【0296】
第２実施形態では、メモリコントローラ２から半導体メモリ１にリリースコマンド及びセーブコマンドを送信する。リリースコマンドは、データを格納しておく必要性が無いラッチ回路を、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。半導体メモリ１のシーケンサ１５は、メモリコントローラ２からリリースコマンドを受信することにより、リリースコマンドに基づいてデータを格納しておく必要性が無いラッチ回路を知ることができる。
【0297】
セーブコマンドは、読み出し動作（あるいは、書き込み動作）を高速化するため、かつリーク電流を低減するために、電源オン状態及び電源オフ状態ではなく、電源セーブ状態に設定するべきラッチ回路を、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。半導体メモリ１のシーケンサ１５は、メモリコントローラ２からセーブコマンドを受信することにより、セーブコマンドに基づいて電源セーブ状態に設定しておくべきラッチ回路を知ることができる。
【0298】
また、セーブコマンドは、ラッチ回路に記憶しているデータをある期間使用しないことを、メモリコントローラ２がシーケンサ１５に知らせるコマンドである。半導体メモリ１のシーケンサ１５は、メモリコントローラ２からセーブコマンドを受信することにより、セーブコマンドに基づいて、ラッチ回路に記憶されているデータがある期間使用されないことを知ることができる。半導体メモリ１のシーケンサ１５は、セーブコマンドに基づいてラッチ回路を電源セーブ状態に設定することにより、ラッチ回路にデータを保持したままで、リーク電流を低減することが可能である。
【0299】
シーケンサ１５は、プレーン毎にあるいは複数のラッチ回路を含むグループ毎に、リリースコマンドに基づいて、データを格納しておく必要性が無いラッチ回路への電源電圧の供給を停止することにより、ラッチ回路に生じるリーク電流を低減することができる。
【0300】
さらに、シーケンサ１５は、プレーン毎にあるいは複数のラッチ回路を含むグループ毎に、セーブコマンドに基づいて、ラッチ回路を電源セーブ状態に設定することにより、その後に実行される読み出し動作（あるいは、書き込み動作）を高速化できると共に、ラッチ回路に生じるリーク電流を低減することができる。第２実施形態のその他の効果は第１実施形態と同様である。
【0301】
３．その他
上記実施形態では半導体メモリとしてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
上記実施形態では半導体メモリとしてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
【0302】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0303】
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…電圧生成回路、１４…ドライバ、１５…シーケンサ、１６…コマンドレジスタ、１７…アドレスレジスタ、２０…半導体基板、２１～２５…絶縁層、３０～３４…導電層、４０…半導体層、４１…トンネル絶縁層、４２…絶縁層、４３…ブロック絶縁層、ＭＴ０～ＭＴ７…メモリセルトランジスタ、Ｐ０～Ｐ３…プレーン、Ｔ０ｏ，Ｔ１ｏ，Ｔ２ｏ，Ｔ３ｏ…ｎチャネルＭＯＳ電界効果トランジスタ、Ｔ０ｓ，Ｔ１ｓ，Ｔ２ｓ，Ｔ３ｓ…ｎチャネルＭＯＳ電界効果トランジスタ、Ｔ３８ｏ，Ｔ３８ｓ…ｎチャネルＭＯＳ電界効果トランジスタ、Ｔ４８ｏ，Ｔ４８ｓ…ｎチャネルＭＯＳ電界効果トランジスタ、Ｔ５８ｏ，Ｔ５８ｓ…ｎチャネルＭＯＳ電界効果トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
