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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134118
(43)【公開日】2024-10-03
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240926BHJP
H01L 21/336 20060101ALI20240926BHJP
H01L 29/739 20060101ALI20240926BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 653C
H01L29/78 652Q
H01L29/78 658J
H01L29/78 652B
H01L29/78 652F
H01L29/78 652S
H01L29/78 652C
H01L29/78 652M
H01L29/78 658F
H01L29/78 655A
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2023044234
(22)【出願日】2023-03-20
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】合田 健太
(72)【発明者】
【氏名】瀧澤 伸
(57)【要約】
【課題】半導体内への外部イオンの侵入を抑制しつつ、コンタクト不良を抑制できる半導体スイッチング素子を備えた半導体装置を提供する。
【解決手段】層間絶縁膜１１を、ｐ型ボディ領域３およびｎ型不純物領域４の上に配置された第１層間膜１１ａと、第１層間膜１１ａの上に配置された第２層間膜１１ｂとを含む構造とする。そして、第１層間膜１１ａを第２絶縁膜１１ｂよりもガラス転移点が高い絶縁材料で構成し、第２層間膜１１ｂをＰＳＧ単層膜もしくはシリコン窒化膜によって構成する。
【選択図】図１
【解決手段】層間絶縁膜１１を、ｐ型ボディ領域３およびｎ型不純物領域４の上に配置された第１層間膜１１ａと、第１層間膜１１ａの上に配置された第２層間膜１１ｂとを含む構造とする。そして、第１層間膜１１ａを第２絶縁膜１１ｂよりもガラス転移点が高い絶縁材料で構成し、第２層間膜１１ｂをＰＳＧ単層膜もしくはシリコン窒化膜によって構成する。
【選択図】図１
【特許請求の範囲】
【請求項1】
トレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置であって、
前記半導体スイッチング素子は、
第１導電型のドリフト層（２）と、
前記ドリフト層上に形成された第２導電型のボディ領域（３）と、
前記ボディ領域内における該ボディ領域の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、
一方向を長手方向とすると共に前記第１不純物領域から前記ボディ領域を貫通して前記ドリフト層に達するストライプ状に配置された複数のゲートトレンチ（５）内それぞれに、絶縁膜（６）を介してゲート電極層（８）が形成された複数のトレンチゲート構造と、
前記ドリフト層を挟んで前記ボディ領域と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、
前記トレンチゲート構造と前記ボディ領域および前記第１不純物領域の上に配置され、前記ボディ領域や前記第１不純物領域に繋がるコンタクトホール（１１ｄ）が形成された層間絶縁膜（１１）と、
前記コンタクトホール内に配置された接続部（１０）と、
前記接続部を通じて前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１２）と、
前記高濃度層と電気的に接続された下部電極（１５）と、を有し、
前記層間絶縁膜は、前記ボディ領域および前記第１不純物領域の上に配置された第１層間膜（１１ａ）と、前記第１層間膜の上に配置された第２層間膜（１１ｂ）とを含み、
前記第１層間膜は、前記第２絶縁膜よりもガラス転移点が高い絶縁材料で構成され、
前記第２層間膜は、ＰＳＧ単層膜もしくはシリコン窒化膜によって構成されている、半導体装置。
前記半導体スイッチング素子は、
第１導電型のドリフト層（２）と、
前記ドリフト層上に形成された第２導電型のボディ領域（３）と、
前記ボディ領域内における該ボディ領域の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、
一方向を長手方向とすると共に前記第１不純物領域から前記ボディ領域を貫通して前記ドリフト層に達するストライプ状に配置された複数のゲートトレンチ（５）内それぞれに、絶縁膜（６）を介してゲート電極層（８）が形成された複数のトレンチゲート構造と、
前記ドリフト層を挟んで前記ボディ領域と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、
前記トレンチゲート構造と前記ボディ領域および前記第１不純物領域の上に配置され、前記ボディ領域や前記第１不純物領域に繋がるコンタクトホール（１１ｄ）が形成された層間絶縁膜（１１）と、
前記コンタクトホール内に配置された接続部（１０）と、
前記接続部を通じて前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１２）と、
前記高濃度層と電気的に接続された下部電極（１５）と、を有し、
前記層間絶縁膜は、前記ボディ領域および前記第１不純物領域の上に配置された第１層間膜（１１ａ）と、前記第１層間膜の上に配置された第２層間膜（１１ｂ）とを含み、
前記第１層間膜は、前記第２絶縁膜よりもガラス転移点が高い絶縁材料で構成され、
前記第２層間膜は、ＰＳＧ単層膜もしくはシリコン窒化膜によって構成されている、半導体装置。
【請求項2】
前記層間絶縁膜は、前記第１層間膜および前記第２層間膜に加えて、前記第２層間膜の上に形成された第３層間膜を有し、前記第２層間膜が前記第１層間膜と前記第３層間膜によって挟まれたサンドイッチ構造とされている、請求項１に記載の半導体装置。
【請求項3】
前記第２層間膜はＰＳＧ単層膜によって構成されており、
前記第２層間膜中のＰの濃度であるＰ濃度と前記第２層間膜の膜厚とを積算した値で表されるＰ総量が、１７００［ｗｔ％・ｎｍ］以上である請求項１または２に記載の半導体装置。
前記第２層間膜中のＰの濃度であるＰ濃度と前記第２層間膜の膜厚とを積算した値で表されるＰ総量が、１７００［ｗｔ％・ｎｍ］以上である請求項１または２に記載の半導体装置。
【請求項4】
前記Ｐ総量が、４０００［ｗｔ％・ｎｍ］以下である、請求項３に記載の半導体装置。
【請求項5】
トレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置の製造方法であって、
第１導電型または第２導電型の高濃度層（１）および該高濃度層の一面側に形成され、該高濃度層よりも低不純物濃度とされた第１導電型のドリフト層（２）とを有する基板（１、２）を用意することと、
前記ドリフト層に対して、一方向を長手方向としてストライプ状に配置される複数のトレンチ（５）を形成したのち、該複数のトレンチ内それぞれに、絶縁膜（６）を介して、ゲート電極層（８）を備えることで複数のトレンチゲート構造を形成することと、
前記複数のトレンチの間に位置する前記ドリフト層上に、第２導電型のボディ領域（３）を形成することと、
前記ボディ領域内における該ボディ領域の一部の表面部に、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）を形成することと、
前記トレンチゲート構造と前記ボディ領域および前記第１不純物領域の上に層間絶縁膜（１１）を形成することと、
前記層間絶縁膜に対して前記ボディ領域や前記第１不純物領域に繋がるコンタクトホール（１１ｄ）を形成することと、
前記コンタクトホールを通じて前記第１不純物領域および前記ボディ領域と電気的に接続される接続部（１０）を形成することと、
前記接続部を通じて前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１２）を形成することと、
前記コンタクトホールを形成することの後に、前記ボディ領域に含まれる第２導電型不純物および前記第１不純物領域に含まれる第１導電型不純物を活性化する熱処理を行うことと、
前記高濃度層と電気的に接続される下部電極（１５）を形成することと、を含み、
前記層間絶縁膜を形成することでは、前記層間絶縁膜として、前記ボディ領域および前記第１不純物領域の上に第１層間膜（１１ａ）を形成したのち、前記第１層間膜の上に第２層間膜（１１ｂ）を形成することを含み、
前記第１層間膜として、前記第２層間膜よりもガラス転移点が高い絶縁材料を用い、
前記第２層間膜として、ＰＳＧ単層膜もしくはシリコン窒化膜を用いる、半導体装置の製造方法。
第１導電型または第２導電型の高濃度層（１）および該高濃度層の一面側に形成され、該高濃度層よりも低不純物濃度とされた第１導電型のドリフト層（２）とを有する基板（１、２）を用意することと、
前記ドリフト層に対して、一方向を長手方向としてストライプ状に配置される複数のトレンチ（５）を形成したのち、該複数のトレンチ内それぞれに、絶縁膜（６）を介して、ゲート電極層（８）を備えることで複数のトレンチゲート構造を形成することと、
前記複数のトレンチの間に位置する前記ドリフト層上に、第２導電型のボディ領域（３）を形成することと、
前記ボディ領域内における該ボディ領域の一部の表面部に、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）を形成することと、
前記トレンチゲート構造と前記ボディ領域および前記第１不純物領域の上に層間絶縁膜（１１）を形成することと、
前記層間絶縁膜に対して前記ボディ領域や前記第１不純物領域に繋がるコンタクトホール（１１ｄ）を形成することと、
前記コンタクトホールを通じて前記第１不純物領域および前記ボディ領域と電気的に接続される接続部（１０）を形成することと、
前記接続部を通じて前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１２）を形成することと、
前記コンタクトホールを形成することの後に、前記ボディ領域に含まれる第２導電型不純物および前記第１不純物領域に含まれる第１導電型不純物を活性化する熱処理を行うことと、
前記高濃度層と電気的に接続される下部電極（１５）を形成することと、を含み、
前記層間絶縁膜を形成することでは、前記層間絶縁膜として、前記ボディ領域および前記第１不純物領域の上に第１層間膜（１１ａ）を形成したのち、前記第１層間膜の上に第２層間膜（１１ｂ）を形成することを含み、
前記第１層間膜として、前記第２層間膜よりもガラス転移点が高い絶縁材料を用い、
前記第２層間膜として、ＰＳＧ単層膜もしくはシリコン窒化膜を用いる、半導体装置の製造方法。
【請求項6】
前記コンタクトホールを形成することは、前記第１不純物領域に繋がる第１コンタクトホールを形成することと、前記ボディ領域のうち前記第１不純物領域が形成されていない部分に繋がる第２コンタクトホールを形成することとを含み、
前記第１コンタクトホールを形成することを行ったのち、前記層間絶縁膜をマスクとした第１導電型不純物のイオン注入を行うことで、前記第１不純物領域に第１導電型コンタクト領域（４ａ）を形成することと、
前記層間絶縁膜をマスクとして、前記第１コンタクトホールを通じて前記第１導電型コンタクト領域を含む前記第１不純物領域をエッチングしてコンタクトトレンチ（４ｂ）を形成し、該コンタクトトレンチの側面に前記第１導電型コンタクト領域を露出させると共に底面に前記ボディ領域を露出させることと、
前記コンタクトトレンチを形成した後、前記第２コンタクトホールを形成することを行ってから、前記層間絶縁膜をマスクとした第２導電型不純物のイオン注入を行うことで、前記ボディ領域に第２導電型コンタクト領域（３ａ）を形成することと、
前記熱処理により、前記第１導電型コンタクト領域に導入された前記第１導電型不純物および前記第２導電型コンタクト領域に導入された前記第２導電型不純物を活性化させることと、を行う請求項５に記載の半導体装置の製造方法。
前記第１コンタクトホールを形成することを行ったのち、前記層間絶縁膜をマスクとした第１導電型不純物のイオン注入を行うことで、前記第１不純物領域に第１導電型コンタクト領域（４ａ）を形成することと、
前記層間絶縁膜をマスクとして、前記第１コンタクトホールを通じて前記第１導電型コンタクト領域を含む前記第１不純物領域をエッチングしてコンタクトトレンチ（４ｂ）を形成し、該コンタクトトレンチの側面に前記第１導電型コンタクト領域を露出させると共に底面に前記ボディ領域を露出させることと、
前記コンタクトトレンチを形成した後、前記第２コンタクトホールを形成することを行ってから、前記層間絶縁膜をマスクとした第２導電型不純物のイオン注入を行うことで、前記ボディ領域に第２導電型コンタクト領域（３ａ）を形成することと、
前記熱処理により、前記第１導電型コンタクト領域に導入された前記第１導電型不純物および前記第２導電型コンタクト領域に導入された前記第２導電型不純物を活性化させることと、を行う請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
半導体素子を備えた半導体装置では、半導体素子などと外部との電気的な接続を行う上面電極との間に層間絶縁膜を備え、層間絶縁膜にコンタクトホールを形成すると共に、コンタクトホール内に金属による接続部を埋め込んでいる。そして、接続部を通じて半導体素子と上面電極とを電気的に接続している。また、上面電極の外縁や層間絶縁膜の露出部分を覆うように保護膜を形成することで半導体素子が形成された半導体基板の表面保護を行っている。
【0003】
このような半導体装置では、上面電極を形成する際のメッキ時のイオンや保護膜を構成するＰＩＱ（登録商標：(Polyimideisoindoloquinazolinedione)）等のポリイミド膜に含まれるイオンが外部イオンとして半導体基板に侵入すると素子特性に影響を与える。このため、特許文献１では、層間絶縁膜として窒化膜、ＢＰＳＧ（Boro-Phospho. Silicate Glass）、ＰＳＧ（Phosphorous Silicate Glass）を用い、窒化膜、ＢＰＳＧ、ＰＳＧによってイオンの拡散防止を行っている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第８９２８０６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献１のように層間膜としてＢＰＳＧを含む膜とする場合、コンタクトホールの形状が安定しないために、コンタクトホール内への接続部の埋込みが的確に行えず、半導体素子と上面電極との電気的接続が行えなくなることが確認された。特に、半導体スイッチング素子において、オン抵抗低減を目的としてゲートピッチ微細化を実現しようとしてコンタクトホールを高アスペクト比で形成する場合に、その現象が顕著であった。
【0006】
本発明は上記点に鑑みて、半導体内への外部イオンの侵入を抑制しつつ、コンタクト不良を抑制できる半導体スイッチング素子を備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するため、請求項１に記載の発明は、トレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置であって、半導体スイッチング素子は、第１導電型のドリフト層（２）と、ドリフト層上に形成された第２導電型のボディ領域（３）と、ボディ領域内における該ボディ領域の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、一方向を長手方向とすると共に第１不純物領域からボディ領域を貫通してドリフト層に達するストライプ状に配置された複数のゲートトレンチ（５）内それぞれに、絶縁膜（６）を介してゲート電極層（８）が形成された複数のトレンチゲート構造と、ドリフト層を挟んでボディ領域と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、トレンチゲート構造とボディ領域および第１不純物領域の上に配置され、ボディ領域や第１不純物領域に繋がるコンタクトホール（１１ｄ）が形成された層間絶縁膜（１１）と、コンタクトホール内に配置された接続部（１０）と、接続部を通じて第１不純物領域およびボディ領域と電気的に接続される上部電極（１２）と、高濃度層と電気的に接続された下部電極（１５）と、を有している。
【0008】
そして、層間絶縁膜は、トレンチゲート構造やボディ領域および第１不純物領域の上に配置された第１層間膜（１１ａ）と、第１層間膜の上に配置された第２層間膜（１１ｂ）とを含み、第１層間膜は、第２絶縁膜よりもガラス転移点が高い絶縁材料で構成され、第２層間膜は、ＰＳＧ単層膜もしくはシリコン窒化膜によって構成されている。
【0009】
このように、第２層間膜をＰＳＧ単層膜もしくはシリコン窒化膜で構成し、侵入抑制膜として機能するようにしている。第２層間膜をＰＳＧ単層膜で構成すれば、ＰＳＧ単層膜中のＰがゲッタリングサイトとして機能し、侵入してきた外部イオンを捕獲できて、半導体側に外部イオンが侵入することを抑制できる。また、第２層間膜を外部イオンの移動度が低い材料であるシリコン窒化膜で構成しても、外部イオンが半導体側に侵入すること抑制することができる。これにより、外部イオンの侵入による半導体スイッチング素子の素子特性の変動を抑制することが可能となる。
【0010】
また、ＰＳＧ単層膜やシリコン窒化膜はいずれも高温でも形状を維持することができるリフロー温度の高い材料であるため、高温な熱処理を行っても、コンタクトホール内に第２層間膜の一部が流動することが抑制される。このため、コンタクトホールの形状を維持することが可能となり、コンタクト不良を抑制できる。
【0011】
また、請求項５に記載の発明は、トレンチゲート構造を有する半導体スイッチング素子を備えた半導体装置の製造方法であって、第１導電型または第２導電型の高濃度層（１）および該高濃度層の一面側に形成され、該高濃度層よりも低不純物濃度とされた第１導電型のドリフト層（２）とを有する基板（１、２）を用意することと、ドリフト層に対して、一方向を長手方向とする複数のトレンチ（５）を形成したのち、該複数のトレンチ内それぞれに、絶縁膜（６）を介して、ゲート電極層（８）を備えることで複数のトレンチゲート構造を形成することと、複数のトレンチの間に位置するドリフト層上に、第２導電型のボディ領域（３）を形成することと、ボディ領域内における該ボディ領域の一部の表面部に、ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）を形成することと、トレンチゲート構造とボディ領域および第１不純物領域の上に層間絶縁膜（１１）を形成することと、層間絶縁膜に対してボディ領域や第１不純物領域に繋がるコンタクトホール（１１ｄ）を形成することと、コンタクトホールを形成することの後に、ボディ領域に含まれる第２導電型不純物および第１不純物領域に含まれる第１導電型不純物を活性化する熱処理を行うことと、コンタクトホールを通じて第１不純物領域およびボディ領域と電気的に接続される接続部（１０）を形成することと、接続部を通じて第１不純物領域およびボディ領域と電気的に接続される上部電極（１２）を形成することと、高濃度層と電気的に接続される下部電極（１５）を形成することと、を含んでいる。
【0012】
そして、層間絶縁膜を形成することでは、層間絶縁膜として、トレンチゲート構造やボディ領域および第１不純物領域の上に第１層間膜（１１ａ）を形成したのち、第１層間膜の上に第２層間膜（１１ｂ）を形成することを含み、第１層間膜として、第２層間膜よりもガラス転移点が高い絶縁材料を用い、第２層間膜として、ＰＳＧ単層膜もしくはシリコン窒化膜を用いる。
【0013】
このように、第２層間膜をＰＳＧ単層膜もしくはシリコン窒化膜で構成し、侵入抑制膜として機能するようにしている。第２層間膜をＰＳＧ単層膜で構成すれば、ＰＳＧ単層膜中のＰがゲッタリングサイトとして機能し、侵入してきた外部イオンを捕獲できて、半導体側に外部イオンが侵入することを抑制できる。また、第２層間膜を外部イオンの移動度が低い材料であるシリコン窒化膜で構成しても、外部イオンが半導体側に侵入すること抑制することができる。これにより、外部イオンの侵入による半導体スイッチング素子の素子特性の変動を抑制することが可能となる。
【0014】
また、ＰＳＧ単層膜やシリコン窒化膜はいずれも高温でも形状を維持することができるリフロー温度の高い材料である。したがって、コンタクトホール形成後にボディ領域に含まれる第２導電型不純物および第１不純物領域に含まれる第１導電型不純物を活性化するために高温な熱処理を行っても、コンタクトホール内に第２層間膜の一部が流動することが抑制される。このため、コンタクトホールの形状を維持することが可能となり、コンタクト不良を抑制できる。
【0015】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0016】
【図1】第１実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置のセル部の断面図である。
【図4A】第１実施形態にかかる半導体装置の製造工程中の断面図である。
【図5】第１実施形態にかかる半導体装置の製造工程中における外部イオンの侵入の様子を示した断面図である。
【図6】第２層間膜中のＰ総量と閾値電圧Ｖｔｈの変動量ΔＶｔｈとの関係を示した図である。
【図7】ゲート－ソース間電圧［Ｖ］とドレイン－ソース間電流Ｉｄｓの関係と閾値電圧Ｖｔｈの変動量ΔＶｔｈを説明した図である。
【図8】第１実施形態にかかる半導体装置と参考試料それぞれでのＰＣＢ試験の時間経過と閾値電圧Ｖｔｈの変動量ΔＶｔｈとの関係を示した図である。
【図9A】第２実施形態にかかる半導体装置の製造工程中の断面図である。
【図10】第２層間膜をシリコン窒化膜（ＳｉＮ）で構成した場合の半導体装置と参考試料それぞれでのＰＣＢ試験の時間経過と閾値電圧Ｖｔｈの変動量ΔＶｔｈとの関係を示した図である。
【発明を実施するための形態】
【0017】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0018】
（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体スイッチング素子として二層構造のトレンチゲート構造を有するｎチャネルタイプのＭＯＳＦＥＴが備えられた半導体装置を例に挙げて説明する。以下、図１、図２、図３Ａおよび図３Ｂに基づいて本実施形態にかかる半導体装置の構造について説明する。
第１実施形態について説明する。本実施形態では、半導体スイッチング素子として二層構造のトレンチゲート構造を有するｎチャネルタイプのＭＯＳＦＥＴが備えられた半導体装置を例に挙げて説明する。以下、図１、図２、図３Ａおよび図３Ｂに基づいて本実施形態にかかる半導体装置の構造について説明する。
【0019】
なお、これらの図に示すＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されている。実際には、半導体装置は、図１に示した部分を含むセル領域の外周を囲むように外周領域も設けられるが、ここではＭＯＳＦＥＴのみ図示してある。以下では、図１、図２中に示すように、ＭＯＳＦＥＴの幅方向をｘ方向、ｘ方向に対して交差するＭＯＳＦＥＴの奥行方向をｙ方向、ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりｘｙ平面に対する法線方向をｚ方向として説明する。
【0020】
図１、図２、図３Ａおよび図３Ｂに示すように、本実施形態にかかる半導体装置は、不純物濃度が高濃度とされたシリコン等の半導体材料によって構成されたｎ＋型の半導体基板１を用いて形成されている。半導体基板１の表面上には、半導体基板１よりも不純物濃度が低濃度とされたｎ－型ドリフト層２が形成されている。
【0021】
また、ｎ－型ドリフト層２の表層部の所望位置には、比較的不純物濃度が低く設定されたｐ型ボディ領域３が形成されている。ｐ型ボディ領域３は、例えばｎ－型ドリフト層２に対してｐ型不純物をイオン注入することなどによって形成され、チャネル領域を形成するチャネル層としても機能する。ｐ型ボディ領域３は、後述する複数のトレンチゲート構造の間において、ｙ方向を長手方向として形成されている。
【0022】
ｐ型ボディ領域３の表層部には、ｎ－型ドリフト層２よりも不純物濃度が高濃度とされたソース領域として機能するｎ型不純物領域４が備えられている。本実施形態では、このｎ型不純物領域４が第１不純物領域に相当する。ｎ型不純物領域４は、図２に示すように、ｙ方向おいて分離されて複数個が並べられた構成とされている。本実施形態では、ｙ方向に並べられたそれぞれのｎ型不純物領域４は、同じ大きさで、上面形状が長方形とされ、等間隔に配置されている。また、各ｎ型不純物領域４の間において、ｐ型ボディ領域３が露出した状態となっている。そして、ｐ型ボディ領域３にはボディコンタクトとなるｐ＋型コンタクト領域３ａが形成され、ｎ型不純物領域４にはソースコンタクトとなるｎ＋型コンタクト領域４ａが形成されている。
【0023】
より詳しくは、ｎ型不純物領域４が形成されていない部分においては、各ｎ型不純物領域４の間に位置する各ｐ型ボディ領域３の表面は平面形状となっており、その平面におけるｘ方向の中央位置にｐ＋型コンタクト領域３ａが形成されている。つまり、各ｎ型不純物領域４の間に位置する各ｐ型ボディ領域３の表面とｐ＋型コンタクト領域３ａの表面とが同一平面となっている。そして、この部分については、後述するｎ＋型コンタクト領域４ａが形成されていないコンタクト構造とされている。
【0024】
一方、各ｎ型不純物領域４は、ｘ方向の中央部においてコンタクトトレンチ４ｂが形成されており、このコンタクトトレンチ４ｂ内において露出するようにｎ＋型コンタクト領域４ａが形成されている。さらに、本実施形態の場合は、コンタクトトレンチ４ｂがｐ型ボディ領域３を露出させる深さまで形成されており、この露出させられたｐ型ボディ領域３の表面部にもｐ＋型コンタクト領域３ａが形成されている。
【0025】
本実施形態の場合、ｐ＋型コンタクト領域３ａは、ｐ型ボディ領域３のうちｎ型不純物領域４の間に位置している部分の中央位置に形成されており、表面形状が長方形とされている。また、ｎ＋型コンタクト領域４ａは、各ｎ型不純物領域４の中央位置に形成されており、表面形状が長方形とされている。
【0026】
また、ｎ－型ドリフト層２の表層部のうち各ｐ型ボディ領域３や各ｎ型不純物領域４の間には、一方向を長手方向とする複数本のゲートトレンチ５が形成されている。このゲートトレンチ５はトレンチゲート構造を形成するためのトレンチであり、本実施形態では、各ゲートトレンチ５が等間隔に平行に並べられることでストライプ状のレイアウトとされている。
【0027】
ゲートトレンチ５は、ｐ型ボディ領域３よりも深い位置まで、つまり半導体基板１の表面側においてｎ型不純物領域４およびｐ型ボディ領域３を貫通してｎ－型ドリフト層２まで達する深さとされている。また、本実施形態では、ゲートトレンチ５は、底部に向かうほど徐々に幅が狭くなり、底部が丸まった形状とされている。
【0028】
ゲートトレンチ５の内壁面は、絶縁膜６によって覆われている。絶縁膜６については、単独の膜で構成されていても良いが、本実施形態の場合は、ゲートトレンチ５のうちの下方部分を覆っているシールド絶縁膜６ａと上方部分を覆っているゲート絶縁膜６ｂとによって構成している。シールド絶縁膜６ａは、ゲートトレンチ５の底部から下方部分の側面を覆い、ゲート絶縁膜６ｂは、ゲートトレンチ５の上方部分の側面を覆っている。本実施形態では、シールド絶縁膜６ａをゲート絶縁膜６ｂよりも厚く形成してある。
【0029】
また、ゲートトレンチ５内には、絶縁膜６を介してドープトＰｏｌｙ－Ｓｉによって構成されたシールド電極７およびゲート電極層８が積層されて二層構造となっている。シールド電極７は、ソース電位に固定されることで、ゲート－ドレイン間の容量を小さくし、縦型ＭＯＳＦＥＴの電気特性の向上を図るために形成されている。ゲート電極層８は、縦型ＭＯＳＦＥＴのスイッチング動作を行うもので、ゲート電圧印加時にゲートトレンチ５の側面のｐ型ボディ領域３にチャネル領域を形成する。
【0030】
シールド電極７とゲート電極層８との間には中間絶縁膜９が形成されており、中間絶縁膜９によってシールド電極７とゲート電極層８とが絶縁されている。これらゲートトレンチ５、絶縁膜６、シールド電極７、ゲート電極層８および中間絶縁膜９によってトレンチゲート構造が構成されている。このトレンチゲート構造は、Ｙ方向を長手方向として、図１、図２Ａ、図２Ｂの紙面左右方向に複数本が並べられることでストライプ状のレイアウトとされている。
【0031】
また、図示していないが、ゲートトレンチ５の長手方向の両端部、すなわち図２の紙面手前側および紙面向こう側の端部において、シールド電極７は、ゲート電極層８よりも外側まで延設されている。そして、ゲート電極層８の長手方向両先端位置および複数のゲートトレンチ５の配列方向における最も外側に位置する部分において、シールド電極７がｎ－型ドリフト層２の上まで引き上げられている。この部分がシールドライナー７ａとして半導体の上、具体的にはｎ－型ドリフト層２やｐ型ボディ領域３およびｎ型不純物領域４の表面側から露出させられている。なお、各ゲートトレンチ５の長手方向の両端部において、シールド電極７のうちゲート電極層８よりも外側に延設された部分とゲート電極層８の先端との間も中間絶縁膜９によって絶縁されている。
【0032】
また、ゲート電極層８を覆うように酸化膜などで構成された層間絶縁膜１１が形成されている。本実施形態では、層間絶縁膜１１は、第１層間膜１１ａと第２層間膜１１ｂおよび第３層間膜１１ｃの３種類の積層膜によって構成されている。
【0033】
第１層間膜１１ａは、絶縁性の確保と所望の膜厚を得るために備えられ、第２層間膜１１ｂの構成材料よりもガラス転移点が高く、後述する注入されたイオンの活性化のための熱処理温度よりもガラス転移点が高い絶縁材料で構成される。例えば、ＴＥＯＳ（テトラエトキシシラン）膜などの酸化膜によって第１層間膜１１ａを構成している。第１層間膜１１ａを酸化膜で構成する場合、第１層間膜１１ａのガラス転移点は１２００℃以上となる。第１層間膜１１ａは、例えば６００±１５０ｎｍの膜厚とされ、本実施形態では、表面が平坦化された膜とされている。
【0034】
第２層間膜１１ｂは、外部イオンの半導体への侵入を防ぐ侵入抑制膜である。本実施形態では、第２層間膜１１ｂをＰＳＧ単層膜で構成している。第２層間膜１１ｂの構成材料をＰＳＧとする場合、第２層間膜１１ｂはゲッタリング膜となり、導入されたＰ（リン）が外部イオンを捕獲するゲッタリングサイトとして機能することで、外部イオンの半導体への侵入を抑制する。また、第２層間膜１１ｂの構成材料をＰＳＧとすると、比較的高温の熱処理が行われても第２層間膜１１ｂは膜形状が安定化した状態を保つ。具体的には、第２層間膜１１ｂの構成材料をＰＳＧとする場合、第２層間膜１１ｂのガラス転移点が６００～１０００℃となる。したがって、後述するコンタクトホール１１ｄの形状が安定し、コンタクトホール１１ｄ内への接続部１０の埋込みが良好に行われるようにできる。
【0035】
また、本実施形態では、半導体スイッチング素子がより安定的な素子特性となるように、本実施形態では、第２層間膜１１ｂの膜厚およびＰ濃度を設定している。つまり、第２層間膜１１ｂの構成材料をＰＳＧとしつつ、ＰＳＧ中のＰ濃度を後述する所定範囲に規定している。このため、Ｐのゲッタリングサイトとしての機能によって的確に外部イオンを捕獲でき、外部イオンの侵入による半導体スイッチング素子の素子特性の変動が抑制される。
【0036】
具体的には、第２層間膜１１ｂの膜厚を例えば３７０±１００ｎｍとしている。また、第２層間膜１１ｂ中におけるＰ濃度を７．０～８．０［ｗｔ％］としている。そして、次式で表される第２層間膜１１ｂ中におけるＰ総量、つまりＰ濃度と膜厚との積算値が１７００［ｗｔ％・ｎｍ］以上となるようにしている。このＰ総量については、半導体スイッチング素子がより安定的な素子特性となるようにした値であり、必ずしもこの値である必要はなく、１７００［ｗｔ％・ｎｍ］未満とされていても、ある程度安定した素子特性を得ることは可能である。より安定的な素子特性となるようにするために、Ｐ総量を１７００［ｗｔ％・ｎｍ］以上としている。また、Ｐ濃度や第２層間膜１１ｂの膜厚の製造限界を考慮しなければ、Ｐ総量に上限値は無く、少なくともＰ総量が４０００［ｗｔ％・ｎｍ］までは、後述するように、半導体スイッチング素子が安定的な素子特性となるようにできる。
【0037】
［数１］ Ｐ総量＝Ｐ濃度×第２層間膜の厚み
なお、Ｐ総量は、正確には、第２層間膜１１ｂの厚みではなく、第２層間膜１１ｂの体積をＰ濃度に積算した値となるが、第２層間膜１１ｂの平面方向についてはＰ濃度が均一であると見做せる。このため、第２層間膜１１ｂの平面方向については除外しても、半導体スイッチング素子が安定的な素子特性となるために満たすべきＰ総量の値は変わりない。
なお、Ｐ総量は、正確には、第２層間膜１１ｂの厚みではなく、第２層間膜１１ｂの体積をＰ濃度に積算した値となるが、第２層間膜１１ｂの平面方向についてはＰ濃度が均一であると見做せる。このため、第２層間膜１１ｂの平面方向については除外しても、半導体スイッチング素子が安定的な素子特性となるために満たすべきＰ総量の値は変わりない。
【0038】
また、第３層間膜１１ｃは、キャップ膜となるものであり、第２層間膜１１ｂの構成材料よりもガラス転移点が高く、後述する注入されたイオンの活性化のための熱処理温度よりもガラス転移点が高い絶縁材料で構成される。第３層間膜１１ｃは、後述する上部電極１２などをエッチングによってパターニングする際における第２層間膜１１ｂの保護や、第２層間膜１１ｂのエッチング量の制御の容易化などのために備えられている。また、第３層間膜１１ｃを備えることで第２層間膜１１ｂを第１層間膜１１ａおよび第３層間膜１１ｃで挟み込んだサンドイッチ構造にできるため、第２層間膜１１ｂの形状がより安定化する構造にできる。例えば、第３層間膜１１ｃは、７０±３０ｎｍの厚みとされ、シリコン酸化膜（ＳｉＯ２）等の絶縁膜によって構成されている。第３層間膜１１ｃをシリコン酸化膜で構成する場合には、第３層間膜１１ｃのガラス転移点が６００～１０００℃となる。
【0039】
なお、第３層間膜１１ｃは、必ずしも備えられていなくても良い。その場合、第１層間膜１１ａおよび第２層間膜１１ｂによって層間絶縁膜１１が構成され、第２層間膜１１ｂの表面が層間絶縁膜１１の表面となる。
【0040】
さらに、層間絶縁膜１１の表面上にソース電極に相当する上部電極１２や図示していないがゲート配線およびシールド配線が形成されている。上部電極１２は、配線電極１２ａと外部との電気的接続を行うためのめっき層１２ｂとによって構成されている。配線電極１２ａは、アルミニウム－銅（ＡｌＣｕ）などの配線材料で構成されており、外部との電気的接続を行う部分は後述する保護膜１３から露出している。めっき層１２ｂは、配線電極１２ａのうちの露出表面にニッケル（Ｎｉ）めっきなどを行うことで形成されている。上部電極１２は、層間絶縁膜１１に形成されたコンタクトホール１１ｄ内に埋め込まれたタングステン（Ｗ）プラグなどの接続部１０を通じてｐ型ボディ領域３やｎ型不純物領域４と接触させられている。これにより、上部電極１２がｎ型不純物領域４およびｐ型ボディ領域３に電気的に接続されている。
【0041】
また、図示していないが、ゲート配線およびシールド配線も、ＡｌＣｕなどで構成され、これらのうちの外部との電気的接続が行われる部分は露出していてその露出表面にＮメッキなどが形成された構成とされる。ゲート配線も、層間絶縁膜１１に形成されたコンタクトホール内のＷプラグなどの接続部を通じて、ゲート電極層８に電気的に接続されている。また、図示しないが、シールド配線も、層間絶縁膜１１に形成されたコンタクトホール内のＷプラグなどの接続部を通じて、シールド電極７に電気的に接続されている。
【0042】
さらに、上部電極１２の外縁部やゲート配線およびシールド配線を覆うように保護膜１３が形成されている。本実施形態では、保護膜１３をＰＩＱ膜１３ａと樹脂膜１３ｂの二層構造としているが、層数は任意である。保護膜１３は、上部電極１２のうちの内側に位置するパッド部となる部分を露出させつつ、ゲート配線やシールド配線のうちのそれぞれのパット部となる部分を露出させるように形成されている。このため、各パッド部にワイヤボンディングされたり、ターミナル接続されたりすることで、上部電極１２やゲート電極層８およびシールド電極７がそれぞれ外部回路に接続され、所望の電位に制御可能とされている。
【0043】
また、半導体基板１のうちｎ－型ドリフト層２とは反対側の面にドレイン電極に相当する下部電極１５が形成されている。このような構成により、縦型ＭＯＳＦＥＴの基本構造が構成されている。そして、縦型ＭＯＳＦＥＴが複数セル集まって形成されることで、セル領域が構成されている。以上のようにして、縦型ＭＯＳＦＥＴを有する半導体装置が構成されている。
【0044】
【0045】
〔図４Ａに示す工程〕
まず、半導体基板１を用意し、半導体基板１の表面上にｎ－型ドリフト層２をエピタキシャル成長させることで、高濃度層に相当する半導体基板１の一面側にｎ－型ドリフト層２が形成された基板を用意する。次に、ゲートトレンチ５の形成予定領域が開口部２０ａとされたハードマスク２０を配置する。その後、ハードマスク２０をマスクとして用いたエッチングによりゲートトレンチ５を形成する。
まず、半導体基板１を用意し、半導体基板１の表面上にｎ－型ドリフト層２をエピタキシャル成長させることで、高濃度層に相当する半導体基板１の一面側にｎ－型ドリフト層２が形成された基板を用意する。次に、ゲートトレンチ５の形成予定領域が開口部２０ａとされたハードマスク２０を配置する。その後、ハードマスク２０をマスクとして用いたエッチングによりゲートトレンチ５を形成する。
【0046】
〔図４Ｂに示す工程〕
続いて、ハードマスク２０を除去した後、熱酸化などによってゲートトレンチ５の内壁面を含めてｎ－型ドリフト層２の表面にシールド絶縁膜６ａを形成する。そして、シールド絶縁膜６ａの上にドープトポリシリコン２１を積む。これにより、ゲートトレンチ５内がドープトポリシリコン２１によって埋め込まれる。
続いて、ハードマスク２０を除去した後、熱酸化などによってゲートトレンチ５の内壁面を含めてｎ－型ドリフト層２の表面にシールド絶縁膜６ａを形成する。そして、シールド絶縁膜６ａの上にドープトポリシリコン２１を積む。これにより、ゲートトレンチ５内がドープトポリシリコン２１によって埋め込まれる。
【0047】
さらに、ドープトポリシリコン２１の上に、シールドライナー７ａとなる予定の領域以外の部分が開口部２２ａとされたハードマスク２２を配置する。そして、ハードマスク２２をマスクとしてドープトポリシリコン２１をエッチングし、ゲートトレンチ５の底部やゲートトレンチ５の端部などにドープトポリシリコン２１を残すことでシールド電極７やシールドライナー７ａを形成する。また、最も外側に位置するゲートトレンチ５については、ドープトポリシリコンで埋込まれたままとし、この部分もシールドライナー７ａとして使用する。
【0048】
〔図４Ｃに示す工程〕
シールド絶縁膜６ａのうちゲートトレンチ５の上部の側面上やｎ－型ドリフト層２の表面上に形成された部分をエッチングして除去する。ただし、ゲートトレンチ５の先端部においては、シールド絶縁膜６ａが基板表面に至るまで残される。
シールド絶縁膜６ａのうちゲートトレンチ５の上部の側面上やｎ－型ドリフト層２の表面上に形成された部分をエッチングして除去する。ただし、ゲートトレンチ５の先端部においては、シールド絶縁膜６ａが基板表面に至るまで残される。
【0049】
そして、プラズマＣＶＤ（chemical vapor deposition）などで絶縁膜３０をデポジションすることでシールドライナー７ａを含めたシールド電極７の上やゲートトレンチ５の上部の側面を覆う。その後、マスクを用いてシールド電極７やシールドライナー７ａの上に形成された部分が残るように絶縁膜３０をエッチングする。これにより、中間絶縁膜９が形成される。
【0050】
〔図４Ｄに示す工程〕
熱酸化などによってゲートトレンチ５の上部の側面上などに絶縁膜を形成することで、ゲート絶縁膜６ｂが形成される。なお、熱酸化を行う場合、ゲートトレンチ５の長手方向の両先端に位置する部分を含めて中間絶縁膜９の膜厚が増加するが、熱酸化量は膜厚に応じて決まるため、中間絶縁膜９の膜厚増加量はゲート絶縁膜６ｂの厚みよりも小さくなる。
熱酸化などによってゲートトレンチ５の上部の側面上などに絶縁膜を形成することで、ゲート絶縁膜６ｂが形成される。なお、熱酸化を行う場合、ゲートトレンチ５の長手方向の両先端に位置する部分を含めて中間絶縁膜９の膜厚が増加するが、熱酸化量は膜厚に応じて決まるため、中間絶縁膜９の膜厚増加量はゲート絶縁膜６ｂの厚みよりも小さくなる。
【0051】
その後、再びドープトポリシリコンを積んでから、エッチバックすることでゲートトレンチ５内にゲート電極層８を形成する。これにより、トレンチゲート構造が形成される。ゲート電極層８のうちの一部については、ゲート配線に接続されるため、部分的に上方に突出した状態で残される。
【0052】
〔図４Ｅに示す工程〕
ｐ型不純物をイオン注入することにより、ｐ型ボディ領域３を形成する。そして、ｎ型不純物領域４の形成予定領域が開口する図示しないマスクを配置したのち、ｎ型不純物をイオン注入することでｎ型不純物領域４を形成する。
ｐ型不純物をイオン注入することにより、ｐ型ボディ領域３を形成する。そして、ｎ型不純物領域４の形成予定領域が開口する図示しないマスクを配置したのち、ｎ型不純物をイオン注入することでｎ型不純物領域４を形成する。
【0053】
〔図４Ｆに示す工程〕
ＴＥＯＳなどの絶縁膜をデポジションすることにより、第１層間膜１１ａを形成する。このときに第１層間膜１１ａの形成のために用いる材料については、絶縁性を確保しつつ、所望の膜厚を得ることができる材料で、かつ、後工程で行われる熱処理によって流動化しにくい材料を用いている。ここでは、第１層間膜１１ａをＴＥＯＳで構成している例を示しているが、この条件を満たす材料であれば勿論ＴＥＯＳ以外の材料であっても良い。
ＴＥＯＳなどの絶縁膜をデポジションすることにより、第１層間膜１１ａを形成する。このときに第１層間膜１１ａの形成のために用いる材料については、絶縁性を確保しつつ、所望の膜厚を得ることができる材料で、かつ、後工程で行われる熱処理によって流動化しにくい材料を用いている。ここでは、第１層間膜１１ａをＴＥＯＳで構成している例を示しているが、この条件を満たす材料であれば勿論ＴＥＯＳ以外の材料であっても良い。
【0054】
〔図４Ｇに示す工程〕
第１層間膜１１ａの平坦化工程を行う。例えば、ＣＭＰ（chemical mechanical polishing）を行うことにより、第１層間膜１１ａの表面を平坦化する。
第１層間膜１１ａの平坦化工程を行う。例えば、ＣＭＰ（chemical mechanical polishing）を行うことにより、第１層間膜１１ａの表面を平坦化する。
【0055】
〔図４Ｈに示す工程〕
気相成長装置のチャンバー内に試料を配置したのち、平坦化後の第１層間膜１１ａの表面にＰＳＧ単層膜を気相成長させることにより、第２層間膜１１ｂを形成する。このとき、第２層間膜１１ｂを形成するチャンバー内にＰを含有するガスを導入することで、第２層間膜１１ｂが所定のＰ濃度となるようにする。具体的には、Ｐを含有するガスの導入量を調整すると共に成膜時間を調整することで、第２層間膜１１ｂの膜厚およびＰ濃度が所望値となるようにする。ここでは、第２層間膜１１ｂの膜厚を例えば３７０±１００ｎｍとし、第２層間膜１１ｂ中におけるＰ濃度を７．０～８．０［ｗｔ％］としている。
気相成長装置のチャンバー内に試料を配置したのち、平坦化後の第１層間膜１１ａの表面にＰＳＧ単層膜を気相成長させることにより、第２層間膜１１ｂを形成する。このとき、第２層間膜１１ｂを形成するチャンバー内にＰを含有するガスを導入することで、第２層間膜１１ｂが所定のＰ濃度となるようにする。具体的には、Ｐを含有するガスの導入量を調整すると共に成膜時間を調整することで、第２層間膜１１ｂの膜厚およびＰ濃度が所望値となるようにする。ここでは、第２層間膜１１ｂの膜厚を例えば３７０±１００ｎｍとし、第２層間膜１１ｂ中におけるＰ濃度を７．０～８．０［ｗｔ％］としている。
【0056】
〔図４Ｉに示す工程〕
シリコン酸化膜などをデポジションすることにより、第３層間膜１１ｃを形成する。例えば、第３層間膜１１ｃを７０±３０ｎｍの厚みで形成している。
シリコン酸化膜などをデポジションすることにより、第３層間膜１１ｃを形成する。例えば、第３層間膜１１ｃを７０±３０ｎｍの厚みで形成している。
【0057】
〔図４Ｊに示す工程〕
図示しないハードマスクを配置したのち、ハードマスクで覆った状態で層間絶縁膜１１をエッチングすることで、層間絶縁膜１１に対してコンタクトホール１１ｄを形成する。これにより、ｎ型不純物領域４の表面の一部等が露出させられる。
図示しないハードマスクを配置したのち、ハードマスクで覆った状態で層間絶縁膜１１をエッチングすることで、層間絶縁膜１１に対してコンタクトホール１１ｄを形成する。これにより、ｎ型不純物領域４の表面の一部等が露出させられる。
【0058】
このとき、まずはｎ型不純物領域４に繋がるコンタクトホール１１ｄが形成されるようにする。すなわち、層間絶縁膜１１をハードマスクで覆い、ホトエッチングによってハードマスクのうち、ｎ型不純物領域４におけるｘ方向の中央位置と対応する部分を開口させる。そして、ハードマスクをマスクとして用いたエッチングによって層間絶縁膜１１にコンタクトホール１１ｄを形成する。これにより、ｎ型不純物領域４の表面の一部については露出させられ、ｐ型ボディ領域３の表面については層間絶縁膜１１で覆われたままの状態となる。なお、このときに形成しているｎ型不純物領域４に繋がるコンタクトホール１１ｄが第１コンタクトホールに相当する。
【0059】
さらに、ハードマスクを除去したのち、層間絶縁膜１１をマスクとしてｎ型不純物をイオン注入することで、ｎ型不純物領域４の表面部に、図３Ａに示したようなｎ＋型コンタクト領域４ａを形成する。そして、層間絶縁膜１１をマスクとしてシリコンエッチングを行い、コンタクトホール１１ｄと対応する位置、つまりｎ型不純物領域４におけるｘ方向の中央位置に、図２、図３Ａに示したようなコンタクトトレンチ４ｂを形成する。これにより、コンタクトトレンチ４ｂの側面においてｎ＋型コンタクト領域４ａが露出させられると共に、コンタクトトレンチ４ｂの底面においてｐ型ボディ領域３が露出させられる。
【0060】
次に、再び層間絶縁膜１１をハードマスクで覆い、ホトエッチングによってハードマスクのうち、ｐ型ボディ領域３におけるｘ方向の中央位置と対応する部分を開口させる。これにより、ｐ型ボディ領域３の表面の一部については露出させられ、ｎ型不純物領域４の表面についてはハードマスクによって覆われたままの状態となる。そして、ハードマスクをマスクとして用いたエッチングによって層間絶縁膜１１に残りのコンタクトホール１１ｄを形成する。このときに形成しているｐ型ボディ領域３に繋がるコンタクトホール１１ｄが第２コンタクトホールに相当する。これにより、ｐ型ボディ領域３の表面が露出させられる。そして、ハードマスクを除去することで、層間絶縁膜１１やｎ型不純物領域４の表面と対応する位置に形成されたコンタクトホール１１ｄも露出させ、この状態で層間絶縁膜１１をマスクとしてｐ型不純物のイオン注入を行う。これにより、各ｎ型不純物領域４の間に位置する各ｐ型ボディ領域３の表面、つまり平面形状となった部分と、コンタクトトレンチ４ｂの底部に位置する部分におけるｐ型ボディ領域３の表面に、ｐ＋型コンタクト領域３ａが形成される。
【0061】
さらに、注入されたイオンの活性化処理のための熱処理を行う。例えば、９５０℃で活性化アニールを行う。これにより、ｎ＋型コンタクト領域４ａに注入されたｎ型不純物やｐ＋型コンタクト領域３ａに注入されたｐ型不純物が活性化される。このとき、活性化処理を高温で行っているが、本実施形態では侵入抑制膜となる第２層間膜１１ｂをＰＳＧ単層膜によって構成している。ＰＳＧ単層膜は、高温でも形状を維持することができるリフロー温度の高い材料であるため、高温な活性化処理を行っても、コンタクトホール１１ｄ内に第２層間膜１１ｂの一部が流動することが抑制される。このため、コンタクトホール１１ｄの形状を維持することが可能となる。
【0062】
このようにして、コンタクトホール１１ｄの形成工程、ｎ＋型コンタクト領域４ａの形成工程、コンタクトトレンチ４ｂの形成工程、ｐ＋型コンタクト領域３ａの形成工程が完了する。
【0063】
ここで、本実施形態では、ｙ方向においてコンタクトホール１１ｄを離して破線状に構成している。つまり、ｎ型不純物領域４が備えられた位置のコンタクトホール１１ｄと、ｎ型不純物領域４が備えられずにｐ型ボディ領域３が半導体最表面まで形成された位置のコンタクトホール１１ｄとが分離されるようにしている。
【0064】
また、層間絶縁膜１１の最上部でのコンタクトホール１１ｄの寸法について、例えばｘ方向では１００～４００ｎｍ、ｙ方向では１～１０μｍとしている。そして、第１層間膜１１ａの厚みを６００±１５０ｎｍ、第２層間膜１１ｂの膜厚を３７０±１００ｎｍ、第３層間膜１１ｃの膜厚を７０±３０ｎｍとしているため、コンタクトホール１１ｄの幅に対する深さの比であるアスペクト比は１．９～１３．２となる。
【0065】
第２層間膜１１ｂが形状の安定しない材料で構成されている場合には、コンタクトホール１１ｄの幅寸法が小さくなるほど、また、アスペクト比が大きいほど、コンタクトホール１１ｄの形状を維持できないと接続部１０の形成時に埋込み不良が発生し易くなる。コンタクトホール１１ｄの幅寸法については、ｘ方向やｙ方向の寸法のずれか一方が大きければ接続部１０の埋込み不良が発生し難くなるが、小さい方が１００ｎｍ以下になると接続部１０の埋込み不良が発生し易くなる。
【0066】
なお、コンタクトトレンチ４ｂを形成することなく、ｐ型ボディ領域３やｎ型不純物領域４の表面からｐ型不純物をイオン注入してｐ＋型コンタクト領域３ａを形成するような場合、コンタクトホール１１ｄをｙ方向に伸びる直線状にすることもできる。つまり、隣合うｎ型不純物領域４と半導体最表面から露出したｐ型ボディ領域３を繋ぐようにコンタクトホール１１ｄを形成することもできる。この場合には、コンタクトホール１１ｄのｙ方向の寸法が大きくなるため、本実施形態と比較すると接続部１０の埋込み不良は発生し難くなる。
【0067】
〔図４Ｋに示す工程〕
接続部１０の形成工程として、Ｗ膜を成膜したのち、ＣＭＰなどによる表面平坦化を行う。これにより、コンタクトホール１１ｄ内にＷが埋め込まれ、Ｗプラグによる接続部１０が形成される。このとき、上記したように、第２層間膜１１ｂをＰＳＧ単層膜によって構成していてコンタクトホール１１ｄの形状が維持されているため、コンタクトホール１１ｄ内に的確にＷが入り込むようにでき、接続部１０の埋込み不良を抑制することが可能となる。
接続部１０の形成工程として、Ｗ膜を成膜したのち、ＣＭＰなどによる表面平坦化を行う。これにより、コンタクトホール１１ｄ内にＷが埋め込まれ、Ｗプラグによる接続部１０が形成される。このとき、上記したように、第２層間膜１１ｂをＰＳＧ単層膜によって構成していてコンタクトホール１１ｄの形状が維持されているため、コンタクトホール１１ｄ内に的確にＷが入り込むようにでき、接続部１０の埋込み不良を抑制することが可能となる。
【0068】
なお、本実施形態では、コンタクトホール１１ｄ内に配置された接続部１０だけでなく、層間絶縁膜１１の表面にもＷ膜の一部が残るようにしているが、この部分については残っていてもいなくても良い。
【0069】
この後は、図示しないが、上部電極１２およびゲートライナーの形成工程、下部電極１５の形成工程、ＰＩＱ膜１３ａと樹脂膜１３ｂの成膜およびパターニングによる保護膜１３の形成工程を行う。このようにして、本実施形態にかかる縦型ＭＯＳＦＥＴを有する半導体装置が完成する。
【0070】
以上説明した本実施形態の半導体装置によれば、以下に示す効果を得ることができる。
【0071】
まず、ｎ型不純物領域４について、コンタクトトレンチ４ｂを通じてｎ＋型コンタクト領域４ａと上部電極１２とが電気的に接続させられるようにしている。このため、アバランシェ動作に入ったときに、アバランシェブレークダウンによって発生した正孔が上部電極１２に引き抜かれるときに、コンタクトトレンチ４ｂを通じた経路で引き抜かれる。したがって、ｐ型ボディ領域３での電圧の上昇を抑制でき、アバランシェ耐量の低下を抑制することが可能となる。
【0072】
また、ｐ型ボディ領域３について、ｎ＋型コンタクト領域４ａが無い平面形状のｐ型ボディ領域３の表面にｐ＋型コンタクト領域３ａを形成し、このｐ＋型コンタクト領域３ａを通じて上部電極１２と電気的に接続させられるようにしている。このため、負荷短絡時には、ｎ型不純物領域４の間に位置しているｐ型ボディ領域３には電子の注入源となるｎ＋型コンタクト領域４ａが存在しておらず、飽和電流密度を抑制することが可能となる。したがって、短絡耐量の低下を抑制することも可能となる。
【0073】
また、本実施形態の半導体装置では、侵入抑制膜となる第２層間膜１１ｂをＰＳＧ単層膜で構成している。このため、ＰＳＧ中のＰがゲッタリングサイトとして機能し、侵入してきた外部イオンを捕獲できて、半導体側に外部イオンが侵入することを抑制できる。具体的には、図５に示すように、配線電極１２ａをパターニングする際に層間絶縁膜１１が露出した状態になる。この状態で保護膜１３が形成され、さらにめっき層１２ｂが形成されることになり、図５中の矢印で示したように、保護膜１３やめっき層１２ｂ中に含まれるＮａなどの外部イオンが配線電極１２ａより露出した部分から侵入しようとする。しかしながら、第２層間膜１１ｂとしてＰＳＧ単層膜を用いていることから、ＰＳＧ中のＰがゲッタリングサイトとして機能して外部イオンの侵入が抑制される。このため、外部イオンの侵入による縦型ＭＯＳＦＥＴの素子特性の変動を抑制することが可能となる。
【0074】
そして、第２層間膜１１ｂとしてＰＳＧ単層膜を用いているため、膜形状が安定化し、コンタクトホール１１ｄの形状が安定して、コンタクトホール１１ｄ内への接続部１０の埋込みを良好にできる。このため、接続部１０を通じて、上部電極１２とｐ型ボディ領域３やｎ型不純物領域４との電気的接続を良好に行うことができ、コンタクト不良を抑制することが可能となる。
【0075】
【0076】
まず、第２層間膜１１ｂのＰ濃度と膜厚を変化させてＰ総量を調整した試料を作成した。そして、その試料に対して耐久試験としてＰＣＢ（Pressure Cooker Bias）試験を行い、そのＰＣＢ試験前後において、縦型ＭＯＳＦＥＴの閾値電圧Ｖｔｈの変動量［Ｖ］を測定した。図６は、その結果を示している。
【0077】
この測定では、ドレイン側に所定電圧、例えば０．１［Ｖ］を印加すると共に、ソース側を接地電位、つまり０［Ｖ］とし、ゲート電圧を徐々に上昇させてゲート－ソース間電圧Ｖｇｓを変化させ、ドレイン－ソース間電流Ｉｄｓの変化から閾値電圧Ｖｔｈを調べた。そして、図７に示すように、ＰＣＢ試験前の初期時の半導体装置の閾値電圧Ｖｔｈと、ＰＣＢ試験を所定時間、ここでは１９２時間行った後の閾値電圧Ｖｔｈを測定し、その差を閾値電圧Ｖｔｈの変動量ΔＶｔｈ［Ｖ］として表した。なお、図７は、閾値電圧Ｖｔｈの変動量ΔＶｔｈを分かりやすく示すために、第２層間膜１１ｂを形成していない状態でゲート－ソース間電圧Ｖｇｓを変化させたときのドレイン－ソース間電流Ｉｄｓの変化を示してある。
【0078】
図６に示すように、Ｐ総量の増加に伴って閾値電圧Ｖｔｈの変動量が０に近づき、Ｐ総量が１７００［ｗｔ％・ｎｍ］以上になるとその変動量ΔＶｔｈがほぼ０になった。第２層間膜１１ｂのＰ濃度と膜厚を異ならせてＰ総量を変化させているが、Ｐ濃度や膜厚をどのように変化させたかには関係無く、Ｐ総量に基づいて閾値電圧Ｖｔｈの変動量ΔＶｔｈが規定されていた。
【0079】
図６の測定結果から判るように、本実施形態の構成の半導体装置では、閾値電圧Ｖｔｈの変動量ΔＶｔｈを小さくできている。この結果から、第２層間膜１１ｂをＰＳＧ単層膜で構成しつつ、Ｐを導入することでＰをゲッタリングサイトとして機能させられるため、縦型ＭＯＳＦＥＴの素子特性の変動を抑制できることが判る。特に、第２層間膜１１ｂのＰ総量が１７００［ｗｔ％・ｎｍ］以上となるようにすることで、より安定的な素子特性とすることが可能となる。このため、第２層間膜１１ｂのＰ総量が１７００［ｗｔ％・ｎｍ］以上となるように製造工程を管理し、第２層間膜１１ｂのＰ濃度および膜厚を調整することで、素子特性の安定した半導体装置にできる。
【0080】
なお、Ｐ濃度や第２層間膜１１ｂの膜厚の現状での製造限界を考慮しなければ、Ｐ総量に上限値は無く、図６に示すように、少なくとも４０００［ｗｔ％・ｎｍ］までは半導体スイッチング素子が安定的な素子特性が確認できている。このため、少なくとも第２層間膜１１ｂのＰ総量が１７００～４０００［ｗｔ％・ｎｍ］となるように工程管理を行えば、素子特性の安定した半導体装置にできる。具体的には、Ｐ総量が１７００～４０００［ｗｔ％・ｎｍ］の中間の任意の値、例えば２８００［ｗｔ％・ｎｍ］を工程中心、つまり狙い値として設定して工程管理を行う。このようにすれば、第２層間膜１１ｂのＰ総量が１７００～４０００［ｗｔ％・ｎｍ］となるようにでき、半導体装置の素子特性の安定化を図ることができる。
【0081】
また、図６の実験の際に、試料の１つについて、ＰＣＢ試験を長時間行い、途中で複数回試料を取り出してその都度、閾値電圧Ｖｔｈの変動量ΔＶｔｈを測定した。また、参考として、層間絶縁膜１１として第２層間膜１１ｂを形成せずに第１層間膜１１ａのみを形成した試料も作成し、閾値電圧Ｖｔｈの変動量ΔＶｔｈを測定した。図８は、その結果を示している。
【0082】
この図に示すように、第２層間膜１１ｂを形成していない試料については、図中Ｒｅｆのプロットで示したように、閾値電圧Ｖｔｈの変動量ΔＶｔｈが１［Ｖ］以上と大きく、ＰＣＢ試験の時間が長くなると更に変動量ΔＶｔｈが大幅に増加していた。これに対して、本実施形態のように、Ｐ総量を１７００［ｗｔ％・ｎｍ］以上にしたＰＳＧ単層膜で構成される第２層間膜１１ｂを備えた場合、図中ＰＳＧのプロットで示したように、閾値電圧Ｖｔｈの変動量ΔＶｔｈが０．１［Ｖ］程度と小さくなった。つまり、ＰＣＢ試験の時間が長くなっても変動量ΔＶｔｈの増加は少なかった。
【0083】
この結果から判るように、本実施形態の構成の半導体装置では、縦型ＭＯＳＦＥＴの素子特性の変動をより抑制できている。このように、Ｐ総量を１７００［ｗｔ％・ｎｍ］以上にしたＰＳＧ単層膜で構成される第２層間膜１１ｂを備えることで、より外部イオンの侵入を抑制でき、より安定的な素子特性の半導体装置とすることが可能となる。
【0084】
（第２実施形態）
第２実施形態と異なる部分についてのみ説明する。本実施形態は、第１実施形態に対して層間絶縁膜１１の形成工程を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
第２実施形態と異なる部分についてのみ説明する。本実施形態は、第１実施形態に対して層間絶縁膜１１の形成工程を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【0085】
まず、第１実施形態と同様、図４Ａ～図４Ｆに示す工程まで行って、第１層間膜１１ａまで形成する。その後、第１実施形態で説明した図４Ｇに示す工程、つまり第１層間膜１１ａの表面の平坦化を行うことなく、図９Ａに示す工程として、第１層間膜１１ａの表面に第２層間膜１１ｂを形成する。この工程は、第１実施形態の図４Ｈに示す工程と同様の工程として行われる。そして、図９Ｂに示す工程として、第２層間膜１１ｂを平坦化する。その後は、第１実施形態で説明した図４Ｉに示す工程以降の各工程を行う。
【0086】
このように、第１層間膜１１ａを平坦化するのではなく、第２層間膜１１ｂを平坦化するようにしても良い。この場合、第１層間膜１１ａの表面の凹凸高さを加味して第２層間膜１１ｂの膜厚を制御し、平坦化後にも第２層間膜１１ｂの厚みが残るようにすることで、第１実施形態と同様の効果を得ることができる。
【0087】
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0088】
（１）例えば、上記各実施形態では、トレンチゲート構造として、シールド電極７およびゲート電極層８が積層されて二層構造となっているものを例に挙げたが、ゲート電極層８だけの単層構造とされていても良い。
【0089】
（２）また、上記各実施形態では、ｙ方向においてコンタクトホール１１ｄを離して破線状に構成しているが、これも一例を挙げたに過ぎず、ｙ方向においてコンタクトホール１１ｄを直線状に伸ばした形状にしても良い。
【0090】
ただし、上記実施形態のように、ｙ方向においてコンタクトホール１１ｄを離して破線状に構成する場合、コンタクトホール１１ｄの開口面積が小さくなり、接続部１０の埋込み不良が発生し易い。このため、ｙ方向においてコンタクトホール１１ｄを離して破線状に構成する場合に、第２層間膜１１ｂをＰＳＧ単層膜によって構成すると、特に接続部１０の埋込み不良を抑制するのに有効である。
【0091】
（３）また、上記各実施形態では、侵入抑制膜を構成する第２層間膜１１ｂをＰＳＧ単層膜によって構成しているが、これも一例を挙げたに過ぎず、他の材料で第２層間膜１１ｂを構成しても良い。例えば、第２層間膜１１ｂをシリコン窒化膜（ＳｉＮ）の単層膜によって構成することもできる。ＳｉＮは、外部イオンの移動度が低い材料であるため、第２層間膜１１ｂをＳｉＮで構成することで外部イオンが半導体側に侵入すること抑制することができる。
【0092】
第２層間膜１１ｂをＳｉＮで構成した場合について、第１実施形態で説明した図６と同様の実験を行った。図１０は、その結果を示している。この図に示されるように、第２層間膜１１ｂをＳｉＮで構成した場合も、図中ＳｉＮのプロットで示したように、閾値電圧Ｖｔｈの変動量を小さくできている。この結果から、第２層間膜１１ｂをＳｉＮで構成することで外部イオンの移動度を低下させられるため、外部イオンの侵入が抑制され、縦型ＭＯＳＦＥＴの素子特性の変動を抑制できることが判る。そして、ＳｉＮも高温でも形状を維持することができるリフロー温度の高い材料であるため、高温な活性化処理を行っても、コンタクトホール１１ｄ内に第２層間膜１１ｂの一部が流動することが抑制される。このため、コンタクトホール１１ｄの形状を維持することが可能となり、コンタクト不良が抑制できる。
【0093】
（４）また、上記各実施形態では、半導体基板１によって高濃度の不純物領域を形成し、その上にｎ－型ドリフト層２をエピタキシャル成長させることで、高濃度層とｎ－型ドリフト層２とが形成された基板を構成している。これは、ドリフト層を挟んでｐ型ボディ領域３と反対側に高濃度層を構成する場合の一例を示したに過ぎず、ドリフト層を半導体基板によって構成し、その一面側にイオン注入等を行うことで高濃度層を形成するようにしても良い。
【0094】
（５）また、上記各実施形態では、トレンチゲート構造を形成してから、ｐ型ボディ領域３やｎ型不純物領域４を形成したが、これらの形成順を逆にしても良い。すなわち、ｐ型ボディ領域３やｎ型不純物領域４が最終的にトレンチゲート構造の間に位置する部分に形成されていれば良い。
【0095】
（６）また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしても良い。さらに、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴの場合、半導体基板１の導電型をｎ型からｐ型に変更する以外は、上記実施形態で説明した縦型ＭＯＳＦＥＴと同様である。
【符号の説明】
【0096】
３ ｐ型ボディ領域
４ ｎ型不純物領域
７ シールド電極
８ ゲート電極層
１０ 接続部
１１ 層間絶縁膜
１１ａ～１１ｃ 第１～第３層間膜
１１ｄ コンタクトホール
１２ 上部電極
１３ 保護膜
４ ｎ型不純物領域
７ シールド電極
８ ゲート電極層
１０ 接続部
１１ 層間絶縁膜
１１ａ～１１ｃ 第１～第３層間膜
１１ｄ コンタクトホール
１２ 上部電極
１３ 保護膜
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】