(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134120
(43)【公開日】2024-10-03
(54)【発明の名称】記憶装置
(51)【国際特許分類】
G11C 16/08 20060101AFI20240926BHJP
G11C 16/04 20060101ALI20240926BHJP
G11C 16/10 20060101ALI20240926BHJP
【ＦＩ】
G11C16/08 130
G11C16/04 170
G11C16/10 140
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023044238
(22)【出願日】2023-03-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】五十嵐 英紀
(72)【発明者】
【氏名】泉 貴也
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225CA16
5B225DB22
5B225EA05
5B225EB10
5B225FA01
(57)【要約】
【課題】メモリセルトランジスタの劣化を抑制する
【解決手段】実施形態の記憶装置は、第１及び第２ストリング、第１及び第２配線、及び制御回路を含む。第１及び第２ストリングは、それぞれ第１及び第２メモリセルトランジスタを含む。第１及び第２配線は、それぞれ第１及び第２ストリングの一端に接続される。制御回路は、第１及び第２メモリセルトランジスタに書き込み動作を実行する。書き込み動作は、第１及び第２動作を含む。第１動作は、第１及び第２ストリングの一端から他端へと電流を流す。第２動作は、第１動作の後に、第１及び第２メモリセルトランジスタのゲートに第１電圧を供給する。第１動作において第１ストリングには電流が流れ、第２ストリングには電流が流れなかった場合、第２動作の間、第１配線に、第１電圧よりも低い第２電圧が印加され、第２配線に、第２電圧よりも高く第１電圧よりも低い第３電圧が印加される。
【選択図】図７
【解決手段】実施形態の記憶装置は、第１及び第２ストリング、第１及び第２配線、及び制御回路を含む。第１及び第２ストリングは、それぞれ第１及び第２メモリセルトランジスタを含む。第１及び第２配線は、それぞれ第１及び第２ストリングの一端に接続される。制御回路は、第１及び第２メモリセルトランジスタに書き込み動作を実行する。書き込み動作は、第１及び第２動作を含む。第１動作は、第１及び第２ストリングの一端から他端へと電流を流す。第２動作は、第１動作の後に、第１及び第２メモリセルトランジスタのゲートに第１電圧を供給する。第１動作において第１ストリングには電流が流れ、第２ストリングには電流が流れなかった場合、第２動作の間、第１配線に、第１電圧よりも低い第２電圧が印加され、第２配線に、第２電圧よりも高く第１電圧よりも低い第３電圧が印加される。
【選択図】図７
【特許請求の範囲】
【請求項1】
直列に接続された第１メモリセルトランジスタを含んだ第１ストリングと
直列に接続された第２メモリセルトランジスタを含んだ第２ストリングと、
前記第１ストリングの一端に接続された第１配線と、
前記第２ストリングの一端に接続された第２配線と、
前記第１ストリングの他端及び前記第２ストリングの他端に接続された第３配線と、
前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタに書き込み動作を実行する制御回路と、を備え、
前記書き込み動作は、
前記第１ストリング及び前記第２ストリングの一端から他端へと電流を流す制御を含んだ第１動作と、
前記第１動作の後に、前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタのゲートに第１電圧を印加する制御を含んだ第２動作と、を含み、
前記第１動作において前記第１ストリングには電流が流れるとともに前記第２ストリングには電流が流れない場合、前記第２動作の間、前記第１配線に、前記第１電圧より低い第２電圧が印加され、前記第２配線に、前記第２電圧よりも高く前記第１電圧よりも低い第３電圧が印加される、
記憶装置。
直列に接続された第２メモリセルトランジスタを含んだ第２ストリングと、
前記第１ストリングの一端に接続された第１配線と、
前記第２ストリングの一端に接続された第２配線と、
前記第１ストリングの他端及び前記第２ストリングの他端に接続された第３配線と、
前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタに書き込み動作を実行する制御回路と、を備え、
前記書き込み動作は、
前記第１ストリング及び前記第２ストリングの一端から他端へと電流を流す制御を含んだ第１動作と、
前記第１動作の後に、前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタのゲートに第１電圧を印加する制御を含んだ第２動作と、を含み、
前記第１動作において前記第１ストリングには電流が流れるとともに前記第２ストリングには電流が流れない場合、前記第２動作の間、前記第１配線に、前記第１電圧より低い第２電圧が印加され、前記第２配線に、前記第２電圧よりも高く前記第１電圧よりも低い第３電圧が印加される、
記憶装置。
【請求項2】
前記第２動作が実行されると、
前記第１メモリセルトランジスタには、データの書き込みが行われ、
前記第２メモリセルトランジスタには、データの書き込みが行われない、
請求項１に記載の記憶装置。
前記第１メモリセルトランジスタには、データの書き込みが行われ、
前記第２メモリセルトランジスタには、データの書き込みが行われない、
請求項１に記載の記憶装置。
【請求項3】
前記第１電圧は、前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタの閾値電圧を上昇させる大きさの電圧である、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項4】
前記第２電圧は、接地電圧である、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項5】
前記第１動作の間、
前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタのゲート電極には前記第１電圧よりも低い第４電圧が印加され、
前記第１配線及び前記第２配線には第５電圧が印加され、
前記第３配線には前記第２電圧が印加され、
前記第４電圧は、前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタをオンさせる大きさの電圧であり、
前記第５電圧は、前記第２電圧よりも高い、
請求項１に記載の記憶装置。
前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタのゲート電極には前記第１電圧よりも低い第４電圧が印加され、
前記第１配線及び前記第２配線には第５電圧が印加され、
前記第３配線には前記第２電圧が印加され、
前記第４電圧は、前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタをオンさせる大きさの電圧であり、
前記第５電圧は、前記第２電圧よりも高い、
請求項１に記載の記憶装置。
【請求項6】
前記第１ストリングは、
前記直列に接続された第１メモリセルトランジスタの一端と、前記第１配線との間に接続された第１トランジスタと、
前記直列に接続された第１メモリセルトランジスタの一端と、前記第３配線との間に接続された第２トランジスタと、
を更に含み、
前記第２ストリングは、
前記直列に接続された第２メモリセルトランジスタの一端と、前記第２配線との間に接続された第３トランジスタと、
前記直列に接続された第２メモリセルトランジスタの一端と、前記第３配線との間に接続された第４トランジスタと、
を更に含み、
前記第２動作の間、
前記第１トランジスタ及び前記第３トランジスタのゲート電極には第６電圧が印加され、
前記第２トランジスタ及び前記第４トランジスタのゲート電極には前記第２電圧が印加され、
請求項１に記載の記憶装置。
前記直列に接続された第１メモリセルトランジスタの一端と、前記第１配線との間に接続された第１トランジスタと、
前記直列に接続された第１メモリセルトランジスタの一端と、前記第３配線との間に接続された第２トランジスタと、
を更に含み、
前記第２ストリングは、
前記直列に接続された第２メモリセルトランジスタの一端と、前記第２配線との間に接続された第３トランジスタと、
前記直列に接続された第２メモリセルトランジスタの一端と、前記第３配線との間に接続された第４トランジスタと、
を更に含み、
前記第２動作の間、
前記第１トランジスタ及び前記第３トランジスタのゲート電極には第６電圧が印加され、
前記第２トランジスタ及び前記第４トランジスタのゲート電極には前記第２電圧が印加され、
請求項１に記載の記憶装置。
【請求項7】
前記第１動作の間、
前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタのゲート電極には前記第１電圧よりも低い第４電圧が印加され、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタのゲート電極には第７電圧が印加され、
前記第１配線及び前記第２配線には第５電圧が印加され、
前記第３配線には前記第２電圧が印加され、
前記第４電圧は、前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタをオンさせる大きさの電圧であり、
前記第５電圧は、前記第２電圧よりも高い、
前記第７電圧は、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタをオンさせる大きさの電圧である、
請求項６に記載の記憶装置。
前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタのゲート電極には前記第１電圧よりも低い第４電圧が印加され、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタのゲート電極には第７電圧が印加され、
前記第１配線及び前記第２配線には第５電圧が印加され、
前記第３配線には前記第２電圧が印加され、
前記第４電圧は、前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタをオンさせる大きさの電圧であり、
前記第５電圧は、前記第２電圧よりも高い、
前記第７電圧は、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタをオンさせる大きさの電圧である、
請求項６に記載の記憶装置。
【請求項8】
前記第１配線に接続された第１ラッチ回路と、
前記第２配線に接続された第２ラッチ回路と、
を更に備え、
前記第１ラッチ回路は、前記第１動作の結果に基づいて、第１情報を保持し、
前記第２ラッチ回路は、前記第１動作の結果に基づいて、第２情報を保持する、
請求項１に記載の記憶装置。
前記第２配線に接続された第２ラッチ回路と、
を更に備え、
前記第１ラッチ回路は、前記第１動作の結果に基づいて、第１情報を保持し、
前記第２ラッチ回路は、前記第１動作の結果に基づいて、第２情報を保持する、
請求項１に記載の記憶装置。
【請求項9】
前記第１動作において前記第１ストリングに電流が流れるとともに前記第２ストリングに電流が流れない場合、
前記第１ラッチ回路は、第１値を有する前記第１情報を保持し、
前記第２ラッチ回路は、前記第１値と異なる第２値を有する前記第２情報を保持する、
請求項８に記載の記憶装置。
前記第１ラッチ回路は、第１値を有する前記第１情報を保持し、
前記第２ラッチ回路は、前記第１値と異なる第２値を有する前記第２情報を保持する、
請求項８に記載の記憶装置。
【請求項10】
前記第２動作の間、
前記第１情報に基づいて、前記第１配線に、前記第２電圧が印加され、
前記第２情報に基づいて、前記第２配線に、前記第３電圧が印加される、
請求項９に記載の記憶装置。
前記第１情報に基づいて、前記第１配線に、前記第２電圧が印加され、
前記第２情報に基づいて、前記第２配線に、前記第３電圧が印加される、
請求項９に記載の記憶装置。
【請求項11】
前記第１動作において前記第２ストリングに電流が流れない場合、前記第２メモリセルトランジスタに書き込まれるデータに関わらず、前記第２動作の間、前記第２配線に前記第３電圧が印加される、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項12】
前記第１動作において前記第１ストリングに電流が流れるとともに前記第２ストリングに電流が流れない場合、前記第２動作の間、
前記第１配線に前記第２電圧及び前記第３電圧のうちの前記第１メモリセルトランジスタに書き込まれるデータに基づく一方が印加され、
前記第２メモリセルトランジスタに書き込まれるデータに関わらず、前記第２配線に前記第３電圧が印加される、
請求項１に記載の記憶装置。
前記第１配線に前記第２電圧及び前記第３電圧のうちの前記第１メモリセルトランジスタに書き込まれるデータに基づく一方が印加され、
前記第２メモリセルトランジスタに書き込まれるデータに関わらず、前記第２配線に前記第３電圧が印加される、
請求項１に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、記憶装置に関する。
【背景技術】
【0002】
記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０７６８２２２号明細書
【特許文献2】米国特許第１１４２２７３６号明細書
【特許文献3】米国特許第１０９７８１６０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリセルトランジスタの劣化を抑制する。
【課題を解決するための手段】
【0005】
実施形態に係る記憶装置は、第１ストリング、第２ストリング、第１配線、第２配線、第３配線、及び制御回路を含む。第１ストリングは、直列に接続された第１メモリセルトランジスタを含む。第２ストリングは、直列に接続された第２メモリセルトランジスタを含む。第１配線は、第１ストリングの一端に接続される。第２配線は、第２ストリングの一端に接続される。第３配線は、第１ストリングの他端及び第２ストリングの他端に接続される。制御回路は、第１メモリセルトランジスタ及び第２メモリセルトランジスタに書込み動作を実行する。書込み動作は、第１動作及び第２動作を含む。第１動作は、第１ストリング及び第２ストリングの一端から他端へと電流を流す制御を含む。第２動作は、第１動作の後に、第１メモリセルトランジスタ及び第２メモリセルトランジスタのゲートに第１電圧を印加する制御を含む。第１動作において第１ストリングには電流が流れるととおに第２ストリングには電流が流れない場合、第２動作の間、第１配線に、第１電圧より低い第２電圧が印加され、第２配線に、第２電圧よりも高く第１電圧よりも低い第３電圧が印加される。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付される。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。
【0008】
或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【0009】
本明細書及び特許請求の範囲において「実質的に同じ」「略同じ」「略均一」は、同じであることを意図されているものの、製造技術及び（又は）測定技術の限界に起因して完全に同一ではないとともに誤差を許容することを指す。
【0010】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。「電気的に接続されている」とは、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。
【0011】
以下では、ｘ軸、ｙ軸、ｚ軸からなる直交座標系が使用される。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。
【0012】
１．第１実施形態
１．１．構成（構造）
図１は、第１実施形態に係る記憶装置を含むメモリシステムの構成要素及び構成要素の接続、並びに関連する要素の例を示す。図１に示されるように、メモリシステム５は、ホスト装置３により制御され、記憶装置１及びメモリコントローラ２を含む。メモリシステム５は、例えば、ＳＳＤ（solid state drive）又はＳＤＴＭカード等であることが可能である。
１．１．構成（構造）
図１は、第１実施形態に係る記憶装置を含むメモリシステムの構成要素及び構成要素の接続、並びに関連する要素の例を示す。図１に示されるように、メモリシステム５は、ホスト装置３により制御され、記憶装置１及びメモリコントローラ２を含む。メモリシステム５は、例えば、ＳＳＤ（solid state drive）又はＳＤＴＭカード等であることが可能である。
【0013】
記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置３から命令を受け取り、受け取られた命令に基づい記憶装置１を制御する。
【0014】
１．１．１．メモリコントローラ
メモリコントローラ２は、ホストインターフェイス２１、ＣＰＵ（central processing unit）２２、ＲＡＭ（random access memory）２３、ＲＯＭ（read only memory）２４、メモリインターフェイス２５、ＥＣＣ（error correction code）回路２６を含む。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェア（プログラム）がＣＰＵ２２によって実行されることによって、メモリコントローラ２は種々の動作、及びホストインターフェイス２１並びにメモリインターフェイス２５の機能の一部を実行する。ＲＡＭ２３は、さらに、データを一時的に保持し、バッファメモリ及びキャッシュメモリとして機能する。
メモリコントローラ２は、ホストインターフェイス２１、ＣＰＵ（central processing unit）２２、ＲＡＭ（random access memory）２３、ＲＯＭ（read only memory）２４、メモリインターフェイス２５、ＥＣＣ（error correction code）回路２６を含む。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェア（プログラム）がＣＰＵ２２によって実行されることによって、メモリコントローラ２は種々の動作、及びホストインターフェイス２１並びにメモリインターフェイス２５の機能の一部を実行する。ＲＡＭ２３は、さらに、データを一時的に保持し、バッファメモリ及びキャッシュメモリとして機能する。
【0015】
ホストインターフェイス２１は、バスを介してホスト装置３と接続され、メモリコントローラ２とホスト装置３との通信を司る。メモリインターフェイス２５は、記憶装置１と接続され、メモリコントローラ２と記憶装置１との通信を司る。
【0016】
ＥＣＣ回路２６は、記憶装置１に書き込まれるデータ及び記憶装置１からリードされたデータに対して、誤りの検出及び訂正に必要な処理を行う。具体的には、ＥＣＣ回路２６は、記憶装置１に書き込まれるデータに対して誤り訂正符号化処理を行う。誤り訂正符号化後の冗長データを含んだデータは、書込みデータとして記憶装置１に書き込まれる。また、ＥＣＣ回路２６は、記憶装置１からリードされたデータの中の誤りを検出し、誤りがある場合に誤りの訂正を試みる。
【0017】
１．１．２．記憶装置
記憶装置１は、ＮＡＮＤバスを介してメモリコントローラ２と接続されている。ＮＡＮＤバスは、複数の制御信号及び８ビットの幅の入出力信号ＤＱを伝送する。制御信号は、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、￣ＷＰ、データストローブ信号ＤＱＳ及び￣ＤＱＳ、並びにレディー・ビジー信号ＲＢを含む。符号「￣」は、反転論理を示す。記憶装置１は、入出力信号ＤＱを受け取り、入出力信号ＤＱを送信する。入出力信号ＤＱは、コマンド（ＣＭＤ）、書込みデータ又は読出しデータ（ＤＡＴ）、アドレス情報（ＡＤＤ）、及びステータス（ＳＴＡ）を含む。
記憶装置１は、ＮＡＮＤバスを介してメモリコントローラ２と接続されている。ＮＡＮＤバスは、複数の制御信号及び８ビットの幅の入出力信号ＤＱを伝送する。制御信号は、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、￣ＷＰ、データストローブ信号ＤＱＳ及び￣ＤＱＳ、並びにレディー・ビジー信号ＲＢを含む。符号「￣」は、反転論理を示す。記憶装置１は、入出力信号ＤＱを受け取り、入出力信号ＤＱを送信する。入出力信号ＤＱは、コマンド（ＣＭＤ）、書込みデータ又は読出しデータ（ＤＡＴ）、アドレス情報（ＡＤＤ）、及びステータス（ＳＴＡ）を含む。
【0018】
信号￣ＣＥは記憶装置１をイネーブルにする。信号ＣＬＥは、入出力信号ＤＱによるコマンドの送信を記憶装置１に通知する。信号ＡＬＥは、入出力信号ＤＱによるアドレス信号の送信を記憶装置１に通知する。信号￣ＷＥは、入出力信号ＤＱの取り込みを記憶装置１に指示する。信号￣ＲＥは、入出力信号ＤＱの出力を記憶装置１に指示する。レディー・ビジー信号ＲＢは、記憶装置１がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。記憶装置１は、レディー状態にあると、コマンドを受け付け、ビジー状態にあると、コマンドを受け付けない。
【0019】
記憶装置１は、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバ１４、ロウデコーダ１５、及びセンスアンプ１６等の要素を含む。
【0020】
メモリセルアレイ１０は複数のメモリブロック（ブロック）ＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。各ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）の集合である。各ストリングユニットＳＵは複数のＮＡＮＤストリング（ストリング）ＮＳ（図示せず）の集合である。各ストリングＮＳは、複数のメモリセルトランジスタＭＴを含む。
【0021】
コマンドレジスタ１１は、メモリコントローラ２によって受け取られたコマンドＣＭＤを保持する。コマンドＣＭＤは、シーケンサ１３にデータ読出し、データ書込み、及びデータ消去を含む種々の動作を指示する。
【0022】
アドレスレジスタ１２は、メモリコントローラ２によって受け取られたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線ＷＬ、及びビット線ＢＬの選択に使用される。
【0023】
シーケンサ１３は、記憶装置１全体の動作を制御する。シーケンサ１３は、コマンドレジスタ１１から受け取られたコマンドＣＭＤに基づいてドライバ１４、ロウデコーダ１５、及びセンスアンプ１６を制御して、データ読出し、データ書込み、データ消去等を含む種々の動作を実行する。
【0024】
ドライバ１４は、記憶装置１の動作に必要な種々の電圧を生成し、複数の電圧のうちの選択されたものをロウデコーダ１５に供給する。
【0025】
ロウデコーダ１５は、アドレスレジスタ１２から受け取られたブロックアドレスＢＡｄに基づいて選択された１つのブロックＢＬＫにドライバ１４から供給される電位を転送する。
【0026】
センスアンプ１６は、メモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいて読出しデータを生成し、又は、書込みデータをメモリセルトランジスタＭＴに転送する。
【0027】
１．１．３．メモリセルアレイの回路構成
図２は、第１実施形態に係る記憶装置が備える１つのブロックの構成要素及び構成要素の接続の例を示す。複数のブロックＢＬＫ、例えば全てのブロックＢＬＫは、図２に示される構成要素及び接続を含む。
図２は、第１実施形態に係る記憶装置が備える１つのブロックの構成要素及び構成要素の接続の例を示す。複数のブロックＢＬＫ、例えば全てのブロックＢＬＫは、図２に示される構成要素及び接続を含む。
【0028】
１つのブロックＢＬＫは、複数のストリングユニットＳＵを含む。記憶装置１が備えるブロックＢＬＫの数及び１つのブロックＢＬＫ内のストリングユニットＳＵの数は、任意の数に設定出来る。以下の記述は、１つのブロックＢＬＫが５つのストリングユニットＳＵ０～ＳＵ４を含む例に基づく。
【0029】
ｍ本のビット線ＢＬ０～ＢＬｍ－１の各々は、各ブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ４の各々からの１つのＮＡＮＤストリングＮＳと接続されている。ｍは正の整数である。
【0030】
各ＮＡＮＤストリングＮＳは、１つの選択ゲートトランジスタＳＴ、複数のメモリセルトランジスタＭＴ、及び１つの選択ゲートトランジスタＤＴ（ＤＴ０、ＤＴ１、ＤＴ２、ＤＴ３、又はＤＴ４）を含む。図２は、各ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ０～ＭＴ７を含む例に基づく。
【0031】
メモリセルトランジスタＭＴは、制御ゲート電極、及び周囲から絶縁された電荷蓄積膜を含み、電荷蓄積膜中の電荷の量に基づいてデータを不揮発に記憶する素子である。選択ゲートトランジスタＳＴ及びＤＴのそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0032】
選択ゲートトランジスタＳＴ、メモリセルトランジスタＭＴ、及び選択ゲートトランジスタＤＴは、この順で、ソース線ＳＬと１つのビット線ＢＬとの間に直列に接続されている。
【0033】
相違する複数のビット線ＢＬとそれぞれ接続された複数のＮＡＮＤストリングＮＳは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲート電極は、ワード線ＷＬ０～ＷＬ７とそれぞれ接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。
【0034】
選択ゲートトランジスタＤＴ０～ＤＴ４はストリングユニットＳＵ＿０～ＳＵ＿４にそれぞれ属する。図２において、選択ゲートトランジスタＤＴ２～ＤＴ４は図示されていない。ストリングユニットＳＵ＿０の複数のＮＡＮＤストリングＮＳの各々の選択ゲートトランジスタＤＴ０のゲートは選択ゲート線ＳＧＤＬ０に接続されている。同様に、ストリングユニットＳＵ＿１、ＳＵ＿２、ＳＵ＿３、及びＳＵ＿４のそれぞれの複数のＮＡＮＤストリングＮＳの各々の選択ゲートトランジスタＤＴ１、ＤＴ２、ＤＴ３、及びＤＴ４のゲートは選択ゲート線ＳＧＤＬ１、ＳＧＤＬ２、ＳＧＤＬ３、及びＳＧＤＬ４に接続されている。
【0035】
選択ゲートトランジスタＳＴのゲートは選択ゲート線ＳＧＳＬに接続されている。
【0036】
なお、第１実施形態に係る記憶装置１が備えるブロックＢＬＫの構成要素及び構成要素の接続は、以上で説明した例に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択ゲートトランジスタＳＴ及びＤＴの個数は、それぞれ任意の個数に設計され得る。
【0037】
１．１．４．センスアンプの構成
図３は、第１実施形態に係る記憶装置のセンスアンプの構成要素及び構成要素の接続の例を示す。
図３は、第１実施形態に係る記憶装置のセンスアンプの構成要素及び構成要素の接続の例を示す。
【0038】
図３に示されるように、センスアンプ１６は、複数のセンスアンプユニットＳＡＵ及び複数のラッチ回路ＸＤＬを含む。センスアンプユニットＳＡＵは、ビット線ＢＬ毎に設けられる。ラッチ回路ＸＤＬは、例えばセンスアンプユニットＳＡＵ毎に設けられる。ラッチ回路ＸＤＬは、読み出しデータ及び書込みデータを一時的に記憶する。ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと記憶装置１内の入出力回路との間のデータの入出力に用いられる。各ラッチ回路ＸＤＬは、バスＤＢＵＳを介して、センスアンプユニットＳＡＵに接続されている。なお、１つのラッチ回路ＸＤＬに、複数のセンスアンプユニットＳＡＵが接続されていてもよい。
【0039】
センスアンプユニットＳＡＵは、例えば、センス回路ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、及びＴＤＬを含む。センス回路ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、及びＴＤＬは、バスＬＢＵＳに共通に接続されている。言い換えると、ラッチ回路ＸＤＬ、センス回路ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、及びＴＤＬは、互いにデータを送受信可能なように接続されている。
【0040】
センス回路ＳＡは、読出し動作時には、接続されたビット線ＢＬに読み出されたデータをセンスし、読み出しデータが“０”データであるか“１”データであるかを判定する。また、センス回路ＳＡは、書込み動作時には、ラッチ回路ＳＤＬに記憶されたデータに基づいてビット線ＢＬに電圧を印加する。
【0041】
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、及びＴＤＬは、読み出しデータ及び書込みデータを一時的に記憶する。例えば、読出し動作時には、センス回路ＳＡからラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、及びＴＤＬのいずれかにデータが転送され得る。また、書込み動作時には、ラッチ回路ＸＤＬからラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、及びＴＤＬのいずれかにデータが転送され得る。
【0042】
各センスアンプユニットＳＡＵは、このセンスアンプユニットＳＡＵが接続された１つのビット線ＢＬを介して、複数のストリングＳＴＲと接続されている。以下、或るラッチ回路ＳＤＬとビット線ＢＬを介して接続されているストリングＳＴＲは、このラッチ回路ＳＤＬに「対応する」ストリングＳＴＲと称される場合がある。同様に、或るストリングＳＴＲと接続されているラッチ回路ＳＤＬは、ストリングＳＴＲに「対応する」ラッチ回路ＳＤＬと称される場合がある。他のラッチ回路ＢＤＬ、ＣＤＬ、ＤＤＬ、ＴＤＬについても同じである。
【0043】
１．１．５．メモリセルアレイの構造
各ブロックＢＬＫは、図２及び図３に示される回路が実現される限り、どのような構造を有していてもよい。例として、各ブロックＢＬＫは、図４に示される構造を有することができる。図４は、第１実施形態に係る記憶装置のメモリセルアレイの一部の構造の例を概略的に示す。
各ブロックＢＬＫは、図２及び図３に示される回路が実現される限り、どのような構造を有していてもよい。例として、各ブロックＢＬＫは、図４に示される構造を有することができる。図４は、第１実施形態に係る記憶装置のメモリセルアレイの一部の構造の例を概略的に示す。
【0044】
図４に示されるように、基板ｓｕｂの上面上に絶縁体ＩＮＳが設けられている。絶縁体ＩＮＳの上面上に、導電体ＣＣが設けられている。導電体ＣＣは、ソース線ＳＬの一部として機能する。
【0045】
導電体ＣＣの上方に、１つの導電体ＣＳ、複数（例えば８つ）の導電体ＣＷ、及び導電体ＣＤが設けられている。導電体ＣＳ、ＣＷ、及びＣＤは、この順で間隔を有してｚ軸に沿って並び、ｙ軸に沿って延びる。導電体ＣＳ、ＣＷ、及びＣＤは、それぞれ、各ＮＡＮＤストリングＮＳの選択ゲート線ＳＧＳＬ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤＬとして機能する。
【0046】
導電体ＣＣの上方に、メモリピラーＭＰが設けられている。メモリピラーＭＰは、導電体ＣＳ、ＣＷ、及びＣＤを貫く。メモリピラーＭＰの下面は、導電体ＣＣ中に位置する。メモリピラーＭＰは、絶縁体ＩＣ、半導体（層）ＳＦ、トンネル絶縁体（層）ＩＴ、電荷蓄積層ＩＡ、ブロック絶縁体（層）ＩＢ、及び導電体（層）ＣＴを含む。
【0047】
絶縁体ＩＣは、ｚ軸に沿って延びる柱状の形状を有し、メモリピラーＭＰの中央に位置する。半導体ＳＦは、絶縁体ＩＣの側面を覆う。半導体ＳＦは、下面の一部において導電体ＣＣと接する。半導体ＳＦは、メモリセルトランジスタＭＴ及び選択ゲートトランジスタＤＴ並びにＳＴのチャネル領域並びにボディとして機能する。チャネル領域は、チャネルが形成される領域である。
【0048】
トンネル絶縁体ＩＴは、半導体ＳＦの側面を覆う。電荷蓄積層ＩＡは、絶縁体又は導電体であり、トンネル絶縁体ＩＴの側面を覆う。ブロック絶縁体ＩＢは、トンネル絶縁体ＩＴの側面を覆う。
【0049】
導電体ＣＴは、絶縁体ＩＣの上面及び半導体ＳＦの上面を覆う。
【0050】
いくつかの導電体ＣＴの上面は、導電性のプラグＣＰを介して導電体ＣＢと接続されている。導電体ＣＢはｘ軸に沿って延び、ｙ軸に沿って並ぶ。導電体ＣＢは、ビット線ＢＬとして機能する。
【0051】
各メモリピラーＭＰのうちの導電体ＣＳ、ＣＷ、及びＣＤと交わる部分は、それぞれ選択ゲートトランジスタＳＴ、メモリセルトランジスタＭＴ、及び選択ゲートトランジスタＤＴとして機能する。
【0052】
１．１．６．メモリセルトランジスタによるデータの記憶
記憶装置１は、１つのメモリセルトランジスタＭＴにおいて２ビット以上のデータを保持することができる。図５は、例として、第１実施形態のメモリシステムの１メモリセルトランジスタＭＴあたり１ビットのデータを保持するメモリセルトランジスタＭＴの閾値電圧の分布とデータのマッピングを示す。各メモリセルトランジスタＭＴの閾値電圧は、保持されるデータに応じた値を有する。メモリセルトランジスタＭＴあたり１ビットの記憶の場合、各メモリセルトランジスタＭＴは、２個の状態のうちの閾値電圧に応じた１つの状態にあることが可能である。２個の状態は、“１”ステート及び“０”ステートと称される。“０”ステートにあるメモリセルトランジスタＭＴは、“１”ステートにあるメモリセルトランジスタＭＴより高い閾値電圧を有する。“１”ステートは消去状態に相当する。
記憶装置１は、１つのメモリセルトランジスタＭＴにおいて２ビット以上のデータを保持することができる。図５は、例として、第１実施形態のメモリシステムの１メモリセルトランジスタＭＴあたり１ビットのデータを保持するメモリセルトランジスタＭＴの閾値電圧の分布とデータのマッピングを示す。各メモリセルトランジスタＭＴの閾値電圧は、保持されるデータに応じた値を有する。メモリセルトランジスタＭＴあたり１ビットの記憶の場合、各メモリセルトランジスタＭＴは、２個の状態のうちの閾値電圧に応じた１つの状態にあることが可能である。２個の状態は、“１”ステート及び“０”ステートと称される。“０”ステートにあるメモリセルトランジスタＭＴは、“１”ステートにあるメモリセルトランジスタＭＴより高い閾値電圧を有する。“１”ステートは消去状態に相当する。
【0053】
データ書込みによって、書込み対象のメモリセルトランジスタＭＴは、書き込まれるデータに基づいて、“１”ステートに維持されるか、または“０”ステートに移される。
【0054】
各ステートに１ビットのデータが任意の形で割り当てられることが可能である。各ステートは、例えば、以下の１ビットデータを有しているものとして扱われる。
“１”ステート ：“１”データ
“０”ステート ：“０”データ
ある同じ１ビットデータを保持する複数のメモリセルトランジスタＭＴであっても、メモリセルトランジスタＭＴの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。
“１”ステート ：“１”データ
“０”ステート ：“０”データ
ある同じ１ビットデータを保持する複数のメモリセルトランジスタＭＴであっても、メモリセルトランジスタＭＴの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。
【0055】
データ読出し対象のメモリセルトランジスタＭＴによって保持されているデータの割り出しのために、データ読出し対象のメモリセルトランジスタＭＴのステートが判断される。データ読出し対象のメモリセルトランジスタＭＴの閾値電圧がどの範囲にあるかが、このデータ読出し対象のメモリセルトランジスタＭＴのステートの割り出しに用いられる。データ読出し対象のメモリセルトランジスタＭＴの閾値電圧の範囲の割り出しのために、読出し電圧ＶＣＧＲが用いられる。また、読出しパス電圧ＶＲＥＡＤは、閾値電圧が高いステート“０”のいずれのメモリセルトランジスタＭＴの閾値電圧より高い。読出しパス電圧ＶＲＥＡＤをゲートにおいて受けるメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【0056】
データ消去によって、消去対象のセルトランジスタの閾値電圧を下げて、“１”ステートへと移される。
【0057】
【0058】
ストリングＳＴＲは、断線や異物の介在などによって、一端から他端まで電流を流すことができない状態となっている場合がある。以下、ストリングＳＴＲが一端から他端まで電流を流すことができない状態は、オープン状態と称される場合がある。図６は、例として、ストリングＳＴＲ２及びＳＴＲ３がオープン状態となっている。一方、ストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ４～ＳＴＲ７は、一端から他端まで電流を流すことができる状態となっている。ストリングＳＴＲ中のうち、断線や異物などによってストリングＳＴＲをオープン状態としている箇所は、以下、オープン部分ＯＰと称される場合がある。オープン部分ＯＰは、ストリングＳＴＲのいずれの場所にも位置し得る。
【0059】
１．２．動作
１．２．１．書込み動作
図７は、第１実施形態に係る記憶装置の書込み動作の例のフローを示す。図７のフローは、或るセルユニットＣＵに対するデータ書込みのコマンドと書き込まれるデータ（書込みデータ）が記憶装置１によって受け取られると開始する。データ書込み対象のセルユニットＣＵは、選択セルユニットＣＵと称される場合がある。
１．２．１．書込み動作
図７は、第１実施形態に係る記憶装置の書込み動作の例のフローを示す。図７のフローは、或るセルユニットＣＵに対するデータ書込みのコマンドと書き込まれるデータ（書込みデータ）が記憶装置１によって受け取られると開始する。データ書込み対象のセルユニットＣＵは、選択セルユニットＣＵと称される場合がある。
【0060】
以下、オープン状態にあるストリングＳＴＲとして、図６を参照して上記されているように、ストリングＳＴＲ３及びＳＴＲ４が代表として用いられる。また、選択セルユニットＣＵがワード線ＷＬ５と接続されているセルユニットＣＵである例に基づく。よって、ワード線ＬＷ５が、選択されているワード線（選択ワード線）である。選択セルユニットＣＵ中のメモリセルトランジスタＭＴは、選択メモリセルトランジスタＭＴと称される場合がある。
【0061】
例として、図８に示されているように、書込みデータは、ストリングＳＴＲ０～ＳＴＲ７の選択メモリセルトランジスタＭＴに書き込まれるビットにおいて、それぞれ、“１”データ、“１”データ、“０”データ、“１”データ、“０”データ、“１”データ、“１”データ、及び“０”データを含んでいる。すなわち、書込みデータは、ストリングＳＴＲ０～ＳＴＲ７の選択メモリセルトランジスタＭＴに書き込まれる部分のビットにおいて、ストリングＳＴＲ０の側から順に１１０１０１１０を有する。記憶装置１によって受け取られた書込みデータの各ビットの値は、センスアンプ１６内のラッチ回路ＳＤＬの組、ラッチ回路ＡＤＬの組、ラッチ回路ＢＤＬの組、ラッチ回路ＣＤＬの組、ラッチ回路ＤＤＬの組、及びラッチ回路ＴＤＬの組のいずれかの組に記憶される。
【0062】
書込みデータは、現時点のインヒビット指定データとして使用される。インヒビット指定データは、後述のプログラム動作の間に、各ストリングＳＴＲをインヒビット状態にするか否かを指定する情報を含む。インヒビット状態は、後続のプログラム動作の間に、閾値電圧が維持されるメモリセルトランジスタＭＴを含んだストリングＳＴＲを、このメモリセルトランジスタＭＴの閾値電圧を上昇させない電圧バイアスが印加されている維持している状態である。インヒビット指定データは、各ビットにおいて、１つのストリングＳＴＲに対応しており、すなわち、対応しているストリングＳＴＲについてインヒビットを指定する。インヒビット指定データは、ストリングＳＴＲ０～ＳＴＲ７について示すビットにおいて、ストリングＳＴＲ０の側から順に１１０１０１１０を有する。インヒビット指定データは、ラッチ回路ＳＤＬの組、ラッチ回路ＡＤＬの組、ラッチ回路ＢＤＬの組、ラッチ回路ＣＤＬの組、ラッチ回路ＤＤＬの組、及びラッチ回路ＴＤＬの組のいずれかに記憶される。シーケンサ１３は、後続のプログラムの間、インヒビット指定データに基づいて、指定されているストリングＳＴＲをインヒビット状態に維持する。例えば、インヒビット指定データは、“１”データによってインヒビット状態を指定し、“０”データによって、プログラム可能状態を指定する。
【0063】
以上より、ストリングＳＴＲ０～ＳＴＲ７は、以下の記述において、以下に示される種類のストリングＳＴＲの代表として機能する。
【0064】
ストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ５、及びＳＴＲ６は、オープン状態になく、かつ“１”データを書き込まれる選択メモリセルトランジスタＭＴを含んだストリングＳＴＲを代表する。
【0065】
ストリングＳＴＲ４及びＳＴＲ７は、オープン状態になく、かつ“０”データを書き込まれる選択メモリセルトランジスタＭＴを含んだストリングＳＴＲを代表する。
【0066】
ストリングＳＴＲ２は、オープン状態にあり、かつ“０”データを書き込まれる選択メモリセルトランジスタＭＴを含んだストリングＳＴＲを代表する。
【0067】
ストリングＳＴＲ３は、オープン状態にあり、かつ“１”データを書き込まれる選択メモリセルトランジスタＭＴを含んだストリングＳＴＲを代表する。
【0068】
図７に戻る。シーケンサ１３は、ＭＨオープンリードを行う（ＳＴ１０）。ＭＨオープリンリードは、選択メモリセルトランジスタＭＴを含んだストリングＳＴＲのうち、オープン状態のストリングＳＴＲを特定するためのリードを指す。ＭＨオープンリードは、ストリングＳＴＲに電圧を印加して、ストリングＳＴＲを電流が流れるか否かに基づいて、オープン状態のストリングＳＴＲを特定する。具体的には、以下の通りである。
【0069】
図９は、第１実施形態に係る記憶装置においてＭＨオープンリードの間に配線に印加される電圧及び内部データの例を示す。シーケンサ１３は、ドライバ１４、及びロウデコーダ１５を制御して、以下に記述される電圧を配線に印加する。
【0070】
図９に示されるように、ソース線ＳＬは、接地電圧ＶＳＳを受け、選択ゲート線ＳＧＤＬ及びＳＧＳＬは、電圧ＶＳＧを受ける。電圧ＶＳＧは、選択ゲートトランジスタＤＴ及びＳＴをオンに維持する大きさを有する。ビット線ＢＬは、電圧ＶＢＬを受ける。電圧ＶＢＬは、接地電圧ＶＳＳより高い。ワード線ＷＬ０～ＷＬ７は、読出しパス電圧ＶＲＥＡＤを受ける。
【0071】
上記のような電圧の印加により、メモリセルトランジスタＭＴ並びに選択ゲートトランジスタＤＴ及びＳＴはオン状態となる。このため、オープン状態にないストリングＳＴＲ０、ＳＴＲ１、及びＳＴＲ４～ＳＴＲ７を、電流が流れる。一方、オープン状態のストリングＳＴＲ２及びＳＴＲ３を、電流が流れない。電流が流れるか否かに基づくデータは、ストリングＳＴＲごとに、このストリングＳＴＲと接続された、ラッチ回路ＳＤＬの組、ラッチ回路ＡＤＬの組、ラッチ回路ＢＤＬの組、ラッチ回路ＣＤＬの組、ラッチ回路ＤＤＬの組、及びラッチ回路ＴＤＬの組のいずれかに記憶される。例えば、電流が流れるか否かに基づくデータは、ラッチ回路ＳＤＬの組と異なるラッチ回路の組に記憶され、例えば、ラッチ回路ＡＤＬの組に記憶される。電流が流れるか否かに基づくデータは、ＭＨオープンリードの結果を示すデータ（ＭＨオープンリード結果データ）として機能する。各ラッチ回路ＡＤＬのデータは、このラッチ回路ＡＤＬに対応するストリングＳＴＲについてのＭＨオープンリードの結果を記憶する。例えば、ＭＨオープンリードの結果は、“０”データである場合、対応するストリングＳＴＲがオープン状態にあることを表し、“１”データである場合、オープン状態にないことを表す。
【0072】
ステップＳＴ１０の結果、ＭＨオープンリード結果データは、ストリングＳＴＲ０～ＳＴＲ７について示すビットにおいて、ストリングＳＴＲ０の側から順に１１００１１１１を有する。すなわち、ストリングＳＴＲ２及びＳＴＲ３に対応するラッチ回路ＡＤＬは、“０”データを記憶し、ストリングＳＴＲ０、ＳＴＲ１、及びＳＴＲ４～ＳＴＲ７に対応するラッチ回路ＡＤＬは、“１”データを記憶する。
【0073】
図７に戻る。シーケンサ１３は、インヒビット処理を行う（ＳＴ１１）。インヒビット処理は、ＭＨオープンリード結果データに基づいて、特定のストリングＳＴＲをインヒビット状態にすることを指す。具体的には、以下の通りである。
【0074】
図１０は、第１実施形態に係る記憶装置によるインヒビット処理の間の内部データを示す。図１０に示されるように、ＭＨオープンリード結果データにおいて“０”データのビットは、インヒビット指定データのビットにおいて、書込みデータの値によらずに“１”データとされる。すなわち、インヒビット指定データのうちのストリングＳＴＲ２に対応するビットは、“１”データに変わる。また、インヒビット指定データのうちのストリングＳＴＲ３に対応するビットは、もともと“１”データであったため、“１”データが維持される。インヒビット指定データのうち、ＭＨオープンリード結果データの中で“１”データを有するビットは、値を維持する。これにより、インヒビット指定データは、現時点において、“１”データを書き込まれるビット及びオープン状態のストリングＳＴＲについて示すビットにおいて、“０”データを有する。以上のようなデータの操作の結果、インヒビット指定データは、ストリングＳＴＲ０～ＳＴＲ７について示すビットにおいて、ストリングＳＴＲ０の側から順に１１１１０１１０を有する。
【0075】
図７に戻る。シーケンサ１３は、プログラム動作を行う（ＳＴ１２）。プログラム動作は、特定の選択メモリセルトランジスタＭＴの閾値電圧を上昇させるとともに、別の選択メモリセルトランジスタＭＴの閾値電圧を維持するように配線に電圧を印加することを指す。プログラム動作は、インヒビット指定データに基づく。具体的には、以下の通りである。
【0076】
図１１は、第１実施形態に係る記憶装置によるプログラム動作の間に配線に印加される電圧及び内部データの例を示す。図１１に示されるように、選択ゲート線ＳＧＤＬは、電圧ＶＳＧＤを受ける。電圧ＶＳＧＤは、選択ゲートトランジスタＤＴをオンさせる大きさを有し、接地電圧ＶＳＳより高い。選択ゲート線ＳＧＳＬは、接地電圧ＶＳＳを受ける。ソース線ＳＬは、電圧ＶＤＤＳＡを受ける。
【0077】
また、インヒビット指定データにおいて“１”データを有するビットが示すストリングＳＴＲと接続されているビット線ＢＬは、電圧ＶＤＤＳＡを受ける。すなわち、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ５、及びＢＬ６は、電圧ＶＤＤＳＡを受ける。電圧ＶＤＤＳＡは、接地電圧ＶＳＳより高い。電圧ＶＤＤＳＡを受けるビット線ＢＬと接続されたストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ２、ＳＴＲ３、ＳＴ５、及びＳＴＲ６は、インヒビット状態にある。すなわち、ストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ２、ＳＴＲ３、ＳＴ５、及びＳＴＲ６中の選択メモリセルトランジスタＭＴは、後述のプログラム電圧ＶＰＧＭの印加によっても、閾値電圧をほとんど上昇させないか、維持する状態にある。
【0078】
一方、インヒビット指定データにおいて、“０”データを有するビットが示すストリングＳＴＲと接続されているビット線ＢＬは、電圧ＶＳＳを受ける。すなわち、ビット線ＢＬ４及びＢＬ７は、接地電圧ＳＳを受ける。電圧ＶＳＳを受けるビット線ＢＬと接続されたストリングＳＴＲ４及びＳＴＲ７は、プログラム可能状態にある。すなわち、ストリングＳＴＲ４及びＳＴＲ７中の選択メモリセルトランジスタＭＴは、後述のプログラム電圧ＶＰＧＭの印加によって、閾値電圧を上昇させる状態にある。
【0079】
ここまで記述されているような電圧が印加されている状態で、選択ワード線ＷＬは、プログラム電圧ＶＰＧＭを受けるとともに、選択ワード線ＷＬ以外のワード線ＷＬはプログラムパス電圧ＶＰＡＳＳを受ける。プログラム電圧ＶＰＧＭは、読出しパス電圧ＶＲＥＡＤ及び電圧ＶＤＤＳＡより高い。プログラムパス電圧ＶＰＡＳＳは、接地電圧ＶＳＳより高く、プログラム電圧ＶＰＧＭより低い。
【0080】
ワード線ＷＬへの電圧の印加により、プログラム可能状態にあるストリングＳＴＲ４及びＳＴＲ７においては、選択メモリセルトランジスタＭＴの閾値電圧は上昇する。一方、インヒビット状態にあるストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ２、ＳＴＲ３、ＳＴ５、及びＳＴＲ６においては、選択メモリセルトランジスタＭＴの閾値電圧はほとんど又は全く上昇しない。
【0081】
図７に戻る。シーケンサ１３は、ベリファイ動作を行う（ＳＴ１３）。ベリファイ動作は、選択メモリセルトランジスタＭＴが書込みデータに基づく大きさの閾値電圧を有するかを確認する動作を指す。ベリファイ動作は、選択ワード線ＷＬに印加される電圧の相違を除いて読出し動作と同じである。すなわち、ベリファイ動作では、ベリファイ電圧を用いた読出し動作が行われ、プログラム可能状態にあるストリングＳＴＲの選択メモリセルトランジスタＭＴがベリファイ電圧を超える閾値電圧を有するかが確認される。
【0082】
図１２は、第１実施形態に係る記憶装置によるベリファイ動作の間に配線に印加される電圧及び内部データの例を示す。図１２に示されるように、選択ゲート線ＳＧＤＬは、電圧ＶＳＧを受ける。選択ゲート線ＳＧＳＬは、接地電圧ＶＳＳを受ける。選択ワード線ＷＬは、ベリファイ電圧ＶＰＶを受けるとともに、選択ワード線ＷＬ以外のワード線ＷＬは読出しパス電圧ＶＲＥＡＤを受ける。これにより、ストリングＳＴＲを電流が流れ得る状態が形成される。選択ゲート線ＳＧＤＬ及びＳＧＳＬ、並びにワード線ＷＬへの電圧の印加によって、或る選択メモリセルトランジスタＭＴがベリファイ電圧ＶＰＶ以下の閾値電圧を有している場合、この選択メモリセルトランジスタＭＴは、オン状態にある。よって、このオン状態にある選択メモリセルトランジスタＭＴを含んだストリングＳＴＲを電流が流れる。一方、或る選択メモリセルトランジスタＭＴがベリファイ電圧ＶＰＶを超える閾値電圧を有している場合、この選択メモリセルトランジスタＭＴは、オフ状態にある。よって、このオフ状態にある選択メモリセルトランジスタＭＴを含んだストリングＳＴＲを電流が流れない。
【0083】
各センスアンプユニットＳＡＵは、センス回路ＳＡにおいて、電流が流れるか否かに基いて、このセンスアンプユニットＳＡＵと接続された選択メモリセルトランジスタＭＴが有する判断されるデータを保持する。例えば、センスアンプユニットＳＡＵは、電流が流れる場合に、このセンスアンプユニットＳＡＵと接続された選択メモリセルトランジスタＭＴが“１”データを有すると決定し、内部において“１”データを保持する。一方、センスアンプユニットＳＡＵは、電流が流れない場合に、このセンスアンプユニットＳＡＵと接続された選択メモリセルトランジスタＭＴが“０”データを有すると決定し、内部において“０”データを保持する。電流は、ストリングＳＴＲ０、ＳＴＲ１、及びＳＴＲ４～ＳＴＲ６を流れ、ストリングＳＴＲ７を流れない。このため、内部読出しデータは、ストリングＳＴＲ０、ＳＴＲ１、及びＳＴＲ４～ＳＴＲ６について示すビットにおいて“１”データを有し、ストリングＳＴＲ７について示すビットにおいて“０”データを有する。ストリングＳＴＲ２及びＳＴＲ３はオープン状態にあるため、ストリングＳＴＲ２及びＳＴＲ３の選択メモリセルトランジスタＭＴの状態によらず、電流が流れない。よって、内部読出しデータは、ストリングＳＴＲ２及びＳＴＲ３について示すビットにおいて、“０”データを有する。内部読出しデータは、ラッチ回路ＳＤＬの組、ラッチ回路ＡＤＬの組、ラッチ回路ＢＤＬの組、ラッチ回路ＣＤＬの組、ラッチ回路ＤＤＬの組、及びラッチ回路ＴＤＬの組のいずれかに記憶される。内部読出しデータは、インヒビット指定データ及びＭＨオープンリード結果データを記憶しているラッチ回路の組とは別のラッチ回路の組に記憶され、例えば、ラッチ回路ＢＤＬの組に記憶される。
【0084】
次いで、センスアンプユニットＳＡＵは、内部読出しデータと、書込みデータに基づいて、ベリファイの結果を得る。書込みデータは、インヒビット指定データに反映されており、よって、内部読出しデータとインヒビット指定データが比較される。すなわち、図１３に示されるように、センスアンプユニットＳＡＵは、各ビットについて、内部読出しデータと書込みデータが一致している場合、ベリファイ動作の結果として、“１”データを保持する。一方、センスアンプユニットＳＡＵは、内部読出しデータデータと書込みデータが一致していない場合、ベリファイ動作の結果として、“０”データを保持する。ベリファイ結果データは、ラッチ回路ＳＤＬの組、ラッチ回路ＡＤＬの組、ラッチ回路ＢＤＬの組、ラッチ回路ＣＤＬの組、ラッチ回路ＤＤＬの組、及びラッチ回路ＴＤＬの組のいずれかに記憶される。
【0085】
図１３は、例として、ストリングＳＴＲ７の選択メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＶＰＶを超えている状態を示す。一方、ストリングＳＴＲ４の選択メモリセルトランジスタＭＴの閾値電圧は、まだ、ベリファイ電圧ＶＰＶを超えていない。内部読出しデータは、ストリングＳＴＲ０、ＳＴＲ１、及びＳＴＲ５～ＳＴＲ７について示すビットにおいて“１”データを有する。よって、ストリングＳＴＲ０、ＳＴＲ１、及びＳＴＲ５～ＳＴＲ７について示すビットは、インヒビット指定データと内部読出しデータとの間で同じデータを有する。このため、ストリングＳＴＲ０、ＳＴＲ１、及びＳＴＲ５～ＳＴＲ７については書込みは完了したと判断され、ベリファイ結果データは、ストリングＳＴＲ０、ＳＴＲ１、及びＳＴＲ５～ＳＴＲ７について示すビットにおいて“１”データを有する。一方、ストリングＳＴＲ４について示すビットは、インヒビット指定データと内部読出しデータとの間で異なるデータを有する。このため、ストリングＳＴＲ４については書込みは完了していないと判断され、ベリファイ結果データは、ストリングＳＴＲ４について示すビットにおいて、“０”データを有する。
【0086】
ストリングＳＴＲ２及びＳＴＲ３は、オープン状態にあるため、電流が流れない。よって、内部読出しデータは、ストリングＳＴＲ２及びＳＴＲ３について示すビットにおいて、“０”データを有する。この値は、インヒビット指定データのストリングＳＴＲ２及びＳＴＲ３について示すビットの値と異なる。このため、ベリファイ結果データは、ストリングＳＴＲ２及びＳＴＲ３について示すビットにおいて、“０”データを有する。このように、オープン状態にあるストリングＳＴＲについては、ベリファイ結果データ中で“０”データになる。
【0087】
以上より、ベリファイ結果データは、ストリングＳＴＲ０～ＳＴＲ７について示すビットにおいて、ストリングＳＴＲ０の側から順に１１０００１１１を有する。この場合、各ビットについて、インヒビット指定データと、内部読みだしデータとが一致していれば“１”データであり、一致していなければ“０”データとなる。
【0088】
図７に戻る。シーケンサ１３は、選択セルユニットＣＵに対する書込み動作のベリファイがパスするかを判断する（ＳＴ１４）。例えば、ベリファイ結果データ中の“１”データのビットの数が、全選択メモリセルトランジスタＭＴのうちの或る割合の数を超えていると判断される場合にパスと判断される。図１３に示されるように、インヒビット指定データはストリングＳＴＲ０の側から順に１１１１０１１０であり、ベリファイ結果データはストリングＳＴＲ０の側から順に１１００１１１０である。ベリファイ結果データは、ＳＴＲ２、ＳＴＲ３、及びＳＴＲ４について示すビットにおいて、“０”データである。しかし、選択セルユニットＣＵは数百の選択メモリセルトランジスタＭＴを含み、選択セルユニットＣＵに書き込まれたデータが書込みデータと十分に整合しているならばベリファイはパスになる。図７に示されるように、ベリファイにパスする場合（ＳＴ１４＿Ｙｅｓ）、図７に示される書込み動作は終了する。
【0089】
一方、ベリファイにフェイルする場合（ＳＴ１４＿Ｎｏ）、シーケンサ１３は、インヒビット指定データを更新する（ＳＴ１５）。シーケンサ１３は、図１３に示されるように、ベリファイ結果データによってインヒビット指定データを更新する。
【0090】
この結果、インヒビット指定データは、ストリングＳＴＲ０～ＳＴＲ７について示すビットにおいて、ストリングＳＴＲ０の側から順に１１０００１１１を有する。
【0091】
インヒビット指定データの更新は、ＭＨオープリード結果データにも基づく。ＭＨオープンリード結果データは、オープン状態にあるストリングＳＴＲ２及びＳＴＲ３について示すビットにおいて“０”データを有する。すなわち、ＭＨオープンリード結果データは、ストリングＳＴＲ０の側から順に、１１００１１１１を有する。このことに基づいて、インヒビット指定データは、ＭＨオープンリード結果データにおいて“０”データを有するビット、すなわちストリングＳＴＲ２及びＳＴＲ３について示すビットにおいて、“１”データに更新される。以上より、更新されたインヒビット指定データは、ストリングＳＴＲ０の側から順に１１１１０１１１となる。
【0092】
図７に戻る。ステップＳＴ１５は、ステップＳＴ１２に継続する。ステップＳＴ１２では、ステップＳＴ１５において更新されたインヒビット指定データに基づいて、ストリングＳＴＲがインヒビット状態又はプログラム可能状態とされる。よって、オープン状態のストリングＳＴＲ２及びＳＴＲ３は、書込みデータによらずに、書込み動作の終了まで、インヒビット状態に維持される。
【0093】
１．２．２．読出し動作
図１４は、第１実施形態に係る記憶装置による読出し動作の間に配線に印加される電圧、及び関連するデータの例を示す。図１４は、図７～図１３を参照して上記されている書込み動作が行われたセルユニットＣＵに対する読出し動作に関する。
図１４は、第１実施形態に係る記憶装置による読出し動作の間に配線に印加される電圧、及び関連するデータの例を示す。図１４は、図７～図１３を参照して上記されている書込み動作が行われたセルユニットＣＵに対する読出し動作に関する。
【0094】
図１４に示されるように、ソース線ＳＬは、接地電圧ＶＳＳを受け、選択ゲート線ＳＧＤＬ及びＳＧＳＬは、電圧ＶＳＧを受ける。ビット線ＢＬは、電圧ＶＢＬを受ける。選択ワード線ＷＬ５は、読出し電圧ＶＣＧＲを受ける。選択ワード線ＷＬ５以外のワード線ＷＬは、読出しパス電圧ＶＲＥＡＤを受ける。このような読出しのための電圧の印加により、各センスアンプユニットＳＡＵに、このセンスアンプユニットＳＡＵと接続された選択メモリセルトランジスタＭＴのステートに基づくデータが保持される。
【0095】
オープン状態にないストリングＳＴＲ０、ＳＴＲ１、及びＳＴＲ４～ＳＴＲ７の選択メモリセルトランジスタＭＴは、それぞれ、“１”データ、“１”データ、“０”データ、“１”データ、“１”データ、及び“０”データを書き込まれており、書込み動作の結果、それぞれ、正しく、“１”ステート、“１”ステート、“０”ステート、“１”ステート、“１”ステート、及び“０”ステートに移された。このため、読出しのための電圧の印加により、ストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ５、及びＳＴＲ６を電流が流れ、ストリングＳＴＲ４及びＳＴＲ７を電流が流れない。このことに基づいて、ストリングＳＴＲ０、ＳＴＲ１、及びＳＴＲ４～ＳＴＲ７のセンスアンプユニットＳＡＵは、それぞれ、読出しデータとして、“１”データ、“１”データ、“０”データ、“１”データ、“１”データ、“０”データを有する。
【0096】
一方、読出しのための電圧の印加によっても、オープン状態にあるストリングＳＴＲ２及びＳＴＲ３を電流が流れない。よって、ストリングＳＴＲ２及びＳＴＲ３と接続されたセンスアンプユニットＳＡＵは、いずれも、読出しデータとして“０”データを有する。
【0097】
以上より、読出しデータは、ストリングＳＴＲ０～ＳＴＲ７について示すビットにおいて、ストリングＳＴＲ０の側から順に１１０００１１０を有する。元の書き込みデータは図８よりストリングＳＴＲ０の側から順に１１０１０１１０である。しかしながら、このビット列は、書込みデータにおけるビット列と異なり、ストリングＳＴＲ３について示すビットにおいて異なる。これは、読み出し動作においてストリングＳＴＲ３を電流が流れず、ビットが“０”と判断されたことに起因する。よって、読出しデータは、ストリングＳＴＲ３の選択メモリセルトランジスタＭＴについて示すビットにおいて誤りを含む。しかしながら、オープン状態が生じる確率は低く、よって、１つのセルユニットＣＵから読み出されたデータのうちで、オープン状態の発生に起因する誤りビットの数は少ない。よって、オープン状態の発生による誤りビットは、メモリコントローラ２の誤り訂正回路２６によって訂正されることが可能である。
【0098】
ストリングＳＴＲ２もオープン状態にあることに起因して電流が流れないため、読出しデータは、ストリングＳＴＲ２の選択メモリセルトランジスタＭＴについて示すビットにおいて、“０”データを有する。これは、書込みデータのストリングＳＴＲ２の選択メモリセルトランジスタＭＴについて示すビットと同じである。このように、ストリングＳＴＲが、オープン状態にあっても、その選択メモリセルトランジスタＭＴへの書込みデータが“０”データであれば、書込みデータと読出しデータの不一致は生じない。そして、オープン状態の発生に起因して読出しデータが誤りビットを含むのは、書込みデータが“１”の場合に限られる。よって、このことからも、オープン状態の発生によって読出しデータ中で誤りビットが生じてもその割合はわずかであり誤り訂正回路２６によって訂正される。
【0099】
１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、メモリセルトランジスタＭＴの劣化が抑制される記憶装置が提供されることができる。
第１実施形態によれば、以下に記述されるように、メモリセルトランジスタＭＴの劣化が抑制される記憶装置が提供されることができる。
【0100】
図６を参照して上記されているように、ストリングＳＴＲは、オープン状態になり得る。オープン状態のストリングＳＴＲ中の選択メモリセルトランジスタＭＴに“０”データが書き込まれる場合、オープン部分状態にないストリングＳＴＲに対する電圧と同じ電圧がオープン状態のストリングＳＴＲに印加されると、オープン状態のストリングＳＴＲ中で、以下の現象が生じ得る。すなわち、バイアス電圧の印加により、“０”データを書き込まれる（すなわち、閾値電圧を上昇させられる）選択メモリセルトランジスタＭＴは、ワード線ＷＬとチャネル領域に亘って高電圧を受ける。このような高電圧が、オープン状態のストリングＳＴＲに繰り返し印加されると、オープン部分ＯＰの近傍において絶縁体の劣化が進行し、半導体ＳＦとワード線ＷＬとの間にリーク電流の経路が意図せずに形成され得る。このような電流経路が形成されると、電流経路と接続されているワード線ＷＬがいくら電圧を受けても、電荷が電流経路を介して流出する。このため、ワード線ＷＬの電位が上がらない。これは、記憶装置が正常に動作できないことを意味する。
【0101】
第１実施形態によれば、プログラム動作の前に、オープン状態のストリングＳＴＲが特定され、特定されたストリングＳＴＲは、プログラム動作の間、書き込まれるデータによらずにインヒビット状態に維持される。このため、オープン状態のストリングＳＴＲの選択メモリセルトランジスタＭＴに高電圧が繰り返し印加されることが回避される。よって、オープン部分ＯＰの近傍の絶縁体の劣化に起因して記憶装置１が正常に動作できない状態に至ることが抑制される。
【0102】
２．第２実施形態
第２実施形態に係る記憶装置１ｂ及びメモリコントローラ２ｂは、それぞれ、第１実施形態に係る記憶装置１及びメモリコントローラ２と同じ構成要素を含む。一方、第２実施形態に係る記憶装置１ｂ及びメモリコントローラ２ｂは、以下に記述される動作を行えるように構成されている。メモリコントローラ２ｂは、以下に記述される動作をＣＰＵ２２に行わせるプログラムをＲＯＭ２４において含む。記憶装置１ｂのシーケンサ１３ｂは、以下に記述される動作を行えるように構成されている。
第２実施形態に係る記憶装置１ｂ及びメモリコントローラ２ｂは、それぞれ、第１実施形態に係る記憶装置１及びメモリコントローラ２と同じ構成要素を含む。一方、第２実施形態に係る記憶装置１ｂ及びメモリコントローラ２ｂは、以下に記述される動作を行えるように構成されている。メモリコントローラ２ｂは、以下に記述される動作をＣＰＵ２２に行わせるプログラムをＲＯＭ２４において含む。記憶装置１ｂのシーケンサ１３ｂは、以下に記述される動作を行えるように構成されている。
【0103】
図１５に示されるように、メモリコントローラ２ｂは、２つのタイプの書込みコマンドを発行できる。第１タイプの書込みコマンドは、第１タイプ書込みコマンドを受け取った記憶装置１ｂに第１実施形態において上記されている書込み動作を実行することを指示する。第１実施形態において上記されている書込み動作は、以下、第１タイプ書込み動作と称される場合がある。
【0104】
第２タイプの書込みコマンドは、第２タイプ書込み動作を実行することを、第２タイプ書込みコマンドを受け取った記憶装置１ｂに指示する。第２タイプ書込みコマンドは、書込み対象の選択セルユニットＣＵについてのＭＨオープンリード結果データの送信を伴う。すなわち、メモリコントローラ２ｂは、選択セルユニットＣＵへの書込みの指示を、選択セルユニットＣＵについてのＭＨオープンリード結果データとともに、記憶装置１ｂに送信する。
【0105】
メモリコントローラ２ｂは、第１タイプ書込みコマンドの送信後に、第１タイプ書込みコマンドの対象である選択セルユニットＣＵについてＭＨオープンリード結果データを記憶装置１ｂから受け取る。ＭＨオープンリード結果データの送信は、例えば、専用のコマンドによって、記憶装置１ｂに指示される。メモリコントローラ２ｂは、受け取られたＭＨオープンリード結果データを、例えば、ＲＡＭ２３において記憶する。
【0106】
図１６は、第２実施形態に係る記憶装置の書込み動作の例のフローを示し、第２タイプ書込み動作のフローを示す。図１６のフローは、第２タイプ書込みコマンド及びＭＨオープンリード結果データが記憶装置１ｂによって受け取られると開始する。ＭＨオープンリード結果データは、ラッチ回路ＳＤＬの組、ラッチ回路ＡＤＬの組、ラッチ回路ＢＤＬの組、ラッチ回路ＣＤＬの組、ラッチ回路ＤＤＬの組、及びラッチ回路ＴＤＬの組のいずれかの組に記憶される。
【0107】
図１６に示されるように、フローが開始すると、記憶装置１ｂは、インヒビット処理を行う（ＳＴ２１）。第２実施形態のインヒビット処理は、第１実施形態のインヒビット処理（ＳＴ１０）と同じく、ＭＨオープンリード結果データに基づいて、特定のストリングＳＴＲをインヒビット状態にすることを指す。一方、第２実施形態のインヒビット処理は、メモリコントローラ２ｂから受け取られたＭＨオープンリード結果データを使用する。
【0108】
ステップＳＴ２１は、ステップＳＴ１２に継続する。ステップＳＴ１２及びこれ以降の動作については、第１実施形態でのフロー（図７を参照）と同じである。
【0109】
第２実施形態によれば、第１実施形態と同じく、オープン状態のストリングＳＴＲは、プログラム動作の間、書き込まれるデータによらずにインヒビット状態に維持される。よって、第１実施形態と同じ利点を得られる。
【0110】
２．その他の実施形態
メモリセルトランジスタＭＴあたり複数ビットを記憶できる場合にも上記実施形態は適用できる。
メモリセルトランジスタＭＴあたり複数ビットを記憶できる場合にも上記実施形態は適用できる。
【0111】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0112】
１，１ｂ…記憶装置、２…メモリコントローラ、３…ホスト装置、５…メモリシステム、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバ、１５…ロウデコーダ、１６…センスアンプ、２１…ホストインターフェイス、２２…ＣＰＵ、２３…ＲＡＭ、２４…ＲＯＭ、２５…メモリインターフェイス、２６…ＥＣＣ回路、ＭＰ…メモリピラー、ＩＣ…絶縁体、ＳＦ…半導体、ＩＴ…トンネル絶縁体、ＩＡ…電荷蓄積層、ＩＢ…ブロック絶縁体、ＣＴ…導電体ＢＬ０～ＢＬｍ－１…ビット線、ＤＴ０～ＤＴ４，ＳＴ…選択ゲートトランジスタ、ＭＴ０～ＭＴ７…メモリセルトランジスタ、ＳＧＤＬ０～ＳＧＤＬ４，ＳＧＳＬ…選択ゲート線、ＳＵ０～ＳＵ４…ストリングユニット、ＷＬ０～ＷＬ７…ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
