特開 2024-134339 受信装置、送受信システム、及び受信方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024134339

(43)【公開日】2024-10-03

(54)【発明の名称】受信装置、送受信システム、及び受信方法

(51)【国際特許分類】

   H04L 7/00 20060101AFI20240926BHJP

   H04L 25/02 20060101ALI20240926BHJP

【ＦＩ】

H04L7/00 410

H04L25/02 R

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023044583

(22)【出願日】2023-03-20

【国等の委託研究の成果に係る記載事項】（出願人による申告）令和３年度、国立研究開発法人新エネルギー・産業技術総合開発機構「ポスト５Ｇ情報通信システム基盤強化研究開発事業／ポスト５Ｇ情報通信システムの開発」に関する委託研究、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】荒木 舞

(72)【発明者】

【氏名】橘 文彦

【テーマコード（参考）】

5K029

5K047

【Ｆターム（参考）】

5K029AA03

5K029CC01

5K047AA08

5K047GG34

5K047MM38

(57)【要約】

【課題】受信信号に基づき好適にデータを再生する受信装置、送受信システム、及び受信方法を提供する。
【解決手段】一実施形態の受信装置は、各々が互いに異なるタイミングでアナログ信号からデジタル値をサンプルする複数のコンバータと、デジタル値のオフセットを校正するデジタル処理回路と、を備える。複数のコンバータは、第１コンバータ及び第２コンバータを含む。デジタル処理回路は、第１アナログ信号を用いた第１動作において、第１コンバータによって生じる第１オフセットと、第２コンバータによって生じる第２オフセットとを校正し、第２アナログ信号を用いた第２動作において、第１オフセットが校正された第１コンバータ及び第２オフセットが校正された第２コンバータに共通して生じる第３オフセットを校正するように構成される。
【選択図】図５

【特許請求の範囲】

【請求項1】

各々が互いに異なるタイミングでアナログ信号からデジタル値をサンプルする複数のコンバータと、
前記デジタル値のオフセットを校正するデジタル処理回路と、
を備え、
前記複数のコンバータは、第１コンバータ及び第２コンバータを含み、
前記デジタル処理回路は、
第１アナログ信号を用いた第１動作において、前記第１コンバータによって生じる第１オフセットと、前記第２コンバータによって生じる第２オフセットとを校正し、
第２アナログ信号を用いた第２動作において、前記第１オフセットが校正された前記第１コンバータ及び前記第２オフセットが校正された前記第２コンバータに共通して生じる第３オフセットを校正する
ように構成された、
受信装置。

【請求項2】

前記デジタル処理回路は、
前記第１動作において、前記第３オフセットの校正を停止し、
前記第２動作において、前記第１オフセットの校正及び前記第２オフセットの校正を停止する
ように構成された、請求項１記載の受信装置。

【請求項3】

前記第１動作において、
前記第１コンバータは、前記第１アナログ信号から第１デジタル値をサンプルし、
前記第２コンバータは、前記第１アナログ信号から第２デジタル値をサンプルし、
前記デジタル処理回路は、前記第１デジタル値に基づいて前記第１オフセットを校正し、前記第１デジタル値及び前記第２デジタル値の差に基づいて前記第２オフセットを校正し、
前記第２動作において、
前記第１コンバータは、前記第２アナログ信号から第３デジタル値をサンプルし、
前記第２コンバータは、前記第２アナログ信号から第４デジタル値をサンプルし、
前記デジタル処理回路は、前記第３デジタル値及び前記第４デジタル値の和に基づいて前記第３オフセットを校正する
ように構成された、
請求項１記載の受信装置。

【請求項4】

前記第１動作は、前記第２動作の前に実行される、
請求項１記載の受信装置。

【請求項5】

前記第１アナログ信号は、ランダム信号であり、
前記第２アナログ信号は、前記ランダム信号と異なるデータ信号である、
請求項１記載の受信装置。

【請求項6】

前記ランダム信号のパターン長は、前記複数のコンバータの数と互いに素である、
請求項５記載の受信装置。

【請求項7】

請求項１乃至請求項５のいずれか１項記載の受信装置と、
前記受信装置に前記アナログ信号を送信するように構成された送信装置と、
を備えた、送受信システム。

【請求項8】

前記送信装置は、前記第１動作において、前記複数のコンバータの数と互いに素なパターン長を有するランダム信号を前記第１アナログ信号として選択するように構成された、
請求項７記載の送受信システム。

【請求項9】

前記送信装置は、前記複数のコンバータの数、又は前記複数のコンバータの数に関する素数を前記受信装置から受信するように構成された、
請求項８記載の送受信システム。

【請求項10】

各々が互いに異なるタイミングでアナログ信号からデジタル値をサンプルする第１コンバータ及び第２コンバータと、前記デジタル値のオフセットを校正するデジタル処理回路と、を備える受信装置における受信方法であって、
第１アナログ信号を用いた第１動作において、前記第１コンバータによって生じる第１オフセットと、前記第２コンバータによって生じる第２オフセットと、を校正することと、
第２アナログ信号を用いた第２動作において、前記第１オフセットが校正された前記第１コンバータ及び前記第２オフセットが校正された前記第２コンバータに共通して生じる第３オフセットを校正することと、
を備えた、受信方法。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、受信装置、送受信システム、及び受信方法に関する。

【背景技術】

【0002】

送信装置と受信装置とは伝送路を介して接続される。送信装置は、アナログ信号にデータを重畳する。受信装置は、送信装置から送信されて伝送路を通過したアナログ信号を受信する。受信装置は、アナログ信号を処理する受信回路を備える。受信回路は、アナログ信号に基づき、デジタル信号を生成する。受信回路は、生成されたデジタル信号に基づき、データを再生する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－１４３４１１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

アナログ信号に基づき好適にデジタル信号を生成する受信装置、送受信システム、及び受信方法を提供する。

【課題を解決するための手段】

【0005】

実施形態の受信装置は、各々が互いに異なるタイミングでアナログ信号からデジタル値をサンプルする複数のコンバータと、上記デジタル値のオフセットを校正するデジタル処理回路と、を備える。上記複数のコンバータは、第１コンバータ及び第２コンバータを含む。上記デジタル処理回路は、第１アナログ信号を用いた第１動作において、上記第１コンバータによって生じる第１オフセットと、上記第２コンバータによって生じる第２オフセットとを校正し、第２アナログ信号を用いた第２動作において、上記第１オフセットが校正された上記第１コンバータ及び上記第２オフセットが校正された上記第２コンバータに共通して生じる第３オフセットを校正するように構成される。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る受信装置を含む送受信システムの構成の一例を示すブロック図。

【図2】第１実施形態に係る受信回路の構成の一例を示すブロック図。

【図3】第１実施形態に係る受信回路に含まれるＡＤコンバータの構成の一例を示すブロック図。

【図4】第１実施形態に係る受信回路に含まれるデジタル処理回路の構成の一例を示すブロック図。

【図5】第１実施形態に係る受信回路に含まれるオフセット調整回路の構成の一例を示すブロック図。

【図6】第１実施形態に係るオフセット調整回路に含まれる基準用個別調整回路の構成の一例を示すブロック図。

【図7】第１実施形態に係るオフセット調整回路に含まれる参照用個別調整回路の構成の一例を示すブロック図。

【図8】第１実施形態に係るオフセット調整回路に含まれる同相調整回路の構成の一例を示すブロック図。

【図9】第１実施形態に係る受信装置における個別調整動作を含むランダム信号受信動作の一例を示すフローチャート。

【図10】第１実施形態に係る受信装置における同相調整動作を含むデータ信号受信動作の一例を示すフローチャート。

【図11】第２実施形態に係る送信装置の構成の一例を示すブロック図。

【図12】第２実施形態に係る送信装置に記憶される乱数表のデータ構造の一例を示す図。

【図13】第２実施形態に係る送信装置におけるランダム信号送信動作の一例を示すフローチャート。

【図14】第２実施形態の変形例に係る送信装置の構成の一例を示すブロック図。

【図15】第２実施形態の変形例に係る送信装置に記憶される乱数表のデータ構造の一例を示す図。

【図16】第２実施形態の変形例に係る送信装置におけるランダム信号送信動作の一例を示すフローチャート。

【発明を実施するための形態】

【0007】

以下に、実施形態について図面を参照して説明する。

【0008】

なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。

【0009】

１． 第１実施形態
１．１ 構成
１．１．１ 送受信システム
まず、第１実施形態に係る受信装置を含む送受信システムの構成について説明する。図１は、第１実施形態に係る受信装置を含む送受信システムの構成の一例を示すブロック図である。

【0010】

送受信システム１は、例えば、１００Ｇｂｐｓ級の高速シリアル通信を実現する送受信系である。送受信システム１は、データを一方の装置又は回路から他方の装置又は回路へ伝送するように構成される。具体的には、送受信システム１は、送信装置２、伝送路３、及び受信装置４を備える。送受信システム１は、同じプリント基板上に設けられた複数の装置又は回路により構成されても良いし、互いに異なるプリント基板上に設けられた複数の装置又は回路により構成されても良い。

【0011】

送信装置２は、伝送路３を介して受信装置４に信号ＴＲ及び／ＴＲを送信するように構成される。信号ＴＲ及び／ＴＲは、差動信号である。信号ＴＲ及び／ＴＲは、例えば、複数のパルス信号を含む信号である。信号ＴＲ及び／ＴＲの各パルス信号には、データが重畳される。信号ＴＲ及び／ＴＲのパルス信号毎の電圧レベルは、１以上のビットのデータに対応する。当該パルス信号に重畳されたデータが、送信装置２から伝送路３を介して受信装置４に伝達される。

【0012】

伝送路３は、信号ＴＲ及び／ＴＲを受信装置４へ伝送するための物理的又は空間的な伝送媒体である。伝送路３は、例えば、送信装置２と受信装置４との間を接続する配線である。伝送路３は、伝送媒体の構造や材質に応じて、様々な伝送特性を有し得る。伝送路３の伝送特性は、例えば、特定の周波数帯域における利得の損失を伴う周波数特性を有する。

【0013】

送信装置２によって送信された信号ＴＲ及び／ＴＲは、伝送路３を通過することによって、伝送路３の伝送特性に応じた損失を受ける。これにより、伝送路３を通過した信号ＴＲ及び／ＴＲには、シンボル間干渉（ＩＳＩ：Inter-Symbol Interference）が発生する。このため、伝送路３を通過した信号ＴＲ及び／ＴＲは、受信装置４の初段回路においてアナログ信号として処理される。以下では、伝送路３を通過して損失を受けた信号ＴＲ及び／ＴＲを、信号ＲＶ及び／ＲＶと呼ぶ。

【0014】

受信装置４は、伝送路３を介して送信装置２から信号ＲＶ及び／ＲＶを受信するように構成される。受信装置４は、信号ＲＶ及び／ＲＶに基づいて、送信装置２によって信号ＴＲ及び／ＴＲに重畳されたデータを復号する。受信装置４は、信号ＴＲ及び／ＴＲに重畳されたデータを正しく復号するための受信回路を有する。

【0015】

１．１．２ 受信回路
図２は、第１実施形態に係る受信装置の受信回路の構成の一例を示すブロック図である。

【0016】

受信装置４は、受信回路として、例えば、パッドＰ１及びＰ２、ＡＦＥ１０、ＴＩ－ＡＤＣ２０、ＤＳＰ３０、ＣＤＲ４０、並びにＣＮＴ５０を含む。

【0017】

パッドＰ１及びＰ２の各々は、伝送路３と接続される端子である。図２の例では、送信装置２から伝送路３を介して、パッドＰ１及びＰ２がそれぞれ信号ＲＶ及び／ＲＶを受信する場合が示される。

【0018】

ＡＦＥ１０は、アナログフロントエンド（Analog Front End）である。ＡＦＥ１０は、例えば、連続時間線形イコライザ（ＣＴＬＥ：Continuous Time Linear Equalizer）及び可変ゲインアンプ（ＶＧＡ：Variable Gain Amplifier）を含む。ＣＴＬＥは、伝送路３の周波数特性を補償するような周波数特性を備えた増幅回路である。ＶＧＡは、利得（ゲイン）を変更することが可能な増幅回路である。ＡＦＥ１０には、パッドＰ１及びＰ２からそれぞれ信号ＲＶ及び／ＲＶが入力される。ＡＦＥ１０は、ＣＴＬＥ及びＶＧＡを用いて、信号ＲＶ及び／ＲＶに対してアナログ処理を実行する。ＡＦＥ１０は、信号ＲＶ及び／ＲＶに基づき、信号Ｓｉｎ及び／Ｓｉｎを生成する。すなわち、信号Ｓｉｎ及び／Ｓｉｎは、信号ＲＶ及び／ＲＶと同様、アナログ信号である。ＡＦＥ１０は、信号Ｓｉｎ及び／ＳｉｎをＴＩ－ＡＤＣ２０に出力する。

【0019】

ＴＩ－ＡＤＣ２０は、タイム・インタリーブ方式のＡＤコンバータである。ＴＩ－ＡＤＣ２０には、アナログ処理回路１０から信号Ｓｉｎ及び／Ｓｉｎが入力され、ＣＤＲ４０から信号ＣＬＫが入力される。ＴＩ－ＡＤＣ２０は、信号ＣＬＫに基づいて、信号Ｓｉｎ及び／Ｓｉｎを信号Ｘ０に変換する。ＴＩ－ＡＤＣ２０は、信号Ｘ０をデジタル処理回路３０に出力する。

【0020】

信号ＣＬＫは、ｎ個のクロック信号を含む。ｎは、１以上の整数（例えば、３２）である。信号ＣＬＫのｎ個のクロック信号は、例えば、少なくとも３６０°／ｎずつ位相が異なる。以下では、信号ＣＬＫ内のｎ個のクロック信号は、信号ＣＬＫ＿１、…、及びＣＬＫ＿ｎのように区別して示される場合がある。信号ＣＬＫの周波数は、送信装置２によって信号ＴＲ及び／ＴＲに埋め込まれたクロック信号の周波数と等しくても異なっていてもよい。

【0021】

ＴＩ－ＡＤＣが出力する信号Ｘ０は、デジタル信号である。信号Ｘ０は、連続する複数のデジタル値を含む。信号Ｘ０に含まれる１個のデジタル値のビットの値は、信号ＣＬＫの１個のクロック信号（具体的には、クロック信号のエッジ）に基づいて、信号Ｓｉｎ及び／Ｓｉｎの１個のシンボルからサンプリングされる。１個のデジタル値は、例えば、７ビットデータである。信号Ｘ０に含まれる連続するｎ個のデジタル値の各ビットの値は、信号ＣＬＫのｎ個のクロック信号に基づいて、信号Ｓｉｎ及び／Ｓｉｎの連続するｎ個のシンボルからサンプリングされる。以下では、信号Ｘ０に含まれる連続するｎ個のデジタル値のＴＩ－ＡＤＣ２０による生成周期は、単に「周期」とも呼ぶ。また、信号Ｘ０に含まれる連続するｎ個のデジタル値は、「１周期分の信号Ｘ０」とも呼ぶ。また、信号Ｘ０に含まれる連続するｎ個のデジタル値は、値Ｘ０＿１、…、及びＸ０＿ｎのように区別して示される場合がある。

【0022】

ＤＳＰ３０は、デジタル処理回路である。ＤＳＰ３０は、例えば、フィードフォワードイコライザ（ＦＦＥ：Feed Forward Equalizer）、判定帰還型イコライザ（ＤＦＥ：Decision Feedback Equalizer）、及びデータ判定回路を含む。ＤＳＰ３０の構成については後述する。ＤＳＰ３０には、信号Ｘ０が入力される。ＤＳＰ３０は、例えば、ＦＦＥ、ＤＦＥ、及びデータ判定回路を用いて、信号Ｘ０に対してデジタル処理を実行する。具体的には、ＤＳＰ３０は、信号Ｘ０に基づき、信号Ｘ１及びＸｆ、並びにデータＡ１及びＡｆを生成する。ＤＳＰ３０は、信号Ｘ１及びデータＡ１を、ＣＤＲ４０に出力する。ＤＳＰ３０は、信号Ｘｆ及びデータＡｆを、後続の回路（図示せず）に出力する。信号Ｘ１及びＸｆ、並びにデータＡ１及びＡｆの生成の詳細については、後述する。

【0023】

ＣＤＲ４０は、クロックデータリカバリ回路である。ＣＤＲ４０には、周期毎に信号Ｘ１及びデータＡ１が入力される。ＣＤＲ４０は、信号Ｘ１及びデータＡ１に基づき、信号ＣＬＫの位相の補正量を算出する。ＣＤＲ４０は、算出された位相の補正量に基づき、信号ＣＬＫを再生する。ＣＤＲ４０は、再生された信号ＣＬＫを周期毎にＴＩ－ＡＤＣ２０に出力する。このように、ＣＤＲ４０は、１周期分の信号Ｘ０から生成される信号Ｘ１及びデータＡ１に基づいて、後続する１周期分の信号Ｘ０のサンプリングタイミングの基準となる信号ＣＬＫを再生する。このようなＴＩ－ＡＤＣ２０、ＤＳＰ３０、及びＣＤＲ４０による周期毎の循環処理は、「ＣＤＲループ」とも呼ばれる。

【0024】

ＣＮＴ５０は、例えば、ＣＰＵのようなプロセッサ、及びＲＯＭ（Read Only Memory）を含む。ＣＮＴ５０は、受信回路の全体を制御する。具体的には、例えば、ＣＮＴ５０は、信号ＭＯＤＥに基づき、ＤＳＰ３０を制御する。信号ＭＯＤＥは、ＤＳＰ３０による信号Ｘ０の電圧レベルを調整する動作の制御に用いられる信号である。

【0025】

１．１．３ ＡＤコンバータ
次に、第１実施形態に係る受信回路に含まれるＡＤコンバータ（ＴＩ－ＡＤＣ）の内部構成について説明する。図３は、第１実施形態に係る受信回路に含まれるＡＤコンバータの構成の一例を示すブロック図である。

【0026】

ＴＩ－ＡＤＣ２０は、複数のＡＤＣ２１を含む。複数のＡＤＣ２１は、ｎ個のＡＤＣ２１－１、２１－２、２１－３、…、２１－ｎを含む（ｎは、２以上の整数）。ｎ個のＡＤＣ２１－１～２１－ｎの各々は、アナログ信号をデジタル信号に変換するＡＤコンバータである。

【0027】

ｎ個のＡＤＣ２１－１～２１－ｎには、信号Ｓｉｎ及び／Ｓｉｎが共通して入力される。また、ｎ個のＡＤＣ２１－１～２１－ｎにはそれぞれ、信号ＣＬＫ＿１～ＣＬＫ＿ｎが入力される。ｎ個のＡＤＣ２１－１～２１－ｎはそれぞれ、信号ＣＬＫ＿１～ＣＬＫ＿ｎに基づき、値Ｘ０＿１～Ｘ０＿ｎをサンプルする。このように、信号Ｘ０に含まれる連続するｎ個のデジタル値Ｘ０＿１～Ｘ０＿ｎはそれぞれ、異なるＡＤＣ２１－１～２１－ｎによってサンプリングされる。

【0028】

ｎ個のＡＤＣ２１－１～２１－ｎはそれぞれ、異なる変換特性を有し得る。具体的には、例えば、信号ＴＲ及び／ＴＲが、ある期間において送信される値の平均値が０となるランダム信号の場合、ｎ個のＡＤＣ２１－１～２１－ｎからそれぞれ出力される値Ｘ０＿１～Ｘ０＿ｎの平均値は、いずれも０とみなせることが望ましい。しかしながら、信号ＴＲ及び／ＴＲがランダム信号の場合でも、ｎ個のＡＤＣ２１－１～２１－ｎからそれぞれ出力される値Ｘ０＿１～Ｘ０＿ｎの平均値は、０からずれ得る。また、ｎ個のＡＤＣ２１－１～２１－ｎからそれぞれ出力される値Ｘ０＿１～Ｘ０＿ｎの平均値は、互いに異なり得る。このような平均値の微少なずれは、オフセットとも称される。このため、後続するＤＳＰ３０では、値Ｘ０＿１～Ｘ０＿ｎに生じるオフセットの差の調整が実行される。

【0029】

１．１．４ デジタル処理回路
次に、第１実施形態に係る受信回路に含まれるデジタル処理回路（ＤＳＰ）の内部構成について説明する。図４は、第１実施形態に係る受信回路に含まれるデジタル処理回路の構成の一例を示すブロック図である。

【0030】

ＤＳＰ３０は、オフセット校正回路３１、オフセット調整回路３２、ＦＦＥ３３、データ判定回路３４、ＦＦＥ３５、ＤＦＥ３６、及びデータ判定回路３７を含む。

【0031】

オフセット校正回路３１には、ＴＩ－ＡＤＣ２０から信号Ｘ０が入力される。また、オフセット校正回路３１には、オフセット調整回路３２からオフセット校正用コードＣｏｓが入力される。オフセット校正用コードＣｏｓは、１周期分の信号Ｘ０に含まれるｎ個のデジタル値にそれぞれ対応するｎ個のデジタル値（コード）の集合である。オフセット校正回路３１は、オフセット校正用コードＣｏｓを用いて、１周期分の信号Ｘ０に含まれるｎ個のデジタル値毎に、オフセットの校正動作を実行する。オフセット校正回路３１は、オフセット校正動作の結果として、オフセット校正用コードＣｏｓに応じて信号Ｘ０のオフセットが校正された信号Ｘ０’を生成する。例えば、オフセット校正回路３１は、１周期分の信号Ｘ０に含まれるｎ個のデジタル値に、オフセット校正用コードＣｏｓに含まれるｎ個のコードをそれぞれ加算することによって、信号Ｘ０’を生成する。つまり、信号Ｘ０’は、信号Ｘ０と同様、デジタル信号である。１周期分の信号Ｘ０’は、ｎ個のデジタル値の集合である。オフセット校正回路３１は、信号Ｘ０’をオフセット調整回路３２に出力する。信号Ｘ０’は、更にＦＦＥ３３にも出力される。

【0032】

オフセット調整回路３２には、オフセット校正回路３１から信号Ｘ０’が入力される。また、オフセット調整回路３２には、ＣＮＴ５０から信号ＭＯＤＥが入力される。オフセット調整回路３２は、信号Ｘ０’に基づいて、オフセット校正用コードＣｏｓを生成する。オフセット調整回路３２によって生成されたオフセット校正用コードＣｏｓは、オフセット校正回路３１に出力される。

【0033】

オフセット調整回路３２によるオフセット校正用コードＣｏｓの更新の有無は、信号ＭＯＤＥによって制御される。オフセット校正用コードＣｏｓを更新する場合、オフセット調整回路３２は、例えば、２種類のオフセット更新動作を実行する。２種類のオフセット更新動作の切り替えは、信号ＭＯＤＥによって更に制御される。

【0034】

１種類目のオフセット更新動作は、ｎ個のＡＤＣ２１－１～２１－ｎからそれぞれ出力される値Ｘ０＿１～Ｘ０＿ｎに、個別のオフセットが生じる場合を想定する。この場合、オフセット調整回路３２は、値Ｘ０＿１～Ｘ０＿ｎ間のオフセットの差が無くなる（０となる）ように、オフセット校正用コードＣｏｓを更新する。具体的には、オフセット調整回路３２は、値Ｘ０＿１～Ｘ０＿ｎのうちの１個の値に生じるオフセットを基準オフセットとする。そして、オフセット調整回路３２は、他の（ｎ－１）個の値に生じるオフセット（参照オフセット）を基準オフセットに揃える。以下では、１種類目のオフセット更新動作は、個別調整動作とも呼ぶ。すなわち、個別調整動作では、ｎ個のＡＤＣ２１－１～２１－ｎの各々に独立に生じるオフセットが無くなるように、オフセット校正用コードＣｏｓが更新される。なお、値Ｘ０＿１～Ｘ０＿ｎのうちのどの値に生じるオフセットを基準オフセットとするかは、任意に選択することができる。

【0035】

２種類目のオフセット更新動作は、ｎ個のＡＤＣ２１－１～２１－ｎからそれぞれ出力される信号Ｘ０＿１～Ｘ０＿ｎに、同一のオフセット（共通オフセット）が生じる場合を想定する。この場合、オフセット調整回路３２は、信号Ｘ０＿１～Ｘ０＿ｎに共通して生じる共通オフセットが無くなる（０となる）ように、オフセット校正用コードＣｏｓを更新する。以下では、２種類目のオフセット更新動作は、同相調整動作とも呼ぶ。すなわち、同相調整動作では、例えば、ＡＦＥ１０内のＣＴＬＥ及びＶＧＡ等の特性の変化によってｎ個のＡＤＣ２１－１～２１－ｎに共通に生じるオフセットが無くなるように、オフセット校正用コードＣｏｓが更新される。

【0036】

ＦＦＥ３３には、信号Ｘ０’が入力される。ＦＦＥ３３は、１周期分の信号Ｘ０’に含まれるｎ個のデジタル値毎に、演算対象のデジタル値、及び演算対象のデジタル値の前後数シンボル分のデジタル値を用いた演算処理を実行する。ＦＦＥ３３は、演算処理の結果として、信号Ｘ１を生成する。つまり、信号Ｘ１は、信号Ｘ０及びＸ０’と同様、デジタル信号である。１周期分の信号Ｘ１は、ｎ個のデジタル値の集合である。ＦＦＥ３３は、信号Ｘ１をデータ判定回路３４及びＦＦＥ３５に出力する。信号Ｘ１は、更にＣＤＲ４０にも出力される。

【0037】

データ判定回路３４には、信号Ｘ１が入力される。データ判定回路３４は、信号Ｘ１に基づいて、送信装置２によって符号化されたデータをデータＡ１として判定する。具体的には、送信装置２が送信する信号ＴＲ及び／ＴＲにＰＡＭ４が適用される場合、データ判定回路３４は、１周期分の信号Ｘ１に含まれるｎ個のデジタル値毎に、２ビットのデータを判定する。すなわち、データＡ１は、１周期分の信号Ｘ１に含まれるｎ個のデジタル値毎に、２ビットのデータを有する。データ判定回路３４は、データＡ１をＣＤＲ４０に出力する。

【0038】

ＦＦＥ３５には、信号Ｘ１が入力される。なお、ＦＦＥ３５には、データ判定回路３４及びＣＤＲ４０に入力される信号Ｘ１とは異なる信号Ｘ１’（図示せず）が入力されてもよい。この場合、ＦＦＥ３５に入力される信号Ｘ１’は、信号Ｘ１に基づいて生成される。ＦＦＥ３５は、１周期分の信号Ｘ１に含まれるｎ個のデジタル値毎に、演算対象のデジタル値、及び演算対象のデジタル値の前後数シンボル分のデジタル値を用いた演算処理を実行する。ＦＦＥ３５による演算処理は、ＦＦＥ３３による演算処理とは異なり得る。ＦＦＥ３５は、演算処理の結果として、信号Ｘ２を生成する。つまり、信号Ｘ２は、信号Ｘ０、Ｘ０’、及びＸ１と同様、デジタル信号である。１周期分の信号Ｘ２は、ｎ個のデジタル値の集合である。ＦＦＥ３５は、信号Ｘ２をＤＦＥ３６に出力する。

【0039】

ＤＦＥ３６には、信号Ｘ２が入力される。ＤＦＥ３６は、１周期分の信号Ｘ２に含まれるｎ個のデジタル値毎に、演算対象のデジタル値、及び演算対象のデジタル値の前後数シンボル分のデジタル値に基づく演算処理を実行する。ＤＦＥ３６は、演算処理の結果として、信号Ｘｆを生成して出力する。つまり、信号Ｘｆは、信号Ｘ０、Ｘ０’、Ｘ１、及びＸ２と同様、デジタル信号である。１周期分の信号Ｘｆは、ｎ個のデジタル値の集合である。ＤＦＥ３６が生成した信号Ｘｆは、データ判定回路３７、及び後続する回路に出力される。

【0040】

データ判定回路３７には、信号Ｘｆが入力される。データ判定回路３７は、信号Ｘｆに基づいて、送信装置２によって符号化されたデータをデータＡｆとして判定する。具体的には、送信装置２が送信する信号ＴＲ及び／ＴＲにＰＡＭ４が適用される場合、データ判定回路３７は、１周期分の信号Ｘｆに含まれるｎ個のデジタル値毎に、２ビットのデータを判定する。データ判定回路３７が判定したデータＡｆは、後続する回路に出力される。

【0041】

１．１．５ オフセット調整回路
次に、第１実施形態に係る受信回路に含まれるオフセット調整回路の内部構成について説明する。図５は、第１実施形態に係る受信回路に含まれるオフセット調整回路の構成の一例を示すブロック図である。図５では、信号Ｘ０’のうち値Ｘ０＿１～Ｘ０＿ｎに対応する値はそれぞれ、値Ｘ０’＿１～Ｘ０’＿ｎのように示される。また、オフセット校正用コードＣｏｓのうち値Ｘ０’＿１～Ｘ０’＿ｎに適用されるコードはそれぞれ、コードＣｏｓ＿１～Ｃｏｓ＿ｎのように示される。また、図５では、値Ｘ０＿１に生じるオフセットを基準オフセットとする場合が一例として示される。

【0042】

オフセット調整回路３２は、基準用個別調整回路６１－１、（ｎ－１）個の参照用個別調整回路６１－２、６１－３、…、及び６１－ｎ、同相調整回路６２、並びにｎ個の加算回路６３－１、６３－２、６３－３、…、及び６３－ｎを含む。

【0043】

基準用個別調整回路６１－１には、値Ｘ０’＿１が入力される。基準用個別調整回路６１－１には、信号ＭＯＤＥが更に入力される。基準用個別調整回路６１－１は、個別コードＣｉｄ＿１を出力する。個別コードＣｉｄ＿１は、値Ｘ０＿１に個別に生じるオフセット（すなわち、基準オフセット）に対応する。信号ＭＯＤＥは、基準用個別調整回路６１－１による個別コードＣｉｄ＿１の更新動作を実行するか否かを切り替える信号を含む。

【0044】

参照用個別調整回路６１－２～６１－ｎにはそれぞれ、値Ｘ０’＿２～Ｘ０’＿ｎが入力される。参照用個別調整回路６１－２～６１－ｎの各々には、値Ｘ０‘＿１及び信号ＭＯＤＥが更に入力される。参照用個別調整回路６１－２～６１－ｎはそれぞれ、個別コードＣｉｄ＿２～Ｃｉｄ＿ｎを出力する。個別コードＣｉｄ＿２～Ｃｉｄ＿ｎはそれぞれ、値Ｘ０＿２～Ｘ０＿ｎに個別に生じるオフセット（すなわち、参照オフセット）に対応する。信号ＭＯＤＥは、参照用個別調整回路６１－２～６１－ｎによる個別コードＣｉｄ＿２～Ｃｉｄ＿ｎの更新動作を実行するか否かを切り替える信号を含む。

【0045】

同相調整回路６２には、値Ｘ０’＿１～Ｘ０’＿ｎが入力される。同相調整回路６２には、信号ＭＯＤＥが更に入力される。同相調整回路６２は、共通コードＣｃｍを出力する。共通コードＣｃｍは、値Ｘ０＿１～Ｘ０＿ｎに共通して生じるオフセット（すなわち、共通オフセット）に対応する。信号ＭＯＤＥは、同相調整回路６２による共通コードＣｃｍの更新動作を実行するか否かを切り替える信号を含む。

【0046】

加算回路６３－１～６３－ｎにはそれぞれ、個別コードＣｉｄ＿１～Ｃｉｄ＿ｎが入力される。加算回路６３－１～６３－ｎの各々には、共通コードＣｃｍが更に入力される。加算回路６３－１～６３－ｎはそれぞれ、個別コードＣｉｄ＿１～Ｃｉｄ＿ｎと、共通コードＣｃｍとの和を、コードＣｏｓ＿１～Ｃｏｓ＿ｎとして出力する。

【0047】

１．１．６ 基準用個別調整回路
次に、第１実施形態に係るオフセット調整回路に含まれる基準用個別調整回路の内部構成について説明する。図６は、第１実施形態に係るオフセット調整回路に含まれる基準用個別調整回路の構成の一例を示すブロック図である。基準用個別調整回路６１－１は、加算回路７１、遅延回路７２、及びスイッチ７３を含む。

【0048】

加算回路７１には、値Ｘ０’＿１及び遅延回路７２の出力値が入力される。加算回路７１は、遅延回路７２の出力値から、値Ｘ０’＿１を減算した値を出力する。

【0049】

遅延回路７２には、加算回路７１からの出力値が入力される。遅延回路７２は、加算回路７１の出力値を、例えば１周期遅延させて出力する。

【0050】

スイッチ７３は、例えば、マルチプレクサやトランジスタで構成される回路である。スイッチ７３は、第１入力端７３－１、第２入力端７３－２、及び出力端７３－３を含む。スイッチ７３は、信号ＭＯＤＥに応じて、出力端７３－３との接続を、第１入力端７３－１及び第２入力端７３－２のいずれか一方に切り替えるように構成される。スイッチ７３の第１入力端７３－１には、遅延回路７２の出力値が入力される。スイッチ７３の第２入力端７３－２には、固定コードＣｉｄ＿ｆｉｘ＿１が入力される。固定コードＣｉｄ＿ｆｉｘ＿１には、個別調整動作によって算出された個別コードＣｉｄ＿１が適用される。スイッチ７３の第１入力端７３－１と出力端７３－３とが接続されている状態（図６で示される状態）は、個別調整動作を実行中の状態に対応する。スイッチ７３の第２入力端７３－２と出力端７３－３とが接続されている状態は、同相調整動作を実行中の状態、又はオフセット校正用コードＣｏｓ＿１の更新を行っていない状態に対応する。スイッチ７３の出力端７３－３からの出力値は、個別コードＣｉｄ＿１として、オフセット調整回路３２の加算回路６３－１に出力される。すなわち、個別コードＣｉｄ＿１は、個別調整動作を実行する場合には、値Ｘ０’＿１に基づいて更新される。そして、個別コードＣｉｄ＿１は、同相調整動作を実行する場合、又はオフセット校正用コードＣｏｓ＿１の更新を行わない場合には、固定コードＣｉｄ＿ｆｉｘ＿１に固定される。

【0051】

１．１．７ 参照用個別調整回路
次に、第１実施形態に係るオフセット調整回路に含まれる参照用個別調整回路の内部構成について説明する。図７は、第１実施形態に係るオフセット調整回路に含まれる参照用個別調整回路の構成の一例を示すブロック図である。

【0052】

なお、（ｎ－１）個の参照用個別調整回路６１－２～６１－ｎは、同等の構成を有する。このため、図７では、（ｎ－１）個の参照用個別調整回路６１－２～６１－ｎのうちの任意の１個の参照用個別調整回路６１－ｋの構成が一例として示される（２≦ｋ≦ｎ）。参照用個別調整回路６１－ｋは、加算回路８１、遅延回路８２、及びスイッチ８３を含む。

【0053】

加算回路８１には、値Ｘ０’＿１及びＸ０’＿ｋ、並びに遅延回路８２の出力値が入力される。加算回路８１は、遅延回路８２の出力値及び値Ｘ０’＿１の和から、値Ｘ０’＿ｋを減算した値を出力する。

【0054】

遅延回路８２には、加算回路８１からの出力値が入力される。遅延回路８２は、加算回路８１の出力値を、例えば１周期遅延させて出力する。

【0055】

スイッチ８３は、例えば、マルチプレクサやトランジスタで構成される回路である。スイッチ８３は、第１入力端８３－１、第２入力端８３－２、及び出力端８３－３を含む。スイッチ８３は、信号ＭＯＤＥに応じて、出力端８３－３との接続を、第１入力端８３－１及び第２入力端８３－２のいずれか一方に切り替えるように構成される。スイッチ８３の第１入力端８３－１には、遅延回路８２の出力値が入力される。スイッチ８３の第２入力端８３－２には、固定コードＣｉｄ＿ｆｉｘ＿ｋが入力される。固定コードＣｉｄ＿ｆｉｘ＿ｋには、個別調整動作によって算出された個別コードＣｉｄ＿ｋが適用される。スイッチ８３の第１入力端８３－１と出力端８３－３とが接続されている状態（図７で示される状態）は、個別調整動作を実行中の状態に対応する。スイッチ８３の第２入力端８３－２と出力端８３－３とが接続されている状態は、同相調整動作を実行中の状態、又はオフセット校正用コードＣｏｓ＿ｋの更新を行っていない状態に対応する。スイッチ８３の出力端８３－３からの出力値は、個別コードＣｉｄ＿ｋとして、オフセット調整回路３２の加算回路６３－ｋに出力される。すなわち、個別コードＣｉｄ＿ｋは、個別調整動作を実行する場合には、値Ｘ０’＿１及びＸ０’＿ｋに基づいて更新される。そして、個別コードＣｉｄ＿ｋは、同相調整動作を実行する場合、又はオフセット校正用コードＣｏｓ＿ｋの更新を行わない場合には、固定コードＣｉｄ＿ｆｉｘ＿ｋに固定される。

【0056】

１．１．８ 同相調整回路
次に、第１実施形態に係るオフセット調整回路に含まれる同相調整回路の内部構成について説明する。図８は、第１実施形態に係るオフセット調整回路に含まれる同相調整回路の構成の一例を示すブロック図である。同相調整回路６２は、加算回路９１、遅延回路９２、及びスイッチ９３を含む。

【0057】

加算回路９１には、値Ｘ０’＿１～Ｘ０’＿ｎ、並びに遅延回路９２の出力値が入力される。加算回路９１は、遅延回路９２の出力値から、値Ｘ０’＿１～Ｘ０’＿ｎの和を減算した値を出力する。

【0058】

遅延回路９２には、加算回路９１からの出力値が入力される。遅延回路９２は、加算回路９１の出力値を、例えば１周期遅延させて出力する。

【0059】

スイッチ９３は、例えば、マルチプレクサやトランジスタで構成される回路である。スイッチ９３は、第１入力端９３－１、第２入力端９３－２、及び出力端９３－３を含む。スイッチ９３は、信号ＭＯＤＥに応じて、出力端９３－３との接続を、第１入力端９３－１及び第２入力端９３－２のいずれか一方に切り替えるように構成される。スイッチ９３の第１入力端９３－１には、遅延回路９２の出力値が入力される。スイッチ９３の第２入力端９３－２には、固定コードＣｃｍ＿ｆｉｘが入力される。固定コードＣｃｍ＿ｆｉｘには、初期値（例えば、０）が適用される。スイッチ９３の第１入力端９３－１と出力端９３－３とが接続されている状態（図８で示される状態）は、同相調整動作を実行中の状態に対応する。スイッチ９３の第２入力端９３－２と出力端９３－３とが接続されている状態は、個別調整動作を実行中の状態、又はオフセット校正用コードＣｏｓの更新を行っていない状態に対応する。スイッチ９３の出力端９３－３からの出力値は、共通コードＣｃｍとして、オフセット調整回路３２の加算回路６３－１～６３－ｎの各々に出力される。すなわち、共通コードＣｃｍは、同相調整動作を実行する場合には、値Ｘ０’＿１～Ｘ０’＿ｎに基づいて更新される。そして、共通コードＣｃｍは、個別調整動作を実行する場合、又はオフセット校正用コードＣｏｓの更新を行わない場合には、固定コードＣｃｍ＿ｆｉｘに固定される。

【0060】

１．２ 動作
次に、第１実施形態に係る受信装置の動作について説明する。

【0061】

１．２．1 個別調整動作
まず、第１実施形態に係る受信装置における個別調整動作について説明する。図９は、第１実施形態に係る受信装置における個別調整動作を含むランダム信号受信動作の一例を示すフローチャートである。個別調整動作は、ランダム信号受信動作時に実行される。ランダム信号受信動作とは、データ信号受信動作の前に、ランダム信号を受信する動作を示す。ランダム信号は、平均値が０となることが保証されるパターン長を有する乱数列が重畳された信号である。具体的には、例えば、ランダム信号は、ＰＲＢＳ（Pseudo Random Binary Sequence）である。ランダム信号は、ＰＲＱＳ（Pseudo Random Quaternary Sequence）であってもよい。ランダム信号には、データ信号とは異なり、受信装置４に送信される予定のデータは重畳されていない。

【0062】

ランダム信号受信動作を開始すると（開始）、受信装置４のＣＮＴ５０は、オフセット調整回路３２を、固定コードＣｃｍ＿ｆｉｘを共通コードＣｃｍに適用しつつ、個別コードＣｉｄ＿１～Ｃｉｄ＿ｎを更新する状態にする（Ｓ１１）。具体的には、ＣＮＴ５０は、信号ＭＯＤＥを用いて、基準用個別調整回路６１－１内のスイッチ７３の第１入力端７３－１と出力端７３－３とを接続する。ＣＮＴ５０は、信号ＭＯＤＥを用いて、参照用個別調整回路６１－ｋ内のスイッチ８３の第１入力端８３－１と出力端８３－３とを接続する。ＣＮＴ５０は、信号ＭＯＤＥを用いて、同相調整回路６２内のスイッチ９３の第２入力端９３－２と出力端９３－３とを接続する。これにより、オフセット調整回路３２から出力されるコードＣｏｓ＿１～Ｃｏｓ＿ｎはそれぞれ、固定コードＣｃｍ＿ｆｉｘと、個別コードＣｉｄ＿１～Ｃｉｄ＿ｎとの和となる。

【0063】

Ｓ１１の処理の後、受信装置４は、ランダム信号を受信する（Ｓ１２）。

【0064】

オフセット校正回路３１は、固定コードＣｃｍ＿ｆｉｘ及び個別コードＣｉｄ＿１～Ｃｉｄ＿ｎによって算出されるコードＣｏｓ＿１～Ｃｏｓ＿ｎに基づき、信号Ｘ０＿１～Ｘ０＿ｎのオフセットをそれぞれ校正する（Ｓ１３）。具体的には、オフセット校正回路３１は、信号Ｘ０＿１～Ｘ０＿ｎに、コードＣｏｓ＿１～Ｃｏｓ＿ｎをそれぞれ加算することにより、信号Ｘ０’＿１～Ｘ０’＿ｎを生成する。

【0065】

オフセット調整回路３２は、Ｓ１３の処理で生成された信号Ｘ０’＿１～Ｘ０’＿ｎに基づき、個別コードＣｉｄ＿１～Ｃｉｄ＿ｎを更新する（Ｓ１４）。具体的には、基準用個別調整回路６１－１は、信号Ｘ０’＿１に基づき、個別コードＣｉｄ＿１を更新する。参照用個別調整回路６１－ｋは、信号Ｘ０’＿１及びＸ０’－ｋに基づき、個別コードＣｉｄ＿ｋを更新する。

【0066】

受信装置４は、ランダム信号が終了したか否かを判定する（Ｓ１５）。

【0067】

ランダム信号が終了していない場合（Ｓ１５；ｎｏ）、受信装置４は、ランダム信号の受信を継続する（Ｓ１２）。そして、後続するＳ１３～Ｓ１５の処理が実行される。このように、ランダム信号が終了するまで、Ｓ１２～Ｓ１５の処理が繰り返される。

【0068】

ランダム信号が終了した場合（Ｓ１５；ｙｅｓ）、ＣＮＴ５０は、Ｓ１４の処理で更新された個別コードＣｉｄ＿１～Ｃｉｄ＿ｎを固定コードＣｉｄ＿ｆｉｘ＿１～Ｃｉｄ＿ｆｉｘ＿ｎとして記憶する（Ｓ１６）。

【0069】

Ｓ１６の処理の後、個別調整動作を含むランダム信号受信動作は終了となる（終了）。

【0070】

１．２．２ 同相調整動作
次に、第１実施形態に係る受信装置における同相調整動作について説明する。図１０は、第１実施形態に係る受信装置における同相調整動作を含むデータ信号受信動作の一例を示すフローチャートである。同相調整動作は、データ信号受信動作時に実行される。すなわち、同相調整動作は、個別調整動作の後に実行される。

【0071】

データ信号受信動作を開始すると（開始）、受信装置４のＣＮＴ５０は、オフセット調整回路３２を、固定コードＣｃｍ＿ｆｉｘを共通コードＣｃｍに適用しつつ、固定コードＣｉｄ＿ｆｉｘ＿１～Ｃｉｄ＿ｆｉｘ＿ｎを個別コードＣｉｄ＿１～Ｃｉｄ＿ｎに適用する状態にする（Ｓ２１）。具体的には、ＣＮＴ５０は、信号ＭＯＤＥを用いて、基準用個別調整回路６１－１内のスイッチ７３の第２入力端７３－２と出力端７３－３とを接続する。ＣＮＴ５０は、信号ＭＯＤＥを用いて、参照用個別調整回路６１－ｋ内のスイッチ８３の第２入力端８３－２と出力端８３－３とを接続する。ＣＮＴ５０は、信号ＭＯＤＥを用いて、同相調整回路６２内のスイッチ９３の第２入力端９３－２と出力端９３－３とを接続する。これにより、オフセット調整回路３２から出力されるコードＣｏｓ＿１～Ｃｏｓ＿ｎはそれぞれ、固定コードＣｃｍ＿ｆｉｘと、固定コードＣｉｄ＿ｆｉｘ＿１～Ｃｉｄ＿ｆｉｘ＿ｎとの和となる。すなわち、オフセット調整回路３２は、オフセット校正用コードＣｏｓの更新を行わない状態になる。

【0072】

Ｓ２１の処理の後、受信装置４は、データ信号を受信する（Ｓ２２）。

【0073】

オフセット校正回路３１は、コードＣｏｓ＿１～Ｃｏｓ＿ｎに基づき、信号Ｘ０＿１～Ｘ０＿ｎのオフセットをそれぞれ校正する（Ｓ２３）。具体的には、オフセット校正回路３１は、信号Ｘ０＿１～Ｘ０＿ｎに、コードＣｏｓ＿１～Ｃｏｓ＿ｎをそれぞれ加算することにより、信号Ｘ０’＿１～Ｘ０’＿ｎを生成する。

【0074】

ＣＮＴ５０は、共通コードＣｃｍを調整するか否かを判定する（Ｓ２４）。例えば、ＡＦＥ１０内のＣＴＬＥ及びＶＧＡの特性がランダム信号受信動作時における特性から変化したことを検知した場合、ＣＮＴ５０は、共通コードＣｃｍを調整すると判定する。また、例えば、ＡＦＥ１０内のＣＴＬＥ及びＶＧＡの特性がランダム信号受信動作時における特性から変化していないことを検知した場合、ＣＮＴ５０は、共通コードＣｃｍを調整しないと判定する。なお、データ信号受信動作時は常に共通コードＣｃｍを調整するとしてもよい。

【0075】

共通コードＣｃｍを調整すると判定した場合（Ｓ２４；ｙｅｓ）、ＣＮＴ５０は、オフセット調整回路３２を、固定コードＣｉｄ＿ｆｉｘ＿１～Ｃｉｄ＿ｆｉｘ＿ｎを個別コードＣｉｄ＿１～Ｃｉｄ＿ｎに適用しつつ、共通コードＣｃｍを更新する状態にする（Ｓ２５）。具体的には、ＣＮＴ５０は、信号ＭＯＤＥを用いて、基準用個別調整回路６１－１内のスイッチ７３の第２入力端７３－２と出力端７３－３とを接続する。ＣＮＴ５０は、信号ＭＯＤＥを用いて、参照用個別調整回路６１－ｋ内のスイッチ８３の第２入力端８３－２と出力端８３－３とを接続する。ＣＮＴ５０は、信号ＭＯＤＥを用いて、同相調整回路６２内のスイッチ９３の第１入力端９３－１と出力端９３－３とを接続する。これにより、オフセット調整回路３２から出力されるコードＣｏｓ＿１～Ｃｏｓ＿ｎはそれぞれ、固定コードＣｉｄ＿ｆｉｘ＿１～Ｃｉｄ＿ｆｉｘ＿ｎと、共通コードＣｃｍとの和となる。

【0076】

オフセット調整回路３２は、Ｓ２３の処理で生成された信号Ｘ０’＿１～Ｘ０’＿ｎに基づき、共通コードＣｃｍを更新する（Ｓ２６）。具体的には、同相調整回路６２は、信号Ｘ０＿１～Ｘ０＿ｎのオフセットが校正された信号である信号Ｘ０’＿１～Ｘ０’＿ｎに基づき、共通コードＣｃｍを更新する。

【0077】

受信装置４は、データ信号が終了したか否かを判定する（Ｓ２７）。

【0078】

データ信号が終了していない場合（Ｓ２７；ｎｏ）、受信装置４は、データ信号の受信を継続する（Ｓ２２）。そして、後続するＳ２３～Ｓ２７の処理が実行される。このように、データ信号が終了するまで、Ｓ２２～Ｓ２７の処理が繰り返される。

【0079】

データ信号が終了した場合（Ｓ２７；ｙｅｓ）、ＣＮＴ５０は、Ｓ２６の処理で更新された共通コードＣｃｍを固定コードＣｃｍ＿ｆｉｘとして記憶する（Ｓ２８）。

【0080】

Ｓ２８の処理の後、同相調整動作を含むデータ信号受信動作は終了となる（終了）。

【0081】

１．３ 第１実施形態に係る効果
第１実施形態によれば、個別調整動作において、基準用個別調整回路６１－１は、値Ｘ０’＿１に基づき、個別コードＣｉｄ＿１を算出する。参照用個別調整回路６１－ｋは、値Ｘ０’＿１及びＸ０’＿ｋの差に基づき、個別コードＣｉｄ＿ｋを算出する。これにより、オフセット校正回路３１は、ＡＤＣ２１＿１～２１＿ｎにそれぞれ起因して値Ｘ０＿１～Ｘ０＿ｎに個別に生じるオフセットを、個別コードＣｉｄ＿１～Ｃｉｄ＿ｎによって校正することができる。このため、値Ｘ０’＿１～Ｘ０’＿ｎ間で互いに異なるオフセットが生じることを抑制できる。したがって、受信特性の劣化を抑制できる。

【0082】

また、同相調整動作において、同相調整回路６２は、値Ｘ０’＿１～Ｘ０’＿ｎの和に基づき、共通コードＣｃｍを算出する。これにより、オフセット校正回路３１は、例えば、ＡＦＥ１０内のＣＴＬＥ及びＶＧＡ等のように、ＴＩ－ＡＤＣ２０の前段の回路の特性の変化に応じて値Ｘ０＿１～Ｘ０＿ｎに共通に生じるオフセットを、共通コードＣｃｍによって校正することができる。このため、値Ｘ０’＿１～Ｘ０’＿ｎに共通してオフセットが生じることを抑制できる。したがって、受信特性の劣化を抑制できる。

【0083】

また、個別調整動作は、ランダム信号の受信時に実行される。これにより、受信信号に起因して生じるオフセットが生じないようにすることができる。このため、個別調整動作で、ＡＤＣ２１＿１～２１＿ｎにそれぞれ起因して値Ｘ０＿１～Ｘ０＿ｎに個別に生じるオフセットを、精度よく校正することができる。

【0084】

また、同相調整動作は、データ信号の受信時に実行される。これにより、実運用の際の特性変化にオフセット校正用コードＣｏｓを追従させることができる。

【0085】

また、個別調整動作は、共通コードＣｃｍに固定コードＣｃｍ＿ｆｉｘを適用した状態で実行される。同相調整動作は、個別調整動作によって算出された個別コードＣｉｄ＿１～Ｃｉｄ＿ｎを固定コードＣｉｄ＿ｆｉｘ＿１～Ｃｉｄ＿ｆｉｘ＿ｎとして適用した状態で実行される。これにより、値Ｘ０＿１～Ｘ０＿ｎに共通に生じるオフセットと、値Ｘ０＿１～Ｘ０＿ｎに個別に生じるオフセットと、を個別に算出することができる。

【0086】

２． 第２実施形態
次に、第２実施形態について説明する。第２実施形態では、ランダム信号のパターン長が受信装置からの情報に基づいて決定される点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、説明を適宜省略する。

【0087】

２．１ 送信装置
図１１は、第２実施形態に係る送信装置の構成の一例を示すブロック図である。送信装置２は、受信回路１０１、選択回路１０２、及び送信回路１０３を含む。また、送信装置２は、乱数表１０４を記憶する。

【0088】

受信回路１０１は、受信装置４からの情報を受信する。具体的には、受信回路１０１は、受信装置４から、ＴＩ－ＡＤＣ２０に含まれる複数のＡＤＣ２１の数（ＡＤＣ数）を受信する。なお、受信回路１０１と受信装置４との間の通信は、伝送路３を介した高速シリアル通信でなくてもよい。

【0089】

選択回路１０２は、乱数表１０４を参照し、ＡＤＣ数ｎと、ランダム信号受信動作で用いられるランダム信号の候補のパターン長と、の最大公約数を算出する。選択回路１０２は、算出された最大公約数が１となる（すなわち、ＡＤＣ数ｎと互いに素なパターン長を有するランダム信号）をランダム信号受信動作で用いられるランダム信号として選択する。

【0090】

送信回路１０３は、ランダム信号受信動作において、選択回路１０２によって選択されたパターン長を有するランダム信号を受信装置４に送信する。送信回路１０３と受信装置４との間の通信は、伝送路３を介した高速シリアル通信である。

【0091】

図１２は、第２実施形態に係る送信装置に記憶される乱数表のデータ構造の一例を示す図である。乱数表１０４には、受信装置４における個別調整動作に用いられる可能性があるランダム信号と、当該ランダム信号に対応するパターン長とが対応づけて記憶される。乱数表１０４に記憶されるパターン長は、対応するランダム信号の平均値が０となることが担保される乱数列の長さに対応する。

【0092】

図１２の例では、例えば、ランダム信号ＰＲＢＳ７、…、ＰＲＢＳ１５、…、及びＰＲＢＳ３１のパターン長がそれぞれ、１２７、…、３２７６７、…、及び２１４７４８３６４７であることが示される。なお、乱数表１０４には、ランダム信号にＰＲＱＳが適用される場合が記憶されていてもよい。この場合、ランダム信号ＰＲＱＳ（Ｎ）のパターン長は、ＰＲＢＳ（２Ｎ）と等しくなる（Ｎは、自然数）。

【0093】

乱数表１０４を参照することにより、選択回路１０２は、どの長さのパターン長を有するランダム信号を個別調整動作に用いるかを決定することができる。

【0094】

２．２ ランダム信号送信動作
図１３は、第２実施形態に係る送信装置におけるランダム信号送信動作の一例を示すフローチャートである。

【0095】

ランダム信号送信動作を開始すると（開始）、送信装置２の受信回路１０１は、受信装置４からＡＤＣ数ｎを受信する（Ｓ３１）。

【0096】

送信装置２の選択回路１０２は、個別調整動作に用いるランダム信号の候補として、乱数表１０４からランダム信号を選択する（Ｓ３２）。

【0097】

選択回路１０２は、Ｓ３１の処理で受信されたＡＤＣ数ｎと、Ｓ３２の処理で選択されたランダム信号のパターン長とが互いに素であるか否かを判定する（Ｓ３３）。

【0098】

ＡＤＣ数ｎとランダム信号のパターン長とが互いに素である場合（Ｓ３３；ｙｅｓ）、選択回路１０２は、Ｓ３２の処理で選択されたランダム信号を、個別調整動作に用いることができるランダム信号であると判定する。そして、送信回路１０３は、Ｓ３２の処理で選択されたランダム信号を、伝送路３を介して受信装置４に送信する（Ｓ３４）。

【0099】

ＡＤＣ数ｎとランダム信号のパターン長とが互いに素でない場合（Ｓ３３；ｎｏ）、選択回路１０２は、Ｓ３２の処理で選択されたランダム信号を、個別調整動作に用いることができないランダム信号であると判定する。そして、Ｓ３３の処理で“ｎｏ”と判定された場合、又はＳ３４の処理の後、送信装置２は、ランダム信号の送信が終了したか否かを判定する（Ｓ３５）。なお、Ｓ３３の処理で“ｎｏ”と判定された場合、送信装置２は、Ｓ３５の処理を実行せず、Ｓ３２の処理を実行してもよい。

【0100】

ランダム信号の送信が終了していない場合（Ｓ３５；ｎｏ）、選択回路１０２は、個別調整動作に用いるランダム信号の候補として、乱数表１０４から未選択のランダム信号を選択する（Ｓ３２）。そして、後続するＳ３３～Ｓ３５の処理が実行される。このように、ランダム信号の送信が終了するまで、Ｓ３２～Ｓ３５の処理が実行される。

【0101】

ランダム信号の送信が終了している場合（Ｓ３５；ｙｅｓ）、ランダム信号送信動作は終了となる（終了）。

【0102】

２．３ 第２実施形態に係る効果
ランダム信号のパターン長とＡＤＣ数ｎとが互いに素でない場合、ＡＤＣ２１－１～２１－ｎの各々は、ランダム信号において平均値が０となることが保証されているパターンの一部しか受信できない。これにより、ランダム信号自体の平均値は０であるが、値Ｘ０’＿１～Ｘ０’＿ｎの各々の平均値が０となることが保証されない場合がある。このような信号に対して個別調整動作を実行すると、ＡＤＣ２１＿１～２１＿ｎ間の特性差に起因するオフセットと、信号に起因するオフセットとを切り分けることができない。このため、個別コードＣｉｄ＿１～Ｃｉｄ＿ｎの精度が劣化する可能性があり、好ましくない。

【0103】

第２実施形態によれば、送信装置２の受信回路１０１は、受信装置４からＡＤＣ数ｎを受信する。選択回路１０２は、ＡＤＣ数ｎと、個別調整動作で用いるランダム信号のパターン長とが互いに素となるように、ランダム信号を選択する。これにより、ＡＤＣ２１－１～２１－ｎの各々は、ランダム信号において平均値が０となることが保証されているパターンの全てを受信することができる。このため、値Ｘ０’＿１～Ｘ０’＿ｎの各々の平均値が０となることが保証された状態で、個別調整動作を実行できる。したがって、個別調整動作で算出される個別コードＣｉｄ＿１～Ｃｉｄ＿ｎの精度の劣化を抑制することができる。

【0104】

２．４ 第２実施形態の変形例
上述の第２実施形態では、個別調整動作に用いられるランダム信号がＡＤＣ数ｎに基づいて決定される場合について説明したが、これに限られない。例えば、個別調整動作に用いられるランダム信号は、受信装置４から送信される素数リストに基づいて決定されてもよい。以下では、第２実施形態と異なる構成及び動作について主に説明する。第２実施形態と同等の構成及び動作については、説明を適宜省略する。

【0105】

２．４．１ 送信装置
図１４は、第２実施形態の変形例に係る送信装置の構成の一例を示すブロック図である。図１４は、第２実施形態における図１１に対応する。送信装置２Ａは、受信回路１０１Ａ、選択回路１０２Ａ、及び送信回路１０３を含む。また、送信装置２Ａは、乱数表１０４Ａを記憶する。

【0106】

受信回路１０１Ａは、受信装置４からの情報を受信する。具体的には、受信回路１０１Ａは、受信装置４から、ＡＤＣ数ｎに関する素数リストを受信する。ＡＤＣ数ｎに関する素数リストには、ＡＤＣ数ｎの素因数のうち、２以外の素数が含まれる。例えば、ＡＤＣ数ｎが３０＝２×３×５の場合、受信回路１０１Ａは、ＡＤＣ数ｎに関する素数リストとして、｛３，５｝を受信する。

【0107】

選択回路１０２Ａは、乱数表１０４Ａを参照して、ＡＤＣ数ｎに関する素数リストと、ランダム信号受信動作で用いられるランダム信号の候補のパターン長に関する素数リストとを比較する。選択回路１０２Ａは、比較の結果、ＡＤＣ数ｎに関する素数リスト内に、パターン長に関する素数リスト内の素数と一致する素数がない場合、当該ランダム信号の候補を、ランダム信号受信動作で用いられるランダム信号として選択する。

【0108】

送信回路１０３は、ランダム信号受信動作において、選択回路１０２Ａによって選択されたパターン長を有するランダム信号を受信装置４に送信する。

【0109】

図１５は、第２実施形態の変形例に係る送信装置に記憶される乱数表のデータ構造の一例を示す図である。乱数表１０４Ａには、受信装置４における個別調整動作に用いられる可能性があるランダム信号と、当該ランダム信号に対応するパターン長に関する素数リストと、が対応づけて記憶される。パターン長に関する素数リストには、パターン長の素因数のうち、２以外の素数が含まれる。

【0110】

図１５の例では、例えば、ランダム信号ＰＲＢＳ７のパターン長に関する素数リストが｛１２７｝であることが示される。ランダム信号ＰＲＢＳ１５のパターン長に関する素数リストが｛７，３１，１５１｝であることが示される。ランダム信号ＰＲＢＳ３１のパターン長に関する素数リストが｛２１４７４８３６４７｝であることが示される。なお、乱数表１０４Ａには、ランダム信号にＰＲＱＳが適用される場合が記憶されていてもよい。

【0111】

乱数表１０４Ａを参照することにより、選択回路１０２Ａは、どの長さのパターン長を有するランダム信号を個別調整動作に用いるかを決定することができる。

【0112】

２．４．２ ランダム信号送信動作
図１６は、第２実施形態に係る送信装置におけるランダム信号送信動作の一例を示すフローチャートである。

【0113】

ランダム信号送信動作を開始すると（開始）、送信装置２Ａの受信回路１０１Ａは、受信装置４からＡＤＣ数ｎに関する素数リストを受信する（Ｓ４１）。

【0114】

送信装置２Ａの選択回路１０２Ａは、個別調整動作に用いるランダム信号の候補として、乱数表１０４Ａからランダム信号を選択する（Ｓ４２）。

【0115】

選択回路１０２Ａは、Ｓ４１の処理で受信されたＡＤＣ数ｎに関する素数リスト内に、Ｓ４２の処理で選択されたランダム信号のパターン長に関する素数リスト内の素数と一致する素数があるか否かを判定する（Ｓ４３）。

【0116】

ＡＤＣ数ｎに関する素数リスト内に、ランダム信号のパターン長に関する素数リスト内の素数と一致する素数がない場合（Ｓ４３；ｎｏ）、選択回路１０２Ａは、Ｓ４２の処理で選択されたランダム信号を、個別調整動作に用いることができるランダム信号であると判定する。そして、送信回路１０３は、Ｓ４２の処理で選択されたランダム信号を、伝送路３を介して受信装置４に送信する（Ｓ４４）。

【0117】

ＡＤＣ数ｎに関する素数リスト内に、ランダム信号のパターン長に関する素数リスト内の素数と一致する素数がある場合（Ｓ４３；ｙｅｓ）、選択回路１０２Ａは、Ｓ４２の処理で選択されたランダム信号を、個別調整動作に用いることができないランダム信号であると判定する。そして、Ｓ４３の処理で“ｙｅｓ”と判定された場合、又はＳ４４の処理の後、送信装置２Ａは、ランダム信号の送信が終了したか否かを判定する（Ｓ４５）。なお、Ｓ４３の処理で“ｎｏ”と判定された場合、送信装置２Ａは、Ｓ４５の処理を実行せず、Ｓ４２の処理を実行してもよい。

【0118】

ランダム信号の送信が終了していない場合（Ｓ４５；ｎｏ）、選択回路１０２Ａは、個別調整動作に用いるランダム信号の候補として、乱数表１０４Ａから未選択のランダム信号を選択する（Ｓ４２）。そして、後続するＳ４３～Ｓ４５の処理が実行される。このように、ランダム信号の送信が終了するまで、Ｓ４２～Ｓ４５の処理が実行される。

【0119】

ランダム信号の送信が終了している場合（Ｓ４５；ｙｅｓ）、ランダム信号送信動作は終了となる（終了）。

【0120】

２．４．３ 第２実施形態の変形例に係る効果
第２実施形態の変形例によれば、送信装置２Ａの受信回路１０１Ａは、受信装置４からＡＤＣ数ｎに関する素数リストを受信する。選択回路１０２Ａは、ＡＤＣ数ｎに関する素数リスト内に、個別調整動作で用いるランダム信号のパターン長に関する素数リスト内の素数と一致する素数がないように、ランダム信号を選択する。これにより、ＡＤＣ２１－１～２１－ｎの各々は、ランダム信号において平均値が０となることが保証されているパターンの全てを受信することができる。このため、値Ｘ０’＿１～Ｘ０’＿ｎの各々の平均値が０となることが保証された状態で、個別調整動作を実行できる。したがって、第２実施形態と同様に、個別調整動作で算出される個別コードＣｉｄ＿１～Ｃｉｄ＿ｎの精度の劣化を抑制することができる。

【0121】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0122】

１…送受信システム
２…送信装置
３…伝送路
４…受信装置
１０…ＡＦＥ
２０…ＴＩ－ＡＤＣ
３０…ＤＳＰ
３１…オフセット校正回路
３２…オフセット調整回路
３３，３５…ＦＦＥ
３４，３７…データ判定回路
３６…ＤＦＥ
４０…ＣＤＲ
５０…ＣＮＴ
６１－１…基準用個別調整回路
６１－２，…，６１－ｎ…参照用個別調整回路
６２…同相調整回路
６３－１，…，６３－ｎ，７１，８１，９１…加算回路
７２，８２，９２…遅延回路
７３，８３，９３…スイッチ
１０１，１０１Ａ…受信回路
１０２，１０２Ａ…選択回路
１０３…送信回路
１０４，１０４Ａ…乱数表

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】