特開 2024-134344 記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024134344

(43)【公開日】2024-10-03

(54)【発明の名称】記憶装置

(51)【国際特許分類】

   H10B 99/00 20230101AFI20240926BHJP

【ＦＩ】

H10B99/00 441

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023044601

(22)【出願日】2023-03-20

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】田中 玲華

(72)【発明者】

【氏名】鈴木 都文

(72)【発明者】

【氏名】佐久間 究

(72)【発明者】

【氏名】吉村 瑶子

(72)【発明者】

【氏名】浜井 貴将

(72)【発明者】

【氏名】太田 健介

(72)【発明者】

【氏名】東 悠介

(72)【発明者】

【氏名】浅尾 吉昭

(72)【発明者】

【氏名】鈴木 正道

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FZ10

5F083JA02

5F083JA03

5F083JA12

5F083JA39

5F083JA40

5F083JA60

(57)【要約】

【課題】 優れた不揮発性記憶特性を有する記憶装置を提供する。
【解決手段】 実施形態に係る記憶装置は、キャパシタ１０に電荷が蓄えられた第１の状態と、キャパシタから電荷が消去された第２の状態とに基づいてデータを記憶する記憶装置であって、キャパシタは、第１の電極１１と、第２の電極１２と、第１の電極と第２の電極との間に設けられ、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）の少なくとも一方と酸素（Ｏ）とを含有する第１の誘電体層１３と、第１の電極と第１の誘電体層との間に設けられた第２の誘電体層１４と、第１の誘電体層と第２の誘電体層との間に設けられ、金属元素を含有する複数の部分が離散的に設けられた中間領域１５と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

キャパシタに電荷が蓄えられた第１の状態と、前記キャパシタから電荷が消去された第２の状態とに基づいてデータを記憶する記憶装置であって、
前記キャパシタは、
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられ、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）の少なくとも一方と酸素（Ｏ）とを含有する第１の誘電体層と、
前記第１の電極と前記第１の誘電体層との間に設けられた第２の誘電体層と、
前記第１の誘電体層と前記第２の誘電体層との間に設けられ、金属元素を含有する複数の部分が離散的に設けられた中間領域と、
を備える
記憶装置。

【請求項2】

キャパシタに電荷が蓄えられた第１の状態と、前記キャパシタから電荷が消去された第２の状態とに基づいてデータを記憶する記憶装置であって、
前記キャパシタは、
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられ、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）の少なくとも一方と酸素（Ｏ）とを含有する第１の誘電体層と、
前記第１の電極と前記第１の誘電体層との間に設けられた第２の誘電体層と、
前記第１の誘電体層と前記第２の誘電体層との間に設けられ、金属元素を含有する中間領域と、
を備え、
前記キャパシタに前記第１の状態を設定するときには、前記第２の電極の電位が前記第１の電極の電位よりも高い第１の電圧が前記第１の電極と前記第２の電極との間に印加され、
前記キャパシタに前記第２の状態を設定するときには、前記第２の電極の電位が前記第１の電極の電位よりも低い第２の電圧が前記第１の電極と前記第２の電極との間に印加され、
前記第１の電圧の絶対値は、前記第２の電圧の絶対値よりも大きい
記憶装置。

【請求項3】

前記中間領域は、前記金属元素としてチタン（Ｔｉ）を含有する
請求項１又は２に記載の記憶装置。

【請求項4】

前記中間領域は、窒素（Ｎ）をさらに含有する
請求項３に記載の記憶装置。

【請求項5】

前記第１の誘電体層は、反強誘電性を有する
請求項１又は２に記載の記憶装置。

【請求項6】

前記第１の誘電体層は、前記第２の誘電体層よりも高い比誘電率を有する
請求項１又は２に記載の記憶装置。

【請求項7】

前記第１の誘電体層は、シリコン（Ｓｉ）及びアルミニウム（Ａｌ）の少なくとも一方をさらに含有する
請求項１又は２に記載の記憶装置。

【請求項8】

前記第１の誘電体層は、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）のいずれも含有し、前記第１の誘電体層中のジルコニウム（Ｚｒ）の濃度は、前記第１の誘電体層中のハフニウム（Ｈｆ）の濃度よりも高い
請求項１又は２に記載の記憶装置。

【請求項9】

前記第２の誘電体層は、シリコン（Ｓｉ）及び酸素（Ｏ）を含有する
請求項１又は２に記載の記憶装置。

【請求項10】

前記第２の誘電体層は、４ｎｍ以下の厚さを有する
請求項１又は２に記載の記憶装置。

【請求項11】

前記第１の誘電体層に含有された前記金属元素の濃度は、前記中間領域から遠ざかるにしたがって減少し、
前記第２の誘電体層に含有された前記金属元素の濃度は、前記中間領域から遠ざかるにしたがって減少する
請求項１又は２に記載の記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、記憶装置に関する。

【背景技術】

【0002】

反強誘電性を有する誘電体層を含むキャパシタを記憶素子として用いた記憶装置が提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０２２／０３５２１８７号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

優れた不揮発性記憶特性を有する記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る記憶装置は、キャパシタに電荷が蓄えられた第１の状態と、前記キャパシタから電荷が消去された第２の状態とに基づいてデータを記憶する記憶装置であって、前記キャパシタは、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられ、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）の少なくとも一方と酸素（Ｏ）とを含有する第１の誘電体層と、前記第１の電極と前記第１の誘電体層との間に設けられた第２の誘電体層と、前記第１の誘電体層と前記第２の誘電体層との間に設けられ、金属元素を含有する複数の部分が離散的に設けられた中間領域と、を備える。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る記憶装置のキャパシタの構成を模式的に示した断面図である。

【図2】実施形態に係る記憶装置のキャパシタの中間領域の構成を模式的に示した平面図である。

【図3】実施形態に係る記憶装置の原理を示した図である。

【図4】実施形態に係る記憶装置の原理を示した図である。

【図5】実施形態に係る記憶装置の原理を示した図である。

【図6】実施形態に係る記憶装置の原理を示した図である。

【図7】実施形態に係る記憶装置を不揮発性ＲＡＭに適用したときの全体的な構成を示したブロック図である。

【図8】実施形態に係る記憶装置を不揮発性ＲＡＭに適用したときのメモリセルアレイ領域の一部を示した電気回路図である。

【図9A】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図9B】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図9C】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図10A】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図10B】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図10C】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図11A】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図11B】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図11C】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図12A】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図12B】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図12C】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図12D】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図12E】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図13A】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図13B】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【図13C】実施形態に係る記憶装置の具体的な動作の一部を示した図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。

【0008】

図１は、実施形態に係る記憶装置（不揮発性記憶装置）の構成を模式的に示した断面図である。

【0009】

本実施形態に係る記憶装置は、記憶素子としてキャパシタ１０が用いられる。キャパシタ１０は、第１の電極（下部電極）１１と、第２の電極（上部電極）１２と、第１の誘電体層１３と、第２の誘電体層１４と、中間領域１５とを含んでいる。

【0010】

第１の電極１１及び第２の電極１２は金属材料等の導電材料で形成されており、第１の電極１１と第２の電極１２との間に第１の誘電体層１３、第２の誘電体層１４及び中間領域１５を含む積層構造が設けられている。

【0011】

第１の誘電体層１３は、第１の電極１１と第２の電極１２との間に設けられ、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）の少なくとも一方と酸素（Ｏ）とを含有している。本実施形態では、第１の誘電体層１３は、ハフニウム（Ｈｆ）及び酸素（Ｏ）を含有するハフニウム酸化物（ＨｆＯ₂ ）で形成されている。第１の誘電体層１３は、反強誘電性を有している。また、第１の誘電体層１３は、第２の誘電体層１４よりも高い比誘電率を有している。

【0012】

第２の誘電体層１４は、第１の電極１１と第１の誘電体層１３との間に設けられ、シリコン（Ｓｉ）及び酸素（Ｏ）を含有している。具体的には、第２の誘電体層１４は、シリコン酸化物（ＳｉＯ₂ ）で形成されている。第２の誘電体層１４の厚さは、４ｎｍ以下であることが好ましく、１ｎｍ以上であることがより好ましい。

【0013】

中間領域１５は、第１の誘電体層１３と第２の誘電体層１４との間に設けられ、所定の金属元素を含有している。本実施形態では、中間領域１５に含有されている所定の金属元素として、チタン（Ｔｉ）が用いられる。また、中間領域１５は、窒素（Ｎ）をさらに含有していてもよい。本実施形態では、中間領域１５は、チタン窒化物（ＴｉＮ）で形成されている。中間領域１５は、所定の金属元素の窒化物等で形成された１つの層が連続的に設けられていてもよいが、中間領域１５の実質的な厚さは極めて薄いため、通常は所定の金属元素及び窒素を含有する複数の部分が離散的に設けられている。すなわち、中間領域１５は、通常は所定の金属元素の窒化物等で形成された複数の部分が離散的に設けられている。

【0014】

図２は、中間領域１５の構成（複数の部分が離散的に設けられている場合の構成）を模式的に示した平面図である。図２に示すように、中間領域１５は、所定の金属元素を含有する複数の金属含有部分１５ｐが離散的に設けられた構造を有している。具体的には、本実施形態では、金属含有部分１５ｐはチタン窒化物（ＴｉＮ）を含有している。

【0015】

中間領域１５は、第１の誘電体層１３及び第２の誘電体層１４それぞれに接している。そのため、中間領域１５に含有されている所定の金属元素が、第１の誘電体層１３及び第２の誘電体層１４に拡散している場合もある。この場合、第１の誘電体層１３に含有されている所定の金属元素（Ｔｉ）の濃度は中間領域１５から遠ざかるにしたがって減少し、第２の誘電体層１４に含有される所定の金属元素（Ｔｉ）の濃度は中間領域１５から遠ざかるにしたがって減少している。

【0016】

上述したように、本実施形態では、記憶素子としてキャパシタが用いられている。したがって、通常の誘電体メモリと同様に、本実施形態でも、キャパシタ１０に電荷が蓄えられている第１の状態（キャパシタ１０に所定量以上の電荷が蓄えられている状態）と、キャパシタ１０から電荷が消去された第２の状態（キャパシタ１０に所定量以上の電荷が蓄えられていない状態）とに基づいてデータが記憶される。具体的には、本実施形態では、第１の誘電体層１３の反強誘電性を用いてデータが記憶される。反強誘電性を有する第１の誘電体層１３を用いることで、高サイクル耐性を有し且つ動作電圧の低い記憶装置を得ることが可能である。

【0017】

次に、図３～図６を参照して、本実施形態に係る記憶装置の原理を説明する。

【0018】

図３は、キャパシタ１０に電圧を印加して、キャパシタ１０を第１の状態に設定するときの状態を模式的に示した図である。図４は、キャパシタ１０を第１の状態に設定した後に、キャパシタ１０に印加されている電圧がゼロになったときの状態を模式的に示した図である。図５は、キャパシタ１０に電圧を印加して、キャパシタ１０を第２の状態に設定するときの状態を模式的に示した図である。

【0019】

図６は、キャパシタ１０に印加される電圧Ｖとキャパシタ１０の分極Ｐとの関係を模式的に示した図である。特性ａは本実施形態のキャパシタ構造（中間領域１５が設けられた構造）を用いた場合の特性であり、特性ｂは比較例のキャパシタ構造（中間領域１５が設けられていない構造）を用いた場合の特性である。電圧Ｖｐｒは、キャパシタ１０に分極が生じるときの印加電圧であり、本実施形態のキャパシタ構造を用いた場合と比較例のキャパシタ構造を用いた場合とで基本的には同じ値である。

【0020】

図３に示されるように、キャパシタ１０に電荷が蓄えられた第１の状態を設定するときには、第２の電極１２の電位が第１の電極１１の電位よりも高くなるように、電圧Ｖｐｒ（プログラム電圧、第１の電圧）を第１の電極１１と第２の電極１２との間に印加する。すなわち、キャパシタ１０に電圧Ｖｐｒを印加する。これにより、図６に示すように、キャパシタ１０に分極が生じる。なお、実際には、キャパシタ１０に分極が確実に生じるように、電圧Ｖｐｒよりも僅かに大きい電圧Ｖｐｒ＋αをキャパシタ１０に印加することが好ましい。本実施形態では、説明を簡単化するため、キャパシタ１０に電圧Ｖｐｒを印加してキャパシタ１０に分極が生じる場合を想定して説明する。キャパシタ１０に電圧Ｖｐｒを印加すると、電圧Ｖｐｒに応じた電荷がキャパシタ１０に蓄えられる。具体的には、以下に述べるように、電圧Ｖｐｒは実質的に第１の誘電体層１３に印加される。

【0021】

本実施形態では、上述したように、第１の誘電体層１３と第２の誘電体層１４との間にチタン窒化物（ＴｉＮ）を含有する中間領域１５が設けられている。このような構造を用いた場合、中間領域１５にはチタン窒化物に基づくチャージトラップが存在する。そのため、第１の電極１１と第２の電極１２との間に電圧Ｖｐｒを印加すると、中間領域１５内のチャージトラップに負電荷がトラップされ、電圧Ｖｐｒに応じた電荷が中間領域１５に蓄えられる。

【0022】

また、キャパシタ１０に印加された電圧Ｖｐｒは実質的に第１の誘電体層１３に印加されるため、第１の誘電体層１３のキャパシタンスをＣ１とし、中間領域１５に蓄えられる電荷の量をＱとすると、
Ｑ＝Ｃ１×Ｖｐｒ
と表される。

【0023】

図４に示されるように、キャパシタ１０を第１の状態に設定した後に、キャパシタ１０に印加されている電圧（第１の電極１１と第２の電極１２との間に印加されている電圧）がゼロになった後も、中間領域１５にトラップされた負電荷は中間領域１５に保持されている。そのため、中間領域１５に保持された負電荷に起因する内部電荷ＩＥが第１の誘電体層１３に生じており、キャパシタ１０には中間領域１５にトラップされた電荷に基づく電荷が保持されている。すなわち、図６に示すように、キャパシタ１０に印加されている電圧がゼロになった後も、内部電荷ＩＥによってキャパシタ１０に生じた分極は維持されている。内部電界ＩＥは、中間領域１５に保持されている電荷の量Ｑによって決まる。すなわち、内部電界ＩＥの値は電圧Ｖｐｒの値によって決まる。

【0024】

図５に示されるように、キャパシタ１０から電荷が消去された第２の状態を設定するときには、第２の電極１２の電位が第１の電極１１の電位よりも低くなるように、電圧Ｖｅｒ（消去電圧、第２の電圧）を第１の電極１１と第２の電極１２との間に印加する。すなわち、電圧Ｖｐｒの極性と逆の極性の電圧Ｖｅｒをキャパシタ１０に印加する。具体的には、
Ｖｅｒ＝Ｖｏｒｇ－Ｖｐｒ
で表される電圧Ｖｅｒをキャパシタ１０に印加する。なお、電圧Ｖｏｒｇは、図６に示すように、比較例のキャパシタ構造（中間領域１５が設けられていない構造）における消去電圧である。

【0025】

上述したように、第１の誘電体層１３には、中間領域１５に保持された負電荷に起因する内部電荷ＩＥが存在している。すでに述べたことからわかるように、内部電荷ＩＥに基づく電圧はＶｐｒである。そのため、キャパシタ１０に保持された電荷を消去する、すなわち中間領域１５に保持された電荷を消去するためには、図６に示すように、電圧Ｖｏｒｇから内部電荷ＩＥを打ち消すための電圧Ｖｐｒを差し引いた電圧をキャパシタ１０に印加する必要がある。したがって、キャパシタ１０に印加される消去電圧Ｖｅｒは、上述したように、Ｖｏｒｇ－Ｖｐｒとなる。図６から明らかなように、消去電圧Ｖｅｒは負極性であり、消去電圧Ｖｅｒの絶対値はプログラム電圧Ｖｐｒの絶対値よりも小さい。

【0026】

電圧Ｖｅｒをキャパシタ１０に印加することにより、中間領域１５にトラップされていた電荷がトラップから離脱し、キャパシタ１０に保持されていた電荷が消去される。これにより、図６に示すように、キャパシタ１０の分極は実質的にゼロになる。

【0027】

上述したことからわかるように、比較例のキャパシタ構造（中間領域１５が設けられていない構造）の場合には、消去電圧Ｖｏｒｇは正の値である。したがって、比較例のキャパシタ構造の場合には、プログラム電圧Ｖｐｒを印加してキャパシタを第１の状態に設定した後に、キャパシタに印加されている電圧がゼロになると、キャパシタ１０に蓄えられていた電荷が消去されてしまう。すなわち、比較例のキャパシタ構造の場合には、不揮発性を有する記憶装置を得ることはできない。

【0028】

本実施形態では、上述したように、消去電圧Ｖｅｒは負の値である。そのため、キャパシタ１０に印加されている電圧がゼロになっても、キャパシタ１０に蓄えられている電荷は消去されずにキャパシタ１０に保持されている。したがって、本実施形態では、中間領域１５を設けることで、不揮発性を有する記憶装置を得ることが可能となる。

【0029】

次に、上述したキャパシタ１０を不揮発性ＲＡＭに適用した場合について説明する。図７は、不揮発性ＲＡＭの全体的な構成を示したブロック図である。図８は、不揮発性ＲＡＭのメモリセルアレイ領域の一部を示した電気回路図である。

【0030】

図７に示すように、本実施形態の不揮発性ＲＡＭは、メモリセルアレイ領域１００、ワード線制御回路１１０及びビット線制御回路１２０を含んでいる。

【0031】

図８に示すように、メモリセルアレイ領域１００には複数のメモリセル３０が設けられており、各メモリセル３０には直列接続されたキャパシタ１０及びトランジスタ２０が含まれている。トランジスタ２０のゲートにはワード線４０が接続され、トランジスタ２０のソース及びドレインの一方の端子にはビット線５０が接続され、他方の端子にはキャパシタ１０が接続されている。

【0032】

メモリセル３０に対して書き込み或いは読み出しを行う場合には、選択されたメモリセル３０に接続されたワード線４０を介して選択されたメモリセル３０に含まれるトランジスタ２０をオン状態に設定する。そして、書き込みを行う場合には、選択されたメモリセル３０に接続されたビット線５０を介して、選択されたメモリセル３０に含まれるキャパシタ１０を第１の状態又は第２の状態に設定する。一方、読み出しを行う場合には、選択されたメモリセル３０に接続されたビット線５０を介して、選択されたメモリセル３０に含まれるキャパシタ１０に設定されている第１の状態又は第２の状態を検出する。

【0033】

次に、本実施形態に係る記憶装置の具体的な動作を、図９Ａ～図９Ｃ、図１０Ａ～図１０Ｃ、図１１Ａ～図１１Ｃ、図１２Ａ～図１２Ｅ及び図１３Ａ～図１３Ｃを参照して説明する。すなわち、上述したキャパシタ１０を不揮発性ＲＡＭに適用した場合の具体的な動作を説明する。なお、各図において、横軸は、キャパシタ１０への印加電圧Ｖ（第１の電極１１を基準として第２の電極１２に印加される電圧）である。縦軸は、キャパシタ１０の分極量Ｐであり、キャパシタ１０に蓄えられる電荷量に対応する。

【0034】

まず、キャパシタ１０を消去状態に設定するときの動作を説明する。すなわち、キャパシタ１０を第２の状態に設定するときの動作を説明する。

【0035】

図９Ａ～図９Ｃは、キャパシタ１０が第１の状態（キャパシタ１０に電荷が蓄えられている状態）に設定されているときの消去動作を示した図である。

【0036】

図９Ａは、キャパシタ１０が第１の状態に設定されているときの状態であり、キャパシタ１０に電荷が蓄えられており、中間領域１５には電荷がトラップされている。この状態で、図９Ｂに示すように、キャパシタ１０に消去電圧Ｖｅｒを印加することで、キャパシタ１０に蓄えられている電荷が消去され、中間領域１５にトラップされていた電荷が中間領域１５から離脱する。その後、図９Ｃに示すように、キャパシタ１０への印加電圧をゼロにすることで、消去動作が終了する。

【0037】

図１０Ａ～図１０Ｃは、キャパシタ１０が第２の状態（キャパシタ１０に電荷が蓄えられていない状態）に設定されているときの消去動作を示した図である。基本的な電圧印加動作は、上述したキャパシタ１０が第１の状態に設定されているときの電圧印加動作と同じである。

【0038】

図１０Ａは、キャパシタ１０が第２の状態に設定されているときの状態であり、キャパシタ１０には電荷が蓄えられていない。この状態で、図１０Ｂに示すようにキャパシタ１０に消去電圧Ｖｅｒを印加する。その後、図１０Ｃに示すようにキャパシタ１０への印加電圧をゼロにすることで、消去動作が終了する。

【0039】

次に、キャパシタ１０に対して書き込みを行うときの動作を説明する。すなわち、キャパシタ１０を第１の状態或いは第２の状態に設定するときの動作を説明する。

【0040】

図１１Ａ～図１１Ｃは、キャパシタ１０に第１の状態を設定するときの書き込み動作を示した図である。

【0041】

まず、図１１Ａに示すように、上述した図９Ａ～図９Ｃ或いは図１０Ａ～図１０Ｃに示した動作によってキャパシタを消去状態に設定する。この状態では、キャパシタ１０に電荷は蓄えられておらず、中間領域１５には電荷はトラップされていない。

【0042】

次に、図１１Ｂに示すように、キャパシタ１０にプログラム電圧Ｖｐｒを印加することで、キャパシタ１０には電荷が蓄えられ、中間領域１５には電荷がトラップされる。これにより、キャパシタ１０は第１の状態に設定される。

【0043】

図１１Ｃは、キャパシタ１０にプログラム電圧Ｖｐｒを印加してキャパシタ１０を第１の状態に設定してから一定時間が経過した後の状態である。トランジスタ２０をオン状態にしてキャパシタ１０にプログラム電圧Ｖｐｒを印加した後、トランジスタ２０はオフ状に設定され、キャパシタ１０はフローティング状態となる。本実施形態では、キャパシタ１０がフローティング状態に移行した後、時間の経過によってキャパシタ１０に印加されている電圧が最終的にゼロになったとしても、キャパシタ１０の中間領域１５に電荷がトラップされているため、トラップされた電荷によって生じる内部電界によって、キャパシタ１０には電荷が保持されている。

【0044】

以上のようにして、キャパシタ１０に第１の状態が設定される。

【0045】

キャパシタ１０に第２の状態を設定するときの書き込み動作では、上述した図９Ａ～図９Ｃ或いは図１０Ａ～図１０Ｃに示した動作を単に行えばよい。これにより、キャパシタ１０は消去状態、すなわち第２の状態に設定される。

【0046】

次に、キャパシタ１０に対して読み出しを行うときの動作を説明する。すなわち、キャパシタ１０に設定されている第１の状態或いは第２の状態を検出するときの動作を説明する。

【0047】

図１２Ａ～図１２Ｅは、キャパシタ１０に第１の状態が設定されているときの読み出し動作を示した図である。

【0048】

図１２Ａは、キャパシタ１０が第１の状態に設定されているときの状態であり、キャパシタ１０には電荷が蓄えられており、中間領域１５には電荷がトラップされている。

【0049】

図１２Ａの状態で、図１２Ｂに示すように、キャパシタ１０に読み出し電圧として消去電圧Ｖｅｒを印加する。これにより、キャパシタ１０に蓄えられていた電荷がトランジスタ２０を介してビット線５０に読み出され、この電荷による電流または電位変化に基づいてキャパシタ１０が第１の状態に設定されていることが検出される。また、キャパシタ１０に蓄えられていた電荷は読み出し動作によって消去され、中間領域１５にトラップされていた電荷は中間領域１５から離脱する。

【0050】

その後、図１２Ｃに示すように、キャパシタ１０への印加電圧をゼロにすることで、読み出し動作が終了する。

【0051】

上述したことからわかるように、キャパシタ１０に蓄えられていた電荷がビット線５０に読み出されることは、キャパシタ１０に蓄えられていた電荷が消去されることに対応する。したがって、キャパシタ１０を第１の状態に戻すために、キャパシタ１０に対して再書き込みを行う必要がある。

【0052】

図１２Ｄ及び図１２Ｅは、再書き込み動作を示しており、１１Ｂ及び１１Ｃに示した書き込み動作と同様にして再書き込みが行われる。

【0053】

図１３Ａ～図１３Ｃは、キャパシタ１０に第２の状態が設定されているときの読み出し動作を示した図である。

【0054】

図１３Ａは、キャパシタ１０が第２の状態に設定されているときの状態であり、キャパシタ１０には電荷が蓄えられていない。この状態で、図１３Ｂに示すようにキャパシタ１０に読み出し電圧として消去電圧Ｖｅｒを印加する。その後、図１３Ｃに示すようにキャパシタ１０への印加電圧をゼロにすることで、読み出し動作が終了する。キャパシタ１０が第２の状態に設定されているときには、キャパシタ１０には電荷が蓄えられていないため、電荷移動に伴う電流または電位変化は生じずキャパシタ１０が第２の状態に設定されていることが検出される。また、読み出し動作においてキャパシタ１０の電荷の量は変化しないため、再書き込み動作は行われない。

【0055】

以上のように、本実施形態では、キャパシタ１０に印加されている電圧がゼロになっても、中間領域１５にトラップされた電荷に基づく内部電界によってキャパシタ１０には電荷が保持されている。したがって、本実施形態では、不揮発性を有する優れた記憶装置を得ることが可能となる。

【0056】

なお、上述した実施形態において、第１の誘電体層１３がハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）のいずれも含有している場合には、第１の誘電体層１３中のジルコニウム（Ｚｒ）の濃度が第１の誘電体層１３中のハフニウム（Ｈｆ）の濃度よりも高いことが好ましい。

【0057】

また、上述した実施形態において、第１の誘電体層１３は、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）の少なくとも一方と酸素（Ｏ）に加えてさらに、シリコン（Ｓｉ）及びアルミニウム（Ａｌ）の少なくとも一方を含有していてもよい。具体的には、第１の誘電体層１３は、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）の少なくとも一方を含有する酸化物に、シリコン（Ｓｉ）及びアルミニウム（Ａｌ）の少なくとも一方が添加されていてもよい。

【0058】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0059】

１０…キャパシタ １１…第１の電極 １２…第２の電極
１３…第１の誘電体層 １４…第２の誘電体層
１５…中間領域 １５ｐ…金属含有部分
２０…トランジスタ ３０…メモリセル
４０…ワード線 ５０…ビット線
１００…メモリセルアレイ領域
１１０…ワード線制御回路 １２０…ビット線制御回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図9C】

【図10A】

【図10B】

【図10C】

【図11A】

【図11B】

【図11C】

【図12A】

【図12B】

【図12C】

【図12D】

【図12E】

【図13A】

【図13B】

【図13C】