特開 2024-134353 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024134353

(43)【公開日】2024-10-03

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/12 20060101AFI20240926BHJP

   H01L 21/336 20060101ALI20240926BHJP

【ＦＩ】

H01L29/78 652T

H01L29/78 658A

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023044612

(22)【出願日】2023-03-20

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】池田 智史

(57)【要約】

【課題】位置合わせのための溝を形成しつつ、アニール処理時に窒化ガリウム系半導体の分解を抑制する技術を提供すること。
【解決手段】製造方法は、窒化ガリウムで構成された半導体基板の表面に保護膜を形成する工程であって、前記保護膜の表面に溝が存在し、前記溝の底部が前記保護膜内に位置するように前記保護膜を形成する保護膜形成工程と、前記半導体基板にイオンを注入してイオン注入領域を形成するイオン注入工程、を有してもよい。前記溝と前記イオン注入領域が相互に位置合わせされるように、前記保護膜形成工程と前記イオン注入工程を実施してもよい。前記保護膜を形成する前記工程、及び、前記イオン注入領域を形成する前記工程の後に、前記半導体基板に対してアニール処理を実行するアニール工程と、前記アニール工程の後に、前記溝に対して位置合わせした状態で前記半導体基板に加工部を形成する加工工程、をさらに有してもよい。
【選択図】図５

【特許請求の範囲】

【請求項1】

半導体装置の製造方法であって、
窒化ガリウム系半導体で構成された半導体基板（１０）の表面（１０ｃ）に保護膜（４８）を形成する工程であって、前記保護膜の表面に溝（４２）が存在し、前記溝の底部が前記保護膜内に位置するように前記保護膜を形成する保護膜形成工程と、
前記半導体基板にイオンを注入してイオン注入領域（３０）を形成するイオン注入工程、
を有し、
前記溝と前記イオン注入領域が相互に位置合わせされるように、前記保護膜形成工程と前記イオン注入工程を実施し、
前記保護膜を形成する前記工程、及び、前記イオン注入領域を形成する前記工程の後に、前記半導体基板に対してアニール処理を実行するアニール工程と、
前記アニール工程の後に、前記溝に対して位置合わせした状態で前記半導体基板に加工部（５０，５２，５４）を形成する加工工程、
をさらに有する、製造方法。

【請求項2】

前記保護膜形成工程が、第１保護膜（２０）を形成する第１保護膜形成工程と、第２保護膜（４０）を形成する第２保護膜形成工程、を有し、
前記第１保護膜形成工程、前記イオン注入工程、前記第２保護膜形成工程の順にこれらの工程を実施し、
前記第１保護膜形成工程では、前記半導体基板の前記表面に、前記第１保護膜の表面に第１溝（２２）が存在し、前記第１溝の底部が前記第１保護膜内に位置し、前記半導体基板の前記表面が露出している開口部を前記第１保護膜が有するように前記第１保護膜を形成し、
前記イオン注入工程では、前記第１溝に対して位置合わせした状態で前記開口部内に前記イオン注入領域を形成し、
前記第２保護膜形成工程では、前記開口部と前記第１保護膜を覆うように前記第２保護膜を形成し、
前記第２保護膜形成工程では、前記第２保護膜の表面に前記第１溝に沿って第２溝（４２）が形成され、
前記第２溝が前記溝である、
請求項１に記載の製造方法。

【請求項3】

前記イオン注入工程の後に前記保護膜形成工程を実施し、
前記保護膜形成工程では、前記イオン注入領域に対して位置合わせした状態で前記溝を形成する、
請求項１に記載の製造方法。

【請求項4】

前記アニール工程の後に、前記半導体基板に達するように前記溝を深くすることによって前記半導体基板の前記表面に凹部（１１２）を形成する工程と、
前記凹部を形成した後に、前記保護膜を除去する工程、
をさらに有し、
前記加工工程では、前記凹部に対して位置合わせした状態で前記加工部を形成する、
請求項１～３のいずれか一項に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書が開示する技術は、半導体装置の製造方法に関する。

【背景技術】

【0002】

特許文献１には、窒化ガリウム（ＧａＮ）系の半導体基板に、イオン注入によってｐ型半導体領域を形成する技術が開示されている。この技術では、ｐ型不純物が注入された後に、半導体基板の表面に保護膜が形成される。保護膜が形成された後に、半導体基板がアニールされる。アニール時に、保護膜によって窒化ガリウムの分解が抑制される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－１７５９０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体基板の表面に、アライメントマークとして溝が形成される場合がある。溝が形成された半導体基板の表面に保護膜が形成されると、溝の底面と側面の境界部において保護膜の厚さが薄くなる場合がある。このような箇所が生じると、当該箇所において、アニール処理時に半導体基板の窒化ガリウムが分解しやすい。本明細書では、位置合わせのための溝を形成しつつ、アニール処理時に窒化ガリウムの分解を抑制する技術を提供する。

【課題を解決するための手段】

【0005】

本明細書は、半導体装置の製造方法を開示する。製造方法は、窒化ガリウム系半導体で構成された半導体基板（１０）の表面（１０ｃ）に保護膜（４８）を形成する工程であって、前記保護膜の表面に溝（４２）が存在し、前記溝の底部が前記保護膜内に位置するように前記保護膜を形成する保護膜形成工程と、前記半導体基板にイオンを注入してイオン注入領域（３０）を形成するイオン注入工程、を有してもよい。前記溝と前記イオン注入領域が相互に位置合わせされるように、前記保護膜形成工程と前記イオン注入工程を実施してもよい。前記保護膜を形成する前記工程、及び、前記イオン注入領域を形成する前記工程の後に、前記半導体基板に対してアニール処理を実行するアニール工程と、前記アニール工程の後に、前記溝に対して位置合わせした状態で前記半導体基板に加工部（５０，５２，５４）を形成する加工工程、をさらに有してもよい。

【0006】

上記技術において、「窒化ガリウム系半導体」とは、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等の、ＧａＮを主成分とする半導体を意味する。

【0007】

上記技術において、保護膜形成工程とイオン注入工程とが実施される順序は特に限定されない。即ち、保護膜形成工程を実施した後にイオン注入工程を実施してもよいし、イオン注入工程を実施した後に保護膜形成工程を実施してもよい。さらに、保護膜形成工程の途中に、イオン注入工程を実施してもよい。

【0008】

上記技術において、「位置合わせ」とは、直接的に位置合わせすることと、間接的に位置合わせすることと、の両方を含む。即ち、「前記溝と前記イオン注入領域が相互に位置合わせされる」とは、溝とイオン注入領域とが直接的に相互に位置合わせされていてもよいし、溝と他の部材が相互に位置合わせされ、かつ、イオン注入領域と他の部材が相互に位置合わせされることで、溝とイオン注入領域とが間接的に相互に位置合わせされていてもよい。また、「前記溝に対して位置合わせした状態で前記半導体基板に加工部（５０，５２，５４）を形成する」とは、溝に対して直接的に位置合わせした状態で加工部を形成することであってもよいし、溝と位置合わせされる他の部材に対して位置合わせした状態で加工部を形成することで、溝に対して間接的に位置合わせした状態で加工部を形成することであってもよい。

【0009】

半導体基板の表面には、保護膜内に底部が位置する溝が形成された保護膜が形成される。上記の溝の深さを調節することで、溝の下部において窒化ガリウムの分解を抑制するのに十分な保護膜の厚さを確保することができる。このため、アニール処理時に窒化ガリウムが分解されることが抑制される。また、アニール処理を実施する前に溝とイオン注入領域が相互に位置合わせされる。また、アニール処理を実施した後に、溝と位置合わせした状態で半導体基板に加工部を形成する。従って、イオン注入領域に対して位置合わせした状態で加工部を形成できる。このように、上記の構成によると、位置合わせのための溝を形成しつつ、アニール処理時に窒化ガリウムの分解を抑制することができる。

【図面の簡単な説明】

【0010】

【図1】実施例１の第１キャップ膜形成工程を説明するための図である。

【図2】実施例１の第１溝形成工程を説明するための図である。

【図3】実施例１の第１キャップ膜除去工程を説明するための図である。

【図4】実施例１のイオン注入工程を説明するための図である。

【図5】実施例１の第２キャップ膜形成工程及びアニール工程を説明するための図である。

【図6】実施例１の第２キャップ膜除去工程を説明するための図である。

【図7】実施例１の電極形成工程を説明するための図である。

【図8】実施例２の凹部形成工程を説明するための図である。

【図9】実施例２の第２キャップ膜除去工程を説明するための図である。

【図10】実施例２の電極形成工程を説明するための図である。

【図11】実施例３のイオン注入工程を説明するための図である。

【図12】実施例３のキャップ膜形成工程を説明するための図である。

【図13】実施例３の溝形成工程及びアニール工程を説明するための図である。

【図14】実施例３のキャップ膜除去工程を説明するための図である。

【図15】実施例３の電極形成工程を説明するための図である。

【発明を実施するための形態】

【0011】

本技術の一実施形態では、前記保護膜形成工程が、第１保護膜（２０）を形成する第１保護膜形成工程と、第２保護膜（４０）を形成する第２保護膜形成工程、を有し、前記第１保護膜形成工程、前記イオン注入工程、前記第２保護膜形成工程の順にこれらの工程を実施し、前記第１保護膜形成工程では、前記半導体基板の前記表面に、前記第１保護膜の表面に第１溝（２２）が存在し、前記第１溝の底部が前記第１保護膜内に位置し、前記半導体基板の前記表面が露出している開口部を前記第１保護膜が有するように前記第１保護膜を形成し、前記イオン注入工程では、前記第１溝に対して位置合わせした状態で前記開口部内に前記イオン注入領域を形成し、前記第２保護膜形成工程では、前記開口部と前記第１保護膜を覆うように前記第２保護膜を形成し、前記第２保護膜形成工程では、前記第２保護膜の表面に前記第１溝に沿って第２溝（４２）が形成され、前記第２溝が前記溝であってもよい。

【0012】

この構成でも、位置合わせのための溝を形成しつつ、アニール処理時に窒化ガリウムの分解を抑制することができる。

【0013】

本技術の一実施形態では、前記イオン注入工程の後に前記保護膜形成工程を実施し、前記保護膜形成工程では、前記イオン注入領域に対して位置合わせした状態で前記溝を形成してもよい。

【0014】

この構成でも、位置合わせのための溝を形成しつつ、アニール処理時に窒化ガリウムの分解を抑制することができる。

【0015】

前記アニール工程の後に、前記半導体基板に達するように前記溝を深くすることによって前記半導体基板の前記表面に凹部（１１２）を形成する工程と、前記凹部を形成した後に、前記保護膜を除去する工程、をさらに有してもよい。前記加工工程では、前記凹部に対して位置合わせした状態で前記加工部を形成してもよい。

【0016】

この構成でも、位置合わせのための溝を形成しつつ、アニール処理時に窒化ガリウムの分解を抑制することができる。特に、半導体基板に達する凹部が形成されるので、凹部に対して位置合わせした状態で加工部を形成する際に、凹部の視認性が高い。

【0017】

（実施例１）
実施例１の半導体装置の製造方法について説明する。半導体装置は、図１に示される半導体基板１０から製造される。半導体基板１０は、窒化ガリウム（ＧａＮ）で構成されている。変形例では、半導体基板１０は、ＡｌＧａＮ、ＩｎＧａＮ等の、ＧａＮを主成分とするＧａＮ系半導体で構成されていてもよい。半導体基板１０は、ドレイン層１０ａとドリフト層１０ｂとを有する。ドレイン層１０ａとドリフト層１０ｂとは共にｎ型の半導体領域である。ドレイン層１０ａのｎ型不純物濃度は、ドリフト層１０ｂのｎ型不純物濃度よりも高い。半導体基板１０は、表面１０ｃと裏面１０ｄとを有する。表面１０ｃはドリフト層１０ｂの一部である。裏面１０ｄは、ドレイン層１０ａの一部である。

【0018】

実施例１の製造方法は、第１キャップ膜形成工程と、第１溝形成工程と、第１キャップ膜除去工程と、イオン注入工程と、第２キャップ膜形成工程と、アニール工程と、第２キャップ膜除去工程と、電極形成工程と、を有する。

【0019】

第１キャップ膜形成工程では、図１に示すように、半導体基板１０の表面１０ｃ及び裏面１０ｄに第１キャップ膜２０を形成する。第１キャップ膜２０は、ＡｌＮ、ＡｌＧａＮ、ＳｃＮ、ＳｃＡｌＮ、Ｃ等によって構成されている。なお、図１では１層からなる第１キャップ膜２０を示しているが、第１キャップ膜２０は２層以上の積層構造であってもよい。第１キャップ膜２０が、「第１保護膜」の一例である。

【0020】

第１溝形成工程では、図２に示すように、第１キャップ膜２０の表面に第１溝２２を形成する。第１溝２２は、例えばエッチングにより形成される。第１溝２２は、その底部が第１キャップ膜２０内に位置するように形成される。

【0021】

第１キャップ膜除去工程では、図３に示すように、第１キャップ膜２０の一部を除去する。具体的には、第１キャップ膜２０を選択的にエッチングすることで、第１溝２２の近傍以外の領域で第１キャップ膜２０を除去する。第１キャップ膜２０が除去された領域では、半導体基板１０の表面１０ｃが露出している。

【0022】

イオン注入工程では、図４に示すように、露出している範囲内の表面１０ｃにｐ型不純物とｎ型不純物を選択的に注入する。これによって、ドリフト層１０ｂ内にイオン注入領域３０を形成する。イオン注入の際に、第１溝２２がアライメントマークとして使用される。即ち、第１溝２２に対して位置合わせした状態でイオン注入領域３０が形成される。従って、第１溝２２とイオン注入領域３０とは相互に位置合わせされる。

【0023】

イオン注入領域３０は、ボディ層３２と、ソース層３４と、コンタクト層３６と、を備える。ボディ層３２及びコンタクト層３６は、ｐ型の半導体領域である。ソース層３４は、ｎ型の半導体領域である。ボディ層３２のｐ型不純物濃度は、コンタクト層３６のｐ型不純物濃度よりも低い。また、ソース層３４のｎ型不純物濃度は、ドリフト層１０ｂのｎ型不純物濃度よりも高い。

【0024】

第２キャップ膜形成工程では、図５に示すように、半導体基板１０の上部に第２キャップ膜４０を形成する。表面１０ｃが露出している範囲内では、表面１０ｃを覆うように第２キャップ膜４０が形成される。第１キャップ膜２０が存在する範囲内では、第１キャップ膜２０に重ねて第２キャップ膜４０が形成される。第１キャップ膜２０を覆うように第２キャップ膜４０が形成される。第２キャップ膜４０の表面には、第１キャップ膜２０に形成されている第１溝２２に沿って、第２溝４２が形成される。第２溝４２は第１溝２２に沿って形成されるので、第２溝４２とイオン注入領域３０は相互に位置合わせされている。第１キャップ膜２０と第２キャップ膜４０によって、保護膜４８が完成する。保護膜４８は、半導体基板１０の表面１０ｃ全体を覆っている。保護膜４８の表面には、第２溝４２が設けられている。第２溝４２の底部は保護膜４８内に位置している。第２キャップ膜４０が、「第２保護膜」の一例である。

【0025】

アニール工程では、保護膜４８が形成された状態で（即ち図５に示す状態で）、半導体基板１０に対してアニール処理を実施する。アニール処理によって、イオン注入領域３０を活性化させる。保護膜４８によって半導体基板１０の表面１０ｃ全体が覆われているので、アニール時に表面１０ｃで窒化ガリウムが分解することが抑制される。

【0026】

第２キャップ膜除去工程では、図６に示すように、第２キャップ膜４０の一部を除去する。具体的には、第２キャップ膜４０を選択的にエッチングすることで、第２溝４２の近傍以外の領域で第２キャップ膜４０を除去する。第２キャップ膜４０が除去された領域では、半導体基板１０の表面１０ｃが露出している。

【0027】

電極形成工程では、図７に示すように、イオン注入領域３０の上部にゲート絶縁膜５０、ゲート電極５２及びソース電極５４を形成する。ここでは、第２溝４２をアライメントマークとして使用して、ゲート絶縁膜５０、ゲート電極５２及びソース電極５４を形成する。即ち、第２溝４２に対して位置合わせして、ゲート絶縁膜５０、ゲート電極５２及びソース電極５４を形成する。上述したように、イオン注入領域３０は第１溝２２に対して位置合わせされており、第２溝４２は第１溝２２に対して位置合わせされているので、イオン注入領域３０は第２溝４２に対して位置合わせされている。従って、第２溝４２に対してゲート絶縁膜５０、ゲート電極５２及びソース電極５４を位置合わせすることで、第２溝４２をイオン注入領域３０に対して位置合わせすることができる。ゲート絶縁膜５０は、ソース層３４の表面からドリフト層１０ｂの表面に跨る範囲に形成される。ゲート電極５２は、ゲート絶縁膜５０の上部に形成される。ソース電極５４は、ソース層３４とコンタクト層３６の表面に跨る範囲に形成される。ゲート絶縁膜５０、ゲート電極５２及びソース電極５４が、「加工部」の一例である。

【0028】

また、電極形成工程では、裏面１０ｄに接するドレイン電極５６を形成する。以上の工程により、半導体装置（例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor））が完成する。

【0029】

このように、上記の構成によると、位置合わせのための第２溝４２を形成しつつ、アニール処理時に窒化ガリウムの分解を抑制することができる。

【0030】

（実施例２）
続いて、実施例２の製造方法を説明する。実施例２の製造方法では、実施例１と同様にして、第１キャップ膜形成工程からアニール工程までを実施する。即ち、図５に示す状態まで加工を行う。実施例２の製造方法では、アニール工程の後に、凹部形成工程と、第２キャップ膜除去工程と、電極形成工程を実施する。

【0031】

凹部形成工程では、図８に示すように、第２溝４２を深くすることによって、半導体基板１０（より具体的にはドリフト層１０ｂ）に達する凹部１１２を形成する。凹部１１２は、例えばエッチングによって、第２溝４２を深くすることによって形成される。上記の通り、第２溝４２とイオン注入領域３０とは位置合わせされている。凹部１１２は第２溝４２を深くすることによって形成されるので、凹部１１２とイオン注入領域３０は相互に位置合わせされる。

【0032】

第２キャップ膜除去工程では、図９に示すように、エッチングによって第１キャップ膜２０及び第２キャップ膜４０の全部を除去する。第２キャップ膜除去工程が実施されると、半導体基板１０の表面１０ｃが露出している状態となる。

【0033】

次に、電極形成工程において、図１０に示すように、ゲート絶縁膜５０、ゲート電極５２及びソース電極５４を形成する。ここでは、凹部１１２をアライメントマークとして使用して、ゲート絶縁膜５０、ゲート電極５２及びソース電極５４を形成する。上述したように、凹部１１２はイオン注入領域３０に対して位置合わせされている。従って、凹部１１２に対して位置合わせしてゲート絶縁膜５０、ゲート電極５２及びソース電極５４を形成することで、ゲート絶縁膜５０、ゲート電極５２及びソース電極５４をイオン注入領域３０に対して位置合わせすることができる。また、電極形成工程では、裏面１０ｄに接するドレイン電極５６を形成する。以上の工程により、半導体装置が完成する。

【0034】

実施例２の構成でも、位置合わせのための凹部１１２を形成しつつ、アニール処理時に窒化ガリウムの分解を抑制することができる。特に、実施例２の構成では、第２溝４２よりも深い凹部１１２を形成できるので、凹部１１２がアライメントマークとして認識され易い。

【0035】

（実施例３）
続いて、実施例３の製造方法を説明する。実施例３の製造方法は、イオン注入工程と、キャップ膜形成工程と、溝形成工程と、アニール工程と、キャップ膜除去工程と、電極形成工程と、を有する。

【0036】

イオン注入工程では、図１１に示すように、イオン注入領域３０及び２３０を形成する。具体的には、まず、半導体基板１０に選択的にイオンを注入して、表面１０ｃに露出する範囲にソース層３４とイオン注入領域２３０を形成する。この段階では、イオン注入領域２３０は視認可能である。次に、イオン注入領域２３０をアライメントマークとして使用してイオン注入を実施して、コンタクト層３６とボディ層３２を形成する。従って、イオン注入領域２３０とイオン注入領域３０とは相互に位置合わせされる。

【0037】

キャップ膜形成工程では、図１２に示すように、半導体基板１０の表面１０ｃ及び裏面１０ｄにキャップ膜２０を形成する。キャップ膜２０は透明である。

【0038】

溝形成工程では、図１３に示すように、キャップ膜２０の表面に溝２２を形成する。溝２２は、例えばエッチングにより形成される。キャップ膜２０が透明であるので、イオン注入領域３０を外部から光学的に検出することができる。ここでは、イオン注入領域３０をアライメントマークとして使用して、キャップ膜２０に溝２２を形成する。即ち、イオン注入領域３０に対して位置合わせした状態で溝２２を形成する。ここでは、溝２２をイオン注入領域２３０の上部に形成する。溝２２は、その底部がキャップ膜２０内に位置するように形成される。また、溝２２は、アニール処理時に窒化ガリウムが分解しない程度の膜厚（例えば４０ｎｍ以上）のキャップ膜２０が溝２２の下部に残るような深さで形成される。

【0039】

アニール工程では、キャップ膜２０が形成された状態で（即ち図１３に示す状態で）、半導体基板１０に対してアニール処理を実施する。アニール処理によって、イオン注入領域３０を活性化させる。キャップ膜２０によって半導体基板１０の表面１０ｃ全体が覆われているので、アニール時に表面１０ｃで窒化ガリウムが分解することが抑制される。アニール処理を実施すると、イオン注入領域２３０が変色し、イオン注入領域２３０を視認することはできなくなる。このために、アニール処理が実施された後に、アライメントマークとして溝２２が使用される。

【0040】

アニール処理が実施された後に、キャップ膜除去工程が実施される。キャップ膜除去工程では、図１４に示すように、キャップ膜２０の一部が除去される。具体的には、キャップ膜２０を選択的にエッチングすることで、溝２２の近傍以外の領域のキャップ膜２０が除去される。キャップ膜２０が除去された領域では、半導体基板１０の表面１０ｃが露出している。

【0041】

その後、電極形成工程において、図１５に示すように、溝２２をアライメントマークとして使用して、ゲート絶縁膜５０、ゲート電極５２、ソース電極５４を形成する。従って、ゲート絶縁膜５０、ゲート電極５２、ソース電極５４をイオン注入領域３０に対して位置合わせして形成することができる。また、電極形成工程では、ドレイン電極５６を形成する。

【0042】

実施例３の構成でも、位置合わせのための溝２２を形成しつつ、アニール処理時に窒化ガリウムの分解を抑制することができる。

【0043】

また、実施例１及び実施例２の構成では、キャップ膜を形成する工程が２回実施されていた（第１キャップ膜形成工程及び第２キャップ膜形成工程）。これに対して、実施例３の構成では、キャップ膜形成工程を１回実施すればよい。従って、半導体装置の製造が簡素化され得る。

【0044】

なお、実施例３の変形例では、アニール工程を実施した後にキャップ膜除去工程及び電極形成工程を実施することに代えて、実施例２の凹部形成工程以降の各工程を実施してもよい。

【0045】

以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【符号の説明】

【0046】

１０：半導体基板、１０ａ：ドレイン層、１０ｂ：ドリフト層、１０ｃ：表面、１０ｄ：裏面、２０：第１キャップ膜、２２：第１溝、３０：イオン注入領域、３２：ボディ層、３４：ソース層、３６：コンタクト層、４０：第２キャップ膜、４２：第２溝、４８：保護膜、５０：ゲート絶縁膜、５２：ゲート電極、５４：ソース電極、５６：ドレイン電極、１１２：凹部、２３０：イオン注入領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】