(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134442
(43)【公開日】2024-10-03
(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20240926BHJP
H01L 21/336 20060101ALI20240926BHJP
H01L 21/768 20060101ALI20240926BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
H01L21/90 B
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023044750
(22)【出願日】2023-03-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】石塚 慧介
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033JJ04
5F033JJ11
5F033JJ19
5F033KK19
5F033KK20
5F033NN30
5F033NN32
5F033NN40
5F033RR04
5F033VV16
5F033XX31
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA06
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083PR06
5F083PR07
5F083ZA01
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE02
5F101BE05
5F101BE06
5F101BF09
5F101BH21
(57)【要約】
【課題】積層体内の複数の導電層同士の短絡を抑制すること。
【解決手段】実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された第１の積層体と、第１の積層体の上方に配置され、第１の積層体の積層方向に、複数の第２の導電層と複数の第２の絶縁層とが１層ずつ交互に積層された第２の積層体と、第１及び第２の積層体内を積層方向に延び、複数の第１の導電層のいずれかと接続される第１のコンタクトと、を備え、第１のコンタクトは、第１の積層体内を延び、複数の第１の導電層のうち第１の導電層に下端部で接続される第１の部分と、第２の積層体内を延びて第１の部分の上端部に接続されており、下端部における積層方向から見た断面積が第１の部分の上端部における積層方向から見た断面積よりも小さい第２の部分と、第１及び第２の部分を積層方向に連続的に延びる第３の導電層と、を有する。
【選択図】図２Ａ
【解決手段】実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された第１の積層体と、第１の積層体の上方に配置され、第１の積層体の積層方向に、複数の第２の導電層と複数の第２の絶縁層とが１層ずつ交互に積層された第２の積層体と、第１及び第２の積層体内を積層方向に延び、複数の第１の導電層のいずれかと接続される第１のコンタクトと、を備え、第１のコンタクトは、第１の積層体内を延び、複数の第１の導電層のうち第１の導電層に下端部で接続される第１の部分と、第２の積層体内を延びて第１の部分の上端部に接続されており、下端部における積層方向から見た断面積が第１の部分の上端部における積層方向から見た断面積よりも小さい第２の部分と、第１及び第２の部分を積層方向に連続的に延びる第３の導電層と、を有する。
【選択図】図２Ａ
【特許請求の範囲】
【請求項1】
複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された第１の積層体と、
前記第１の積層体の上方に配置され、前記第１の積層体の積層方向に、複数の第２の導電層と複数の第２の絶縁層とが１層ずつ交互に積層された第２の積層体と、
前記第１及び第２の積層体内を前記積層方向に延び、半導体層と前記半導体層の側壁を覆うメモリ層とを有する第１のピラーと、
前記第１のピラーから外れた前記第１及び第２の積層体の領域において、前記第１及び第２の積層体内を前記積層方向に延び、前記複数の第１の導電層のいずれかの第１の導電層と接続される第１のコンタクトと、を備え、
前記第１のコンタクトは、
前記第１の積層体内を延び、前記第１の導電層に下端部で接続される第１の部分と、
前記第２の積層体内を延びて前記第１の部分の上端部に接続されており、下端部における前記積層方向から見た断面積が、前記第１の部分の上端部における前記積層方向から見た断面積よりも小さい第２の部分と、
前記第１及び第２の部分を前記積層方向に連続的に延びる第３の導電層と、を有する、
半導体記憶装置。
前記第１の積層体の上方に配置され、前記第１の積層体の積層方向に、複数の第２の導電層と複数の第２の絶縁層とが１層ずつ交互に積層された第２の積層体と、
前記第１及び第２の積層体内を前記積層方向に延び、半導体層と前記半導体層の側壁を覆うメモリ層とを有する第１のピラーと、
前記第１のピラーから外れた前記第１及び第２の積層体の領域において、前記第１及び第２の積層体内を前記積層方向に延び、前記複数の第１の導電層のいずれかの第１の導電層と接続される第１のコンタクトと、を備え、
前記第１のコンタクトは、
前記第１の積層体内を延び、前記第１の導電層に下端部で接続される第１の部分と、
前記第２の積層体内を延びて前記第１の部分の上端部に接続されており、下端部における前記積層方向から見た断面積が、前記第１の部分の上端部における前記積層方向から見た断面積よりも小さい第２の部分と、
前記第１及び第２の部分を前記積層方向に連続的に延びる第３の導電層と、を有する、
半導体記憶装置。
【請求項2】
前記第１及び第２の部分は、
前記第１の積層体の前記複数の第１の絶縁層のうち、最上層の第１の絶縁層中で接続されている、
請求項１に記載の半導体記憶装置。
前記第１の積層体の前記複数の第１の絶縁層のうち、最上層の第１の絶縁層中で接続されている、
請求項１に記載の半導体記憶装置。
【請求項3】
前記最上層の第１の絶縁層中において、前記第１の部分の上端部における前記積層方向から見た断面積は、前記第２の部分の下端部における前記積層方向から見た断面積よりも大きい、
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項4】
前記第１のコンタクトは、
前記第２の部分の上端部に接続されており、下端部における前記積層方向から見た断面積が、前記第２の部分の上端部における前記積層方向から見た断面積よりも小さい第３の部分を更に有する、
請求項１に記載の半導体記憶装置。
前記第２の部分の上端部に接続されており、下端部における前記積層方向から見た断面積が、前記第２の部分の上端部における前記積層方向から見た断面積よりも小さい第３の部分を更に有する、
請求項１に記載の半導体記憶装置。
【請求項5】
前記第３の導電層は、
前記第１乃至第３の部分を前記積層方向に連続的に延びる、
請求項４に記載の半導体記憶装置。
前記第１乃至第３の部分を前記積層方向に連続的に延びる、
請求項４に記載の半導体記憶装置。
【請求項6】
前記第２及び第３の部分を有して、前記第１のピラーから外れた前記第２の積層体の領域で、前記第２の積層体内を前記積層方向に延び、前記複数の第２の導電層のいずれかと前記第２の部分の下端部で接続される第２のコンタクトを更に備える、
請求項４に記載の半導体記憶装置。
請求項４に記載の半導体記憶装置。
【請求項7】
前記第３の導電層は、
前記第２のコンタクトにおいても、前記第２及び第３の部分を前記積層方向に連続的に延びる、
請求項６に記載の半導体記憶装置。
前記第２のコンタクトにおいても、前記第２及び第３の部分を前記積層方向に連続的に延びる、
請求項６に記載の半導体記憶装置。
【請求項8】
前記第１及び第２の積層体の前記第１及び第２のコンタクトが配置される領域に、前記第１及び第２の積層体内を前記積層方向に延び、かつ前記第１のコンタクトにおける前記積層方向から見た断面積の最大値よりも狭いピッチを有する複数の第２のピラーを更に備える、
請求項６に記載の半導体記憶装置。
請求項６に記載の半導体記憶装置。
【請求項9】
前記第１及び第２のコンタクトの少なくともいずれかは、前記積層方向から見た場合、前記第２のピラーと重なる位置に配置されている、
請求項８に記載の半導体記憶装置。
請求項８に記載の半導体記憶装置。
【請求項10】
複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、
前記積層体内を前記積層体の積層方向に延び、半導体層と前記半導体層の側壁を覆うメモリ層とを有するピラーと、
前記ピラーから外れた前記積層体の領域において、前記積層体内を前記積層方向に延び、前記複数の導電層のいずれかと接続されるコンタクトと、を備え、
前記コンタクトは、
前記複数の絶縁層のうち前記積層方向の中央付近に配置される絶縁層中で、前記積層方向から見た断面積が不連続に変化する部分を有し、
前記断面積は、
前記絶縁層の下面側より、前記絶縁層の上面側が小さい、
半導体記憶装置。
前記積層体内を前記積層体の積層方向に延び、半導体層と前記半導体層の側壁を覆うメモリ層とを有するピラーと、
前記ピラーから外れた前記積層体の領域において、前記積層体内を前記積層方向に延び、前記複数の導電層のいずれかと接続されるコンタクトと、を備え、
前記コンタクトは、
前記複数の絶縁層のうち前記積層方向の中央付近に配置される絶縁層中で、前記積層方向から見た断面積が不連続に変化する部分を有し、
前記断面積は、
前記絶縁層の下面側より、前記絶縁層の上面側が小さい、
半導体記憶装置。
【請求項11】
複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された第１の積層体を形成し、
前記第１の積層体内を前記第１の積層体の積層方向に延びる第１のメモリホールを形成し、
前記第１のメモリホールから外れた前記第１の積層体の領域において、前記第１の積層体内を前記積層方向に延び、前記複数の第１の絶縁層のいずれかに到達する第１のコンタクトホールを形成し、
前記積層方向に、複数の第３の絶縁層と複数の第４の絶縁層とが１層ずつ交互に積層された第２の積層体を前記第１の積層体の上方に形成し、
前記第２の積層体内を前記積層方向に延び、前記第１のメモリホールに接続される第２のメモリホールを形成し、
前記第２のメモリホールから外れた前記第２の積層体の領域において、前記第２の積層体内を前記積層方向に延び、かつ前記第１のコンタクトホールの上端部よりも前記積層方向から見た断面積が小さい下端部で前記第１のコンタクトホールに接続される第２のコンタクトホールを形成し、
前記第１及び第２のコンタクトホール内に、前記第１及び第２のコンタクトホール内を連続的に延びる第１の導電層を充填する、
半導体記憶装置の製造方法。
前記第１の積層体内を前記第１の積層体の積層方向に延びる第１のメモリホールを形成し、
前記第１のメモリホールから外れた前記第１の積層体の領域において、前記第１の積層体内を前記積層方向に延び、前記複数の第１の絶縁層のいずれかに到達する第１のコンタクトホールを形成し、
前記積層方向に、複数の第３の絶縁層と複数の第４の絶縁層とが１層ずつ交互に積層された第２の積層体を前記第１の積層体の上方に形成し、
前記第２の積層体内を前記積層方向に延び、前記第１のメモリホールに接続される第２のメモリホールを形成し、
前記第２のメモリホールから外れた前記第２の積層体の領域において、前記第２の積層体内を前記積層方向に延び、かつ前記第１のコンタクトホールの上端部よりも前記積層方向から見た断面積が小さい下端部で前記第１のコンタクトホールに接続される第２のコンタクトホールを形成し、
前記第１及び第２のコンタクトホール内に、前記第１及び第２のコンタクトホール内を連続的に延びる第１の導電層を充填する、
半導体記憶装置の製造方法。
【請求項12】
前記第１の導電層を形成するときは、
前記第１及び第２のコンタクトホールの側壁、及び前記第１のコンタクトホールの底面を覆う第５の絶縁層を形成し、
前記第１のコンタクトホールの底面から前記第５の絶縁層を除去し、
前記第５の絶縁層が底面から除去された前記第１のコンタクトホール内、及び前記第２のコンタクトホール内に前記第１の導電層を充填する、
請求項１１に記載の半導体記憶装置の製造方法。
前記第１及び第２のコンタクトホールの側壁、及び前記第１のコンタクトホールの底面を覆う第５の絶縁層を形成し、
前記第１のコンタクトホールの底面から前記第５の絶縁層を除去し、
前記第５の絶縁層が底面から除去された前記第１のコンタクトホール内、及び前記第２のコンタクトホール内に前記第１の導電層を充填する、
請求項１１に記載の半導体記憶装置の製造方法。
【請求項13】
前記第２のコンタクトホールの上方から、前記第２のコンタクトホールの上端部よりも前記積層方向から見た断面積が小さい下端部で前記第２のコンタクトホールに接続される第１の貫通孔を更に形成する、
請求項１１に記載の半導体記憶装置の製造方法。
請求項１１に記載の半導体記憶装置の製造方法。
【請求項14】
前記第２のメモリホールから外れた前記第２の積層体内を前記積層方向に延び、前記複数の第３の絶縁層のいずれかに到達する第３のコンタクトホールを形成し、
前記第３のコンタクトホールの上方から、前記第３のコンタクトホールの上端部よりも前記積層方向から見た断面積が小さい下端部で前記第３のコンタクトホールに接続される第２の貫通孔を形成する、
請求項１３に記載の半導体記憶装置の製造方法。
前記第３のコンタクトホールの上方から、前記第３のコンタクトホールの上端部よりも前記積層方向から見た断面積が小さい下端部で前記第３のコンタクトホールに接続される第２の貫通孔を形成する、
請求項１３に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層が積層された積層体中に３次元にメモリセルを形成する。これらの導電層を引き出すため、積層体中を延び、複数の導電層のいずれかに接続される複数のコンタクトが配置される。積層体中で非接続対象の導電層と短絡しないよう、複数のコンタクトのそれぞれの側壁には絶縁層が配置されている。
【0003】
このような絶縁層は、コンタクトホールの側壁および底面に絶縁層を形成し、底面の絶縁層を除去することで得られる。しかしながら、コンタクトホールの底面から絶縁層を除去する際、コンタクトホールの近傍に設けられた他の構成の一部までもが除去されてしまうことがあり、この場合、積層体内の複数の導電層同士が短絡する懸念が生じる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０２１／０２８７９９１号明細書
【特許文献2】米国特許第１１２２７８３２号明細書
【特許文献3】米国特許出願公開第２０２１／０２９６２３９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
１つの実施形態は、積層体内の複数の導電層同士の短絡を抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された第１の積層体と、前記第１の積層体の上方に配置され、前記第１の積層体の積層方向に、複数の第２の導電層と複数の第２の絶縁層とが１層ずつ交互に積層された第２の積層体と、前記第１及び第２の積層体内を前記積層方向に延び、半導体層と前記半導体層の側壁を覆うメモリ層とを有する第１のピラーと、前記第１のピラーから外れた前記第１及び第２の積層体の領域において、前記第１及び第２の積層体内を前記積層方向に延び、前記複数の第１の導電層のいずれかと接続される第１のコンタクトと、を備え、前記第１のコンタクトは、前記第１の積層体内を延び、前記複数の第１の導電層のうち第１の導電層に下端部で接続される第１の部分と、前記第２の積層体内を延びて前記第１の部分の上端部に接続されており、下端部における前記積層方向から見た断面積が前記第１の部分の上端部における前記積層方向から見た断面積よりも小さい第２の部分と、前記第１及び第２の部分を前記積層方向に連続的に延びる第３の導電層と、を有する。
【図面の簡単な説明】
【0007】
【図1】実施形態にかかる半導体記憶装置の概略の構成例を示す断面図。
【図2A】実施形態にかかる半導体記憶装置の構成の一例を示す図。
【図2B】実施形態にかかる半導体記憶装置の構成の一例を示す図。
【図2C】実施形態にかかる半導体記憶装置の構成の一例を示すＸＹ断面図。
【図3】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図4】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図5】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図6】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図7】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図8】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図9】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図10】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図11】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図12】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図13】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図14】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図15】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図16】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図17】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図18】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図19】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図20】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図21】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図22】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図23】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図24】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図25】実施形態および比較例にかかるコンタクトホールの底面から絶縁層を除去する様子を示すＸ方向に沿う断面図。
【図26】実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を例示するＸ方向に沿う断面図。
【図27】実施形態のその他の変形例にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
【図28】実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＸ方向に沿う断面図。
【図29】実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＸ方向に沿う断面図。
【図30】実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＸ方向に沿う断面図。
【図31】実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＸ方向に沿う断面図。
【図32】実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＸ方向に沿う断面図。
【図33】実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＸ方向に沿う断面図。
【図34】実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を例示するＸ方向に沿う断面図。
【図35】実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＸ方向に沿う断面図。
【図36】実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＸ方向に沿う断面図。
【図37】実施形態のその他の変形例にかかる半導体記憶装置において所定のワード線に接続されるコンタクトの各部の寸法の一例を示す断面図。
【図38】実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を例示するＸ方向に沿う断面図。
【発明を実施するための形態】
【0008】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【0009】
【0010】
図１に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、及び複数のワード線ＷＬを備える。また、半導体記憶装置１は、複数のワード線ＷＬの上方に、半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。
【0011】
電極膜ＥＬ上には、絶縁層６０を介してソース線ＳＬが配置されている。絶縁層６０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極膜ＥＬとが電気的に導通している。これにより、半導体記憶装置１の外部から、電極膜ＥＬ及びプラグＰＧを介してソース線ＳＬにソース電位を印加することができる。なお、電極膜ＥＬとプラグＰＧとが一体的に構成されていてもよい。
【0012】
ソース線ＳＬの上方には複数のワード線ＷＬが積層されている。複数のワード線ＷＬの中央部にはメモリ領域ＭＲが設けられ、複数のワード線ＷＬの両端部にはコンタクト領域ＥＲが設けられている。
【0013】
メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数の第１のピラーとしてのピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部は複数のメモリセルとして機能する。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。
【0014】
コンタクト領域ＥＲには、複数のワード線ＷＬのそれぞれと接続する複数のコンタクトＣＣが配置されている。なお、本明細書では、コンタクトＣＣの延伸方向において、コンタクトＣＣのワード線ＷＬとの接続端側を半導体記憶装置１の下方側とする。
【0015】
コンタクトＣＣからは、メモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して各種電圧が印加される。各種電圧は、例えば、書き込み電圧および読み出し電圧を含む。このように、これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬが個々に引き出される。
【0016】
複数のワード線ＷＬ、複数のピラーＰＬ、及び複数のコンタクトＣＣは絶縁層５０に覆われている。絶縁層５０は、複数のワード線ＷＬの周囲にも広がっている。
【0017】
絶縁層５０上方の半導体基板ＳＢは、例えばシリコン基板である。半導体基板ＳＢの表面にはトランジスタＴＲ及び配線等を含む周辺回路ＣＢＡが配置されている。コンタクトＣＣからメモリセルに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。このように、周辺回路ＣＢＡはメモリセルの電気的な動作を制御する。
【0018】
周辺回路ＣＢＡは絶縁層４０で覆われており、この絶縁層４０と、複数のワード線ＷＬを覆う絶縁層５０とが接合されることにより、複数のワード線ＷＬ、複数のピラーＰＬ、及び複数のコンタクトＣＣ等の構成と、周辺回路ＣＢＡとを備える半導体記憶装置１が構成される。
【0019】
【0020】
より詳細には、図２Ａ（ａ）は、メモリ領域ＭＲの構成の一例を示すＹ方向に沿う断面図である。図２Ａ（ｂ）は、コンタクト領域ＥＲの構成の一例を示すＸ方向に沿う断面図である。ただし、図２Ａ（ａ）（ｂ）においては、絶縁層６０下方及び絶縁層４０上方の構造が省略されている。
【0021】
【0022】
図２Ｂ（ａ）は、所定のワード線ＷＬに接続されるコンタクトＣＣの各部の寸法の一例を示す断面図である。図２Ｂ（ｂ）は、コンタクトＣＣと柱状部ＨＲとの位置関係の一例を示す、任意のワード線ＷＬの高さ位置におけるＸＹ方向の断面図である。
【0023】
ただし、これらの図２Ａ及び図２Ｂは、いずれも半導体記憶装置１の構成を模式的に示した図である。このため、例えば図２Ａ（ｂ）のＸ方向の断面図と、図２Ｂ（ｂ）のＸＹ断面図とにおける各構成の数および位置関係とは必ずしも一致しない。
【0024】
なお、本明細書において、Ｘ方向およびＹ方向は共に、ワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、ワード線ＷＬに電気が流れる方向、つまり、ワード線ＷＬのコンタクトＣＣとの接続端間の方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。
【0025】
図２Ａ（ａ）（ｂ）に示すように、ソース線ＳＬは、絶縁層６０上に、例えば下部ソース線ＤＳＬａ、中間ソース線ＢＳＬもしくは中間絶縁層ＳＣＯ、及び上部ソース線ＤＳＬｂがこの順に積層された多層構造を有する。中間ソース線ＢＳＬはメモリ領域ＭＲの下方に配置され、中間絶縁層ＳＣＯはコンタクト領域ＥＲの下方に配置される。
【0026】
下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂは、例えばポリシリコン層である。そのうち、少なくとも中間ソース線ＢＳＬは、不純物が拡散された導電性のポリシリコン層等であってよい。中間絶縁層ＳＣＯは例えば酸化シリコン層である。
【0027】
ソース線ＳＬ上には積層体ＬＭが配置される。積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ，ＬＭｂを備える。第１の積層体としての積層体ＬＭａはソース線ＳＬの上方に配置され、第２の積層体としての積層体ＬＭｂは積層体ＬＭａ上に配置されている。
【0028】
第１または第２の導電層としてのワード線ＷＬは、例えばタングステン層またはモリブデン層である。第１または第２の絶縁層としての絶縁層ＯＬは例えば酸化シリコン層である。なお、積層体ＬＭにおけるこれらのワード線ＷＬの積層数は任意である。
【0029】
積層体ＬＭａ，ＬＭｂの最上層の絶縁層ＯＬのそれぞれの層厚Ｔ１，Ｔ３は、例えば積層体ＬＭａ，ＬＭｂ中の他の絶縁層ＯＬのそれぞれの層厚Ｔ２，Ｔ４よりも厚い。積層体ＬＭａ，ＬＭｂの最上層の絶縁層ＯＬのそれぞれの層厚Ｔ１，Ｔ３は互いに等しくともよく、積層体ＬＭａ，ＬＭｂ中の他の絶縁層ＯＬのそれぞれの層厚Ｔ２，Ｔ４は互いに等しくともよい。
【0030】
積層体ＬＭａの最上層の絶縁層ＯＬは、積層体ＬＭｂの最下層のワード線ＷＬと接しており、積層体ＬＭｂの最上層の絶縁層ＯＬ上には、絶縁層５２，５３がこの順に配置されている。絶縁層５２，５３は、上述の絶縁層５０の一部を構成しており、絶縁層５３の上面は、周辺回路ＣＢＡ側の絶縁層４０の下面と接している。
【0031】
図２Ａ（ａ）に示すように、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割されている。
【0032】
すなわち、板状コンタクトＬＩのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。このように、板状コンタクトＬＩは、積層体ＬＭのＸ方向一端部からもう一端部に亘って積層体ＬＭ内を連続的に延びている。また、板状コンタクトＬＩは、積層体ＬＭ及び上部ソース線ＤＳＬｂを貫通し、メモリ領域ＭＲでは中間ソース線ＢＳＬに、コンタクト領域ＥＲでは中間絶縁層ＳＣＯに到達している。
【0033】
また、板状コンタクトＬＩは、例えば上端部から下端部に向かってＹ方向の幅が小さくなるテーパ形状を有する。あるいは、板状コンタクトＬＩは、例えば上端部と下端部との間の所定位置においてＹ方向の幅が最大となるボーイング形状を有する。
【0034】
また、板状コンタクトＬＩのそれぞれは、絶縁層５５と導電層２５とを含む。絶縁層５５は例えば酸化シリコン層である。導電層２５は例えばタングステン層または導電性のポリシリコン層である。
【0035】
絶縁層５５は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆う。導電層２５は絶縁層５５の内側に充填され、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続されている。また、導電層２５は、図２Ａ（ａ）とは異なる断面で上層配線と接続される。このような構成により、板状コンタクトＬＩはソース線コンタクトとして機能することとなる。
【0036】
ただし、板状コンタクトＬＩに代えて、絶縁層が充填された板状部材が積層体ＬＭを貫通するとともにＸ方向に沿う方向に延びることにより、積層体ＬＭをＹ方向に分割していてもよい。この場合、このような板状部材はソース線コンタクトとしての機能を有さない。
【0037】
図２Ａ（ａ）に示すように、メモリ領域ＭＲには、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａに到達する複数のピラーＰＬが分散して配置されている。
【0038】
複数のピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）の形状を有する。
【0039】
また、ピラーＰＬは、積層体ＬＭａの最上層の絶縁層ＯＬ中から積層体ＬＭａを貫通してソース線ＳＬに到達するピラーＰＬａと、積層体ＬＭｂの最上層の絶縁層ＯＬ中から積層体ＬＭｂを貫通して積層体ＬＭａの最上層の絶縁層ＯＬ中に到達し、対応するピラーＰＬａの上端部に接続されるピラーＰＬｂとを有する。
【0040】
これらのピラーＰＬａ，ＰＬｂはいずれも、上層側から下層側に向かって径およびＸＹ平面における断面積が小さくなるテーパ形状を有する。あるいは、ピラーＰＬａ，ＰＬｂは、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。
【0041】
複数のピラーＰＬのそれぞれは、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。メモリ層ＭＥは、積層体ＬＭ内を積層方向に延びる。チャネル層ＣＮは、積層体ＬＭ内を貫通して中間ソース線ＢＳＬと接続する。コア層ＣＲは、ピラーＰＬの芯材となる。
【0042】
メモリ層ＭＥは、中間ソース線ＢＳＬの高さ位置を除くピラーＰＬの側面に配置されている。また、メモリ層ＭＥは、下部ソース線ＤＳＬａ中に位置するピラーＰＬの底面にも配置されている。
【0043】
チャネル層ＣＮは、メモリ層ＭＥの内側で、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａに到達している。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。
【0044】
ただし、チャネル層ＣＮの一部は、側面で中間ソース線ＢＳＬと接触しており、これにより、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続される。また、チャネル層ＣＮの上端部は、絶縁層５２中に配置されるプラグＣＨを介して、絶縁層５３中をＹ方向に沿う方向に延びるビット線ＢＬと接続される。
【0045】
図２Ａ（ｃ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された多層構造を有する。
【0046】
メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層である。チャネル層ＣＮは、例えばポリシリコン層またはアモルファスシリコン層の半導体層である。
【0047】
以上のような構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分は、それぞれメモリセルＭＣとして機能する。ワード線ＷＬに所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。
【0048】
メモリセルＭＣからのデータは、ピラーＰＬに接続されるビット線ＢＬへと読み出される。ビット線ＢＬは、絶縁層５３の表面に配置される電極パッドＰＤｂと接続される。電極パッドＰＤｂは電極パッドＰＤｃと接続されている。電極パッドＰＤｃは、絶縁層４０の表面に配置され、周辺回路ＣＢＡと電気的に接続される。これにより、ビット線ＢＬへと読み出されたメモリセルＭＣのデータは、周辺回路ＣＢＡで処理される。
【0049】
図２Ａ（ｂ）に示すように、コンタクト領域ＥＲには、複数のコンタクトＣＣ及び複数の柱状部ＨＲが配置されている。
【0050】
第１のコンタクトとしての複数のコンタクトＣＣの幾つかは、積層体ＬＭの積層方向に積層体ＬＭａ，ＬＭｂ内を延び、積層体ＬＭａに属する複数のワード線ＷＬのいずれかとそれぞれ接続されている。第２のコンタクトとしての複数のコンタクトＣＣの他の幾つかは、積層体ＬＭの積層方向に積層体ＬＭｂ内を延び、積層体ＬＭｂに属する複数のワード線ＷＬのいずれかとそれぞれ接続されている。
【0051】
積層体ＬＭａのワード線ＷＬに接続されるコンタクトＣＣは、第１の部分としてのコンタクト部分ＣＣａと第２の部分としてのコンタクト部分ＣＣｂとを有する。コンタクト部分ＣＣａは積層体ＬＭａ中を積層方向に延び、コンタクト部分ＣＣｂは積層体ＬＭｂ中を積層方向に延びる。積層体ＬＭｂのワード線ＷＬに接続されるコンタクトＣＣは、第２の部分としてのコンタクト部分ＣＣｂを有しており、第１の部分としてのコンタクト部分ＣＣａを有さない。
【0052】
積層体ＬＭａのワード線ＷＬに接続されるコンタクトＣＣのコンタクト部分ＣＣａは、そのコンタクトＣＣの接続対象のワード線ＷＬに接続される。積層体ＬＭａのワード線ＷＬに接続されるコンタクトＣＣのコンタクト部分ＣＣｂは積層体ＬＭｂを貫通して、対応するコンタクト部分ＣＣａの上端部に接続される。積層体ＬＭｂのワード線ＷＬに接続されるコンタクトＣＣのコンタクト部分ＣＣｂは、そのコンタクトＣＣの接続対象のワード線ＷＬに接続される。
【0053】
これらのコンタクト部分ＣＣａの上端部は、例えば積層体ＬＭａの最上層の絶縁層ＯＬ中に配置されている。また、これらのコンタクト部分ＣＣｂの上端部は、例えば積層体ＬＭｂの最上層の絶縁層ＯＬ中に配置されている。
【0054】
これらのコンタクト部分ＣＣａ，ＣＣｂはいずれも、例えば上端部から下端部に向かって径およびＸＹ平面における断面積が小さくなるテーパ形状を有する。すなわち、図２Ｂ（ａ）の例では、コンタクト部分ＣＣａの下端部の径Ｗ１は上端部の径Ｗ２よりも小さく、コンタクト部分ＣＣｂの下端部の径Ｗ３は上端部の径Ｗ４よりも小さい。また、コンタクト部分ＣＣａの下端部のＸＹ平面の断面積ＡＡｂは上端部の断面積ＡＡｔよりも小さく、コンタクト部分ＣＣｂの下端部のＸＹ平面の断面積ＡＢｂは上端部の断面積ＡＢｔよりも小さい。
【0055】
また、コンタクト部分ＣＣａは、コンタクト部分ＣＣｂの下端部よりも、径およびＸＹ平面における断面積が大きい上端部を有する。すなわち、図２Ｂ（ａ）の例では、コンタクト部分ＣＣａの上端部の径Ｗ２は、コンタクト部分ＣＣｂの下端部の径Ｗ３よりも大きい。また、コンタクト部分ＣＣａの上端部のＸＹ平面の断面積ＡＡｔは、コンタクト部分ＣＣｂの下端部の断面積ＡＢｂよりも大きい。
【0056】
あるいは、コンタクト部分ＣＣａ，ＣＣｂは、例えば上端部と下端部との間の所定位置において径および断面積が最大となるボーイング形状をそれぞれ有する。この場合、コンタクト部分ＣＣａの最大径である径Ｗ２は、コンタクト部分ＣＣａの上端部と下端部との間に位置することとなる。また、コンタクト部分ＣＣｂの最大径である径Ｗ４は、コンタクト部分ＣＣｂの上端部と下端部との間に位置することとなる。この場合においても、コンタクト部分ＣＣａは、コンタクト部分ＣＣｂの下端部よりも、径およびＸＹ平面における断面積が大きい上端部を有する。
【0057】
積層体ＬＭａのワード線ＷＬに接続されるコンタクトＣＣにおいて、コンタクト部分ＣＣａ，ＣＣｂは、積層体ＬＭａの最上層の絶縁層ＯＬ中で接続されている。また、コンタクトＣＣの径およびＸＹ平面における断面積は、この絶縁層ＯＬ中で不連続に変化している。
【0058】
つまり、積層体ＬＭａのワード線ＷＬに接続されるコンタクトＣＣでは、積層体ＬＭａの最上層の絶縁層ＯＬ中において、一旦、コンタクト部分ＣＣｂの下端部で径が狭まり、コンタクト部分ＣＣａの上端部で径が不連続に増大する。これにより、積層体ＬＭａのワード線ＷＬに接続されるコンタクトＣＣは、コンタクト部分ＣＣｂとコンタクト部分ＣＣａとの接続部において段差を有する。
【0059】
ただし、コンタクト部分ＣＣａ，ＣＣｂ同士の接続部で一旦、コンタクトＣＣの径が狭まっていれば、例えばコンタクト部分ＣＣａは、テーパ形状またはボーイング形状でなくともよく、例えば垂直形状を有していてもよい。垂直形状とは、例えばコンタクト部分ＣＣａの側壁が略垂直に延び、コンタクト部分ＣＣａの上下端における径およびＸＹ平面の断面積が略等しくなる形状である。この場合でも、テーパ形状またはボーイング形状のコンタクト部分ＣＣｂの径が下端部で狭まっていることにより、コンタクト部分ＣＣａ，ＣＣｂの接続部でコンタクトＣＣの径が不連続に変化することとなる。
【0060】
また、複数のコンタクトＣＣのいずれもが、積層体ＬＭｂの最上層の絶縁層ＯＬ中を延び、この絶縁層ＯＬ中に配置されるコンタクト部分ＣＣｂの上端部に接続される第３の部分としてのネック部ＣＣｎを有している。
【0061】
ネック部ＣＣｎは、概ね垂直な形状を有して絶縁層ＯＬ中を延びており、少なくとも下端部においてコンタクト部分ＣＣｂの上端部よりも小さな径および断面積を有する。 すなわち、図２Ｂ（ａ）の例では、ネック部ＣＣｎの径Ｗ５は、コンタクト部分ＣＣｂの上端部の径Ｗ４よりも小さい。また、ネック部ＣＣｎのＸＹ平面の断面積ＡＮは、コンタクト部分ＣＣｂの上端部の断面積ＡＢｔよりも小さい。
【0062】
なお、以上の説明では、コンタクトＣＣ各部のＸＹ平面における断面形状が、例えば円形である場合を想定している。つまり、上記の例では、コンタクトＣＣ各部の径と、ＸＹ平面における断面積との大小関係は略一致する。コンタクトＣＣ各部のＸＹ平面における断面が、例えば楕円形、小判型、または多角形等の円形以外の形状である場合、上記に述べたコンタクトＣＣ各部の径Ｗ１～Ｗ５は、コンタクトＣＣのその部分を代表する幅と言い換えることができる。コンタクトＣＣ各部を代表する幅とは、その部分の最大幅、最小幅、あるいは、最大幅と最小幅との平均の幅等、コンタクトＣＣのその部分のＸＹ平面における断面積と大小関係が一致する部分の幅である。以下についても、コンタクトＣＣ各部の「径」について記載する場合は、上記に述べた定義が適用されるものとする。
【0063】
コンタクトＣＣは、コンタクトＣＣの外周を覆う絶縁層５６と、絶縁層５６の内側に充填されるタングステン層または銅層等の導電層２６とを有する。
【0064】
導電層２６は、コンタクトＣＣの上端部、つまり、積層体ＬＭｂの最上層の絶縁層ＯＬに配置されるネック部ＣＣｎの上端部から、コンタクトＣＣの下端部、つまり、積層体ＬＭａまたは積層体ＬＭｂの接続対象のワード線ＷＬとの接続端に至るまで、コンタクトＣＣ内を連続的に延びている。
【0065】
このとき、導電層２６の径およびＸＹ平面における断面積は、積層体ＬＭの高さ位置に応じて、概ねコンタクトＣＣの径および断面積と相似形をなすように変化していく。
【0066】
つまり、導電層２６の径は、ネック部ＣＣｎにおいて比較的小さく、コンタクト部分ＣＣｂの上端部で一旦増大し、コンタクト部分ＣＣｂの下端部に向かって縮小していく。また、コンタクトＣＣがネック部ＣＣｎ及びコンタクト部分ＣＣｂに加えて、コンタクト部分ＣＣａを有する場合、導電層２６の径は更に、コンタクト部分ＣＣａの上端部で再び増大し、コンタクト部分ＣＣａの下端部に向かって再び縮小していく。
【0067】
また、絶縁層５６は、少なくともコンタクト部分ＣＣａ，ＣＣｂにおいて、導電層２６を連続的に覆っている。つまり、絶縁層５６は、コンタクト部分ＣＣａ，ＣＣｂの接続部分における導電層２６の段差をも連続的に覆っており、これにより、絶縁層５６の外形は、コンタクトＣＣの外形と略一致することとなる。
【0068】
また、図２Ａ（ｂ）においてコンタクトＣＣのネック部ＣＣｎにおける導電層２６を覆う絶縁層５６と、コンタクト部分ＣＣａ，ＣＣｂを覆う絶縁層５６とは、連続していない。しかし、これに限定されず、コンタクトＣＣのネック部ＣＣｎにおける導電層２６を覆う絶縁層５６と、コンタクト部分ＣＣａ，ＣＣｂを覆う絶縁層５６とが連続していてもよい。あるいは、コンタクトＣＣのネック部ＣＣｎにおける導電層２６は絶縁層ＯＬ中に配置されるため、絶縁層５６は、ネック部ＣＣｎにおける導電層２６を覆っていなくともよい。
【0069】
コンタクトＣＣの導電層２６は、絶縁層５２中に配置されるプラグＶ０を介して、絶縁層５３中に配置される上層配線Ｍ０と接続される。この上層配線Ｍ０は、絶縁層５３表面の電極パッドＰＤｂ及び絶縁層４０表面の電極パッドＰＤｃ等を介して、上述の周辺回路ＣＢＡ（図１参照）と電気的に接続されている。
【0070】
図２Ａ（ｄ）に示すように、プラグＶ０は、絶縁層５２を貫通する導電層２７と、導電層２７の側壁および下端部を覆うバリアメタル層２７ｂとを備える。バリアメタル層２７ｂは、チタン層、タンタル層、窒化チタン層、または窒化タンタル層等である。バリアメタル層２７ｂは、プラグＶ０の導電層２７が絶縁層５２中に拡散するなどして、他の構成に影響を及ぼすことを抑制する。
【0071】
このような構成により、各層のワード線ＷＬを電気的に引き出すことができる。すなわち、上記構成により、周辺回路ＣＢＡから、上層配線Ｍ０、コンタクトＣＣ、及びワード線ＷＬを介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。
【0072】
このように、複数のコンタクトＣＣが配置されるコンタクト領域ＥＲには、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数の第２のピラーとしての柱状部ＨＲが分散して配置されている。複数の柱状部ＨＲは、積層体ＬＭの積層方向から見て例えばグリッド状または千鳥状の配置を取る。個々の柱状部ＨＲは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。
【0073】
なお、図２Ａ（ｂ）の例では、複数の柱状部ＨＲはそれぞれが、複数のコンタクトＣＣの間に配置されている。しかし、図２Ｂ（ｂ）に示すように、複数の柱状部ＨＲは、例えば個々のコンタクトＣＣの径より小さなピッチで配置されており、板状コンタクトＬＩ及びコンタクトＣＣとの干渉が許容されている。つまり、複数の柱状部ＨＲの幾つかは、隣接するコンタクトＣＣと少なくとも一部が重なる位置に配置され、コンタクトＣＣと重なり合った部分がコンタクトＣＣにより侵食されて、欠損した状態となっていてもよい。
【0074】
また、図２Ｂ（ｂ）の例では、複数の柱状部ＨＲは、積層体ＬＭの積層方向から見てグリッド状の配置を有している。しかし、上述のように、複数の柱状部ＨＲが、例えば千鳥状の配置を有していてもよい。
【0075】
また、個々の柱状部ＨＲは、柱状部ＨＲａと、柱状部ＨＲｂとを有する。柱状部ＨＲａは、積層体ＬＭａの最上層の絶縁層ＯＬ中から積層体ＬＭａを貫通してソース線ＳＬに到達する。柱状部ＨＲｂは、積層体ＬＭｂの最上層の絶縁層ＯＬ中から積層体ＬＭｂを貫通して積層体ＬＭａの最上層の絶縁層ＯＬ中に到達し、対応する柱状部ＨＲａの上端部に接続される。
【0076】
これらの柱状部ＨＲａ，ＨＲｂはいずれも、例えば上端部から下端部に向かって径およびＸＹ平面における断面積が小さくなるテーパ形状を有する。あるいは、柱状部ＨＲａ，ＨＲｂは、例えば上端部と下端部との間の所定位置において径および断面積が最大となるボーイング形状をそれぞれ有する。
【0077】
これらの柱状部ＨＲは、後述するように、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持つ。すなわち、柱状部ＨＲは、半導体記憶装置１のメモリセルＭＣの機能には寄与しないダミーのピラーである。
【0078】
このため、柱状部ＨＲａ，ＨＲｂはそれぞれが、酸化シリコン層等の絶縁層５４の単体で構成され、柱状部ＨＲは他の構成に対して電気的な影響を及ぼし得ない。これにより、複数の柱状部ＨＲは、上述したように、隣接する板状コンタクトＬＩ及びコンタクトＣＣと少なくとも一部が重なる位置に配置されてよく、上述したように、隣接する板状コンタクトＬＩ及びコンタクトＣＣとの物理的な配置における干渉が許容されている。
【0079】
このように柱状部ＨＲを構成することで、板状コンタクトＬＩ及びコンタクトＣＣとの接触を考慮することなく、柱状部ＨＲを所望のピッチで配置することができる。なお、柱状部ＨＲは他の構成に対して電気的な影響を及ぼさなければ、絶縁層５４の単体でなくとも良い。
【0080】
なお、絶縁層５４中には、絶縁層５４を形成する際に生じた未充填部分であるボイドＶＤが生じうる。
【0081】
また、積層体ＬＭの同じ高さ位置において、柱状部ＨＲのＸＹ平面に沿う方向の断面積は、例えばピラーＰＬのＸＹ平面に沿う方向の断面積より大きくともよい。また、複数の柱状部ＨＲ間のピッチは、例えば複数のピラーＰＬ間のピッチより大きくともよい。ＸＹ平面において、積層体ＬＭにおけるワード線ＷＬの単位面積あたりの柱状部ＨＲの配置密度は、ワード線ＷＬの単位面積あたりのピラーＰＬの配置密度より低くともよい。
【0082】
このように、例えば柱状部ＨＲに比べて、ピラーＰＬの断面積を小さく構成し、狭ピッチとすることで、所定サイズの積層体ＬＭ内に高密度に多数のメモリセルＭＣを形成することができ、半導体記憶装置１の記憶容量を高めることができる。一方、柱状部ＨＲは、専ら積層体ＬＭを支持するために用いられるので、例えばピラーＰＬのように断面積が小さく狭ピッチの精密な構成としないことで、半導体記憶装置１の製造負荷を減らすことができる。
【0083】
なお、以上のように構成される実施形態の半導体記憶装置１のＸＹ断面図を図２Ｃに示す。図２Ｃは、実施形態にかかる半導体記憶装置１の構成の一例を示すＸＹ断面図である。図２Ｃは、任意のワード線ＷＬの高さ位置におけるＸＹ断面図であって、半導体記憶装置１のメモリ領域ＭＲの一部とコンタクト領域ＥＲの一部とを示している。
【0084】
ただし、図２Ｃ及び上述の図２Ａ及び図２Ｂの各図は、半導体記憶装置１の構成を模式的に示している。このため、例えば図２ＡのＸ方向またはＹ方向の断面図と、図２ＣのＸＹ断面図とにおける各構成の数および配置等は必ずしも一致しない。また例えば、図２Ｃにおいては、柱状上部ＨＲが千鳥状の配置を有しており、このため、１つのコンタクトＣＣ対して６つの柱状部ＨＲが干渉した状態となっている。一方、上述の図２Ｂ（ｂ）に示すグリッド状配置の場合、１つのコンタクトＣＣに干渉する柱状部ＨＲの数は例えば４つとなっている。
【0085】
図２Ｃに示すように、メモリ領域ＭＲには、複数のピラーＰＬが、上述のとおり、例えば千鳥状に配置されている。また、図２Ｃの例では、複数の柱状部ＨＲもまた、コンタクト領域ＥＲに千鳥状に配置されている。このとき、柱状部ＨＲは、例えばピラーＰＬのサイズおよびピッチよりも大きいサイズ及びピッチを有する。
【0086】
図２Ｃに示すＡ－Ａ線～Ｃ－Ｃ線は、後述する半導体記憶装置１の製造方法を示す各図における断面である。ただし、半導体記憶装置１の製造方法を示す各断面図と、図２ＣのＸＹ断面図とにおける各構成の数および配置等もまた、必ずしも一致しないことがある。
【0087】
（半導体記憶装置の製造方法）
次に、図３～図２４を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図３～図２４は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。
次に、図３～図２４を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図３～図２４は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。
【0088】
まずは、後にピラーＰＬ及び柱状部ＨＲの一部となる構成が形成される様子を図３に示す。図３は、製造途中の半導体記憶装置１のＸ方向に沿う断面を示している。すなわち、図３のピラーＰＬの一部となる構成を示す断面は、上述の図２ＣのＡ－Ａ線における断面部分に相当する。また、図３の柱状部ＨＲの一部となる構成を示す断面は、上述の図２ＣのＡ’－Ａ’線における断面部分に相当する。
【0089】
図３（ａ）に示すように、支持基板ＳＳの上方に、下部ソース線ＤＳＬａ、中間犠牲層ＳＣＮもしくは中間絶縁層ＳＣＯ、及び上部ソース線ＤＳＬｂをこの順に形成する。
【0090】
支持基板ＳＳは、例えばシリコン基板等の半導体基板、セラミック基板または石英基板等の絶縁性基板、サファイア基板等の導電性基板である。
【0091】
中間犠牲層ＳＣＮは、後にポリシリコン層等に置き換えられて中間ソース線ＢＳＬとなる層であり、後にメモリ領域ＭＲとなる領域に配置される。中間絶縁層ＳＣＯは、例えば酸化シリコン層等であり、後にコンタクト領域ＥＲとなる領域に配置される。
【0092】
上部ソース線ＤＳＬｂ上に、複数の第１の絶縁層としての絶縁層ＮＬと、複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された第１の積層体としての積層体ＬＭｓａを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後にワード線ＷＬとなる導電材料に置き換えられる犠牲層として機能する。積層体ＬＭｓａは、このような置き換え処理によって後に積層体ＬＭａとなる部分である。
【0093】
なお、この段階において、最上層の絶縁層ＯＬを含む複数の絶縁層ＯＬは、概ね同じ厚さを有していてよい。
【0094】
図３（ｂ）に示すように、後にメモリ領域ＭＲとなる領域に、複数の第１のメモリホールとしてのメモリホールＭＨａを形成する。メモリホールＭＨａは、積層体ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間犠牲層ＳＣＮを貫通し、下部ソース線ＤＳＬａに到達する。また、後にコンタクト領域ＥＲとなる領域に、複数のホールＨＬａを形成する。複数のホールＨＬａは、積層体ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通し、下部ソース線ＤＳＬａに到達する。
【0095】
これらのメモリホールＭＨａ及びホールＨＬａは、例えば一括して形成することができる。ただし、メモリホールＭＨａとホールＨＬａとを個別に形成してもよい。メモリホールＭＨａとホールＨＬａとを個別に形成する場合、メモリホールＭＨａを形成する際には、後にコンタクト領域ＥＲとなる領域をレジスト層等で保護できる。また、ホールＨＬａを形成する際には、後にメモリ領域ＭＲとなる領域をレジスト層等で保護できる。
【0096】
図３（ｃ）に示すように、例えばアモルファスシリコン層の犠牲層でメモリホールＭＨａ内を充填し、複数のピラーＰＬｃを形成する。また、例えば酸化シリコン層の絶縁層５４でホールＨＬａ内を充填し、複数の第１のピラーとしての柱状部ＨＲａを形成する。このとき、絶縁層５４中に未充填部分が生じ、ボイドＶＤが形成される場合がある。
【0097】
これらのピラーＰＬｃと柱状部ＨＲａとは個別に形成される。ピラーＰＬｃを形成する際には、後にコンタクト領域ＥＲとなる領域をレジスト層等で保護する。また、柱状部ＨＲａを形成する際には、後にメモリ領域ＭＲとなる領域をレジスト層等で保護する。
【0098】
【0099】
図４～図６は、製造途中のコンタクト領域ＥＲのＸ方向に沿う断面であって、上述の図２ＣのＢ－Ｂ線断面に相当する断面部分を示している。上述の図２Ａにおいては、例えば５層のワード線ＷＬをそれぞれ含む積層体ＬＭａ，ＬＭｂを示したが、図４～図６においては、説明の便宜上、一例として、８層の絶縁層ＮＬのそれぞれの高さ位置に到達する第１のコンタクトホールとしてのコンタクトホールＣＬａ～ＣＬｈを形成する例を示す。このように、例示するワード線ＷＬの層数が種々異なっていても、コンタクトホールＣＬａ～ＣＬｈを含めた各種構成の形成手法自体に差異はない。また、図４～図６においては、複数の柱状部ＨＲａの図示を省略している。
【0100】
図４（ａ）に示すように、複数の開口を有するハードマスクパターン８１を積層体ＬＭｓａの上面に形成する。ハードマスクパターン８１は、例えば酸素プラズマを用いたアッシングで除去されない無機系の層である。ハードマスクパターン８１の複数の開口はそれぞれが、例えばホール形状を有している。
【0101】
図４（ｂ）に示すように、ハードマスクパターン８１の開口から露出した積層体ＬＭｓａの上面をエッチングして、最上層の絶縁層ＯＬを除去する。これにより、最上層の絶縁層ＯＬを貫通し、その絶縁層ＯＬ直下の絶縁層ＮＬに到達する複数のコンタクトホールＣＬｈが形成される。
【0102】
図４（ｃ）に示すように、複数の開口を有するレジストパターン９１を形成する。レジストパターン９１は、例えば酸素プラズマを用いたアッシングで除去可能なレジスト層等の有機系の層である。レジストパターン９１は、ハードマスクパターン８１を介して積層体ＬＭｓａの一部上面を覆っている。レジストパターン９１の開口からは、例えば１つおきにコンタクトホールＣＬｈが露出している。
【0103】
図５（ａ）に示すように、レジストパターン９１の開口から露出したコンタクトホールＣＬｈを更にエッチングして、コンタクトホールＣＬｈの底面から例えば１対の絶縁層ＮＬ，ＯＬを除去する。
【0104】
これにより、最上層の絶縁層ＯＬから２番目の絶縁層ＯＬまで積層体ＬＭｓａを貫通し、最上層の絶縁層ＮＬから２番目の絶縁層ＮＬに到達する複数のコンタクトホールＣＬｇが形成される。これらのコンタクトホールＣＬｇは、レジストパターン９１に覆われた複数のコンタクトホールＣＬｈに対して１つおきに配置されている。
【0105】
つまり、この段階において、積層体ＬＭｓａには、複数のコンタクトホールＣＬｈと複数のコンタクトホールＣＬｇとが１つずつ交互に配置された状態となる。
【0106】
図５（ｂ）に示すように、酸素プラズマ等を用いたアッシングにより、レジストパターン９１を除去する。
【0107】
図５（ｃ）に示すように、複数の開口を有するレジストパターン９２を形成する。レジストパターン９２は、ハードマスクパターン８１を介して、積層体ＬＭｓａの一部上面を覆っている。レジストパターン９２の開口からは、互いに隣接する１組のコンタクトホールＣＬｈ，ＣＬｇのうち、例えば１組おきに、コンタクトホールＣＬｈ，ＣＬｇが露出している。
【0108】
図６（ａ）に示すように、レジストパターン９２の開口から露出したコンタクトホールＣＬｈ，ＣＬｇを更にエッチングして、コンタクトホールＣＬｈ，ＣＬｇの底面から例えば２対の絶縁層ＮＬ，ＯＬをそれぞれ除去する。
【0109】
これにより、エッチング対象となったコンタクトホールＣＬｈからは、最上層の絶縁層ＯＬから３番目の絶縁層ＯＬまで積層体ＬＭｓａを貫通し、最上層の絶縁層ＮＬから３番目の絶縁層ＮＬに到達する複数のコンタクトホールＣＬｆが形成される。
【0110】
また、エッチング対象となったコンタクトホールＣＬｇからは、最上層の絶縁層ＯＬから４番目の絶縁層ＯＬまで積層体ＬＭｓａを貫通し、最上層の絶縁層ＮＬから４番目の絶縁層ＮＬに到達する複数のコンタクトホールＣＬｅが形成される。
【0111】
このように、ここまでの処理により、積層体ＬＭｓａにおける到達深さが順に増していくコンタクトホールＣＬｈ～ＣＬｅがこの順に並んだコンタクトホールＣＬｈ～ＣＬｅのセットが２組形成される。
【0112】
この後、酸素プラズマ等を用いたアッシングにより、レジストパターン９２を除去する。
【0113】
図６（ｂ）に示すように、複数の開口を有するレジストパターン９３を形成する。レジストパターン９３は、ハードマスクパターン８１を介して積層体ＬＭｓａの一部上面を覆っている。レジストパターン９３の開口からは、２組のコンタクトホールＣＬｈ～ＣＬｅうち、１組のコンタクトホールＣＬｈ～ＣＬｅが露出している。
【0114】
図６（ｃ）に示すように、レジストパターン９２の開口から露出したコンタクトホールＣＬｈ～ＣＬｅを更にエッチングして、コンタクトホールＣＬｈ～ＣＬｅの底面から例えば４対の絶縁層ＮＬ，ＯＬをそれぞれ除去する。
【0115】
これにより、エッチング対象となったコンタクトホールＣＬｈからは、最上層の絶縁層ＯＬから５番目の絶縁層ＯＬまで積層体ＬＭｓａを貫通し、最上層の絶縁層ＮＬから５番目の絶縁層ＮＬに到達するコンタクトホールＣＬｄが形成される。
【0116】
また、エッチング対象となったコンタクトホールＣＬｇからは、最上層の絶縁層ＯＬから６番目の絶縁層ＯＬまで積層体ＬＭｓａを貫通し、最上層の絶縁層ＮＬから６番目の絶縁層ＮＬに到達するコンタクトホールＣＬｃが形成される。
【0117】
また、エッチング対象となったコンタクトホールＣＬｆからは、最上層の絶縁層ＯＬから７番目の絶縁層ＯＬまで積層体ＬＭｓａを貫通し、最上層の絶縁層ＮＬから７番目の絶縁層ＮＬに到達するコンタクトホールＣＬｂが形成される。
【0118】
また、エッチング対象となったコンタクトホールＣＬｅからは、最上層の絶縁層ＯＬから８番目の絶縁層ＯＬまで積層体ＬＭｓａを貫通し、最上層の絶縁層ＮＬから８番目の絶縁層ＮＬに到達するコンタクトホールＣＬａが形成される。
【0119】
以上により、積層体ＬＭｓａにおける到達深さが順に増していき、積層体ＬＭｓａ中の８層の絶縁層ＮＬにそれぞれ到達する複数のコンタクトホールＣＬｈ～ＣＬａが形成される。これらのコンタクトホールＣＬｈ～ＣＬａは、テーパ形状またはボーイング形状となり、下端部が上端部より小さい径を有している。
【0120】
この後、酸素プラズマ等を用いたアッシングにより、レジストパターン９３を除去する。また、ハードマスクパターン８１をエッチング等により除去する。
【0121】
図７は、上述の図３と同様、製造途中の半導体記憶装置１のＸ方向に沿う断面であって、上述の図２ＣのＡ－Ａ線断面およびＡ’－Ａ’線断面に相当する断面部分を示している。上述の図４～図６の処理により、後にコンタクト領域ＥＲとなる領域には、複数のコンタクトホールが形成済みである。
【0122】
図７（ａ）には、積層体ＬＭｓａ中の異なる絶縁層ＮＬにそれぞれ到達する複数のコンタクトホールのうち、積層体ＬＭｓａの最下層の絶縁層ＮＬから５番目の絶縁層ＮＬに到達するコンタクトホールＬＣＬ５と、最下層の絶縁層ＮＬから４番目の絶縁層ＮＬに到達するコンタクトホールＬＣＬ４とを示す。
【0123】
上述のように、これらのコンタクトホールＬＣＬ５，ＬＣＬ４を含む複数のコンタクトホールは、上端部におけるＸＹ平面の断面積が最大となるテーパ形状、あるいは、上端部と下端部との間の断面積が最大となるボーイング形状を有している。すなわち、図７（ａ）の例では、例えばコンタクトホールＬＣＬ４の下端部の径Ｄ１は上端部の径Ｄ２よりも小さい。コンタクトホールＬＣＬ４の最大径である径Ｄ２は、コンタクトホールＬＣＬ４の上端部と下端部との間に位置していても良い。
【0124】
なお、図７（ａ）に示す例によらず、複数のコンタクトホールは、複数の柱状部ＨＲａの一部と重なる位置に形成されることがある。この場合、柱状部ＨＲａのコンタクトホールが形成された部分は欠損した状態となり得る。
【0125】
図７（ａ）に示すように、コンタクトホールＬＣＬ５，ＬＣＬ４を含む複数のコンタクトホールのそれぞれの側壁および底面を覆う絶縁層５６ｓを形成する。絶縁層５６ｓは、例えば酸化シリコン層であり、この後の処理で、コンタクトホールの側壁および底面を保護するために形成される。したがって、絶縁層５６ｓは、個々のコンタクトＣＣが側壁に有することとなる上述の絶縁層５６（図２Ａ（ｂ）参照）よりも薄く形成されてよい。
【0126】
図７（ｂ）に示すように、コンタクトホールＬＣＬ５，ＬＣＬ４を含む複数のコンタクトホールのそれぞれに、絶縁層５６ｓを介して、例えばアモルファスシリコン層の犠牲層２８を充填する。これにより、複数のコンタクトホールのそれぞれから、柱状体ＬＣＳ５，ＬＣＳ４を含む柱状体が形成される。これらの柱状体ＬＣＳ５，ＬＣＳ４等は、犠牲層２８を含んで構成される仮の構造体であり、後にコンタクト部分ＣＣａとなる。
【0127】
図７（ｃ）に示すように、積層体ＬＭｓａの上面に酸化シリコン層等を積み増しする。これにより、積層体ＬＭｓａの最上層の絶縁層ＯＬが他の絶縁層ＯＬより厚くなる。また、柱状体ＬＣＳ５，ＬＣＳ４等の上端部が、最上層の絶縁層ＯＬ中に埋没する。
【0128】
また、積層体ＬＭｓａ上に、複数の第３の絶縁層としての絶縁層ＮＬと、複数の第４の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された第２の積層体としての積層体ＬＭｓｂが形成される。積層体ＬＭｓｂは後に積層体ＬＭｂとなる部分である。
【0129】
なお、この段階において、最上層の絶縁層ＯＬを含む積層体ＬＭｂの複数の絶縁層ＯＬは、概ね同じ厚さを有していてよい。
【0130】
次に、ピラーＰＬ及び柱状部ＨＲが形成される様子を図８及び図９に示す。図８及び図９は、上述の図７等と同様、製造途中の半導体記憶装置１のＸ方向に沿う断面であって、上述の図２ＣのＡ－Ａ線断面およびＡ’－Ａ’線断面に相当する断面部分を示している。
【0131】
図８（ａ）に示すように、後にメモリ領域ＭＲとなる領域に、複数の第２のメモリホールとしてのメモリホールＭＨｂを形成する。メモリホールＭＨｂは、積層体ＬＭｓｂを貫通し、積層体ＬＭｓａ中に配置される複数のピラーＰＬｃの上端部にそれぞれ到達する。また、後にコンタクト領域ＥＲとなる領域に、複数のホールＨＬｂを形成する。複数のホールＨＬｂは、積層体ＬＭｓｂを貫通し、積層体ＬＭｓａ中に配置される複数の柱状部ＨＲａの上端部にそれぞれ到達する。
【0132】
これらのメモリホールＭＨｂ及びホールＨＬｂは、例えば一括して形成することができる。ただし、後にメモリ領域ＭＲとなる領域とコンタクト領域ＥＲとなる領域とを適宜保護しながら、メモリホールＭＨｂとホールＨＬｂとを個別に形成してもよい。
【0133】
図８（ｂ）に示すように、後にコンタクト領域ＥＲとなる領域において、例えば酸化シリコン層の絶縁層５４でホールＨＬｂ内を充填し、複数の第２のピラーとしての柱状部ＨＲｂを形成する。図示はしないが、このときにも、絶縁層５４中に未充填部分が生じ、ボイドＶＤが形成される場合がある。
【0134】
これにより、柱状部ＨＲａ，ＨＲｂを備える柱状部ＨＲが形成される。なお、柱状部ＨＲｂを形成する際には、後にメモリ領域ＭＲとなる領域をレジスト層等で保護する。
【0135】
後にメモリ領域ＭＲとなる領域において、複数のメモリホールＭＨｂを介して、これらの下端部にそれぞれ接続される複数のピラーＰＬｃから犠牲層を除去する。これにより、図９（ａ）に示すように、積層体ＬＭｓａ，ＬＭｓｂを貫通し、ソース線ＳＬに到達する複数のメモリホールＭＨが形成される。
【0136】
図９（ｂ）に示すように、複数のメモリホールＭＨのそれぞれに、メモリホールＭＨの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図２Ａ（ｃ）参照）の積層構造を有するメモリ層ＭＥを形成する。また、複数のメモリホールＭＨの側壁および底面に、チャネル層ＣＮを形成する。また、チャネル層ＣＮ内側のメモリホールＭＨ内の空隙を酸化シリコン層等で充填してコア層ＣＲを形成する。
【0137】
このとき、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲは、積層体ＬＭｓｂの上面にも形成される。これらのメモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲは、エッチバック等により積層体ＬＭｓｂの上面から除去される。
【0138】
以上により、後にメモリ領域ＭＲとなる領域に、複数のピラーＰＬが形成される。ただし、この時点で、メモリ層ＭＥは複数のピラーＰＬの側壁全体を覆っており、チャネル層ＣＮが露出した状態となっていない。
【0139】
【0140】
【0141】
図１０～図１３は、上述の図４～図６と同様、製造途中のコンタクト領域ＥＲのＸ方向に沿う断面であって、上述の図２ＣのＢ－Ｂ線断面に相当する断面部分を示している。図１０～図１３においても、説明の便宜上、例えば５層のワード線ＷＬをそれぞれ含む積層体ＬＭａ，ＬＭｂの例に替えて、一例として、積層体ＬＭｓｂの８層の絶縁層ＮＬのそれぞれの深さ位置に到達する第３のコンタクトホールとしてのコンタクトホールＣＬｉ～ＣＬｐを主に形成する例を示す。上述したように、例示するワード線ＷＬの層数が種々異なっていても、コンタクトホールＣＬｉ～ＣＬｐを含めた各種構成の形成手法自体に差異はない。また、図１０～図１３においては、複数の柱状部ＨＲの図示を省略している。
【0142】
図１０～図１３の（ａ）は、積層体ＬＭｓｂの絶縁層ＮＬのそれぞれの高さ位置に到達するコンタクトホールＣＬｉ～ＣＬｐが後に形成される断面を示している。図１０～図１３の（ｂ）は、上述の図４～図６の処理により、複数のコンタクトホールＣＬａ～ＣＬｈが形成済みの断面を示す。
【0143】
すなわち、図１０～図１３の（ａ）は、積層体ＬＭｂのいずれかのワード線ＷＬと接続するコンタクトＣＣの一部となる構成が形成される様子である。図１０～図１３の（ｂ）は、積層体ＬＭａのいずれかのワード線ＷＬと接続するコンタクトＣＣの一部となる構成が形成される様子である。
【0144】
上述の図７の処理により、コンタクトホールＣＬａ～ＣＬｈ内には、絶縁層５６ｓが形成され、かつ、犠牲層２８が充填されている。そのため、図１０（ｂ）において、仮の構造体である複数の柱状体ＣＳａ～ＣＳｈが形成済みであるものとする。
【0145】
図１０（ａ）（ｂ）に示すように、複数の開口を有するハードマスクパターン８２を積層体ＬＭｓｂの上面に形成する。ハードマスクパターン８２も、上述のハードマスクパターン８１と同様、例えば酸素プラズマを用いたアッシングで除去されない無機系の層である。ハードマスクパターン８２の複数の開口はそれぞれが、例えばホール形状を有している。
【0146】
また、ハードマスクパターン８２の開口から露出した積層体ＬＭｓｂの上面をエッチングして、最上層の絶縁層ＯＬを除去する。これにより、最上層の絶縁層ＯＬを貫通し、その絶縁層ＯＬ直下の絶縁層ＮＬに到達する複数のコンタクトホールＣＬｐが形成される。
【0147】
なお、複数の柱状体ＣＳａ～ＣＳｈが形成済みの領域においては、ハードマスクパターン８２の複数の開口および複数のコンタクトホールＣＬｐは、これらの柱状体ＣＳａ～ＣＳｈと積層方向に重なる位置に形成される。
【0148】
図１１（ａ）に示すように、上述の図４（ｃ）～図６（ｃ）に示す処理と同様の処理により、積層体ＬＭｓｂ中の８層の絶縁層ＮＬにそれぞれ到達する複数のコンタクトホールＣＬｐ～ＣＬｉが形成される。これらのコンタクトホールＣＬｐ～ＣＬｉは、テーパ形状またはボーイング形状となり、下端部が上端部より小さい径を有することなる。
【0149】
図１１（ｂ）に示すように、複数のコンタクトホールＣＬｐ～ＣＬｉの形成処理が行われる間、複数の柱状体ＣＳａ～ＣＳｈが形成済みの領域は、レジストパターン９４等により、ハードマスクパターン８２の開口および複数のコンタクトホールＣＬｐを覆って保護する。
【0150】
複数のコンタクトホールＣＬｐ～ＣＬｉが形成された後、酸素プラズマ等を用いたアッシングにより、レジストパターン９４等を除去する。
【0151】
図１２（ａ）（ｂ）に示すように、複数の開口を有するレジストパターン９５を形成する。レジストパターン９５は、ハードマスクパターン８２を介して積層体ＬＭｓｂの一部上面を覆っている。複数の柱状体ＣＳａ～ＣＳｈが形成済みの領域において、レジストパターン９５の開口からは複数のコンタクトホールＣＬｐが露出している。また、レジストパターン９５は、複数のコンタクトホールＣＬｐ～ＣＬｉが形成済みの領域の全体を覆っている。
【0152】
図１３（ｂ）に示すように、レジストパターン９５の開口から露出したコンタクトホールＣＬｐをエッチングして、複数の第２のコンタクトホールとしてのコンタクトホールＣＬｔを形成する。コンタクトホールＣＬｔは、積層体ＬＭｓｂを貫通し、積層体ＬＭｓａに形成済みの複数の柱状体ＣＳａ～ＣＳｈの上端部にそれぞれ到達する。これらのコンタクトホールＣＬｔは、テーパ形状またはボーイング形状となり、下端部が上端部より小さい径を有することなる。
【0153】
図１３（ａ）に示すように、このとき、複数のコンタクトホールＣＬｐ～ＣＬｉはレジストパターン９５により保護されている。このため、これらのコンタクトホールＣＬｐ～ＣＬｉは、図１３（ｂ）の処理の影響を受けない。
【0154】
この後、酸素プラズマ等を用いたアッシングにより、レジストパターン９５を除去する。また、ハードマスクパターン８２をエッチング等により除去する。また、複数のコンタクトホールＣＬｔを介して、これらのコンタクトホールＣＬｔの下端部に接続される柱状体ＣＳａ～ＣＳｈから犠牲層２８を除去する。
【0155】
図１４及び図１５は、上述の図７～図９等と同様、製造途中の半導体記憶装置１のＸ方向に沿う断面であって、上述の図２ＣのＡ－Ａ線断面およびＡ’－Ａ’線断面に相当する断面部分を示している。上述の図１０～図１３の処理により、後にコンタクト領域ＥＲとなる領域には、複数のコンタクトホールが積層体ＬＭｓａ，ＬＭｓｂに形成済みである。
【0156】
図１４（ａ）には、積層体ＬＭｓａ，ＬＭｓｂ中の異なる絶縁層ＮＬにそれぞれ到達する複数のコンタクトホールのうち、積層体ＬＭｓｂの最下層の絶縁層ＮＬ到達するコンタクトホールＣＬ６と、積層体ＬＭｓａの最下層の絶縁層ＮＬから５番目の絶縁層ＮＬに到達するコンタクトホールＣＬ５と、最下層の絶縁層ＮＬから４番目の絶縁層ＮＬに到達するコンタクトホールＣＬ４とを示す。
【0157】
これらのうち、コンタクトホールＣＬ５，ＣＬ４は、上述の図１３（ｂ）の処理による積層体ＬＭｓｂを貫通するコンタクトホールが、積層体ＬＭｓａの最上層の絶縁層ＯＬ中で、積層体ＬＭｓａに形成済みのコンタクトホールＬＣＬ５，ＬＣＬ４にそれぞれ接続されたものである。したがって、コンタクトホールＣＬ５，ＣＬ４の径は、積層体ＬＭｓａの最上層の絶縁層ＯＬ中で不連続に変化している。また、コンタクトホールＣＬ５，ＣＬ４は、積層体ＬＭｓａの最上層の絶縁層ＯＬ中に段差を有している。
【0158】
すなわち、これらのコンタクトホールＣＬ６～ＣＬ４を含む複数のコンタクトホールのうち、積層体ＬＭｓｂ内を延びる部分は、上端部におけるＸＹ平面の断面積が最大となるテーパ形状、あるいは、上端部と下端部との間の断面積が最大となるボーイング形状を有している。ここで、コンタクトホールＣＬ６～ＣＬ４等の積層体ＬＭｓｂ内を延びる部分の下端部とは、コンタクトホールＣＬ６のように積層体ＬＭｓｂ中の下端部、あるいは、コンタクトホールＣＬ５，ＣＬ４のように積層体ＬＭｓａの最上層の絶縁層ＯＬ中に存在し、かつ積層体ＬＭｓａ内を延びる部分との接続部である。
【0159】
また、これらのコンタクトホールＣＬ６～ＣＬ４を含む複数のコンタクトホールのうち、コンタクトホールＬＣＬ５，ＬＣＬ４等に相当する積層体ＬＭｓａ内を延びる部分もまた、上述の通り、積層体ＬＭｓａの最上層の絶縁層ＯＬ中で、積層体ＬＭｓｂ内を延びる部分と接続される上端部におけるＸＹ平面の断面積が最大となるテーパ形状、あるいは、上端部と下端部との間の断面積が最大となるボーイング形状を有している。
【0160】
つまり、図１４（ａ）の例では、例えばコンタクトホールＣＬ４において、積層体ＬＭｓｂ内を延びる部分の下端部の径Ｄ３は上端部の径Ｄ４よりも小さい。コンタクトホールＣＬ４において、積層体ＬＭｓｂ内を延びる部分の最大径である径Ｄ４は、積層体ＬＭｓｂ内を延びる部分の上端部と下端部との間に位置していても良い。また、コンタクトホールＣＬ４において、積層体ＬＭｓａ内を延びる部分の下端部の径Ｄ１は、上述のように、上端部の径Ｄ２よりも小さい。コンタクトホールＣＬ４において、積層体ＬＭｓａ内を延びる部分の最大径である径Ｄ２は、積層体ＬＭｓａ内を延びる部分の上端部と下端部との間に位置していても良い。
【0161】
また、上述のように、コンタクトホールＬＣＬ５，ＬＣＬ４からは犠牲層２８が除去済みである。また、コンタクトホールＬＣＬ５，ＬＣＬ４の側壁および底面には、絶縁層５６ｓの一部が残っていてもよく、犠牲層２８の除去時に全て除去されていてもよい。
【0162】
図１４（ｂ）に示すように、コンタクトホールＣＬ６～ＣＬ４を含む複数のコンタクトホールのそれぞれの側壁および底面に絶縁層５６を形成する。この絶縁層５６は、上述の図２Ａ（ｂ）等に示した絶縁層５６である。絶縁層５６は、積層体ＬＭｓａ，ＬＭｓｂにワード線ＷＬが形成された後、これらのワード線ＷＬに印加される電圧に対して充分に耐え得る層厚を有する。
【0163】
すなわち、上述の図７（ｂ）で形成した柱状体ＬＣＳ５，ＬＣＳ４等から一旦、犠牲層２８を除去し、絶縁層５６をコンタクトホールＬＣＬ５，ＬＣＬ４内に連続的に成膜する。これにより、後に形成されるワード線ＷＬに印加される電圧に対して充分に耐えうる構造が得られる。
【0164】
また、コンタクトホールＣＬ６～ＣＬ４を含む複数のコンタクトホール内に、例えばアモルファスシリコン層等の犠牲層２８を改めて充填する。これにより、図１５（ａ）に示すように、複数のコンタクトホールのそれぞれから、柱状体ＣＳ６，ＣＳ５，ＣＳ４を含む柱状体が形成される。これらの柱状体ＣＳ６～ＣＳ４等は、犠牲層２８を含んで構成される仮のコンタクト構造体である。
【0165】
図１５（ｂ）に示すように、積層体ＬＭｓｂの上面に酸化シリコン層等を積み増しする。これにより、積層体ＬＭｓｂの最上層の絶縁層ＯＬが積層体ＬＭｓｂの他の絶縁層ＯＬより厚くなる。また、柱状体ＣＳ６～ＣＳ４等の上端部が、最上層の絶縁層ＯＬ中に埋没する。
【0166】
次に、図１６～図１９を用いて、ソース線ＳＬ及びワード線ＷＬが形成される様子を示す。図１６～図１９は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図であって、上述の図２ＣのＣ－Ｃ線断面に相当する断面部分である。
【0167】
図１６（ａ）に示すように、積層体ＬＭｓａ，ＬＭｓｂ、及び上部ソース線ＤＳＬｂを貫通し、中間犠牲層ＳＣＮに到達するスリットＳＴを形成する。
【0168】
スリットＳＴは、Ｙ方向にテーパ形状またはボーイング形状の断面形状をＹ方向に有し、積層体ＬＭｓａ，ＬＭｓｂ内をＸ方向に沿う方向にも延びている。したがって、後にコンタクト領域ＥＲとなる領域においては、スリットＳＴの下端部は中間絶縁層ＳＣＯに到達する。スリットＳＴは、以下に述べるリプレース処理に用いられるほか、後に板状コンタクトＬＩとなる。
【0169】
図１６（ｂ）に示すように、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５５ｓを形成する。絶縁層５５ｓは、例えば酸化シリコン層である。絶縁層５５ｓは、後に板状コンタクトＬＩが側壁に有することとなる上述の絶縁層５５（図２Ａ（ａ）参照）と異なり、この後の処理で積層体ＬＭｓａ，ＬＭｓｂを保護するために形成される仮の保護層である。
【0170】
図１７（ａ）に示すように、絶縁層５５ｓで側壁を保護されたスリットＳＴを介して、例えば熱リン酸を流入させて、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂに挟まれた中間犠牲層ＳＣＮを除去する。
【0171】
これにより、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にギャップ層ＧＰｎが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｎ内に露出する。
【0172】
このとき、スリットＳＴの側壁は絶縁層５５ｓで保護されているので、積層体ＬＭｓａ，ＬＭｓｂ内の絶縁層ＮＬまでもが除去されてしまうことが抑制される。
【0173】
図１７（ｂ）に示すように、スリットＳＴを介してギャップ層ＧＰｎ内に薬液を流入させ、ギャップ層ＧＰｎ内に露出したメモリ層ＭＥを除去する。これにより、ピラーＰＬの一部側壁からメモリ層ＭＥが除去され、内側のチャネル層ＣＮの一部がギャップ層ＧＰｎ内に露出する。
【0174】
図１８（ａ）に示すように、絶縁層５５ｓで側壁を保護されたスリットＳＴから、例えばアモルファスシリコンの原料ガスを注入し、ギャップ層ＧＰｎをアモルファスシリコン等で充填する。また、支持基板ＳＳを加熱処理して、ギャップ層ＧＰｎ内に充填されたアモルファスシリコンを多結晶化してポリシリコン等を含む中間ソース線ＢＳＬを形成する。
【0175】
これにより、ピラーＰＬのチャネル層ＣＮの一部が、中間ソース線ＢＳＬを介して側面でソース線ＳＬと接続される。
【0176】
図１８（ｂ）に示すように、スリットＳＴの側壁から絶縁層５５ｓを除去する。
【0177】
なお、後にコンタクト領域ＥＲとなる領域においては、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間には中間犠牲層ＳＣＮに替えて中間絶縁層ＳＣＯが形成されている。このため、後にコンタクト領域ＥＲとなる領域では、ソース線ＳＬは、上記の図１６～図１８に示す処理の影響を受けない。
【0178】
図１９（ａ）に示すように、スリットＳＴから積層体ＬＭｓａ，ＬＭｓｂ内部へと、例えば熱リン酸を流入させて、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＭｇａ，ＬＭｇｂが形成される。
【0179】
なお、複数のギャップ層ＧＰを含む積層体ＬＭｇａ，ＬＭｇｂは脆弱な構造となっている。後にメモリ領域ＭＲとなる領域では、複数のピラーＰＬがこのような脆弱な積層体ＬＭｇａ，ＬＭｇｂを支持する。一方、後にコンタクト領域ＥＲとなる領域においては、複数の柱状部ＨＲがこれらの積層体ＬＭｇａ，ＬＭｇｂを支持する。
【0180】
このようなピラーＰＬ及び柱状部ＨＲの支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇａ，ＬＭｇｂ自体が歪んだり倒壊したりすることを抑制できる。
【0181】
図１９（ｂ）に示すように、スリットＳＴから積層体ＬＭｇａ，ＬＭｇｂ内部へと、例えばタングステンまたはモリブデンの導電材の原料ガスを注入し、積層体ＬＭｇａ，ＬＭｇｂのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬ等を形成する。これにより、複数のワード線ＷＬ等と複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ，ＬＭｂを含む積層体ＬＭが形成される。
【0182】
以上のように、中間犠牲層ＳＣＮから中間ソース線ＢＳＬを形成する処理、及び絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。
【0183】
その後、スリットＳＴの側壁に絶縁層５５を形成し、絶縁層５５内に導電層２５を充填して、ソース線コンタクトとなる板状コンタクトＬＩを形成する。ただし、スリットＳＴ内に導電層２５を形成することなく絶縁層５５等を充填し、ソース線コンタクトとしての機能を有さない板状部材を形成してもよい。
【0184】
次に、複数のコンタクトＣＣ、及びプラグＶ０を介してコンタクトＣＣに接続される上層配線Ｍ０が形成される様子を図２０～図２４に示す。図２０～図２４は、上述の図１４及び図１５等と同様、製造途中の半導体記憶装置１のＸ方向に沿う断面であって、上述の図２ＣのＡ－Ａ線断面およびＡ’－Ａ’線断面に相当する断面部分を示している。
【0185】
図２０（ａ）に示すように、複数の貫通孔ＴＨｎを形成する。複数の貫通孔ＴＨｎは、積層体ＬＭｂの最上層の絶縁層ＯＬの上部を貫通して、絶縁層ＯＬ中に配置される柱状体ＣＳ４～ＣＳ６を含む複数の柱状体のそれぞれに接続される。これらの貫通孔ＴＨｎは、後にコンタクトＣＣのネック部ＣＣｎとなる。すなわち、これらの貫通孔ＴＨｎの径Ｄ５は、コンタクトホールＣＬ６～ＣＬ４を含む複数のコンタクトホールの上端部の径Ｄ４よりも小さい。
【0186】
また、これらの貫通孔ＴＨｎのそれぞれの側壁および底面を覆う絶縁層５６を形成する。さらに、これらの貫通孔ＴＨｎのそれぞれの底面から絶縁層５６を除去する。ただし、貫通孔ＴＨｎから形成されるネック部ＣＣｎは絶縁層ＯＬ中に配置されることとなるため、貫通孔ＴＨｎの側壁に絶縁層５６が形成されなくともよい。
【0187】
図２０（ｂ）に示すように、複数の貫通孔ＴＨｎを介して、これらの下端部に接続される複数の柱状体のそれぞれから犠牲層２８を除去する。これにより、積層体ＬＭｂの上面から、接続対象のワード線ＷＬにそれぞれ到達するコンタクトホールＴＨ４～ＴＨ６を含む複数のコンタクトホールが形成される。
【0188】
これらのコンタクトホールＴＨ４～ＴＨ６等は、上述の図１４に示した、積層体ＬＭａ，ＬＭｂ中を延びるコンタクトホールＣＬ４～ＣＬ６等と、これらにそれぞれ接続される貫通孔ＴＨｎとを備える。また、コンタクトホールＴＨ４～ＴＨ６等の積層体ＬＭａ，ＬＭｂ中を延びる部分の側壁および底面には、これらを連続的に覆う絶縁層５６が形成されている。
【0189】
ただし、積層体ＬＭｂの最上層の絶縁層ＯＬの上部を貫通する貫通孔ＴＨｎを、積層体ＬＭｓａ，ＬＭｓｂのリプレース処理前であって、例えば上述の図１４（ａ）の処理後に形成してもよい。
【0190】
この場合、その後の図１４（ｂ）に示す処理により、貫通孔ＴＨｎと、積層体ＬＭｓａ，ＬＭｓｂ中を延びるコンタクトホールＣＬ４～ＣＬ６等と、を連続的に覆う絶縁層５６が形成される。このとき、絶縁層５６は、積層体ＬＭｓｂの最上層の絶縁層ＯＬ中で接続される貫通孔ＴＨｎの下端部と、コンタクトホールＣＬ４～ＣＬ６等の上端部と、の段差部をも覆うこととなる。
【0191】
図２１（ａ）に示すように、コンタクトホールＴＨ４～ＴＨ６を含む複数のコンタクトホールの底面から絶縁層５６を除去する。なお、コンタクトホールの底面を、単にホール底などと記載することがある。絶縁層５６の除去は、例えばプラズマを用いた反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性の高いエッチングにより行われることが望ましい。これにより、穴底の絶縁層５６をより確実に除去することができる。
【0192】
図２１（ｂ）に示すように、コンタクトホールＴＨ４～ＴＨ６を含む複数のコンタクトホール内に導電層２６を充填する。これにより、コンタクトホールＴＨ４～ＴＨ６等の内部を上端部から下端部へと連続的に延び、接続対象のワード線ＷＬとそれぞれ接続される導電層２６を有する複数のコンタクトＣＣが形成される。
【0193】
複数のコンタクトＣＣのうち、積層体ＬＭａ中のいずれかのワード線ＷＬを接続対象とするコンタクトＣＣは、上述のように、積層体ＬＭｂの最上層の絶縁層ＯＬ中に配置されるネック部ＣＣｎと、積層体ＬＭｂを貫通するコンタクト部分ＣＣｂと、積層体ＬＭａ中を延びて接続対象のワード線ＷＬに到達するコンタクト部分ＣＣａと、を備える。
【0194】
また、積層体ＬＭｂ中のいずれかのワード線ＷＬを接続対象とするコンタクトＣＣは、上述のように、積層体ＬＭｂの最上層の絶縁層ＯＬ中に配置されるネック部ＣＣｎと、積層体ＬＭｂ中を延びて接続対象のワード線ＷＬに到達するコンタクト部分ＣＣｂと、を備える。
【0195】
なお、コンタクトホールＴＨ４～ＴＨ６等の内部に導電層２６を充填してコンタクトＣＣを形成する上記の処理と、上述のスリットＳＴに導電層２５を充填して板状コンタクトＬＩを形成する処理とを一括で行ってもよい。
【0196】
図２２（ａ）に示すように、積層体ＬＭｂの上面に絶縁層５２を形成する。
【0197】
図２２（ｂ）に示すように、絶縁層５２を貫通し、複数のコンタクトＣＣの上端部、つまり、複数のコンタクトＣＣが備えるネック部ＣＣｎにそれぞれ到達する複数の貫通孔ＴＨｃを形成する。また、絶縁層５２を貫通し、複数のピラーＰＬの上端部にそれぞれ到達する複数の貫通孔ＴＨｐを形成する。図２２（ｂ）に示す断面では、３つのピラーＰＬのうち中央のピラーＰＬ上に形成される貫通孔ＴＨｐを示す。
【0198】
図２３（ａ）に示すように、貫通孔ＴＨｃ内に導電層を充填して複数のプラグＶ０を形成する。より詳細には、貫通孔ＴＨｃの側壁および底面を覆うバリアメタル層２７ｂ（図２Ａ（ｄ）参照）を形成し、バリアメタル層２７ｂの内側に導電層２７（図２Ａ（ｄ）参照）を充填することで、プラグＶ０が形成される。これにより、コンタクトＣＣの導電層２６と、プラグＶ０の導電層２７との間にはバリアメタル層２７ｂが介在される。
【0199】
同様に、貫通孔ＴＨｐ内にバリアメタル層を形成し、更に、導電層を充填して複数のプラグＣＨを形成する。貫通孔ＴＨｐ内に形成されるバリアメタル層および導電層は、上述の貫通孔ＴＨｃ内に形成されるバリアメタル層２７ｂおよび導電層２７と同一の材料である。
【0200】
図２３（ｂ）に示すように、絶縁層５２上に絶縁層５３を形成する。このとき、絶縁層５３の厚さは、この後に形成される上層配線Ｍ０分の厚みとすることができる。
【0201】
図２４（ａ）に示すように、絶縁層５３を貫通し、底面に複数のプラグＶ０のそれぞれの上端部が露出する複数の貫通溝ＧＲｃを形成する。また、絶縁層５３を貫通し、底面に複数のプラグＣＨのそれぞれの上端部が露出する複数の貫通溝ＧＲｐを形成する。
【0202】
図２４（ｂ）に示すように、貫通溝ＧＲｃ内に導電層を充填して複数のプラグＶ０にそれぞれ接続される複数の上層配線Ｍ０を形成する。同様に、貫通溝ＧＲｐ内に導電層を充填して複数のプラグＣＨにそれぞれ接続される複数のビット線ＢＬを形成する。
【0203】
このように、これらのプラグＶ０及び上層配線Ｍ０の形成と、ピラーＰＬに接続されるプラグＣＨ及びビット線ＢＬとは並行して形成される。また、例えばデュアルダマシン法等を用いることにより、プラグＶ０と上層配線Ｍ０、及びプラグＣＨとビット線ＢＬ等を一括して形成してもよい。
【0204】
一方、積層体ＬＭが形成された支持基板ＳＳとは別体の半導体基板ＳＢ上に、周辺回路ＣＢＡを形成し、絶縁層４０で覆う。絶縁層４０中には、周辺回路ＣＢＡを絶縁層４０の表面に引き出すコンタクト、ビア、配線等を形成し、絶縁層４０の上面に形成された電極パッドＰＤｃ等と接続される。
【0205】
また、支持基板ＳＳと半導体基板ＳＢとを、それぞれが有する絶縁層５０，４０で貼り合わせ、絶縁層５０，４０中の電極パッドＰＤｂ、ＰＤｃを接続する。その後、支持基板ＳＳを研削除去してソース線ＳＬを露出させ、プラグＰＧが形成された絶縁層６０を介して、電極膜ＥＬが接続される。
【0206】
以上により、実施形態の半導体記憶装置１が製造される。
【0207】
（概括）
３次元不揮発性メモリ等の半導体記憶装置は、例えば複数のワード線が積層された積層体中に３次元にメモリセルが形成される構成を有する。これらのワード線を上層配線等に引き出すため、個々のワード線に接続されるコンタクトが形成される。コンタクトを形成する際には、非接続対象のワード線等との短絡を抑制するため、コンタクトホールの側壁および底面に絶縁層を形成し、底面の絶縁層を除去したうえで導電層を充填することで、接続対象のワード線に接続される。
３次元不揮発性メモリ等の半導体記憶装置は、例えば複数のワード線が積層された積層体中に３次元にメモリセルが形成される構成を有する。これらのワード線を上層配線等に引き出すため、個々のワード線に接続されるコンタクトが形成される。コンタクトを形成する際には、非接続対象のワード線等との短絡を抑制するため、コンタクトホールの側壁および底面に絶縁層を形成し、底面の絶縁層を除去したうえで導電層を充填することで、接続対象のワード線に接続される。
【0208】
一方で、複数のコンタクトが配置されるコンタクト領域には、リプレース中の積層体を支持するため、複数の柱状部が配置されている。積層体を充分に支持することが可能なよう、複数の柱状部は、例えばコンタクトの径よりも小さいピッチで配置され、コンタクトホールは、複数の柱状部の一部をエッチング除去しつつ形成される。この場合、積層体における高さ位置が異なる複数のコンタクトホールの底面から絶縁層を除去する処理により不具合が生じることがある。この点について図２５を用いて説明する。
【0209】
図２５は、実施形態および比較例にかかるコンタクトホールＴＨ４，ＴＨ８，ＣＬｘの底面から、それぞれ絶縁層５６，５６ｘを除去する様子を示すＸ方向に沿う断面図である。図２５の紙面左側には比較例のコンタクトホールＣＬｘに対する処理を示し、紙面右側には実施形態のコンタクトホールＴＨ４，ＴＨ８に対する処理を示す。
【0210】
図２５に示すように、実施形態のコンタクトホールＴＨ４，ＴＨ８は、近接する柱状部ＨＲと接触して形成されている。比較例のコンタクトホールＣＬｘもまた、近接する柱状部ＨＲｘと接触して形成されている。これにより、柱状部ＨＲ，ＨＲｘの一部が欠損し、コンタクトホールＴＨ４，ＴＨ８，ＣＬｘの一部が、柱状部ＨＲ，ＨＲｘの欠損部分に進入している。
【0211】
また、比較例において、積層体ＬＭｂ中のワード線ＷＬに接続されるコンタクトホールＣＬｘ、及び積層体ＬＭａ中のワード線ＷＬに接続されるコンタクトホールＣＬｘは、いずれも一括して形成される。すなわち、リプレース前またはリプレース後の積層体ＬＭｂの上面から延びて積層体ＬＭｂ中を延び、あるいは、更に積層体ＬＭｂを貫通して積層体ＬＭａ中を延びる複数のコンタクトホールＣＬｘが一括で形成される。
【0212】
図２５（ａ）に示すように、比較例のコンタクトホールＣＬｘは、上記のような形成手法によって、積層体ＬＭｂの上面に開口する上端部において最大径Ｄｍｘを有し、ワード線ＷＬとの接続端である下端部で最小径Ｄｍｎを有している。つまり、積層体ＬＭａ中のワード線ＷＬに到達するコンタクトホールＣＬｘであっても、積層体ＬＭａの最上層の絶縁層ＯＬ中における径が徐々に変化しており段差等を有していない。
【0213】
また、これらのコンタクトホールＣＬｘの側壁および底面は絶縁層５６ｘで覆われている。
【0214】
図２５（ｂ）に示すように、比較例のコンタクトホールＣＬｘの底面から絶縁層５６ｘを除去する。このとき、例えば深穴のコンタクトホールＣＬｘの底面からも、より確実に絶縁層５６ｘを除去することが可能なよう、ＲＩＥ等の異方性エッチングが用いられる。
【0215】
しかしながら、例えば最下層から８番目のワード線ＷＬに到達するコンタクトホールＣＬｘは、積層体ＬＭｂの比較的浅い位置に底面を有している。このため、柱状部ＨＲｘとの接触が起こっている場合、底面の絶縁層５６ｘが除去された後も、絶縁層５６ｘと同じく酸化シリコン層等である柱状部ＨＲｘ内を深さ方向にエッチングが進行していく場合がある。
【0216】
積層体ＬＭａ中の上層のワード線ＷＬに接続するコンタクトホールＣＬｘにおいても上記と同様のことが起こりうる。例えば最下層から４番目のワード線ＷＬに到達するコンタクトホールＣＬｘは、積層体ＬＭａ中の下層のワード線ＷＬに接続するコンタクトホールに比べ、積層体ＬＭａの比較的浅い位置に底面を有している。このため、柱状部ＨＲｘとの接触が起こっている場合、このようなコンタクトホールＣＬｘにおいても、底面の絶縁層５６ｘが除去された後、柱状部ＨＲｘ内を深さ方向にエッチングが進行していく場合がある。
【0217】
また例えば、柱状部ＨＲｘに生じたボイドＶＤが、コンタクトホールＣＬｘとの接触部分に近接していた場合、上記のような柱状部ＨＲｘ内における深さ方向のエッチングが助長されてしまう場合もある。
【0218】
このように、柱状部ＨＲｘが深さ方向にエッチングされてしまうと、コンタクトホールＣＬｘ内に導電層を充填する際、柱状部ＨＲｘ内を深さ方向に延びる導電層が柱状部ＨＲｘ内に形成されてしまう。これにより、コンタクトの導電層が、柱状部ＨＲｘを介して接続対象のワード線ＷＬの下層のワード線ＷＬの高さ位置にまで延伸する可能性がある。すなわち、複数のワード線ＷＬ間で短絡が生じてしまう恐れがある。
【0219】
図２５（ａ）に示すように、コンタクトホールＴＨ４，ＴＨ８等のように、実施形態のコンタクトホールはいずれも、上端部に径が狭窄した部分を有する。つまり、実施形態のコンタクトホールはいずれも、上述の図２０（ａ）に示す処理で形成された貫通孔ＴＨｎを有する。また、最下層から４番目のワード線ＷＬを接続対象とするコンタクトホールＴＨ４等のように、積層体ＬＭａのワード線ＷＬに到達する実施形態のコンタクトホールは、積層体ＬＭａの最上層の絶縁層ＯＬ中で径が不連続に変化する段差部分を有する。
【0220】
これにより、例えばコンタクトホールＴＨ８等においては、上端部に設けられた狭窄部分により、ホール底においてＲＩＥによるイオン衝撃が緩和される。また、例えばコンタクトホールＴＨ４等においては、上端部の狭窄部に加え、積層体ＬＭａの最上層の絶縁層ＯＬ中に設けられた段差によっても、ホール底においてＲＩＥによるイオン衝撃が緩和される。したがって、これらのコンタクトホールＴＨ４，ＴＨ８等では、絶縁層５６を除去した後の柱状部ＨＲ内における深さ方向のエッチングが抑制される。
【0221】
実施形態の半導体記憶装置１によれば、コンタクトＣＣは、積層体ＬＭａ内を延び、積層体ＬＭａの複数のワード線ＷＬのうち接続対象のワード線ＷＬに下端部で接続されるコンタクト部分ＣＣａと、積層体ＬＭｂ内を延びてコンタクト部分ＣＣａの上端部に接続されており、下端部の径がコンタクト部分ＣＣａの上端部の径よりも小さいコンタクト部分ＣＣｂと、を有する。
【0222】
これにより、柱状部ＨＲとの接触が起きている場合であっても、ホール底から絶縁層５６を除去する際の柱状部ＨＲのエッチングが抑制される。以上の構成により、積層体ＬＭａ内の複数のワード線ＷＬ同士の短絡を抑制することができる。
【0223】
なお、コンタクトＣＣにおいて、積層体ＬＭの積層方向の中央付近に配置される絶縁層ＯＬ中で不連続に変化する２種類の径を有し、一方の径は絶縁層ＯＬの下面寄りに位置し、もう一方の径は、一方の径より小さく、絶縁層ＯＬの上面寄りに位置していることが、コンタクトＣＣが、少なくともコンタクト部分ＣＣａ，ＣＣｂを有することの証左となる。
【0224】
実施形態の半導体記憶装置１によれば、コンタクト部分ＣＣａは、コンタクト部分ＣＣｂと接続される上端部の径よりも小さい径の下端部を有する。コンタクト部分ＣＣｂは、コンタクト部分ＣＣａと接続される下端部の径よりも大きい径の上端部を有する。それぞれのコンタクト部分ＣＣａ，ＣＣｂを、例えばこのように構成することで、延伸方向の途中で段差を有するコンタクトＣＣを得ることができる。
【0225】
実施形態の半導体記憶装置１によれば、コンタクトＣＣは、コンタクト部分ＣＣｂの上端部に接続されており、下端部の径がコンタクト部分ＣＣｂの上端部の径よりも小さいネック部ＣＣｎを更に有する。これにより、コンタクトＣＣは、上端部にも狭窄部を有することとなり、柱状部ＨＲのエッチングをよりいっそう抑制することができる。
【0226】
実施形態の半導体記憶装置１によれば、コンタクト部分ＣＣｂ及びネック部ＣＣｎを有して、メモリ領域ＭＲから外れた積層体ＬＭｂ内を積層体ＬＭｂの積層方向に延び、積層体ＬＭｂの複数のワード線ＷＬのいずれかとコンタクト部分ＣＣｂの下端部で接続されるコンタクトＣＣを更に備える。このように、積層体ＬＭｂのいずれかのワード線ＷＬと接続されるコンタクトＣＣにおいても、上端部に狭窄部を有する構成とすることで、柱状部ＨＲのエッチングを抑制することができる。
【0227】
実施形態の半導体記憶装置１によれば、積層体ＬＭの複数のコンタクトＣＣが配置される領域に、積層体ＬＭ内を積層体ＬＭの積層方向に延び、コンタクトＣＣの最大径よりも狭いピッチを有する複数の柱状部ＨＲを更に備える。このように、コンタクトＣＣとの接触を許容しつつ、コンタクトＣＣの径よりも狭いピッチで複数の柱状部ＨＲを配置することで、リプレース時の積層体ＬＭｇａ，ＬＭｇｂを充分強固に支持することができる。
【0228】
実施形態の半導体記憶装置１の製造方法によれば、積層体ＬＭｓｂを貫通するコンタクトホールの側壁、並びに積層体ＬＭｓａ中を延びるコンタクトの側壁および底面を連続的に覆う絶縁層５６を形成する。
【0229】
上記構成のように、コンタクト部分ＣＣａ，ＣＣｂを個別に形成した場合でも、これらを連続的に覆う絶縁層５６を形成することで、積層体ＬＭ中を延びるコンタクトＣＣと非接続対象のワード線ＷＬとの耐圧を充分に得ることができる。
【0230】
（その他の変形例）
上述の実施形態では、複数のコンタクトＣＣのいずれもがネック部ＣＣｎを有するとしたが、これに限定されない。例えば、積層体ＬＭｂのワード線ＷＬに接続されるコンタクトＣＣの少なくとも１つがネック部ＣＣｎを有していても良い。例えば、積層体ＬＭｂのワード線ＷＬに接続されるコンタクトＣＣに加え、積層体ＬＭａのワード線ＷＬに接続されるコンタクトＣＣの少なくとも１つがネック部ＣＣｎを有していても良い。
上述の実施形態では、複数のコンタクトＣＣのいずれもがネック部ＣＣｎを有するとしたが、これに限定されない。例えば、積層体ＬＭｂのワード線ＷＬに接続されるコンタクトＣＣの少なくとも１つがネック部ＣＣｎを有していても良い。例えば、積層体ＬＭｂのワード線ＷＬに接続されるコンタクトＣＣに加え、積層体ＬＭａのワード線ＷＬに接続されるコンタクトＣＣの少なくとも１つがネック部ＣＣｎを有していても良い。
【0231】
また、複数のコンタクトＣＣの全てにネック部ＣＣｎを設けない場合において、複数のコンタクトＣＣのうち、例えば積層体ＬＭｂのワード線ＷＬに接続されるコンタクトＣＣのみ、いずれもネック部ＣＣｎを有していても良い。すなわち、積層体ＬＭａのワード線ＷＬに接続されるコンタクトＣＣはいずれもネック部ＣＣｎを有さなくとも良い。
【0232】
これにより、積層体ＬＭｂ中のワード線ＷＬに接続されるコンタクトホールにおいては、後にネック部ＣＣｎとなる貫通孔ＴＨｎによってホール底に対する遮蔽効果が得られる。一方、積層体ＬＭａのワード線ＷＬに接続されるコンタクトホールにおいては、積層体ＬＭｂ中を延び、後にコンタクト部分ＣＣｂとなるコンタクトホールの下端部の径が狭まっていることにより、ホール底に対する遮蔽効果が得られる。
【0233】
また、上述の実施形態のように、複数のコンタクトＣＣのいずれもがネック部ＣＣｎを有する場合において、コンタクト部分ＣＣａ，ＣＣｂのいずれもが垂直形状を有していてもよい。この場合、積層体ＬＭａ中のワード線ＷＬに接続されるコンタクトＣＣは、コンタクト部分ＣＣａ，ＣＣｂの接続部に径が狭まった狭窄部を有さない。しかし、この場合であっても、上端部の貫通孔ＴＨｎによって、これらのコンタクトホールにおいて、ホール底に対する遮蔽効果が得られる。
【0234】
また、上述の実施形態では、個々のコンタクトホールを、リプレース処理が行われ接続対象のワード線ＷＬとなる絶縁層ＮＬの高さ位置に到達するよう形成することとした。しかし、コンタクトホールを、接続対象のワード線ＷＬとなる絶縁層ＮＬの直上の絶縁層ＯＬ部分に到達するよう形成してもよい。この場合、ホール底の絶縁層５６を除去する際に、コンタクトホール下端部の絶縁層ＯＬを貫通させて、接続対象のワード線ＷＬに到達させることができる。この場合の例を図２６に示す。
【0235】
図２６は、実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を例示するＸ方向に沿う断面図である。図２６に示すように、コンタクトホールＣＬを形成する際の下地層に対する選択比に応じてコンタクトＣＣの最終形状が異なり得る。図２６の例では、下地層は、そのコンタクトホールＣＬの最終的な到達目標である絶縁層ＮＬの直上の絶縁層ＯＬである。
【0236】
【0237】
図２６（ａ）に示すように、複数交互に積層された絶縁層ＮＬ，ＯＬのうち、図中、最下層の絶縁層ＮＬの高さ位置を最終的な到達目標としてコンタクトホールＣＬを形成する。ただし、本例では、到達目標の絶縁層ＮＬの直上の絶縁層ＯＬをストッパ層としてコンタクトホールＣＬを形成する。このとき、絶縁層ＮＬに対する絶縁層ＯＬの選択比が充分に高ければ、絶縁層ＯＬは殆どエッチング除去されない。したがって、コンタクトホールＣＬの底面は絶縁層ＯＬの上面に位置する。
【0238】
図２６（ｂ）は、複数の絶縁層ＮＬをリプレースして複数のワード線ＷＬを形成した後の状態である。コンタクトホールＣＬの側壁および底面には絶縁層５６が形成されている。
【0239】
図２６（ｃ）に示すように、コンタクトホールＣＬの底面の絶縁層５６を除去するとともに、絶縁層５６下層の絶縁層ＯＬを貫通させて、最終的な到達目標である図中の最下層のワード線ＷＬ上にコンタクトホールＣＬを到達させる。この時、絶縁層５６と絶縁層ＯＬとの選択比は低い。そのため、絶縁層５６下層の絶縁層ＯＬを貫通させることが可能である。
【0240】
図２６（ｄ）に示すように、コンタクトホールＣＬ内に導電層２６を充填してコンタクトＣＣを形成する。
【0241】
このように、図２６（ａ）～図２６（ｄ）までの処理により、コンタクトＣＣは、接続対象のワード線ＷＬ直上の絶縁層ＯＬの上面に到達する絶縁層５６を有することとなる。つまり、この絶縁層ＯＬ中を延びる導電層２６の側壁部分は絶縁層５６で覆われていない。
【0242】
【0243】
図２６（ｅ）に示すように、上記と同様、到達目標である図中の最下層の絶縁層ＮＬの直上の絶縁層ＯＬをストッパ層としてコンタクトホールＣＬを形成する。このとき、絶縁層ＮＬに対する絶縁層ＯＬの選択比が比較的低い場合には、絶縁層ＯＬの一部が層厚方向にエッチング除去される。これにより、コンタクトホールＣＬの底面は絶縁層ＯＬ中に位置する。
【0244】
図２６（ｆ）は、複数の絶縁層ＮＬをリプレースして複数のワード線ＷＬを形成した後の状態である。コンタクトホールＣＬの側壁および底面には絶縁層５６が形成されている。
【0245】
図２６（ｇ）に示すように、コンタクトホールＣＬの底面の絶縁層５６を除去するとともに、絶縁層５６下層の絶縁層ＯＬを貫通させて、最終的な到達目標である図中の最下層のワード線ＷＬ上にコンタクトホールＣＬを到達させる。
【0246】
図２６（ｈ）に示すように、コンタクトホールＣＬ内に導電層２６を充填してコンタクトＣＣを形成する。
【0247】
このように、図２６（ｅ）～図２６（ｈ）までの処理により、コンタクトＣＣは、接続対象のワード線ＷＬ直上の絶縁層ＯＬ中に下端部が位置する絶縁層５６を有する。つまり、この場合も、ワード線ＷＬ直上の絶縁層ＯＬの層厚方向の所定位置から下方へ延びる導電層２６の側壁部分は、絶縁層５６で覆われていない。
【0248】
以上、絶縁層ＯＬをストッパ層として、コンタクトホールＣＬを形成する際には、コンタクトＣＣが有する絶縁層５６の下端部は、コンタクトＣＣの接続対象のワード線ＷＬの上面とは接触しない。また、コンタクトホールＣＬ形成時の選択比等に応じて、絶縁層５６の下端部の位置がワード線ＷＬ直上の絶縁層ＯＬの層厚方向に異なり得る。絶縁層５６の下端部は、直上の絶縁層ＯＬの上面の高さ位置、または、直上の絶縁層ＯＬの上面の高さ位置より低く、下面の高さ位置より高い位置に到達していることが好ましい。
【0249】
以上のように、到達目標の絶縁層ＮＬをストッパ層とするのではなく、その直上の絶縁層ＯＬでコンタクトホールＣＬの加工を一旦停止させることで、コンタクトホールＣＬの形成時に、最終的な到達目標の絶縁層ＮＬの一部が層厚方向に除去されてしまうことが抑制される。これにより、リプレース処理後、接続対象のワード線ＷＬの層厚が、コンタクトＣＣとの接続部において減少してしまうのを抑制することができる。
【0250】
また、上述の実施形態では、積層体ＬＭａ中のワード線ＷＬに接続するコンタクトＣＣを形成する際、積層体ＬＭの最上面から到達目標の絶縁層ＮＬに到達するコンタクトホールを形成した後、一括して絶縁層５６を形成し、更に、コンタクトホール底面の絶縁層５６を除去することとした。
【0251】
【0252】
図２７は、実施形態のその他の変形例にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図である。
【0253】
図２７に示すように、積層体ＬＭａ中のワード線ＷＬに接続するコンタクトＣＣは、上端部から下端部までコンタクトＣＣ内を連続的に延びる導電層２６を備える。また、これらのコンタクトＣＣの絶縁層５６は、積層体ＬＭａの最上層の絶縁層ＯＬ中で一旦途切れ、積層体ＬＭａ内を延びる導電層２６の側壁部分と、積層体ＬＭｂ内を延びる導電層２６の側壁部分とをそれぞれ覆っている。
【0254】
なお、図２７の例では、以下に述べるように、コンタクトホールを到達目標の絶縁層ＮＬの直上の絶縁層ＯＬをストッパ層として形成することにより、個々の積層体ＬＭａ，ＬＭｂにおけるコンタクトＣＣの接続対象のワード線ＷＬ上に、絶縁層５６の下端部が接触していない構成を有するものとする。
【0255】
一方、以下に述べる製造方法により、複数のコンタクトＣＣのそれぞれは、積層体ＬＭａ内を延びる導電層２６の側壁を覆う絶縁層５６ｓを更に有する。絶縁層５６ｓの下端部は、コンタクトＣＣの接続対象のワード線ＷＬの上面に接触している。
【0256】
【0257】
図２８（ａ）に示すように、複数の絶縁層ＮＬ、ＯＬが積層された積層体ＬＭｓａには、柱状部ＨＲａが形成済みである。この状態で、例えば上述の実施形態１の図４～図６に示す手法を用いて、積層体ＬＭｓａ中の個々の絶縁層ＮＬを最終的な到達目標とする複数のコンタクトホールを形成する。図２８（ａ）には、複数のコンタクトホールのうち、積層体ＬＭｓａ中の最下層から２番目～４番目の絶縁層ＮＬを到達目標とするコンタクトホールＬＣＬ２～ＬＣＬ４を示す。
【0258】
ただし、図２８（ａ）に示す例では、これらのコンタクトホールＬＣＬ２～ＬＣＬ４を含む複数のコンタクトホールは、到達目標の絶縁層ＮＬの直上の絶縁層ＯＬをストッパ層として形成される。このため、図２８（ａ）においては、コンタクトホールＬＣＬ２～ＬＣＬ４の底面は、到達目標の絶縁層ＮＬ直上の絶縁層ＯＬ中に位置している。
【0259】
図２８（ｂ）に示すように、コンタクトホールＬＣＬ２～ＬＣＬ４を含む複数のコンタクトホールの側壁および底面を覆う絶縁層５６を形成する。
【0260】
図２８（ｃ）に示すように、コンタクトホールＬＣＬ２～ＬＣＬ４を含む複数のコンタクトホールの底面から絶縁層５６を除去するとともに、絶縁層５６の下層の絶縁層ＯＬを貫通させて、コンタクトホールの底面を到達目標の絶縁層ＮＬに到達させる。
【0261】
図２９（ａ）に示すように、コンタクトホールの側壁に形成された絶縁層５６を保護する絶縁層５６ｓを、コンタクトホールＬＣＬ２～ＬＣＬ４を含む複数のコンタクトホールの側壁および底面に形成する。
【0262】
図２９（ｂ）に示すように、コンタクトホールＬＣＬ２～ＬＣＬ４を含む複数のコンタクトホール内にアモルファスシリコン層等の犠牲層２８を形成する。これにより、柱状体ＬＣＳ２～ＬＣＳ４を含む複数の柱状体が形成される。
【0263】
図２９（ｃ）に示すように、積層体ＬＭｓａの最上層の絶縁層ＯＬを積み増し、また、積層体ＬＭｓａの上面に、複数の絶縁層ＮＬ、ＯＬが積層された積層体ＬＭｓｂを形成する。また、積層体ＬＭｓｂを貫通し、積層体ＬＭｓａに形成済みの個々の柱状部ＨＲａに接続される複数の柱状部ＨＲｂを形成する。これにより、複数の柱状部ＨＲが形成される。
【0264】
図３０（ａ）に示すように、例えば図１０～図１３に示す手法を用いて、コンタクトホールＣＬ５，ＣＬ６，ＣＬ７を含む複数のコンタクトホールを形成する。最もコンタクトホールＣＬ６寄りのコンタクトホールＣＬ５を除く、複数のコンタクトホールＣＬ５は、積層体ＬＭｓａ中に形成済みの柱状体ＬＣＳ２～ＬＣＳ４等にそれぞれ対応する位置で、積層体ＬＭｓｂを貫通している。これらのコンタクトホールＣＬ５は、積層体ＬＭｓａ中の個々の絶縁層ＮＬを最終的な到達目標とする。複数のコンタクトホールＣＬ６，ＣＬ７は、積層体ＬＭｓｂ中の個々の絶縁層ＮＬを最終的な到達目標とする。
【0265】
なお、図３０（ａ）の例においても、これらのコンタクトホールＣＬ５～ＣＬ７を含む複数のコンタクトホールは、到達目標の絶縁層ＮＬまたは柱状体ＬＣＳ２～ＬＣＳ４等の直上の絶縁層ＯＬをストッパ層として形成されている。このため、図３０（ａ）においては、コンタクトホールＣＬ６，ＣＬ７の底面は、到達目標の絶縁層ＮＬ直上の絶縁層ＯＬ中に位置している。また、複数のコンタクトホールＣＬ５は、対応する柱状体ＬＣＳ２～ＬＣＳ４の上端部に接することなく、積層体ＬＭｓａの最上層の絶縁層ＯＬ中に位置している。
【0266】
図３０（ｂ）に示すように、コンタクトホールＣＬ５～ＣＬ７を含む複数のコンタクトホールの側壁および底面を覆う絶縁層５６を形成する。
【0267】
図３１（ａ）に示すように、コンタクトホールＣＬ５～ＣＬ７を含む複数のコンタクトホールの底面から絶縁層５６を除去するとともに、絶縁層５６の下層の絶縁層ＯＬを貫通させて、コンタクトホールの底面を到達目標の絶縁層ＮＬまたは柱状体ＬＣＳ２～ＬＣＳ４等に到達させる。
【0268】
このとき、複数のコンタクトホールＣＬ５のうち、例えば積層体ＬＭｓａの最上層の絶縁層ＮＬを到達目標とするコンタクトホールＣＬ５を除く他のコンタクトホールＣＬ５は、柱状体ＬＣＳ２～ＬＣＳ４等の上面に到達すると、それより下方にはエッチングが進行しない。このため、柱状体ＬＣＳ２～ＬＣＳ４等に接続されないコンタクトホールＣＬ５が、積層体ＬＭｓａの最上層の絶縁層ＮＬの高さ位置に底面を有するのに対し、柱状体ＬＣＳ２～ＬＣＳ４等に接続されるコンタクトホールＣＬ５は、柱状体ＬＣＳ２～ＬＣＳ４等に接続されないコンタクトホールＣＬ５よりも高い位置に底面を有することとなる。
【0269】
図３１（ｂ）に示すように、コンタクトホールＣＬ５～ＣＬ７を含む複数のコンタクトホールの側壁および底面に絶縁層５６ｓを形成する。
【0270】
このとき、複数のコンタクトホールＣＬ５のうち、柱状体ＬＣＳ２～ＬＣＳ４等に接続されるコンタクトホールＣＬ５においては、コンタクトホールＣＬ５底面の絶縁層５６ｓが柱状体ＬＣＳ２～ＬＣＳ４等に充填された犠牲層２８を覆うこととなる。また、これ以降の処理を進めるにあたり、積層体ＬＭｓｂに形成された複数のコンタクトホールを保護するため、これらのコンタクトホールにも犠牲層２８が形成される。
【0271】
ここで、柱状体ＬＣＳ２～ＬＣＳ４等に接続されたコンタクトホールＣＬ５において、柱状体ＬＣＳ２～ＬＣＳ４等に充填された犠牲層２８と、コンタクトホールＣＬ５に充填される犠牲層２８との間に絶縁層５６ｓが形成されていると、後の処理で、柱状体ＬＣＳ２～ＬＣＳ４等と、その上方のコンタクトホールＣＬ５とから一括して犠牲層２８を除去する際の妨げとなる可能性がある。
【0272】
そこで、以下に示すように、柱状体ＬＣＳ２～ＬＣＳ４等に接続されたコンタクトホールＣＬ５底面から、予め絶縁層５６ｓを除去しておく。
【0273】
図３２（ａ）に示すように、コンタクトホールＣＬ５～ＣＬ７等を含むコンタクトホール内に、アモルファスシリコン層等の犠牲層２８を充填する。柱状体ＬＣＳ２～ＬＣＳ４等に接続されたコンタクトホールＣＬ５の底面においては、柱状体ＬＣＳ２～ＬＣＳ４等に充填されている犠牲層２８と、コンタクトホールＣＬ５に充填された犠牲層２８との間に絶縁層５６ｓが介在される。
【0274】
図３２（ｂ）に示すように、積層体ＬＭｓｂの上面を覆うハードマスク８３を形成する。また、ハードマスク８３上に、一部に開口を有するレジストパターン９６を形成する。レジストパターン９６は、ハードマスク８３を介して、一部のコンタクトホールを覆う。より具体的には、レジストパターン９６は、コンタクトホールＣＬ６，ＣＬ７等を含むコンタクトホール、及び柱状体ＬＣＳ２～ＬＣＳ４等に接続されないコンタクトホールＣＬ５を覆っている。
【0275】
図３３（ａ）に示すように、レジストパターン９６をマスクとしてハードマスク８３を加工する。これにより、柱状体ＬＣＳ２～ＬＣＳ４等に接続される犠牲層２８と、コンタクトホールＣＬ５が露出する。
【0276】
図３３（ｂ）に示すように、酸素プラズマ等を用いたアッシングにより、レジストパターン９６を除去する。また、ハードマスク８３から露出する複数のコンタクトホールＣＬ５内の犠牲層２８を除去する。また、犠牲層２８が除去された複数のコンタクトホールＣＬ５の底面から絶縁層５６ｓを除去する。
【0277】
図３４（ａ）に示すように、ハードマスク８３を除去する。
【0278】
図３４（ｂ）に示すように、上述の図３３（ｂ）の処理により、底面の絶縁層５６ｓが除去され、かつ、犠牲層２８が一旦除去されたコンタクトホールＣＬ５内に、改めて犠牲層２８を形成する。これにより、コンタクトホールＣＬ５～ＣＬ７を含む複数のコンタクトホール内に犠牲層２８が充填された柱状体ＣＳ２～ＣＳ７を含む複数の柱状体が形成される。
【0279】
図３５（ａ）は、リプレース処理後の積層体ＬＭａ，ＬＭｂを示している。
【0280】
図３５（ｂ）に示すように、積層体ＬＭａ，ＬＭｂのリプレース処理後、柱状体ＣＳ２～ＣＳ７内に充填された犠牲層２８を除去する。これにより、複数のコンタクトホールＣＬ２～ＣＬ７を含む複数のコンタクトホールを再度開口させる。複数のコンタクトホールＣＬ２～ＣＬ５は、積層体ＬＭａ中の複数のワード線ＷＬに到達する。複数のコンタクトホールＣＬ６，ＣＬ７は、積層体ＬＭｂ中の複数のワード線ＷＬに到達する。
【0281】
図３６（ａ）に示すように、積層体ＬＭａ中の複数のワード線ＷＬに到達する複数のコンタクトホールＣＬ２～ＣＬ４等の底面から、絶縁層５６ｓを除去する。
【0282】
図３６（ａ）に示す例では、コンタクトホールＣＬ２～ＣＬ７を含む複数のコンタクトホールの上端部には、例えば上述の実施形態１の貫通孔ＴＨｎのような狭窄部は設けられていない。しかし、複数のコンタクトホールＣＬ２～ＣＬ４等のホール底の絶縁層５６ｓは、犠牲層２８等を除去する際に絶縁層５６を保護するために設けられたものであり、例えば絶縁層５６に比べて薄く形成されている。
【0283】
このため、複数のコンタクトホールＣＬ２～ＣＬ４等のホール底から絶縁層５６ｓを除去する際に、上述の比較例で述べたような柱状部ＨＲｘ内における深さ方向のエッチングが抑制される。これにより、複数のワード線ＷＬ間での短絡を抑制することができる。
【0284】
図３６（ｂ）に示すように、コンタクトホールＣＬ２～ＣＬ７を含む複数のコンタクトホール内に導電層２６を充填して、複数のコンタクトＣＣを形成する。
【0285】
この後の処理は、上述の実施形態の半導体記憶装置１の製造方法と同様に行われる。
【0286】
以上のように、コンタクトホールＬＣＬ２～ＬＣＬ４を含む複数のコンタクトホール内、コンタクトホールＣＬ５～ＣＬ７等を含むコンタクトホール内、及びコンタクトホールＣＬ２～ＣＬ７を含む複数のコンタクトホール内には、複数回に亘って犠牲層２８の形成および除去が繰り返される場合がある。
【0287】
上述の絶縁層５６ｓは、このような複数回の処理から、リプレース前の積層体ＬＭｓｂ，ＬＭｓａにおいて、これらのコンタクトホールが接続される絶縁層ＮＬを保護する機能も有している。
【0288】
また、図２８～図３６に示す例では、積層体ＬＭｓｂ，ＬＭｓａのリプレース時、コンタクトホールＣＬ５～ＣＬ７を含む複数のコンタクトホールの底面からは、厚い絶縁層５６が既に除去された状態となっている。したがって、これらのコンタクトホールＣＬ５～ＣＬ７等の底面に絶縁層５６ｓを形成しておくことで、コンタクトホールＣＬ５～ＣＬ７等に充填された犠牲層２８をも、積層体ＬＭｓｂ，ＬＭｓａのリプレース処理から保護することができる。
【0289】
このように、最終的な絶縁層５６に対して薄く形成される絶縁層５６ｓは、時々の処理において、コンタクトホールの絶縁層５６及び犠牲層２８、並びに積層体ＬＭｓｂ，ＬＭｓａの絶縁層ＮＬ等の種々の構成を保護する機能を有していてよい。
【0290】
以上により、その他の変形例にかかる半導体記憶装置が製造される。
【0291】
なお、図２７～図３６に示す例では、下層の積層体ＬＭｓａに形成されたコンタクトホールＬＣＬ２～ＬＣＬ４等の犠牲層２８を除去することなく、上層の積層体ＬＭｓｂに形成されたコンタクトホールＣＬ５～ＣＬ７等に犠牲層２８を重ねて形成し、その後の処理を進めることとした。しかし、上述の実施形態の図１４（ａ）に示したように、コンタクトホールＬＣＬ２～ＬＣＬ４等の犠牲層２８を一旦除去した後、上下層の積層体ＬＭｓａ，ＬＭｓｂに形成された、コンタクトホールＣＬ５～ＣＬ７等、及びコンタクトホールＬＣＬ２～ＬＣＬ４等に、改めて犠牲層２８を一括して形成してもよい。
【0292】
先の処理でコンタクトホールＬＣＬ２～ＬＣＬ４等に形成済みであった犠牲層２８上に対し、コンタクトホールＣＬ５～ＣＬ７等に犠牲層２８を追加で形成すると、これらの犠牲層２８間に界面ができる場合がある。また、コンタクトホールＬＣＬ２～ＬＣＬ４等に形成済みの犠牲層２８の上面は、種々の処理により変性したりダメージを受けたりしている場合がある。このため、これらの犠牲層２８の界面部分が、後にこれらの犠牲層２８を一括除去する際の妨げになる懸念が生じる。
【0293】
図２７～図３６に示す例において、上述の実施形態と同様、コンタクトホールＬＣＬ２～ＬＣＬ４等の犠牲層２８を一旦除去し、コンタクトホールＣＬ５～ＣＬ７等、及びコンタクトホールＬＣＬ２～ＬＣＬ４等に一括して犠牲層２８を形成し直すことで、このような懸念を払拭することができる。この場合、例えば図３４（ａ）に示す処理の後、柱状体ＬＣＳ２～ＬＣＳ４等に接続されないコンタクトホールＣＬ５を含むコンタクトホールＣＬ５～ＣＬ７、及びコンタクトホールＣＬ５が接続された柱状体ＬＣＳ２～ＬＣＳ４等から、犠牲層２８を一旦除去し、その後、図３４（ｂ）に示す処理で、上下層の積層体ＬＭｓｂ，ＬＭｓａに形成されるコンタクトホール内に一括して犠牲層２８を形成することができる。
【0294】
また、図２７～図３６に示す例では、積層体ＬＭａの最上層のワード線ＷＬを接続対象とするコンタクトＣＣは、コンタクト部分ＣＣａを有することなく、コンタクト部分ＣＣｂの下端部が接続対象のワード線ＷＬの高さ位置に達していることで、そのワード線ＷＬに接続することとした。しかし、積層体ＬＭａの最上層のワード線ＷＬを接続対象とするコンタクトＣＣが、コンタクト部分ＣＣａ，ＣＣｂの双方を備え、コンタクト部分ＣＣａの下端部でワード線ＷＬに接続されていてもよい。
【0295】
この場合、図２９（ｂ）等で示す処理において、柱状体ＬＣＳ２～ＬＣＳ４等に加えて、絶縁層５６，５６ｓ及び犠牲層２８を有する柱状体を、積層体ＬＭｓａの最上層の絶縁層ＯＬ中に形成しておくことができる。また、図３１（ａ）に示す処理では、柱状体ＬＣＳ２～ＬＣＳ４等に接続される他のコンタクトホールＣＬ５と同様、最上層の絶縁層ＯＬ中に形成した柱状体に到達するようコンタクトホールＣＬ５を加工する。
【0296】
これにより、図３１（ａ）に示す処理で、例えばコンタクトホールＣＬ５～ＣＬ７等の底面から絶縁層５６を除去する際、全てのコンタクトホールＣＬ５の底面の高さ位置を揃えることができる。よって、柱状体に接続されないコンタクトホールＣＬ５を積層体ＬＭｓａの最上層の絶縁層ＮＬに到達させるため、柱状体ＬＣＳ２～ＬＣＳ４等に接続される他のコンタクトホールＣＬ５に対して過剰なオーバーエッチングを行うことなく、全てのコンタクトホールＣＬ５を形成することができる。したがって、例えば過剰なオーバーエッチングにより、柱状体ＬＣＳ２～ＬＣＳ４等の犠牲層２８の表面がダメージを受けるのを抑制することができる。
【0297】
また、図２７～図３６に示す例では、コンタクトホールＬＣＬ２～ＬＣＬ４，ＣＬ５～ＣＬ７等を形成する際には、到達目標の絶縁層ＮＬの直上の絶縁層ＯＬをストッパ層とすることとした。しかしながら、その他の変形例の半導体記憶装置においても、上述の実施形態１の図４～図６及び図１０～図１３に示すように、当初から、到達目標の絶縁層ＮＬ自体をストッパ層としてコンタクトホールを形成してもよい。
【0298】
また、図２７～図３６に示す例では、コンタクトホールＣＬ２～ＣＬ７を含む複数のコンタクトホールの上端部に貫通孔ＴＨｎを設けていない。しかしながら、複数のコンタクトホールの少なくとも幾つかに貫通孔ＴＨｎを設け、最終的に得られるコンタクトＣＣが、上述の実施形態１と同様、ネック部ＣＣｎを有することとしてもよい。
【0299】
この他、上述の実施形態では、コンタクト部分ＣＣａに接続されるコンタクト部分ＣＣｂの下端部、及びネック部ＣＣｎ等の狭窄部をコンタクトＣＣに設けることとした。これにより、コンタクトホールの底面から絶縁層５６を除去する際、コンタクトホールの底面外縁部に一部の絶縁層５６が残る場合がある。その例を図３７に示す。
【0300】
図３７は、実施形態のその他の変形例にかかる半導体記憶装置において所定のワード線ＷＬに接続されるコンタクトＣＣの各部の寸法の一例を示す断面図である。
【0301】
図３７に示すように、径Ｗ４を有するコンタクト部分ＣＣｂの上端部においては、コンタクト部分ＣＣｂの側壁の絶縁層５６の外壁面の形状ＵＣｏｂに対し、内壁面の形状ＵＣｉｂは、外壁面の形状ＵＣｏｂより絶縁層５６の厚み分だけ小さな相似形となっている。ここで、絶縁層５６の外壁面とは、コンタクト部分ＣＣｂの外側を向いた絶縁層５６の面であって、積層体ＬＭｂのワード線ＷＬ及び絶縁層ＯＬと接する面である。また、絶縁層５６の内壁面とは、コンタクト部分ＣＣｂの内側を向いた絶縁層５６の面であって、コンタクト部分ＣＣｂの導電層２６と接する面である。
【0302】
また、径Ｗ３を有するコンタクト部分ＣＣｂの下端部においても、コンタクト部分ＣＣｂ側壁の絶縁層５６の外壁面の形状ＬＣｏｂに対し、内壁面の形状ＬＣｉｂは、外壁面の形状ＬＣｏｔより絶縁層５６の厚み分だけ小さな相似形となっている。
【0303】
更に、径Ｗ２を有するコンタクト部分ＣＣａの上端部においても、コンタクト部分ＣＣａ側壁の絶縁層５６の外壁面の形状ＬＣｏａに対し、内壁面の形状ＬＣｉａは、外壁面の形状ＬＣｏａより絶縁層５６の厚み分だけ小さな相似形となっている。
【0304】
更に、径Ｗ２を有するコンタクト部分ＣＣａの上端部においても、コンタクト部分ＣＣａ側壁の絶縁層５６の外壁面の形状ＬＣｏａに対し、内壁面の形状ＬＣｉａは、外壁面の形状ＬＣｏｔより絶縁層５６の厚み分だけ小さな相似形となっている。
【0305】
一方、図３７に示す例では、コンタクト部分ＣＣａ上方のコンタクト部分ＣＣｂ下端部が狭窄部となっていることにより、コンタクト部分ＣＣａの底面外縁部に一部の絶縁層５６が残存している。このため、径Ｗ１を有するコンタクト部分ＣＣａの下端部においては、コンタクト部分ＣＣＡ側壁の絶縁層５６の外壁面の形状ＬＣｏａに対し、内壁面の形状ＬＣｉａは、外壁面の形状ＬＣｏａよりも絶縁層５６の厚み分以上に小さな径を有することとなっている。
【0306】
このようなコンタクト部分ＣＣａ底面における絶縁層５６の残存、及び内壁面の形状ＬＣｉａは、絶縁層５６をエッチング除去する際に、狭窄部であるコンタクト部分ＣＣｂ下端部の遮蔽効果によるものである。したがって、内壁面の形状ＬＣｉａが、外壁面の形状ＬＣｏａの相似形となっておらず、むしろ、コンタクト部分ＣＣｂ下端部の絶縁層５６の内壁面の形状ＵＣｉｂに対する相似形に近い形状となっていてもよい。より厳密には、径Ｗ３を有するコンタクト部分ＣＣｂ下端部から、絶縁層５６の層厚分、積層体ＬＭａの積層方向下方に位置するコンタクト部分ＣＣａの上端部近傍であって、図２７の例では、絶縁層５６の内径が最も狭まった径Ｗ２ｍを有する絶縁層５６の内壁面の形状の相似形が、内壁面の形状ＬＣｉａに極めて近い形状になると考えられる。
【0307】
ただし、コンタクト部分ＣＣｂ下端部と、絶縁層５６の内径が最も狭まった部分とは、充分に近接しており、コンタクト部分ＣＣｂ下端部における絶縁層５６の内壁面の形状ＵＣｉｂと、絶縁層５６の内径が最も狭まった部分の絶縁層５６の内壁面の形状とは、略一致すると言うことができる。
【0308】
また、このような遮蔽効果の影響は、複数のコンタクト部分ＣＣａのうち、積層体ＬＭａの上層側のワード線ＷＬと接続されるコンタクト部分ＣＣａほど顕著となる。このようなコンタクト部分ＣＣａの底面が、より、狭窄部であるコンタクト部分ＣＣｂ下端部に、より近い位置にあるためである。
【0309】
また、このような遮蔽効果の影響は、積層体ＬＭｂのワード線ＷＬと接続され、上方に狭窄部であるネック部ＣＣｎを有するコンタクトＣＣの底面においても生じうる。このため、これらのコンタクトＣＣの底面外縁部にも一部の絶縁層５６が残存する場合がある。この場合においても、このような遮蔽効果の影響は、積層体ＬＭｂの上層側のワード線ＷＬと接続されるコンタクトＣＣほど顕著となる。このようなコンタクトＣＣの底面が、狭窄部であるネック部ＣＣｎに、より近い位置にあるためである。
【0310】
なお、コンタクトＣＣの底面に絶縁層５６が残存する場合、コンタクトＣＣの導電層２６が接続対象のワード線ＷＬと導通する面積は若干小さくなる。しかし、このことによるコンタクトＣＣとワード線ＷＬとの電気的な接続に対する影響は大きくなく、コンタクトＣＣとワード線ＷＬとの接続部分における電気抵抗の増大も無視できる範囲に留まる。
【0311】
また、上述の実施形態では、コンタクト領域ＥＲは、積層体ＬＭのＸ方向両端部に配置されることとした。しかし、積層体ＬＭにおけるコンタクト領域ＥＲの配置位置はこれに限られない。コンタクト領域ＥＲは、例えば積層体ＬＭの中央部に配置されていてもよく、この場合、例えば積層体ＬＭの両端部にメモリ領域ＭＲを配置することができる。
【0312】
また、上述の実施形態では、ピラーＰＬは、チャネル層ＣＮの側面でソース線ＳＬと接続していることとしたが、これに限られない。例えばピラー底面のメモリ層を除去してチャネル層の下端部でソース線と接続するようにピラーを構成してもよい。
【0313】
また、上述の実施形態では、柱状部ＨＲが絶縁層５４の単体であることとした。しかし、柱状部ＨＲが、例えばピラーＰＬと同じ層構造を有していてもよい。この場合であっても、多層構造の柱状部ＨＲの少なくとも一部は、ホール底の絶縁層５６とともにエッチングされやすい層であり得、上記構成を適用することで、複数のワード線ＷＬ同士の短絡を抑制する上記効果を得ることができる。
【0314】
また、上述の実施形態では、絶縁層ＮＬ，ＯＬを２回に分けて積層し、積層体ＬＭａ，ＬＭｂを含む２Ｔｉｅｒ構造の積層体ＬＭを有することとした。しかし、積層体は３Ｔｉｅｒ以上の構造を有していてもよい。Ｔｉｅｒ数を増やしていくことで、ワード線ＷＬの積層数を更に増加させることができる。
【0315】
また、上述の実施形態では、スリットＳＴを介して積層体ＬＭｓａ，ＬＭｓｂのリプレース処理を行うこととした。しかし、スリットＳＴとともにコンタクトホールを用いてリプレース処理を行ってもよい。この場合の例を図３８に示す。
【0316】
図３８は、実施形態のその他の変形例にかかる半導体記憶装置の製造方法の手順の一部を例示するＸ方向に沿う断面図である。
【0317】
図３８（ａ）に示すように、積層体ＬＭｓａ，ＬＭｓｂのリプレース処理の前に、コンタクトホールＴＨ４～ＴＨ６等の底面の絶縁層５６を除去する処理までを終了させておく。
【0318】
その後、上述の図１９（ａ）に示すように、スリットＳＴを介して熱リン酸等の絶縁層ＮＬの除去液を積層体ＬＭｓａ，ＬＭｓｂの内部へと流入させる。
【0319】
図３８（ｂ）に示すように、熱リン酸等の絶縁層ＮＬの除去液は、このとき、底面の絶縁層５６が除去されたコンタクトホールＴＨ４～ＴＨ６等からも、個々の接続対象の絶縁層ＮＬ中へと流入される。これにより、絶縁層ＮＬが除去される。
【0320】
この後、同様にして、スリットＳＴとコンタクトホールＴＨ４～ＴＨ６等との両方から、タングステンまたはモリブデン等の導電材の原料ガスを積層体ＬＭｇａ，ＬＭｇｂの内部へと注入する。これにより、複数のワード線ＷＬが形成される。
【0321】
このように、スリットＳＴとコンタクトホールＴＨ４～ＴＨ６等とを併用することで、積層体ＬＭｓａ，ＬＭｓｂのリプレース処理をより効率的に行うことができる。
【0322】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0323】
１…半導体記憶装置、５６…絶縁層、ＣＢＡ…周辺回路、ＣＣ…コンタクト、ＣＣａ、ＣＣｂ…コンタクト部分、ＣＣｎ…ネック部、ＣＬ４～ＣＬ６，ＣＬａ～ＣＬｐ，ＬＣＬ４，ＬＣＬ５，ＴＨ４～ＴＨ６，ＴＨ８…コンタクトホール、ＥＲ…コンタクト領域、ＨＲ，ＨＲａ，ＨＲｂ…柱状部、ＬＩ…板状コンタクト、ＬＭ，ＬＭａ，ＬＭｂ，ＬＭｇａ，ＬＭｇｂ，ＬＭｓａ，ＬＭｓｂ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ，ＰＬａ，ＰＬｂ…ピラー、ＳＢ…半導体基板、ＳＳ…支持基板、ＳＴ…スリット、ＴＨｎ…貫通孔、ＷＬ…ワード線。
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
