特開 2024-134489 半導体素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024134489

(43)【公開日】2024-10-03

(54)【発明の名称】半導体素子

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240926BHJP

   H01L 29/06 20060101ALI20240926BHJP

   H01L 27/06 20060101ALI20240926BHJP

   H01L 21/8249 20060101ALI20240926BHJP

   H01L 21/8234 20060101ALI20240926BHJP

   H01L 21/822 20060101ALI20240926BHJP

   H10B 41/40 20230101ALI20240926BHJP

   H01L 29/861 20060101ALN20240926BHJP

【ＦＩ】

H01L29/78 371

H01L29/06 301G

H01L27/06 311B

H01L27/06 321J

H01L27/088 H

H01L27/04 H

H10B41/40

H01L29/91 D

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023115750

(22)【出願日】2023-07-14

(31)【優先権主張番号】112110227

(32)【優先日】2023-03-20

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】599039843

【氏名又は名称】聯華電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】100081961

【弁理士】

【氏名又は名称】木内 光春

(74)【代理人】

【識別番号】100112564

【弁理士】

【氏名又は名称】大熊 考一

(74)【代理人】

【識別番号】100163500

【弁理士】

【氏名又は名称】片桐 貞典

(74)【代理人】

【識別番号】230115598

【弁護士】

【氏名又は名称】木内 加奈子

(72)【発明者】

【氏名】帥 宏勳

(72)【発明者】

【氏名】陳 志容

【テーマコード（参考）】

5F038

5F048

5F083

5F101

【Ｆターム（参考）】

5F038AR27

5F038AV04

5F038BH09

5F038BH11

5F038CA02

5F038CA18

5F038DF05

5F048AA07

5F048AB01

5F048AC10

5F048BA01

5F048BA20

5F048BB05

5F048BB08

5F048BC06

5F048BC15

5F048BG13

5F083EP02

5F083EP24

5F083EP28

5F083EP35

5F083EP47

5F083EP48

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA27

5F083JA03

5F083JA04

5F083JA05

5F083JA19

5F083JA32

5F083JA35

5F083KA01

5F083LA16

5F083MA06

5F083MA16

5F101BA01

5F101BB02

5F101BB05

5F101BC02

5F101BE07

5F101BH04

(57)【要約】      （修正有）

【課題】メモリを保護し、プラズマがメモリのゲート誘電体層またはトンネル層を損傷するのを防ぎ、メモリの保持性能を向上させることのできる半導体素子を提供する。
【解決手段】半導体素子ＳＤ１は、基板１０、ドープリング３８、複数のコンタクト４２及び複数の導電線４４を含む。基板は、第１領域ＡＲ及び第１領域を取り囲む第２領域ＰＲを含む。ドープリングは、第２領域の基板内に位置し、第１領域を取り囲み、第１ドープ領域及び複数の第２ドープ領域を含む。第１ドープ領域は、第２領域の基板内に位置し、第１領域を取り囲む。第１ドープ領域は、開口部を有する。複数の第２ドープ領域は、互いに離れており、開口部の基板内に位置する。コンタクトは、複数の第２ドープ領域に電気接続される。導電線は、コンタクト及び第１領域内の複数の導電層に接続される。
【選択図】図１Ｂ

【特許請求の範囲】

【請求項1】

第１領域および前記第１領域を取り囲む第２領域を含む基板と、
前記第２領域の前記基板内に位置し、前記第１領域を取り囲むドープリングであって、
前記第２領域の前記基板内に位置し、前記第１領域を取り囲み、開口部を有する第１ドープ領域と、
互いに離れており、前記開口部の前記基板内に位置する複数の第２ドープ領域と、
を含む前記ドープリングと、
前記複数の第２ドープ領域および前記第１ドープ領域の端部に電気接続された複数のコンタクトと、
前記複数のコンタクトに接続され、前記第１領域内の複数の導電層に接続された複数の導電線と、
を含む半導体素子。

【請求項2】

前記複数の導電線が、複数の制御ゲートおよび前記複数の制御ゲートの複数のデコーダに接続された請求項１に記載の半導体素子。

【請求項3】

前記第２領域の前記基板上に位置し、前記ドープリングに隣接するガードリングをさらに含む請求項１に記載の半導体素子。

【請求項4】

前記ガードリングが、前記ドープリングと部分的に重なった請求項３に記載の半導体素子。

【請求項5】

前記ガードリングが、前記ドープリングと重ならない請求項３に記載の半導体素子。

【請求項6】

前記ドープリングが、前記ガードリングよりも前記第１領域に近い請求項３に記載の半導体素子。

【請求項7】

前記ドープリングが、前記ガードリングよりも前記第１領域から遠く離れている請求項３に記載の半導体素子。

【請求項8】

前記第１ドープ領域および前記複数の第２ドープ領域のそれぞれが、
ウェル領域内に位置し、前記ウェル領域が、少なくとも前記第２領域の前記基板内に位置する低濃度ドープ領域と、
前記低濃度ドープ領域内に位置する高濃度ドープ領域と、
を含み、前記ウェル領域内のドーパントの導電型が、前記低濃度ドープ領域および前記高濃度ドープ領域内のドーパントの導電型とは異なる請求項３に記載の半導体素子。

【請求項9】

前記ガードリングが、前記ウェル領域内に位置する請求項８に記載の半導体素子。

【請求項10】

前記高濃度ドープ領域上に位置する金属シリサイド層をさらに含む請求項８に記載の半導体素子。

【請求項11】

前記第１領域と前記第２領域との間に位置する隔離構造をさらに含む請求項８に記載の半導体素子。

【請求項12】

第１領域および前記第１領域を取り囲む第２領域を含む基板と、
前記第１領域内に位置する複数のメモリデバイスと、
前記第２領域の前記基板内に位置する複数のダイオードと、
前記複数のダイオードに電気接続された複数のコンタクトと、
前記複数のコンタクトに接続され、前記複数のメモリデバイスに接続された複数の導電線と、
を含む半導体素子。

【請求項13】

前記ダイオードのそれぞれが、
前記第２領域の前記基板内に位置するウェル領域と、
前記ウェル領域内に位置する低濃度ドープ領域と、
前記低濃度ドープ領域内に位置する高濃度ドープ領域と、
を含み、前記ウェル領域内のドーパントの導電型が、前記低濃度ドープ領域および前記高濃度ドープ領域内のドーパントの導電型とは異なる請求項１２に記載の半導体素子。

【請求項14】

前記高濃度ドープ領域上に位置する金属シリサイド層をさらに含む請求項１３に記載の半導体素子。

【請求項15】

前記第２領域の前記基板内上に位置し、前記複数のダイオードに隣接するガードリングをさらに含む請求項１２に記載の半導体素子。

【請求項16】

前記ガードリングが、前記複数のダイオードと部分的に重なった請求項１５に記載の半導体素子。

【請求項17】

前記ガードリングが、前記複数のダイオードと重ならない請求項１５に記載の半導体素子。

【請求項18】

前記複数のダイオードが、前記ガードリングよりも前記第１領域に近い請求項１５に記載の半導体素子。

【請求項19】

前記複数のダイオードが、ガードリングよりも前記第１領域から遠く離れている請求項１５に記載の半導体素子であって、

【請求項20】

前記メモリデバイスが、複数のフラッシュメモリデバイスを含み、前記複数の導電線が、前記複数のフラッシュメモリデバイスの複数の制御ゲートおよび前記複数の制御ゲートの複数のデコーダに接続された請求項１２に記載の半導体素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積回路に関するものであり、特に、半導体素子に関するものである。

【背景技術】

【0002】

プラズマは、半導体製造プロセスにおいて堆積およびエッチングプロセスでよく使用される。しかしながら、そのプロセス中に、プラズマ放電により半導体素子を損傷する可能性がある。例えば、半導体バックエンドプロセスにおいてプラズマを使用すると、放電によって基板上のメモリデバイスのゲート誘電体層を損傷する可能性があるため、メモリデバイスの保持性能が低下する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】ＵＳ１０，１６３，６４１ Ｂ２

【0004】

【特許文献2】ＵＳ７，１５１，３０２ Ｂ１

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の実施形態は、メモリを保護し、プラズマがメモリのゲート誘電体層またはトンネル層を損傷するのを防ぎ、メモリの保持性能を向上させることのできる半導体素子を提供する。

【課題を解決するための手段】

【0006】

本発明の実施形態に係る半導体素子は、基板、ドープリング（doped ring）、複数のコンタクト、および複数の導電線を含む。基板は、第１領域、および第１領域を取り囲む第２領域を含む。ドープリングは、第２領域の基板内に位置し、第１領域を取り囲む。ドープリングは、第１ドープ領域および複数の第２ドープ領域を含む。第１ドープ領域は、第２領域の基板内に位置し、第１領域を取り囲む。第１ドープ領域は、開口部を有する。第２ドープ領域は、互いに離れており、開口部の基板内に位置する。コンタクトは、第２ドープ領域に電気接続される。導電線は、コンタクトおよび第１領域内の複数の導電層に接続される。

【0007】

本発明の別の実施形態に係る半導体素子は、基板、複数のメモリデバイス、複数のダイオード、複数のコンタクト、および複数の導電線を含む。基板は、第１領域、および第１領域を取り囲む第２領域を含む。メモリデバイスは、第１領域内に位置する。ダイオードは、第２領域の基板内に位置する。コンタクトは、ダイオードに電気接続される。導電線は、コンタクトに接続され、メモリデバイスに接続される。

【発明の効果】

【0008】

以上のように、本発明の実施形態において、ダイオード（例えば、ドープリング）を配置することによって、半導体構造は、メモリデバイスを保護し、後続の金属化プロセスにおいて使用されるプラズマがメモリデバイスのゲート誘電体層を損傷するのを防ぎ、メモリデバイスの保持性能を向上させることができる。

【図面の簡単な説明】

【0009】

【図1A】本発明の１つの実施形態に係る半導体素子の上面図である。

【図1B】図１Ａの線Ｉ－Ｉ’に沿った断面図である。

【図1C】図１Ａの線Ｉ－Ｉ’に沿った別の断面図である。

【図2A】本発明の実施形態に係る半導体素子の上面図である。

【図2B】図２Ａの線ＩＩ－ＩＩ’に沿った断面図である。

【図2C】図２Ａの線ＩＩ－ＩＩ’に沿った別の断面図である。

【図3A】本発明の実施形態に係る半導体素子の上面図である。

【図3B】図３Ａの線ＩＩＩ－ＩＩＩ’に沿った断面図である。

【図4A】本発明の実施形態に係る半導体素子の上面図である。

【図4B】図４Ａの線ＩＶ－ＩＶ’に沿った断面図である。

【図5A】本発明の実施形態に係る半導体素子の上面図である。

【図5B】図５Ａの線Ｖ－Ｖ’に沿った断面図である。

【発明を実施するための形態】

【0010】

図１Ａは、本発明の実施形態に係る半導体素子の上面図である。図１Ｂは、図１Ａの線Ｉ－Ｉ’に沿った断面図である。図１Ｃは、図１Ａの線Ｉ－Ｉ’に沿った別の断面図である。

【0011】

図１Ａおよび図１Ｂを参照すると、本発明の実施形態に係る半導体素子ＳＤ１は、基板１０、複数のメモリデバイス１１６Ａ、ガードリング１６、複数のダイオード３３、複数のコンタクト４２、および複数の導電線４４を含む。基板１０は、半導体または半導体化合物を含むことができる。半導体は、バルクシリコンまたはシリコン・オン・インシュレータ（silicon-on-insulator, SOI）等のシリコンを含む。半導体化合物は、ゲルマニウムシリサイド（germanium silicide）を含む。基板１０内には、隔離構造１４が配置される。隔離構造１４は、酸化シリコン、窒化シリコン、またはそれらの組み合わせを含むことができる。隔離構造１４は、基板１０の第１領域ＡＲおよび第２領域ＰＲを定義する。第１領域ＡＲは、例えば、メモリアレイ領域である。第２領域ＰＲは、例えば、周辺領域である。第２領域ＰＲは、第１領域ＡＲを取り囲む。

【0012】

複数のメモリデバイス１１６Ａは、第１領域ＡＲの領域１００Ａに配置される。メモリデバイス１１６Ａは、行と列に配列され、メモリアレイを形成することができる。メモリデバイス１１６Ａは、フラッシュメモリデバイスであってもよい。フラッシュメモリデバイスは、さまざまな構造を有することができる。例えば、フラッシュメモリデバイスは、トンネル層１１８、浮遊ゲート層１２０、ゲート間誘電体層１２５、制御ゲート層１２８、キャップ層１３０、およびスペーサー１３２を含む。トンネル層１１８、浮遊ゲート層１２０、ゲート間誘電体層１２５、制御ゲート層１２８、およびキャップ層１３０を下から上に積み重ねることにより、ゲートスタック構造ＳＫ１を形成する。トンネル層１１８は、酸化シリコンを含むことができる。浮遊ゲート層１２０は、ポリシリコンを含むことができる。ゲート間誘電体層１２５は、例えば、酸化シリコン層１２２、窒化シリコン層１２４、および酸化シリコン層１２６を含む。制御ゲート層１２８は、ポリシリコンを含むことができる。キャップ層１３０は、窒化シリコンを含むことができる。スペーサー１３２は、トンネル層１１８、浮遊ゲート層１２０、ゲート間誘電体層１２５、制御ゲート層１２８、およびキャップ層１３０によって形成されたゲートスタック構造ＳＫ１の側壁を覆う。

【0013】

図１Ａを参照すると、半導体素子ＳＤ１は、さらに、複数のダミーメモリデバイス１１６Ａ’を含むことができる。複数のダミーメモリデバイス１１６Ａ’は、領域１００Ａの外側にある第１領域ＡＲ内に配置される。ダミーメモリデバイス１１６Ａ’は、メモリデバイス１１６Ａと類似する構成および構成要素を有することができる。

【0014】

図１Ａおよび図１Ｂを参照すると、ガードリング１６は、第２領域ＰＲの基板１０上に位置する。ガードリング１６は、メモリデバイス１１６Ａの境界を取り囲む閉リング（closed ring）であり、製造プロセスにおける第１領域ＡＲと第２領域ＰＲの密度差によって生じる負荷効果の影響を減らし、メモリデバイス１１６Ａを保護することができる。ガードリング１６の構成は、メモリデバイス１１６Ａのゲートスタック構造ＳＫ１に類似していてもよい。いくつかの実施形態において、ガードリング１６は、誘電体層１８、導電層２０、誘電体層２２、２４、および２６、導電層２８、キャップ層３０、およびスペーサ３２を含むことができる。誘電体層１８、導電層２０、誘電体層２２、２４、および２６、導電層２８、キャップ層３０、およびスペーサ３２の材料は、それぞれトンネル層１１８、浮遊ゲート層１２０、ゲート間誘電体層１２５、制御ゲート層１２８、およびキャップ層１３０の材料と同じであり、誘電体層１８、導電層２０、誘電体層２２、２４、および２６、導電層２８、キャップ層３０、およびスペーサ３２は、それぞれトンネル層１１８、浮遊ゲート層１２０、ゲート間誘電体層１２５、制御ゲート層１２８、およびキャップ層１３０と同時に形成されてもよい。

【0015】

図１Ａおよび図１Ｂを参照すると、本発明の実施形態の複数のダイオード３３は、第２領域ＰＲの基板１０内に配置される。複数のダイオード３３は、ウェル領域１２およびドープリング３８を含む。ウェル領域１２は、第１領域ＡＲと第２領域ＰＲの間の１つの隔離構造１４の下から第２領域ＰＲに延伸し、その後、第２領域ＰＲの外側にある別の隔離構造１４の下に延伸するが、本発明はこれに限定されない。ウェル領域１２は、第１導電型のドーパントを含むことができる。ウェル領域１２のドーパントは、ホウ素または三フッ化ホウ素（boron trifluoride）等のＰ型であってもよい。ウェル領域１２のドーパントは、例えば、リンまたはヒ素等のＮ型であってもよい。

【0016】

図１Ａおよび図１Ｂを参照すると、ドープリング３８およびガードリング１６は、いずれもウェル領域１２の境界内に位置する。ドープリング３８は、ガードリング１６に隣接して配置される。ドープリング３８およびガードリング１６は、部分的に重なっていてもよく（図１Ｂに示す）、または重ならずに（図１Ｃに示す）、非ゼロの距離で互いに離れていてもよい。ドープリング３８は、ガードリング１６の内側に位置するため、ドープ領域３８は、ガードリング１６よりも第１領域ＡＲに近い。

【0017】

図１Ａを参照すると、ドープリング３８は、図１Ｂに示すように、第２領域ＰＲのウェル領域１２内に位置する。図１Ａを参照すると、ドープリング３８は、第１ドープ領域３８Ａおよび複数の第２ドープ領域３８Ｂを含む。第１ドープ領域３８Ａは、閉じていない（non-closed）開リングであり、例えば、第１領域ＡＲを取り囲むウェル領域１２内に位置する。言い換えると、第１ドープ領域３８Ａは、開口部３８Ｃを有する。第２ドープ領域３８Ｂは、開口部３８Ｃのウェル領域１２内に位置する。第２ドープ領域３８Ｂは、例えば、島状であり、互いに離れている。言い換えると、第１ドープ領域３８Ａおよび複数の第２ドープ領域３８Ｂによって形成されたドープリング３８は、閉じていないリングである。

【0018】

図１Ａおよび図１Ｂを参照すると、ドープリング３８の第１ドープ領域３８Ａおよび第２ドープ領域３８Ｂのそれぞれは、低濃度ドープ領域３６および高濃度ドープ領域３４を含む。低濃度ドープ領域３６は、ウェル領域１２内に位置し、高濃度ドープ領域３４は、低濃度ドープ領域３６内に位置する。低濃度ドープ領域および高濃度ドープ領域におけるドーパントの導電型は、ウェル領域におけるドーパントの導電型と異なる。低濃度ドープ領域３６および高濃度ドープ領域３４は、第２導電型のドーパントを含んでもよい。低濃度ドープ領域３６および高濃度ドープ領域３４のドーパントは、リンまたはヒ素等のＮ型であってもよい。低濃度ドープ領域３６および高濃度ドープ領域３４のドーパントは、ホウ素または三フッ化ホウ素等のＰ型であってもよい。低濃度ドープ領域３６は、ウェル領域１２内に位置し、ガードリング１６に隣接する。低濃度ドープ領域３６およびガードリング１６は、部分的に重なっていてもよく（図１Ｂに示す）、または重ならずに（図１Ｃに示す）、非ゼロの距離で互いに離れていてもよい。高濃度ドープ領域３４およびガードリング１６は、重ならずに（図１Ｂおよび図１Ｃに示す）、非ゼロの距離で互いに離れていてもよい。

【0019】

図１Ａおよび図１Ｂを参照すると、内部接続構造５０は、基板１０上に位置する。内部接続構造５０は、誘電体層１６０、複数のコンタクト４２、１４２、および複数の導電線４４を含む。

【0020】

図１Ｂを参照すると、誘電体層１６０は、酸化シリコンを含むことができる。誘電体層１６０は、平坦化プロセスを介して平坦な表面を有することができる。コンタクト４２、１４２は、誘電体層１６０内に形成される。コンタクト４２は、誘電体層１６０を通って延伸し、ドープ領域３４に電気接続される。コンタクト１４２は、誘電体層１６０およびキャップ層１３０を通って延伸し、制御ゲート１２８に電気接続される。図１Ａに示すように、コンタクト４２は、第２ドープ領域３８Ｂおよび第１ドープ領域３８Ａの端部Ｅ１およびＥ２に電気接続される。

【0021】

図１Ａおよび図１Ｂを参照すると、導電線４４は、誘電体層１６０上に形成され、第１領域ＡＲから第２領域ＰＲに延伸する。導電線４４は、コンタクト１４２を介して第１領域ＡＲの制御ゲート１２８に接続されてもよく、デコーダに接続されてもよい。導電線４４は、また、コンタクト４２を介してダイオード３３の高濃度ドープ領域３４にも接続される。言い換えると、コンタクト４２およびコンタクト１４２は、同じ導電線４４に接続されるため、同じ電位（等電位）にある。

【0022】

いくつかの実施形態において、半導体素子ＳＤ１は、さらに、金属シリサイド層（metal silicide layer）１４０および４０を含み、接触抵抗を低減する。金属シリサイド層１４０は、コンタクト１４２と制御ゲート層１２８の間に位置する。金属シリサイド４０は、コンタクト４２と高濃度ドープ領域３４の間に位置する。

【0023】

コンタクト４２は、第１領域ＡＲの外側に位置する。したがって、後続の金属化プロセスにおいて、プラズマ放電４６が第１領域ＡＲに入る前に、導電線４４およびコンタクト４２が放電経路として機能し、プラズマ放電をダイオード３３に導く。そのため、このような構成により、プラズマ放電がメモリデバイスのトンネル層（例えば、ゲート誘電体層）１１８を損傷するのを防ぎ、メモリデバイスの保持性能を向上させることができる。コンタクト４２およびコンタクト１４２は、同じフォトマスクを介して形成されるため、追加のフォトマスクを必要としない。

【0024】

上記の実施形態において、複数のダイオード３３は、ガードリング１６とメモリデバイス１１６Ａの間に配置される。別の実施形態において、図２Ａおよび図２Ｂを参照すると、半導体素子ＳＤ２のダイオード３３は、ガードリング１６の外側に位置することもできる。つまり、ガードリング１６は、メモリデバイス１１６Ａとダイオード３３の間に配置される。

【0025】

図２Ａは、本発明の１つの実施形態に係る半導体素子の上面図である。図２Ｂは、図２Ａの線ＩＩ－ＩＩ’に沿った断面図である。図２Ｃは、図２Ａの線ＩＩ－ＩＩ’に沿った別の断面図である。

【0026】

図２Ｂを参照すると、ドープリング３８は、ガードリング１６に隣接して配置される。ドープリング３８およびガードリング１６は、いずれもウェル領域１２の境界内に位置する。ドープリング３８およびガードリング１６は、部分的に重なっていてもよく（図２Ｂに示す）、または重ならずに（図２Ｃに示す）、非ゼロの距離で互いに離れていてもよい。ドープリング３８は、ガードリング１６の外側に位置するため、ドープリング３８は、ガードリング１６よりも第１領域ＡＲから遠く離れている。

【0027】

ドープリング３８は、図２Ｂに示すように、第２領域ＰＲのウェル領域１２内に位置する。図２Ａを参照すると、ドープリング３８は、第１ドープ領域３８Ａおよび複数の第２ドープ領域３８Ｂを含む。第１ドープ領域３８Ａは、閉じていない開リングであり、例えば、第１領域ＡＲを取り囲むウェル領域１２内に位置する。言い換えると、第１ドープ領域３８Ａは、開口部３８Ｃを有する。第２ドープ領域３８Ｂは、開口部３８Ｃのウェル領域１２内に位置する。第２ドープ領域３８Ｂは、例えば、島状であり、互いに離れている。言い換えると、第１ドープ領域３８Ａおよび複数の第２ドープ領域３８Ｂによって形成されたドープリング３８は、閉じていないリングである。

【0028】

低濃度ドープ領域３６およびガードリング１６は、部分的に重なってもよく（図２Ｂに示す）、または重ならずに（図２Ｃに示す）、非ゼロの距離で互いに離れていてもよい。重ドープ領域３４およびガードリング１６は、重ならずに（図２Ｂおよび図２Ｃに示す）、非ゼロ距離で互いに離れていてもよい。

【0029】

上記の実施形態は、メモリデバイス１１６Ａを用いて説明されている。しかしながら、本発明の実施形態は、図３Ａおよび図３Ｂ、図４Ａおよび図４Ｂ、および図５Ａおよび図５Ｂにそれぞれ示すように、さまざまなメモリデバイス１１６Ｂ、１１６Ｃ、１１６Ｄにも適用することができる。図３Ａ、図４Ａおよび図５Ａにおいて、ダイオード３３は、説明の例として、ガードリング１６の内側に位置する。しかしながら、本発明の実施形態はこれに限定されない。ダイオード３３は、図２Ａおよび図２Ｂに示すように、ガードリング１６の外側に配置することもできる。ダイオード３３は、また、半導体素子ＳＤ１またはＳＤ４と類似する構成要素および構造を有してもよい。簡潔にするため、図３Ｂ、図４Ｂ、および図５Ｂにおいて、ダイオード３３は、図示されていない。

【0030】

図３Ａは、本発明の１つの実施形態に係る半導体素子の上面図である。図３Ｂは、図３Ａの線ＩＩＩ－ＩＩＩ’に沿った断面図である。図４Ａは、本発明の１つの実施形態に係る半導体素子の上面図である。図４Ｂは、図４Ａの線ＩＶ－ＩＶ’に沿った断面図である。図５Ａは、本発明の１つの実施形態に係る半導体素子の上面図である。図５Ｂは、図５Ａの線Ｖ－Ｖ’に沿った断面図である。

【0031】

図３Ａおよび図３Ｂを参照すると、半導体素子ＳＤ３の領域１００Ｂ内のメモリデバイス１１６Ｂは、ゲートスタック構造ＳＫ２、選択ゲート構造ＳＧ、ワード線構造ＷＬ、およびドープ領域１３８を含む。ゲートスタック構造ＳＫ２は、トンネル層１１８、フローティングゲート層１２０、ゲート間誘電体層１２５、制御ゲート層１２８、キャップ層１３０、およびスペーサ１３２を含む。選択ゲート構造ＳＧは、隣接する２つのゲートスタック構造ＳＫ２の間に位置する。ワード線構造ＷＬは、２つのゲートスタック構造ＳＫ２の外側に位置する。選択ゲート構造ＳＧおよびワード線構造ＷＬのそれぞれは、ゲート誘電体層およびゲート導電層を含む。ドープ領域１３８は、２つのワード線構造ＷＬの外側および選択ゲート構造ＳＧの下にある基板１０内に位置する。半導体素子ＳＤ３は、さらに、選択ゲート構造ＳＧおよびワード線構造ＷＬのゲート導電層上に金属シリサイド層を含んでもよい。

【0032】

ガードリング１６は、ゲートスタック構造ＳＫ２と類似する構成要素および構造を有することができるが、簡潔にするため、ガードリング１６の詳細な構成要素は、図示されていない。

【0033】

図４Ａおよび図４Ｂを参照すると、半導体素子ＳＤ４の領域１００Ｃ内のメモリデバイス１１６Ｃは、ゲートスタック構造ＳＫ３、選択ゲート構造ＳＧ、およびドープ領域１３８を含む。ゲートスタック構造ＳＫ３は、トンネル層１１７、電荷蓄積層１１９、ブロッキング層１２１、および制御ゲート層１２８を含む。トンネル層１１７は、酸化シリコンを含んでもよい。電荷蓄積層１１９は、窒化シリコンを含んでもよい。ブロッキング層１２１は、酸化シリコンを含んでもよい。制御ゲート層１２８は、ポリシリコンを含んでもよい。選択ゲート構造ＳＧは、ゲート誘電体層およびゲート導電層を含む。ドープ領域１３８は、ゲートスタック構造ＳＫ３および選択ゲート構造ＳＧの外側にある基板１０内にある。

【0034】

ガードリング１６は、ゲートスタック構造ＳＫ３と類似する構成要素および構造を有することができるが、簡潔にするため、ガードリング１６の詳細な構成要素は、図示されていない。

【0035】

図５Ａおよび図５Ｂを参照すると、半導体素子ＳＤ５のメモリデバイス１１６Ｄは、ゲートスタック構造ＳＫ４を含む。ゲートスタック構造ＳＫ４は、トンネル層１１８、フローティングゲート層１２０、ゲート間誘電体層１２５、制御ゲート層１２８、および金属シリサイド層１４０を含む。金属シリサイド層１４０は、制御ゲート層１２８の上表面の大部分またはすべてを覆う。金属シリサイド層１４０は、さらに、ドープ領域１３８の上表面を覆う。

【0036】

ガードリング１６は、ゲートスタック構造ＳＫ４と類似する構成要素および構造を有することができるが、簡潔にするため、ガードリング１６の詳細な構成要素は、図示されていない。

【0037】

以上のように、本発明の実施形態は、ダイオードを配置することによってメモリデバイスを保護するため、後続の金属化プロセスにおいて使用されるプラズマ放電がメモリデバイスのゲート誘電体層またはトンネル層を損傷するのを防ぎ、それに応じて、メモリデバイスの保持性能を向上させる。ダイオードは、ガードリングと部分的に重なってもよく、または重ならなくてもよい。ダイオードは、ガードリングとメモリアレイの間に位置してもよく、またはガードリングの外側に位置しいてもよい。

【産業上の利用可能性】

【0038】

本発明の半導体素子は、メモリデバイスおよびダイオードを含む半導体素子に適用することができる。

【符号の説明】

【0039】

１０ 基板
１２ ウェル領域
１４ 隔離構造
１６ ガードリング
１８ 誘電体層
２０ 導電層
２２ 誘電体層
２４ 誘電体層
２６ 誘電体層
２８ 導電層
３０ キャップ層
３２ スペーサー
３３ ダイオード
３４ 高濃度ドープ領域
３６ 低濃度ドープ領域
３８ ドープリング
３８Ａ 第１ドープ領域
３８Ｂ 第２ドープ領域
３８Ｃ 開口部
４０ 金属シリサイド層
４２ コンタクト
４４ 導電線
４６ プラズマ放電
５０ 内部接続構造
１００Ａ 領域
１００Ｂ 領域
１００Ｃ 領域
１００Ｄ 領域
１１６Ａ メモリデバイス
１１６Ａ’ ダミーメモリデバイス
１１６Ｂ メモリデバイス
１１６Ｃ メモリデバイス
１１６Ｄ メモリデバイス
１１７ トンネル層
１１８ トンネル層
１１９ 電荷蓄積層
１２０ フローティングゲート層
１２１ ブロッキング層
１２２ 酸化シリコン層
１２４ 窒化シリコン層
１２５ ゲート間誘電体層
１２６ 酸化シリコン層
１２８ 制御ゲート層
１３０ キャップ層
１３２ スペーサー
１３８ ドープ領域
１４０ 金属シリサイド層
１４２ コンタクト
１６０ 誘電体層
ＡＲ 第１領域
Ｅ１ 端部
Ｅ２ 端部
ＰＲ 第２領域
ＳＤ１ 半導体素子
ＳＤ２ 半導体素子
ＳＤ３ 半導体素子
ＳＤ４ 半導体素子
ＳＤ５ 半導体素子
ＳＧ 選択ゲート構造
ＳＫ１ ゲートスタック構造
ＳＫ２ ゲートスタック構造
ＳＫ３ ゲートスタック構造
ＳＫ４ ゲートスタック構造
ＷＬ ワード線構造
Ｉ－Ｉ’ 線
ＩＩ－ＩＩ’ 線
ＩＩＩ－ＩＩＩ’ 線
ＩＶ－ＩＶ’ 線
Ｖ－Ｖ’ 線

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【手続補正書】

【提出日】2024-08-16

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

第１領域および前記第１領域を取り囲む第２領域を含む基板と、
前記第２領域の前記基板内に位置し、前記第１領域を取り囲むドープリングであって、
閉じていない開リングである第１ドープ領域であって、前記第２領域の前記基板内に位置し、前記第１領域を取り囲み、開口部を有する、前記第１ドープ領域と、
互いに離れており、前記開口部の前記基板内に位置する複数の第２ドープ領域と、
を含む前記ドープリングと、
前記複数の第２ドープ領域および前記第１ドープ領域の端部に電気接続された複数のコンタクトと、
前記複数のコンタクトに接続され、前記第１領域内の複数の導電層に接続された複数の導電線と、
を含む半導体素子。

【請求項2】

前記複数の導電線が、複数の制御ゲートおよび前記複数の制御ゲートの複数のデコーダに接続された請求項１に記載の半導体素子。

【請求項3】

前記第２領域の前記基板上に位置し、前記ドープリングに隣接するガードリングをさらに含む請求項１に記載の半導体素子。

【請求項4】

前記ガードリングが、前記ドープリングと部分的に重なった請求項３に記載の半導体素子。

【請求項5】

前記ガードリングが、前記ドープリングと重ならない請求項３に記載の半導体素子。

【請求項6】

前記ドープリングが、前記ガードリングよりも前記第１領域に近い請求項３に記載の半導体素子。

【請求項7】

前記ドープリングが、前記ガードリングよりも前記第１領域から遠く離れている請求項３に記載の半導体素子。

【請求項8】

前記第１ドープ領域および前記複数の第２ドープ領域のそれぞれが、
ウェル領域内に位置し、前記ウェル領域が、少なくとも前記第２領域の前記基板内に位置する低濃度ドープ領域と、
前記低濃度ドープ領域内に位置する高濃度ドープ領域と、
を含み、前記ウェル領域内のドーパントの導電型が、前記低濃度ドープ領域および前記高濃度ドープ領域内のドーパントの導電型とは異なる請求項３に記載の半導体素子。

【請求項9】

前記ガードリングが、前記ウェル領域内に位置する請求項８に記載の半導体素子。

【請求項10】

前記高濃度ドープ領域上に位置する金属シリサイド層をさらに含む請求項８に記載の半導体素子。

【請求項11】

前記第１領域と前記第２領域との間に位置する隔離構造をさらに含む請求項８に記載の半導体素子。

【請求項12】

第１領域および前記第１領域を取り囲む第２領域を含む基板と、
前記第１領域内に位置する複数のメモリデバイスと、
前記第２領域の前記基板内に位置し、ドープリングを含む複数のダイオードと、
前記複数のダイオードに電気接続された複数のコンタクトと、
前記複数のコンタクトに接続され、前記複数のメモリデバイスに接続された複数の導電線と、
を含み、
前記ドープリングは、
閉じていない開リングである第１ドープ領域であって、前記第２領域の前記基板内に位置し、前記第１領域を取り囲み、開口部を有する、前記第１ドープ領域と、
互いに離れており、前記開口部の前記基板内に位置する複数の第２ドープ領域と、
を含む半導体素子。

【請求項13】

前記ダイオードのそれぞれが、
前記第２領域の前記基板内に位置するウェル領域と、
前記ウェル領域内に位置する低濃度ドープ領域と、
前記低濃度ドープ領域内に位置する高濃度ドープ領域と、
を含み、前記ウェル領域内のドーパントの導電型が、前記低濃度ドープ領域および前記高濃度ドープ領域内のドーパントの導電型とは異なる請求項１２に記載の半導体素子。

【請求項14】

前記高濃度ドープ領域上に位置する金属シリサイド層をさらに含む請求項１３に記載の半導体素子。

【請求項15】

前記第２領域の前記基板内上に位置し、前記複数のダイオードに隣接するガードリングをさらに含む請求項１２に記載の半導体素子。

【請求項16】

前記ガードリングが、前記複数のダイオードと部分的に重なった請求項１５に記載の半導体素子。

【請求項17】

前記ガードリングが、前記複数のダイオードと重ならない請求項１５に記載の半導体素子。

【請求項18】

前記複数のダイオードが、前記ガードリングよりも前記第１領域に近い請求項１５に記載の半導体素子。

【請求項19】

前記複数のダイオードが、ガードリングよりも前記第１領域から遠く離れている請求項１５に記載の半導体素子。

【請求項20】

前記メモリデバイスが、複数のフラッシュメモリデバイスを含み、前記複数の導電線が、前記複数のフラッシュメモリデバイスの複数の制御ゲートおよび前記複数の制御ゲートの複数のデコーダに接続された請求項１２に記載の半導体素子。

【外国語明細書】