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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134507
(43)【公開日】2024-10-03
(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20240926BHJP
H01L 21/336 20060101ALI20240926BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023200016
(22)【出願日】2023-11-27
(31)【優先権主張番号】P 2023044018
(32)【優先日】2023-03-20
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】鈴木 拓也
(72)【発明者】
【氏名】小池 聡
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP33
5F083EP34
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083JA04
5F083JA19
5F083JA32
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR03
5F083PR05
5F083PR06
5F101BA45
5F101BB02
5F101BC02
5F101BD16
5F101BD22
5F101BD34
5F101BE07
5F101BH13
(57)【要約】
【課題】電気的特性の向上を図ることができる半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、第１積層体と第１分離部と第２積層体と第３積層体とビットラインを持つ。第１積層体は、複数の第１絶縁膜と複数の第１導電膜とが第１方向に交互に積層される。第１分離部は、第１積層体と第１方向と交差する第２方向で隣り合う。第２積層体は第１分離部と第２方向で隣り合う。第２積層体は、複数の第２絶縁膜と複数の第２導電膜とが第１方向に交互に積層される。第３積層体は、第２方向において、第２積層体と隣り合う。第３積層体は、複数の第２絶縁膜と複数の第３絶縁膜が前記第１方向に交互に積層される。複数の第２導電膜のうちの少なくとも１層以上の第３導電膜は、第１部分と第２部分を持つ。第２部分は、第１方向で第１部分の下に位置し、第２方向で第１部分より第３積層体の内部により突出する。
【選択図】図７
【解決手段】実施形態の半導体記憶装置は、第１積層体と第１分離部と第２積層体と第３積層体とビットラインを持つ。第１積層体は、複数の第１絶縁膜と複数の第１導電膜とが第１方向に交互に積層される。第１分離部は、第１積層体と第１方向と交差する第２方向で隣り合う。第２積層体は第１分離部と第２方向で隣り合う。第２積層体は、複数の第２絶縁膜と複数の第２導電膜とが第１方向に交互に積層される。第３積層体は、第２方向において、第２積層体と隣り合う。第３積層体は、複数の第２絶縁膜と複数の第３絶縁膜が前記第１方向に交互に積層される。複数の第２導電膜のうちの少なくとも１層以上の第３導電膜は、第１部分と第２部分を持つ。第２部分は、第１方向で第１部分の下に位置し、第２方向で第１部分より第３積層体の内部により突出する。
【選択図】図７
【特許請求の範囲】
【請求項1】
複数の第１絶縁膜と複数の第１導電膜とが第１方向に交互に積層された第１積層体と、
前記第１積層体と前記第１方向と交差する第２方向で隣り合い、前記第１方向と、前記第１方向および前記第２方向と交差する第３方向とに延びる絶縁体を含む第１分離部と、
前記第１分離部と前記第２方向で隣り合い、複数の第２絶縁膜と複数の第２導電膜とが前記第１方向に交互に積層された第２積層体と、
前記第２方向において、前記第２積層体と隣り合い、前記複数の第２絶縁膜と複数の第３絶縁膜とが前記第１方向に交互に積層された第３積層体と、
前記第１積層体の前記第１方向の一方側である上側に設けられるビットラインと、
を備え、
前記第１積層体は、第１半導体層を含み、かつ前記第１方向に延びる第１柱状部を有し、
前記複数の第２導電膜のうちの少なくとも１層以上の第３導電膜が、
第１部分と、
前記第１方向で前記第１部分の下に位置し、前記第２方向で前記第１部分より前記第３積層体の内部により突出する第２部分と、を有する、
半導体記憶装置。
前記第１積層体と前記第１方向と交差する第２方向で隣り合い、前記第１方向と、前記第１方向および前記第２方向と交差する第３方向とに延びる絶縁体を含む第１分離部と、
前記第１分離部と前記第２方向で隣り合い、複数の第２絶縁膜と複数の第２導電膜とが前記第１方向に交互に積層された第２積層体と、
前記第２方向において、前記第２積層体と隣り合い、前記複数の第２絶縁膜と複数の第３絶縁膜とが前記第１方向に交互に積層された第３積層体と、
前記第１積層体の前記第１方向の一方側である上側に設けられるビットラインと、
を備え、
前記第１積層体は、第１半導体層を含み、かつ前記第１方向に延びる第１柱状部を有し、
前記複数の第２導電膜のうちの少なくとも１層以上の第３導電膜が、
第１部分と、
前記第１方向で前記第１部分の下に位置し、前記第２方向で前記第１部分より前記第３積層体の内部により突出する第２部分と、を有する、
半導体記憶装置。
【請求項2】
前記複数の第３絶縁膜のうち、少なくとも１層以上の前記第３絶縁膜は、上部領域と、前記第１方向において前記上部領域より下側に位置する下部領域とを有し、
前記下部領域は、前記上部領域よりも大きい、第１薬液に対するエッチングレートを有する、
請求項１に記載の半導体記憶装置。
前記下部領域は、前記上部領域よりも大きい、第１薬液に対するエッチングレートを有する、
請求項１に記載の半導体記憶装置。
【請求項3】
前記第１柱状部は前記第１方向に延びるメモリホール内に設けられ、
前記メモリホールの側壁には、前記複数の第１導電膜側に向かって窪んだ複数のリセスが形成され、
前記複数のリセスの深さは、前記第１方向において、異なる、
請求項１に記載の半導体記憶装置。
前記メモリホールの側壁には、前記複数の第１導電膜側に向かって窪んだ複数のリセスが形成され、
前記複数のリセスの深さは、前記第１方向において、異なる、
請求項１に記載の半導体記憶装置。
【請求項4】
前記複数の第２導電膜のうちの少なくとも２層以上の第３導電膜が、それぞれ、
前記第１部分と、
前記第２部分と、を有し、
前記第２部分のそれぞれの前記第２方向での突出長さは異なる、
請求項１に記載の半導体記憶装置。
前記第１部分と、
前記第２部分と、を有し、
前記第２部分のそれぞれの前記第２方向での突出長さは異なる、
請求項１に記載の半導体記憶装置。
【請求項5】
前記第１薬液は、リン酸である、
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項6】
前記下部領域の密度は、前記上部領域の密度と異なる、
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項7】
前記複数の第３絶縁膜のうち、少なくとも１層以上の前記第３絶縁膜において、前記下部領域の酸素含有率は、前記上部領域の酸素含有率よりも小さい、
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項8】
第１柱状部は、上部柱状部と前記上部柱状部の下方に位置する下部柱状部を有し、
前記上部柱状部と前記下部柱状部はいずれも、前記第１方向において、下方に向かって径が小さくなる縮径部をそれぞれ有し、
前記縮径部と前記第３導電膜は、前記第２方向において重なる位置にある、
請求項１に記載の半導体記憶装置。
前記上部柱状部と前記下部柱状部はいずれも、前記第１方向において、下方に向かって径が小さくなる縮径部をそれぞれ有し、
前記縮径部と前記第３導電膜は、前記第２方向において重なる位置にある、
請求項１に記載の半導体記憶装置。
【請求項9】
第１柱状部は、上部柱状部と前記上部柱状部の下方に位置する下部柱状部を有し、
前記上部柱状部と前記下部柱状部はいずれも、前記第１方向において径が小さくなる縮径部をそれぞれ有し、
前記縮径部と前記第３導電膜は、前記第２方向において重なる位置にある、
請求項５に記載の半導体記憶装置。
前記上部柱状部と前記下部柱状部はいずれも、前記第１方向において径が小さくなる縮径部をそれぞれ有し、
前記縮径部と前記第３導電膜は、前記第２方向において重なる位置にある、
請求項５に記載の半導体記憶装置。
【請求項10】
前記第２積層体内において、第２半導体層を含み、前記第１方向に延びる第２柱状部を有する、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項11】
第１絶縁膜と第２絶縁膜とを第１方向に積層して第１積層体を形成し、
炭素およびフッ素を含むガスを用いて前記第１積層体をドライエッチングすることで、前記第１方向に沿うメモリホールを前記第１積層体に形成し、
前記メモリホールの側壁の一部に、第１薬液で、前記第１絶縁膜に対して、前記第１方向に交差する第２方向に後退する溝を形成し、
前記第１積層体の上方にビットラインを形成する、半導体記憶装置の製造方法であって、
前記第１積層体は、前記第１絶縁膜の堆積と、前記第２絶縁膜の堆積とを繰り返すことで形成し、
前記第２絶縁膜は、下部領域の堆積の後に、前記下部領域より前記第１薬液に対するエッチングレートが小さい上部領域を堆積することで形成する、
半導体記憶装置の製造方法。
炭素およびフッ素を含むガスを用いて前記第１積層体をドライエッチングすることで、前記第１方向に沿うメモリホールを前記第１積層体に形成し、
前記メモリホールの側壁の一部に、第１薬液で、前記第１絶縁膜に対して、前記第１方向に交差する第２方向に後退する溝を形成し、
前記第１積層体の上方にビットラインを形成する、半導体記憶装置の製造方法であって、
前記第１積層体は、前記第１絶縁膜の堆積と、前記第２絶縁膜の堆積とを繰り返すことで形成し、
前記第２絶縁膜は、下部領域の堆積の後に、前記下部領域より前記第１薬液に対するエッチングレートが小さい上部領域を堆積することで形成する、
半導体記憶装置の製造方法。
【請求項12】
前記下部領域の密度は、前記上部領域の密度と異なる、
請求項１１に記載の半導体記憶装置の製造方法。
請求項１１に記載の半導体記憶装置の製造方法。
【請求項13】
前記下部領域の酸素含有率は、前記上部領域の酸素含有率よりも小さい、
請求項１１に記載の半導体記憶装置の製造方法。
請求項１１に記載の半導体記憶装置の製造方法。
【請求項14】
前記溝を形成した後、
前記メモリホール内に、上部柱状部と前記上部柱状部の下方に位置する下部柱状部を有し、第１半導体層を含む第１柱状部を形成する柱状部形成工程を備え、
前記上部柱状部と前記下部柱状部はいずれも、前記第１方向において、下方に向かって径が小さくなる縮径部をそれぞれ有する、
請求項１１に記載の半導体記憶装置の製造方法。
前記メモリホール内に、上部柱状部と前記上部柱状部の下方に位置する下部柱状部を有し、第１半導体層を含む第１柱状部を形成する柱状部形成工程を備え、
前記上部柱状部と前記下部柱状部はいずれも、前記第１方向において、下方に向かって径が小さくなる縮径部をそれぞれ有する、
請求項１１に記載の半導体記憶装置の製造方法。
【請求項15】
前記第２絶縁膜の膜厚は１ｎｍ以上である、
請求項１１に記載の半導体記憶装置の製造方法。
請求項１１に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
基板と、基板の表面と交差する第１方向に積層された複数の配線層と、これら複数の配線層を貫通して第１方向に延びるメモリ構造と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－３８９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１積層体と、第１分離部と、第２積層体と、第３積層体と、ビットラインを持つ。第１積層体は、複数の第１絶縁膜と複数の第１導電膜とが第１方向に交互に積層される。第１分離部は、第１積層体と第１方向と交差する第２方向で隣り合う。第１分離部は、第１方向と、第１方向および第２方向と交差する第３方向とに延びる。第２積層体は、第１分離部と第２方向で隣り合う。第２積層体は、複数の第２絶縁膜と複数の第２導電膜とが第１方向に交互に積層される。第３積層体は、第２方向において、第２積層体と隣り合う。第３積層体は、複数の第２絶縁膜と複数の第３絶縁膜とが前記第１方向に交互に積層される。ビットラインは、第１積層体の第１方向の一方側である上側に設けられる。第１積層体は、第１半導体層を含む。第１積層体は、第１方向に延びる第１柱状部を含む。複数の第２導電膜のうちの少なくとも１層以上の第３導電膜は、第１部分と第２部分とを持つ。第２部分は、第１方向で第１部分の下に位置し、第２方向で第１部分より第３積層体の内部により突出する。
【図面の簡単な説明】
【0006】
【図1】実施形態の半導体記憶装置およびメモリコントローラを示すブロック図。
【図2】実施形態の半導体記憶装置のメモリセルアレイの一部の等価回路を示す図。
【図3】実施形態の半導体記憶装置の一部を示す平面図。
【図4】実施形態の半導体記憶装置の一部を示す断面図。
【図5】実施形態の半導体記憶装置の、セルアレイ領域と端部領域の境界近傍における第１柱状部と第２柱状部の拡大断面図。
【図6】実施形態の半導体記憶装置の、第１柱状部の近傍を示す断面図。
【図8】実施形態の半導体記憶装置の導電膜の近傍を拡大した断面図。
【図10】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図11】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図12】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図13】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図14】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図15】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図16】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【発明を実施するための形態】
【0007】
以下、実施形態の半導体記憶装置および半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。本出願において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本出願において「平行」、「直交」、または「同一」とは、それぞれ「略平行」、「略直交」、または「略同一」である場合も含む。本出願において「Ａ方向に延びている」とは、例えば、後述するＸ方向、Ｙ方向、及びＺ方向の各寸法のうち最小の寸法よりもＡ方向の寸法が大きいことを意味する。ここでいう「Ａ方向」は任意の方向である。
【0008】
また先に、＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向について定義する。＋Ｘ方向、－Ｘ方向、＋Ｙ方向、および－Ｙ方向は、後述する基板３０の表面（図４参照）に沿う方向である。＋Ｘ方向は、後述する分離部８１（図３参照）の延びる方向のうちの一方向である。－Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および－Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、後述するビットラインＢＬ（図４参照）が延びた方向のうちの一方向である。－Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、基板３０（図４参照）の厚さ方向である。＋Ｚ方向は、基板３０から後述するビットラインＢＬに向かう方向である。－Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。Ｚ方向は半導体記憶装置１の形成に使用される基板３０の表面に対する鉛直方向に対応している。本明細書では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。＋Ｚ方向は、「第１方向」の一例である。＋Ｙ方向は、「第２方向」の一例である。＋Ｘ方向は、「第３方向」の一例である。
【0009】
以下で参照される図面のうち、平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、層間絶縁膜等の一部の構成要素の図示が適宜省略されている。
【0010】
（実施形態）
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１およびメモリコントローラ２を示すブロック図である。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、メモリコントローラ２によって、制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格に準拠している。半導体記憶装置１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１およびメモリコントローラ２を示すブロック図である。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、メモリコントローラ２によって、制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格に準拠している。半導体記憶装置１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。
【0011】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。各ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＴ（図２参照）の集合である。メモリセルアレイ１０には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタＭＴは、１本のビットラインと１本のワードラインとに関連付けられている。
【0012】
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインのそれぞれに、所望の電圧を印可することで、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
【0013】
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビットラインに所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
【0014】
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。
【0015】
半導体記憶装置１及びメモリコントローラ２は、これらの組み合わせにより１つのメモリシステムを構成してもよい。メモリシステムは、例えばメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。
【0016】
次に、メモリセルアレイ１０の構成について説明する。
図２は、メモリセルアレイ１０の一部の等価回路を示す図である。図２は、メモリセルアレイ１０に含まれた一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０～ＳＴＲ３を含む。
図２は、メモリセルアレイ１０の一部の等価回路を示す図である。図２は、メモリセルアレイ１０に含まれた一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０～ＳＴＲ３を含む。
【0017】
各ストリングＳＴＲ０～ＳＴＲ３は、複数のＮＡＮＤストリングスＮＳの集合体である。各ＮＡＮＤストリングスＮＳの一端は、ビットラインＢＬ０～ＢＬｍ（ｍは１以上の整数）のいずれかに接続されている。ＮＡＮＤストリングスＮＳの他端は、ソースラインＳＬに接続されている。各ＮＡＮＤストリングスＮＳは、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、第１選択トランジスタＳ１、及び第２選択トランジスタＳ２を含む。
【0018】
複数のメモリセルトランジスタＭＴ０～ＭＴｎは、電気的に互いに直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート及びメモリ積層膜を含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲートに印加された電圧に応じて、メモリ積層膜の状態を変化させる。例えば、メモリ積層膜に含まれる電荷蓄積膜に電荷を蓄積する。メモリセルトランジスタＭＴの制御ゲートは、対応するワードラインＷＬ０～ＷＬｎのいずれかに接続されている。メモリセルトランジスタＭＴは、ワードラインＷＬを介して、ロウデコーダ１１と電気的に接続されている。
【0019】
各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、いずれかのビットラインＢＬ０～ＢＬｍとの間に接続されている。第１選択トランジスタＳ１のドレインは、いずれかのビットラインＢＬ０～ＢＬｍに接続されている。第１選択トランジスタＳ１のソースは、メモリセルトランジスタＭＴｎに接続されている。各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１の制御ゲートは、いずれかの選択ゲートラインＳＧＤ０～ＳＧＤ３に接続されている。
第１選択トランジスタＳ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳ１は、所定の電圧が選択ゲートラインＳＧＤ０～ＳＧＤ３のうち当該第１選択トランジスタＳ１に対応する選択ゲートラインＳＧＤに印可された場合に、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
第１選択トランジスタＳ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳ１は、所定の電圧が選択ゲートラインＳＧＤ０～ＳＧＤ３のうち当該第１選択トランジスタＳ１に対応する選択ゲートラインＳＧＤに印可された場合に、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
【0020】
各ＮＡＮＤストリングスＮＳにおける第２選択トランジスタＳ２は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、ソースラインＳＬとの間に接続されている。第２選択トランジスタＳ２のドレインは、メモリセルトランジスタＭＴ０に接続されている。第２選択トランジスタＳ２のソースは、ソースラインＳＬに接続されている。第２選択トランジスタＳ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１と電気的に接続されている。第２選択トランジスタＳ２は、所定の電圧が選択ゲートラインＳＧＳに印可された場合に、ＮＡＮＤストリングスＮＳとソースラインＳＬとを接続する。
【0021】
なお、メモリセルアレイ１０は、上記で説明した以外のその他の回路構成であってもよい。例えば、各ブロックＢＬＫが含む各ストリングＳＴＲの個数、各ＮＡＮＤストリングスＮＳが含むメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴＤ及びＳＴＳの個数は、変更されてもよい。また、ＮＡＮＤストリングスＮＳが１つ以上のダミートランジスタを含んでいてもよい。
【0022】
図３は、本実施形態の半導体記憶装置１の一部を示す平面図である。
本実施形態の半導体記憶装置１は、図３に示すように、メモリセルアレイ１０と、例えば、メモリセルアレイ１０のＸ方向の両端部に設けられた階段部分Ｓとを含む。各スリットＳＴは、一方の階段部分Ｓから、メモリセルアレイ１０を経て、他方の階段部分Ｓまで設けられている。メモリセルアレイ１０は、セルアレイ領域を有する。セルアレイ領域には、ＮＡＮＤストリングスＮＳが集積される。
本実施形態の半導体記憶装置１は、図３に示すように、メモリセルアレイ１０と、例えば、メモリセルアレイ１０のＸ方向の両端部に設けられた階段部分Ｓとを含む。各スリットＳＴは、一方の階段部分Ｓから、メモリセルアレイ１０を経て、他方の階段部分Ｓまで設けられている。メモリセルアレイ１０は、セルアレイ領域を有する。セルアレイ領域には、ＮＡＮＤストリングスＮＳが集積される。
【0023】
【0024】
半導体記憶装置１のメモリセルアレイ１０は、図４に示すように、基板３０、回路層ＰＥ、セルアレイ領域ＣＡ、及び端部領域ＥＡを有する。
【0025】
基板３０は、例えば、シリコン基板である。基板３０の表面領域には、複数の素子分離領域３０Ａがある。素子分離領域３０Ａは、例えば、シリコン酸化物を含む。Ｙ方向に隣り合う素子分離領域３０Ａの間には、トランジスタＴｒのソース領域及びドレイン領域がある。
【0026】
回路層ＰＥは、基板３０上にある。回路層ＰＥは、半導体記憶装置１のロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を含む。回路層ＰＥは、例えば、複数のトランジスタＴｒと複数の配線層Ｄ０，Ｄ１と複数のビアＣ１，Ｃ２を含む。複数のトランジスタＴｒ、複数の配線層Ｄ０，Ｄ１及び複数のビアＣ１，Ｃ２は、絶縁層Ｅ１内にある。絶縁層Ｅ１は、例えば、シリコン酸化物を含む。ビアＣ１は、トランジスタＴｒのソース領域又はドレイン領域と配線層Ｄ０とを接続する。ビアＣ２は、トランジスタＴｒのゲート領域と配線層Ｄ１とを接続する。ビアＣ１，Ｃ２及び配線層Ｄ０，Ｄ１は、例えば、タングステンを含む。
【0027】
（セルアレイ領域ＣＡ）
セルアレイ領域ＣＡは、複数の絶縁膜２４と複数の導電膜２５とがＺ方向に交互に積層された第１積層体２０Ａと、半導体ボディ６１を含む複数の第１柱状部ＣＬ１と、を有する。本実施形態において、絶縁膜２４は「第１絶縁膜」の一例であり、導電膜２５は「第１導電膜」および後述する「第２導電膜」の一例である。半導体ボディ６１は「第１半導体層」および「第２半導体層」の一例である。
セルアレイ領域ＣＡは、複数の絶縁膜２４と複数の導電膜２５とがＺ方向に交互に積層された第１積層体２０Ａと、半導体ボディ６１を含む複数の第１柱状部ＣＬ１と、を有する。本実施形態において、絶縁膜２４は「第１絶縁膜」の一例であり、導電膜２５は「第１導電膜」および後述する「第２導電膜」の一例である。半導体ボディ６１は「第１半導体層」および「第２半導体層」の一例である。
【0028】
第１積層体２０Ａは、Ｚ方向に沿って、基板３０側から順に、導電膜２１、絶縁膜２２、複数の導電膜２５、および複数の絶縁膜２４を有する。導電膜２１および複数の導電膜２５は、それぞれＸ方向及びＹ方向に広がる。絶縁膜２２および複数の絶縁膜２４は、それぞれＸ方向及びＹ方向に広がる。複数の絶縁膜２４と複数の導電膜２５は、Ｚ方向に１層ずつ交互に積層されている。
【0029】
絶縁膜２２は、導電膜２１と導電膜２５との間にある。絶縁膜２４は、Ｚ方向に隣り合う導電膜２５の間にある。絶縁膜２４は、Ｚ方向で隣り合う２つの導電膜２５の間を絶縁する。絶縁膜２４の層数は、導電膜２５の層数によって決まる。絶縁膜２４の膜厚は、例えば、２０ｎｍ以下である。絶縁膜２２と複数の絶縁膜２４は、例えば、シリコン酸化物を含む。
【0030】
複数の導電膜２５は、それぞれＸ方向及びＹ方向に広がる。すなわち、それぞれの導電膜２５は、Ｘ方向およびＹ方向に沿って広がった板状に形成される。導電膜２５は、例えば、タングステン、または不純物がドープされたポリシリコンである。導電膜２５の層数は、任意である。
【0031】
複数の導電膜２５は、Ｚ方向に積層された複数の導電膜２５Ａと、Ｚ方向で基板３０と複数の導電膜２５Ａとの間に位置した導電膜２５Ｂと、Ｚ方向で複数の導電膜２５Ａに対して基板３０とは反対側に位置した導電膜２５Ｃとを含む。
【0032】
複数の導電膜２５のうち、第１積層体２０Ａの下から少なくとも１層である導電膜２５Ｂは、ソース側の選択ゲートライン（ソース側選択ゲートライン）ＳＧＳとして機能してよい。ソース側選択ゲートラインＳＧＳとして機能する導電膜２５Ｂは、単層でも複数層でもよい。すなわち、ソース側選択ゲートラインＳＧＳは、１層の導電膜２５によって構成されてもよいし、複数の導電膜２５によって構成されてもよい。また、ソース側選択ゲートラインＳＧＳが複数層で構成される場合、複数の導電膜２５Ｂのそれぞれが、互いに異なる導電体によって構成されてもよい。
【0033】
導電膜２５のうち、第１積層体２０Ａの上から少なくとも１層である導電膜２５Ｃは、ドレイン側の選択ゲートライン（ドレイン側選択ゲートライン）ＳＧＤとして機能する。ドレイン側選択ゲートラインＳＧＤとして機能する導電膜２５Ｃは、単層でも複数層でもよい。すなわち、ドレイン側選択ゲートラインＳＧＤは、１層の導電膜２５Ｃによって構成されてもよいし、複数の導電膜２５Ｃによって構成されてもよい。また、ドレイン側選択ゲートラインＳＧＤが複数層で構成される場合、導電膜２５Ｃのそれぞれが、互いに異なる導電体によって構成されてもよい。
【0034】
複数の導電膜２５のうち、ソース側選択ゲートラインＳＧＳおよびドレイン側選択ゲートラインＳＧＤ以外の複数の導電膜２５（つまり導電膜２５Ａ）は、ワードラインＷＬとして機能する。ワードラインＷＬとして機能する複数の導電膜２５Ａは、例えば、第１柱状部ＣＬ１の外周を囲む。
【0035】
導電膜２１は、回路層ＰＥの上方に配置される。導電膜２１は、半導体層２１Ａ，２１Ｂ，２１Ｃを含む。半導体層２１Ａは、回路層ＰＥ上にある。半導体層２１Ａは、例えばｎ型の半導体である。半導体層２１Ａは、例えば、不純物がドープされたポリシリコンである。半導体層２１Ｂは、半導体層２１Ａ上にある。半導体層２１Ｂは、第１柱状部ＣＬ１の半導体ボディ６１と接する。半導体層２１Ｂは、例えば不純物がドープされたエピタキシャル膜である。半導体層２１Ｂは、例えば、リンを含む。半導体層２１Ｃは、半導体層２１Ｂ上にある。半導体層２１Ｃは、例えばｎ型又はノンドープの半導体である。
【0036】
カバー絶縁層５０，５１は、第１積層体２０Ａの最上層の導電膜２５Ｃの上方にある。カバー絶縁層５０，５１は、第１積層体２０ＡとビットラインＢＬとの間を絶縁する。カバー絶縁層５０，５１は、例えば、シリコン酸化物を含む。
【0037】
ビットラインＢＬは、カバー絶縁層５１の上方に、例えばＹ方向に延伸したライン状に形成され、第１柱状部ＣＬ１と電気的に接続される。複数のビットラインＢＬは、図示しない領域において、Ｘ方向に配列されている。
【0038】
複数の第１柱状部ＣＬ１は、第１積層体２０Ａ内に設けられている。複数の第１柱状部ＣＬ１は、それぞれＺ方向に延びている。複数の第１柱状部ＣＬ１は、例えば、複数の導電膜２５ならびに半導体層２１Ｂ，２１ＣをそれぞれＺ方向に貫通する。第１柱状部ＣＬ１は、下部柱状部ＬＣＬ１と、下部柱状部ＬＣＬ１の上方に接して設けられた上部柱状部ＵＣＬ１とを含む。下部柱状部ＬＣＬ１は、半導体層２１Ａに接している。上部柱状部ＵＣＬ１は、カバー絶縁層５０に接している。
【0039】
次に、第１柱状部ＣＬ１およびその近傍の構造について詳述する。
図５は、セルアレイ領域ＣＡと端部領域ＥＡの境界近傍における第１柱状部ＣＬ１と第２柱状部ＣＬ２の拡大断面図である。図６は、第１柱状部ＣＬ１の近傍を導電膜２５Ａに沿って切断した断面図である。図６は、第１柱状部ＣＬ１をＸＹ面で切断した断面である。図７は、図５に示す領域Ｘの拡大図である。
図５は、セルアレイ領域ＣＡと端部領域ＥＡの境界近傍における第１柱状部ＣＬ１と第２柱状部ＣＬ２の拡大断面図である。図６は、第１柱状部ＣＬ１の近傍を導電膜２５Ａに沿って切断した断面図である。図６は、第１柱状部ＣＬ１をＸＹ面で切断した断面である。図７は、図５に示す領域Ｘの拡大図である。
【0040】
複数の第１柱状部ＣＬ１のそれぞれは、メモリホールＭＨ内に形成され、内側から順に、絶縁コア６０、半導体ボディ６１、及びメモリ積層膜６２を有する。本実施形態において半導体ボディ６１は「第１半導体層」の一例である。
【0041】
メモリホールＭＨの側壁ＭＨｓには、図７に示すように、導電膜２５側に向かって窪んだ複数のリセスＲＥが形成されている。この複数のリセスＲＥは、筒状に形成されたメモリホールＭＨの側壁ＭＨｓのうち、導電膜２５に対応する位置の側壁ＭＨｓに、エッチングによって導電膜２５側に向かって凹むように形成された溝である。言い換えれば、導電膜２５のメモリホールＭＨ側の端面、絶縁膜２４のメモリホールＭＨ側の端面よりも、メモリホールＭＨから遠い位置にある。
【0042】
リセスＲＥのそれぞれの深さｄは、Ｚ方向において異なる。後述するように、第１柱状部ＣＬ１は、基板３０に近い側の径が小さくなる形状を有する。つまり、メモリホールＭＨも、基板３０に近づく方向に向かうに従って、径が徐々に小さくなる形状を有し、リセスＲＥの深さｄもそれに伴い、Ｚ方向においてそれぞれ異なる大きさとなる。
【0043】
これは、導電膜２５がリプレースされる前に設けられていた絶縁膜２６Ｂ（図５、９参照）に由来する。製造時、メモリホールＭＨの径が小さくなる部位（縮径部Ｑ、図５、７参照）に設けられる絶縁膜２６Ｂは絶縁膜２６Ａよりも比較的高いエッチングレートの材料で構成されているため、メモリホールＭＨ形成時やリセスＲＥ形成時に、絶縁膜２６Ａよりも絶縁膜２８Ｂの方がよりエッチングされる。つまり、メモリホールＭＨの側壁に形成されるリセスＲＥの量（深さ）は、絶縁膜２８Ｂの方が相対的に多くなる。そのため、リセスＲＥの深さｄもそれに伴い、Ｚ方向においてそれぞれ異なる大きさとなる。より具体的には、メモリホールＭＨの径が小さくなる部位、すなわち縮径部Ｑに対応する領域においては、リセスＲＥの深さｄは大きくなる。
【0044】
複数の第１柱状部ＣＬ１はそれぞれ、下部柱状部ＬＣＬ１と上部柱状部ＵＣＬ１を有する。すなわち第１柱状部ＣＬ１は、下部柱状部ＬＣＬ１と上部柱状部ＵＣＬ１との積層構造である。
【0045】
下部柱状部ＬＣＬ１と上部柱状部ＵＣＬ１は、いずれも基板３０に近い側の径が小さく、基板３０から離れる方向（Ｚ方向）に向かうにしたがって、径が徐々に大きくなる柱状に形成されている。第１柱状部ＣＬ１は、下部柱状部ＬＣＬ１と上部柱状部ＵＣＬ１それぞれにおいて、径が徐々に小さくなる縮径部Ｑが形成されている。なお、図５では、下部柱状部ＬＣＬ１と上部柱状部ＵＣＬ１それぞれに１つの縮径部Ｑが形成される形態を示しているが、縮径部Ｑの個数は特に限定されない。例えば、下部柱状部ＬＣＬ１に２つ以上の縮径部Ｑが設けられてもよい。つまり、下部柱状部ＬＣＬ１が、Ｚ方向に沿って、径が拡径する部分と縮径する部分が交互に設けられる形態であってもよい。
【0046】
なお、以下の説明において、下部柱状部ＬＣＬ１と上部柱状部ＵＣＬ１の積層構造である第１柱状部ＣＬ１に関し、１つの第１柱状部ＣＬ１として機能や構造を説明可能な場合は、下部柱状部ＬＣＬ１と上部柱状部ＵＣＬ１とを区別した説明を省略し、単に第１柱状部ＣＬ１と表記し、説明する。
【0047】
絶縁コア６０は、Ｚ方向に延び、柱状である。絶縁コア６０は、例えば、シリコン酸化物を含む。絶縁コア６０は、Ｚ方向から見てメモリホールＭＨの中心軸を含む中央部に設けられる。
【0048】
半導体ボディ６１は、Ｚ方向に延びる。半導体ボディ６１は、例えば環状に形成され、絶縁コア６０の外側面（外周面）を被覆する。半導体ボディ６１は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ６１は、第１選択トランジスタＳ１、複数のメモリセルトランジスタＭＴ及び第２選択トランジスタＳ２のそれぞれのチャネルとして機能する。ここでいう「チャネル」とは、ソース側とドレイン側との間におけるキャリアの流路である。
【0049】
半導体ボディ６１は、導電膜２５側に突出した複数の凸部６１ａを有する。凸部６１ａは、Ｚ方向で隣り合う絶縁膜２４の間において、半導体ボディ６１の外側面から導電膜２５側に向かって延びている。換言するに、凸部６１ａは、対応するリセスＲＥ内に設けられている。凸部６１ａは半導体ボディ６１の一部であり、半導体ボディ６１と同じ材料からなる。半導体ボディ６１の外側面に凸部６１ａを設ける、つまり、半導体ボディ６１の一部を導電膜２５側に突出した形状とすることで、当該凸部６１ａ近傍に電界を集中させることができ、隣接するメモリセル間の干渉を抑制できる。
なお、凸部６１ａの突起長さなどの詳細は後述する。
なお、凸部６１ａの突起長さなどの詳細は後述する。
【0050】
メモリ積層膜６２は、Ｚ方向に延びる。メモリ積層膜６２は、半導体ボディ６１の外側面（外周面）を被覆する。メモリ積層膜６２は、メモリホールＭＨの内側面（内周面）と半導体ボディ６１の外側面（外周面）との間にある。メモリ積層膜６２は、例えば、トンネル絶縁膜６３、電荷蓄積膜６４、及びカバー絶縁膜６５を含む。これら複数の膜は、半導体ボディ６１側から、トンネル絶縁膜６３、電荷蓄積膜６４、カバー絶縁膜６５の順で設けられる。
【0051】
トンネル絶縁膜６３は、半導体ボディ６１の外側面を被覆する。すなわち、トンネル絶縁膜６３は、電荷蓄積膜６４と半導体ボディ６１との間に位置する。トンネル絶縁膜６３は、例えばシリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜６３は、半導体ボディ６１と電荷蓄積膜６４との間の電位障壁である。
【0052】
電荷蓄積膜６４は、トンネル絶縁膜６３の外側面を被覆する。すなわち、電荷蓄積膜６４は、それぞれの導電膜２５とトンネル絶縁膜６３との間に位置する。電荷蓄積膜６４は、例えばシリコン窒化物を含む。電荷蓄積膜６４と複数の導電膜２５のそれぞれとが交差する部分は、それぞれメモリセルトランジスタＭＴとして機能する。電荷蓄積膜６４が複数の導電膜２５のそれぞれと交差する部分（電荷蓄積部）内の電荷の有無、又は、蓄積された電荷量によって、メモリセルトランジスタＭＴはデータを保持する。電荷蓄積膜６４は、それぞれの導電膜２５と半導体ボディ６１との間にあり、周りを絶縁材料で囲まれている。
【0053】
カバー絶縁膜６５は、セルアレイ領域ＣＡの場合、例えば、それぞれの絶縁膜２４と電荷蓄積膜６４との間に位置する。カバー絶縁膜６５は、例えばシリコン酸化物を含む。カバー絶縁膜６５は、加工時に電荷蓄積膜６４をエッチングから保護する。カバー絶縁膜６５は、なくてもよいし、導電膜２５と電荷蓄積膜６４との間に一部残して、ブロック絶縁膜として用いてもよい。
【0054】
また、セルアレイ領域ＣＡにおいては、それぞれの導電膜２５と絶縁膜２４との間、及び、それぞれの導電膜２５とメモリ積層膜６２との間には、ブロック絶縁膜７１、バリア膜７２を有してもよい。ブロック絶縁膜７１は、バックトンネリングを抑制する。バックトンネリングは、導電膜２５からメモリ積層膜６２への電荷が戻る現象である。バリア膜２５ｂは、導電膜２５とブロック絶縁膜７１との間の密着性を向上させる。ブロック絶縁膜７１は、例えばシリコン酸化膜又は金属酸化物膜である。金属酸化物の一例は、アルミニウム酸化物である。バリア膜７２は、例えば導電膜２５がタングステンの場合、一例として窒化チタンとチタンとの積層構造膜である。
【0055】
図８は、導電膜２１の近傍を拡大した断面図である。図８は、導電膜２１および第１柱状部ＣＬ１をＹ方向およびＺ方向に平行な面（ＹＺ面）で切断した断面である。導電膜２１は、上述のように例えば、半導体層２１Ａ、半導体層２１Ｂ、半導体層２１Ｃを含む。導電膜２１は、複数の第１柱状部ＣＬ１それぞれに接続されている。導電膜２１は、例えばＸ方向およびＹ方向に沿って広がった板状に形成され、ソースラインＳＬとして機能する。なお、端部領域ＥＡにおける導電膜２１も、図８と同様の構造であってもよい。
【0056】
（端部領域ＥＡ）
端部領域ＥＡは、Ｙ方向においてスリットＳＴを介してセルアレイ領域ＣＡと隣接した、メモリセルアレイ１０の端部に位置する領域である。端部領域ＥＡは、第２積層体２０Ｂと、第３積層体２０Ｃと、半導体ボディ６１を含む複数の第２柱状部ＣＬ２と、を有する。
端部領域ＥＡは、Ｙ方向においてスリットＳＴを介してセルアレイ領域ＣＡと隣接した、メモリセルアレイ１０の端部に位置する領域である。端部領域ＥＡは、第２積層体２０Ｂと、第３積層体２０Ｃと、半導体ボディ６１を含む複数の第２柱状部ＣＬ２と、を有する。
【0057】
端部領域ＥＡのうち、セルアレイ領域ＣＡ側の領域である第２積層体２０Ｂは、スリットＳＴをＹ方向で隣り合う。第２積層体２０Ｂは、上述した第１積層体２０Ａと同様の構造を有していてもよい。すなわち、第２積層体２０Ｂは、Ｚ方向に沿って、基板３０側から順に、導電膜２１、絶縁膜２２、複数の導電膜２５、および複数の絶縁膜２４を有する。絶縁膜２４は「第２絶縁膜」の一例であり、導電膜２５は「第２導電膜」の一例である。
【0058】
他方、端部領域ＥＡのうちセルアレイ領域ＣＡとは反対側の領域である第３積層体２０Ｃは、第２積層体２０ＢとスリットＳＴの反対側で隣り合い、絶縁膜２４と絶縁膜２６とがＺ方向に交互に積層された構造を有する。
【0059】
複数の第２柱状部ＣＬ２は、第２積層体２０Ｂおよび第３積層体２０Ｃ内に設けられている。複数の第２柱状部ＣＬ２は、それぞれＺ方向に延びている。複数の第２柱状部ＣＬ２は、例えば、それぞれ第２積層体２０Ｂおよび第３積層体２０ＣをＺ方向に貫通する。第２柱状部ＣＬ２の下部は、半導体層２１Ａに接している。第２柱状部ＣＬ２の上部は、カバー絶縁層５０に接している。第２柱状部ＣＬ２の具体的な構造は第１柱状部ＣＬ１と同様であるが、端部領域ＥＡにおける第２柱状部ＣＬ２は、メモリの動作には寄与しない、いわゆるダミーピラーである。
【0060】
端部領域ＥＡにおけるカバー絶縁層５０、ビットラインＢＬは、セルアレイ領域ＣＡにおけるカバー絶縁層５０、ビットラインＢＬと同様の構成である。
【0061】
第３積層体２０Ｃは、Ｚ方向に、導電膜２１、絶縁膜２２、酸素を含む複数の絶縁膜２４、窒素を含む複数の絶縁膜２６Ａ、窒素を含む複数の絶縁膜２６Ｂを有する。複数の絶縁膜２４と複数の絶縁膜２６Ａは、Ｚ方向において、この順にて繰り返し積層されている。複数の絶縁膜２４と複数の絶縁膜２６Ｂは、Ｚ方向において、この順にて繰り返し積層されている。本実施形態において、絶縁膜２６Ａ、２６Ｂは「第３絶縁膜」の一例である。端部領域ＥＡにおける導電膜２１および絶縁膜２２の構成は、セルアレイ領域ＣＡにおけるそれらと同様である。
【0062】
なお、以下では、複数の絶縁膜２４と複数の絶縁膜２６ＡとがＺ方向に交互に積層された構造を「第１構造体Ｒ１」と称し、複数の絶縁膜２４と複数の絶縁膜２６ＢとがＺ方向に交互に積層された構造を「第２構造体Ｒ２」と称して説明する。
【0063】
図９は、図５に示す領域Ｙの拡大図である。領域Ｙは、端部領域ＥＡのうち、第２積層体２０Ｂおよび第３積層体２０Ｃの境界近傍を含む領域である。第１構造体Ｒ１と第２構造体Ｒ２は、Ｚ方向に沿って交互に設けられている。
【0064】
複数の絶縁膜２４は、それぞれＸ方向及びＹ方向に広がる。複数の絶縁膜２４は、例えば、シリコン酸化物を含む。絶縁膜２４は、Ｚ方向に隣り合う絶縁膜２６Ａ同士、もしくは絶縁膜２６Ｂ同士の間にある。第１構造体Ｒ１と第２構造体Ｒ２との境界においては、絶縁膜２４は、絶縁膜２６Ａと絶縁膜２６Ｂとの間にある。絶縁膜２４の層数は、絶縁膜２６Ａおよび絶縁膜２６Ｂの層数によって決まる。絶縁膜２４の膜厚は、例えば、２０ｎｍ以下である。
【0065】
複数の絶縁膜２６Ａは、それぞれＸ方向及びＹ方向に広がる。すなわち、それぞれの絶縁膜２６Ａは、Ｘ方向およびＹ方向に沿って広がった板状に形成される。絶縁膜２６Ａは、例えば、シリコン窒化物を含む。絶縁膜２６Ａの層数は、任意である。
【0066】
複数の絶縁膜２６Ｂは、それぞれＸ方向及びＹ方向に広がる。すなわち、それぞれの絶縁膜２６Ｂは、Ｘ方向およびＹ方向に沿って広がった板状に形成される。絶縁膜２６Ｂは、例えば、シリコン窒化物を含み、さらに、酸素もしくは水素を含む。絶縁膜２６Ｂの層数は、任意である。
【0067】
複数の絶縁膜２６Ｂはそれぞれ、図９に示すように、Ｚ方向（膜厚方向）において、上部領域２６ＢＵと下部領域２６ＢＬを有する。上部領域２６ＢＵは、絶縁膜２４の下面２４Ｌ側に位置し、下部領域２６ＢＬは、絶縁膜２４の上面２４Ｕ側に位置する。
【0068】
絶縁膜２６Ｂにおける下部領域２６ＢＬは、上部領域２６ＢＵよりも大きい、第１薬液に対するエッチングレートを有する。絶縁膜２６Ｂを構成する上部領域２６ＢＵおよび下部領域２６ＢＬは、どちらも窒化シリコン等の絶縁膜から構成される。しかしながら、リン酸に対するエッチングレートは、上部領域２６ＢＵよりも下部領域２６ＢＬの方が大きい。そのため、図９に示すように、絶縁膜２６ＢのセルアレイＣＡ側の端部の断面形状は、上部領域２６ＢＵから下部領域ＢＬにかけて略傾斜した形状となる。すなわち、絶縁膜２６Ｂの下面の長さは、絶縁膜２６Ａの長さよりも短い。なお、絶縁膜２６において、下部領域２６ＢＬから上部領域２６ＢＵに向かってエッチングレートが次第に大きくなるレート傾斜を有してもよい。
なお、本実施形態において、リン酸は「第１薬液」の一例である。
なお、本実施形態において、リン酸は「第１薬液」の一例である。
【0069】
また、絶縁膜２６Ｂにおいて、下部領域２６ＢＬの密度は、上部領域２６ＢＵの密度と異なってもよい。例えば、下部領域２６ＢＬの密度は、上部領域２６ＢＵの密度よりも小さくてもよい。下部領域２６ＢＬの密度を上部領域ＢＵよりも小さくすることで、リン酸に対するエッチングレートを大きくすることができる。
【0070】
また、絶縁膜２６Ｂにおいて、下部領域２６ＢＬにおける酸素（Ｏ）の含有率は、上部領域２６ＢＵにおける酸素の含有率と異なってもよい。例えば、下部領域２６ＢＬの酸素の含有率は、上部領域２６ＢＵの酸素の含有率よりも小さくてもよい。下部領域２６ＢＬの酸素含有率を上部領域ＢＵよりも小さくすることで、リン酸に対するエッチングレートを大きくすることができる。
【0071】
なお、上部領域２６ＢＵ及び下部領域２６ＢＬは、透過型電子顕微鏡（Transmission Electron Microscope: TEM）等によって見分けることが可能である。
【0072】
図９に示す例において、導電膜２５における絶縁膜２６Ｂのセルアレイ領域ＣＡ側の端部は、導電膜２５における絶縁膜２６ＡのセルアレイＣＡ側の端部よりも、セルアレイ領域ＣＡから遠い。
【0073】
ここで、第２積層体２０Ｂは、複数の導電膜２５のうち、少なくとも１つの導電膜２５がＹ方向で第３積層体２０Ｃの内部に突出した突出部２５Ｔを有する。例えば、図９の場合には、絶縁膜２６Ｂに対応する導電膜２５、つまり第２構造体Ｒ２における導電膜２５が第３積層体２０Ｃの内部に突出している。他方で、絶縁膜２６Ａに対応する導電膜２５、つまり第１構造体Ｒ２における導電膜２５のセルアレイ領域ＣＡと反対側の端部は、第３積層体２０Ｃには到達しない。
【0074】
突出部２５Ｔに含まれる導電膜２５は、第１部分２５Ｔ１と、第２部分２５Ｔ２とを有する。第１部分２５Ｔ１は、例えば導電膜２５の上層に、第２部分２５Ｔ２は導電膜の下層に位置する。なお、第１部分２５Ｔ１が導電膜２５の下層に、第２部分２５Ｔ２が導電膜の上層に位置してもよい。
【0075】
第２部分２５Ｔ２は、第１部分２５Ｔ１より第３積層体２０Ｃの内部により突出する。つまり、絶縁膜２６Ｂの膜厚方向におけるエッチングレートの違いにより、対応する導電膜２５のセルアレイ領域ＣＡとは反対側の端部の突出量が膜厚方向において異なる。本実施形態において、セルアレイ領域ＣＡとは反対側の端部の突出量が膜厚方向において異なる個々の導電膜２５が、「第３導電膜」の一例である。なお、導電膜２５のセルアレイ領域ＣＡとは反対側の端部が、第１部分２５Ｔ１から第２部分Ｔ２に向けて傾斜する形状を有してもよい。
【0076】
また、上部領域２６ＢＵと下部領域ＢＬは、膜厚方向において接していてもよいし、離間していてもよい。
【0077】
また、上部領域２６ＢＵと下部領域２６ＢＬは、いずれも層状であって、互いに積層されていてもよい。つまり、絶縁膜２６Ｂは、積層構造を有し、下部領域２６ＢＬの上方に上部領域２６ＢＵが設けられた構成であってもよい。
【0078】
なお、以上説明した下部領域２６ＢＬを含む第２構造体Ｒ２は、図５に示すように、Ｙ方向において、縮径部Ｑと重なる位置にある。換言するに、第１柱状部ＣＬ１および第２柱状部ＣＬ２の縮径部ＱとＹ方向において重なる位置に、絶縁膜２６Ｂが設けられる。
【0079】
絶縁膜２６Ｂは、ドライエッチングによるメモリホールＭＨ形成時、Ｚ方向で隣り合う絶縁膜２４の間で生じる、いわゆる「ＳｉＮ欠け」の量を抑制する機能を有する。「ＳｉＮ欠け」に関する説明は後述する。
【0080】
ここで、凸部６１ａ（図７参照）と、端部領域ＥＡにおける第１構造体Ｒ１および第２構造体Ｒ２との関係について説明する。
図５、図７に示すように、複数の凸部６１ａのうち、突出部２５ＴとＹ方向で重なる第１凸部６１ａ１の長さｓ１は、突出部２５ＴとＹ方向で重ならない第２凸部６１ａ２の長さｓ２よりも短い。つまり、第１構造体Ｒ１とＹ方向で重なる第１凸部６１ａ１の長さｓ１の方が、第２構造体Ｒ２とＹ方向で重なる第２凸部６１ａ２の長さｓ２よりも短い。
図５、図７に示すように、複数の凸部６１ａのうち、突出部２５ＴとＹ方向で重なる第１凸部６１ａ１の長さｓ１は、突出部２５ＴとＹ方向で重ならない第２凸部６１ａ２の長さｓ２よりも短い。つまり、第１構造体Ｒ１とＹ方向で重なる第１凸部６１ａ１の長さｓ１の方が、第２構造体Ｒ２とＹ方向で重なる第２凸部６１ａ２の長さｓ２よりも短い。
【0081】
複数の凸部６１ａそれぞれの長さ（突起量）は、第１柱状部ＣＬ１に形成されている縮径部Ｑとの相対的な位置関係に応じて異なる。すなわち、複数の凸部６１ａそれぞれの長さは、Ｚ方向で異なる。具体的には、第１柱状部ＣＬ１および第２柱状部ＣＬ２において、径が小さくなる縮径部Ｑに対応する凸部６１ａの突出量は、縮径部Ｑ以外に対応する凸部６１ａよりも大きい。これは、絶縁膜２６Ｂにおいて、膜厚方向でエッチングレートを変化させていることに由来する。つまり、絶縁膜２６の位置に対応する凸部６１ａは、メモリホールＭＨ形成時に、絶縁膜２６の下部領域２６ＢＬが積極的にエッチングされ、その結果、凸部６１ａの形成領域となる溝がＹ方向に向かって大きく形成されやすくなるためである。そして、当該溝が大きく形成される（つまり絶縁膜２６Ｂが絶縁膜２６Ａよりもエッチングされやすい）ということは、ＳｉＮ欠けの量（つまり、欠けサイズ）を減少することが可能となる。ＳｉＮ欠けの量が多くなると、閾値電圧のバラつきが大きくなり、電気的特性が不安定化する場合があるが、絶縁膜２６Ｂにおいて膜厚方向でエッチングレートを変動させて、縮径部Ｑの凸部６１аの長さをそれ以外の領域よりも長くすることで、ＳｉＮ欠けの量を低減でき、電気的特性の安定化を図ることができる。
【0082】
ここで本実施形態の半導体記憶装置１は、図３に示すように、Ｚ方向からの平面視で、複数のスリットＳＴおよびスリットＳＨＥを有する。複数のスリットＳＴは、第１積層体２０ＡをＹ方向に区分する、もしくは第１積層体２０Ａと第２積層体２０ＢをＹ方向に区分する溝である。すなわち、スリットＳＴにより、セルアレイ領域ＣＡと端部領域ＥＡとがＹ方向に分断されている。複数のスリットＳＴはいずれも、Ｘ方向に延びる。
【0083】
複数のスリットＳＴはいずれも深いスリットであり、第１積層体２０Ａおよび第２積層体２０Ｂを貫通し、カバー絶縁層５０の上面から導電膜２１まで至る。スリットＳＴ内は、第１分離部８１が配置されている。第１分離部８１は、例えば、シリコン酸化物を含む絶縁体である。Ｙ方向に隣り合うスリットＳＴ間にある第１積層体２０Ａは、ブロック（図１の「ＢＬＫｎ」参照）と呼ばれ、例えば、データ消去の最小単位を構成する。なお、第１分離部８１内には、導電体（例えば、タングステン、Ｐｏｌｙ－Ｓｉなど）が配置されていてもよい。
【0084】
複数のスリットＳＨＥは浅いスリットであり、カバー絶縁層５０の上面から第１積層体２０Ａの途中、および第２積層体２０Ｂの途中まで設けられている。スリットＳＨＥは、カバー絶縁層５０の上面から第３積層体２０Ｃの途中まで設けられてもよい。
【0085】
スリットＳＨＥ内は、第２分離部８２が配置されている。第２分離部８２は、例えば、シリコン酸化物を含む絶縁体である。Ｙ方向に隣り合う隣接する２つのスリットＳＨＥで区切られる領域が、いわゆるストリング（ＳＴＲ）である。
【0086】
尚、半導体記憶装置１のメモリセルアレイの平面レイアウトは、図３に示すレイアウトに限らず、その他のレイアウトであってもよい。例えば、隣り合う１つのストリング内における第１柱状部ＣＬ１の個数及び配置は、適宜変更されうる。
【0087】
＜１．２ 作用＞
上述したように、端部領域ＥＡとセルアレイ領域ＣＡは、スリットＳＴによって分断されている。端部領域ＥＡは上記の通り、メモリセルアレイ１０のＹ方向の端部に位置する。当該端部は、リプレース時にスリットＳＴから投入されるエッチング液（例えば、リン酸）が到達しない（影響しない）領域である。つまり、端部領域ＥＡに位置する積層体のうち、スリットＳＴからＹ方向に一定の距離離れた領域である第３積層体２０Ｃにおいては、犠牲膜である絶縁膜２６Ａ，Ｂが除去されることなく残存する。ただし、この端部領域ＥＡはメモリとして機能しない領域であるため、半導体記憶装置１の機能としては何ら問題ない。
上述したように、端部領域ＥＡとセルアレイ領域ＣＡは、スリットＳＴによって分断されている。端部領域ＥＡは上記の通り、メモリセルアレイ１０のＹ方向の端部に位置する。当該端部は、リプレース時にスリットＳＴから投入されるエッチング液（例えば、リン酸）が到達しない（影響しない）領域である。つまり、端部領域ＥＡに位置する積層体のうち、スリットＳＴからＹ方向に一定の距離離れた領域である第３積層体２０Ｃにおいては、犠牲膜である絶縁膜２６Ａ，Ｂが除去されることなく残存する。ただし、この端部領域ＥＡはメモリとして機能しない領域であるため、半導体記憶装置１の機能としては何ら問題ない。
【0088】
本実施形態では、端部領域ＥＡのうち第３積層体２０Ｃにおいて、膜厚方向でエッチングレートの異なる複数の領域（図９に示す例では、上部領域２６ＢＵと下部領域２６ＢＬの２領域）が形成された絶縁膜２６Ｂが設けられている。これは、メモリホールＭＨ形成時のＳｉＮ欠けの量（サイズ）を低減するためである。
【0089】
ここで、「ＳｉＮ欠け」について説明する。
「ＳｉＮ欠け」とは、メモリホール形成時、つまりドライエッチング時に使用するガス（ＣｘＦｙ系ガス）由来のフッ化カーボン（ＣＦ）が、メモリホール内の側壁に付着および堆積することにより、導電膜と絶縁膜との間の界面に発生する“欠け”のことである。具体的には、シリコン酸化物を含む絶縁膜（例えば、絶縁膜２４）とシリコン窒化物を含む絶縁膜（例えば、絶縁膜２６Ａ）が交互に積層された積層体にメモリホールＭＨを形成するが、メモリホールＭＨの形成は、ＣｘＦｙ系ガスを用いたドライエッチングにより実施される。この時、ＣｘＦｙ系ガス由来のフッ化カーボン（ＣＦ）が、メモリホールＭＨ内の側壁に付着し、フッ化カーボン膜（ＣＦ膜）として堆積していく。ただし、メモリホールＭＨ内の側壁に露出している絶縁膜２４および絶縁膜２６Ａ，Ｂのうち、シリコン窒化物を含む絶縁膜２６Ａ，Ｂの方にフッ化カーボン膜が付着しやすい傾向があるため、絶縁膜２６Ａ，Ｂの側壁のＣＦ膜が大きくなる。つまり、メモリホールＭＨ内の側壁に堆積するＣＦ膜の膜厚に差が生じる。そして、メモリホールの径がＺ方向で異なる場合、拡径部よりも縮径部の対応する絶縁膜２６Ｂの側壁の方が、ＣＦ膜が付着しやすい。絶縁膜２６Ｂの側壁のＣＦ膜が大きくなると、ＣＦ膜のＺ方向における上面にエッチングガスが衝突し、それに伴い、ＣＦ膜を構成するフッ素が絶縁膜２４および絶縁膜２６Ａ，Ｂ（特に絶縁膜２６Ｂ）との界面に沿って熱拡散し、結果、絶縁膜２６Ａ，Ｂ（特に絶縁膜２６Ｂ）の上側の表面（界面）で、ＳｉＮ欠けが発生してしまう。このようなＳｉＮ欠けが生じた状態で、メモリホールＭＨ内に各柱状部の構成要素（例えば、電荷蓄積膜、カバー絶縁膜など）が形成されると、当該構成要素がＳｉＮ欠け内に入り込んでしまい、書き込み電圧のバラつきが生じるなど、電気的特性が劣化してしまう場合がある。
「ＳｉＮ欠け」とは、メモリホール形成時、つまりドライエッチング時に使用するガス（ＣｘＦｙ系ガス）由来のフッ化カーボン（ＣＦ）が、メモリホール内の側壁に付着および堆積することにより、導電膜と絶縁膜との間の界面に発生する“欠け”のことである。具体的には、シリコン酸化物を含む絶縁膜（例えば、絶縁膜２４）とシリコン窒化物を含む絶縁膜（例えば、絶縁膜２６Ａ）が交互に積層された積層体にメモリホールＭＨを形成するが、メモリホールＭＨの形成は、ＣｘＦｙ系ガスを用いたドライエッチングにより実施される。この時、ＣｘＦｙ系ガス由来のフッ化カーボン（ＣＦ）が、メモリホールＭＨ内の側壁に付着し、フッ化カーボン膜（ＣＦ膜）として堆積していく。ただし、メモリホールＭＨ内の側壁に露出している絶縁膜２４および絶縁膜２６Ａ，Ｂのうち、シリコン窒化物を含む絶縁膜２６Ａ，Ｂの方にフッ化カーボン膜が付着しやすい傾向があるため、絶縁膜２６Ａ，Ｂの側壁のＣＦ膜が大きくなる。つまり、メモリホールＭＨ内の側壁に堆積するＣＦ膜の膜厚に差が生じる。そして、メモリホールの径がＺ方向で異なる場合、拡径部よりも縮径部の対応する絶縁膜２６Ｂの側壁の方が、ＣＦ膜が付着しやすい。絶縁膜２６Ｂの側壁のＣＦ膜が大きくなると、ＣＦ膜のＺ方向における上面にエッチングガスが衝突し、それに伴い、ＣＦ膜を構成するフッ素が絶縁膜２４および絶縁膜２６Ａ，Ｂ（特に絶縁膜２６Ｂ）との界面に沿って熱拡散し、結果、絶縁膜２６Ａ，Ｂ（特に絶縁膜２６Ｂ）の上側の表面（界面）で、ＳｉＮ欠けが発生してしまう。このようなＳｉＮ欠けが生じた状態で、メモリホールＭＨ内に各柱状部の構成要素（例えば、電荷蓄積膜、カバー絶縁膜など）が形成されると、当該構成要素がＳｉＮ欠け内に入り込んでしまい、書き込み電圧のバラつきが生じるなど、電気的特性が劣化してしまう場合がある。
【0090】
そこで、本実施形態では、ＳｉＮ欠けが顕著となる縮径部Ｑに対応する位置に、膜厚方向でエッチングレートの異なる特性を有する絶縁膜２６Ｂを設けた上で、ドライエッチングによってメモリホールＭＨを形成することで、ＳｉＮ欠けの量（つまりサイズ）を小さくすることができる。なお、本実施形態の半導体記憶装置１の場合、製法の途中段階では、セルアレイ領域ＣＡの形成領域にも絶縁膜２６Ｂは存在する。ただし、セルアレイ領域ＣＡの形成領域に存在していた絶縁膜２６Ｂは、リプレース処理によって導電膜２５に置き換わってしまうため、最終形態である半導体記憶装置１のセルアレイ領域ＣＡには絶縁膜２６Ｂは残存しない。しかし、製法の途中段階では、セルアレイ領域ＣＡには絶縁膜２６Ｂは存在しているため、セルアレイ領域ＣＡのＳｉＮ欠けのサイズを小さくできる。ここでいう「ＳｉＮ欠けのサイズ」とは、絶縁膜２６Ａと絶縁膜２４との間および絶縁膜２６Ｂと絶縁膜２４との間の各界面における欠けのＹ方向の最大長さを指す。
【0091】
なお、上記でも説明したが、メモリセルアレイ１０の大部分（ただし端部領域ＥＡ除く）では、リプレースによって絶縁膜２６Ａ及び絶縁膜２６Ｂは導電膜２５に置き換わる。そのため、少なくともセルアレイ領域ＣＡでは、絶縁膜２６Ａ及び絶縁膜２６Ｂは除去されてしまい残存しない。しかし、端部領域ＥＡの一部の領域（特に、セルアレイ領域ＣＡと反対側の端部である第３積層体２０Ｃ）はリプレースの影響がほとんどない。このため、リプレースが絶縁膜２６ｂを用いて実施されたかどうかは、端部領域ＥＡにおける第３積層体２０Ｃの構成、つまり第３積層体２０Ｃにて絶縁膜２６ｂが残存しているかどうかで判別できる。
【0092】
以上説明したように、本実施形態の半導体記憶装置１では、第１柱状部ＣＬ１の縮径部Ｑに対応する位置に、膜厚方向でエッチングレートの異なる複数の領域を有する絶縁膜２６Ｂが設けられている。このため、縮径部Ｑにおける絶縁膜２６Ｂのリセス量を増大でき、結果メモリホールＭＨ形成時に生じるＳｉＮ欠けのサイズを小さくすることができる。その結果、半導体記憶装置１の電気的特性を向上させることができる。
【0093】
＜２．半導体装置の製造方法＞
次に、本実施形態の半導体記憶装置１の製造方法について説明する。図１０～図１６は、本実施形態の半導体記憶装置１の製造方法を説明するための断面図である。なお、図１１は、図１０中の領域Ｚの拡大図である。
次に、本実施形態の半導体記憶装置１の製造方法について説明する。図１０～図１６は、本実施形態の半導体記憶装置１の製造方法を説明するための断面図である。なお、図１１は、図１０中の領域Ｚの拡大図である。
【0094】
まず、図１０に示すように、基板３０内に素子分離領域３０Ａを形成し、トランジスタＴｒを回路層ＰＥ内に形成する。トランジスタＴｒは、公知の方法で作製できる。また回路層ＰＥ内において、トランジスタＴｒと電気的に接続される複数の配線層Ｄ０，Ｄ１及び複数のビアＣ１，Ｃ２を絶縁層Ｅ１内に形成する。複数の配線層Ｄ０，Ｄ１及び複数のビアＣ１，Ｃ２は、公知の方法で作製できる。
【0095】
次いで、回路層ＰＥの上に、半導体層２１Ａ、中間膜２１Ｂａ、第１犠牲膜２１Ｂｂ、中間膜２１Ｂｃ、半導体層２１Ｃ、絶縁膜２２を順に積層する。中間膜２１Ｂａ及び中間膜２１Ｂｃは、例えば、シリコン酸化物を含む。第１犠牲膜２１Ｂｂは、例えば、シリコン窒化物である。半導体層２１Ａ、半導体層２１Ｃ、絶縁膜２２は、上述のものと同様である。
【0096】
次いで、絶縁膜２２上に、絶縁膜２４と絶縁膜２６（２６Ａ，２６Ｂ）を、交互に積層していき、積層体２０を形成する（積層工程）。なお、絶縁膜２６Ｂは、第１柱状部ＣＬ１の縮径部Ｑに対応する領域Ｑａｒｅａ（図５参照）に対応する位置に形成する。
【0097】
具体的には、図１１に示すように、縮径部Ｑに対応する領域Ｑａｒｅａには、絶縁膜２４と絶縁膜２６Ｂを交互に積層し、縮径部Ｑに対応する領域Ｑａｒｅａ以外には、絶縁膜２４と絶縁膜２６Ａを交互に積層する。絶縁膜２４は、上述のものであり、例えばシリコン酸化物を含む。絶縁膜２６Ａおよび絶縁膜２６Ｂはともに、例えばシリコン窒化物を含むが、絶縁膜２６Ｂは、上部領域２６ＢＵと下部領域２６ＢＬを含み、下部領域２６ＢＬは、上部領域２６ＢＵよりも大きい、第１薬液（例えばリン酸）に対するエッチングレートを有する。
【0098】
ここで、絶縁膜２６Ｂの成膜方法について説明する。
絶縁膜２６Ｂは、シリコン窒化物を主成分とする膜である。当該シリコン窒化物に酸素が添加されていてもよい。なお、絶縁膜２６Ｂにおける上部領域２６ＢＵおよび下部領域２６ＢＬは、それぞれのエッチングレートが異なるだけであり、ともにＳｉＮを主成分とする点で共通する。よって、上部領域２６ＢＵおよび下部領域２６ＢＬは、それぞれを個別に成膜してもよいが、プラズマＣＤＶ（Chemical Vapor Deposition）によって連続して成膜することも可能である。例えば、下部領域２６ＢＬの成膜途中で成膜条件（例えば、ガスの流量、圧力、電源電力を適宜変更することで上部領域２６ＢＵを成膜できる。また、絶縁膜２６Ｂの膜厚方向の密度傾斜についても、上記成膜条件を適宜制御することで調整することができる。
絶縁膜２６Ｂは、シリコン窒化物を主成分とする膜である。当該シリコン窒化物に酸素が添加されていてもよい。なお、絶縁膜２６Ｂにおける上部領域２６ＢＵおよび下部領域２６ＢＬは、それぞれのエッチングレートが異なるだけであり、ともにＳｉＮを主成分とする点で共通する。よって、上部領域２６ＢＵおよび下部領域２６ＢＬは、それぞれを個別に成膜してもよいが、プラズマＣＤＶ（Chemical Vapor Deposition）によって連続して成膜することも可能である。例えば、下部領域２６ＢＬの成膜途中で成膜条件（例えば、ガスの流量、圧力、電源電力を適宜変更することで上部領域２６ＢＵを成膜できる。また、絶縁膜２６Ｂの膜厚方向の密度傾斜についても、上記成膜条件を適宜制御することで調整することができる。
【0099】
次いで、図１０に示すように、最上部に位置する絶縁膜２６Ａ上に、カバー絶縁層５０を成膜して積層体２０を形成する。
【0100】
次いで、積層体２０にメモリホールＭＨを形成する（エッチング工程）。メモリホールＭＨは、積層体２０の上面から半導体層２１Ａの途中まで至る。メモリホールＭＨは、エッチングにより作製する。例えば、積層体２０の上面から半導体層２１Ａまで異方性エッチングする。
【0101】
図１２は、メモリホールＭＨ形成時の、絶縁膜２４と絶縁膜２６Ｂの拡大断面図である。上述したように、メモリホール形成時（異方性エッチング時）、絶縁膜同士の間の界面にＳｉＮ欠けＰが発生する。当該ＳｉＮ欠けは、半導体記憶装置１の電気的特性に影響を及ぼすため、そのサイズは小さいほうがよい。一方、本実施形態の絶縁膜２６は、エッチングレートの比較的大きい下部領域２６ＢＬを設けるため、メモリホールＭＨ形成時に、下部領域２６ＢＵも一部もエッチングされる場合がある（図１２参照）。つまり、下部領域２６ＢＵが上部領域２６ＢＵよりも優先的にエッチングされることで、見掛け上のＳｉＮ欠けのサイズを小さくすることができる。
【0102】
異方性エッチングは、例えば炭素元素とフッ素元素とを含むガスＧを用いて行われる。ガスＧは、例えばＣｘＨｙＦｚガスを含んでいる。ただし、Ｃは炭素、Ｈは水素、Ｆはフッ素を表し、ｘは１以上の整数、ｙは０以上の整数、ｚは１以上の整数を表す（ｘ≧１、ｙ≧０、ｚ≧１）。ｙ＝０の場合、ＣｘＨｙＦｚはフルオロカーボンであり、ｙ≠０の場合、ＣｘＨｙＦｚはハイドロフルオロカーボンである。ＣｘＨｙＦｚガスは、例えばＣ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＨ２Ｆ２ガスなどである。
【0103】
次いで、メモリホールＭＨの側壁の一部に、絶縁膜２６Ｂ側にくぼむ溝（リセスＲＥ）を形成する（リセス工程）。
図１３は、リセスＲＥ形成時の、絶縁膜２４と絶縁膜２６Ｂの拡大断面図である。このリセス工程でも、メモリホールＭＨ形成時と同様に、下部領域２６ＢＵが上部領域２６ＢＵよりも優先的にエッチングされる。これにより、見掛け上のＳｉＮ欠けのサイズを小さくすることができる。
なお、ＳｉＮ欠けはメモリホールＭＨの径が小さい領域ほど、そのサイズが大きい。そのため、メモリホールＭＨの径が小さくなる部位（縮径部Ｑに相当）に絶縁膜２６Ｂを配置することで、ＳｉＮ欠けのサイズの低減効果をより発揮させることができる。
図１３は、リセスＲＥ形成時の、絶縁膜２４と絶縁膜２６Ｂの拡大断面図である。このリセス工程でも、メモリホールＭＨ形成時と同様に、下部領域２６ＢＵが上部領域２６ＢＵよりも優先的にエッチングされる。これにより、見掛け上のＳｉＮ欠けのサイズを小さくすることができる。
なお、ＳｉＮ欠けはメモリホールＭＨの径が小さい領域ほど、そのサイズが大きい。そのため、メモリホールＭＨの径が小さくなる部位（縮径部Ｑに相当）に絶縁膜２６Ｂを配置することで、ＳｉＮ欠けのサイズの低減効果をより発揮させることができる。
【0104】
次いで、図１４に示すように、メモリホールＭＨ内にメモリ積層膜６２、半導体ボディ６１、絶縁コア６０を順に形成する。メモリホールＭＨは、メモリ積層膜６２、半導体ボディ６１及び絶縁コア６０で埋められる。これにより、メモリホールＭＨ内に第１柱状部ＣＬ１および第２柱状部ＣＬ２が形成される。第１柱状部ＣＬ１および第２柱状部ＣＬ２に対し、適宜、アニール処理が施されてもよい。
【0105】
次いで、第１柱状部ＣＬ１および第２柱状部ＣＬ２が形成された積層体２０上にカバー絶縁層５１を成膜する。その後、積層体２０に複数のスリットＳＴを形成する。スリットＳＴは、深いスリットであり、積層体２０の上面から犠牲膜２１Ｂｂの途中まで延びる。スリットＳＴは、異方性エッチングにより形成する。スリットＳＴの内壁には、ストッパ膜を形成する。ストッパ膜は、例えばシリコン酸化物である。
【0106】
次いで、スリットＳＴを介して犠牲膜２１Ｂｂを等方性エッチングする。犠牲膜２１Ｂｂは、等方性エッチングにより除去される。等方性エッチングは、シリコン酸化物と比較して、シリコン窒化物をより早くエッチングできるエッチャントを用いて行う。またさらなるエッチングによりメモリ積層膜６２の一部も除去される。メモリ積層膜６２のうち、犠牲膜２１Ｂｂが除去されて露出した部分が除去される。メモリ積層膜６２の一部が除去されることで、半導体ボディ６１の一部が露出する。メモリ積層膜６２のエッチングは、シリコン窒化物と比較して、シリコン酸化物をより早くエッチングできるエッチャントを用いて行う。メモリ積層膜６２のエッチングにおいては、メモリ積層膜６２と同時に、中間膜２１Ｂａ、２１Ｂｃおよびストッパ膜も除去される。半導体層２１Ａと半導体層２１Ｃとの間には、空間が形成される。
【0107】
次いで、図１４に示すように、スリットＳＴを介して、当該空間内を半導体材料で埋め込み、半導体層２１Ｂを形成する。これにより、露出した半導体ボディ６１と半導体層２１Ｂとが接触する。半導体層２１Ｂの材料は、上述のものである。半導体層２１Ｂは、例えば、リンを含む。
【0108】
次いで、図１５に示すように、絶縁膜２６Ａおよび絶縁膜２６Ｂを導電膜２５に置換する。まずスリットＳＴを介して、絶縁膜２６Ａおよび絶縁膜２６Ｂを除去する。絶縁膜２６Ａおよび絶縁膜２６Ｂは、等方性エッチングにより除去される。等方性エッチングは、シリコン酸化物及びポリシリコンと比較してシリコン窒化物をより早くエッチングできるエッチャントを用いる。ただしこの時、端部領域ＥＡの一部は、エッチャントが到達しない（影響しない）ため、犠牲膜である絶縁膜２６Ａおよび絶縁膜２６Ｂが除去されることなく残存する。つまり、絶縁膜２６Ａおよび絶縁膜２６Ｂの一部は導電膜２５に置換されない。
【0109】
その後、絶縁膜２６Ａおよび絶縁膜２６Ｂが除去された部分を導電材料で埋め込み、導電膜２５を形成する。これにより第１積層体２０Ａ、第２積層体２０Ｂおよび第３積層体２０Ｃが形成される。
【0110】
次いで、スリットＳＴ内を絶縁体で埋め込むことで第１分離部８１を形成する。これにより、セルアレイ領域ＣＡと端部領域ＥＡがＹ方向に分断される。
【0111】
次に、図１６に示すように、複数のスリットＳＨＥを形成する。複数のスリットＳＨＥはいずれも、少なくとも第１積層体２０Ａ、第２積層体２０Ｂおよび第３積層体２０Ｃの上面から、導電膜２５Ｃ（ドレイン側選択ゲートラインＳＧＤ）に対応する深さまで至る。複数のスリットＳＨＥは、エッチングにより作製する。例えば、第１積層体２０Ａ、第２積層体２０Ｂおよび第３積層体２０Ｃの上面から導電膜２５Ｃ（ドレイン側選択ゲートラインＳＧＤ）に対応する深さまで異方性エッチングする。異方性エッチングは、例えば、反応性イオンエッチング（ＲＩＥ）である。次いで、複数のスリットＳＨＥ内を絶縁体で埋め込むことで第２分離部８２を形成する。
【0112】
次いで、第１積層体２０Ａ、第２積層体２０Ｂおよび第３積層体２０Ｃの上方にビットラインＢＬを設ける。
以上の工程により、本実施形態の半導体記憶装置１が作製される。なおここで示した製造工程は一例であり、各工程の間にその他の工程を挿入してもよい。
以上の工程により、本実施形態の半導体記憶装置１が作製される。なおここで示した製造工程は一例であり、各工程の間にその他の工程を挿入してもよい。
【0113】
以上、いくつかの実施形態について説明したが、実施形態は上記例に限定されない。例えば、メモリ膜は、分極の方向によりデータを記憶するＦｅＦＥＴ（Ferroelectric FET）メモリに含まれる強誘電体膜であってもよい。強誘電体膜は、例えば、ハフニウム酸化物で形成される。
【0114】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0115】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…シーケンサ、２０Ａ…第１積層体、２０Ｂ…第２積層体、２１…導電膜、２１Ａ，２１Ｂ，２１Ｃ…半導体層、２２…絶縁膜、２５Ａ…第１導電膜（ＷＬ）、２５Ｂ…第２導電膜（ＳＧＳ）、２５Ｃ…第３導電膜（ＳＧＤ）、２６Ａ，２６Ｂ…絶縁膜、３０…基板、５０，５１…カバー絶縁層、６０…絶縁コア、６１…半導体層、６２…メモリ積層膜、６３…トンネル絶縁膜、６４…電荷蓄積膜、６５…カバー絶縁膜、８１…第１分離部、８２…第２分離部、ＢＬ…ビットライン、ＢＬＫ…ブロック、ＣＬ１…第１柱状部、ＣＬ２…第２柱状部、ＭＨ…メモリホール、ＷＬ…ワードライン、ＭＴ…メモリセルトランジスタ、ＰＥ…回路層、ＳＧＳ…選択ゲートライン（ソース側）、ＳＧＤ…選択ゲートライン（ドレイン側）、ＳＬ…ソースライン、ＳＬ…スリット、ＳＨＥ…スリット、Ｔｒ…トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】