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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134513
(43)【公開日】2024-10-03
(54)【発明の名称】半導体パッケージ
(51)【国際特許分類】
H01L 23/36 20060101AFI20240926BHJP
H01L 23/12 20060101ALI20240926BHJP
H01L 25/07 20060101ALI20240926BHJP
H01L 23/29 20060101ALI20240926BHJP
H05K 7/20 20060101ALI20240926BHJP
【ＦＩ】
H01L23/36 Z
H01L23/12 501P
H01L25/08 Y
H01L23/36 A
H05K7/20 F
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023220350
(22)【出願日】2023-12-27
(31)【優先権主張番号】10-2023-0035750
(32)【優先日】2023-03-20
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】姜 聖 求
(72)【発明者】
【氏名】金 載 春
(72)【発明者】
【氏名】文 聖 昊
(72)【発明者】
【氏名】朴 桓 柱
【テーマコード（参考）】
5E322
5F136
【Ｆターム（参考）】
5E322AA02
5E322AA11
5E322AB11
5E322FA04
5F136BA30
5F136BC03
5F136BC07
5F136DA25
5F136DA44
5F136FA02
5F136FA03
5F136FA51
(57)【要約】 （修正有）
【課題】半導体パッケージにヒートスラグを適用する時、半導体パッケージのサイズを維持することができる半導体パッケージを提供する。
【解決手段】本発明による半導体パッケージ１００は、基板と、基板上の半導体ダイ１４０と、半導体ダイを覆い、上板部１６０Ｃ、ベース部１６０Ａ及び上板部とベース部とを連結する側壁部１６０Ｂを含むヒートスラグ１６０と、を有し、上板部及び側壁部は、下部のキャビティ（ｃａｖｉｔｙ）により規定（ｄｅｆｉｎｅ）される。ベース部は、基板上に配置され、側壁部の外側面から水平方向に延在し、複数の第１貫通ホール１６０ＡＨを含み、側壁部の下部面と同一レベルの下部面を有し、側壁部の高さ以下の最下部から最上部までの垂直方向の高さを有する。
【選択図】図１
【解決手段】本発明による半導体パッケージ１００は、基板と、基板上の半導体ダイ１４０と、半導体ダイを覆い、上板部１６０Ｃ、ベース部１６０Ａ及び上板部とベース部とを連結する側壁部１６０Ｂを含むヒートスラグ１６０と、を有し、上板部及び側壁部は、下部のキャビティ（ｃａｖｉｔｙ）により規定（ｄｅｆｉｎｅ）される。ベース部は、基板上に配置され、側壁部の外側面から水平方向に延在し、複数の第１貫通ホール１６０ＡＨを含み、側壁部の下部面と同一レベルの下部面を有し、側壁部の高さ以下の最下部から最上部までの垂直方向の高さを有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板と、
前記基板上の半導体ダイと、
前記半導体ダイを覆い、上板部、ベース部、及び前記上板部と前記ベース部とを連結する側壁部を含むヒートスプレッダと、を有し、
前記上板部及び前記側壁部は、下部のキャビティ（ｃａｖｉｔｙ）により規定（ｄｅｆｉｎｅ）され、
前記ベース部は、前記基板上に配置され、前記側壁部の外側面から水平方向に延在し、複数の第１貫通ホールを含み、前記側壁部の下部面と同一レベルの下部面を有し、前記側壁部の高さ以下の最下部から最上部までの垂直方向の高さを有することを特徴とする半導体パッケージ。
前記基板上の半導体ダイと、
前記半導体ダイを覆い、上板部、ベース部、及び前記上板部と前記ベース部とを連結する側壁部を含むヒートスプレッダと、を有し、
前記上板部及び前記側壁部は、下部のキャビティ（ｃａｖｉｔｙ）により規定（ｄｅｆｉｎｅ）され、
前記ベース部は、前記基板上に配置され、前記側壁部の外側面から水平方向に延在し、複数の第１貫通ホールを含み、前記側壁部の下部面と同一レベルの下部面を有し、前記側壁部の高さ以下の最下部から最上部までの垂直方向の高さを有することを特徴とする半導体パッケージ。
【請求項2】
前記ヒートスプレッダは、前記複数の第１貫通ホールの内のそれぞれの第１貫通ホールの内側面にコンフォーマルに配置される絶縁層を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項3】
前記上板部は、貫通開口を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項4】
前記垂直方向に直交する第１方向の前記貫通開口の幅は、前記第１方向の前記キャビティの幅より小さいことを特徴とする請求項３に記載の半導体パッケージ。
【請求項5】
前記側壁部は、前記側壁部の下部から前記側壁部の上部に行くほど内側方向に傾斜する傾きを有することを特徴とする請求項１に記載の半導体パッケージ。
【請求項6】
前記ヒートスプレッダは、前記上板部又は前記側壁部を貫通する複数の第２貫通ホールをさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項7】
前記ヒートスプレッダは、導電性材料を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項8】
前記複数の第１貫通ホールの内のそれぞれの第１貫通ホールは、水平方向に円形、楕円形、又は多角形の断面形状を有することを特徴とする請求項１に記載の半導体パッケージ。
【請求項9】
前記複数の第１貫通ホールの内のそれぞれの第１貫通ホールは、５５μｍ～３１５μｍの幅を有することを特徴とする請求項１に記載の半導体パッケージ。
【請求項10】
パッケージ基板を形成する第１再配線構造体と、
前記第１再配線構造体上の第１半導体ダイと、
上板部、側壁部及び支持部を含むヒートスプレッダと、
ここで、前記上板部及び前記側壁部は、下部のキャビティ（ｃａｖｉｔｙ）により規定（Ｄｅｆｉｎｅ）され、
前記上板部は、第１半導体ダイの少なくとも一部を覆い、
前記支持部は、前記第１再配線構造体上に配置され、前記側壁部の外側面から水平方向に延在し、複数の第１貫通ホールを含み、前記側壁部の下部面と同一レベルの下部面を有し、前記側壁部の高さ以下の高さを有し、
前記第１再配線構造体上の複数の導電性ポストと、
ここで、前記複数の導電性ポストの内のそれぞれの導電性ポストは、前記複数の第１貫通ホールの内のそれぞれの第１貫通ホールを通過し、
前記第１再配線構造体上で、前記第１半導体ダイ、前記ヒートスプレッダ、及び前記複数の導電性ポストをモールディングするモールディング材と、
前記モールディング材及び複数の導電性ポスト上の第２再配線構造体と、
前記第２再配線構造体上の第２半導体ダイと、を有することを特徴とする半導体パッケージ。
前記第１再配線構造体上の第１半導体ダイと、
上板部、側壁部及び支持部を含むヒートスプレッダと、
ここで、前記上板部及び前記側壁部は、下部のキャビティ（ｃａｖｉｔｙ）により規定（Ｄｅｆｉｎｅ）され、
前記上板部は、第１半導体ダイの少なくとも一部を覆い、
前記支持部は、前記第１再配線構造体上に配置され、前記側壁部の外側面から水平方向に延在し、複数の第１貫通ホールを含み、前記側壁部の下部面と同一レベルの下部面を有し、前記側壁部の高さ以下の高さを有し、
前記第１再配線構造体上の複数の導電性ポストと、
ここで、前記複数の導電性ポストの内のそれぞれの導電性ポストは、前記複数の第１貫通ホールの内のそれぞれの第１貫通ホールを通過し、
前記第１再配線構造体上で、前記第１半導体ダイ、前記ヒートスプレッダ、及び前記複数の導電性ポストをモールディングするモールディング材と、
前記モールディング材及び複数の導電性ポスト上の第２再配線構造体と、
前記第２再配線構造体上の第２半導体ダイと、を有することを特徴とする半導体パッケージ。
【請求項11】
一つ以上の受動素子をさらに有し、
前記支持部は、前記一つ以上の受動素子が配置される一つ以上の貫通開口をさらに含むことを特徴とする請求項１０に記載の半導体パッケージ。
前記支持部は、前記一つ以上の受動素子が配置される一つ以上の貫通開口をさらに含むことを特徴とする請求項１０に記載の半導体パッケージ。
【請求項12】
前記複数の第１貫通ホールの内のそれぞれの第１貫通ホールの内側面上にコンフォーマルに配置される絶縁部材をさらに有し、
前記導電性ポストは、それぞれの前記絶縁部材により前記ヒートスプレッダから離隔されることを特徴とする請求項１０に記載の半導体パッケージ。
前記導電性ポストは、それぞれの前記絶縁部材により前記ヒートスプレッダから離隔されることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項13】
前記第１半導体ダイは、システムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ：ＳＯＣ）であることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項14】
前記第２半導体ダイは、メモリ半導体チップであることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項15】
前面再配線構造体と、
前記前面再配線構造体上の第１半導体ダイ及び前記第１半導体ダイ上の第２半導体ダイを含む３次元集積回路（Ｔｈｒｅｅ Ｄｉｍｅｎｓｉｏｎａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：３Ｄ ＩＣ）構造体と、
上板部、側壁部、及びベース部を含むヒートスラグと、
ここで、前記上板部及び前記側壁部は、下部のキャビティ（ｃａｖｉｔｙ）により規定（ｄｅｆｉｎｅ）され、
前記上板部は、前記第１半導体ダイ上に配置され、前記第２半導体ダイが配置される貫通開口を含み、
前記ベース部は、前記前面再配線構造体上に配置され、前記側壁部の外側面から水平方向に延在し、複数の第１貫通ホールを含み、
前記前面再配線構造体上の複数の導電性ポストと、
ここで、前記複数の導電性ポストの内のそれぞれの導電性ポストは、前記複数の第１貫通ホールの内のそれぞれの第１貫通ホールを通過し、
前記前面再配線構造体上で、前記３次元集積回路構造体、前記ヒートスラグ、及び前記複数の導電性ポストをモールディングするモールディング材と、
前記モールディング材及び複数の導電性ポスト上の後面再配線構造体と、
前記後面再配線構造体上の第３半導体ダイと、を有することを特徴とする半導体パッケージ。
前記前面再配線構造体上の第１半導体ダイ及び前記第１半導体ダイ上の第２半導体ダイを含む３次元集積回路（Ｔｈｒｅｅ Ｄｉｍｅｎｓｉｏｎａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：３Ｄ ＩＣ）構造体と、
上板部、側壁部、及びベース部を含むヒートスラグと、
ここで、前記上板部及び前記側壁部は、下部のキャビティ（ｃａｖｉｔｙ）により規定（ｄｅｆｉｎｅ）され、
前記上板部は、前記第１半導体ダイ上に配置され、前記第２半導体ダイが配置される貫通開口を含み、
前記ベース部は、前記前面再配線構造体上に配置され、前記側壁部の外側面から水平方向に延在し、複数の第１貫通ホールを含み、
前記前面再配線構造体上の複数の導電性ポストと、
ここで、前記複数の導電性ポストの内のそれぞれの導電性ポストは、前記複数の第１貫通ホールの内のそれぞれの第１貫通ホールを通過し、
前記前面再配線構造体上で、前記３次元集積回路構造体、前記ヒートスラグ、及び前記複数の導電性ポストをモールディングするモールディング材と、
前記モールディング材及び複数の導電性ポスト上の後面再配線構造体と、
前記後面再配線構造体上の第３半導体ダイと、を有することを特徴とする半導体パッケージ。
【請求項16】
前記上板部と第１半導体ダイとの間の熱界面材料（ＴＩＭ）をさらに有することを特徴とする請求項１５に記載の半導体パッケージ。
【請求項17】
前記ベース部と前記前面再配線構造体との間の接着部材をさらに有することを特徴とする請求項１５に記載の半導体パッケージ。
【請求項18】
前記ヒートスラグは、前記上板部又は前記側壁部に複数の第２貫通ホールを含み、
前記複数の第２貫通ホールは、前記モールディング材で満たされることを特徴とする請求項１５に記載の半導体パッケージ。
前記複数の第２貫通ホールは、前記モールディング材で満たされることを特徴とする請求項１５に記載の半導体パッケージ。
【請求項19】
前記第１半導体ダイは、中央処理ユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）又はグラフィック処理ユニット（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＧＰＵ）であることを特徴とする請求項１５に記載の半導体パッケージ。
【請求項20】
前記第２半導体ダイは、通信チップ又はセンサーであることを特徴とする請求項１５に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体パッケージに関し、特に、半導体パッケージにヒートスラグを適用する時、半導体パッケージのサイズを維持することができる半導体パッケージに関する。
【背景技術】
【0002】
半導体産業分野は、集積回路が形成された半導体チップを保護する半導体パッケージを軽量化、薄型化、小型化、高速化、及び多機能化する傾向にある。
半導体パッケージが軽量化、薄型化、小型化、高速化、及び多機能化されると、半導体パッケージの単位体積当たり消費する電力がより多くなり、これにより半導体パッケージ内部の温度が増加するようになる。
半導体パッケージが軽量化、薄型化、小型化、高速化、及び多機能化されると、半導体パッケージの単位体積当たり消費する電力がより多くなり、これにより半導体パッケージ内部の温度が増加するようになる。
【0003】
このような半導体パッケージの温度増加に対応して半導体パッケージに生成される熱を効率的に放出できない場合、パッケージ構造上に熱応力差が発生してパッケージに反り（Ｗａｒｐａｇｅ）が発生することがあり、半導体パッケージの動作速度が遅くなって製品信頼性が悪化することがある。
このような問題点を解決するために、例えば、半導体パッケージ内にヒートスラグ（ヒートスプレッダ）を使用する。
ヒートスラグは、熱伝導度が高い金属材料で構成され、半導体パッケージで生成される熱を放出して半導体パッケージの熱的特性を改善する役割を果たす。
このような問題点を解決するために、例えば、半導体パッケージ内にヒートスラグ（ヒートスプレッダ）を使用する。
ヒートスラグは、熱伝導度が高い金属材料で構成され、半導体パッケージで生成される熱を放出して半導体パッケージの熱的特性を改善する役割を果たす。
【0004】
特に、パッケージオンパッケージ（Ｐａｃｋａｇｅ－ｏｎ－Ｐａｃｋａｇｅ：ＰＯＰ）デバイスは、モールディングされた半導体ダイの下部に前面再配線構造体（Ｆｒｏｎｔ Ｓｉｄｅ Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ：ＦＲＤＬ）が配置され、モールディングされた半導体ダイの上部に後面再配線構造体（Ｂａｃｋ Ｓｉｄｅ Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ：ＢＲＤＬ）及び上部半導体パッケージが配置される構造的特性を有するため、半導体ダイ及び各配線で生成される熱を効率的に放出し難いという問題を有する。
【0005】
したがって、パッケージオンパッケージ（ＰｏＰ）デバイスの熱的特性を改善するために、例えば、パッケージオンパッケージ（ＰｏＰ）デバイスにヒートスラグを適用する。
しかし、パッケージオンパッケージ（ＰｏＰ）デバイスにヒートスラグを適用するためには、上部半導体パッケージと下部半導体パッケージを連結する導電性ポストを避けてヒートスラグが配置され、導電性ポストを避けてヒートスラグを配置する場合、ヒートスラグのサイズだけパッケージオンパッケージ（ＰｏＰ）デバイスのサイズが大きくなるという問題が発生する。
したがって、パッケージオンパッケージ（ＰｏＰ）デバイスのサイズを維持しながらパッケージオンパッケージ（ＰｏＰ）デバイスにヒートスラグを適用することができる新たなパッケージ技術の開発が課題となっている。
しかし、パッケージオンパッケージ（ＰｏＰ）デバイスにヒートスラグを適用するためには、上部半導体パッケージと下部半導体パッケージを連結する導電性ポストを避けてヒートスラグが配置され、導電性ポストを避けてヒートスラグを配置する場合、ヒートスラグのサイズだけパッケージオンパッケージ（ＰｏＰ）デバイスのサイズが大きくなるという問題が発生する。
したがって、パッケージオンパッケージ（ＰｏＰ）デバイスのサイズを維持しながらパッケージオンパッケージ（ＰｏＰ）デバイスにヒートスラグを適用することができる新たなパッケージ技術の開発が課題となっている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２００９－８１２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は上記従来の半導体パッケージにおける課題に鑑みてなされたものであって、本発明の目的は、半導体パッケージにヒートスラグを適用する時、半導体パッケージのサイズを維持することができる半導体パッケージを提供することにある。
【課題を解決するための手段】
【0008】
本発明の半導体パッケージは、半導体パッケージにヒートスラグを適用する時、半導体パッケージのサイズが維持され得るように、半導体パッケージは、上板部、側壁部及び複数の貫通ホールを有する支持部を含み、貫通ホール内に導電性ポスト又は受動素子が配置されるヒートスラグを含む。
【0009】
上記目的を達成するためになされた本発明による半導体パッケージは、基板と、前記基板上の半導体ダイと、前記半導体ダイを覆い、上板部、ベース部、及び前記上板部と前記ベース部とを連結する側壁部を含むヒートスプレッダと、を有し、前記上板部及び前記側壁部は、下部のキャビティ（ｃａｖｉｔｙ）により規定（ｄｅｆｉｎｅ）され、前記ベース部は、前記基板上に配置され、前記側壁部の外側面から水平方向に延在し、複数の第１貫通ホールを含み、前記側壁部の下部面と同一レベルの下部面を有し、前記側壁部の高さ以下の最下部から最上部までの垂直方向の高さを有することを特徴とする。
【0010】
また、上記目的を達成するためになされた本発明による半導体パッケージは、パッケージ基板を形成する第１再配線構造体と、前記第１再配線構造体上の第１半導体ダイと、上板部、側壁部及び支持部を含むヒートスプレッダと、ここで、前記上板部及び前記側壁部は、下部のキャビティ（ｃａｖｉｔｙ）により規定（Ｄｅｆｉｎｅ）され、前記上板部は、第１半導体ダイの少なくとも一部を覆い、前記支持部は、前記第１再配線構造体上に配置され、前記側壁部の外側面から水平方向に延在し、複数の第１貫通ホールを含み、前記側壁部の下部面と同一レベルの下部面を有し、前記側壁部の高さ以下の高さを有し、前記第１再配線構造体上の複数の導電性ポストと、ここで、前記複数の導電性ポストの内のそれぞれの導電性ポストは、前記複数の第１貫通ホールの内のそれぞれの第１貫通ホールを通過し、前記第１再配線構造体上で、前記第１半導体ダイ、前記ヒートスプレッダ、及び前記複数の導電性ポストをモールディングするモールディング材と、前記モールディング材及び複数の導電性ポスト上の第２再配線構造体と、前記第２再配線構造体上の第２半導体ダイと、を有することを特徴とする。
【0011】
また、上記目的を達成するためになされた本発明による半導体パッケージは、前面再配線構造体と、前記前面再配線構造体上の第１半導体ダイ及び前記第１半導体ダイ上の第２半導体ダイを含む３次元集積回路（Ｔｈｒｅｅ Ｄｉｍｅｎｓｉｏｎａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：３Ｄ ＩＣ）構造体と、上板部、側壁部、及びベース部を含むヒートスラグと、ここで、前記上板部及び前記側壁部は、下部のキャビティ（ｃａｖｉｔｙ）により規定（ｄｅｆｉｎｅ）され、前記上板部は、前記第１半導体ダイ上に配置され、前記第２半導体ダイが配置される貫通開口を含み、前記ベース部は、前記前面再配線構造体上に配置され、前記側壁部の外側面から水平方向に延在し、複数の第１貫通ホールを含み、前記前面再配線構造体上の複数の導電性ポストと、ここで、前記複数の導電性ポストの内のそれぞれの導電性ポストは、前記複数の第１貫通ホールの内のそれぞれの第１貫通ホールを通過し、前記前面再配線構造体上で、前記３次元集積回路構造体、前記ヒートスラグ、及び前記複数の導電性ポストをモールディングするモールディング材と、前記モールディング材及び複数の導電性ポスト上の後面再配線構造体と、前記後面再配線構造体上の第３半導体ダイと、を有することを特徴とする。
【発明の効果】
【0012】
本発明に係る半導体パッケージによれば、ヒートスラグを含む半導体パッケージにおいて、ヒートスラグは、上板部、側壁部及び貫通ホールを有する支持部を含み、ヒートスラグの支持部の貫通ホール内に導電性ポストを配置したり貫通開口内に受動素子を配置することができる。
これにより、半導体パッケージにヒートスラグを適用する時、半導体パッケージのサイズを維持することができる。
これにより、半導体パッケージにヒートスラグを適用する時、半導体パッケージのサイズを維持することができる。
【0013】
また、ヒートスラグを含む半導体パッケージにおいて、パッケージオンパッケージ（ＰｏＰ）の下部半導体パッケージ内の半導体ダイの構造及び導電性ポストの配置に合わせて、多様な形状のヒートスラグをパッケージオンパッケージ（ＰｏＰ）の下部半導体パッケージ内に配置することによって半導体パッケージの熱的特性を改善することができる。
また、半導体パッケージにおいて、ヒートスラグは、上板部、側壁部及び支持部を含み、ヒートスラグの上板部又は側壁部にモールディング材が移動することができる貫通ホールを形成し、貫通ホールを通じてヒートスラグ内側にモールディング材を移動させて半導体ダイを保護することができる。
また、半導体パッケージにおいて、ヒートスラグは、上板部、側壁部及び支持部を含み、ヒートスラグの上板部又は側壁部にモールディング材が移動することができる貫通ホールを形成し、貫通ホールを通じてヒートスラグ内側にモールディング材を移動させて半導体ダイを保護することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の実施形態による、第１貫通ホールを有する支持部、第２貫通ホールを有し、傾斜して延在する側壁部、及び貫通開口を有する上板部を含むヒートスラグを含む半導体パッケージを示す断面図であり、図３及び図４の平面図をＣ－Ｃ’線に沿って切断して示した断面図である。
【図2】本発明の実施形態による、第１貫通ホールと貫通開口を有する支持部、傾斜して延在する側壁部、及び貫通開口を有する上板部を含むヒートスラグを含む半導体パッケージを示す断面図であり、図３及び４の平面図をＤ－Ｄ’線に沿って切断して示した断面図である。
【図6】本発明の実施形態による、第１貫通ホールを有する支持部、第２貫通ホールを有し、傾斜して延在する側壁部、及び第４半導体ダイを覆う上板部を含むヒートスラグを含む半導体パッケージを示す断面図であり、図７及び図８の平面図をＣ－Ｃ’線に沿って切断して示す断面図である。
【図9】本発明の実施形態による、第１貫通ホールを有する支持部、第２貫通ホールを有し、垂直に延在する側壁部、及び貫通開口を有する上板部を含むヒートスラグを含む半導体パッケージを示す断面図である。
【図10】本発明の実施形態による、第１貫通ホールを有する支持部、第２貫通ホールを有し、垂直に延在する側壁部、及び半導体ダイを覆う上板部を含むヒートスラグを含む半導体パッケージを示す断面図である。
【図11】本発明の実施形態による、第１貫通ホールを有し、上板部の最上面の高さまで延在する支持部、垂直に上板部の最上面の高さまで延在する側壁部、及び第３貫通ホールと貫通開口を有する上板部を含むヒートスラグを含む半導体パッケージを示す断面図である。
【図12】本発明の実施形態による、第１貫通ホールを有し、上板部の最上面の高さまで延在する支持部、垂直に上板部の最上面の高さまで延在する側壁部、及び第３貫通ホールを有し、第４半導体ダイを覆う上板部を含むヒートスラグを含む半導体パッケージを示す断面図である。
【図13】本発明の実施形態による半導体パッケージの製造方法を説明するための断面図であり、キャリア上に前面再配線構造体を形成する段階を示す断面図である。
【図14】本発明の実施形態による半導体パッケージの製造方法を説明するための断面図であり、前面再配線構造体上に第１半導体ダイを実装する段階を示す断面図である。
【図15】本発明の実施形態による半導体パッケージの製造方法を説明するための断面図であり、第１半導体ダイ上に第２半導体ダイを実装する段階を示す断面図である。
【図16】本発明の実施形態による半導体パッケージの製造方法を説明するための断面図であり、前面再配線構造体及び第１半導体ダイ上にヒートスラグを付着する段階を示す断面図である。
【図17】本発明の実施形態による半導体パッケージの製造方法を説明するための断面図であり、ヒートスラグの第１貫通ホールに導電性ポストを形成する段階を示す断面図である。
【図18】本発明の実施形態による半導体パッケージの製造方法を説明するための断面図であり、前面再配線構造体上で第１半導体ダイ、第２半導体ダイ、ヒートスラグ及び導電性ポストをモールディングする段階を示す断面図である。
【図19】本発明の実施形態による半導体パッケージの製造方法を説明するための断面図であり、モールディング材上に後面再配線構造体を形成する段階を示す断面図である。
【図20】本発明の実施形態による半導体パッケージの製造方法を説明するための断面図であり、後面再配線構造体上に第３半導体ダイを実装する段階を示す断面図である。
【図21】本発明の実施形態による半導体パッケージの製造方法を説明するための断面図であり、前面再配線構造体からキャリアを除去する段階を示す断面図である。
【発明を実施するための形態】
【0015】
次に、本発明に係る半導体パッケージを実施するための形態の具体例を図面を参照しながら説明する。
【0016】
本発明は、多様な異なる形態に具現することができ、ここで説明する本実施形態に限定されない。
図面において、本発明を明確に説明するために説明上不必要な部分は省略し、明細書全体にわたって同一又は類似の部分については同一の参照符号を付した。
また、図面に示した各構成の大きさ及び厚さは、説明の便宜のために任意に示したため、本発明は必ずしも図示されたものに限定されるのではない。
明細書全体で、ある構成要素が他の構成要素に「連結」されたり「カップリング」されるか、「上」にあると言及される時、それは他の構成要素に直接連結されたりカップリングされ得るか、介される構成要素が存在し得る。
反対に、ある構成要素が他の構成要素と「直接連結されている」又は「直接カップリングされている」と表現したり、他の構成要素と「接触する」、「接触している」と（又は「接触する」という単語の如何なる形態を使用して）言及する場合、接触地点に介される構成要素がなくてもよい。
また、ある部分がある構成要素を「含む」という時、これは特に反対になる記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができることを意味する。
図面において、本発明を明確に説明するために説明上不必要な部分は省略し、明細書全体にわたって同一又は類似の部分については同一の参照符号を付した。
また、図面に示した各構成の大きさ及び厚さは、説明の便宜のために任意に示したため、本発明は必ずしも図示されたものに限定されるのではない。
明細書全体で、ある構成要素が他の構成要素に「連結」されたり「カップリング」されるか、「上」にあると言及される時、それは他の構成要素に直接連結されたりカップリングされ得るか、介される構成要素が存在し得る。
反対に、ある構成要素が他の構成要素と「直接連結されている」又は「直接カップリングされている」と表現したり、他の構成要素と「接触する」、「接触している」と（又は「接触する」という単語の如何なる形態を使用して）言及する場合、接触地点に介される構成要素がなくてもよい。
また、ある部分がある構成要素を「含む」という時、これは特に反対になる記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができることを意味する。
【0017】
基準となる部分「上」にあるということは、基準となる部分の上又は下に位置することであり、必ずしも重力反対方向側に「上に」位置することを意味するのではない。
また、「下に」、「下」、「下部」、「上」、「上部」、「トップ」、「ボトム」、「前面」、「後面」などのような空間的に相対的な用語が使用され得る。
例えば、図面に例示したような位置関係を記述するための説明の容易性のために本明細書で使用され得る。
空間的に相対的な用語は図面に示した方向以外にも装置の多様な方向を含むということが理解され得る。
また、明細書全体で、「平面上」という時、これは対象部分を上方から見た時を意味し、「断面上」という時、これは対象部分を垂直に切断した断面を側方から見た時を意味する。
また、「下に」、「下」、「下部」、「上」、「上部」、「トップ」、「ボトム」、「前面」、「後面」などのような空間的に相対的な用語が使用され得る。
例えば、図面に例示したような位置関係を記述するための説明の容易性のために本明細書で使用され得る。
空間的に相対的な用語は図面に示した方向以外にも装置の多様な方向を含むということが理解され得る。
また、明細書全体で、「平面上」という時、これは対象部分を上方から見た時を意味し、「断面上」という時、これは対象部分を垂直に切断した断面を側方から見た時を意味する。
【0018】
「第１」、「第２」、「第３」などのような序数は、特定の構成要素、段階などを互いに区別するために特定の構成要素、段階などのラベルとして単純に使用する。
本明細書で「第１」、「第２」などを使用しない用語でも請求の範囲では「第１」又は「第２」と記載され得る。
また、特定の序数（例えば、特定の請求項の「第１」）と言及した用語は、他の部分で他の序数（例えば、明細書又は他の請求項の「第２」）と記載され得る。
方向、レイアウト、位置、形状、サイズ、構成、量又はその他寸法を言及する時、本明細書で使用した「同一」、「等しい」、「平面型」又は「同一平面型」のような用語は、必ずしも正確に同一の方向、レイアウト、位置、形状、サイズ、構成、量又はその他寸法を意味するのではないが、例えば、製造工程により発生し得る受け入れ可能な変形の範囲内でのほぼ同一の方向、レイアウト、位置、形状、サイズ、構成、量又は許容されるその他寸法を含むように意図している。
「実質的に」という用語は、文脈や他の説明が別途に示さない限り、本明細書で意味を強調するために使用され得る。
例えば、「実質的に同一である」、「実質的に等しい」又は「実質的に平面的」と記述された項目は、正確に同一である、等しい、又は平面的であってもよく、例えば製造工程により発生し得る受け入れ可能な変形の範囲内での同一である、等しい、又は平面的であり得る。
本明細書で「第１」、「第２」などを使用しない用語でも請求の範囲では「第１」又は「第２」と記載され得る。
また、特定の序数（例えば、特定の請求項の「第１」）と言及した用語は、他の部分で他の序数（例えば、明細書又は他の請求項の「第２」）と記載され得る。
方向、レイアウト、位置、形状、サイズ、構成、量又はその他寸法を言及する時、本明細書で使用した「同一」、「等しい」、「平面型」又は「同一平面型」のような用語は、必ずしも正確に同一の方向、レイアウト、位置、形状、サイズ、構成、量又はその他寸法を意味するのではないが、例えば、製造工程により発生し得る受け入れ可能な変形の範囲内でのほぼ同一の方向、レイアウト、位置、形状、サイズ、構成、量又は許容されるその他寸法を含むように意図している。
「実質的に」という用語は、文脈や他の説明が別途に示さない限り、本明細書で意味を強調するために使用され得る。
例えば、「実質的に同一である」、「実質的に等しい」又は「実質的に平面的」と記述された項目は、正確に同一である、等しい、又は平面的であってもよく、例えば製造工程により発生し得る受け入れ可能な変形の範囲内での同一である、等しい、又は平面的であり得る。
【0019】
以下、図面を参照して本発明の実施形態による半導体パッケージ及び半導体パッケージ製造方法を説明する。
図１は、第１貫通ホール１６０ＡＨを有する支持部１６０Ａ、第２貫通ホール１６０ＢＨを有し、傾斜して延在する側壁部１６０Ｂ、及び貫通開口１６０ＣＯを有する上板部１６０Ｃを含むヒートスラグ（ヒートスプレッダ）１６０を含む半導体パッケージ１００を示した断面図である。
図１は、図３及び図４の平面図をＣ－Ｃ’線に沿って切断して示した断面図である。
本明細書の全般にわたって議論する支持部は、追加的にベースプレート、ベースプレート部分、又は外部部分と称され得る。
本明細書の全般にわたって議論された側壁部は、追加的に連結部、連結壁、又は中間連結部と称され得る。
本明細書の全般にわたって議論された上板部は、追加的にトッププレート又はトッププレート部分、又は内部部分と称され得る。
外部、中間、内部は平面図の方向を示す。
図１は、第１貫通ホール１６０ＡＨを有する支持部１６０Ａ、第２貫通ホール１６０ＢＨを有し、傾斜して延在する側壁部１６０Ｂ、及び貫通開口１６０ＣＯを有する上板部１６０Ｃを含むヒートスラグ（ヒートスプレッダ）１６０を含む半導体パッケージ１００を示した断面図である。
図１は、図３及び図４の平面図をＣ－Ｃ’線に沿って切断して示した断面図である。
本明細書の全般にわたって議論する支持部は、追加的にベースプレート、ベースプレート部分、又は外部部分と称され得る。
本明細書の全般にわたって議論された側壁部は、追加的に連結部、連結壁、又は中間連結部と称され得る。
本明細書の全般にわたって議論された上板部は、追加的にトッププレート又はトッププレート部分、又は内部部分と称され得る。
外部、中間、内部は平面図の方向を示す。
【0020】
図１を参照すると、半導体パッケージ１００は、前面再配線構造体１１０、外部接続構造体１２０、第１半導体ダイ１４０と第２半導体ダイ１５０を含む３次元集積回路（Ｔｈｒｅｅ Ｄｉｍｅｎｓｉｏｎａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：３Ｄ ＩＣ）構造体１３０、ヒートスラグ１６０、導電性ポスト１７０、モールディング材１８０、後面再配線構造体１９０、及び第３半導体ダイ２１０を含む。
本明細書の他の部分にも説明するように、本明細書で説明する半導体ダイは、ウエハーから形成され、その上に集積回路を含む半導体チップである。
例えば、特定のチップは、メモリチップ、ロジックチップ、コントローラーチップ、又はプロセッサーチップであり得る。
本明細書の他の部分にも説明するように、本明細書で説明する半導体ダイは、ウエハーから形成され、その上に集積回路を含む半導体チップである。
例えば、特定のチップは、メモリチップ、ロジックチップ、コントローラーチップ、又はプロセッサーチップであり得る。
【0021】
一実施形態で、半導体パッケージ１００は、パッケージオンパッケージ（ＰｏＰ）デバイスを含む。
一実施形態で、半導体パッケージ１００は、ファンアウトウエハーレベルパッケージ（Ｆａｎ Ｏｕｔ Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＦＯＷＬＰ）又はファンアウトパネルレベルパッケージ（Ｆａｎ Ｏｕｔ Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＦＯＰＬＰ）を含む。
一実施形態で、半導体パッケージ１００は、ファンアウトウエハーレベルパッケージ（Ｆａｎ Ｏｕｔ Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＦＯＷＬＰ）又はファンアウトパネルレベルパッケージ（Ｆａｎ Ｏｕｔ Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＦＯＰＬＰ）を含む。
【0022】
前面再配線構造体１１０は、第１誘電体層１１１、第１誘電体層１１１内にある第１再配線ビア１１２、第１再配線ライン１１３、及び第２再配線ビア１１４を含む。
他の実施形態で、より少ない又はより多い数の再配線ライン及び再配線ビアを含む再配線構造体が本発明の範囲に含まれる。
第１誘電体層１１１は、第１再配線ビア１１２、第１再配線ライン１１３、及び第２再配線ビア１１４を保護し、絶縁する。
第１誘電体層１１１の上部面には、第１半導体ダイ１４０及び第２半導体ダイ１５０を含む３次元集積回路（３Ｄ ＩＣ）構造体１３０、ヒートスラグ１６０、及び導電性ポスト１７０が配置される。
第１誘電体層１１１の下部面には、外部接続構造体１２０が配置される。
第１再配線ビア１１２は、第１再配線ライン１１３と外部接続構造体１２０の導電性パッド１２１との間に配置される。
他の実施形態で、より少ない又はより多い数の再配線ライン及び再配線ビアを含む再配線構造体が本発明の範囲に含まれる。
第１誘電体層１１１は、第１再配線ビア１１２、第１再配線ライン１１３、及び第２再配線ビア１１４を保護し、絶縁する。
第１誘電体層１１１の上部面には、第１半導体ダイ１４０及び第２半導体ダイ１５０を含む３次元集積回路（３Ｄ ＩＣ）構造体１３０、ヒートスラグ１６０、及び導電性ポスト１７０が配置される。
第１誘電体層１１１の下部面には、外部接続構造体１２０が配置される。
第１再配線ビア１１２は、第１再配線ライン１１３と外部接続構造体１２０の導電性パッド１２１との間に配置される。
【0023】
複数で表示された多様な構成要素は、本明細書で複数又は単数で説明される。
第１再配線ビア１１２は、垂直方向に第１再配線ライン１１３と導電性パッド１２１を電気的に接続する。
第１再配線ライン１１３は、第１再配線ビア１１２と第２再配線ビア１１４との間に配置される。
第１再配線ライン１１３は、水平方向に第１再配線ビア１１２と第２再配線ビア１１４を電気的に接続する。
第２再配線ビア１１４の一部は、第１再配線ライン１１３と導電性ポスト１７０との間に配置される。
第２再配線ビア１１４は、垂直方向に第１再配線ライン１１３と導電性ポスト１７０を電気的に接続する。
後述するように、第２再配線ビア１１４の残りは、第１再配線ライン１１３と接続部材１４１との間に配置される。
第１再配線ビア１１２は、垂直方向に第１再配線ライン１１３と導電性パッド１２１を電気的に接続する。
第１再配線ライン１１３は、第１再配線ビア１１２と第２再配線ビア１１４との間に配置される。
第１再配線ライン１１３は、水平方向に第１再配線ビア１１２と第２再配線ビア１１４を電気的に接続する。
第２再配線ビア１１４の一部は、第１再配線ライン１１３と導電性ポスト１７０との間に配置される。
第２再配線ビア１１４は、垂直方向に第１再配線ライン１１３と導電性ポスト１７０を電気的に接続する。
後述するように、第２再配線ビア１１４の残りは、第１再配線ライン１１３と接続部材１４１との間に配置される。
【0024】
外部接続構造体１２０は、前面再配線構造体１１０の下部面上に配置される。
外部接続構造体１２０は、導電性パッド１２１、絶縁層１２２、及び外部接続部材（外部接続端子又はパッケージ接続端子）１２３を含む。
導電性パッド１２１は、前面再配線構造体１１０の第１再配線ビア１１２と外部接続部材１２３を電気的に接続する。
絶縁層１２２は、ソルダリングのための複数の開口を含む。
絶縁層１２２は、外部接続部材１２３が短絡することを防止する。
外部接続部材１２３は、半導体パッケージ１００を外部デバイスに電気的に接続させる。
単独で説明したり、外部接続構造体１２０と組み合わせて説明する前面再配線構造体１１０は、本明細書でパッケージ基板又はパッケージオンパッケージ基板と説明される。
外部接続構造体１２０は、導電性パッド１２１、絶縁層１２２、及び外部接続部材（外部接続端子又はパッケージ接続端子）１２３を含む。
導電性パッド１２１は、前面再配線構造体１１０の第１再配線ビア１１２と外部接続部材１２３を電気的に接続する。
絶縁層１２２は、ソルダリングのための複数の開口を含む。
絶縁層１２２は、外部接続部材１２３が短絡することを防止する。
外部接続部材１２３は、半導体パッケージ１００を外部デバイスに電気的に接続させる。
単独で説明したり、外部接続構造体１２０と組み合わせて説明する前面再配線構造体１１０は、本明細書でパッケージ基板又はパッケージオンパッケージ基板と説明される。
【0025】
３次元集積回路（３Ｄ ＩＣ）構造体１３０は、前面再配線構造体１１０の上部面上に配置される。
３次元集積回路（３Ｄ ＩＣ）構造体１３０は、第１半導体ダイ１４０及び第２半導体ダイ１５０を含む。
一実施形態で、３次元集積回路（３Ｄ ＩＣ）構造体１３０は、システムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ：ＳＯＣ）であるか、メモリチップのスタック又はコントローラーチップを含むメモリチップのスタックであり得る。
第１半導体ダイ１４０は、前面再配線構造体１１０の上部面上に配置される。
一実施形態で、第１半導体ダイ１４０は、中央処理ユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）又はグラフィック処理ユニット（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＧＰＵ）を含む。
３次元集積回路（３Ｄ ＩＣ）構造体１３０は、第１半導体ダイ１４０及び第２半導体ダイ１５０を含む。
一実施形態で、３次元集積回路（３Ｄ ＩＣ）構造体１３０は、システムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ：ＳＯＣ）であるか、メモリチップのスタック又はコントローラーチップを含むメモリチップのスタックであり得る。
第１半導体ダイ１４０は、前面再配線構造体１１０の上部面上に配置される。
一実施形態で、第１半導体ダイ１４０は、中央処理ユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）又はグラフィック処理ユニット（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＧＰＵ）を含む。
【0026】
第１半導体ダイ１４０は、接続部材（導電性接続端子、外部接続端子、又はチップ接続端子）１４１を含み、接続部材１４１を通じて前面再配線構造体１１０の第２再配線ビア１１４と電気的に接続される。
一実施形態で、接続部材１４１は、マイクロバンプであり得る。
第１半導体ダイ１４０と第１半導体ダイ１４０上の第２半導体ダイ１５０とを含む３次元集積回路（３Ｄ ＩＣ）構造体１３０で、第２半導体ダイ１５０が信号及び電力を伝達する前面再配線構造体１１０から離隔して配置されるため、第１半導体ダイ１４０内にシリコン貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ、図示せず）を配置し、シリコン貫通電極（ＴＳＶ、図示せず）を第２半導体ダイ１５０に連結して、第２半導体ダイ１５０の信号及び電力が伝達され、応答する速度を高めることができる。
一実施形態で、接続部材１４１は、マイクロバンプであり得る。
第１半導体ダイ１４０と第１半導体ダイ１４０上の第２半導体ダイ１５０とを含む３次元集積回路（３Ｄ ＩＣ）構造体１３０で、第２半導体ダイ１５０が信号及び電力を伝達する前面再配線構造体１１０から離隔して配置されるため、第１半導体ダイ１４０内にシリコン貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ、図示せず）を配置し、シリコン貫通電極（ＴＳＶ、図示せず）を第２半導体ダイ１５０に連結して、第２半導体ダイ１５０の信号及び電力が伝達され、応答する速度を高めることができる。
【0027】
第２半導体ダイ１５０は、第１半導体ダイ１４０の上部面上に配置される。
一実施形態で、第２半導体ダイ１５０は、通信チップ又はセンサーを含む。
第２半導体ダイ１５０は、接続部材（導電性接続端子）１５１を含み、接続部材１５１を通じて第１半導体ダイ１４０と電気的に接続される。
一実施形態で、接続部材１５１は、マイクロバンプであり得る。
絶縁部材１５２は、第１半導体ダイ１４０と第２半導体ダイ１５０との間で接続部材１５１を囲んで絶縁する役割を果たす。
一実施形態で、第２半導体ダイ１５０は、通信チップ又はセンサーを含む。
第２半導体ダイ１５０は、接続部材（導電性接続端子）１５１を含み、接続部材１５１を通じて第１半導体ダイ１４０と電気的に接続される。
一実施形態で、接続部材１５１は、マイクロバンプであり得る。
絶縁部材１５２は、第１半導体ダイ１４０と第２半導体ダイ１５０との間で接続部材１５１を囲んで絶縁する役割を果たす。
【0028】
ヒートスラグ１６０は、支持部（ベースプレート又はベース部）１６０Ａ、側壁部（接続部分）１６０Ｂ、及び上板部（トッププレート又はトッププレート部分）１６０Ｃに区分される。
ヒートスラグ１６０は、ヒートシンク（Ｈｅａｔ Ｓｉｎｋ）、ヒートスプレッダ（Ｈｅａｔ Ｓｐｒｅａｄｅｒ）、ヒートスプレッダカバー（Ｈｅａｔ Ｓｐｒｅａｄｅｒ Ｃｏｖｅｒ）、又はヒートスプレッダフード（Ｈｅａｔ Ｓｐｒｅａｄｅｒ Ｈｏｏｄ）という用語と称され得る。
ヒートスラグ１６０は、半導体パッケージ１００内に配置され、各半導体ダイ又は各配線から生成される熱を放出して半導体パッケージの熱的特性を改善させる。
ヒートスラグ１６０は、ヒートシンク（Ｈｅａｔ Ｓｉｎｋ）、ヒートスプレッダ（Ｈｅａｔ Ｓｐｒｅａｄｅｒ）、ヒートスプレッダカバー（Ｈｅａｔ Ｓｐｒｅａｄｅｒ Ｃｏｖｅｒ）、又はヒートスプレッダフード（Ｈｅａｔ Ｓｐｒｅａｄｅｒ Ｈｏｏｄ）という用語と称され得る。
ヒートスラグ１６０は、半導体パッケージ１００内に配置され、各半導体ダイ又は各配線から生成される熱を放出して半導体パッケージの熱的特性を改善させる。
【0029】
支持部１６０Ａは、前面再配線構造体１１０上に付着されてヒートスラグ１６０全体を支持する。
支持部１６０Ａの下部面は、接着部材１８１により前面再配線構造体１１０上に接着される。
一実施形態で、接着部材１８１は、熱伝達特性に優れた材料を使用する。
接着部材１８１は、接着層とも称し、支持部１６０Ａの下部面及び前面再配線構造体１１０の上部面の両方に接触される。
支持部１６０Ａは、側壁部１６０Ｂの外側面から水平方向に延在し、側壁部１６０Ｂの下部面と同一レベルの下部面を有し、側壁部１６０Ｂの外側面の最下部から側壁部１６０Ｂの外側面の少なくとも一部までの高さ（垂直厚さ）を有する。
例えば、支持部１６０Ａは、側壁部１６０Ｂの高さ（最下部から最上部までの垂直高さ）以下の高さ（最下部から最上部までの垂直高さ）を有する。
支持部１６０Ａの最上部は、前面再配線構造体１１０の上部面の上の（垂直方向の）高さを有し、本実施形態では前面再配線構造体１１０の上部面の上の側壁部１６０Ｂの最上面の高さより低い高さを有する。
支持部１６０Ａの下部面は、接着部材１８１により前面再配線構造体１１０上に接着される。
一実施形態で、接着部材１８１は、熱伝達特性に優れた材料を使用する。
接着部材１８１は、接着層とも称し、支持部１６０Ａの下部面及び前面再配線構造体１１０の上部面の両方に接触される。
支持部１６０Ａは、側壁部１６０Ｂの外側面から水平方向に延在し、側壁部１６０Ｂの下部面と同一レベルの下部面を有し、側壁部１６０Ｂの外側面の最下部から側壁部１６０Ｂの外側面の少なくとも一部までの高さ（垂直厚さ）を有する。
例えば、支持部１６０Ａは、側壁部１６０Ｂの高さ（最下部から最上部までの垂直高さ）以下の高さ（最下部から最上部までの垂直高さ）を有する。
支持部１６０Ａの最上部は、前面再配線構造体１１０の上部面の上の（垂直方向の）高さを有し、本実施形態では前面再配線構造体１１０の上部面の上の側壁部１６０Ｂの最上面の高さより低い高さを有する。
【0030】
支持部１６０Ａは、垂直方向に形成された第１貫通ホール１６０ＡＨを含む。
各第１貫通ホール１６０ＡＨは、内部に導電性ポスト１７０が配置される。
従来は、パッケージオンパッケージ（ＰｏＰ）デバイスにヒートスラグを適用するためには、上部半導体パッケージと下部半導体パッケージを連結する導電性ポストを避けてヒートスラグを配置しなければならないため、ヒートスラグのサイズの分、パッケージオンパッケージ（ＰｏＰ）デバイスのサイズが大きくなるという問題があった。
しかし、本発明の実施形態によりヒートスラグ１６０の支持部１６０Ａに導電性ポスト１７０を配置できる第１貫通ホール１６０ＡＨを形成すれば、パッケージオンパッケージ（ＰｏＰ）デバイスのサイズを維持しながらパッケージオンパッケージ（ＰｏＰ）デバイスの熱的特性を改善させることができる。
各第１貫通ホール１６０ＡＨは、内部に導電性ポスト１７０が配置される。
従来は、パッケージオンパッケージ（ＰｏＰ）デバイスにヒートスラグを適用するためには、上部半導体パッケージと下部半導体パッケージを連結する導電性ポストを避けてヒートスラグを配置しなければならないため、ヒートスラグのサイズの分、パッケージオンパッケージ（ＰｏＰ）デバイスのサイズが大きくなるという問題があった。
しかし、本発明の実施形態によりヒートスラグ１６０の支持部１６０Ａに導電性ポスト１７０を配置できる第１貫通ホール１６０ＡＨを形成すれば、パッケージオンパッケージ（ＰｏＰ）デバイスのサイズを維持しながらパッケージオンパッケージ（ＰｏＰ）デバイスの熱的特性を改善させることができる。
【0031】
絶縁部材（絶縁層又は絶縁膜）１６１は、第１貫通ホール１６０ＡＨの内側面にコンフォーマルに配置される。
一実施形態で、絶縁部材１６１は、エポキシ樹脂のような熱硬化性樹脂であるか、熱硬化性樹脂を含む。
一実施形態で、絶縁部材１６１は、ＭＵＦ（Ｍｏｌｄｅｄ Ｕｎｄｅｒ－Ｆｉｌｌ）である。
一実施形態で、絶縁部材１６１は、シリコン酸化物又はシリコン窒化物であるか、シリコン酸化物又はシリコン窒化物を含み得る。
他の実施形態で、ヒートスラグ１６０の第１貫通ホール１６０ＡＨの内側面と導電性ポスト１７０との間は、絶縁部材１６１なしにエアー（Ａｉｒ）で満たされる。
本明細書で議論する用語「エアー」は、大気空気、又は製造工程中に存在し得るその他ガスを意味し得る。
一般に、本明細書に記述した絶縁部材又は絶縁層は、電気的絶縁部材又は電気的絶縁層を称する。
このような絶縁部材又は絶縁層は、含まれている材料により依然として熱を伝導する。
絶縁部材１６１をヒートスラグ１６０の第１貫通ホール１６０ＡＨの内側面と導電性ポスト１７０との間に配置して、ヒートスラグ１６０の第１貫通ホール１６０ＡＨに配置される導電性ポスト１７０をヒートスラグ１６０の第１貫通ホール１６０ＡＨの内側面から電気的に、そして物理的に離隔するようにし、導電性ポスト１７０とヒートスラグ１６０が短絡することを防止する。
一実施形態で、絶縁部材１６１は、エポキシ樹脂のような熱硬化性樹脂であるか、熱硬化性樹脂を含む。
一実施形態で、絶縁部材１６１は、ＭＵＦ（Ｍｏｌｄｅｄ Ｕｎｄｅｒ－Ｆｉｌｌ）である。
一実施形態で、絶縁部材１６１は、シリコン酸化物又はシリコン窒化物であるか、シリコン酸化物又はシリコン窒化物を含み得る。
他の実施形態で、ヒートスラグ１６０の第１貫通ホール１６０ＡＨの内側面と導電性ポスト１７０との間は、絶縁部材１６１なしにエアー（Ａｉｒ）で満たされる。
本明細書で議論する用語「エアー」は、大気空気、又は製造工程中に存在し得るその他ガスを意味し得る。
一般に、本明細書に記述した絶縁部材又は絶縁層は、電気的絶縁部材又は電気的絶縁層を称する。
このような絶縁部材又は絶縁層は、含まれている材料により依然として熱を伝導する。
絶縁部材１６１をヒートスラグ１６０の第１貫通ホール１６０ＡＨの内側面と導電性ポスト１７０との間に配置して、ヒートスラグ１６０の第１貫通ホール１６０ＡＨに配置される導電性ポスト１７０をヒートスラグ１６０の第１貫通ホール１６０ＡＨの内側面から電気的に、そして物理的に離隔するようにし、導電性ポスト１７０とヒートスラグ１６０が短絡することを防止する。
【0032】
側壁部（接続部分）１６０Ｂは、前面再配線構造体１１０上に付着されてヒートスラグ１６０の上板部１６０Ｃを支持し、支持部１６０Ａから上板部１６０Ｃまで延在する。
側壁部１６０Ｂの下部面は、接着部材１８１により前面再配線構造体１１０上に接着される。
側壁部１６０Ｂは、支持部１６０Ａの内部境界Ｂ１から水平方向に延在し、そしてまた内部境界Ｂ１から傾斜した対角線方向に延在する。
支持部１６０Ａの下部面と同一レベルの下部面を有し、支持部１６０Ａの高さ以上の高さを有する。
図１では側壁部１６０Ｂの高さが支持部１６０Ａの高さより大きい、一実施形態を示している。
側壁部１６０Ｂは、支持部１６０Ａと上板部１６０Ｃとの間の水平方向における段差を考慮して下部から上部に行くほど内側方向に傾斜する傾きを有する。
側壁部１６０Ｂの下部面は、接着部材１８１により前面再配線構造体１１０上に接着される。
側壁部１６０Ｂは、支持部１６０Ａの内部境界Ｂ１から水平方向に延在し、そしてまた内部境界Ｂ１から傾斜した対角線方向に延在する。
支持部１６０Ａの下部面と同一レベルの下部面を有し、支持部１６０Ａの高さ以上の高さを有する。
図１では側壁部１６０Ｂの高さが支持部１６０Ａの高さより大きい、一実施形態を示している。
側壁部１６０Ｂは、支持部１６０Ａと上板部１６０Ｃとの間の水平方向における段差を考慮して下部から上部に行くほど内側方向に傾斜する傾きを有する。
【0033】
側壁部１６０Ｂは、上板部１６０Ｃと共に下部のキャビティ（Ｃａｖｉｔｙ）により規定（Ｄｅｆｉｎｅ）される。
側壁部１６０Ｂは、第２貫通ホール１６０ＢＨを含む。
第２貫通ホール１６０ＢＨ内部は、モールディング材１８０により満たされる。
モールディング材１８０は、第２貫通ホール１６０ＢＨを通じてヒートスラグ１６０内側に伝達されて第１半導体ダイ１４０を囲む。
上板部１６０Ｃは、第１半導体ダイ１４０上に配置され、側壁部１６０Ｂ上部の内部境界Ｂ２から水平に延在される。
他の実施形態で、側壁部１６０Ｂの第２貫通ホール１６０ＢＨを代替して、又は側壁部１６０Ｂの第２貫通ホール１６０ＢＨに追加して、上板部１６０Ｃは第３貫通ホール１６０ＣＨを含む。
側壁部１６０Ｂは、第２貫通ホール１６０ＢＨを含む。
第２貫通ホール１６０ＢＨ内部は、モールディング材１８０により満たされる。
モールディング材１８０は、第２貫通ホール１６０ＢＨを通じてヒートスラグ１６０内側に伝達されて第１半導体ダイ１４０を囲む。
上板部１６０Ｃは、第１半導体ダイ１４０上に配置され、側壁部１６０Ｂ上部の内部境界Ｂ２から水平に延在される。
他の実施形態で、側壁部１６０Ｂの第２貫通ホール１６０ＢＨを代替して、又は側壁部１６０Ｂの第２貫通ホール１６０ＢＨに追加して、上板部１６０Ｃは第３貫通ホール１６０ＣＨを含む。
【0034】
上板部１６０Ｃの下部面は、熱界面材料（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ：ＴＩＭ）１８２により第１半導体ダイ１４０に付着される。
熱界面材料（ＴＩＭ）は、熱を発散する装置（例えば、第１半導体ダイ）１４０と放熱装置（例えば、ヒートスラグ）１６０との間で熱結合を向上させるために挿入される材料である。
熱界面材料（ＴＩＭ）は、熱を発散する装置と放熱装置との間の接触面の空気層を埋めて熱接触抵抗を減らす役割を果たす。
上板部１６０Ｃは、貫通開口１６０ＣＯを含む。
上板部１６０Ｃの貫通開口１６０ＣＯ内に第２半導体ダイ１５０が配置される。
上板部１６０Ｃは、第２半導体ダイ１５０の側面を囲む。
熱界面材料（ＴＩＭ）は、熱を発散する装置（例えば、第１半導体ダイ）１４０と放熱装置（例えば、ヒートスラグ）１６０との間で熱結合を向上させるために挿入される材料である。
熱界面材料（ＴＩＭ）は、熱を発散する装置と放熱装置との間の接触面の空気層を埋めて熱接触抵抗を減らす役割を果たす。
上板部１６０Ｃは、貫通開口１６０ＣＯを含む。
上板部１６０Ｃの貫通開口１６０ＣＯ内に第２半導体ダイ１５０が配置される。
上板部１６０Ｃは、第２半導体ダイ１５０の側面を囲む。
【0035】
上板部１６０Ｃの内側面は、第２半導体ダイ１５０から離隔し、上板部１６０Ｃの内側面と第２半導体ダイ１５０の側面との間は、モールディング材１８０で満たされる。
上板部１６０Ｃの貫通開口１６０ＣＯの幅は、側壁部１６０Ｂと上板部１６０Ｃを規定するキャビティの幅より小さい。
ヒートスラグ１６０の上板部１６０Ｃが貫通開口１６０ＣＯを有するため、３次元集積回路（３Ｄ ＩＣ）構造体１３０で上部に配置される第２半導体ダイ１５０を上板部１６０Ｃの貫通開口１６０ＣＯ内に配置することができ、３次元集積回路（３Ｄ ＩＣ）を含むパッケージオンパッケージ（ＰｏＰ）デバイスの垂直サイズを増加させることなく、パッケージオンパッケージ（ＰｏＰ）デバイスにヒートスラグ１６０を適用することができる。
上板部１６０Ｃの貫通開口１６０ＣＯの幅は、側壁部１６０Ｂと上板部１６０Ｃを規定するキャビティの幅より小さい。
ヒートスラグ１６０の上板部１６０Ｃが貫通開口１６０ＣＯを有するため、３次元集積回路（３Ｄ ＩＣ）構造体１３０で上部に配置される第２半導体ダイ１５０を上板部１６０Ｃの貫通開口１６０ＣＯ内に配置することができ、３次元集積回路（３Ｄ ＩＣ）を含むパッケージオンパッケージ（ＰｏＰ）デバイスの垂直サイズを増加させることなく、パッケージオンパッケージ（ＰｏＰ）デバイスにヒートスラグ１６０を適用することができる。
【0036】
ヒートスラグ１６０は、銅又はアルミニウムなどの高い熱伝導度を有する金属素材を含むか、金属素材で形成され得る。
テストの結果、ヒートスラグ１６０を含まないパッケージオンパッケージ（ＰｏＰ）の下部ダイでの温度は、１０５℃に測定されたが、パッケージオンパッケージ（ＰｏＰ）デバイスのサイズの増加なしにヒートスラグ１６０を含むパッケージオンパッケージ（ＰｏＰ）デバイスの下部ダイでの温度は、９１℃に測定されて１４℃が減少した。
これにより、パッケージオンパッケージ（ＰｏＰ）デバイスにヒートスラグ１６０を適用すれば、パッケージオンパッケージ（ＰｏＰ）で生成される熱を効率的に放出することができ、パッケージオンパッケージ（ＰｏＰ）の熱的特性を改善することができる。
テストの結果、ヒートスラグ１６０を含まないパッケージオンパッケージ（ＰｏＰ）の下部ダイでの温度は、１０５℃に測定されたが、パッケージオンパッケージ（ＰｏＰ）デバイスのサイズの増加なしにヒートスラグ１６０を含むパッケージオンパッケージ（ＰｏＰ）デバイスの下部ダイでの温度は、９１℃に測定されて１４℃が減少した。
これにより、パッケージオンパッケージ（ＰｏＰ）デバイスにヒートスラグ１６０を適用すれば、パッケージオンパッケージ（ＰｏＰ）で生成される熱を効率的に放出することができ、パッケージオンパッケージ（ＰｏＰ）の熱的特性を改善することができる。
【0037】
導電性ポスト１７０は、前面再配線構造体１１０の上部面上に配置される。
導電性ポスト１７０は、ヒートスラグ１６０の支持部１６０Ａの第１貫通ホール１６０ＡＨを貫通して配置される。
導電性ポスト１７０は、前面再配線構造体１１０の第２再配線ビア１１４と後面再配線構造体１９０の第３再配線ビア１９２を電気的に接続する。
モールディング材１８０は、前面再配線構造体１１０上で、第１半導体ダイ１４０と第２半導体ダイ１５０を含む３次元集積回路（３Ｄ ＩＣ）構造体１３０、ヒートスラグ１６０、及び導電性ポスト１７０をモールディングする。
ヒートスラグ１６０の内側に配置される第１半導体ダイ１４０は、ヒートスラグ１６０の側壁部１６０Ｂの第２貫通ホール１６０ＢＨを通じて移動したモールディング材１８０によりモールディングされる。
したがって、モールディング材１８０は、ヒートスラグ１６０の下部、ヒートスラグ１６０の上部、及びヒートスラグ１６０を貫通して配置される。
導電性ポスト１７０は、ヒートスラグ１６０の支持部１６０Ａの第１貫通ホール１６０ＡＨを貫通して配置される。
導電性ポスト１７０は、前面再配線構造体１１０の第２再配線ビア１１４と後面再配線構造体１９０の第３再配線ビア１９２を電気的に接続する。
モールディング材１８０は、前面再配線構造体１１０上で、第１半導体ダイ１４０と第２半導体ダイ１５０を含む３次元集積回路（３Ｄ ＩＣ）構造体１３０、ヒートスラグ１６０、及び導電性ポスト１７０をモールディングする。
ヒートスラグ１６０の内側に配置される第１半導体ダイ１４０は、ヒートスラグ１６０の側壁部１６０Ｂの第２貫通ホール１６０ＢＨを通じて移動したモールディング材１８０によりモールディングされる。
したがって、モールディング材１８０は、ヒートスラグ１６０の下部、ヒートスラグ１６０の上部、及びヒートスラグ１６０を貫通して配置される。
【0038】
後面再配線構造体１９０は、モールディング材１８０上に配置される。
後面再配線構造体１９０は、第２誘電体層１９１、第２誘電体層１９１内にある第３再配線ビア１９２、第２再配線ライン１９３、及び第４再配線ビア１９４を含む。
他の実施形態で、より少ない又はより多い数の再配線ライン及び再配線ビアを含む再配線構造体が本発明の範囲に含まれる。
第２誘電体層１９１は、第３再配線ビア１９２、第２再配線ライン１９３、及び第４再配線ビア１９４を保護し、絶縁する。
第２誘電体層１９１の上部面には第３半導体ダイ２１０が配置される。
第２誘電体層１９１の下部面にはモールディング材１８０及び導電性ポスト１７０が配置される。
後面再配線構造体１９０は、第２誘電体層１９１、第２誘電体層１９１内にある第３再配線ビア１９２、第２再配線ライン１９３、及び第４再配線ビア１９４を含む。
他の実施形態で、より少ない又はより多い数の再配線ライン及び再配線ビアを含む再配線構造体が本発明の範囲に含まれる。
第２誘電体層１９１は、第３再配線ビア１９２、第２再配線ライン１９３、及び第４再配線ビア１９４を保護し、絶縁する。
第２誘電体層１９１の上部面には第３半導体ダイ２１０が配置される。
第２誘電体層１９１の下部面にはモールディング材１８０及び導電性ポスト１７０が配置される。
【0039】
第３再配線ビア１９２は、導電性ポスト１７０と第２再配線ライン１９３との間に配置される。
第３再配線ビア１９２は、垂直方向に導電性ポスト１７０と第２再配線ライン１９３を電気的に接続する。
第２再配線ライン１９３は、第３再配線ビア１９２と第４再配線ビア１９４との間に配置される。
第２再配線ライン１９３は、水平方向に第３再配線ビア１９２と第４再配線ビア１９４を電気的に接続する。
第４再配線ビア１９４は、第２再配線ライン１９３と第３半導体ダイの接続部材（接続端子）２１３との間に配置される。
第４再配線ビア１９４は、垂直方向に第２再配線ライン１９３と第３半導体ダイの接続部材２１３を電気的に接続する。
第３再配線ビア１９２は、垂直方向に導電性ポスト１７０と第２再配線ライン１９３を電気的に接続する。
第２再配線ライン１９３は、第３再配線ビア１９２と第４再配線ビア１９４との間に配置される。
第２再配線ライン１９３は、水平方向に第３再配線ビア１９２と第４再配線ビア１９４を電気的に接続する。
第４再配線ビア１９４は、第２再配線ライン１９３と第３半導体ダイの接続部材（接続端子）２１３との間に配置される。
第４再配線ビア１９４は、垂直方向に第２再配線ライン１９３と第３半導体ダイの接続部材２１３を電気的に接続する。
【0040】
第３半導体ダイ２１０は、後面再配線構造体１９０上に配置される。
第３半導体ダイ２１０は、ＤＲＡＭチップのような単一チップ又は高帯域幅メモリ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ：ＨＢＭ）のようなマルチチップの内の一つであり得る。
第３半導体ダイ２１０は、接続部材２１３及び絶縁層２１２を含む。
接続部材２１３は、第３半導体ダイ２１０と後面再配線構造体１９０を電気的に接続する。
一実施形態で、接続部材２１３は、マイクロバンプ又はソルダボールであるか、マイクロバンプ又はソルダボールを含み得る。
絶縁層２１２は、ソルダリングのための複数の開口を含む。
絶縁層２１２は、接続部材２１３が短絡することを防止する。
一実施形態で、絶縁層２１２は、ソルダレジストであるか、ソルダレジストを含む。
第３半導体ダイ２１０は、ＤＲＡＭチップのような単一チップ又は高帯域幅メモリ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ：ＨＢＭ）のようなマルチチップの内の一つであり得る。
第３半導体ダイ２１０は、接続部材２１３及び絶縁層２１２を含む。
接続部材２１３は、第３半導体ダイ２１０と後面再配線構造体１９０を電気的に接続する。
一実施形態で、接続部材２１３は、マイクロバンプ又はソルダボールであるか、マイクロバンプ又はソルダボールを含み得る。
絶縁層２１２は、ソルダリングのための複数の開口を含む。
絶縁層２１２は、接続部材２１３が短絡することを防止する。
一実施形態で、絶縁層２１２は、ソルダレジストであるか、ソルダレジストを含む。
【0041】
図２は、第１貫通ホール１６０ＡＨと貫通開口１６０ＡＯを有する支持部１６０Ａ、傾斜して延在する側壁部１６０Ｂ、及び貫通開口１６０ＣＯを有する上板部１６０Ｃを含むヒートスラグ１６０を含む半導体パッケージ１００を示す断面図である。
図２は、図３及び４の平面図をＤ－Ｄ’線に沿って切断して示す断面図である。
図２を参照すると、受動素子２１１は、前面再配線構造体１１０上でヒートスラグ１６０の支持部１６０Ａの貫通開口１６０ＡＯ内に配置される。
受動素子２１１は、ＳＭＤ（Ｓｕｒｆａｃｅ－Ｍｏｕｎｔ Ｄｅｖｉｃｅ）であり得る。
図２は、図３及び４の平面図をＤ－Ｄ’線に沿って切断して示す断面図である。
図２を参照すると、受動素子２１１は、前面再配線構造体１１０上でヒートスラグ１６０の支持部１６０Ａの貫通開口１６０ＡＯ内に配置される。
受動素子２１１は、ＳＭＤ（Ｓｕｒｆａｃｅ－Ｍｏｕｎｔ Ｄｅｖｉｃｅ）であり得る。
【0042】
一実施形態で、受動素子２１１は、キャパシタ又は抵抗であり得る。
絶縁部材１６１は、貫通開口１６０ＡＯの内側面にコンフォーマルに配置される。
絶縁部材１６１は、受動素子２１１を囲む。
他の実施形態で、ヒートスラグ１６０の貫通開口１６０ＡＯの内側面と受動素子２１１との間は、絶縁部材１６１なしにエアー（Ａｉｒ）で満たされる。
絶縁部材１６１は、ヒートスラグ１６０の貫通開口１６０ＡＯの内側面と受動素子２１１との間に配置され、ヒートスラグ１６０の貫通開口１６０ＡＯに配置される受動素子２１１をヒートスラグ１６０の貫通開口１６０ＡＯの内側面から離隔するようにし、受動素子２１１とヒートスラグ１６０が短絡することを防止する。
図２で受動素子２１１以外の他の構成は、図１に記載した構成と同一である。
したがって、図２で受動素子２１１以外の他の構成については、図１に記載した内容が同一に適用され得る。
絶縁部材１６１は、貫通開口１６０ＡＯの内側面にコンフォーマルに配置される。
絶縁部材１６１は、受動素子２１１を囲む。
他の実施形態で、ヒートスラグ１６０の貫通開口１６０ＡＯの内側面と受動素子２１１との間は、絶縁部材１６１なしにエアー（Ａｉｒ）で満たされる。
絶縁部材１６１は、ヒートスラグ１６０の貫通開口１６０ＡＯの内側面と受動素子２１１との間に配置され、ヒートスラグ１６０の貫通開口１６０ＡＯに配置される受動素子２１１をヒートスラグ１６０の貫通開口１６０ＡＯの内側面から離隔するようにし、受動素子２１１とヒートスラグ１６０が短絡することを防止する。
図２で受動素子２１１以外の他の構成は、図１に記載した構成と同一である。
したがって、図２で受動素子２１１以外の他の構成については、図１に記載した内容が同一に適用され得る。
【0043】
図３は、図１及び図２の半導体パッケージ１００の断面図をＡ－Ａ’線に沿って切断し、ヒートスラグ１６０の示す第２貫通ホール１６０ＢＨを有する側壁部１６０Ｂ及び貫通開口１６０ＣＯを有する上板部１６０Ｃを示す平面図である。
図３を参照すると、内側から外側に順次に、第２半導体ダイ１５０、モールディング材１８０、ヒートスラグ１６０、モールディング材１８０、及び導電性ポスト１７０が配置される。
第１半導体ダイ１４０及び熱界面材料（ＴＩＭ）１８２は、Ａ－Ａ’線より下部に配置されるため、点線で示した。
ヒートスラグ１６０に、例えば、ヒートスラグを貫通して第２貫通ホール１６０ＢＨが配置される。
第２貫通ホール１６０ＢＨの内部は、モールディング材１８０で満たされる。
図３を参照すると、内側から外側に順次に、第２半導体ダイ１５０、モールディング材１８０、ヒートスラグ１６０、モールディング材１８０、及び導電性ポスト１７０が配置される。
第１半導体ダイ１４０及び熱界面材料（ＴＩＭ）１８２は、Ａ－Ａ’線より下部に配置されるため、点線で示した。
ヒートスラグ１６０に、例えば、ヒートスラグを貫通して第２貫通ホール１６０ＢＨが配置される。
第２貫通ホール１６０ＢＨの内部は、モールディング材１８０で満たされる。
【0044】
図３での実施形態によれば、ヒートスラグ１６０の各面に円形の形状を有する３個の第２貫通ホール１６０ＢＨを示したが、第２貫通ホール１６０ＢＨは、ヒートスラグ１６０内部にモールディング材１８０を伝達するための役割を有するため、位置、大きさ、形状、及び個数に制限がない。
したがって、多様な位置に配置され、楕円形、多角形などの多様な形状、より少ない又はより多い数、及び多様なサイズを有する第２貫通ホール１６０ＢＨが本発明の範囲に含まれる。
導電性ポスト１７０は、モールディング材１８０に囲まれてヒートスラグ１６０周囲に配置される。
一実施形態で、それぞれの導電性ポスト１７０は、約５０μｍ～約３００μｍの幅を有する。
他の実施形態で、より少ない又はより多い数の導電性ポスト１７０を含む半導体パッケージ１００が本発明の範囲に含まれる。
したがって、多様な位置に配置され、楕円形、多角形などの多様な形状、より少ない又はより多い数、及び多様なサイズを有する第２貫通ホール１６０ＢＨが本発明の範囲に含まれる。
導電性ポスト１７０は、モールディング材１８０に囲まれてヒートスラグ１６０周囲に配置される。
一実施形態で、それぞれの導電性ポスト１７０は、約５０μｍ～約３００μｍの幅を有する。
他の実施形態で、より少ない又はより多い数の導電性ポスト１７０を含む半導体パッケージ１００が本発明の範囲に含まれる。
【0045】
図４は、図１及び図２の半導体パッケージ１００の断面図をＢ－Ｂ’線に沿って切断し、ヒートスラグ１６０の内の第１貫通ホール１６０ＡＨを有する支持部１６０Ａを示す平面図である。
図４を参照すると、内側から外側に順次に、第１半導体ダイ１４０、モールディング材１８０、ヒートスラグ１６０、絶縁部材１６１、導電性ポスト１７０、受動素子２１１、及びモールディング材１８０が配置される。
第２半導体ダイ１５０及び熱界面材料（ＴＩＭ）１８２は、Ｂ－Ｂ’線より上部に配置されるため、点線で示した。
ヒートスラグ１６０に第１貫通ホール１６０ＡＨが配置される。
図４を参照すると、内側から外側に順次に、第１半導体ダイ１４０、モールディング材１８０、ヒートスラグ１６０、絶縁部材１６１、導電性ポスト１７０、受動素子２１１、及びモールディング材１８０が配置される。
第２半導体ダイ１５０及び熱界面材料（ＴＩＭ）１８２は、Ｂ－Ｂ’線より上部に配置されるため、点線で示した。
ヒートスラグ１６０に第１貫通ホール１６０ＡＨが配置される。
【0046】
図４での実施形態によれば、第１貫通ホール１６０ＡＨは、円形の形状を有するように示したが、第１貫通ホール１６０ＡＨの形状は制限がない。
一実施形態で、第１貫通ホール１６０ＡＨは、水平方向に円形、楕円形、又は多角形の断面形状を含み得る。
また、図４での実施形態によれば、一つの受動素子２１１が配置されるものと示したが、受動素子２１１の位置、形状、個数、及び大きさには制限がない。
したがって、多様な位置に配置され、多様な形状、より少ない又はより多い数、及び多様なサイズを有する受動素子２１１が本発明の範囲に含まれる。
第１貫通ホール１６０ＡＨの内側面にコンフォーマルに配置される絶縁部材１６１は、第１貫通ホール１６０ＡＨの内側面の形状と同一形状を有する外側面、及び導電性ポスト１７０の外側面の形状と同一形状を有する内側面を有する。
貫通開口１６０ＡＯの内側面にコンフォーマルに配置される絶縁部材１６１は、貫通開口１６０ＡＯ内側面の形状と同一形状を有する外側面、及び受動素子２１１の外側面の形状と同一形状を有する内側面を有する。
一実施形態で、第１貫通ホール１６０ＡＨは、水平方向に円形、楕円形、又は多角形の断面形状を含み得る。
また、図４での実施形態によれば、一つの受動素子２１１が配置されるものと示したが、受動素子２１１の位置、形状、個数、及び大きさには制限がない。
したがって、多様な位置に配置され、多様な形状、より少ない又はより多い数、及び多様なサイズを有する受動素子２１１が本発明の範囲に含まれる。
第１貫通ホール１６０ＡＨの内側面にコンフォーマルに配置される絶縁部材１６１は、第１貫通ホール１６０ＡＨの内側面の形状と同一形状を有する外側面、及び導電性ポスト１７０の外側面の形状と同一形状を有する内側面を有する。
貫通開口１６０ＡＯの内側面にコンフォーマルに配置される絶縁部材１６１は、貫通開口１６０ＡＯ内側面の形状と同一形状を有する外側面、及び受動素子２１１の外側面の形状と同一形状を有する内側面を有する。
【0047】
図５は、図４で支持部１６０Ａの第１貫通ホール１６０ＡＨを拡大して示す図である。
図５を参照すると、導電性ポスト１７０は、絶縁部材１６１内に配置され、絶縁部材１６１は、円形の第１貫通ホール１６０ＡＨ内に配置される。
一実施形態で、導電性ポスト１７０は、約５０μｍ～約３００μｍの幅Ｗ１を有する。
一実施形態で、絶縁部材１６１は、約５μｍ～約１５μｍの厚さＷ２を有する。
一実施形態で、第１貫通ホール１６０ＡＨは、約５５μｍ～約３１５μｍの幅（Ｗ１＋２Ｗ２）を有する。
図５を参照すると、導電性ポスト１７０は、絶縁部材１６１内に配置され、絶縁部材１６１は、円形の第１貫通ホール１６０ＡＨ内に配置される。
一実施形態で、導電性ポスト１７０は、約５０μｍ～約３００μｍの幅Ｗ１を有する。
一実施形態で、絶縁部材１６１は、約５μｍ～約１５μｍの厚さＷ２を有する。
一実施形態で、第１貫通ホール１６０ＡＨは、約５５μｍ～約３１５μｍの幅（Ｗ１＋２Ｗ２）を有する。
【0048】
図６は、第１貫通ホール１６０ＡＨを有する支持部１６０Ａ、第２貫通ホール１６０ＢＨを有し、傾斜して延在する側壁部１６０Ｂ、及び第４半導体ダイ１５３を覆う上板部１６０Ｃを含むヒートスラグ１６０を含む半導体パッケージ１００を示す断面図である。
図６は、図７及び図８の平面図をＣ－Ｃ’線に沿って切断して示す断面図である。
図６を参照すると、ヒートスラグ１６０の上板部１６０Ｃは、第４半導体ダイ１５３を覆う。
図６は、図７及び図８の平面図をＣ－Ｃ’線に沿って切断して示す断面図である。
図６を参照すると、ヒートスラグ１６０の上板部１６０Ｃは、第４半導体ダイ１５３を覆う。
【0049】
図１とは異なり、ヒートスラグ１６０の上板部１６０Ｃは、貫通開口を含まない。
熱界面材料（ＴＩＭ）１８２は、第４半導体ダイ１５３の上部面の全体に配置されてヒートスラグ１６０の下部面に付着される。
ヒートスラグ１６０の上板部１６０Ｃは、第４半導体ダイ１５３の上部面の全体を覆うため、第４半導体ダイ１５３から生成される熱を効率的に放出することができ、パッケージオンパッケージ（ＰｏＰ）デバイスの熱的特性を改善することができる。
一実施形態で、第４半導体ダイ１５３は、システムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ：ＳＯＣ）を含む。
一実施形態で、第４半導体ダイ１５３は、中央処理ユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）、グラフィック処理ユニット（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＧＰＵ）、メモリ、コントローラー、コーデック、センサー及び通信チップの内の少なくとも一つを含み得る。
熱界面材料（ＴＩＭ）１８２は、第４半導体ダイ１５３の上部面の全体に配置されてヒートスラグ１６０の下部面に付着される。
ヒートスラグ１６０の上板部１６０Ｃは、第４半導体ダイ１５３の上部面の全体を覆うため、第４半導体ダイ１５３から生成される熱を効率的に放出することができ、パッケージオンパッケージ（ＰｏＰ）デバイスの熱的特性を改善することができる。
一実施形態で、第４半導体ダイ１５３は、システムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ：ＳＯＣ）を含む。
一実施形態で、第４半導体ダイ１５３は、中央処理ユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）、グラフィック処理ユニット（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＧＰＵ）、メモリ、コントローラー、コーデック、センサー及び通信チップの内の少なくとも一つを含み得る。
【0050】
図６でヒートスラグ１６０の上板部１６０Ｃ、熱界面材料（ＴＩＭ）１８２、及び第４半導体ダイ１５３以外の他の構成は、図１に記載した構成と同一である。
したがって、図６でヒートスラグ１６０の上板部１６０Ｃ、熱界面材料（ＴＩＭ）１８２、及び第４半導体ダイ１５３以外の他の構成については、図１に記載した内容が同一に適用される。
また、図６の実施形態では受動素子２１１を示していないが、他の実施形態では受動素子２１１を含み得る。
したがって、図６でヒートスラグ１６０の上板部１６０Ｃ、熱界面材料（ＴＩＭ）１８２、及び第４半導体ダイ１５３以外の他の構成については、図１に記載した内容が同一に適用される。
また、図６の実施形態では受動素子２１１を示していないが、他の実施形態では受動素子２１１を含み得る。
【0051】
図７は、図６の半導体パッケージ１００の断面図をＡ－Ａ’線に沿って切断し、第２貫通ホール１６０ＢＨを有する側壁部１６０Ｂ及び第４半導体ダイ１５３を覆う上板部を示す平面図である。
図７を参照すると、内側から外側に順次に、ヒートスラグ１６０、モールディング材１８０、及び導電性ポスト１７０が配置される。
第４半導体ダイ１５３は、Ａ－Ａ’線より下部に配置されるため、点線で示した。
ヒートスラグ１６０に第２貫通ホール１６０ＢＨが配置される。
第２貫通ホール１６０ＢＨの内部は、モールディング材１８０で満たされる。
図７でヒートスラグ１６０の上板部１６０Ｃ、熱界面材料（ＴＩＭ）１８２、及び第４半導体ダイ１５３以外の他の構成は、図３に記載した構成と同一である。
したがって、図７でヒートスラグ１６０の上板部１６０Ｃ、熱界面材料（ＴＩＭ）１８２、及び第４半導体ダイ１５３以外の他の構成については、図３に記載した内容が同一に適用される。
図７を参照すると、内側から外側に順次に、ヒートスラグ１６０、モールディング材１８０、及び導電性ポスト１７０が配置される。
第４半導体ダイ１５３は、Ａ－Ａ’線より下部に配置されるため、点線で示した。
ヒートスラグ１６０に第２貫通ホール１６０ＢＨが配置される。
第２貫通ホール１６０ＢＨの内部は、モールディング材１８０で満たされる。
図７でヒートスラグ１６０の上板部１６０Ｃ、熱界面材料（ＴＩＭ）１８２、及び第４半導体ダイ１５３以外の他の構成は、図３に記載した構成と同一である。
したがって、図７でヒートスラグ１６０の上板部１６０Ｃ、熱界面材料（ＴＩＭ）１８２、及び第４半導体ダイ１５３以外の他の構成については、図３に記載した内容が同一に適用される。
【0052】
図８は、図６の半導体パッケージ１００の断面図をＢ－Ｂ’線に沿って切断し、ヒートスラグ１６０の内の第１貫通ホール１６０ＡＨを有する支持部１６０Ａを示す平面図である。
図８を参照すると、内側から外側に順次に、第４半導体ダイ１５３、モールディング材１８０、ヒートスラグ１６０、絶縁部材１６１、導電性ポスト１７０、及びモールディング材１８０が配置される。
熱界面材料（ＴＩＭ）１８２は、Ｂ－Ｂ’線より上部で、第４半導体ダイ１５３と同一サイズを有し、第４半導体ダイ１５３上に配置される。
ヒートスラグ１６０に第１貫通ホール１６０ＡＨが配置される。
図８の実施形態では受動素子２１１を示していないが、他の実施形態では受動素子２１１を含み得る。
図８で第４半導体ダイ１５３以外の他の構成は、図４に記載した構成と同一である。
したがって、図８で第４半導体ダイ１５３以外の他の構成については、図４に記載した内容が同一に適用される。
図８を参照すると、内側から外側に順次に、第４半導体ダイ１５３、モールディング材１８０、ヒートスラグ１６０、絶縁部材１６１、導電性ポスト１７０、及びモールディング材１８０が配置される。
熱界面材料（ＴＩＭ）１８２は、Ｂ－Ｂ’線より上部で、第４半導体ダイ１５３と同一サイズを有し、第４半導体ダイ１５３上に配置される。
ヒートスラグ１６０に第１貫通ホール１６０ＡＨが配置される。
図８の実施形態では受動素子２１１を示していないが、他の実施形態では受動素子２１１を含み得る。
図８で第４半導体ダイ１５３以外の他の構成は、図４に記載した構成と同一である。
したがって、図８で第４半導体ダイ１５３以外の他の構成については、図４に記載した内容が同一に適用される。
【0053】
図９は、第１貫通ホール１６０ＡＨを有する支持部１６０Ａ、第２貫通ホール１６０ＢＨを有し、垂直に延在する側壁部１６０Ｂ、及び貫通開口１６０ＣＯを有する上板部１６０Ｃを含むヒートスラグ１６０を含む半導体パッケージ１００を示す断面図である。
図９を参照すると、側壁部１６０Ｂは、支持部１６０Ａと上板部１６０Ｃの水平方向における段差を考慮して垂直方向に延在される。
例えば、図１の実施形態で、３次元集積回路（３Ｄ ＩＣ）構造体１３０と反対方向におけるヒートスラグ１６０の外側表面は、少なくとも側壁部１６０Ｂで垂直及び水平方向に対して傾斜した表面を有する。
図９（及び一部の他の実施形態）の実施形態で、３次元集積回路（３Ｄ ＩＣ）構造体１３０と反対方向におけるヒートスラグ１６０の外側表面は、垂直及び水平方向に対する傾斜した表面を含まず、その代わりに垂直及び水平表面だけを含む。
図９で垂直方向に延在した側壁部１６０Ｂ以外の他の構成は、図１に記載した構成と同一である。
したがって、図９で垂直方向に延在された側壁部１６０Ｂ以外の他の構成については、図１に記載した内容が同一に適用される。
図９を参照すると、側壁部１６０Ｂは、支持部１６０Ａと上板部１６０Ｃの水平方向における段差を考慮して垂直方向に延在される。
例えば、図１の実施形態で、３次元集積回路（３Ｄ ＩＣ）構造体１３０と反対方向におけるヒートスラグ１６０の外側表面は、少なくとも側壁部１６０Ｂで垂直及び水平方向に対して傾斜した表面を有する。
図９（及び一部の他の実施形態）の実施形態で、３次元集積回路（３Ｄ ＩＣ）構造体１３０と反対方向におけるヒートスラグ１６０の外側表面は、垂直及び水平方向に対する傾斜した表面を含まず、その代わりに垂直及び水平表面だけを含む。
図９で垂直方向に延在した側壁部１６０Ｂ以外の他の構成は、図１に記載した構成と同一である。
したがって、図９で垂直方向に延在された側壁部１６０Ｂ以外の他の構成については、図１に記載した内容が同一に適用される。
【0054】
図１０は、第１貫通ホール１６０ＡＨを有する支持部１６０Ａ、第２貫通ホール１６０ＢＨを有し、垂直に延在する側壁部１６０Ｂ、及び第４半導体ダイ１５３を覆う上板部１６０Ｃを含むヒートスラグ１６０を含む半導体パッケージ１００を示す断面図である。
図１０を参照すると、側壁部１６０Ｂは、支持部１６０Ａと上板部１６０Ｃの水平方向における段差を考慮して垂直方向に延在される。
図１０で垂直方向に延在された側壁部１６０Ｂ以外の他の構成は、図６に記載した構成と同一である。
したがって、図１０で垂直方向に延在された側壁部１６０Ｂ以外の他の構成については、図６に記載した内容が同一に適用される。
図１、図６、図９、及び図１０の実施形態で、ヒートスラグ１６０の側壁部１６０Ｂに第２貫通ホール１６０ＢＨが対角線方向に延在して側壁部１６０Ｂを貫通する。
図１０を参照すると、側壁部１６０Ｂは、支持部１６０Ａと上板部１６０Ｃの水平方向における段差を考慮して垂直方向に延在される。
図１０で垂直方向に延在された側壁部１６０Ｂ以外の他の構成は、図６に記載した構成と同一である。
したがって、図１０で垂直方向に延在された側壁部１６０Ｂ以外の他の構成については、図６に記載した内容が同一に適用される。
図１、図６、図９、及び図１０の実施形態で、ヒートスラグ１６０の側壁部１６０Ｂに第２貫通ホール１６０ＢＨが対角線方向に延在して側壁部１６０Ｂを貫通する。
【0055】
図１１は、第１貫通ホール１６０ＡＨを有し、上板部１６０Ｃの最上面の高さまで延在する支持部１６０Ａ、垂直に上板部１６０Ｃの最上面の高さまで延在する側壁部１６０Ｂ、及び第３貫通ホール１６０ＣＨと貫通開口１６０ＣＯを有する上板部１６０Ｃを含むヒートスラグ１６０を含む半導体パッケージ１００を示す断面図である。
図１１を参照すると、ヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂ、及び支持部１６０Ａ内の第１貫通ホール１６０ＡＨ内の絶縁部材１６１が上板部１６０Ｃの最上面の高さまで延在される。
本発明の一実施形態によれば、下部パッケージ内でヒートスラグ１６０が占める体積を増加させ、モールディング材１８０が占める体積を減少させることで、パッケージオンパッケージ（ＰｏＰ）ディバイスで生成される熱をより効率的に放出させ、パッケージオンパッケージ（ＰｏＰ）の熱的特性を改善することができる。
図１１を参照すると、ヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂ、及び支持部１６０Ａ内の第１貫通ホール１６０ＡＨ内の絶縁部材１６１が上板部１６０Ｃの最上面の高さまで延在される。
本発明の一実施形態によれば、下部パッケージ内でヒートスラグ１６０が占める体積を増加させ、モールディング材１８０が占める体積を減少させることで、パッケージオンパッケージ（ＰｏＰ）ディバイスで生成される熱をより効率的に放出させ、パッケージオンパッケージ（ＰｏＰ）の熱的特性を改善することができる。
【0056】
上板部１６０Ｃは、モールディング材１８０をヒートスラグ１６０内側に移動させる第３貫通ホール１６０ＣＨを含む。
第３貫通ホール１６０ＣＨは、垂直に延在される。
他の実施形態で、上板部１６０Ｃの第３貫通ホール１６０ＣＨを代替して、又は上板部１６０Ｃの第３貫通ホール１６０ＣＨに追加して、側壁部１６０Ｂが第２貫通ホール１６０ＢＨを含み得る。
図１１でヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂ、及び支持部１６０Ａ内の第１貫通ホール１６０ＡＨ内の絶縁部材１６１が上板部１６０Ｃの最上面の高さまで延在した以外の他の構成は、図９に記載した構成と同一である。
したがって、図１１でヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂ、及び支持部１６０Ａ内の第１貫通ホール１６０ＡＨ内の絶縁部材１６１が上板部１６０Ｃの最上面の高さまで延在した以外の他の構成については、図９に記載した内容が同一に適用される。
第３貫通ホール１６０ＣＨは、垂直に延在される。
他の実施形態で、上板部１６０Ｃの第３貫通ホール１６０ＣＨを代替して、又は上板部１６０Ｃの第３貫通ホール１６０ＣＨに追加して、側壁部１６０Ｂが第２貫通ホール１６０ＢＨを含み得る。
図１１でヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂ、及び支持部１６０Ａ内の第１貫通ホール１６０ＡＨ内の絶縁部材１６１が上板部１６０Ｃの最上面の高さまで延在した以外の他の構成は、図９に記載した構成と同一である。
したがって、図１１でヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂ、及び支持部１６０Ａ内の第１貫通ホール１６０ＡＨ内の絶縁部材１６１が上板部１６０Ｃの最上面の高さまで延在した以外の他の構成については、図９に記載した内容が同一に適用される。
【0057】
図１２は、第１貫通ホール１６０ＡＨを有し、上板部１６０Ｃの最上面の高さまで延在する支持部１６０Ａ、垂直に上板部１６０Ｃの最上面の高さまで延在する側壁部１６０Ｂ、及び第３貫通ホール１６０ＣＨを有し、第４半導体ダイ１５３を覆う上板部１６０Ｃを含むヒートスラグ１６０を含む半導体パッケージ１００を示す断面図である。
図１２を参照すると、ヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂ、及び支持部１６０Ａ内の第１貫通ホール１６０ＡＨ内の絶縁部材１６１が上板部１６０Ｃの最上面の高さまで延在される。
本発明の一実施形態によれば、下部パッケージ内でヒートスラグ１６０が占める体積を増加させ、モールディング材１８０が占める体積を減少させることで、パッケージオンパッケージ（ＰｏＰ）で生成される熱をより効率的に放出させ、パッケージオンパッケージ（ＰｏＰ）の熱的特性を改善することができる。
図１２を参照すると、ヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂ、及び支持部１６０Ａ内の第１貫通ホール１６０ＡＨ内の絶縁部材１６１が上板部１６０Ｃの最上面の高さまで延在される。
本発明の一実施形態によれば、下部パッケージ内でヒートスラグ１６０が占める体積を増加させ、モールディング材１８０が占める体積を減少させることで、パッケージオンパッケージ（ＰｏＰ）で生成される熱をより効率的に放出させ、パッケージオンパッケージ（ＰｏＰ）の熱的特性を改善することができる。
【0058】
上板部１６０Ｃは、モールディング材１８０をヒートスラグ１６０内側に移動させる第３貫通ホール１６０ＣＨを含む。
他の実施形態で、上板部１６０Ｃの第３貫通ホール１６０ＣＨを代替して、又は上板部１６０Ｃの第３貫通ホール１６０ＣＨに追加して、側壁部１６０Ｂが第２貫通ホール１６０ＢＨを含み得る。
図１２でヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂ、及び支持部１６０Ａ内の第１貫通ホール１６０ＡＨ内の絶縁部材１６１が上板部１６０Ｃの最上面の高さまで延在した以外の他の構成は、図１０に記載した構成と同一である。
したがって、図１２でヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂ、及び支持部１６０Ａ内の第１貫通ホール１６０ＡＨ内の絶縁部材１６１が上板部１６０Ｃの最上面の高さまで延在した以外の他の構成については、図１０に記載した内容が同一に適用される。
他の実施形態で、上板部１６０Ｃの第３貫通ホール１６０ＣＨを代替して、又は上板部１６０Ｃの第３貫通ホール１６０ＣＨに追加して、側壁部１６０Ｂが第２貫通ホール１６０ＢＨを含み得る。
図１２でヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂ、及び支持部１６０Ａ内の第１貫通ホール１６０ＡＨ内の絶縁部材１６１が上板部１６０Ｃの最上面の高さまで延在した以外の他の構成は、図１０に記載した構成と同一である。
したがって、図１２でヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂ、及び支持部１６０Ａ内の第１貫通ホール１６０ＡＨ内の絶縁部材１６１が上板部１６０Ｃの最上面の高さまで延在した以外の他の構成については、図１０に記載した内容が同一に適用される。
【0059】
図１３～図２１では、本発明の実施形態による図１の半導体パッケージの製造方法を示す。
図１の半導体パッケージと、図２、図６、図９、図１０、図１１、及び図１２の半導体パッケージは、ヒートスラグの形状で相違があり、ある場合には二つのダイ（１４０、１５０）が使用されるか一つのダイ１５３が使用されるかの相違があるに過ぎず、他の構成は同一であるため、図１３～図２１の半導体パッケージの製造方法は、図２、図６、図９、図１０、図１１、及び図１２の半導体パッケージにも適用される。
図１の半導体パッケージと、図２、図６、図９、図１０、図１１、及び図１２の半導体パッケージは、ヒートスラグの形状で相違があり、ある場合には二つのダイ（１４０、１５０）が使用されるか一つのダイ１５３が使用されるかの相違があるに過ぎず、他の構成は同一であるため、図１３～図２１の半導体パッケージの製造方法は、図２、図６、図９、図１０、図１１、及び図１２の半導体パッケージにも適用される。
【0060】
図１３は、本発明の実施形態による半導体パッケージ１００の製造方法を説明するための断面図であり、キャリア２２０上に前面再配線構造体１１０を形成する段階を示す断面図である。
図１３を参照すると、キャリア２２０上に前面再配線構造体１１０を形成する。
キャリア２２０は、例えば、ガラス又はシリコン酸化物のようなシリコン系材料、有機材料、又はアルミニウム酸化物のような他の材料、これら材料の任意の組み合わせなどであるか、これらを含み得る。
まず、キャリア２２０上に第１誘電体層１１１を形成する。
一実施形態で、第１誘電体層１１１は、感光性ポリマー層を含む。
感光性ポリマーは、フォトリソグラフィ工程を適用して微細パターンを形成することができる素材である。
図１３を参照すると、キャリア２２０上に前面再配線構造体１１０を形成する。
キャリア２２０は、例えば、ガラス又はシリコン酸化物のようなシリコン系材料、有機材料、又はアルミニウム酸化物のような他の材料、これら材料の任意の組み合わせなどであるか、これらを含み得る。
まず、キャリア２２０上に第１誘電体層１１１を形成する。
一実施形態で、第１誘電体層１１１は、感光性ポリマー層を含む。
感光性ポリマーは、フォトリソグラフィ工程を適用して微細パターンを形成することができる素材である。
【0061】
一実施形態で、第１誘電体層１１１は、再配線工程で使用されるフォトイメージアブル絶縁体（感光性絶縁体、Ｐｈｏｔｏｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ、：ＰＩＤ）であるか、これらを含み得る。
一実施形態として、フォトイメージアブル絶縁体（ＰＩＤ）は、ポリイミド系感光性ポリマー、ノボラック系感光性ポリマー、ポリベンズオキサゾール、シリコン（Ｓｉｌｉｃｏｎｅ）系ポリマー、アクリレート系ポリマー、又はエポキシ系ポリマーであるか、これらを含み得る。
他の実施形態で、第１誘電体層１１１は、シリコン窒化物、シリコン酸化物などのような無機誘電体材料で形成される。
一実施形態で、第１誘電体層１１１は、ＣＶＤ、ＡＬＤ、又はＰＥＣＶＤ工程で形成される。
一実施形態として、フォトイメージアブル絶縁体（ＰＩＤ）は、ポリイミド系感光性ポリマー、ノボラック系感光性ポリマー、ポリベンズオキサゾール、シリコン（Ｓｉｌｉｃｏｎｅ）系ポリマー、アクリレート系ポリマー、又はエポキシ系ポリマーであるか、これらを含み得る。
他の実施形態で、第１誘電体層１１１は、シリコン窒化物、シリコン酸化物などのような無機誘電体材料で形成される。
一実施形態で、第１誘電体層１１１は、ＣＶＤ、ＡＬＤ、又はＰＥＣＶＤ工程で形成される。
【0062】
第１誘電体層１１１を形成した後、第１誘電体層１１１を選択的にエッチングしてビアホールを形成し、ビアホールに導電物質を満たして第１再配線ビア１１２を形成する。
その後、第１再配線ビア１１２及び第１誘電体層１１１上に第１誘電体層１１１を追加蒸着し、追加蒸着された第１誘電体層１１１を選択的にエッチングして開口を形成し、開口に導電物質を満たして第１再配線ライン１１３を形成する。
その後、第１再配線ライン１１３及び第１誘電体層１１１上に第１誘電体層１１１を追加蒸着し、追加蒸着された第１誘電体層１１１を選択的にエッチングしてビアホールを形成し、ビアホールに導電物質を満たして第２再配線ビア１１４を形成する。
その後、第１再配線ビア１１２及び第１誘電体層１１１上に第１誘電体層１１１を追加蒸着し、追加蒸着された第１誘電体層１１１を選択的にエッチングして開口を形成し、開口に導電物質を満たして第１再配線ライン１１３を形成する。
その後、第１再配線ライン１１３及び第１誘電体層１１１上に第１誘電体層１１１を追加蒸着し、追加蒸着された第１誘電体層１１１を選択的にエッチングしてビアホールを形成し、ビアホールに導電物質を満たして第２再配線ビア１１４を形成する。
【0063】
一実施形態で、第１再配線ビア１１２、第１再配線ライン１１３、及び第２再配線ビア１１４は、銅、アルミニウム、タングステン、ニッケル、金、スズ、チタン、及びこれらの合金の内の少なくとも一つであるか、これらを含み得る。
一実施形態で、第１再配線ビア１１２、第１再配線ライン１１３、及び第２再配線ビア１１４は、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）工程を行って形成される。
他の実施形態で、第１再配線ビア１１２、第１再配線ライン１１３、及び第２再配線ビア１１４は、シード金属層を形成した後に電解メッキ工程を行って形成される。
一実施形態で、第１再配線ビア１１２、第１再配線ライン１１３、及び第２再配線ビア１１４は、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）工程を行って形成される。
他の実施形態で、第１再配線ビア１１２、第１再配線ライン１１３、及び第２再配線ビア１１４は、シード金属層を形成した後に電解メッキ工程を行って形成される。
【0064】
図１４は、本発明の実施形態による半導体パッケージ１００の製造方法を説明するための断面図であり、前面再配線構造体１１０上に第１半導体ダイ１４０を実装する段階を示す断面図である。
図１４を参照すると、第１半導体ダイ１４０を前面再配線構造体１１０上に実装する。
第１半導体ダイ１４０の接続部材１４１が前面再配線構造体１１０の第２再配線ビア１１４にボンディングされて、第１半導体ダイ１４０と前面再配線構造体１１０が電気的に接続される。
一実施形態で、接続部材１４１は、マイクロバンプであるか、これらを含み得る。
図１４を参照すると、第１半導体ダイ１４０を前面再配線構造体１１０上に実装する。
第１半導体ダイ１４０の接続部材１４１が前面再配線構造体１１０の第２再配線ビア１１４にボンディングされて、第１半導体ダイ１４０と前面再配線構造体１１０が電気的に接続される。
一実施形態で、接続部材１４１は、マイクロバンプであるか、これらを含み得る。
【0065】
図１５は、本発明の実施形態による半導体パッケージ１００の製造方法を説明するための断面図であり、第１半導体ダイ１４０上に第２半導体ダイ１５０を実装する段階を示す断面図である。
図１５を参照すると、第２半導体ダイ１５０を第１半導体ダイ１４０上に実装する。
第２半導体ダイ１５０は、接続部材１５１により第１半導体ダイ１４０にボンディングされる。
一実施形態で、接続部材１５１は、マイクロバンプを含み得る。
第１半導体ダイ１４０と第２半導体ダイ１５０との間に絶縁部材１５２を配置して接続部材１５１を囲む。
図１５を参照すると、第２半導体ダイ１５０を第１半導体ダイ１４０上に実装する。
第２半導体ダイ１５０は、接続部材１５１により第１半導体ダイ１４０にボンディングされる。
一実施形態で、接続部材１５１は、マイクロバンプを含み得る。
第１半導体ダイ１４０と第２半導体ダイ１５０との間に絶縁部材１５２を配置して接続部材１５１を囲む。
【0066】
絶縁部材１５２を第１半導体ダイ１４０と第２半導体ダイ１５０との間に配置して、第１半導体ダイ１４０と第２半導体ダイ１５０との間で発生するストレスを緩和させる。
一実施形態で、絶縁部材１５２は、非電導性フィルム（Ｎｏｎ－Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：ＮＣＦ）を含む。
一実施形態で、絶縁部材１５２は、ＭＵＦ（Ｍｏｌｄｅｄ Ｕｎｄｅｒ－Ｆｉｌｌ）を含む。
図６、図１０、図１２の実施形態で、二つのダイ（１４０、１５０）よりは一つのダイ１５３が使用される。
一実施形態で、絶縁部材１５２は、非電導性フィルム（Ｎｏｎ－Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：ＮＣＦ）を含む。
一実施形態で、絶縁部材１５２は、ＭＵＦ（Ｍｏｌｄｅｄ Ｕｎｄｅｒ－Ｆｉｌｌ）を含む。
図６、図１０、図１２の実施形態で、二つのダイ（１４０、１５０）よりは一つのダイ１５３が使用される。
【0067】
図１６は、本発明の実施形態による半導体パッケージ１００の製造方法を説明するための断面図であり、前面再配線構造体１１０及び第１半導体ダイ１４０上にヒートスラグ１６０を付着する段階を示す断面図である。
図１６を参照すると、前面再配線構造体１１０及び第１半導体ダイ１４０上にヒートスラグ１６０を付着する。
ヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂは、接着部材１８１により前面再配線構造体１１０上に付着される。
一実施形態で、接着部材１８１は、接着テープ、銀ペースト（Ａｇ ｐａｓｔｅ）、エポキシ樹脂又はポリイミドであるか、これらを含み得る。
ヒートスラグ１６０の上板部１６０Ｃは、熱界面材料（ＴＩＭ）１８２により第１半導体ダイ１４０の上部面上に付着される。
一実施形態で、熱界面材料（ＴＩＭ）１８２は、サーマルペースト、サーマルパッド、ＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍａｔｅｒｉａｌ）又は金属材料であるか、これらを含み得る。
一実施形態で、熱界面材料（ＴＩＭ）１８２は、グリース（Ｇｒｅａｓｅ）であるか、これらを含み得る。
図１６を参照すると、前面再配線構造体１１０及び第１半導体ダイ１４０上にヒートスラグ１６０を付着する。
ヒートスラグ１６０の支持部１６０Ａと側壁部１６０Ｂは、接着部材１８１により前面再配線構造体１１０上に付着される。
一実施形態で、接着部材１８１は、接着テープ、銀ペースト（Ａｇ ｐａｓｔｅ）、エポキシ樹脂又はポリイミドであるか、これらを含み得る。
ヒートスラグ１６０の上板部１６０Ｃは、熱界面材料（ＴＩＭ）１８２により第１半導体ダイ１４０の上部面上に付着される。
一実施形態で、熱界面材料（ＴＩＭ）１８２は、サーマルペースト、サーマルパッド、ＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍａｔｅｒｉａｌ）又は金属材料であるか、これらを含み得る。
一実施形態で、熱界面材料（ＴＩＭ）１８２は、グリース（Ｇｒｅａｓｅ）であるか、これらを含み得る。
【0068】
図１６の実施形態によれば、ヒートスラグ１６０の第１貫通ホール１６０ＡＨ内に導電性ポスト１７０が配置される前にヒートスラグ１６０の第１貫通ホール１６０ＡＨに絶縁部材１６１が予め形成されるが、他の実施形態で、ヒートスラグ１６０の第１貫通ホール１６０ＡＨ内に導電性ポスト１７０が配置された後にヒートスラグ１６０の第１貫通ホール１６０ＡＨに絶縁部材１６１が形成され得る。
ヒートスラグ１６０を形成する時、一実施形態で、単一のヒートスラグ１６０は、初期に孔や開口がなくてもよい一体型統合部品で形成される。
次に、開口部１６０ＣＯ（図３参照）と第１及び第２（又は第３）貫通ホール（１６０ＡＨ、１６０ＢＨ（又は１６０ＣＨ））を形成した後、前面再配線構造体１１０及び第１半導体ダイ１４０（又は第４半導体ダイ１５３）上にヒートスラグ１６０を配置する。
絶縁部材１６１は、第１貫通ホール１６０ＡＨが形成された後にヒートスラグ１６０が前面再配線構造体１１０及び第１半導体ダイ１４０（又は第４半導体ダイ１５３）上に配置される前に形成することもでき、ヒートスラグ１６０が前面再配線構造体１１０及び第１半導体ダイ１４０（又は第４半導体ダイ１５３）上に配置された後に形成することもできる。
ヒートスラグ１６０を形成する時、一実施形態で、単一のヒートスラグ１６０は、初期に孔や開口がなくてもよい一体型統合部品で形成される。
次に、開口部１６０ＣＯ（図３参照）と第１及び第２（又は第３）貫通ホール（１６０ＡＨ、１６０ＢＨ（又は１６０ＣＨ））を形成した後、前面再配線構造体１１０及び第１半導体ダイ１４０（又は第４半導体ダイ１５３）上にヒートスラグ１６０を配置する。
絶縁部材１６１は、第１貫通ホール１６０ＡＨが形成された後にヒートスラグ１６０が前面再配線構造体１１０及び第１半導体ダイ１４０（又は第４半導体ダイ１５３）上に配置される前に形成することもでき、ヒートスラグ１６０が前面再配線構造体１１０及び第１半導体ダイ１４０（又は第４半導体ダイ１５３）上に配置された後に形成することもできる。
【0069】
図１７は、本発明の実施形態による半導体パッケージ１００の製造方法を説明するための断面図であり、ヒートスラグ１６０の第１貫通ホール１６０ＡＨに導電性ポスト１７０を形成する段階を示す断面図である。
図１７を参照すると、ヒートスラグ１６０の第１貫通ホール１６０ＡＨに導電性ポスト１７０を形成する。
導電性ポスト１７０は、前面再配線構造体１１０の上にボンディングされて垂直方向に形成される。
導電性ポスト１７０は、絶縁部材１６１によりヒートスラグ１６０の支持部１６０Ａから離隔するように第１貫通ホール１６０ＡＨ内に配置される。
一実施形態で、導電性ポスト１７０は、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）工程を行って形成される。
他の実施形態で、導電性ポスト１７０は、シード金属層を形成した後に電解メッキ工程を行って形成される。
一実施形態で、導電性ポスト１７０は、銅、アルミニウム、タングステン、ニッケル、金、銀、クロム、アンチモン、スズ、チタン、及びこれらの合金の内の少なくとも一つであるか、これらを含み得る。
図１７を参照すると、ヒートスラグ１６０の第１貫通ホール１６０ＡＨに導電性ポスト１７０を形成する。
導電性ポスト１７０は、前面再配線構造体１１０の上にボンディングされて垂直方向に形成される。
導電性ポスト１７０は、絶縁部材１６１によりヒートスラグ１６０の支持部１６０Ａから離隔するように第１貫通ホール１６０ＡＨ内に配置される。
一実施形態で、導電性ポスト１７０は、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）工程を行って形成される。
他の実施形態で、導電性ポスト１７０は、シード金属層を形成した後に電解メッキ工程を行って形成される。
一実施形態で、導電性ポスト１７０は、銅、アルミニウム、タングステン、ニッケル、金、銀、クロム、アンチモン、スズ、チタン、及びこれらの合金の内の少なくとも一つであるか、これらを含み得る。
【0070】
図１８は、本発明の実施形態による半導体パッケージ１００の製造方法を説明するための断面図であり、前面再配線構造体１１０上で第１半導体ダイ１４０、第２半導体ダイ１５０、ヒートスラグ１６０及び導電性ポスト１７０をモールディングする段階を示す断面図である。
図１８を参照すると、第１半導体ダイ１４０、第２半導体ダイ１５０、ヒートスラグ１６０、及び導電性ポスト１７０を、前面再配線構造体１１０上でモールディング材１８０によりモールディングする。
モールディング材１８０は、第２貫通ホール１６０ＢＨを通じてヒートスラグ１６０の内側に移動して第１半導体ダイ１４０をモールディングする。
図１８を参照すると、第１半導体ダイ１４０、第２半導体ダイ１５０、ヒートスラグ１６０、及び導電性ポスト１７０を、前面再配線構造体１１０上でモールディング材１８０によりモールディングする。
モールディング材１８０は、第２貫通ホール１６０ＢＨを通じてヒートスラグ１６０の内側に移動して第１半導体ダイ１４０をモールディングする。
【0071】
一部の実施形態として、モールディング材１８０でモールディングする工程は、圧縮モールディング（Ｃｏｍｐｒｅｓｓｉｏｎ Ｍｏｌｄｉｎｇ）又はトランスファモールディング（Ｔｒａｎｓｆｅｒ Ｍｏｌｄｉｎｇ）工程を含み得る。
一実施形態で、モールディング材１８０は、エポキシ樹脂（Ｅｐｏｘｙ ｒｅｓｉｎ）のような熱硬化性樹脂で形成される。
他の実施形態で、モールディング材１８０は、エポキシモールディングコンパウンド（ＥＭＣ）であるか、エポキシモールディングコンパウンド（ＥＭＣ）を含み得る。
モールディング工程後、モールディング材１８０の上部面のレベルを合わせるために化学的機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行って、モールディング材１８０の上部面を平坦化する。
一実施形態で、モールディング材１８０は、エポキシ樹脂（Ｅｐｏｘｙ ｒｅｓｉｎ）のような熱硬化性樹脂で形成される。
他の実施形態で、モールディング材１８０は、エポキシモールディングコンパウンド（ＥＭＣ）であるか、エポキシモールディングコンパウンド（ＥＭＣ）を含み得る。
モールディング工程後、モールディング材１８０の上部面のレベルを合わせるために化学的機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行って、モールディング材１８０の上部面を平坦化する。
【0072】
図１９は、本発明の実施形態による半導体パッケージ１００の製造方法を説明するための断面図であり、モールディング材１８０上に後面再配線構造体１９０を形成する段階を示す断面図である。
図１９を参照すると、モールディング材１８０上に後面再配線構造体１９０を形成する。
まず、モールディング材１８０上に第２誘電体層１９１を形成する。
一実施形態で、第２誘電体層１９１は、感光性ポリマー層であるか、これを含み得る。
感光性ポリマーは、フォトリソグラフィ工程を適用して微細パターンを形成することができる素材である。
図１９を参照すると、モールディング材１８０上に後面再配線構造体１９０を形成する。
まず、モールディング材１８０上に第２誘電体層１９１を形成する。
一実施形態で、第２誘電体層１９１は、感光性ポリマー層であるか、これを含み得る。
感光性ポリマーは、フォトリソグラフィ工程を適用して微細パターンを形成することができる素材である。
【0073】
一実施形態で、第２誘電体層１９１は、再配線工程で使用されるフォトイメージアブル絶縁体（感光性絶縁体、Ｐｈｏｔｏｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）であるか、これを含み得る。
一実施形態として、フォトイメージアブル絶縁体（ＰＩＤ）は、ポリイミド系感光性ポリマー、ノボラック系感光性ポリマー、ポリベンズオキサゾール、シリコン（Ｓｉｌｉｃｏｎｅ）系ポリマー、アクリレート系ポリマー、又はエポキシ系ポリマーであるか、これらを含み得る。
他の実施形態で、第２誘電体層１９１は、シリコン窒化物、シリコン酸化物などのような無機誘電体材料で形成される。
一実施形態で、第２誘電体層１９１は、ＣＶＤ、ＡＬＤ、又はＰＥＣＶＤ工程で形成される。
一実施形態として、フォトイメージアブル絶縁体（ＰＩＤ）は、ポリイミド系感光性ポリマー、ノボラック系感光性ポリマー、ポリベンズオキサゾール、シリコン（Ｓｉｌｉｃｏｎｅ）系ポリマー、アクリレート系ポリマー、又はエポキシ系ポリマーであるか、これらを含み得る。
他の実施形態で、第２誘電体層１９１は、シリコン窒化物、シリコン酸化物などのような無機誘電体材料で形成される。
一実施形態で、第２誘電体層１９１は、ＣＶＤ、ＡＬＤ、又はＰＥＣＶＤ工程で形成される。
【0074】
第２誘電体層１９１を形成した後、第２誘電体層１９１を選択的にエッチングしてビアホールを形成し、ビアホールに導電物質を満たして第３再配線ビア１９２を形成する。
その後、第３再配線ビア１９２及び第２誘電体層１９１上に第２誘電体層１９１を追加蒸着し、追加蒸着された第２誘電体層１９１を選択的にエッチングして開口を形成し、開口に導電物質を満たして第２再配線ライン１９３を形成する。
その後、第２再配線ライン１９３及び第２誘電体層１９１上に第２誘電体層１９１を追加蒸着し、追加蒸着された第２誘電体層１９１を選択的にエッチングしてビアホールを形成し、ビアホールに導電物質を満たして第４再配線ビア１９４を形成する。
一実施形態で、第３再配線ビア１９２、第２再配線ライン１９３、及び第４再配線ビア１９４は、銅、アルミニウム、タングステン、ニッケル、金、スズ、チタン及びこれらの合金の内の少なくとも一つで形成されるか、これらを含み得る。
一実施形態で、第３再配線ビア１９２、第２再配線ライン１９３、及び第４再配線ビア１９４は、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）工程を行って形成される。
他の実施形態で、第３再配線ビア１９２、第２再配線ライン１９３、及び第４再配線ビア１９４は、シード金属層を形成した後に電解メッキ工程を行って形成される。
その後、第３再配線ビア１９２及び第２誘電体層１９１上に第２誘電体層１９１を追加蒸着し、追加蒸着された第２誘電体層１９１を選択的にエッチングして開口を形成し、開口に導電物質を満たして第２再配線ライン１９３を形成する。
その後、第２再配線ライン１９３及び第２誘電体層１９１上に第２誘電体層１９１を追加蒸着し、追加蒸着された第２誘電体層１９１を選択的にエッチングしてビアホールを形成し、ビアホールに導電物質を満たして第４再配線ビア１９４を形成する。
一実施形態で、第３再配線ビア１９２、第２再配線ライン１９３、及び第４再配線ビア１９４は、銅、アルミニウム、タングステン、ニッケル、金、スズ、チタン及びこれらの合金の内の少なくとも一つで形成されるか、これらを含み得る。
一実施形態で、第３再配線ビア１９２、第２再配線ライン１９３、及び第４再配線ビア１９４は、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）工程を行って形成される。
他の実施形態で、第３再配線ビア１９２、第２再配線ライン１９３、及び第４再配線ビア１９４は、シード金属層を形成した後に電解メッキ工程を行って形成される。
【0075】
図２０は、本発明の実施形態による半導体パッケージ１００の製造方法を説明するための断面図であり、後面再配線構造体１９０上に第３半導体ダイ２１０を実装する段階を示す断面図である。
図２０を参照すると、第３半導体ダイ２１０を後面再配線構造体１９０上に実装する。
第３半導体ダイ２１０の接続部材２１３が後面再配線構造体１９０の第４再配線ビア１９４にボンディングされて、第３半導体ダイ２１０と後面再配線構造体１９０が電気的に接続される。
一実施形態で、接続部材２１３は、マイクロバンプ又はソルダボールであるか、これらを含み得る。
図２０を参照すると、第３半導体ダイ２１０を後面再配線構造体１９０上に実装する。
第３半導体ダイ２１０の接続部材２１３が後面再配線構造体１９０の第４再配線ビア１９４にボンディングされて、第３半導体ダイ２１０と後面再配線構造体１９０が電気的に接続される。
一実施形態で、接続部材２１３は、マイクロバンプ又はソルダボールであるか、これらを含み得る。
【0076】
図２１は、本発明の実施形態による半導体パッケージ１００の製造方法を説明するための断面図であり、前面再配線構造体１１０からキャリア２２０を除去する段階を示す断面図である。
図２１を参照すると、前面再配線構造体１１０の下部面からキャリア２２０を除去する。
図２１を参照すると、前面再配線構造体１１０の下部面からキャリア２２０を除去する。
【0077】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0078】
１００ 半導体パッケージ
１１０ 前面再配線構造体
１１１ 第１誘電体層
１１２ 第１再配線ビア
１１３ 第１再配線ライン
１１４ 第２再配線ビア
１２０ 外部接続構造体
１２１ 導電性パッド
１２２、２１２ 絶縁層
１２３ 外部接続部材
１３０ ３次元集積回路構造体
１４０ 第１半導体ダイ
１４１、１５１、１８１、２１３ 接続部材
１５０ 第２半導体ダイ
１５２、１６１ 絶縁部材
１６０ ヒートスラグ
１６０Ａ 支持部
１６０ＡＨ 第１貫通ホール
１６０ＡＯ 貫通開口
１６０Ｂ 側壁部
１６０ＢＨ 第２貫通ホール
１６０Ｃ 上板部
１６０ＣＯ 貫通開口
１７０ 導電性ポスト
１８０ モールディング材
１８２ 熱界面材料（ＴＩＭ）
１９０ 後面再配線構造体
１９１ 第２誘電体層
１９２ 第３再配線ビア
１９３ 第２再配線ライン
１９４ 第４再配線ビア
２１０ 第３半導体ダイ
２１１ 受動素子
１１０ 前面再配線構造体
１１１ 第１誘電体層
１１２ 第１再配線ビア
１１３ 第１再配線ライン
１１４ 第２再配線ビア
１２０ 外部接続構造体
１２１ 導電性パッド
１２２、２１２ 絶縁層
１２３ 外部接続部材
１３０ ３次元集積回路構造体
１４０ 第１半導体ダイ
１４１、１５１、１８１、２１３ 接続部材
１５０ 第２半導体ダイ
１５２、１６１ 絶縁部材
１６０ ヒートスラグ
１６０Ａ 支持部
１６０ＡＨ 第１貫通ホール
１６０ＡＯ 貫通開口
１６０Ｂ 側壁部
１６０ＢＨ 第２貫通ホール
１６０Ｃ 上板部
１６０ＣＯ 貫通開口
１７０ 導電性ポスト
１８０ モールディング材
１８２ 熱界面材料（ＴＩＭ）
１９０ 後面再配線構造体
１９１ 第２誘電体層
１９２ 第３再配線ビア
１９３ 第２再配線ライン
１９４ 第４再配線ビア
２１０ 第３半導体ダイ
２１１ 受動素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】