特開 2024-134634 ドライバー、電気光学装置及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024134634

(43)【公開日】2024-10-04

(54)【発明の名称】ドライバー、電気光学装置及び電子機器

(51)【国際特許分類】

   G09G 3/36 20060101AFI20240927BHJP

   G09G 3/20 20060101ALI20240927BHJP

   G02F 1/133 20060101ALI20240927BHJP

【ＦＩ】

G09G3/36

G09G3/20 611A

G09G3/20 611G

G09G3/20 612E

G09G3/20 621F

G09G3/20 621H

G09G3/20 623C

G09G3/20 623E

G09G3/20 623R

G09G3/20 623Y

G09G3/20 641P

G09G3/20 642P

G02F1/133 550

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2023044923

(22)【出願日】2023-03-22

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100104710

【弁理士】

【氏名又は名称】竹腰 昇

(74)【代理人】

【識別番号】100090479

【弁理士】

【氏名又は名称】井上 一

(74)【代理人】

【識別番号】100124682

【弁理士】

【氏名又は名称】黒田 泰

(74)【代理人】

【識別番号】100166523

【弁理士】

【氏名又は名称】西河 宏晃

(72)【発明者】

【氏名】森田 晶

(72)【発明者】

【氏名】番匠 遼太

【テーマコード（参考）】

2H193

5C006

5C080

【Ｆターム（参考）】

2H193ZA04

2H193ZC23

2H193ZF05

2H193ZF06

2H193ZF35

2H193ZF36

5C006AA01

5C006AA16

5C006AC21

5C006AF43

5C006AF46

5C006AF51

5C006AF52

5C006AF53

5C006AF54

5C006AF64

5C006AF67

5C006AF83

5C006BB11

5C006BC12

5C006BC16

5C006BC23

5C006BF01

5C006BF14

5C006BF15

5C006BF24

5C006BF25

5C006BF27

5C006BF31

5C006BF33

5C006BF37

5C006BF38

5C006BF42

5C006BF43

5C006BF46

5C006BF49

5C006BF50

5C006EB05

5C006EC09

5C006EC11

5C006FA14

5C006FA18

5C006FA26

5C006FA41

5C006FA47

5C006FA51

5C080AA06

5C080AA10

5C080BB05

5C080DD08

5C080DD22

5C080DD25

5C080DD26

5C080DD27

5C080EE29

5C080GG12

5C080JJ02

5C080JJ03

5C080JJ04

5C080KK02

5C080KK07

5C080KK20

5C080KK23

5C080KK43

5C080KK50

(57)【要約】

【課題】電気光学パネルの信号供給線を駆動する演算増幅器の増幅率と周波数応答特性を両立できるドライバー等を提供すること。
【解決手段】ドライバー１００は、キャパシター駆動回路２０とキャパシター回路１０と駆動回路７０と容量回路７５とを含む。駆動回路７０は、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器７１と、演算増幅器７１の出力ノードＮＡＭＱと信号供給線との間に配置される出力キャパシターＣＱと、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に配置されるフィードバックキャパシター回路７４とを含む。容量回路７５は、一端が演算増幅器７１の反転入力ノードＮＡＮに電気的に接続される第１フィードバック調整キャパシターＣＡ１と、第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１を切り替える電圧設定回路７６と、を含む。
【選択図】図６

【特許請求の範囲】

【請求項1】

階調データに対応する第１～第ｎキャパシター駆動電圧（ｎは２以上の整数）を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、
電気光学パネルの信号供給線と前記第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、
前記キャパシター駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、前記演算増幅器の出力ノードと前記信号供給線との間に配置される出力キャパシターと、前記演算増幅器の反転入力ノードと前記信号供給線との間に配置されるフィードバックキャパシター回路と、を含み、前記信号供給線に電気的に接続された駆動回路と、
一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第１フィードバック調整キャパシターと、前記キャパシター駆動回路が駆動を開始した後の所与のタイミングにおいて、前記第１フィードバック調整キャパシターの他端の電圧を切り替える電圧設定回路と、を含む容量回路と、
を含むことを特徴とするドライバー。

【請求項2】

請求項１に記載されたドライバーにおいて、
前記電圧設定回路は、
前記第１フィードバック調整キャパシターの他端と電源ノードとの間に配置される第１抵抗を含むことを特徴とするドライバー。

【請求項3】

請求項２に記載されたドライバーにおいて、
前記電圧設定回路は、
一端が前記第１フィードバック調整キャパシターの他端に接続される第１電圧設定キャパシターと、
第１制御信号に基づいて前記第１電圧設定キャパシターの他端に電圧を出力する第１出力回路と、
を含むことを特徴とするドライバー。

【請求項4】

請求項２に記載されたドライバーにおいて、
前記第１抵抗は、可変抵抗であることを特徴とするドライバー。

【請求項5】

請求項３に記載されたドライバーにおいて、
前記第１制御信号は、前回の駆動期間における前記階調データから、今回の駆動期間における前記階調データへの変化方向に応じた信号であることを特徴とするドライバー。

【請求項6】

請求項３に記載されたドライバーにおいて、
前記容量回路は、
一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第２フィードバック調整キャパシターを含み、
前記電圧設定回路は、
前記所与のタイミングにおいて、前記第２フィードバック調整キャパシターの他端の電圧を切り替えることを特徴とするドライバー。

【請求項7】

請求項６に記載されたドライバーにおいて、
前記電圧設定回路は、
前記第２フィードバック調整キャパシターの他端と前記電源ノードとの間に配置される第２抵抗を含むことを特徴とするドライバー。

【請求項8】

請求項７に記載されたドライバーにおいて、
前記電圧設定回路は、
一端が前記第２フィードバック調整キャパシターの他端に接続される第２電圧設定キャパシターと、
第２制御信号に基づいて前記第２電圧設定キャパシターの他端に電圧を出力する第２出力回路と、
を含むことを特徴とするドライバー。

【請求項9】

請求項３に記載されたドライバーにおいて、
前記電圧設定回路は、
一端が前記第１フィードバック調整キャパシターの他端に接続される第２電圧設定キャパシターと、
第２制御信号に基づいて前記第２電圧設定キャパシターの他端に電圧を出力する第２出力回路と、
を含むことを特徴とするドライバー。

【請求項10】

請求項８又は９に記載されたドライバーにおいて、
前記第１制御信号及び前記第２制御信号は、前記階調データの上位ビットに基づくデータであることを特徴とするドライバー。

【請求項11】

請求項２乃至９のいずれか一項に記載されたドライバーにおいて、
前記電源ノードは、基準電圧ノード又は低電位側電源ノードであることを特徴とするドライバー。

【請求項12】

請求項１乃至９のいずれか一項に記載されたドライバーにおいて、
前記フィードバックキャパシター回路は、
前記演算増幅器の前記反転入力ノードと前記信号供給線との間に配置される第１フィードバックキャパシターと、
一端が前記反転入力ノードに電気的に接続される第２フィードバックキャパシターと、
を含むことを特徴とするドライバー。

【請求項13】

請求項１乃至９のいずれか一項に記載されたドライバーと、
前記電気光学パネルと、
を含むことを特徴とする電気光学装置。

【請求項14】

請求項１乃至９のいずれか一項に記載されたドライバーを含むことを特徴とする電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ドライバー、電気光学装置及び電子機器等に関する。

【背景技術】

【0002】

特許文献１には、容量駆動回路とアンプ回路とを含み、電気光学パネルを駆動するドライバーが開示されている。アンプ回路は、容量駆動回路により電気光学パネルを駆動する容量駆動が開始された後に、階調データに対応するデータ電圧をデータ電圧出力端子に出力する電圧駆動を行う。これにより、電気光学パネルのソース線スイッチがオフからオンになった後のデータ線の電圧低下が、アンプ回路により補われるので、容量駆動におけるデータ電圧の精度低下が抑制される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１６－８０８０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

液晶パネルの形式によっては、その駆動に高い電圧が必要であることから、そのような液晶パネルを駆動する駆動回路には、高耐圧のトランジスターで構成された演算増幅器が用いられている。しかしながら、高耐圧のトランジスターは移動度が低いため、演算増幅器の増幅率と周波数応答特性の両立が難しいという課題がある。例えば、高解像化等に伴って駆動速度を速くするためには演算増幅器の周波数応答特性を高くする必要があるが、演算増幅器の増幅率を保ったまま周波数応答特性を高くすると演算増幅器の消費電力が大きくなってしまう。

【課題を解決するための手段】

【0005】

本開示の一態様は、階調データに対応する第１～第ｎキャパシター駆動電圧（ｎは２以上の整数）を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、電気光学パネルの信号供給線と前記第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、前記キャパシター駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、前記演算増幅器の出力ノードと前記信号供給線との間に配置される出力キャパシターと、前記演算増幅器の反転入力ノードと前記信号供給線との間に配置されるフィードバックキャパシター回路と、を含み、前記信号供給線に電気的に接続された駆動回路と、一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第１フィードバック調整キャパシターと、前記キャパシター駆動回路が駆動を開始した後の所与のタイミングにおいて、前記第１フィードバック調整キャパシターの他端の電圧を切り替える電圧設定回路と、を含む容量回路と、を含むドライバーに関係する。

【0006】

また、本開示の他の態様は、上記のドライバーと、前記電気光学パネルと、を含む電気光学装置に関係する。

【0007】

また、本開示の更に他の態様は、上記のドライバーを含む電子機器に関係する。

【図面の簡単な説明】

【0008】

【図1】電気光学装置の構成例。

【図2】ドライバーの詳細構成例。

【図3】階調データとデータ電圧の関係を説明する図。

【図4】電荷再分配回路の詳細構成例。

【図5】階調データと、低耐圧の駆動回路における電圧との関係を説明する図。

【図6】駆動回路の詳細構成例、及び容量回路の構成例。

【図7】電荷再分配回路と駆動回路の動作を説明する波形例。

【図8】容量回路の第１詳細構成例。

【図9】容量回路の第２詳細構成例。

【図10】第１制御信号の説明図。

【図11】電気光学パネルの寄生抵抗及び寄生容量を模式的に示す図。

【図12】駆動回路に容量回路を設けない場合における各信号の過渡的な変化を示す波形図。

【図13】本実施形態の容量回路を設けた場合における、各信号の過渡的な変化を示す波形図。

【図14】第１抵抗が可変抵抗である場合における、第１抵抗の第１詳細構成例。

【図15】第１抵抗が可変抵抗である場合における、第１抵抗の第２詳細構成例。

【図16】容量回路の第３詳細構成例。

【図17】容量回路の第４詳細構成例。

【図18】制御データの説明図。

【図19】電子機器の構成例。

【発明を実施するための形態】

【0009】

以下、本開示の好適な実施形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

【0010】

１．電気光学装置
図１に、電気光学装置の構成例を示す。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。以下では、相展開駆動方式の電気光学装置４００を例に説明するが、これに限定されず、例えば電気光学装置４００はデマルチプレクス駆動方式であってもよい。

【0011】

ドライバー１００は、電気光学パネル２００の信号供給線にデータ信号を出力することで電気光学パネル２００を駆動する。ドライバー１００は、制御回路４０と、第１～第ｋデータ線駆動回路ＤＤ１～ＤＤｋとを含む。以下ではｋ＝８の場合を例に説明するが、ｋは２以上の整数であればよい。ドライバー１００は、例えば、複数の回路素子が半導体基板に集積された集積回路装置である。図１において、電気光学パネル２００の走査線を駆動する走査線駆動回路の図示を省略している。走査線駆動回路はドライバー１００に含まれてもよいし、ドライバー１００の外部に設けられてもよい。

【0012】

なお、１つの画素に１回に書き込まれる電圧をデータ電圧と呼ぶこととする。そして、複数の画素が時系列的に駆動されるときに、その各画素に対するデータ電圧が時系列的な信号として信号供給線に出力されるが、この信号供給線への信号をデータ信号と呼ぶこととする。

【0013】

制御回路４０は、データ線駆動回路ＤＤ１～ＤＤ８の各データ線駆動回路に対して、対応する階調データを出力する。また、制御回路４０は、データ線スイッチを制御する制御信号ＥＮＢＸを、電気光学パネル２００に出力する。

【0014】

データ線駆動回路ＤＤ１～ＤＤ８は、階調データをデータ電圧に変換し、そのデータ電圧を出力電圧ＶＱ１～ＶＱ８として電気光学パネル２００の信号供給線ＳＰＬ１～ＳＰＬ８へ出力する。時系列の階調データに応じて出力電圧ＶＱ１～ＶＱ８が変化していくが、その変化する出力電圧ＶＱ１～ＶＱ８による信号が、上述したデータ信号に相当する。

【0015】

電気光学パネル２００は、信号供給線ＳＰＬ１～ＳＰＬ８と、データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０と、データ線ＤＬ１～ＤＬ１２８０と、を含む。データ線はｋ×ｔ本であってよい。ｔは２以上の整数である。ここではＷＸＧＡを例にとり、ｔ＝１６０としている。

【0016】

データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０のうちデータ線スイッチＳＷＥＰ（（ｊ－１）×ｋ＋１）～ＳＷＥＰ（ｊ×ｋ）の一端は、信号供給線ＳＰＬ１～ＳＰＬ８に接続される。ｊは１６０以下の整数である。例えばｊ＝１の場合にはデータ線スイッチＳＷＥＰ１～ＳＷＥＰ８の一端が信号供給線ＳＰＬ１～ＳＰＬ８に接続される。

【0017】

データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０の各々は、例えばＴＦＴ等で構成され、制御信号ＥＮＢＸに基づいて制御される。ＴＦＴはThin Film Transistorの略である。例えば、電気光学パネル２００は不図示のスイッチ制御回路を含み、そのスイッチ制御回路が制御信号ＥＮＢＸに基づいてデータ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０をオン又はオフに制御する。

【0018】

データ線駆動回路ＤＤ１～ＤＤ８が水平走査期間において１６０回の駆動を行い、そのｊ番目の駆動においてデータ線スイッチＳＷＥＰ（（ｊ－１）×ｋ＋１）～ＳＷＥＰ（ｊ×ｋ）がオンであり、それ以外のデータ線スイッチがオフである。これにより、ｊ番目の駆動においてデータ線ＤＬ（（ｊ－１）×ｋ＋１）～ＤＬ（ｊ×ｋ）が駆動される。データ線駆動回路ＤＤ１に着目すると、水平走査期間においてデータ線スイッチＳＷＥＰ１、ＳＷＥＰ２、・・・、ＳＷＥＰ１２７３が順次にオンになり、データ線駆動回路ＤＤ１がデータ線ＤＬ１、ＤＬ２、・・・、ＤＬ１２７３を順次に駆動する。

【0019】

図２は、ドライバーの詳細構成例である。ドライバー１００は、データ線駆動回路１１０と、制御回路４０とを含む。データ線駆動回路１１０は、図１のデータ線駆動回路ＤＤ１～ＤＤ８のうち任意の１つに対応する。

【0020】

データ線駆動回路１１０は、電荷再分配回路６０と、駆動回路７０と、可変容量回路３０と、検出回路５０とを含む。制御回路４０は、処理回路４２と、インターフェース回路４４と、レジスター回路４８とを含む。

【0021】

インターフェース回路４４は、ドライバー１００を制御する表示コントローラー３００とドライバー１００との間のインターフェース処理を行う。インターフェース回路４４は、表示コントローラー３００から受信した階調データＧＤ［９：０］を処理回路４２に出力する。なお、受信される階調データのビット数は任意であってよい。インターフェース回路４４は、例えば、ＬＶＤＳ方式、パラレルＲＧＢ方式又はディスプレイポート方式等の画像インターフェース回路である。ＬＶＤＳは、Low Voltage Differential Signalingの略である。

【0022】

処理回路４２は、ドライバー１００に電源が投入されたときの初期化処理等において、可変容量回路３０の容量値の設定データＣＳＷ［４：０］を決定し、その設定データＣＳＷ［４：０］をレジスター回路４８に記憶させる。処理回路４２は、電気光学パネル２００を駆動する通常動作時において、レジスター回路４８から読み出した設定データＣＳＷ［４：０］により可変容量回路３０の容量値を設定する。また、処理回路４２は、階調データＧＤ［９：０］に基づいて、階調データＤＴＨ［１０：０］を電荷再分配回路６０に出力すると共に、階調データＤＴＬ［１０：０］を駆動回路７０に出力する。

【0023】

出力ノードＮＶＱはデータ電圧出力端子ＴＶＱに接続されるノードであり、この出力ノードＮＶＱの電圧を出力電圧ＶＱとする。データ電圧出力端子ＴＶＱの負荷容量を電気光学パネル側容量ＣＰとする。なお、本実施形態における「接続」は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は能動素子等を介した接続であってもよい。

【0024】

電荷再分配回路６０は、キャパシターを用いた電荷再分配により、階調データＤＴＨ［１０：０］に対応する電荷を出力ノードＮＶＱに供給する。その電荷が可変容量回路３０と電気光学パネル側容量ＣＰに分配されることで、出力電圧ＶＱが、階調データＤＴＨ［１０：０］に対応したデータ電圧となる。電荷再分配回路６０は、電気光学パネル２００を駆動できる高耐圧プロセスの回路素子で構成されている。一例として、電気光学パネル２００が高温ポリシリコン型の液晶パネルである場合、電荷再分配回路６０の電源電圧は１５Ｖ～２０Ｖ程度であり、電荷再分配回路６０は、その電源電圧より高い耐圧の回路素子で構成される。

【0025】

電荷再分配回路６０が出力した電荷に誤差がある、或いは出力ノードＮＶＱの電荷保存がわずかに成り立たない場合、電荷再分配回路６０が出力した電荷による出力電圧ＶＱと、階調データＤＴＨ［１０：０］に対応した目標電圧との間に誤差が生じる。駆動回路７０は、演算増幅器を用いたフィードバック制御により出力電圧ＶＱを目標電圧に補正する。このとき、出力電圧ＶＱと目標電圧の誤差が小さいため、駆動回路７０が出力する電荷が少なくて済む。これを利用して、演算増幅器と出力ノードＮＶＱとの間をキャパシターでＤＣカットしつつ、演算増幅器を低耐圧プロセスの回路素子で構成する。一例として、低耐圧プロセスの耐圧は、高耐圧プロセスの耐圧の１／３～１／１０程度である。駆動回路７０は、低耐圧プロセスの耐圧より低い電源電圧で動作する。

【0026】

可変容量回路３０の容量値決定手法と、可変容量回路３０及び検出回路５０の構成例について説明する。

【0027】

検出回路５０は、所与の検出電圧と出力電圧ＶＱとを比較し、その結果を検出信号ＤＥＴとして出力する。検出回路５０は、例えばコンパレーターである。

【0028】

処理回路４２は、所与のデータ電圧に対応した階調データＤＴＨ［１０：０］をキャパシター駆動回路２０に出力する。このとき、上記所与の検出電圧は、出力電圧ＶＱの期待値である所与のデータ電圧と同じ電圧に設定される。処理回路４２は、設定データＣＳＷ［４：０］の値を順次に変化させることで、可変容量回路３０の容量値を順次に変化させる。処理回路４２は、各容量値における検出信号ＤＥＴに基づいて可変容量回路３０の容量値を決定する。即ち、処理回路４２は、出力電圧ＶＱが所与の検出電圧となる容量値を、検出信号ＤＥＴに基づいて判断し、その容量値の設定データＣＳＷ［４：０］をレジスター回路４８に記憶させる。

【0029】

可変容量回路３０は、第１～第５調整用キャパシターと第１～第５調整用スイッチとを含む。第１調整用スイッチの一端は出力ノードＮＶＱに接続され、他端は第１調整用キャパシターの一端に接続される。第１調整用キャパシターの他端はグランドノードに接続される。第２～第５調整用キャパシターと第２～第５調整用スイッチについても同様である。第１～第５調整用キャパシターの容量値はバイナリに重み付けされている。第１調整用スイッチはＣＳＷ［０］によりオン又はオフに制御される。同様に、第２～第５調整用スイッチはＣＳＷ［１］～ＣＳＷ［４］によりオン又はオフに制御される。

【0030】

以下、電荷再分配回路６０、駆動回路７０、可変容量回路３０及び検出回路５０の詳細を説明する。図３は、階調データとデータ電圧の関係を説明する図である。

【0031】

処理回路４２は、入力された階調データＧＤ［９：０］を階調データＤＴＨ［１０：０］に変換する。具体的には、処理回路４２は、負極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２３～０のＤＴＨ［１０：０］に変換し、正極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２４～２０４７のＤＴＨ［１０：０］に変換する。なお図中のＸＧＤ［９：０］は、ＧＤ［９：０］の各ビットを論理反転したデータである。

【0032】

ＶＳＨ＝０Ｖは、電荷再分配回路６０の低電位側電源電圧である。ＶＤＨ＝１５Ｖは、電荷再分配回路６０の高電位側電源電圧である。電気光学パネル２００の対向電極に供給されるコモン電圧はＶＣ＝７．５Ｖである。画素に供給されるデータ電圧は、負極性駆動において７．５Ｖ～２．５Ｖであり、正極性駆動において７．５Ｖ～１２．５Ｖである。

【0033】

図４は、電荷再分配回路の詳細構成例を示す。なお、以下では、キャパシターの容量値を表す符号として、そのキャパシターの符号と同じ符号を用いる。例えば、キャパシターＣ１の容量値をＣ１と記載する。

【0034】

キャパシター回路１０は、第１～第ｎキャパシターＣ１～Ｃｎを含む。キャパシター駆動回路２０は、第１～第ｎ駆動回路ＤＲ１～ＤＲｎを含む。以下ではｎ＝１１の例を説明するが、ｎは２以上の整数であればよい。ｎは、階調データＤＴＨ［１０：０］のビット数と同数に設定されればよい。

【0035】

キャパシターＣｉの一端は、出力ノードＮＶＱに接続され、他端は、キャパシター駆動ノードＮＤＲｉに接続される。ｉは１以上でｎ＝１１以下の整数である。キャパシターＣ１～Ｃ１０は、バイナリに重み付けされた容量値を有している。具体的にはキャパシターＣｉの容量値は２^{（ｉ－１）}×Ｃ１である。

【0036】

処理回路４２は、階調データＤＴＨ［１０：０］の第ｉビットＤＴＨ［ｉ－１］を駆動回路ＤＲｉの入力ノードに出力する。駆動回路ＤＲｉは、ビットＤＴＨ［ｉ－１］が第１論理レベルのとき第１電圧レベルのキャパシター駆動電圧をキャパシター駆動ノードＮＤＲｉに出力し、ビットＤＴＨ［ｉ－１］が第２論理レベルのとき第２電圧レベルのキャパシター駆動電圧をキャパシター駆動ノードＮＤＲｉに出力する。例えば、第１論理レベルは“０”であり、第２論理レベルは“１”であり、第１電圧レベルは低電位側電源電圧ＶＳＨであり、第２電圧レベルは高電位側電源電圧ＶＤＨである。駆動回路ＤＲｉは、高耐圧プロセスのトランジスターで構成され、電源電圧ＶＤＨとＶＳＨで動作する。駆動回路ＤＲｉは、例えば、入力された論理レベルを駆動回路ＤＲｉの出力電圧レベルにレベルシフトするレベルシフターと、そのレベルシフターの出力をバッファリングするバッファー回路と、で構成される。

【0037】

駆動回路ＤＲ１～ＤＲ１１がキャパシターＣ１～Ｃ１１を駆動することで、キャパシターＣ１～Ｃ１１と可変容量回路３０と電気光学パネル側容量ＣＰとの間で電荷再分配が生じる。そして、その結果として出力ノードＮＶＱにデータ電圧が出力される。

【0038】

電気光学パネル側容量ＣＰは、データ電圧出力端子ＴＶＱから見える容量の合計である。例えば、電気光学パネル側容量ＣＰは、プリント基板の寄生容量である基板容量ＣＰ１と、電気光学パネル２００内の寄生容量であるパネル容量ＣＰ２と、を加算したものである。プリント基板は、ドライバー１００が実装されると共に電気光学パネル２００に接続される基板である。

【0039】

キャパシターＣ１～Ｃ１１の容量値の合計がＣｔｏｔ＝Ｃ１＋Ｃ２＋・・・＋Ｃ１１であり、可変容量回路３０の容量値がＣＦであるとする。一例としては、Ｃｔｏｔ／（ＣＦ＋ＣＰ）＝２となるようにＣＦが設定される。このとき、ＤＴＨ［１０：０］の最大階調値２０４７において、ＶＱ＝１５Ｖ×｛Ｃｔｏｔ／（Ｃｔｏｔ＋ＣＦ＋ＣＰ）｝＋２．５Ｖ＝１０Ｖ＋２．５Ｖ＝１２．５Ｖとなる。ＤＴＨ［１０：０］の最小階調値０において、ＶＱ＝０Ｖ×｛Ｃｔｏｔ／（Ｃｔｏｔ＋ＣＦ＋ＣＰ）｝＋２．５Ｖ＝０Ｖ＋２．５Ｖ＝２．５Ｖとなる。これにより、図３の例と同じデータ電圧が実現されている。

【0040】

図５は、階調データと、低耐圧の駆動回路における電圧との関係を説明する図である。

【0041】

処理回路４２は、入力された階調データＧＤ［９：０］を階調データＤＴＬ［１０：０］に変換する。ＤＴＬ［１０：０］＝ＤＴＨ［１０：０］である。即ち、処理回路４２は、負極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２３～０のＤＴＬ［１０：０］に変換し、正極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２４～２０４７のＤＴＬ［１０：０］に変換する。

【0042】

ＶＳＬ＝０Ｖは、駆動回路７０の低電位側電源電圧である。ＶＤＬ＝１．８Ｖは、駆動回路７０の高電位側電源電圧である。図３のコモン電圧ＶＣ＝７．５Ｖに対応する電圧は、ＶＣＬ＝０．９Ｖである。負極性駆動において画素に供給されるデータ電圧７．５Ｖ～２．５Ｖに対応する電圧は、０．９Ｖ～０．４Ｖであり、正極性駆動において画素に供給されるデータ電圧７．５Ｖ～１２．５Ｖに対応する電圧は、０．９Ｖ～１．４Ｖである。

【0043】

２．駆動回路及び容量回路
図６は、駆動回路の詳細構成例、及び容量回路の構成例である。駆動回路７０は、演算増幅器７１とＤ／Ａ変換回路７２と出力キャパシターＣＱとフィードバックキャパシター回路７４と初期化スイッチＳＷＲとを含む。また、データ線駆動回路１１０は、演算増幅器７１の反転入力ノードＮＡＮに接続される容量回路７５を含む。

【0044】

Ｄ／Ａ変換回路７２は、階調データＤＴＬ［１０：０］をＤ／Ａ変換電圧ＤＡＱにＤ／Ａ変換し、そのＤ／Ａ変換電圧ＤＡＱを演算増幅器７１の非反転入力ノードＮＡＰに出力する。階調データＤＴＬ［１０：０］とＤ／Ａ変換電圧ＤＡＱの対応は図５で説明した通りである。Ｄ／Ａ変換回路７２は、例えば、電源電圧ＶＤＬとＶＳＬの間を複数の電圧に分圧するラダー抵抗と、その複数の電圧から階調データＤＴＬ［１０：０］に対応した電圧を選択するスイッチ回路と、を含む。

【0045】

演算増幅器７１は、低耐圧プロセスのトランジスターで構成されており、電源電圧ＶＤＬとＶＳＬで動作する。具体的には、電荷再分配回路６０を構成するトランジスターのソースードレイン間距離の長さは、演算増幅器７１を含む駆動回路７０を構成するトランジスターのソースードレイン間距離の長さよりも長い。または、電荷再分配回路６０を構成するトランジスターのゲート絶縁膜の膜厚は、演算増幅器７１を含む駆動回路７０を構成するトランジスターのゲート絶縁膜の膜厚よりも厚い。但し、上記はトランジスターの耐圧を異ならせる構成の一例であって、駆動回路７０を構成するトランジスターの耐圧が、電荷再分配回路６０を構成するトランジスターの耐圧よりも低くなるように、各駆動回路のトランジスターが構成されていればよい。

【0046】

出力キャパシターＣＱの一端は演算増幅器７１の出力ノードＮＡＭＱに接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。フィードバックキャパシター回路７４の一端はデータ線駆動回路１１０の出力ノードＮＶＱに接続され、他端は演算増幅器７１の反転入力ノードＮＡＮに接続される。フィードバックキャパシター回路７４は、出力ノードＮＶＱの電圧ＶＱを反転入力ノードＮＡＮにフィードバックする回路であり、第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂとを含む。

【0047】

第１フィードバックキャパシターＣｆａの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。第２フィードバックキャパシターＣｆｂの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は低電位側電源電圧ＶＳＬのノードに接続される。第２フィードバックキャパシターＣｆｂの容量は、第１フィードバックキャパシターＣｆａの容量より大きい。なお、第２フィードバックキャパシターＣｆｂの他端は、一定電位が供給される所定電位ノードに接続されていればよい。

【0048】

初期化スイッチＳＷＲの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、基準電圧ＶＲＥＦが供給されるノードＮＶＲＥＦに接続される。基準電圧ＶＲＥＦは、ＶＳＬより高くＶＤＬより低い電圧である。ここではＶＲＥＦ＝ＶＣＬ＝０．９Ｖとする。基準電圧ＶＲＥＦは、例えば、ドライバー１００に含まれる不図示の電圧生成回路からノードＮＶＲＥＦに供給される。初期化スイッチＳＷＲは、例えば、Ｎ型トランジスター、Ｐ型トランジスター又はそれらを組み合わせたトランスファーゲートである。

【0049】

図３と図５の例において、出力電圧ＶＱの範囲は１０Ｖであり、Ｄ／Ａ変換電圧ＤＡＱの電圧範囲は１Ｖである。このとき、フィードバックキャパシター回路７４により電圧範囲が１／１０に分圧されればよいので、Ｃｆｂ／Ｃｆａ＝９である。なお、ＣｆｂとＣｆａの比は９に限定されず、電圧範囲の比に応じて適宜に設定されればよい。

【0050】

出力キャパシターＣＱの容量値は、演算増幅器７１の出力電圧ＡＭＱがＶＳＬ～ＶＤＬの範囲内となるように設定されていれば、任意であってよい。例えば、出力キャパシターＣＱの容量値は、キャパシター回路１０と可変容量回路３０と電気光学パネル側容量ＣＰの合計の１～１０倍程度に設定される。一例として、出力キャパシターＣＱの容量値が上記合計の４倍である場合に、出力電圧ＶＱの誤差０．１Ｖを補償するためには、演算増幅器７１の出力電圧ＡＭＱは０．１Ｖ×（５／４）＝０．１２５Ｖだけ変化すればよい。

【0051】

図７は、電荷再分配回路と駆動回路の動作を説明する波形例である。階調データＤＴＨ［１０：０］、ＤＴＬ［１０：０］の階調値が１０２４、１５３５、１０２４と変化したとする。階調値１５３５に対応する目標電圧は１０．０Ｖである。

【0052】

仮に駆動回路７０が無く電荷再分配回路６０のみで駆動した場合において、階調値が１０２４から１５３５になったとき、出力電圧ＶＱが７．５Ｖから９．９Ｖになるとする。目標電圧１０．０Ｖとの差は０．１Ｖである。以下、この場合における駆動回路７０の動作を説明する。

【0053】

Ｄ／Ａ変換回路７２は、階調値が１０２４から１５３５になったとき、Ｄ／Ａ変換電圧ＤＡＱを０．９Ｖから１．１５Ｖにする。出力電圧ＶＱは、電荷再分配回路６０により７．５Ｖから９．９Ｖになるため、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢは、０．９Ｖから０．９Ｖ＋（９．９Ｖ－７．５Ｖ）／１０＝１．１４Ｖとなる。演算増幅器７１は、ＶＦＢ＝ＤＡＱ＝１．１５Ｖにするために出力電圧ＡＭＱを０．９Ｖから０．９Ｖ＋（１０．０Ｖ－９．９Ｖ）×（５／４）＝１．０２５Ｖにする。これにより、出力電圧ＶＱが目標電圧の１０．０Ｖになり、電圧ＶＦＢが１．１５Ｖになる。

【0054】

図６の容量回路７５について説明する。演算増幅器７１を含むフィードバックループにおいて電圧振動が生じると、画素へのデータ電圧書き込みが遅くなる。そこで、容量回路７５は、電圧振動がループしないように、演算増幅器７１の反転入力ノードＮＡＮに対して電荷を注入する、又は反転入力ノードＮＡＮから電荷を排出する。この詳細は図１２及び図１３で後述する。容量回路７５は、第１フィードバック調整キャパシターＣＡ１と電圧設定回路７６とを含む。

【0055】

第１フィードバック調整キャパシターＣＡ１の一端は、演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、ノードＮ１に接続される。電圧設定回路７６は、キャパシター駆動回路２０が駆動を開始した後の所与のタイミングにおいて、電圧ＶＮ１を切り替える。具体的には、電圧設定回路７６は、階調データＤＴＨ［１０：０］が前回より増加するとき、所与のタイミングにおいて電圧ＶＮ１を下げ、階調データＤＴＨ［１０：０］が前回より減少するとき、所与のタイミングにおいて電圧ＶＮ１を上げる。所与のタイミングは、階調データＤＴＨ［１０：０］が前回より増加するとき、フィードバック電圧ＶＦＢがＤ／Ａ変換電圧ＤＡＱをオーバーシュートするタイミング、又は、階調データＤＴＨ［１０：０］が前回より減少するとき、フィードバック電圧ＶＦＢがＤ／Ａ変換電圧ＤＡＱをアンダーシュートするタイミングである。或いは、上記オーバーシュート又はアンダーシュートのタイミングよりも前のタイミングを、所与のタイミングとしてもよい。

【0056】

図８は、容量回路の第１詳細構成例である。図９は、容量回路の第２詳細構成例である。図８及び図９では、駆動回路７０のＤ／Ａ変換回路７２及び初期化スイッチＳＷＲの図示を省略する。

【0057】

電圧設定回路７６は、第１抵抗ＲＢ１と第１電圧設定キャパシターＣＢ１と第１出力回路ＤＢ１とを含む。

【0058】

第１抵抗ＲＢ１の一端は、ノードＮ１に接続され、他端は、電源ノードに接続される。第１抵抗ＲＢ１の他端が接続される電源ノードは、図８の例では低電位側電源ノードであり、図９の例では基準電圧ノードである。低電位側電源ノードは、不図示の電圧生成回路等から演算増幅器７１の低電位側電源電圧ＶＳＬが供給されるノードである。基準電圧ノードは、不図示の電圧生成回路等から基準電圧ＶＲＥＦが供給されるノードである。但し、第１抵抗ＲＢ１の他端が接続される電源ノードは、任意の一定電圧のノードであってよく、例えば高電位側電源ノードであってもよい。第１抵抗ＲＢ１は可変抵抗であってもよく、その抵抗値は、例えば、電気光学パネルの機種に応じて調整されてもよい。この点については図１３等で後述する。

【0059】

第１電圧設定キャパシターＣＢ１の一端は、ノードＮ１に接続され、他端は、第１出力回路ＤＢ１の出力ノードに接続される。第１出力回路ＤＢ１は、制御回路４０からの第１制御信号ＤＥＬＴに基づいて第１電圧設定キャパシターＣＢ１の他端に電圧ＶＤＢ１を出力する。第１出力回路ＤＢ１は、第１制御信号ＤＥＬＴをバッファリングすることで電圧ＶＤＢ１を出力する。即ち、第１出力回路ＤＢ１は、第１制御信号ＤＥＬＴがローレベルのとき、低電位側電源電圧ＶＳＬを電圧ＶＤＢ１として出力し、第１制御信号ＤＥＬＴがハイレベルのとき、高電位側電源電圧ＶＤＬを電圧ＶＤＢ１として出力する。第１出力回路ＤＢ１が電圧ＶＤＢ１を切り替えることで、第１電圧設定キャパシターＣＢ１を介して、ノードＮ１の電圧ＶＮ１が切り替わる。

【0060】

図１０は、第１制御信号の説明図である。図１０には、水平走査期間において、階調値０に対応する２．５Ｖでデータ線がプリチャージされ、第１画素と第２画素が正極性の階調値２０４７、１０２４で駆動される例を示す。

【0061】

第１画素の駆動期間において前回の駆動期間はプリチャージ期間であり、階調データの変化方向ΔＤＴＨ［１０：０］は正である。このとき、制御回路４０は、第１画素の駆動期間において第１制御信号ＤＥＬＴを「０」から「１」に変化させる。第１制御信号の変化方向ΔＤＥＬＴは正であり、階調データの変化方向ΔＤＴＨ［１０：０］と同方向である。

【0062】

第２画素の駆動期間において前回の駆動期間は第１画素の駆動期間であり、階調データの変化方向ΔＤＴＨ［１０：０］は負である。このとき、制御回路４０は、第２画素の駆動期間において第１制御信号ＤＥＬＴを「１」から「０」に変化させる。第１制御信号の変化方向ΔＤＥＬＴは負であり、階調データの変化方向ΔＤＴＨ［１０：０］と同方向である。

【0063】

図１１は、電気光学パネルの寄生抵抗及び寄生容量を模式的に示す図である。ＣＶＬは信号供給線の寄生容量であり、ＲＳＷはデータ線スイッチのオン抵抗である。ＰＸは画素を示し、ＲＧはゲートスイッチのオン抵抗であり、ＣＬＣは液晶セルの寄生容量である。ＣＤＬはデータ線の寄生容量である。ＣＬＣのカップリング先はコモン電圧ＶＣのノードである。ＣＶＬ及びＣＤＬのカップリング先は、周囲に配置される要素に応じて様々であってよい。データ線の電圧をＤＶＬとする。

【0064】

図１２は、駆動回路に容量回路を設けない場合における各信号の過渡的な変化を示す波形図である。時間ｔａにおいて制御回路４０が階調データＤＴＨ［１０：０］及びＤＴＬ［１０：０］を変化させ、時間ｔｂにおいて制御回路４０が制御信号ＥＮＢＸを立ち上げてデータ線スイッチをオンさせることで、画素の駆動が開始される。時間ｔｅにおいて制御回路４０が制御信号ＥＮＢＸを立ち下げてデータ線スイッチをオフさせることで、画素の駆動が終了する。時間ｔｂから時間ｔｃまでの期間において、出力電圧ＶＱが前回の電圧から今回の目標電圧ＶＴＧまで変動した後、時間ｔｃから時間ｔｅまでの期間において、出力電圧ＶＱが目標電圧ＶＴＧに安定していく。なお、デマルチプレクス駆動方式においては、制御信号ＥＮＢＸに代えて、デマルチプレクサーを制御する選択信号が用いられてもよい。

【0065】

図６で説明したように、演算増幅器７１は、高耐圧トランジスターに比べて高い移動度をもつ低耐圧トランジスターで構成されている。これにより、演算増幅器７１の増幅率と周波数応答特性が両立されている。しかしながら、演算増幅器７１は、その高速な応答特性によって、反転入力ノードＮＡＮにフィードバックされた高周波成分を出力側に伝達する。この特性によって、以下に説明するようなフィードバックループにおける電圧振動が生じる。

【0066】

まず駆動開始時には、電荷再分配回路６０はキャパシターを用いた電荷再分配によって出力ノードＮＶＱに急速に電荷を供給することで、出力電圧ＶＱを急速に立ち上げ可能である。一方、出力ノードＮＶＱからデータ線への電荷移動は、図１１で説明した寄生抵抗及び寄生容量による時定数の影響を受けるので、電荷再分配回路６０から出力ノードＮＶＱへの電荷供給に比べると緩やかである。このため、データ線の電圧ＤＶＬは、ドライバー１００の出力電圧ＶＱに比べると緩やかに上昇する。この電荷移動の差によって、出力電圧ＶＱは一時的に目標電圧ＶＴＧをオーバーシュートし、その後に目標電圧ＶＴＧに収束していく。

【0067】

演算増幅器７１の反転入力ノードＮＡＮは第１フィードバックキャパシターＣｆａを介して出力ノードＮＡＭＱにカップリングされる。出力電圧ＶＱの変動はカップリングにより反転入力ノードＮＡＮに伝達されるので、出力電圧ＶＱが目標電圧ＶＴＧをオーバーシュートしたとき、フィードバック電圧ＶＦＢがＤ／Ａ変換電圧ＤＡＱをオーバーシュートする。容量回路７５が設けられない場合には、演算増幅器７１が出力ノードＮＡＭＱから電荷を排出して出力電圧ＶＱを下げるので、カップリングによりフィードバック電圧ＶＦＢが下がり、演算増幅器７１が出力ノードＮＡＭＱへ電荷を注入して出力電圧ＶＱを上げる。これが繰り返されることで、Ａ１及びＡ２に示すように、変動期間から安定期間への移行時においてフィードバック電圧ＶＦＢ及び出力電圧ＶＱが振動する。

【0068】

このようなフィードバックループの電圧振動によって、出力ノードＮＡＭＱからデータ線への電荷移動が妨げられるため、データ線の電圧ＤＶＬの上昇が妨げられる。具体的には、フィードバック電圧ＶＦＢが振動によりＤ／Ａ変換電圧ＤＡＱより高くなると、演算増幅器７１が出力ノードＮＡＭＱから電荷を排出するので、出力ノードＮＡＭＱからデータ線へ移動する電荷量が低下する。これにより、データ線の電圧ＤＶＬが目標電圧ＶＴＧに達する時間が長くなり、例えば画素への書き込み電圧に誤差が生じる要因となる。

【0069】

図１３は、本実施形態の容量回路を設けた場合における、各信号の過渡的な変化を示す波形図である。

【0070】

本実施形態では、制御回路４０が時間ｔｄにおいて第１制御信号ＤＥＬＴを「０」から「１」に変化させ、制御信号ＥＮＢＸが立ち下がる時間ｔｅの後の時間ｔｆにおいて第１制御信号ＤＥＬＴを「１」から「０」に変化させる。図１３には、出力電圧ＶＱが目標電圧ＶＴＧをオーバーシュートした後の時間ｔｄに第１制御信号ＤＥＬＴが「０」から「１」になる例を示す。これにより、ノードＮ１の電圧ＶＮ１が上昇するので、第１フィードバック調整キャパシターＣＡ１のカップリングによりフィードバック電圧ＶＦＢが上昇する。フィードバック電圧ＶＦＢは演算増幅器７１の反転入力ノードＮＡＮに入力されているため、演算増幅器７１が出力電圧ＡＭＱを低下させ、出力キャパシターＣＱのカップリングにより出力電圧ＶＱが低下する。これにより、フィードバック電圧ＶＦＢがＤ／Ａ変換電圧ＤＡＱ以下となり、オーバーシュート状態が解消される。そして、下記に説明するように緩やかに電荷保存状態に戻っていくことで、再度のオーバーシュートが抑制され、フィードバックループの電圧振動が抑制される。

【0071】

ノードＮ１の電圧ＶＮ１が引き下げられることで、一時的に演算増幅器７１の反転入力ノードＮＡＮの電荷保存が成り立たなくなるが、抵抗ＲＢ１を設けたことで、最終的には電荷が保存する。これにより、演算増幅器７１は、反転入力ノードＮＡＮの電荷を補償する必要はなく、図７で説明したように、電荷再分配の電荷誤差のみを補償すればよい。

【0072】

具体的には、時間ｔｄの後、抵抗ＲＢ１、第１フィードバック調整キャパシターＣＡ１及び第１電圧設定キャパシターＣＢ１による時定数で、ノードＮ１の電圧ＶＮ１が低電位側電源電圧ＶＳＬ又は基準電圧ＶＲＥＦに漸近する。ノードＮ１の電圧ＶＮ１が元に戻ることで、演算増幅器７１の反転入力ノードＮＡＮの電荷保存が維持される。漸近の時定数は、図１１で説明した寄生抵抗及び寄生容量による時定数と略同一である。図１１で説明した寄生抵抗及び寄生容量による時定数で出力ノードＮＶＱからデータ線に電荷が移動するが、それに伴ってフィードバック電圧ＶＦＢが低下しようとする。しかし、略同一な時定数でノードＮ１の電圧ＶＮ１が上昇するため、それによってフィードバック電圧ＶＦＢの低下が相殺される。これにより、出力ノードＮＶＱからデータ線への電荷移動に対して演算増幅器７１が応答する必要がなくなり、演算増幅器７１の負荷が低減される。

【0073】

なお、図１３には出力電圧ＶＱが目標電圧ＶＴＧをオーバーシュートしている間に第１制御信号ＤＥＬＴが変化する例を示したが、第１制御信号ＤＥＬＴの変化タイミングは、これに限定されない。即ち、第１制御信号ＤＥＬＴの変化タイミングは、演算増幅器７１がオーバーシュートに応答しないように、設定されていればよい。例えば、第１制御信号ＤＥＬＴの変化タイミングは、出力電圧ＶＱが目標電圧ＶＴＧをオーバーシュートする前のタイミングであってもよい。その場合、出力電圧ＶＱが目標電圧ＶＴＧをオーバーシュートする前に出力電圧ＶＱが引き下げられるので、出力電圧ＶＱが目標電圧ＶＴＧをオーバーシュートしなくなる。第１制御信号ＤＥＬＴが変化する時間ｔｄは、例えば、回路シミュレーションの結果、或いは、実回路の測定結果に応じて、適宜に設定されればよい。時間ｔｄは、レジスター設定等によって調整可能であってもよい。

【0074】

図１３には階調データが正方向に変化する例を示したが、階調データが負方向に変化する場合には、制御回路４０は時間ｔｄにおいて第１制御信号ＤＥＬＴを「１」から「０」に変化させる。これにより、アンダーシュート状態が解消され、その後に緩やかに電荷保存状態に戻っていくことで再度のアンダーシュートが抑制され、フィードバックループの電圧振動が抑制される。

【0075】

図１４は、第１抵抗が可変抵抗である場合における、第１抵抗の第１詳細構成例である。第１抵抗ＲＢ１は、トランスファーゲートＴＦＧ１～ＴＦＧｍを含む。ｓが１以上ｍ以下の整数であるとする。

【0076】

トランスファーゲートＴＦＧｓの一端はノードＮＡに接続され、他端はノードＮＢに接続される。ノードＮＡは、図８及び図９においてノードＮ１である。ノードＮＢは、図８において低電位側電源ノードであり、図９において基準電圧ＶＲＥＦのノードである。トランスファーゲートＴＦＧｓは、Ｐ型トランジスターとＮ型トランジスターが並列に接続されたスイッチである。制御回路４０は、トランスファーゲートＴＦＧｓのＮ型トランジスターのゲートに制御信号ＣＴＧｓを出力し、Ｐ型トランジスターのゲートに制御信号ＣＴＧｓの反転信号ＸＣＴＧｓを出力する。

【0077】

トランスファーゲートＴＦＧｓのオン抵抗をＲＯＮｓとすると、ＲＯＮｓ＝２^{（ｓ－１）}×ＲＯＮ１である。例えば、トランスファーゲートＴＦＧ１～ＴＦＧｍのＰ型トランジスターのチャネル長は、互いに同じである。トランスファーゲートＴＦＧｓのＰ型トランジスターのチャネル幅をＷＰｓとすると、ＷＰｓ＝（１／２^{（ｓ－１）}）×ＷＰ１である。トランスファーゲートＴＦＧ１～ＴＦＧｍのＮ型トランジスターのチャネル長は、互いに同じである。トランスファーゲートＴＦＧｓのＮ型トランジスターのチャネル幅をＷＮｓとすると、ＷＮｓ＝（１／２^{（ｓ－１）}）×ＷＮ１である。制御回路４０は、設定された抵抗値に基づいて各トランスファーゲートをオン又はオフにすることで、第１抵抗ＲＢ１の抵抗値が設定される。

【0078】

第１抵抗ＲＢ１の抵抗値は、例えば、電気光学パネル２００の機種に応じて可変に設定される。図１１で説明した寄生抵抗及び寄生容量による時定数は、電気光学パネル２００の機種に応じて異なる。この時定数に合わせて、第１抵抗ＲＢ１の抵抗値が設定されてもよい。例えば、表示コントローラー３００等が、第１抵抗ＲＢ１の抵抗値を示す制御データを、図２のインターフェース４４回路を介してレジスター回路４８に書き込む。制御回路４０は、レジスター回路４８に保持される制御データに基づいて第１抵抗ＲＢ１の抵抗値を制御する。或いは、ドライバー１００は不図示の不揮発性メモリーを含み、電気光学装置４００等の製造時において予め制御データが不揮発性メモリーに書き込まれる。制御回路４０は、初期化等において不揮発性メモリーからレジスター回路４８に制御データをロードし、制御回路４０は、レジスター回路４８に保持される制御データに基づいて第１抵抗ＲＢ１の抵抗値を制御する。

【0079】

図１５は、第１抵抗が可変抵抗である場合における、第１抵抗の第２詳細構成例である。第１抵抗ＲＢ１は、Ｐ型トランジスターＴＰ１～ＴＰｍを含む。本構成例では、図１４のトランスファーゲートＴＦＧ１～ＴＦＧｍのＮ型トランジスターが省略されている。

【0080】

なお、第１抵抗ＲＢ１の構成は、図１４及び図１５に限定されない。例えば、第１抵抗ＲＢ１は、ノードＮＡとノードＮＢの間に並列接続された複数のＮ型トランジスターで構成されてもよい。或いは、第１抵抗ＲＢ１はスイッチと抵抗で構成されてもよい。ノードＮＡとノードＮＢの間にスイッチ及び抵抗が直列に接続され、それを１セットとしたとき、複数セットがノードＮＡとノードＮＢの間に並列に接続される。各セットの抵抗値は、バイナリに重み付けされる。

【0081】

以上に説明した本実施形態において、ドライバー１００は、キャパシター駆動回路２０とキャパシター回路１０と駆動回路７０とを含む。キャパシター駆動回路２０は、階調データＤＴＨ［１０：０］に対応する第１～第ｎキャパシター駆動電圧を第１～第ｎキャパシター駆動用ノードＮＤＲ１～ＮＤＲｎに出力する。ｎは２以上の整数である。キャパシター回路１０は、電気光学パネル２００の信号供給線と、第１～第ｎキャパシター駆動用ノードＮＤＲ１～ＮＤＲｎとの間に配置される第１～第ｎキャパシターＣ１～Ｃｎを有する。駆動回路７０は、演算増幅器７１と出力キャパシターＣＱとフィードバックキャパシター回路７４とを含み、信号供給線に電気的に接続される。演算増幅器７１は、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される。出力キャパシターＣＱは、演算増幅器７１の出力ノードＮＡＭＱと信号供給線との間に配置される。フィードバックキャパシター回路７４は、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に配置される。

【0082】

本実施形態によれば、演算増幅器７１の出力ノードＮＡＭＱと信号供給線が出力キャパシターＣＱによりカップリングされ、演算増幅器７１の反転入力ノードＮＡＮと信号供給線がフィードバックキャパシター回路７４によりカップリングされる。これにより、演算増幅器７１と信号供給線がＤＣ的に非接続になるので、演算増幅器７１を、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0083】

また、演算増幅器７１を、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成することで、演算増幅器７１を高い移動度のトランジスターで構成できる。これにより、演算増幅器の増幅率と周波数応答特性を両立できる。例えば、高解像化等に伴って駆動速度を速くするためには演算増幅器の周波数応答特性を高くする必要があるが、演算増幅器の増幅率を保ったまま周波数応答特性を高くでき、演算増幅器の消費電力を抑えることが可能になる。

【0084】

また本実施形態では、ドライバー１００は容量回路７５を含む。容量回路７５は、第１フィードバック調整キャパシターＣＡ１と電圧設定回路７６とを含む。第１フィードバック調整キャパシターＣＡ１の一端は、演算増幅器７１の反転入力ノードＮＡＮに電気的に接続される。電圧設定回路７６は、キャパシター駆動回路２０が駆動を開始した後の所与のタイミングにおいて、第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１を切り替える。

【0085】

図１２で説明したように、キャパシター駆動回路２０が駆動を開始した後において、出力電圧ＶＱが目標電圧ＶＴＧをオーバーシュート又はアンダーシュートし、そのオーバーシュート等が演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる。そのフィードバックされたオーバーシュート等に演算増幅器７１が応答することで、フィードバックループの電圧振動が生じ、画素へのデータ電圧書き込みが遅れる。本実施形態によれば、電圧設定回路７６が第１フィードバック調整キャパシターＣＡ１の他端の電圧を切り替えることで、演算増幅器７１の反転入力ノードＮＡＮの電圧を変化させることができる。これにより、出力電圧ＶＱのオーバーシュート又はアンダーシュートが解消されるように、反転入力ノードＮＡＮの電圧を変化させることができる。

【0086】

また本実施形態では、電圧設定回路７６は、第１フィードバック調整キャパシターＣＡ１の他端と電源ノードとの間に配置される第１抵抗ＲＢ１を含む。

【0087】

本実施形態によれば、電圧設定回路７６が第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１を切り替える前において、第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１が第１抵抗ＲＢ１を介して電源ノードの電位に設定される。そして、電圧設定回路７６が第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１を切り替えた後において、第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１が第１抵抗ＲＢ１を介して電源ノードの電位に徐々に戻る。これにより、演算増幅器７１の反転入力ノードＮＡＮの電圧を調整しつつ、反転入力ノードＮＡＮの電荷を保存できる。また、出力ノードＮＶＱからデータ線への電荷移動に応じて演算増幅器７１の反転入力ノードＮＡＮの電圧が下がるが、第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１が電源ノードの電位に徐々に戻ることで、それをキャンセルできる。これにより、出力ノードＮＶＱからデータ線への電荷移動に対して演算増幅器７１が応答する必要がなくなる。

【0088】

また本実施形態では、電圧設定回路７６は、第１電圧設定キャパシターＣＢ１と第１出力回路ＤＢ１とを含む。第１電圧設定キャパシターＣＢ１の一端は、第１フィードバック調整キャパシターＣＡ１の他端に接続される。第１出力回路ＤＢ１は、第１制御信号ＤＥＬＴに基づいて第１電圧設定キャパシターＣＢ１の他端に電圧ＶＤＢ１を出力する。

【0089】

本実施形態によれば、第１出力回路ＤＢ１が第１電圧設定キャパシターＣＢ１の他端に電圧ＶＤＢ１を出力することで、第１電圧設定キャパシターＣＢ１の一端の電圧、つまり第１フィードバック調整キャパシターＣＡ１の他端の電圧を、切り替えることができる。

【0090】

また本実施形態では、第１抵抗は、可変抵抗であってもよい。

【0091】

本実施形態によれば、図１１で説明した寄生抵抗及び寄生容量による時定数と、第１抵抗ＲＢ１、第１フィードバック調整キャパシターＣＡ１及び第１電圧設定キャパシターＣＢ１による時定数とが同程度になるように、第１抵抗ＲＢ１の抵抗値を調整できる。

【0092】

また本実施形態では、第１制御信号ＤＥＬＴは、前回の駆動期間における階調データＤＴＨ［１０：０］から、今回の駆動期間における階調データＤＴＨ［１０：０］への変化方向に応じた信号である。

【0093】

階調データＤＴＨ［１０：０］の変化方向に応じて、出力電圧ＶＱが目標電圧ＶＴＧをオーバーシュートする、又はアンダーシュートする。本実施形態によれば、第１出力回路ＤＢ１が、階調データＤＴＨ［１０：０］への変化方向に応じた第１制御信号ＤＥＬＴに基づいて第１電圧設定キャパシターＣＢ１の他端に電圧を出力する。これにより、出力電圧ＶＱのオーバーシュート又はアンダーシュートが解消されるように、演算増幅器７１の反転入力ノードＮＡＮの電圧を変化させることができる。

【0094】

また本実施形態では、電源ノードは、基準電圧ノード又は低電位側電源ノードである。

【0095】

本実施形態によれば、電圧設定回路７６が第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１を切り替える前において、第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１が、基準電圧ＶＲＥＦ又は低電位側電源電圧ＶＳＬに設定される。そして、電圧設定回路７６が第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１を切り替えた後において、第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１が、基準電圧ＶＲＥＦ又は低電位側電源電圧ＶＳＬに徐々に戻る。

【0096】

また本実施形態では、フィードバックキャパシター回路７４は、第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂとを含む。第１フィードバックキャパシターＣｆａは、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に設けられる。第２フィードバックキャパシターＣｆｂの一端が、演算増幅器７１の反転入力ノードＮＡＮに接続される。

【0097】

本実施形態によれば、第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂにより信号供給線の電圧が分圧されて演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる。これにより、信号供給線の電圧よりも低い電圧が演算増幅器７１の反転入力ノードＮＡＮに印加されるので、演算増幅器７１を、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0098】

図１６は、容量回路の第３詳細構成例である。図１６では、駆動回路７０のＤ／Ａ変換回路７２及び初期化スイッチＳＷＲの図示を省略する。以下、第１又は第２詳細構成例と同様な構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

【0099】

容量回路７５は、第２フィードバック調整キャパシターＣＡ２を含む。電圧設定回路７６は、第２抵抗ＲＢ２と第２電圧設定キャパシターＣＢ２と第２出力回路ＤＢ２とを含む。

【0100】

第２フィードバック調整キャパシターＣＡ２の一端は、演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、ノードＮ２に接続される。第２抵抗ＲＢ２の一端は、ノードＮ２に接続され、他端は、電源ノードに接続される。第１抵抗ＲＢ１の他端及び第２抵抗ＲＢ２の他端が接続される電源ノードは、図１６の例では基準電圧ノードであるが、これに限定されず、任意の一定電圧のノードであってよい。第１抵抗ＲＢ１及び第２抵抗ＲＢ２の各抵抗は可変抵抗であってもよく、その抵抗値は例えば電気光学パネルの機種に応じて調整されてもよい。

【0101】

第２電圧設定キャパシターＣＢ２の一端は、ノードＮ２に接続され、他端は、第２出力回路ＤＢ２の出力ノードに接続される。第１出力回路ＤＢ１は、制御回路４０からの第１制御信号ＤＥＬＴ［０］をバッファリングすることで電圧ＶＤＢ１を出力する。第２出力回路ＤＢ２は、制御回路４０からの第２制御信号ＤＥＬＴ［１］をバッファリングすることで電圧ＶＤＢ２を出力する。第１制御信号ＤＥＬＴ［０］は、制御データＤＥＬＴ［１：０］の第１ビット信号であり、第２制御信号ＤＥＬＴ［１］は、制御データＤＥＬＴ［１：０］の第２ビット信号である。

【0102】

第２フィードバック調整キャパシターＣＡ２の容量値は、第１フィードバック調整キャパシターＣＡ１の容量値の２倍である。３つ以上のフィードバック調整キャパシターが設けられる場合には、その容量値はバイナリに重み付けされる。同様に、第２電圧設定キャパシターＣＢ２の容量値は、第１電圧設定キャパシターＣＢ１の容量値の２倍である。３つ以上の電圧設定キャパシターが設けられる場合には、その容量値はバイナリに重み付けされる。

【0103】

以上に説明した本実施形態では、容量回路７５は第２フィードバック調整キャパシターＣＡ２を含む。第２フィードバック調整キャパシターＣＡ２の一端は、演算増幅器７１の反転入力ノードＮＡＮに電気的に接続される。電圧設定回路７６は、所与のタイミングにおいて、第２フィードバック調整キャパシターＣＡ２の他端の電圧ＶＮ２を切り替える。

【0104】

本実施形態によれば、電圧設定回路７６が第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１、及び第２フィードバック調整キャパシターＣＡ２の他端の電圧ＶＮ２を切り替えることで、演算増幅器７１の反転入力ノードＮＡＮの電圧を変化させることができる。これにより、出力電圧ＶＱのオーバーシュート又はアンダーシュートが解消されるように、反転入力ノードＮＡＮの電圧を変化させることができる。

【0105】

また、本実施形態では、電圧設定回路７６は、第２フィードバック調整キャパシターＣＡ２の他端と電源ノードとの間に配置される第２抵抗ＲＢ２を含む。

【0106】

本実施形態によれば、第２抵抗ＲＢ２を設けたことで、第１抵抗ＲＢ１と同様に、演算増幅器７１の反転入力ノードＮＡＮの電圧を調整しつつ、反転入力ノードＮＡＮの電荷を保存できる。また、出力ノードＮＶＱからデータ線への電荷移動に応じて演算増幅器７１の反転入力ノードＮＡＮの電圧が下がるが、第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１、及び第２フィードバック調整キャパシターＣＡ２の他端の電圧ＶＮ２が電源ノードの電位に徐々に戻ることで、それをキャンセルできる。

【0107】

また、本実施形態では、電圧設定回路７６は、第２電圧設定キャパシターＣＢ２と第２出力回路ＤＢ２とを含む。第２電圧設定キャパシターＣＢ２の一端は、第２フィードバック調整キャパシターＣＡ２の他端に接続される。第２出力回路ＤＢ２は、第２制御信号ＤＥＬＴ［１］に基づいて第２電圧設定キャパシターＣＢ２の他端に電圧ＶＤＢ２を出力する。

【0108】

本実施形態によれば、第２出力回路ＤＢ２が第２電圧設定キャパシターＣＢ２の他端に電圧ＶＤＢ２を出力することで、第２電圧設定キャパシターＣＢ２の一端の電圧、つまり第２フィードバック調整キャパシターＣＡ２の他端の電圧ＶＮ２を、切り替えることができる。

【0109】

また本実施形態では、第１制御信号ＤＥＬＴ［０］及び第２制御信号ＤＥＬＴ［１］は、階調データＤＴＨ［１０：０］の上位ビットに基づくデータである。

【0110】

階調データＤＴＨ［１０：０］の変化方向に応じて、出力電圧ＶＱが目標電圧ＶＴＧをオーバーシュートする、又はアンダーシュートする。階調データＤＴＨ［１０：０］の上位ビットの変化方向は、階調データＤＴＨ［１０：０］の変化方向を示す。即ち、本実施形態によれば、階調データＤＴＨ［１０：０］の変化方向に応じて、第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１、及び第２フィードバック調整キャパシターＣＡ２の他端の電圧ＶＮ２を切り替えることができる。これにより、出力電圧ＶＱのオーバーシュート又はアンダーシュートが解消されるように、演算増幅器７１の反転入力ノードＮＡＮの電圧を変化させることができる。また、本実施形態によれば、階調データＤＴＨ［１０：０］の変化量に応じて制御データＤＥＬＴ［１：０］の変化量が決まる。これにより、容量回路７５は、出力電圧ＶＱのオーバーシュート又はアンダーシュートの大きさに応じた電圧差で、演算増幅器７１の反転入力ノードＮＡＮの電圧を変化させることができる。

【0111】

図１７は、容量回路の第４詳細構成例である。図１７では、駆動回路７０のＤ／Ａ変換回路７２及び初期化スイッチＳＷＲの図示を省略する。以下、第１～第３詳細構成例と同様な構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

【0112】

電圧設定回路７６は、第２電圧設定キャパシターＣＢ２と第２出力回路ＤＢ２とを含む。

【0113】

第１抵抗ＲＢ１の他端が接続される電源ノードは、図１７の例では基準電圧ノードであるが、これに限定されず、任意の一定電圧のノードであってよい。第１抵抗ＲＢ１は可変抵抗であってもよく、その抵抗値は例えば電気光学パネルの機種に応じて調整されてもよい。第２電圧設定キャパシターＣＢ２の一端は、ノードＮ１に接続され、他端は、第２出力回路ＤＢ２の出力ノードに接続される。第１出力回路ＤＢ１は、制御回路４０からの第１制御信号ＤＥＬＴ［０］をバッファリングすることで電圧ＶＤＢ１を出力する。第２出力回路ＤＢ２は、制御回路４０からの第２制御信号ＤＥＬＴ［１］をバッファリングすることで電圧ＶＤＢ２を出力する。第１制御信号ＤＥＬＴ［０］は、制御データＤＥＬＴ［１：０］の第１ビット信号であり、第２制御信号ＤＥＬＴ［１］は、制御データＤＥＬＴ［１：０］の第２ビット信号である。

【0114】

図１８は、制御データの説明図である。図１８には、水平走査期間において、階調値０に対応する２．５Ｖでデータ線がプリチャージされ、第１画素と第２画素が正極性の階調値２０４７、１０２４で駆動される例を示す。

【0115】

第１画素の駆動期間において前回の駆動期間はプリチャージ期間であり、階調データの変化方向ΔＤＴＨ［１０：０］は正である。このとき、制御回路４０は、第１画素の駆動期間において第１制御信号ＤＥＬＴを「００ｂ」から「１１ｂ」に変化させる。「ｂ」は２進数を示す。ＤＥＬＴ＝００ｂは、プリチャージ期間における階調データの上位ビットＤＴＨ［１０：９］＝００ｂの正転データである。ＤＥＬＴ＝１１ｂは、第１画素の駆動期間における階調データの上位ビットＤＴＨ［１０：９］＝１１ｂの正転データである。制御データの変化方向ΔＤＥＬＴは正であり、階調データの変化方向ΔＤＴＨ［１０：０］と同方向である。

【0116】

第２画素の駆動期間において前回の駆動期間は第１画素の駆動期間であり、階調データの変化方向ΔＤＴＨ［１０：０］は負である。このとき、制御回路４０は、第２画素の駆動期間において第１制御信号ＤＥＬＴを「１１ｂ」から「１０ｂ」に変化させる。ＤＥＬＴ＝１１ｂは、第１画素の駆動期間における階調データの上位ビットＤＴＨ［１０：９］＝１１ｂの正転データである。ＤＥＬＴ＝１０ｂは、第２画素の駆動期間における階調データの上位ビットＤＴＨ［１０：９］＝１０ｂの正転データである。制御データの変化方向ΔＤＥＬＴは負であり、階調データの変化方向ΔＤＴＨ［１０：０］と同方向である。

【0117】

制御回路４０は、図１３の時間ｔｄにおいて、制御データＤＥＬＴ［１：０］を変化させる。具体的には、制御回路４０は、第１画素の駆動期間の時間ｔｄにおいて、制御データＤＥＬＴ［１：０］を「００ｂ」から「１１ｂ」に変化させ、第２画素の駆動期間の時間ｔｄにおいて、制御データＤＥＬＴ［１：０］を「１１ｂ」から「１０ｂ」に変化させる。

【0118】

出力電圧ＶＱのオーバーシュート又はアンダーシュートの大きさは、階調データＤＴＨ［１０：０］の変化量に応じて決まる。本実施形態では、階調データＤＴＨ［１０：０］の変化量に応じて制御データＤＥＬＴ［１：０］の変化量が決まる。これにより、容量回路７５は、出力電圧ＶＱのオーバーシュート又はアンダーシュートの大きさに応じた電圧差で、演算増幅器７１の反転入力ノードＮＡＮの電圧を変化させることができる。

【0119】

以上に説明した本実施形態では、電圧設定回路７６は、第２電圧設定キャパシターＣＢ２と第２出力回路ＤＢ２とを含む。第２電圧設定キャパシターＣＢ２の一端は、第１フィードバック調整キャパシターＣＡ１の他端に接続される。第２出力回路ＤＢ２は、第２制御信号ＤＥＬＴ［１］に基づいて第２電圧設定キャパシターＣＢ２の他端に電圧ＶＤＢ２を出力する。

【0120】

本実施形態によれば、第１出力回路ＤＢ１が第１電圧設定キャパシターＣＢ１の他端に出力した電圧ＶＤＢ１、及び第２出力回路ＤＢ２が第２電圧設定キャパシターＣＢ２の他端に出力した電圧ＶＤＢ２により、第１フィードバック調整キャパシターＣＡ１の他端の電圧ＶＮ１を、切り替えることができる。

【0121】

３．電子機器
図１９は、本実施形態のドライバーを含む電子機器の構成例である。本実施形態の電子機器として、表示装置を搭載する種々の電子機器を想定できる。例えば、電子器機は、プロジェクター、テレビション装置、情報処理装置、携帯型情報端末、カーナビゲーションシステム、又は携帯型ゲーム端末等である。

【0122】

電子機器５００は、電気光学装置４００、表示コントローラー３００と、処理装置３１０と、記憶部３２０と、ユーザーインターフェース部３３０と、データインターフェース部３４０とを含む。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。

【0123】

電気光学パネル２００は例えばマトリックス型の液晶表示パネルである。或は、電気光学パネル２００は自発光素子を用いたＥＬ表示パネルであってもよい。ＥＬはElectro-Luminescenceの略である。ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。ユーザーインターフェース部３３０は、例えば、ボタン、マウス、キーボード、又は電気光学パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データ又は制御データの入出力を行うインターフェース部である。データインターフェース部３４０は、例えば、ＵＳＢ等の有線通信インターフェース、或いは、無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、処理装置３１０又は表示コントローラー３００のワーキングメモリーとして機能する。処理装置３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。処理装置３１０は、例えば、ＣＰＵ又はマイクロコンピューター等のプロセッサーである。表示コントローラー３００はドライバー１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０又は記憶部３２０から転送された画像データを、ドライバー１００が受け付け可能な形式に変換し、その変換された画像データをドライバー１００へ出力する。ドライバー１００は、表示コントローラー３００から転送された画像データに基づいて電気光学パネル２００を駆動する。

【0124】

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また、データ線駆動回路、制御回路、ドライバー、電気光学パネル、電気光学装置及び電子機器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

【符号の説明】

【0125】

１０…キャパシター回路、２０…キャパシター駆動回路、３０…可変容量回路、４０…制御回路、４２…処理回路、４４…インターフェース回路、４８…レジスター回路、５０…検出回路、６０…電荷再分配回路、７０…駆動回路、７１…演算増幅器、７２…Ｄ／Ａ変換回路、７４…フィードバックキャパシター回路、７５…容量回路、７６…電圧設定回路、１００…ドライバー、１１０…データ線駆動回路、２００…電気光学パネル、３００…表示コントローラー、３１０…処理装置、３２０…記憶部、３３０…ユーザーインターフェース部、３４０…データインターフェース部、４００…電気光学装置、５００…電子機器、Ｃ１～Ｃ１１…キャパシター、ＣＡ１…第１フィードバック調整キャパシター、ＣＡ２…第２フィードバック調整キャパシター、ＣＢ１…第１電圧設定キャパシター、ＣＢ２…第２電圧設定キャパシター、ＣＱ…出力キャパシター、Ｃｆａ…第１フィードバックキャパシター、Ｃｆｂ…第２フィードバックキャパシター、ＤＢ１…第１出力回路、ＤＢ２…第２出力回路、ＤＥＬＴ，ＤＥＬＴ［０］…第１制御信号、ＤＥＬＴ［１］…第２制御信号、ＤＴＨ［１０：０］，ＤＴＬ［１０：０］…階調データ、ＲＢ１…第１抵抗、ＲＢ２…第２抵抗

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】