特開 2024-134636 ドライバー、電気光学装置及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024134636

(43)【公開日】2024-10-04

(54)【発明の名称】ドライバー、電気光学装置及び電子機器

(51)【国際特許分類】

   G09G 3/36 20060101AFI20240927BHJP

   G09G 3/20 20060101ALI20240927BHJP

   G02F 1/133 20060101ALI20240927BHJP

【ＦＩ】

G09G3/36

G09G3/20 611A

G09G3/20 611G

G09G3/20 621F

G09G3/20 621H

G09G3/20 623C

G09G3/20 623E

G09G3/20 623R

G09G3/20 623Y

G09G3/20 641P

G09G3/20 642P

G02F1/133 550

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023044925

(22)【出願日】2023-03-22

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100104710

【弁理士】

【氏名又は名称】竹腰 昇

(74)【代理人】

【識別番号】100090479

【弁理士】

【氏名又は名称】井上 一

(74)【代理人】

【識別番号】100124682

【弁理士】

【氏名又は名称】黒田 泰

(74)【代理人】

【識別番号】100166523

【弁理士】

【氏名又は名称】西河 宏晃

(72)【発明者】

【氏名】森田 晶

(72)【発明者】

【氏名】番匠 遼太

【テーマコード（参考）】

2H193

5C006

5C080

【Ｆターム（参考）】

2H193ZA04

2H193ZC23

2H193ZF05

2H193ZF06

2H193ZF35

2H193ZF36

5C006AA01

5C006AA16

5C006AC21

5C006AF43

5C006AF46

5C006AF51

5C006AF52

5C006AF53

5C006AF54

5C006AF64

5C006AF67

5C006AF83

5C006BB11

5C006BC12

5C006BC16

5C006BC23

5C006BF01

5C006BF14

5C006BF15

5C006BF24

5C006BF25

5C006BF27

5C006BF31

5C006BF33

5C006BF37

5C006BF38

5C006BF42

5C006BF43

5C006BF46

5C006BF49

5C006BF50

5C006EB05

5C006EC09

5C006EC11

5C006FA14

5C006FA18

5C006FA26

5C006FA41

5C006FA47

5C006FA51

5C080AA06

5C080AA10

5C080BB05

5C080DD08

5C080DD22

5C080DD25

5C080DD26

5C080DD27

5C080EE29

5C080GG12

5C080JJ02

5C080JJ03

5C080JJ04

5C080KK02

5C080KK07

5C080KK20

5C080KK23

5C080KK43

5C080KK50

(57)【要約】

【課題】電気光学パネルの信号供給線を駆動する演算増幅器の増幅率と周波数応答特性を両立できるドライバー等を提供すること。
【解決手段】ドライバー１００は、階調データに対応する第１～第ｎキャパシター駆動電圧を出力するキャパシター駆動回路２０と、第１～第ｎキャパシターＣ１～Ｃｎを有するキャパシター回路１０と、駆動回路７０とを含む。駆動回路７０は、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器７１と、演算増幅器７１の出力ノードＮＡＭＱと信号供給線との間に配置される出力キャパシターＣＱと、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に直列接続される第１フィードバックキャパシターＣｆａ及び抵抗回路９０と、一端が演算増幅器７１の反転入力ノードＮＡＮに電気的に接続される第２フィードバックキャパシターＣｆｂと、を含む。
【選択図】図６

【特許請求の範囲】

【請求項1】

階調データに対応する第１～第ｎキャパシター駆動電圧（ｎは２以上の整数）を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、
電気光学パネルの信号供給線と前記第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、
前記キャパシター駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、前記演算増幅器の出力ノードと前記信号供給線との間に配置される出力キャパシターと、前記演算増幅器の反転入力ノードと前記信号供給線との間に直列接続される第１フィードバックキャパシター及び抵抗回路と、一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第２フィードバックキャパシターと、を含み、前記信号供給線に電気的に接続された駆動回路と、
を含むことを特徴とするドライバー。

【請求項2】

請求項１に記載されたドライバーにおいて、
前記抵抗回路は、
一端が前記演算増幅器の前記反転入力ノードに電気的に接続され、
前記第１フィードバックキャパシターは、
一端が前記抵抗回路の他端に接続され、他端が前記信号供給線に電気的に接続されることを特徴とするドライバー。

【請求項3】

請求項１に記載されたドライバーにおいて、
前記第１フィードバックキャパシターは、
一端が前記演算増幅器の前記反転入力ノードに電気的に接続され、
前記抵抗回路は、
一端が前記第１フィードバックキャパシターの他端に接続され、他端が前記信号供給線に電気的に接続されることを特徴とするドライバー。

【請求項4】

請求項１に記載されたドライバーにおいて、
前記抵抗回路は、
可変抵抗回路であることを特徴とするドライバー。

【請求項5】

請求項４に記載されたドライバーにおいて、
前記抵抗回路は、
前記第１フィードバックキャパシターと、前記演算増幅器の前記反転入力ノード又は前記信号供給線との間に並列接続される複数のトランジスターを含み、
前記抵抗回路の抵抗値は、前記複数のトランジスターのうちオンであるトランジスターのオン抵抗により設定されることを特徴とするドライバー。

【請求項6】

請求項４に記載されたドライバーにおいて、
前記抵抗回路は、
前記キャパシター駆動回路の駆動開始タイミングから第１期間の間、第１抵抗値に設定され、
前記第１期間の後の第２期間の間、前記第１抵抗値より低い第２抵抗値に設定されることを特徴とするドライバー。

【請求項7】

請求項１乃至６のいずれか一項に記載されたドライバーと、
前記電気光学パネルと、
を含むことを特徴とする電気光学装置。

【請求項8】

請求項２又は３に記載されたドライバーと、
第１画素と、前記第１画素に電気的に接続される第１データ線と、前記第１データ線と前記信号供給線との間に配置される第１スイッチと、を含む前記電気光学パネルと、
を含み、
前記信号供給線の容量、前記第１データ線の容量、及び前記第１スイッチのオン抵抗による時定数をτａとし、前記抵抗回路の抵抗値、前記第１フィードバックキャパシターの容量値、及び前記第２フィードバックキャパシターの容量値による時定数をτｂとしたとき、
τｂ≧τａであることを特徴とする電気光学装置。

【請求項9】

請求項１乃至６のいずれか一項に記載されたドライバーを含むことを特徴とする電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ドライバー、電気光学装置及び電子機器等に関する。

【背景技術】

【0002】

特許文献１には、容量駆動回路とアンプ回路とを含み、電気光学パネルを駆動するドライバーが開示されている。アンプ回路は、容量駆動回路により電気光学パネルを駆動する容量駆動が開始された後に、階調データに対応するデータ電圧をデータ電圧出力端子に出力する電圧駆動を行う。これにより、電気光学パネルのソース線スイッチがオフからオンになった後のデータ線の電圧低下が、アンプ回路により補われるので、容量駆動におけるデータ電圧の精度低下が抑制される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１６－８０８０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

液晶パネルの形式によっては、その駆動に高い電圧が必要であることから、そのような液晶パネルを駆動する駆動回路には、高耐圧のトランジスターで構成された演算増幅器が用いられている。しかしながら、高耐圧のトランジスターは移動度が低いため、演算増幅器の増幅率と周波数応答特性の両立が難しいという課題がある。例えば、高解像化等に伴って駆動速度を速くするためには演算増幅器の周波数応答特性を高くする必要があるが、演算増幅器の増幅率を保ったまま周波数応答特性を高くすると演算増幅器の消費電力が大きくなってしまう。

【課題を解決するための手段】

【0005】

本開示の一態様は、階調データに対応する第１～第ｎキャパシター駆動電圧（ｎは２以上の整数）を第１～第ｎキャパシター駆動用ノードに出力するキャパシター駆動回路と、電気光学パネルの信号供給線と前記第１～第ｎキャパシター駆動用ノードとの間に配置される第１～第ｎキャパシターを有するキャパシター回路と、前記キャパシター駆動回路を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される演算増幅器と、前記演算増幅器の出力ノードと前記信号供給線との間に配置される出力キャパシターと、前記演算増幅器の反転入力ノードと前記信号供給線との間に直列接続される第１フィードバックキャパシター及び抵抗回路と、一端が前記演算増幅器の前記反転入力ノードに電気的に接続される第２フィードバックキャパシターと、を含み、前記信号供給線に電気的に接続された駆動回路と、を含むドライバーに関係する。

【0006】

また、本開示の他の態様は、上記のドライバーと、前記電気光学パネルと、を含む電気光学装置に関係する。

【0007】

また、本開示の更に他の態様は、上記のドライバーを含む電子機器に関係する。

【図面の簡単な説明】

【0008】

【図1】電気光学装置の構成例。

【図2】ドライバーの詳細構成例。

【図3】階調データとデータ電圧の関係を説明する図。

【図4】電荷再分配回路の詳細構成例。

【図5】階調データと、低耐圧の駆動回路における電圧との関係を説明する図。

【図6】駆動回路の第１詳細構成例。

【図7】駆動回路の第２詳細構成例。

【図8】電荷再分配回路と駆動回路の動作を説明する波形例。

【図9】電気光学パネルの寄生抵抗及び寄生容量を模式的に示す図。

【図10】抵抗回路を設けない場合における、ドライバーの出力電圧、及び電気光学パネルにおけるデータ線の電圧の過渡的な変化を示す図。

【図11】本実施形態の抵抗回路を設けた場合における、ドライバーの出力電圧、及び電気光学パネルにおけるデータ線の電圧の過渡的な変化を示す図。

【図12】画素の駆動期間において抵抗回路の抵抗値を変化させるときの波形例。

【図13】抵抗回路の詳細構成例。

【図14】電子機器の構成例。

【発明を実施するための形態】

【0009】

以下、本開示の好適な実施形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

【0010】

１．電気光学装置
図１に、電気光学装置の構成例を示す。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。以下では、相展開駆動方式の電気光学装置４００を例に説明するが、これに限定されず、例えば電気光学装置４００はデマルチプレクス駆動方式であってもよい。

【0011】

ドライバー１００は、電気光学パネル２００の信号供給線にデータ信号を出力することで電気光学パネル２００を駆動する。ドライバー１００は、制御回路４０と、第１～第ｋデータ線駆動回路ＤＤ１～ＤＤｋとを含む。以下ではｋ＝８の場合を例に説明するが、ｋは２以上の整数であればよい。ドライバー１００は、例えば、複数の回路素子が半導体基板に集積された集積回路装置である。図１において、電気光学パネル２００の走査線を駆動する走査線駆動回路の図示を省略している。走査線駆動回路はドライバー１００に含まれてもよいし、ドライバー１００の外部に設けられてもよい。

【0012】

なお、１つの画素に１回に書き込まれる電圧をデータ電圧と呼ぶこととする。そして、複数の画素が時系列的に駆動されるときに、その各画素に対するデータ電圧が時系列的な信号として信号供給線に出力されるが、この信号供給線への信号をデータ信号と呼ぶこととする。

【0013】

制御回路４０は、データ線駆動回路ＤＤ１～ＤＤ８の各データ線駆動回路に対して、対応する階調データを出力する。また制御回路４０は、データ線スイッチを制御する制御信号ＥＮＢＸを、電気光学パネル２００に出力する。

【0014】

データ線駆動回路ＤＤ１～ＤＤ８は、階調データをデータ電圧に変換し、そのデータ電圧を出力電圧ＶＱ１～ＶＱ８として電気光学パネル２００の信号供給線ＳＰＬ１～ＳＰＬ８へ出力する。時系列の階調データに応じて出力電圧ＶＱ１～ＶＱ８が変化していくが、その変化する出力電圧ＶＱ１～ＶＱ８による信号が、上述したデータ信号に相当する。

【0015】

電気光学パネル２００は、信号供給線ＳＰＬ１～ＳＰＬ８と、データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０と、データ線ＤＬ１～ＤＬ１２８０と、を含む。データ線はｋ×ｔ本であってよい。ｔは２以上の整数である。ここではＷＸＧＡを例にとり、ｔ＝１６０としている。

【0016】

データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０のうちデータ線スイッチＳＷＥＰ（（ｊ－１）×ｋ＋１）～ＳＷＥＰ（ｊ×ｋ）の一端は、信号供給線ＳＰＬ１～ＳＰＬ８に接続される。ｊは１６０以下の整数である。例えばｊ＝１の場合にはデータ線スイッチＳＷＥＰ１～ＳＷＥＰ８の一端が信号供給線ＳＰＬ１～ＳＰＬ８に接続される。

【0017】

データ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０の各々は、例えばＴＦＴ等で構成され、制御信号ＥＮＢＸに基づいて制御される。ＴＦＴはThin Film Transistorの略である。例えば、電気光学パネル２００は不図示のスイッチ制御回路を含み、そのスイッチ制御回路が制御信号ＥＮＢＸに基づいてデータ線スイッチＳＷＥＰ１～ＳＷＥＰ１２８０をオン又はオフに制御する。

【0018】

データ線駆動回路ＤＤ１～ＤＤ８が水平走査期間において１６０回の駆動を行い、そのｊ番目の駆動においてデータ線スイッチＳＷＥＰ（（ｊ－１）×ｋ＋１）～ＳＷＥＰ（ｊ×ｋ）がオンであり、それ以外のデータ線スイッチがオフである。これにより、ｊ番目の駆動においてデータ線ＤＬ（（ｊ－１）×ｋ＋１）～ＤＬ（ｊ×ｋ）が駆動される。データ線駆動回路ＤＤ１に着目すると、水平走査期間においてデータ線スイッチＳＷＥＰ１、ＳＷＥＰ２、・・・、ＳＷＥＰ１２７３が順次にオンになり、データ線駆動回路ＤＤ１がデータ線ＤＬ１、ＤＬ２、・・・、ＤＬ１２７３を順次に駆動する。

【0019】

図２は、ドライバーの詳細構成例である。ドライバー１００は、データ線駆動回路１１０と、制御回路４０とを含む。データ線駆動回路１１０は、図１のデータ線駆動回路ＤＤ１～ＤＤ８のうち任意の１つに対応する。

【0020】

データ線駆動回路１１０は、電荷再分配回路６０と、駆動回路７０と、可変容量回路３０と、検出回路５０とを含む。制御回路４０は、処理回路４２と、インターフェース回路４４と、レジスター回路４８とを含む。

【0021】

インターフェース回路４４は、ドライバー１００を制御する表示コントローラー３００とドライバー１００との間のインターフェース処理を行う。インターフェース回路４４は、表示コントローラー３００から受信した階調データＧＤ［９：０］を処理回路４２に出力する。なお、受信される階調データのビット数は任意であってよい。インターフェース回路４４は、例えば、ＬＶＤＳ方式、パラレルＲＧＢ方式又はディスプレイポート方式等の画像インターフェース回路である。ＬＶＤＳは、Low Voltage Differential Signalingの略である。

【0022】

処理回路４２は、ドライバー１００に電源が投入されたときの初期化処理等において、可変容量回路３０の容量値の設定データＣＳＷ［４：０］を決定し、その設定データＣＳＷ［４：０］をレジスター回路４８に記憶させる。処理回路４２は、電気光学パネル２００を駆動する通常動作時において、レジスター回路４８から読み出した設定データＣＳＷ［４：０］により可変容量回路３０の容量値を設定する。また処理回路４２は、階調データＧＤ［９：０］に基づいて、階調データＤＴＨ［１０：０］を電荷再分配回路６０に出力すると共に、階調データＤＴＬ［１０：０］を駆動回路７０に出力する。

【0023】

出力ノードＮＶＱはデータ電圧出力端子ＴＶＱに接続されるノードであり、この出力ノードＮＶＱの電圧を出力電圧ＶＱとする。データ電圧出力端子ＴＶＱの負荷容量を電気光学パネル側容量ＣＰとする。なお、本実施形態における「接続」は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は能動素子等を介した接続であってもよい。

【0024】

電荷再分配回路６０は、キャパシターを用いた電荷再分配により、階調データＤＴＨ［１０：０］に対応する電荷を出力ノードＮＶＱに供給する。その電荷が可変容量回路３０と電気光学パネル側容量ＣＰに分配されることで、出力電圧ＶＱが、階調データＤＴＨ［１０：０］に対応したデータ電圧となる。電荷再分配回路６０は、電気光学パネル２００を駆動できる高耐圧プロセスの回路素子で構成されている。一例として、電気光学パネル２００が高温ポリシリコン型の液晶パネルである場合、電荷再分配回路６０の電源電圧は１５Ｖ～２０Ｖ程度であり、電荷再分配回路６０は、その電源電圧より高い耐圧の回路素子で構成される。

【0025】

電荷再分配回路６０が出力した電荷に誤差がある、或いは出力ノードＮＶＱの電荷保存がわずかに成り立たない場合、電荷再分配回路６０が出力した電荷による出力電圧ＶＱと、階調データＤＴＨ［１０：０］に対応した目標電圧との間に誤差が生じる。駆動回路７０は、演算増幅器を用いたフィードバック制御により出力電圧ＶＱを目標電圧に補正する。このとき、出力電圧ＶＱと目標電圧の誤差が小さいため、駆動回路７０が出力する電荷が少なくて済む。これを利用して、演算増幅器と出力ノードＮＶＱとの間をキャパシターでＤＣカットしつつ、演算増幅器を低耐圧プロセスの回路素子で構成する。一例として、低耐圧プロセスの耐圧は、高耐圧プロセスの耐圧の１／３～１／１０程度である。駆動回路７０は、低耐圧プロセスの耐圧より低い電源電圧で動作する。

【0026】

可変容量回路３０の容量値決定手法と、可変容量回路３０及び検出回路５０の構成例について説明する。

【0027】

検出回路５０は、所与の検出電圧と出力電圧ＶＱとを比較し、その結果を検出信号ＤＥＴとして出力する。検出回路５０は、例えばコンパレーターである。

【0028】

処理回路４２は、所与のデータ電圧に対応した階調データＤＴＨ［１０：０］をキャパシター駆動回路２０に出力する。このとき、上記所与の検出電圧は、出力電圧ＶＱの期待値である所与のデータ電圧と同じ電圧に設定される。処理回路４２は、設定データＣＳＷ［４：０］の値を順次に変化させることで、可変容量回路３０の容量値を順次に変化させる。処理回路４２は、各容量値における検出信号ＤＥＴに基づいて可変容量回路３０の容量値を決定する。即ち、処理回路４２は、出力電圧ＶＱが所与の検出電圧となる容量値を、検出信号ＤＥＴに基づいて判断し、その容量値の設定データＣＳＷ［４：０］をレジスター回路４８に記憶させる。

【0029】

可変容量回路３０は、第１～第５調整用キャパシターと第１～第５調整用スイッチとを含む。第１調整用スイッチの一端は出力ノードＮＶＱに接続され、他端は第１調整用キャパシターの一端に接続される。第１調整用キャパシターの他端はグランドノードに接続される。第２～第５調整用キャパシターと第２～第５調整用スイッチについても同様である。第１～第５調整用キャパシターの容量値はバイナリに重み付けされている。第１調整用スイッチはＣＳＷ［０］によりオン又はオフに制御される。同様に、第２～第５調整用スイッチはＣＳＷ［１］～ＣＳＷ［４］によりオン又はオフに制御される。

【0030】

以下、電荷再分配回路６０、駆動回路７０、可変容量回路３０及び検出回路５０の詳細を説明する。図３は、階調データとデータ電圧の関係を説明する図である。

【0031】

処理回路４２は、入力された階調データＧＤ［９：０］を階調データＤＴＨ［１０：０］に変換する。具体的には、処理回路４２は、負極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２３～０のＤＴＨ［１０：０］に変換し、正極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２４～２０４７のＤＴＨ［１０：０］に変換する。なお図中のＸＧＤ［９：０］は、ＧＤ［９：０］の各ビットを論理反転したデータである。

【0032】

ＶＳＨ＝０Ｖは、電荷再分配回路６０の低電位側電源電圧である。ＶＤＨ＝１５Ｖは、電荷再分配回路６０の高電位側電源電圧である。電気光学パネル２００の対向電極に供給されるコモン電圧はＶＣ＝７．５Ｖである。画素に供給されるデータ電圧は、負極性駆動において７．５Ｖ～２．５Ｖであり、正極性駆動において７．５Ｖ～１２．５Ｖである。

【0033】

図４は、電荷再分配回路の詳細構成例を示す。なお、以下では、キャパシターの容量値を表す符号として、そのキャパシターの符号と同じ符号を用いる。例えばキャパシターＣ１の容量値をＣ１と記載する。

【0034】

キャパシター回路１０は、第１～第ｎキャパシターＣ１～Ｃｎを含む。キャパシター駆動回路２０は、第１～第ｎ駆動回路ＤＲ１～ＤＲｎを含む。以下ではｎ＝１１の例を説明するが、ｎは２以上の整数であればよい。ｎは、階調データＤＴＨ［１０：０］のビット数と同数に設定されればよい。

【0035】

キャパシターＣｉの一端は、出力ノードＮＶＱに接続され、他端は、キャパシター駆動ノードＮＤＲｉに接続される。ｉは１以上でｎ＝１１以下の整数である。キャパシターＣ１～Ｃ１０は、バイナリに重み付けされた容量値を有している。具体的にはキャパシターＣｉの容量値は２^{（ｉ－１）}×Ｃ１である。

【0036】

処理回路４２は、階調データＤＴＨ［１０：０］の第ｉビットＤＴＨ［ｉ－１］を駆動回路ＤＲｉの入力ノードに出力する。駆動回路ＤＲｉは、ビットＤＴＨ［ｉ－１］が第１論理レベルのとき第１電圧レベルのキャパシター駆動電圧をキャパシター駆動ノードＮＤＲｉに出力し、ビットＤＴＨ［ｉ－１］が第２論理レベルのとき第２電圧レベルのキャパシター駆動電圧をキャパシター駆動ノードＮＤＲｉに出力する。例えば、第１論理レベルは“０”であり、第２論理レベルは“１”であり、第１電圧レベルは低電位側電源電圧ＶＳＨであり、第２電圧レベルは高電位側電源電圧ＶＤＨである。駆動回路ＤＲｉは、高耐圧プロセスのトランジスターで構成され、電源電圧ＶＤＨとＶＳＨで動作する。駆動回路ＤＲｉは、例えば、入力された論理レベルを駆動回路ＤＲｉの出力電圧レベルにレベルシフトするレベルシフターと、そのレベルシフターの出力をバッファリングするバッファー回路と、で構成される。

【0037】

駆動回路ＤＲ１～ＤＲ１１がキャパシターＣ１～Ｃ１１を駆動することで、キャパシターＣ１～Ｃ１１と可変容量回路３０と電気光学パネル側容量ＣＰとの間で電荷再分配が生じる。そして、その結果として出力ノードＮＶＱにデータ電圧が出力される。

【0038】

電気光学パネル側容量ＣＰは、データ電圧出力端子ＴＶＱから見える容量の合計である。例えば、電気光学パネル側容量ＣＰは、プリント基板の寄生容量である基板容量ＣＰ１と、電気光学パネル２００内の寄生容量であるパネル容量ＣＰ２と、を加算したものである。プリント基板は、ドライバー１００が実装されると共に電気光学パネル２００に接続される基板である。

【0039】

キャパシターＣ１～Ｃ１１の容量値の合計がＣｔｏｔ＝Ｃ１＋Ｃ２＋・・・＋Ｃ１１であり、可変容量回路３０の容量値がＣＦであるとする。一例としては、Ｃｔｏｔ／（ＣＦ＋ＣＰ）＝２となるようにＣＦが設定される。このとき、ＤＴＨ［１０：０］の最大階調値２０４７において、ＶＱ＝１５Ｖ×｛Ｃｔｏｔ／（Ｃｔｏｔ＋ＣＦ＋ＣＰ）｝＋２．５Ｖ＝１０Ｖ＋２．５Ｖ＝１２．５Ｖとなる。ＤＴＨ［１０：０］の最小階調値０において、ＶＱ＝０Ｖ×｛Ｃｔｏｔ／（Ｃｔｏｔ＋ＣＦ＋ＣＰ）｝＋２．５Ｖ＝０Ｖ＋２．５Ｖ＝２．５Ｖとなる。これにより、図３の例と同じデータ電圧が実現されている。

【0040】

図５は、階調データと、低耐圧の駆動回路における電圧との関係を説明する図である。

【0041】

処理回路４２は、入力された階調データＧＤ［９：０］を階調データＤＴＬ［１０：０］に変換する。ＤＴＬ［１０：０］＝ＤＴＨ［１０：０］である。即ち、処理回路４２は、負極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２３～０のＤＴＬ［１０：０］に変換し、正極性駆動のとき、階調値０～１０２３のＧＤ［９：０］を階調値１０２４～２０４７のＤＴＬ［１０：０］に変換する。

【0042】

ＶＳＬ＝０Ｖは、駆動回路７０の低電位側電源電圧である。ＶＤＬ＝１．８Ｖは、駆動回路７０の高電位側電源電圧である。図３のコモン電圧ＶＣ＝７．５Ｖに対応する電圧は、ＶＣＬ＝０．９Ｖである。負極性駆動において画素に供給されるデータ電圧７．５Ｖ～２．５Ｖに対応する電圧は、０．９Ｖ～０．４Ｖであり、正極性駆動において画素に供給されるデータ電圧７．５Ｖ～１２．５Ｖに対応する電圧は、０．９Ｖ～１．４Ｖである。

【0043】

２．駆動回路の詳細構成例
図６は、駆動回路の第１詳細構成例である。駆動回路７０は、演算増幅器７１とＤ／Ａ変換回路７２と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂと抵抗回路９０と初期化スイッチＳＷＲとを含む。

【0044】

Ｄ／Ａ変換回路７２は、階調データＤＴＬ［１０：０］をＤ／Ａ変換電圧ＤＡＱにＤ／Ａ変換し、そのＤ／Ａ変換電圧ＤＡＱを演算増幅器７１の非反転入力ノードＮＡＰに出力する。階調データＤＴＬ［１０：０］とＤ／Ａ変換電圧ＤＡＱの対応は図５で説明した通りである。Ｄ／Ａ変換回路７２は、例えば、電源電圧ＶＤＬとＶＳＬの間を複数の電圧に分圧するラダー抵抗と、その複数の電圧から階調データＤＴＬ［１０：０］に対応した電圧を選択するスイッチ回路と、を含む。

【0045】

演算増幅器７１は、低耐圧プロセスのトランジスターで構成されており、電源電圧ＶＤＬとＶＳＬで動作する。具体的には、電荷再分配回路６０を構成するトランジスターのソースードレイン間距離の長さは、演算増幅器７１を含む駆動回路７０を構成するトランジスターのソースードレイン間距離の長さよりも長い。または、電荷再分配回路６０を構成するトランジスターのゲート絶縁膜の膜厚は、演算増幅器７１を含む駆動回路７０を構成するトランジスターのゲート絶縁膜の膜厚よりも厚い。但し、上記はトランジスターの耐圧を異ならせる構成の一例であって、駆動回路７０を構成するトランジスターの耐圧が、電荷再分配回路６０を構成するトランジスターの耐圧よりも低くなるように、各駆動回路のトランジスターが構成されていればよい。

【0046】

出力キャパシターＣＱの一端は演算増幅器７１の出力ノードＮＡＭＱに接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。第１フィードバックキャパシターＣｆａ及び抵抗回路９０は、データ線駆動回路１１０の出力ノードＮＶＱと演算増幅器７１の反転入力ノードＮＡＮとの間に、直列接続される。抵抗回路９０の一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端はノードＮ１に接続される。第１フィードバックキャパシターＣｆａの一端はノードＮ１に接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。第２フィードバックキャパシターＣｆｂの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は低電位側電源電圧ＶＳＬのノードに接続される。第２フィードバックキャパシターＣｆｂの容量は、第１フィードバックキャパシターＣｆａの容量より大きい。なお、第２フィードバックキャパシターＣｆｂの他端は、一定電位が供給される所定電位ノードに接続されていればよい。

【0047】

初期化スイッチＳＷＲの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端は、基準電圧ＶＲＥＦが供給されるノードＮＶＲＥＦに接続される。基準電圧ＶＲＥＦは、ＶＳＬより高くＶＤＬより低い電圧である。ここではＶＲＥＦ＝ＶＣＬ＝０．９Ｖとする。基準電圧ＶＲＥＦは、例えば、ドライバー１００に含まれる不図示の電圧生成回路からノードＮＶＲＥＦに供給される。初期化スイッチＳＷＲは、例えば、Ｎ型トランジスター、Ｐ型トランジスター又はそれらを組み合わせたトランスファーゲートである。

【0048】

図３と図５の例において、出力電圧ＶＱの範囲は１０Ｖであり、Ｄ／Ａ変換電圧ＤＡＱの電圧範囲は１Ｖである。このとき、第１フィードバックキャパシターＣｆａ及び第２フィードバックキャパシターＣｆｂにより電圧範囲が１／１０に分圧されればよいので、Ｃｆｂ／Ｃｆａ＝９である。なお、ＣｆｂとＣｆａの比は９に限定されず、電圧範囲の比に応じて適宜に設定されればよい。

【0049】

抵抗回路９０は、その抵抗値が可変な可変抵抗回路である。抵抗回路９０の抵抗値は、図１１で後述するフィードバックループの電圧振動が生じないように、設定されればよい。その抵抗値は、例えば、電気光学パネル２００の機種等に応じて可変に設定される。例えば、表示コントローラー３００等が、抵抗回路９０の抵抗値を示す制御データを、図２のインターフェース回路４４を介してレジスター回路４８に書き込む。制御回路４０は、レジスター回路４８に保持される制御データに基づいて抵抗回路９０の抵抗値を制御する。或いは、ドライバー１００は不図示の不揮発性メモリーを含み、電気光学装置４００等の製造時において予め制御データが不揮発性メモリーに書き込まれる。制御回路４０は、初期化等において不揮発性メモリーからレジスター回路４８に制御データをロードし、制御回路４０は、レジスター回路４８に保持される制御データに基づいて抵抗回路９０の抵抗値を制御する。抵抗回路９０は、演算増幅器７１を含むフィードバックループの過渡応答において、高周波に対する応答性を下げる役割をもつ。この点の詳細は後述する。なお、上記では抵抗回路９０の抵抗値が可変であるとしたが、それに限定されず、固定であってもよい。

【0050】

出力キャパシターＣＱの容量値は、演算増幅器７１の出力電圧ＡＭＱがＶＳＬ～ＶＤＬの範囲内となるように設定されていれば、任意であってよい。例えば、出力キャパシターＣＱの容量値は、キャパシター回路１０と可変容量回路３０と電気光学パネル側容量ＣＰの合計の１～１０倍程度に設定される。一例として、出力キャパシターＣＱの容量値が上記合計の４倍である場合に、出力電圧ＶＱの誤差０．１Ｖを補償するためには、演算増幅器７１の出力電圧ＡＭＱは０．１Ｖ×（５／４）＝０．１２５Ｖだけ変化すればよい。

【0051】

図７は、駆動回路の第２詳細構成例である。本構成例では、第１詳細構成例に対して抵抗回路９０と第１フィードバックキャパシターＣｆａの接続順が逆になっている。即ち、第１フィードバックキャパシターＣｆａの一端は演算増幅器７１の反転入力ノードＮＡＮに接続され、他端はノードＮ１に接続される。抵抗回路９０の一端はノードＮ１に接続され、他端はデータ線駆動回路１１０の出力ノードＮＶＱに接続される。抵抗回路９０の役割は図６と同様である。

【0052】

図８は、電荷再分配回路と駆動回路の動作を説明する波形例である。本波形例は、抵抗回路９０の有無に関わらない基本的な動作を示すものである。図８の例では、階調データＤＴＨ［１０：０］、ＤＴＬ［１０：０］の階調値が１０２４、１５３５、１０２４と変化したとする。階調値１５３５に対応する目標電圧は１０．０Ｖである。

【0053】

仮に駆動回路７０が無く電荷再分配回路６０のみで駆動した場合において、階調値が１０２４から１５３５になったとき、出力電圧ＶＱが７．５Ｖから９．９Ｖになるとする。目標電圧１０．０Ｖとの差は０．１Ｖである。以下、この場合における駆動回路７０の動作を説明する。

【0054】

Ｄ／Ａ変換回路７２は、階調値が１０２４から１５３５になったとき、Ｄ／Ａ変換電圧ＤＡＱを０．９Ｖから１．１５Ｖにする。出力電圧ＶＱは、電荷再分配回路６０により７．５Ｖから９．９Ｖになるため、演算増幅器７１の反転入力ノードＮＡＮの電圧ＶＦＢは、０．９Ｖから０．９Ｖ＋（９．９Ｖ－７．５Ｖ）／１０＝１．１４Ｖとなる。演算増幅器７１は、ＶＦＢ＝ＤＡＱ＝１．１５Ｖにするために出力電圧ＡＭＱを０．９Ｖから０．９Ｖ＋（１０．０Ｖ－９．９Ｖ）×（５／４）＝１．０２５Ｖにする。これにより、出力電圧ＶＱが目標電圧の１０．０Ｖになり、電圧ＶＦＢが１．１５Ｖになる。

【0055】

以下、抵抗回路９０の役割について説明する。

【0056】

図９は、電気光学パネルの寄生抵抗及び寄生容量を模式的に示す図である。ＣＶＬは信号供給線の寄生容量であり、ＲＳＷはデータ線スイッチのオン抵抗である。ＰＸは画素を示し、ＲＧはゲートスイッチのオン抵抗であり、ＣＬＣは液晶セルの寄生容量である。ＣＤＬはデータ線の寄生容量である。ＣＬＣのカップリング先はコモン電圧ＶＣのノードである。ＣＶＬ及びＣＤＬのカップリング先は、周囲に配置される要素に応じて様々であってよい。データ線の電圧をＤＶＬとする。

【0057】

図１０は、抵抗回路を設けない場合における、ドライバーの出力電圧、及び電気光学パネルにおけるデータ線の電圧の過渡的な変化を示す図である。時間ｔ０において電荷再分配回路６０が駆動を開始し、時間ｔ２において駆動期間が終了する。時間ｔ０から時間ｔ１までの期間において、出力電圧ＶＱが前回の電圧から今回の目標電圧ＶＴＧまで変動した後、時間ｔ１から時間ｔ２までの期間において、出力電圧ＶＱが目標電圧ＶＴＧに安定していく。

【0058】

図６で説明したように、演算増幅器７１は、高耐圧トランジスターに比べて高い移動度をもつ低耐圧トランジスターで構成されている。これにより、演算増幅器７１の増幅率と周波数応答特性が両立されている。しかしながら、演算増幅器７１は、その高速な応答特性によって、反転入力ノードＮＡＮにフィードバックされた高周波成分を出力側に伝達する。この特性によって、以下に説明するようなフィードバックループにおける電圧振動が生じる。

【0059】

まず駆動開始時には、電荷再分配回路６０はキャパシターを用いた電荷再分配によって出力ノードＮＶＱに急速に電荷を供給することで、出力電圧ＶＱを急速に立ち上げ可能である。一方、出力ノードＮＶＱからデータ線への電荷移動は、上述した寄生抵抗及び寄生容量による時定数の影響を受けるので、電荷再分配回路６０から出力ノードＮＶＱへの電荷供給に比べると緩やかである。このため、データ線の電圧ＤＶＬは、ドライバー１００の出力電圧ＶＱに比べると緩やかに上昇する。この電荷移動の差によって、出力電圧ＶＱは一時的に目標電圧ＶＴＧをオーバーシュートし、その後に目標電圧ＶＴＧに収束していく。

【0060】

抵抗回路９０が設けられない場合には、演算増幅器７１の反転入力ノードＮＡＮが第１フィードバックキャパシターＣｆａを介して出力ノードＮＡＭＱにカップリングされる。出力電圧ＶＱの変動はカップリングにより反転入力ノードＮＡＮに伝達されるので、出力電圧ＶＱが目標電圧ＶＴＧをオーバーシュートしたとき、フィードバック電圧ＶＦＢがＤ／Ａ変換電圧ＤＡＱをオーバーシュートする。そうすると、演算増幅器７１が出力ノードＮＡＭＱから電荷を排出して出力電圧ＶＱを下げるので、カップリングによりフィードバック電圧ＶＦＢが下がり、演算増幅器７１が出力ノードＮＡＭＱへ電荷を注入して出力電圧ＶＱを上げる。これが繰り返されることで、Ａ１及びＡ２に示すように、変動期間から安定期間への移行時においてフィードバック電圧ＶＦＢ及び出力電圧ＶＱが振動する。

【0061】

このようなフィードバックループの電圧振動によって、出力ノードＮＡＭＱからデータ線への電荷移動が妨げられるため、データ線の電圧ＤＶＬの上昇が妨げられる。具体的には、フィードバック電圧ＶＦＢが振動によりＤ／Ａ変換電圧ＤＡＱより高くなると、演算増幅器７１が出力ノードＮＡＭＱから電荷を排出するので、出力ノードＮＡＭＱからデータ線へ移動する電荷量が低下する。これにより、データ線の電圧ＤＶＬが目標電圧ＶＴＧに達する時間が長くなり、例えば画素への書き込み電圧に誤差が生じる要因となる。

【0062】

図１１は、本実施形態の抵抗回路を設けた場合における、ドライバーの出力電圧、及び電気光学パネルにおけるデータ線の電圧の過渡的な変化を示す図である。

【0063】

本実施形態では、出力ノードＮＡＭＱから演算増幅器７１の反転入力ノードＮＡＮへのフィードバック経路において、第１フィードバックキャパシターＣｆａ、抵抗回路９０及び第２フィードバックキャパシターＣｆｂがローパスフィルターとして機能する。このため、変動期間から安定期間への移行時において、出力電圧ＶＱがオーバーシュートしても、その高周波成分が演算増幅器７１の反転入力ノードＮＡＮにフィードバックされにくくなる。これにより、Ｂ１に示すように、変動期間から安定期間への移行時において、フィードバック電圧ＶＦＢがＤ／Ａ変換電圧ＤＡＱをオーバーシュートせずにＤ／Ａ変換電圧ＤＡＱに漸近していき、フィードバック電圧ＶＦＢの振動が抑制される。このため、Ｂ２に示すように、出力電圧ＶＱが振動しなくなるので、出力ノードＮＡＭＱからデータ線への電荷移動が妨げられなくなる。出力ノードＮＡＭＱからデータ線へ移動する電荷量が低下しないので、データ線の電圧ＤＶＬが目標電圧ＶＴＧに達する時間が図１０に比べて短くなる。

【0064】

以上では、抵抗回路９０の抵抗値は電気光学パネルの機種等に応じて可変に設定可能であるが、画素の駆動期間においては一定である例を説明した。図１２は、画素の駆動期間において抵抗回路の抵抗値を変化させるときの波形例である。時間ｔ０から時間ｔ２までを画素の駆動期間とし、時間ｔ０から時間ｔａまでを第１期間、時間ｔａから時間ｔ２までを第２期間とする。ｔ１＜ｔａ＜ｔ２である。第１期間の長さは、例えば、データ線の電圧ＤＶＬが概ね目標電圧ＶＴＧまで上昇するために必要な長さに、設定されている。

【0065】

制御回路４０は、抵抗回路９０の抵抗値を、第１期間において第１抵抗値ＲＶａに設定し、第２期間において第２抵抗値ＲＶｂに設定する。第１抵抗値ＲＶａは第２抵抗値ＲＶｂより高い。第１期間において抵抗回路９０が高抵抗に設定されることで、フィードバック経路において高周波成分をカットする効果が高くなる。これにより、フィードバックループの電圧振動を効果的に低減できる。一方、高周波がフィードバックされなくなることで、データ線の電圧ＤＶＬの上昇スピードが、抵抗回路９０の抵抗値を一定にした場合のデータ線の電圧ＤＶＬ’の上昇スピードに比べて、低下する。第２期間において抵抗回路９０の抵抗値が低抵抗に設定されることで、フィードバックループの周波数帯域が高周波側に拡がるため、データ線の電圧ＤＶＬが目標電圧ＶＴＧに収束しやすくなる。これにより、抵抗回路９０の抵抗値が駆動期間において一定である場合に比べて、フィードバックループの電圧振動をより低減しつつ、駆動期間内においてデータ線の電圧ＤＶＬを目標電圧ＶＴＧに収束できる。

【0066】

図１３は、抵抗回路の詳細構成例である。抵抗回路９０は、トランスファーゲートＴＦＧ１～ＴＦＧｍを含む。ｓが１以上ｍ以下の整数であるとする。

【0067】

トランスファーゲートＴＦＧｓの一端はノードＮＡに接続され、他端はノードＮＢに接続される。図６の例においては、ノードＮＡが演算増幅器７１の反転入力ノードＮＡＮであり、ノードＮＢがノードＮ１である。図６の例においては、ノードＮＡがノードＮ１であり、ノードＮＢが演算増幅器７１の反転入力ノードＮＡＮである。トランスファーゲートＴＦＧｓは、Ｐ型トランジスターとＮ型トランジスターが並列に接続されたスイッチである。制御回路４０は、トランスファーゲートＴＦＧｓのＮ型トランジスターのゲートに制御信号ＣＴＧｓを出力し、Ｐ型トランジスターのゲートに制御信号ＣＴＧｓの反転信号ＸＣＴＧｓを出力する。

【0068】

トランスファーゲートＴＦＧｓのオン抵抗をＲＯＮｓとすると、ＲＯＮｓ＝２^{（ｓ－１）}×ＲＯＮ１である。例えば、トランスファーゲートＴＦＧ１～ＴＦＧｍのＰ型トランジスターのチャネル長は、互いに同じである。トランスファーゲートＴＦＧｓのＰ型トランジスターのチャネル幅をＷＰｓとすると、ＷＰｓ＝（１／２^{（ｓ－１）}）×ＷＰ１である。トランスファーゲートＴＦＧ１～ＴＦＧｍのＮ型トランジスターのチャネル長は、互いに同じである。トランスファーゲートＴＦＧｓのＮ型トランジスターのチャネル幅をＷＮｓとすると、ＷＮｓ＝（１／２^{（ｓ－１）}）×ＷＮ１である。制御回路４０は、設定された抵抗値に基づいて各トランスファーゲートをオン又はオフにすることで、抵抗回路９０の抵抗値が設定される。

【0069】

なお、上記では抵抗回路９０が複数のトランスファーゲートで構成される例を示したが、抵抗回路９０の構成は、これに限定されない。例えば、抵抗回路９０は、ノードＮＡとノードＮＢの間に並列接続された複数のトランジスターで構成されてもよい。各トランジスターはＰ型トランジスター又はＮ型トランジスターである。或いは、抵抗回路９０はスイッチと抵抗で構成されてもよい。ノードＮＡとノードＮＢの間にスイッチ及び抵抗が直列に接続され、それを１セットとしたとき、複数セットがノードＮＡとノードＮＢの間に並列に接続される。各セットの抵抗値は、バイナリに重み付けされる。

【0070】

以上に説明した本実施形態において、ドライバー１００は、キャパシター駆動回路２０とキャパシター回路１０と駆動回路７０とを含む。キャパシター駆動回路２０は、階調データＤＴＨ［１０：０］に対応する第１～第ｎキャパシター駆動電圧を第１～第ｎキャパシター駆動用ノードＮＤＲ１～ＮＤＲｎに出力する。ｎは２以上の整数である。キャパシター回路１０は、電気光学パネル２００の信号供給線と、第１～第ｎキャパシター駆動用ノードＮＤＲ１～ＮＤＲｎとの間に配置される第１～第ｎキャパシターＣ１～Ｃｎを有する。駆動回路７０は、演算増幅器７１と出力キャパシターＣＱと第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂとを含み、信号供給線に電気的に接続される。演算増幅器７１は、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成される。出力キャパシターＣＱは、演算増幅器７１の出力ノードＮＡＭＱと信号供給線との間に配置される。第１フィードバックキャパシターＣｆａは、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に配置される。第２フィードバックキャパシターＣｆｂの一端は、演算増幅器７１の反転入力ノードＮＡＮに電気的に接続される。

【0071】

本実施形態によれば、演算増幅器７１の出力ノードＮＡＭＱと信号供給線が出力キャパシターＣＱによりカップリングされ、演算増幅器７１の反転入力ノードＮＡＮと信号供給線が第１フィードバックキャパシターＣｆａによりカップリングされる。これにより、演算増幅器７１と信号供給線がＤＣ的に非接続になるので、演算増幅器７１を、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0072】

また、第１フィードバックキャパシターＣｆａと第２フィードバックキャパシターＣｆｂにより信号供給線の電圧が分圧されて演算増幅器７１の反転入力ノードＮＡＮにフィードバックされる。これにより、信号供給線の電圧よりも低い電圧が演算増幅器７１の反転入力ノードＮＡＮに印加されるので、演算増幅器７１を、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成できる。

【0073】

また、演算増幅器７１を、キャパシター駆動回路２０を構成するトランジスターの耐圧より低い耐圧のトランジスターにより構成することで、演算増幅器７１を高い移動度のトランジスターで構成できる。これにより、演算増幅器の増幅率と周波数応答特性を両立できる。例えば、高解像化等に伴って駆動速度を速くするためには演算増幅器の周波数応答特性を高くする必要があるが、演算増幅器の増幅率を保ったまま周波数応答特性を高くでき、演算増幅器の消費電力を抑えることが可能になる。

【0074】

また本実施形態では、駆動回路７０は抵抗回路９０を含む。第１フィードバックキャパシターＣｆａ及び抵抗回路９０は、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に直列接続される。

【0075】

上記のように、演算増幅器７１が低耐圧トランジスターで構成されることで、高速な応答特性を獲得している。図１０で説明したように、演算増幅器７１の高速な応答特性によって、演算増幅器７１を含むフィードバックループの電圧振動が生じ、画素の書き込み時間が長くなるおそれがある。本実施形態によれば、信号供給線から演算増幅器７１の反転入力ノードＮＡＮへのフィードバック経路において、第１フィードバックキャパシターＣｆａ、抵抗回路９０及び第２フィードバックキャパシターＣｆｂがローパスフィルターとして機能する。これにより、演算増幅器７１を含むフィードバックループの電圧振動が抑制されるので、抵抗回路９０を設けない場合に比べて画素の書き込み時間を短縮できる。

【0076】

また本実施形態では、図６で説明したように、抵抗回路９０の一端が演算増幅器７１の反転入力ノードＮＡＮに電気的に接続される。第１フィードバックキャパシターＣｆａの一端が抵抗回路９０の他端に接続され、他端が信号供給線に電気的に接続される。

【0077】

また本実施形態では、図７で説明したように、第１フィードバックキャパシターＣｆａの一端が演算増幅器７１の反転入力ノードＮＡＮに電気的に接続されてもよい。抵抗回路９０の一端が第１フィードバックキャパシターＣｆａの他端に接続され、他端が信号供給線に電気的に接続されてもよい。

【0078】

これらの実施形態によれば、第１フィードバックキャパシターＣｆａ及び抵抗回路９０を、演算増幅器７１の反転入力ノードＮＡＮと信号供給線との間に直列接続できる。

【0079】

また本実施形態では、抵抗回路９０は、可変抵抗回路である。

【0080】

抵抗回路９０の抵抗値が高いと、演算増幅器７１を含むフィードバックループの電圧振動が効果的に抑制される。一方、電荷再分配回路６０による駆動の電荷誤差を演算増幅器７１が補償するが、抵抗回路９０の抵抗値が高いと、電荷補償の速度が低下する。画素に対して高速に且つ精度良くデータ電圧を書き込むには、演算増幅器７１を含むフィードバックループの電圧振動を抑えることと、電荷補償の速度とが両立される抵抗回路９０の抵抗値となっていることが、望ましい。適切な抵抗回路９０の抵抗値は、例えば電気光学パネル２００の機種等によって変化する可能性がある。抵抗回路９０の抵抗値が可変であることで、電気光学パネル２００の機種等に応じた適切な抵抗回路９０の抵抗値が設定可能になる。

【0081】

また本実施形態では、抵抗回路９０は複数のトランジスターを含む。複数のトランジスターは、第１フィードバックキャパシターＣｆａと、演算増幅器７１の反転入力ノードＮＡＮ又は信号供給線との間に並列接続される。抵抗回路９０の抵抗値は、複数のトランジスターのうちオンであるトランジスターのオン抵抗により設定される。

【0082】

図１３の例では、トランスファーゲートＴＦＧ１～ＴＦＧｍに含まれるトランジスターが、複数のトランジスターに該当する。或いは、第１フィードバックキャパシターＣｆａと、演算増幅器７１の反転入力ノードＮＡＮ又は信号供給線との間に、複数のＰ型トランジスター、又は複数のＮ型トランジスターが並列接続されてもよい。

【0083】

また本実施形態では、図１２で説明したように、抵抗回路９０は、キャパシター駆動回路２０の駆動開始タイミングから第１期間の間、第１抵抗値ＲＶａに設定されてもよい。抵抗回路９０は、第１期間の後の第２期間の間、第１抵抗値ＲＶａより低い第２抵抗値ＲＶｂに設定されてもよい。

【0084】

本実施形態によれば、第１期間において抵抗回路９０が高抵抗に設定されることで、フィードバック経路において高周波成分をカットする効果が高くなる。これにより、フィードバックループの電圧振動を効果的に低減できる。第２期間において抵抗回路９０の抵抗値が低抵抗に設定されることで、フィードバックループの周波数帯域が高周波側に拡がるため、データ線の電圧ＤＶＬが目標電圧ＶＴＧに収束しやすくなる。これにより、フィードバックループの電圧振動を効果的に低減しつつ、駆動期間内において、より正確な画素へのデータ電圧書き込みが可能になる。

【0085】

また本実施形態において、電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。電気光学パネル２００は、第１画素と、第１画素に電気的に接続される第１データ線と、第１データ線と信号供給線との間に配置される第１スイッチと、を含む。信号供給線の容量、第１データ線の容量、及び第１スイッチのオン抵抗による時定数をτａとする。抵抗回路９０の抵抗値、第１フィードバックキャパシターＣｆａの容量値、及び第２フィードバックキャパシターＣｆｂの容量値による時定数をτｂとする。このとき、τｂ≧τａである。

【0086】

図１の例において、第１データ線は、データ線ＤＬ１～ＤＬ１２８０のうち任意のデータ線であってよい。例えば第１データ線がデータ線ＤＬ１であるとき、第１画素は、第１データ線に接続される画素であり、第１スイッチはデータ線スイッチＳＷＥＰ１である。図９で説明したように、信号供給線からデータ線への電荷移動の時定数τａは、信号供給線の容量ＣＶＬ、第１データ線の容量ＣＬＣ、ＣＤＬ、及び第１スイッチのオン抵抗ＲＳＷによって決まる。また図６又は図７の構成例において、信号供給線から演算増幅器７１の反転入力ノードＮＡＮへのフィードバックの時定数τｂは、抵抗回路９０の抵抗値、第１フィードバックキャパシターＣｆａの容量値、及び第２フィードバックキャパシターＣｆｂの容量値によって決まる。

【0087】

図１０等で説明したように、ドライバー１００が信号供給線に出力する電圧ＶＱの変化は、データ線の電圧変化より急峻である。本実施形態によれば、τｂ≧τａとしたことで、データ線の電圧変化よりも、フィードバック電圧ＶＦＢの電圧変化が緩やかになる。これにより、電圧ＶＱの高周波成分が演算増幅器７１の反転入力ノードＮＡＮにフィードバックされにくくなるので、フィードバックループにおける電圧振動が抑制される。

【0088】

３．電子機器
図１４は、本実施形態のドライバーを含む電子機器の構成例である。本実施形態の電子機器として、表示装置を搭載する種々の電子機器を想定できる。例えば、電子器機は、プロジェクター、テレビション装置、情報処理装置、携帯型情報端末、カーナビゲーションシステム、又は携帯型ゲーム端末等である。

【0089】

電子機器５００は、電気光学装置４００、表示コントローラー３００と、処理装置３１０と、記憶部３２０と、ユーザーインターフェース部３３０と、データインターフェース部３４０とを含む。電気光学装置４００は、ドライバー１００と電気光学パネル２００とを含む。

【0090】

電気光学パネル２００は例えばマトリックス型の液晶表示パネルである。或は、電気光学パネル２００は自発光素子を用いたＥＬ表示パネルであってもよい。ＥＬはElectro-Luminescenceの略である。ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。ユーザーインターフェース部３３０は、例えば、ボタン、マウス、キーボード、又は電気光学パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データ又は制御データの入出力を行うインターフェース部である。データインターフェース部３４０は、例えば、ＵＳＢ等の有線通信インターフェース、或いは、無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、処理装置３１０又は表示コントローラー３００のワーキングメモリーとして機能する。処理装置３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。処理装置３１０は、例えば、ＣＰＵ又はマイクロコンピューター等のプロセッサーである。表示コントローラー３００はドライバー１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０又は記憶部３２０から転送された画像データを、ドライバー１００が受け付け可能な形式に変換し、その変換された画像データをドライバー１００へ出力する。ドライバー１００は、表示コントローラー３００から転送された画像データに基づいて電気光学パネル２００を駆動する。

【0091】

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また、データ線駆動回路、制御回路、ドライバー、電気光学パネル、電気光学装置及び電子機器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

【符号の説明】

【0092】

１０…キャパシター回路、２０…キャパシター駆動回路、３０…可変容量回路、４０…制御回路、４２…処理回路、４４…インターフェース回路、４８…レジスター回路、５０…検出回路、６０…電荷再分配回路、７０…駆動回路、７１…演算増幅器、７２…Ｄ／Ａ変換回路、９０…抵抗回路、１００…ドライバー、１１０…データ線駆動回路、２００…電気光学パネル、３００…表示コントローラー、３１０…処理装置、３２０…記憶部、３３０…ユーザーインターフェース部、３４０…データインターフェース部、４００…電気光学装置、５００…電子機器、Ｃ１～Ｃ１１…キャパシター、ＣＱ…出力キャパシター、Ｃｆａ…第１フィードバックキャパシター、Ｃｆｂ…第２フィードバックキャパシター、ＤＬ１～ＤＬ１２８０…データ線、ＤＴＨ［１０：０］，ＤＴＬ［１０：０］…階調データ、ＤＶＬ…データ線の電圧、ＮＤＲ１～ＮＤＲ１１…キャパシター駆動用ノード、ＲＶａ…第１抵抗値、ＲＶｂ…第２抵抗値、ＳＰＬ１～ＳＰＬ８…信号供給線、ＶＦＢ…フィードバック電圧、ＶＴＧ…目標電圧、ＶＱ…出力電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】