知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134659
(43)【公開日】2024-10-04
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/10 20230101AFI20240927BHJP
H10B 43/20 20230101ALI20240927BHJP
H10B 43/23 20230101ALI20240927BHJP
H10B 43/27 20230101ALI20240927BHJP
H10B 43/50 20230101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
【ＦＩ】
H10B43/10
H10B43/20
H10B43/23
H10B43/27
H10B43/50
H01L29/78 371
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023044969
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】有長 祐人
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083EP44
5F083EP76
5F083ER02
5F083ER03
5F083ER22
5F083GA10
5F083GA27
5F083JA03
5F083JA36
5F083JA37
5F083JA39
5F083KA01
5F083KA03
5F083KA05
5F083KA11
5F083KA12
5F083LA02
5F083LA16
5F083LA18
5F083LA21
5F083MA01
5F083MA15
5F083PR03
5F083PR21
5F083PR28
5F101BA42
5F101BA44
5F101BA46
5F101BB02
5F101BB08
5F101BC01
5F101BC02
5F101BC11
5F101BD16
5F101BD30
5F101BD34
(57)【要約】 （修正有）
【課題】製造が容易な半導体記憶装置を提供する。
【解決手段】半導体記憶装置１０は、複数の第１導電層２３と複数の第１絶縁層３５とが積層された第１積層膜４３と、複数の第２導電層２６と複数の第２絶縁層３７とが積層された第２積層膜４４と、第１積層膜及び第２積層膜を第１方向Ｚに貫通し、それぞれ複数のメモリセルを有する複数のメモリピラーＭＨと、断面積が大きい複数の第１柱状部と、メモリピラーよりも断面積が大きく、それぞれ複数の第１柱状部と第１方向で接続された、複数の第２柱状部と、メモリピラーと第１柱状部の間において、メモリピラーよりも断面積が大きい複数の第３柱状部と、メモリピラーと第２柱状部の間において、メモリピラーよりも断面積が大きく、それぞれ複数の第３柱状部と第１方向で接続された、複数の第４柱状部と、を備える。
【選択図】図３
【解決手段】半導体記憶装置１０は、複数の第１導電層２３と複数の第１絶縁層３５とが積層された第１積層膜４３と、複数の第２導電層２６と複数の第２絶縁層３７とが積層された第２積層膜４４と、第１積層膜及び第２積層膜を第１方向Ｚに貫通し、それぞれ複数のメモリセルを有する複数のメモリピラーＭＨと、断面積が大きい複数の第１柱状部と、メモリピラーよりも断面積が大きく、それぞれ複数の第１柱状部と第１方向で接続された、複数の第２柱状部と、メモリピラーと第１柱状部の間において、メモリピラーよりも断面積が大きい複数の第３柱状部と、メモリピラーと第２柱状部の間において、メモリピラーよりも断面積が大きく、それぞれ複数の第３柱状部と第１方向で接続された、複数の第４柱状部と、を備える。
【選択図】図３
【特許請求の範囲】
【請求項1】
複数の第１導電層と、複数の第１絶縁層と、が第１方向に交互に一層ずつ積層され、前記第１方向に交差する第２方向、及び前記第１方向及び前記第２方向に交差する第３方向に延伸する第１積層膜と、
前記第１積層膜と前記第１方向に並んで設けられ、複数の第２導電層と、複数の第２絶縁層と、が前記第１方向に交互に一層ずつ積層され、前記第２方向及び前記第３方向に延伸する第２積層膜と、
前記第１積層膜及び前記第２積層膜を前記第１方向に貫通し、前記第２方向に延伸する第１絶縁膜と、
前記第１絶縁膜と前記第３方向に離間して設けられ、前記第１積層膜及び前記第２積層膜を前記第１方向に貫通し、前記第２方向に延伸する第２絶縁膜と、
前記第１絶縁膜と前記第２絶縁膜の間に設けられ、それぞれ前記第１積層膜を前記第１方向に貫通し、それぞれ複数の第１メモリセルを有する、複数の第１メモリピラーと、
前記第１絶縁膜と前記第２絶縁膜の間に設けられ、それぞれ前記第２積層膜を前記第１方向に貫通し、それぞれ複数の第２メモリセルを有し、それぞれ前記第１メモリピラーと前記第１方向で接続された、複数の第２メモリピラーと、
前記第１絶縁膜と前記第２絶縁膜の間において、それぞれ前記第１積層膜を前記第１方向に貫通し、それぞれ前記複数の第１メモリピラーと前記第２方向に離間して設けられ、前記第１メモリピラーよりも前記第２方向と前記第３方向と平行な第１面における断面積が大きい複数の第１柱状部と、
前記第１絶縁膜と前記第２絶縁膜の間において、それぞれ前記第２積層膜を前記第１方向に貫通し、それぞれ前記複数の第２メモリピラーと前記第２方向に離間して設けられ、前記第２メモリピラーよりも前記第２方向と前記第３方向と平行な第２面における断面積が大きく、それぞれ前記複数の第１柱状部と前記第１方向で接続された、複数の第２柱状部と、
前記第１メモリピラーと前記第１柱状部の間において、それぞれ前記第１積層膜を前記第１方向に貫通し、それぞれ前記第１メモリピラーと離間して、それぞれ前記第１柱状部と前記第２方向で接して設けられ、前記第１メモリピラーよりも前記第１面における断面積が大きい複数の第３柱状部と、
前記第２メモリピラーと前記第２柱状部の間において、それぞれ前記第２積層膜を前記第１方向に貫通し、それぞれ前記第２メモリピラーと離間して、それぞれ前記第２柱状部と前記第２方向で接して設けられ、前記第２メモリピラーよりも前記第２面における断面積が大きく、それぞれ前記複数の第３柱状部と前記第１方向で接続された、複数の第４柱状部と、
を備える半導体記憶装置。
前記第１積層膜と前記第１方向に並んで設けられ、複数の第２導電層と、複数の第２絶縁層と、が前記第１方向に交互に一層ずつ積層され、前記第２方向及び前記第３方向に延伸する第２積層膜と、
前記第１積層膜及び前記第２積層膜を前記第１方向に貫通し、前記第２方向に延伸する第１絶縁膜と、
前記第１絶縁膜と前記第３方向に離間して設けられ、前記第１積層膜及び前記第２積層膜を前記第１方向に貫通し、前記第２方向に延伸する第２絶縁膜と、
前記第１絶縁膜と前記第２絶縁膜の間に設けられ、それぞれ前記第１積層膜を前記第１方向に貫通し、それぞれ複数の第１メモリセルを有する、複数の第１メモリピラーと、
前記第１絶縁膜と前記第２絶縁膜の間に設けられ、それぞれ前記第２積層膜を前記第１方向に貫通し、それぞれ複数の第２メモリセルを有し、それぞれ前記第１メモリピラーと前記第１方向で接続された、複数の第２メモリピラーと、
前記第１絶縁膜と前記第２絶縁膜の間において、それぞれ前記第１積層膜を前記第１方向に貫通し、それぞれ前記複数の第１メモリピラーと前記第２方向に離間して設けられ、前記第１メモリピラーよりも前記第２方向と前記第３方向と平行な第１面における断面積が大きい複数の第１柱状部と、
前記第１絶縁膜と前記第２絶縁膜の間において、それぞれ前記第２積層膜を前記第１方向に貫通し、それぞれ前記複数の第２メモリピラーと前記第２方向に離間して設けられ、前記第２メモリピラーよりも前記第２方向と前記第３方向と平行な第２面における断面積が大きく、それぞれ前記複数の第１柱状部と前記第１方向で接続された、複数の第２柱状部と、
前記第１メモリピラーと前記第１柱状部の間において、それぞれ前記第１積層膜を前記第１方向に貫通し、それぞれ前記第１メモリピラーと離間して、それぞれ前記第１柱状部と前記第２方向で接して設けられ、前記第１メモリピラーよりも前記第１面における断面積が大きい複数の第３柱状部と、
前記第２メモリピラーと前記第２柱状部の間において、それぞれ前記第２積層膜を前記第１方向に貫通し、それぞれ前記第２メモリピラーと離間して、それぞれ前記第２柱状部と前記第２方向で接して設けられ、前記第２メモリピラーよりも前記第２面における断面積が大きく、それぞれ前記複数の第３柱状部と前記第１方向で接続された、複数の第４柱状部と、
を備える半導体記憶装置。
【請求項2】
前記複数の第１柱状部は、
絶縁材料を含む第５柱状部と、
前記第５柱状部と前記第３方向に離間して設けられ、絶縁材料を含む第６柱状部と、
前記第５柱状部と前記第６柱状部の間に設けられ、前記第１メモリセルに含まれる材料を含む第７柱状部と、
を有し、
前記複数の第２柱状部は、
絶縁材料を含み、前記第５柱状部と前記第１方向で接続された第８柱状部と、
前記第８柱状部と前記第３方向に離間して設けられ、絶縁材料を含み、前記第６柱状部と前記第１方向で接続された第９柱状部と、
前記第８柱状部と前記第９柱状部の間に設けられ、前記第２メモリセルに含まれる材料を含み、前記第７柱状部と前記第１方向で接続された第１０柱状部と、
を有し、
前記複数の第３柱状部は、
絶縁材料を含み、前記第５柱状部と接する第１１柱状部と、
前記第１１柱状部と前記第３方向に離間して設けられ、絶縁材料を含み、前記第６柱状部と接する第１２柱状部と、
前記第１１柱状部と前記第１２柱状部の間に設けられ、前記第１メモリセルに含まれる材料を含み、前記第７柱状部と接する第１３柱状部と、
を有し、
前記複数の第４柱状部は、
絶縁材料を含み、前記第８柱状部と接する第１４柱状部と、
前記第１４柱状部と前記第３方向に離間して設けられ、絶縁材料を含み、前記第９柱状部と接する第１５柱状部と、
前記第１４柱状部と前記第１５柱状部の間に設けられ、前記第２メモリセルに含まれる材料を含み、前記第１０柱状部と接する第１６柱状部と、
を有する、
請求項１記載の半導体記憶装置。
絶縁材料を含む第５柱状部と、
前記第５柱状部と前記第３方向に離間して設けられ、絶縁材料を含む第６柱状部と、
前記第５柱状部と前記第６柱状部の間に設けられ、前記第１メモリセルに含まれる材料を含む第７柱状部と、
を有し、
前記複数の第２柱状部は、
絶縁材料を含み、前記第５柱状部と前記第１方向で接続された第８柱状部と、
前記第８柱状部と前記第３方向に離間して設けられ、絶縁材料を含み、前記第６柱状部と前記第１方向で接続された第９柱状部と、
前記第８柱状部と前記第９柱状部の間に設けられ、前記第２メモリセルに含まれる材料を含み、前記第７柱状部と前記第１方向で接続された第１０柱状部と、
を有し、
前記複数の第３柱状部は、
絶縁材料を含み、前記第５柱状部と接する第１１柱状部と、
前記第１１柱状部と前記第３方向に離間して設けられ、絶縁材料を含み、前記第６柱状部と接する第１２柱状部と、
前記第１１柱状部と前記第１２柱状部の間に設けられ、前記第１メモリセルに含まれる材料を含み、前記第７柱状部と接する第１３柱状部と、
を有し、
前記複数の第４柱状部は、
絶縁材料を含み、前記第８柱状部と接する第１４柱状部と、
前記第１４柱状部と前記第３方向に離間して設けられ、絶縁材料を含み、前記第９柱状部と接する第１５柱状部と、
前記第１４柱状部と前記第１５柱状部の間に設けられ、前記第２メモリセルに含まれる材料を含み、前記第１０柱状部と接する第１６柱状部と、
を有する、
請求項１記載の半導体記憶装置。
【請求項3】
前記第１メモリセルに含まれる材料及び前記第２メモリセルに含まれる材料は、シリコンと酸素を含む絶縁物、シリコンと窒素を含む絶縁物、シリコンと酸素と窒素を含む絶縁物又は、ポリシリコンである、
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項4】
前記第１柱状部と前記第３柱状部が接する部分の下に設けられた前記第１積層膜は、前記第２方向の長さが、前記第１方向において前記第１積層膜から前記第２積層膜へ向かう方向に向かって短くなる形状を有し、
前記第２柱状部と前記第４柱状部が接する部分の下に設けられた前記第２積層膜は、前記第２方向の長さが、前記第１方向において前記第１積層膜から前記第２積層膜へ向かう方向に向かって短くなる形状を有する、
請求項１記載の半導体記憶装置。
前記第２柱状部と前記第４柱状部が接する部分の下に設けられた前記第２積層膜は、前記第２方向の長さが、前記第１方向において前記第１積層膜から前記第２積層膜へ向かう方向に向かって短くなる形状を有する、
請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
大容量の半導体記憶装置が開発されている。この大容量の半導体記憶装置は、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
【0003】
半導体記憶装置が備えるメモリセルアレイには、ビット線及びワード線と呼ばれる金属配線が多数配列されている。セルに接続されたビット線とワード線に電圧を印加し、ビット線とワード線に対応した１つのメモリセルにデータが書き込まれる。半導体記憶装置は、かかるワード線となる導電層と絶縁層とを交互に積層した積層膜を備える。半導体記憶装置は、３次元配列されたメモリセルを備える。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０２２／００２８８８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
実施形態の目的は、製造が容易な半導体記憶装置を提供することである。
【課題を解決するための手段】
【0006】
実施形態の半導体記憶装置は、複数の第１導電層と、複数の第１絶縁層と、が第１方向に交互に一層ずつ積層され、第１方向に交差する第２方向、及び第１方向及び第２方向に交差する第３方向に延伸する第１積層膜と、第１積層膜と第１方向に並んで設けられ、複数の第２導電層と、複数の第２絶縁層と、が第１方向に交互に一層ずつ積層され、第２方向及び第３方向に延伸する第２積層膜と、第１積層膜及び第２積層膜を第１方向に貫通し、第２方向に延伸する第１絶縁膜と、第１絶縁膜と第３方向に離間して設けられ、第１積層膜及び第２積層膜を第１方向に貫通し、第２方向に延伸する第２絶縁膜と、第１絶縁膜と第２絶縁膜の間に設けられ、それぞれ第１積層膜を第１方向に貫通し、それぞれ複数の第１メモリセルを有する、複数の第１メモリピラーと、第１絶縁膜と第２絶縁膜の間に設けられ、それぞれ第２積層膜を第１方向に貫通し、それぞれ複数の第２メモリセルを有し、それぞれ第１メモリピラーと第１方向で接続された、複数の第２メモリピラーと、第１絶縁膜と第２絶縁膜の間において、それぞれ第１積層膜を第１方向に貫通し、それぞれ複数の第１メモリピラーと第２方向に離間して設けられ、第１メモリピラーよりも第２方向と第３方向と平行な第１面における断面積が大きい複数の第１柱状部と、第１絶縁膜と第２絶縁膜の間において、それぞれ第２積層膜を第１方向に貫通し、それぞれ複数の第２メモリピラーと第２方向に離間して設けられ、第２メモリピラーよりも第２方向と第３方向と平行な第２面における断面積が大きく、それぞれ複数の第１柱状部と第１方向で接続された、複数の第２柱状部と、第１メモリピラーと第１柱状部の間において、それぞれ第１積層膜を第１方向に貫通し、それぞれ第１メモリピラーと離間して、それぞれ第１柱状部と第２方向で接して設けられ、第１メモリピラーよりも第１面における断面積が大きい複数の第３柱状部と、第２メモリピラーと第２柱状部の間において、それぞれ第２積層膜を第１方向に貫通し、それぞれ第２メモリピラーと離間して、それぞれ第２柱状部と第２方向で接して設けられ、第２メモリピラーよりも第２面における断面積が大きく、それぞれ複数の第３柱状部と第１方向で接続された、複数の第４柱状部と、を備える。
【図面の簡単な説明】
【0007】
【図1】実施形態に係る半導体記憶装置の全体構成の一例である。
【図2】実施形態におけるメモリセルアレイの回路構成の一例である。
【図3】実施形態におけるメモリセルアレイの一例を示す模式断面図である。
【図4】実施形態のメモリセルアレイの模式上面図である。
【図5】柱状部ＨＲ１の模式断面図である。
【図6】柱状部ＨＲ２の模式断面図である。
【図7】実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【図8】実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【図9】実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【図10】実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【図11】実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【図12】実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【図13】実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【図14】実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【図15】実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【図16】実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【図17】実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【図18】実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【発明を実施するための形態】
【0008】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【0009】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【0010】
（実施形態）
実施形態の半導体記憶装置は、複数の第１導電層と、複数の第１絶縁層と、が第１方向に交互に一層ずつ積層され、第１方向に交差する第２方向、及び第１方向及び第２方向に交差する第３方向に延伸する第１積層膜と、第１積層膜と第１方向に並んで設けられ、複数の第２導電層と、複数の第２絶縁層と、が第１方向に交互に一層ずつ積層され、第２方向及び第３方向に延伸する第２積層膜と、第１積層膜及び第２積層膜を第１方向に貫通し、第２方向に延伸する第１絶縁膜と、第１絶縁膜と第３方向に離間して設けられ、第１積層膜及び第２積層膜を第１方向に貫通し、第２方向に延伸する第２絶縁膜と、第１絶縁膜と第２絶縁膜の間に設けられ、それぞれ第１積層膜を第１方向に貫通し、それぞれ複数の第１メモリセルを有する、複数の第１メモリピラーと、第１絶縁膜と第２絶縁膜の間に設けられ、それぞれ第２積層膜を第１方向に貫通し、それぞれ複数の第２メモリセルを有し、それぞれ第１メモリピラーと第１方向で接続された、複数の第２メモリピラーと、第１絶縁膜と第２絶縁膜の間において、それぞれ第１積層膜を第１方向に貫通し、それぞれ複数の第１メモリピラーと第２方向に離間して設けられ、第１メモリピラーよりも第２方向と第３方向と平行な第１面における断面積が大きい複数の第１柱状部と、第１絶縁膜と第２絶縁膜の間において、それぞれ第２積層膜を第１方向に貫通し、それぞれ複数の第２メモリピラーと第２方向に離間して設けられ、第２メモリピラーよりも第２方向と第３方向と平行な第２面における断面積が大きく、それぞれ複数の第１柱状部と第１方向で接続された、複数の第２柱状部と、第１メモリピラーと第１柱状部の間において、それぞれ第１積層膜を第１方向に貫通し、それぞれ第１メモリピラーと離間して、それぞれ第１柱状部と第２方向で接して設けられ、第１メモリピラーよりも第１面における断面積が大きい複数の第３柱状部と、第２メモリピラーと第２柱状部の間において、それぞれ第２積層膜を第１方向に貫通し、それぞれ第２メモリピラーと離間して、それぞれ第２柱状部と第２方向で接して設けられ、第２メモリピラーよりも第２面における断面積が大きく、それぞれ複数の第３柱状部と第１方向で接続された、複数の第４柱状部と、を備える。
実施形態の半導体記憶装置は、複数の第１導電層と、複数の第１絶縁層と、が第１方向に交互に一層ずつ積層され、第１方向に交差する第２方向、及び第１方向及び第２方向に交差する第３方向に延伸する第１積層膜と、第１積層膜と第１方向に並んで設けられ、複数の第２導電層と、複数の第２絶縁層と、が第１方向に交互に一層ずつ積層され、第２方向及び第３方向に延伸する第２積層膜と、第１積層膜及び第２積層膜を第１方向に貫通し、第２方向に延伸する第１絶縁膜と、第１絶縁膜と第３方向に離間して設けられ、第１積層膜及び第２積層膜を第１方向に貫通し、第２方向に延伸する第２絶縁膜と、第１絶縁膜と第２絶縁膜の間に設けられ、それぞれ第１積層膜を第１方向に貫通し、それぞれ複数の第１メモリセルを有する、複数の第１メモリピラーと、第１絶縁膜と第２絶縁膜の間に設けられ、それぞれ第２積層膜を第１方向に貫通し、それぞれ複数の第２メモリセルを有し、それぞれ第１メモリピラーと第１方向で接続された、複数の第２メモリピラーと、第１絶縁膜と第２絶縁膜の間において、それぞれ第１積層膜を第１方向に貫通し、それぞれ複数の第１メモリピラーと第２方向に離間して設けられ、第１メモリピラーよりも第２方向と第３方向と平行な第１面における断面積が大きい複数の第１柱状部と、第１絶縁膜と第２絶縁膜の間において、それぞれ第２積層膜を第１方向に貫通し、それぞれ複数の第２メモリピラーと第２方向に離間して設けられ、第２メモリピラーよりも第２方向と第３方向と平行な第２面における断面積が大きく、それぞれ複数の第１柱状部と第１方向で接続された、複数の第２柱状部と、第１メモリピラーと第１柱状部の間において、それぞれ第１積層膜を第１方向に貫通し、それぞれ第１メモリピラーと離間して、それぞれ第１柱状部と第２方向で接して設けられ、第１メモリピラーよりも第１面における断面積が大きい複数の第３柱状部と、第２メモリピラーと第２柱状部の間において、それぞれ第２積層膜を第１方向に貫通し、それぞれ第２メモリピラーと離間して、それぞれ第２柱状部と第２方向で接して設けられ、第２メモリピラーよりも第２面における断面積が大きく、それぞれ複数の第３柱状部と第１方向で接続された、複数の第４柱状部と、を備える。
【0011】
図１は、実施形態に係る半導体記憶装置１０の全体構成の一例を示している。半導体記憶装置１０は、図１に示すように、メモリセルアレイ１１、入出力回路１２、レジスタ部１３、ロジックコントローラ１４、シーケンサ１５、レディ／ビジー制御回路１６、並びに電圧生成回路１７、ロウデコーダモジュール１８、及びセンスアンプモジュール１９を含んでいる。
【0012】
メモリセルアレイ１１は、ブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。これに限定されず、その他の消去動作については、“不揮発性半導体記憶装置“という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置“という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【0013】
入出力回路１２は、例えば８ビット幅の入出力信号Ｉ／Ｏ１～Ｉ／Ｏ８を、外部のメモリコントローラとの間で送受信する。入出力信号Ｉ／Ｏは、例えばデータＤＡＴ、アドレス情報ＡＤＤ、又はコマンドＣＭＤ等を含む。例えば、入出力回路１２は、外部のメモリコントローラから受け取ったデータＤＡＴを、センスアンプモジュール１９に転送する。また、入出力回路１２は、センスアンプモジュール１９によってメモリセルアレイ１１から読み出され、センスアンプモジュール１９から転送されたデータＤＡＴを、外部のメモリコントローラに送信する。
【0014】
レジスタ部１３は、ステータスレジスタ１３Ａ、アドレスレジスタ１３Ｂ、及びコマンドレジスタ１３Ｃを含んでいる。ステータスレジスタ１３Ａは、例えばシーケンサ１５のステータス情報ＳＴＳを保持し、シーケンサ１５の指示に基づいてステータス情報ＳＴＳを入出力回路１２に転送する。アドレスレジスタ１３Ｂは、入出力回路１２から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレス、ページアドレス、及びカラムアドレスを含んでいる。コマンドレジスタ１３Ｃは、入出力回路１２から転送されたコマンドＣＭＤを保持する。
【0015】
ロジックコントローラ１４は、外部のメモリコントローラから受信した各種制御信号に基づいて、入出力回路１２及びシーケンサ１５のそれぞれを制御する。各種制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。チップイネーブル信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、受け取った入出力信号Ｉ／ＯがコマンドＣＭＤであることを入出力回路１２に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、受け取った入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを入出力回路１２に通知するための信号である。ライトイネーブル信号／ＷＥは、入出力信号Ｉ／Ｏの入力を入出力回路１２に命令するための信号である。リードイネーブル／ＲＥは、入出力信号Ｉ／Ｏの出力を入出力回路１２に命令するための信号である。ライトプロテクト信号/ＷＰは、電源のオンオフ時に半導体記憶装置１０を保護状態にするための信号である。
【0016】
シーケンサ１５は、レジスタ部１３に保持されたアドレス情報ＡＤＤ及びコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御する。例えば、シーケンサ１５は、電圧生成回路１７、ロウデコーダモジュール１８、センスアンプモジュール１９等を制御して、書き込み動作を実行する。
【0017】
レディ／ビジー制御回路１６は、シーケンサ１５の動作状態に基づいて、レディ／ビジー信号ＲＢｎを生成する。レディ／ビジー信号ＲＢｎは、半導体記憶装置１０が外部のメモリコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、外部のコントローラに通知するための信号である。
【0018】
電圧生成回路１７は、シーケンサ１５の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ１１、ロウデコーダモジュール１８、センスアンプモジュール１９等に供給する。例えば、電圧生成回路１７は、アドレスレジスタ１３Ｂに保持されたページアドレスに基づいて選択されたワード線に、所望の電圧を印加する。
【0019】
ロウデコーダモジュール１８は、アドレスレジスタ１３Ｂに保持されたブロックアドレスに基づいて、各種動作を実行するブロックＢＬＫを選択する。そして、ロウデコーダモジュール１８は、電圧生成回路１７から供給された電圧を、例えば選択したブロックＢＬＫに設けられたワード線に印加する。
【0020】
センスアンプモジュール１９は、メモリセルアレイ１１からデータＤＡＴを読み出し、読み出したデータＤＡＴを入出力回路１２に転送する。また、センスアンプモジュール１９は、入出力回路１２から受け取ったデータＤＡＴに基づいて、各ビット線に対して所望の電圧を印加する。
【0021】
図２は、実施形態におけるメモリセルアレイ１１の回路構成の一例であり、１つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、図２に示すように、例えば４つのストリングユニットＳＵ０～ＳＵ３を含んでいる。
【0022】
各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。複数のＮＡＮＤストリングＮＳは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられている。また、各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ１５、ダミートランジスタＬＤＴ及びＵＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【0023】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。メモリセルは、メモリセルトランジスタＭＴを含む。ダミートランジスタＬＤＴ及びＵＤＴのそれぞれは、例えば、メモリセルトランジスタＭＴと同様の構成であり、データの記憶に使用されないメモリセルトランジスタである。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される
【0024】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ１のソースと、ダミートランジスタＵＤＴのドレインとの間には、メモリセルトランジスタＭＴ８～ＭＴ１５が直列接続されている。ダミートランジスタＵＤＴのソースは、ダミートランジスタＬＤＴのドレインに接続されている。ダミートランジスタＬＤＴのソースと、選択トランジスタＳＴ２のドレインとの間には、メモリセルトランジスタＭＴ０～ＭＴ７が直列接続されている。
【0025】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ１５のそれぞれの制御ゲートは、それぞれワード線ＷＬ０～ＷＬ１５に共通接続されている。ダミートランジスタＵＤＴの制御ゲートは、ダミーワード線ＵＤＷＬに共通接続されている。ダミートランジスタＬＤＴの制御ゲートは、ダミーワード線ＬＤＷＬに共通接続されている。ストリングユニットＳＵ０～ＳＵ３のそれぞれに含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続されている。
【0026】
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられ、各ビット線ＢＬは、複数のブロックＢＬＫ間で対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１を共通接続している。ワード線ＷＬ０～ＷＬ１５並びにダミーワード線ＵＤＷＬ及びＬＤＷＬのそれぞれは、ブロックＢＬＫ毎に設けられている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。
【0027】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、セルユニットＣＵと称される。セルユニットＣＵの記憶容量は、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて異なる。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶可能であり、２ビットデータを記憶する場合に２ページデータを記憶可能である。
【0028】
図３は、実施形態におけるメモリセルアレイ１１の一例を示す模式断面図である。
【0029】
ここで、Ｘ方向（第３方向の一例）と、Ｘ方向に対して垂直に交差するＹ方向（第２方向の一例）と、Ｘ方向及びＹ方向に垂直に交差するＺ方向（第１方向の一例）を定義する。
【0030】
半導体基板２０の表面は、Ｚ方向に垂直である。言い換えると、半導体基板２０の表面は、ＸＹ面と平行である。
【0031】
半導体基板２０の上方には、例えば、図示しない絶縁膜を介して、導電層２１が設けられている。導電層２１は、ＸＹ平面に沿った板状に形成され、ソース線ＳＬとして機能する。導電層２１上には、ＹＺ平面に沿った複数の絶縁膜４５であるスリットＳＬＴが、Ｘ方向に配列している。導電層２１上且つ隣り合うスリットＳＬＴ間の構造体が、例えば１つのストリングユニットＳＵに対応している。
【0032】
具体的には、導電層２１上且つ隣り合うスリットＳＬＴ間には、下層から順に、導電層２２、８個の導電層２３（複数の第１導電層の一例）、導電層２４、導電層２５、８個の導電層２６（複数の第２導電層の一例）、及び導電層２７が設けられている。
【0033】
導電層２１と導電層２２の間には、絶縁層３８が設けられている。導電層２２と導電層２３の間には、絶縁層３５が設けられている。８個の導電層２３のそれぞれの間には、絶縁層３５（複数の第１絶縁層の一例）がそれぞれ設けられている。導電層２３と導電層２４の間には、絶縁層３５が設けられている。導電層２４と導電層２５の間には、絶縁層３６が設けられている。導電層２５と導電層２６の間には、絶縁層３７が設けられている。８個の導電層２６のそれぞれの間には、絶縁層３７（複数の第２絶縁層の一例）がそれぞれ設けられている。導電層２６と導電層２７の間には、絶縁層３７が設けられている。
【0034】
導電層２２～２７、絶縁層３５～３８は、それぞれが、Ｘ方向及びＹ方向に延伸している。導電層２２～２７、絶縁層３５～３８は、それぞれが、ＸＹ平面に沿った板状に形成される。
【0035】
第１積層膜４３は、導電層２３と、絶縁層３５と、を有している。第２積層膜４４は、導電層２６と、絶縁層３７と、を有している。
【0036】
導電層２２は、選択ゲート線ＳＧＳとして機能する。８個の導電層２３は、下層から順に、それぞれワード線ＷＬ０～ＷＬ７として機能する。導電層２４及び２５は、それぞれダミーワード線ＬＤＷＬ及びＵＤＷＬとして機能する。８個の導電層２６は、下層から順に、それぞれワード線ＷＬ８～ＷＬ１５として機能する。導電層２７は、選択ゲート線ＳＧＤとして機能する。
【0037】
複数のメモリピラーＭＨは、それぞれが１つのＮＡＮＤストリングＮＳとして機能する。各メモリピラーＭＨは、導電層２７の上面から導電層２１の上面に達するように、導電層２２～２７を通過して設けられている。また、各メモリピラーＭＨは、下部ピラーＬＭＨと、上部ピラーＵＭＨと、下部ピラーＬＭＨ及び上部ピラーＵＭＨ間の接合部ＪＴとを含んでいる。
【0038】
上部ピラーＵＭＨは、下部ピラーＬＭＨの上に設けられている。下部ピラーＬＭＨと上部ピラーＵＭＨとの間は、接合部ＪＴを介して接合（接続）されている。
【0039】
下部ピラーＬＭＨは、下方から上方に向かって、径または断面積が大きくなる部分を有する。また、上部ピラーＵＭＨは、下方から上方に向かって、径または断面積が大きくなる部分を有する。
【0040】
また、メモリピラーＭＨは、例えばブロック絶縁膜２９、絶縁膜３０、トンネル絶縁膜３１、導電性の半導体材料３２、コア絶縁膜３４を含んでいる。ブロック絶縁膜２９は、メモリピラーＭＨを形成するメモリホールの内壁に設けられている。絶縁膜３０は、ブロック絶縁膜２９の内壁に設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。トンネル絶縁膜３１は、絶縁膜３０の内壁に設けられている。半導体材料３２は、トンネル絶縁膜３１の内壁に設けられ、半導体材料３２内にＮＡＮＤストリングＮＳの電流経路が形成される。コア絶縁膜３４は半導体材料３２の内壁に形成される。
【0041】
ブロック絶縁膜２９は、例えば、シリコンと酸素を含む。絶縁膜３０は、例えば、シリコンと窒素を含む。トンネル絶縁膜３１は、例えば、シリコンと酸素と窒素を含む。半導体材料３２は、例えば、ポリシリコン等の半導体材料を含む。コア絶縁膜３４は、例えば、シリコンと酸素を含む。
【0042】
アモルファスシリコン３３はコア絶縁膜３４の上面に設けられ、半導体材料３２とコンタクトプラグＢＬＣの電気的接続に用いられる。
【0043】
メモリピラーＭＨと導電層２２とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＨと８個の導電層２３とが交差する部分は、下層から順に、それぞれメモリセルトランジスタＭＴ０～ＭＴ７として機能する。メモリセルトランジスタＭＴ０～ＭＴ７に含まれるメモリセルは、第１メモリセルの一例である。メモリピラーＭＨと導電層２４とが交差する部分は、ダミートランジスタＬＤＴとして機能する。図示するように、選択トランジスタＳＴ２、メモリセルトランジスタＭＴ０～ＭＴ７、及びダミートランジスタＬＤＴのそれぞれは、下部ピラーＬＭＨが通過する部分によって形成される。
【0044】
メモリピラーＭＨと導電層２５とが交差する部分は、ダミートランジスタＵＤＴとして機能する。メモリピラーＭＨと８個の導電層２６とが交差する部分は、下層から順に、それぞれメモリセルトランジスタＭＴ８～ＭＴ１５として機能する。メモリセルトランジスタＭＴ８～ＭＴ１５に含まれるメモリセルは、第２メモリセルの一例である。メモリピラーＭＨと導電層２７とが交差する部分は、選択トランジスタＳＴ１として機能する。図示するように、ダミートランジスタＵＤＴ、メモリセルトランジスタＭＴ８～ＭＴ１５、及び選択トランジスタＳＴ１のそれぞれは、上部ピラーＵＭＨが通過する領域によって形成される。
【0045】
メモリピラーＭＨの上面よりも上層には、層間絶縁膜を介して導電体２８が設けられている。導電体２８は、ライン状に形成され、ビット線ＢＬとして機能する。導電体２８は、例えば、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＨと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＨ内の半導体材料３２上に導電性のコンタクトプラグＢＬＣが設けられ、コンタクトプラグＢＬＣ上に１つの導電体２８が設けられる。メモリピラーＭＨ及び導電体２８間の接続は、複数のコンタクトプラグ、配線等を介していても良い。
【0046】
尚、メモリセルアレイ１１の構成は、上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、ダミートランジスタＵＤＴ及びＬＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれは、任意の個数に設計することが出来る。
【0047】
また、ワード線ＷＬ、ダミーワード線ＵＤＷＬ及びＬＤＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、ダミートランジスタＵＤＴ及びＬＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。選択ゲート線ＳＧＳには、複数層にそれぞれ設けられた複数の導電層２２が割り当てられても良く、選択ゲート線ＳＧＤには、複数層にそれぞれ設けられた複数の導電層２７が割り当てられても良い。
【0048】
また、例えば、導電層２１、及び導電層２１と半導体基板２０の間の図示しない絶縁層が設けられておらずに、下部ピラーＬＭＨ、絶縁層３８及び絶縁膜４５が半導体基板２０と直接接していても良い。
【0049】
また、例えば、半導体基板２０は設けられていなくても良い。また、例えば、半導体基板２０は、導電体２８の上方、すなわち導電体２８が第２積層膜４４と半導体基板２０との間に位置する様、設けられてもよい。
【0050】
例えば、入出力回路１２、レジスタ部１３、ロジックコントローラ１４、シーケンサ１５、レディ／ビジー制御回路１６、電圧生成回路１７、ロウデコーダモジュール１８、及びセンスアンプモジュール１９は、半導体基板２０内に設けられていてもかまわないし、導電体２８の上方に設けられていてもかまわない。入出力回路１２、レジスタ部１３、ロジックコントローラ１４、シーケンサ１５、レディ／ビジー制御回路１６、電圧生成回路１７、ロウデコーダモジュール１８、及びセンスアンプモジュール１９が設けられる場所は、特に限定されるものではない。
【0051】
その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【0052】
【0053】
絶縁膜４５ａ（第１絶縁膜の一例）であるスリットＳＬＴは、ＹＺ平面に沿いＹ方向に延伸している。また、絶縁膜４５ｂ（第２絶縁膜の一例）であるスリットＳＬＴは、ＹＺ平面に沿いＹ方向に延伸している。絶縁膜４５ａ及び絶縁膜４５ｂは、互いにＸ方向に離間して設けられている。絶縁膜４５ａ及び絶縁膜４５ｂは、第１積層膜４３及び第２積層膜４４を、Ｚ方向に貫通している。
【0054】
絶縁膜４５ａと絶縁膜４５ｂの間に、Ｙ方向に順に、第１領域、第３領域及び第２領域が設けられている。第３領域は、第１領域と第２領域の間に設けられている。
【0055】
第１領域には、メモリピラーＭＨ１、メモリピラーＭＨ２、メモリピラーＭＨ３、メモリピラーＭＨ４、メモリピラーＭＨ５、メモリピラーＭＨ６、メモリピラーＭＨ７、メモリピラーＭＨ８、メモリピラーＭＨ９、メモリピラーＭＨ１０、メモリピラーＭＨ１１及びメモリピラーＭＨ１２が設けられている。それぞれのメモリピラーＭＨは、図３を用いて説明したように、下部ピラーＬＭＨ（第１メモリピラーの一例）と、上部メモリピラー（第２メモリピラーの一例）を有している。なお、第１領域におけるメモリピラーＭＨの数及び配列は、図４に示したものに限定されるものではない。
【0056】
第２領域には、柱状部ＨＲ１が設けられている。柱状部ＨＲ１のＸＹ面内での径または断面積は、メモリピラーＭＨの径または断面積よりも大きい。ここで柱状部ＨＲ１の径または断面積とメモリピラーＭＨの径または断面積の比較は、同一のワード線ＷＬ、ダミーワード線ＵＤＷＬ又はダミーワード線ＬＤＷＬを通過する部分で比較をおこなう。
【0057】
ここで、第２領域には、柱状部ＨＲ１ａ１、柱状部ＨＲ１ａ２、柱状部ＨＲ１ａ３、柱状部ＨＲ１ｂ１、柱状部ＨＲ１ｂ２、柱状部ＨＲ１ｂ３、柱状部ＨＲ１ｃ１、柱状部ＨＲ１ｃ２、柱状部ＨＲ１ｃ３、柱状部ＨＲ１ｃ４、柱状部ＨＲ１ｃ５及び柱状部ＨＲ１ｃ６が設けられている。柱状部ＨＲ１ｃ１及び柱状部ＨＲ１ｃ２は、柱状部ＨＲ１ａ１と柱状部ＨＲ１ｂ１の間に設けられている。柱状部ＨＲ１ｃ３及び柱状部ＨＲ１ｃ４は、柱状部ＨＲ１ａ２と柱状部ＨＲ１ｂ２の間に設けられている。柱状部ＨＲ１ｃ５及び柱状部ＨＲ１ｃ６は、柱状部ＨＲ１ａ３と柱状部ＨＲ１ｂ３の間に設けられている。
【0058】
図５は、柱状部ＨＲ１の模式断面図である。
【0059】
各柱状部ＨＲ１は、導電層２７の上面から導電層２１の上面に達するように、導電層２２～２７、絶縁層３８、絶縁層３５～３７を通過して設けられている。また、各柱状部ＨＲ１は、下部柱状部ＬＨＲ１と、上部柱状部ＵＨＲ１と、下部柱状部ＬＨＲ１及び上部柱状部ＵＨＲ１間の接合部ＪＴＴとを含んでいる。なお、例えば、導電層２１、及び導電層２１と半導体基板２０の間の図示しない絶縁層が設けられておらずに、下部柱状部ＬＨＲ１及び絶縁層３８が半導体基板２０と直接接していても良い。
【0060】
上部柱状部ＵＨＲ１は、下部柱状部ＬＨＲ１の上に設けられている。下部柱状部ＬＨＲ１と上部柱状部ＵＨＲ１との間は、接合部ＪＴＴを介して接合（接続）されている。
【0061】
下部柱状部ＬＨＲ１は、下方から上方に向かって、径または断面積が大きくなる部分を有する。また、上部柱状部ＵＨＲ１は、下方から上方に向かって、径または断面積が大きくなる部分を有する。
【0062】
ここで、柱状部ＨＲ１ａ１、柱状部ＨＲ１ａ２、柱状部ＨＲ１ａ３、柱状部ＨＲ１ｂ１、柱状部ＨＲ１ｂ２及び柱状部ＨＲ１ｂ３の内部には、例えば酸素とシリコンを含む絶縁材料が形成されている。言い換えると、柱状部ＨＲ１ａ１、柱状部ＨＲ１ａ２、柱状部ＨＲ１ａ３、柱状部ＨＲ１ｂ１、柱状部ＨＲ１ｂ２及び柱状部ＨＲ１ｂ３は、例えば酸化シリコンである絶縁材料を含む。
【0063】
一方、柱状部ＨＲ１ｃ１、柱状部ＨＲ１ｃ２、柱状部ＨＲ１ｃ３、柱状部ＨＲ１ｃ４、柱状部ＨＲ１ｃ５及び柱状部ＨＲ１ｃ６の内部には、メモリピラーＭＨに含まれる材料が形成されている。言い換えると、柱状部ＨＲ１ｃ１、柱状部ＨＲ１ｃ２、柱状部ＨＲ１ｃ３、柱状部ＨＲ１ｃ４、柱状部ＨＲ１ｃ５及び柱状部ＨＲ１ｃ６は、メモリセルに含まれる材料を含む。ここで、メモリセルに含まれる材料は、例えばブロック絶縁膜２９、絶縁膜３０、トンネル絶縁膜３１、導電性の半導体材料３２及びコア絶縁膜３４に含まれる材料である。
【0064】
第３領域には、柱状部ＨＲ２が設けられている。柱状部ＨＲ２のＸＹ面内での径または断面積は、メモリピラーＭＨの径または断面積よりも大きい。ここで柱状部ＨＲ２の径または断面積とメモリピラーＭＨの径または断面積の比較は、同一のワード線ＷＬ、ダミーワード線ＵＤＷＬ又はダミーワード線ＬＤＷＬを通過する部分で比較をおこなう。
【0065】
【0066】
各柱状部ＨＲ２は、導電層２７の上面から導電層２１の上面に達するように、導電層２２～２７、絶縁層３８、絶縁層３５～３７を通過して設けられている。また、各柱状部ＨＲ２は、下部柱状部ＬＨＲ２と、上部柱状部ＵＨＲ２と、下部柱状部ＬＨＲ２及び上部柱状部ＵＨＲ２間の接合部ＪＴＣとを含んでいる。
【0067】
上部柱状部ＵＨＲ２は、下部柱状部ＬＨＲ２の上に設けられている。下部柱状部ＬＨＲ２と上部柱状部ＵＨＲ２との間は、接合部ＪＴＣを介して接合（接続）されている。例えば、接合部ＪＴＣの外周長または断面積は、下部柱状部ＬＨＲ２と接合部ＪＴＣとの接合部分の外周長または断面積よりも大きい。例えば、接合部ＪＴの外周長または断面積は、上部柱状部ＵＨＲ２と接合部ＪＴとの接合部分の外周長または断面積よりも大きい。
【0068】
下部柱状部ＬＨＲ２は、下方から上方に向かって、径または断面積が大きくなる部分を有する。また、上部柱状部ＵＨＲ２は、下方から上方に向かって、径または断面積が大きくなる部分を有する。
【0069】
そして、下部柱状部ＬＨＲ２ａの上部は、下部柱状部ＬＨＲ１ａ３の上部と、Ｙ方向で接している。下部柱状部ＬＨＲ２ａの上部と下部柱状部ＬＨＲ１ａ３の上部が接する部分の下に設けられた第１積層膜４３は、Ｙ方向の長さが、Ｚ方向において、下方から上方に向かって（第１積層膜４３から第２積層膜４４に向かう方向に向かって）短くなる形状を有している。なお、下部柱状部ＬＨＲ２ａの上部と下部柱状部ＬＨＲ１ａ３の上部が接する部分の下に設けられた第１積層膜４３に含まれる導電層２３の枚数及び絶縁層３５の枚数は、図６に図示したものに限定されるものではない。
【0070】
同様に、下部柱状部ＬＨＲ２ｃ１の上部は、下部柱状部ＬＨＲ１ｃ５の上部と、Ｙ方向で接している。下部柱状部ＬＨＲ２ｃ１の上部と下部柱状部ＬＨＲ１ｃ５の上部が接する部分の下に設けられた第１積層膜４３は、Ｙ方向の長さが、Ｚ方向において、下方から上方に向かって短くなる形状を有している。下部柱状部ＬＨＲ２ｃ２の上部は、下部柱状部ＬＨＲ１ｃ６の上部と、Ｙ方向で接している。下部柱状部ＬＨＲ２ｃ２の上部と下部柱状部ＬＨＲ１ｃ６の上部が接する部分の下に設けられた第１積層膜４３は、Ｙ方向の長さが、Ｚ方向において下方から上方に向かって短くなる形状を有している。下部柱状部ＬＨＲ２ｂの上部は、下部柱状部ＬＨＲ１ｂ３の上部と、Ｙ方向で接している。下部柱状部ＬＨＲ２ｂの上部と下部柱状部ＬＨＲ１ｂ３の上部が接する部分の下に設けられた第１積層膜４３は、Ｙ方向の長さが、Ｚ方向において下方から上方に向かって短くなる形状を有している。
【0071】
また、上部柱状部ＵＨＲ２ａの上部は、上部柱状部ＵＨＲ１ａ３の上部と、Ｙ方向で接している。上部柱状部ＵＨＲ２ａの上部と上部柱状部ＵＨＲ１ａ３の上部が接する部分の下に設けられた第２積層膜４４は、Ｙ方向の長さが、Ｚ方向において、下方から上方に向かって（第１積層膜４３から第２積層膜４４に向かう方向に向かって）短くなる形状を有している。なお、上部柱状部ＵＨＲ２ａの上部と上部柱状部ＵＨＲ１ａ３の上部が接する部分の下に設けられた第２積層膜４４に含まれる導電層２６の枚数及び絶縁層３７の枚数は、図６に図示したものに限定されるものではない。
【0072】
同様に、上部柱状部ＵＨＲ２ｃ１の上部は、上部柱状部ＵＨＲ１ｃ５の上部と、Ｙ方向で接している。上部柱状部ＵＨＲ２ｃ１の上部と上部柱状部ＵＨＲ１ｃ５の上部が接する部分の下に設けられた第２積層膜４４は、Ｙ方向の長さが、Ｚ方向において下方から上方に向かって短くなる形状を有している。上部柱状部ＵＨＲ２ｃ２の上部は、上部柱状部ＵＨＲ１ｃ６の上部と、Ｙ方向で接している。上部柱状部ＵＨＲ２ｃ２の上部と上部柱状部ＵＨＲ１ｃ６の上部が接する部分の下に設けられた第２積層膜４４は、Ｙ方向の長さが、Ｚ方向において下方から上方に向かって短くなる形状を有している。上部柱状部ＵＨＲ２ｂの上部は、上部柱状部ＵＨＲ１ｂ３の上部と、Ｙ方向で接している。上部柱状部ＵＨＲ２ｂの上部と上部柱状部ＵＨＲ１ｂ３の上部が接する部分の下に設けられた第２積層膜４４は、Ｙ方向の長さが、Ｚ方向において下方から上方に向かって短くなる形状を有している。
【0073】
ここで、柱状部ＨＲ２ａ及び柱状部ＨＲ２ｂの内部には、例えば酸素とシリコンを含む絶縁材料が形成されている。言い換えると、柱状部ＨＲ２ａ及び柱状部ＨＲ２ｂは、例えば酸化シリコンである絶縁材料を含む。
【0074】
一方、柱状部ＨＲ２ｃ１及び柱状部ＨＲ２ｃ２の内部には、メモリピラーＭＨに含まれる材料が形成されている。言い換えると、柱状部ＨＲ２ｃ１及び柱状部ＨＲ２ｃ２は、メモリセルに含まれる材料を含む。ここで、メモリセルに含まれる材料は、例えばブロック絶縁膜２９、絶縁膜３０、トンネル絶縁膜３１、導電性の半導体材料３２及びコア絶縁膜３４に含まれる材料である。
【0075】
以上をまとめると、複数の第１柱状部（ＬＨＲ１）は、絶縁材料を含む第５柱状部（ＬＨＲ１ｂ３）と、第５柱状部（ＬＨＲ１ｂ３）と第３方向（Ｘ方向）に離間して設けられ、絶縁材料を含む第６柱状部（ＬＨＲ１ａ３）と、第５柱状部（ＬＨＲ１ｂ３）と第６柱状部（ＬＨＲ１ａ３）の間に設けられ、第１メモリセルに含まれる材料を含む第７柱状部（ＬＨＲ１ｃ５、ＬＨＲ１ｃ６）と、を有し、複数の第２柱状部（ＵＨＲ１）は、絶縁材料を含む第８柱状部（ＵＨＲ１ｂ３）と、第８柱状部（ＵＨＲ１ｂ３）と第３方向（Ｘ方向）に離間して設けられ、絶縁材料を含む第９柱状部（ＵＨＲ１ａ３）と、第８柱状部（ＵＨＲ１ｂ３）と第９柱状部（ＵＨＲ１ａ３）の間に設けられ、第２メモリセルに含まれる材料を含む第１０柱状部（ＵＨＲ１ｃ５、ＵＨＲ１ｃ６）と、を有し、複数の第３柱状部（ＬＨＲ２）は、絶縁材料を含み、第５柱状部（ＬＨＲ１ｂ３）と接する第１１柱状部（ＬＨＲ２ｂ）と、第１１柱状部（ＬＨＲ２ｂ）と第３方向に離間して設けられ、絶縁材料を含み、第６柱状部（ＬＨＲ１ａ３）と接する第１２柱状部（ＬＨＲ２ａ）と、第１１柱状部（ＬＨＲ２ｂ）と第１２柱状部（ＬＨＲ２ａ）の間に設けられ、第１メモリセルに含まれる材料を含み、第７柱状部（ＬＨＲ１ｃ５、ＬＨＲ１ｃ６）と接する第１３柱状部（ＬＨＲ２ｃ１、ＬＨＲ２ｃ２）と、を有し、複数の第４柱状部（ＵＨＲ２）は、絶縁材料を含み第８柱状部（ＵＨＲ１ｂ３）と接する第１４柱状部（ＵＨＲ２ｂ）と、第１４柱状部（ＵＨＲ２ｂ）と第３方向に離間して設けられ、絶縁材料を含む第１５柱状部（ＵＨＲ２ａ）と、第１４柱状部（ＵＨＲ２ｂ）と第１５柱状部（ＵＨＲ２ａ）の間に設けられ、第２メモリセルに含まれる材料を含み、第１０柱状部（ＵＨＲ１ｃ５、ＵＨＲ１ｃ６）と接する第１６柱状部（ＵＨＲ２ｃ１、ＵＨＲ２ｃ２）と、を有する。
【0076】
柱状部ＨＲ１及び柱状部ＨＲ２は、後に説明する、製造工程において用いられる犠牲層５２及び犠牲層５６のリプレイスの際に、第１積層膜４３及び第２積層膜４４の補強のために用いられる。
【0077】
【0078】
ここでは、柱状部ＨＲ１ｃ１、柱状部ＨＲ１ａ１、柱状部ＨＲ１ａ３、柱状部ＨＲ２ａ及びメモリピラーＭＨ１の製造方法を例として説明する。なお、柱状部ＨＲ１ｃ１、柱状部ＨＲ１ａ１、柱状部ＨＲ１ａ３、柱状部ＨＲ２ａ及びメモリピラーＭＨ１の形状は、図３乃至図６に示した形状と一致しない場合がある。
【0079】
まず、絶縁層５０と、犠牲層５２と、絶縁層５０と、が一層ずつ交互に形成された積層膜と、かかる積層膜の犠牲層５２上に形成された絶縁層３６に対し、柱状部ＨＲ１が形成されるための孔６０を形成する。絶縁層５０は、例えば酸素とシリコンを含む膜であり、絶縁層３５となる膜である。犠牲層５２は、例えば窒素とシリコンを含む膜であり、導電層２２、導電層２３及び導電層２４にリプレイスされる膜である。
【0080】
具体的には、例えば、図示しない、カーボンを含むハードマスクを絶縁層３６の上に形成し、ハードマスクの上に、図示しないフォトレジストを形成する。次に、フォトリソグラフィーにより、フォトレジストを加工する。次に、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、加工されたフォトレジストを用いてハードマスクを加工する。次に、フォトレジストを除去する。次に、ＲＩＥ法により、絶縁層５０と、犠牲層５２と、が一層ずつ交互に形成された積層膜と、絶縁層３６に、加工されたハードマスクを用いて孔６０を形成する。次に、アッシングにより、ハードマスクを除去する。
【0081】
次に、孔６０の上部に、カーボン材料６２を形成する。次に、絶縁層３６の上に形成されたカーボン材料６２をエッチバックにより除去する。この結果、孔６０の内部に、カーボン材料６２が残る（図７）。
【0082】
次に、絶縁層５０と、犠牲層５２と、が一層ずつ交互に形成された積層膜と、かかる積層膜の上に形成された絶縁層３６に、柱状部ＨＲ２が形成される孔６６及びメモリピラーＭＨが形成される孔６８を形成する（図８）。
【0083】
具体的には、絶縁層３６の上に、カーボンを含むハードマスク６４を形成する。次に、ハードマスク６４の上に図示しないフォトレジストを形成する。次に、フォトリソグラフィーにより、フォトレジストを加工する。次に、ＲＩＥ法により、加工されたフォトレジストを用いてハードマスク６４を加工する。次に、フォトレジストを除去する。次に、ＲＩＥ法により、絶縁層５０と、犠牲層５２と、が一層ずつ交互に形成された積層膜と、かかる積層膜の上に形成された絶縁層３６に、加工されたハードマスク６４を用いて、孔６６及び孔６８を形成する。
【0084】
この際、孔６６の上部が一部の孔６０の上部に接するように、孔６６を形成する。孔６６の上部と一部の孔６０の上部が接する部分の下には、絶縁層５０と、犠牲層５２と、が一層ずつ交互に形成された積層膜の一部が残る。また、孔６８の径または断面積は、孔６０及び孔６６の径または断面積より小さくなるようにする。
【0085】
次に、アッシングにより、ハードマスク６４及びカーボン材料６２を除去する（図９）。
【0086】
次に、犠牲カーボン７０を成膜した後エッチバックする。次に、絶縁層３６に、接合部ＪＴ、ＪＴＴ及びＪＴＣを形成するための孔３６ａを形成する（図１０）。
【0087】
次に、犠牲カーボン７０の上に、犠牲カーボン７２を成膜した後エッチバックする。次に、メモリピラーＭＨが形成される孔６８の上に、フォトレジスト７４を形成する（図１１）。
【0088】
次に、エッチバックにより、フォトレジスト７４及びフォトレジスト７４の下の犠牲カーボン７２以外の犠牲カーボン７２を除去する。ここで、フォトレジスト７４の膜厚は、かかるエッチバックのプロセスで犠牲カーボン７２と同時に除去できる程度の膜厚に制御されていることが好ましい(図１２)。
【0089】
次に、犠牲カーボン７２が除去された場所に、アモルファスシリコン７６を成膜し、エッチバックにより絶縁層３６の上面を平坦化する（図１３）。
【0090】
次に、絶縁層３６の上に、犠牲層５６と、絶縁層５４と、が一層ずつ交互に形成された積層膜と、かかる積層膜の犠牲層５６上に形成された絶縁層４２を形成する。絶縁層５４は、例えば酸素とシリコンを含む膜であり、絶縁層３７となる膜である。犠牲層５６は、例えば窒素とシリコンを含む膜であり、導電層２５、導電層２６及び導電層２７にリプレイスされる膜である。
【0091】
次に、絶縁層５４と、犠牲層５６と、が一層ずつ交互に形成された積層膜と、かかる積層膜の犠牲層５６上に形成された絶縁層４２に対し、孔７８を形成する。孔７８は、例えばＵＨＲ１ｃ１、ＵＨＲ１ａ１及びＵＨＲ１ａ３が形成される孔である（図１４）。
【0092】
次に、アモルファスシリコン７６を、例えばウェットエッチングにより除去する。次に、孔７８の上部に、カーボン材料８０を形成する。次に、絶縁層４２の上に形成されたカーボン材料８０をエッチバックにより除去する。この結果、孔７８の内部に、カーボン材料８０が残る（図１５）。
【0093】
次に、図８に示したプロセスと同様にして、孔８２及び孔８４を形成する。この際、孔８２の上部が一部の孔７８の上部に接続されるように、孔８２を形成する。接続された、孔８２の上部と一部の孔７８の下には、絶縁層５４と、犠牲層５６と、が一層ずつ交互に形成された積層膜の一部が残る。また、孔８４の径または断面積は、孔７８及び孔８２の径または断面積より小さくなるようにする(図１６)。
【0094】
次に、アッシングにより、犠牲カーボン７０、犠牲カーボン７２、カーボン材料８０、ハードマスク６４を除去する（図１７）。
【0095】
次に、図１８に示したようなハードマスク８６を形成した上で、ＨＲ１ａ１を、酸素とシリコン等を含む絶縁物により充填する。同様に、ＨＲ１ａ２、ＨＲ１ａ３、ＨＲ２ａ、ＨＲ１ｂ１、ＨＲ１ｂ２、ＨＲ１ｂ３、ＨＲ２ｂを、酸素とシリコン等を含む絶縁物９８又は絶縁物９９により充填する（図１８）。
【0096】
次に、ハードマスク８６をアッシングにより除去する。次に、メモリピラーＭＨ、ＨＲ１ｃ１、ＨＲ１ｃ２、ＨＲ１ｃ３、ＨＲ１ｃ４、ＨＲ２ｃ１及びＨＲ２ｃ２に、メモリピラーＭＨに含まれる構造及びアモルファスシリコン３３を形成する。
【0097】
次に、犠牲層５２から導電層２２、導電層２３及び導電層２４へのリプレイス、及び犠牲層５６から導電層２５、導電層２６及び導電層２７へのリプレイスを行う。例えば、後に絶縁膜４５ａ及び絶縁膜４５ｂが形成される図示しない開口部を経由した、リン酸（Ｈ３ＰＯ４）を用いたウェットエッチングにより、犠牲層５２及び犠牲層５６を除去する。次に、例えばＣＶＤ法により、タングステン（Ｗ）と、タングステンの周囲のバリアメタル膜と、を有する導電層２２、導電層２３及び導電層２４、導電層２５、導電層２６及び導電層２７を形成する。次に、かかるウェットエッチングに用いられた図示しない開口部の内部に、絶縁膜４５ａ及び絶縁膜４５ｂを形成する。
【0098】
次に、絶縁層４２の上に、導電性のコンタクトプラグＢＬＣ及び導電体２８を適宜形成し、実施形態の半導体記憶装置を得る。
【0099】
次に、実施形態の半導体記憶装置の作用効果を記載する。
【0100】
比較形態として、製造工程において、メモリピラーＭＨが形成される孔と、柱状部ＨＲが形成される孔を、それぞれ別の工程で形成することを考える。例えば、実施形態の半導体記憶装置のように、メモリピラーＭＨが形成される孔の径または断面積と柱状部ＨＲが形成される孔の径または断面積が異なる場合には、別の工程で製造を行った方が、速くかつ正確に孔を形成できる場合がある。
【0101】
ここで、メモリピラーＭＨが形成される孔と柱状部ＨＲが形成される孔の接触を許容しない場合には、メモリピラーＭＨが形成される孔と柱状部ＨＲが形成される孔の距離が、例えば図４で示したＹ方向において、十分に確保されることが好ましい。メモリピラーＭＨの孔を形成するためのマスクの孔の位置と、柱状部ＨＲの孔を形成するためのマスクの孔の位置に、ズレが生じることがあるためである。
【0102】
しかし、犠牲層５２及び犠牲層５６のリプレイスのため犠牲層５２及び犠牲層５６が除去された際に、メモリピラーＭＨが形成される孔と柱状部ＨＲが形成される孔の間における、絶縁層５０が積層された構造及び絶縁層５４が積層された構造が維持できずに破壊してしまうおそれがあった。絶縁層５０が積層された構造及び絶縁層５４が積層された構造は、絶縁層５０間の導電膜及び絶縁層５４間の導電膜が設けられていないため、強度の低い構造である。そのため、メモリピラーＭＨが形成される孔と柱状部ＨＲが形成される孔の距離が長い場合には、絶縁層５０又は絶縁層５４が撓んで破壊されるおそれがあった。
【0103】
そこで、実施形態の半導体記憶装置は、第１絶縁膜と第２絶縁膜の間において、それぞれ第１積層膜を第１方向に貫通し、それぞれ複数の第１メモリピラーと第２方向に離間して設けられ、第１メモリピラーよりも第２方向と第３方向と平行な第１面における断面積が大きい複数の第１柱状部と、第１絶縁膜と第２絶縁膜の間において、それぞれ第２積層膜を第１方向に貫通し、それぞれ複数の第２メモリピラーと第２方向に離間して設けられ、第２メモリピラーよりも第２方向と第３方向と平行な第２面における断面積が大きく、それぞれ複数の第１柱状部と第１方向で接続された、複数の第２柱状部と、第１メモリピラーと第１柱状部の間において、それぞれ第１積層膜を第１方向に貫通し、それぞれ第１メモリピラーと離間して、それぞれ第１柱状部と第２方向で接して設けられ、第１メモリピラーよりも第１面における断面積が大きい複数の第３柱状部と、第２メモリピラーと第２柱状部の間において、それぞれ第２積層膜を第１方向に貫通し、それぞれ第２メモリピラーと離間して、それぞれ第２柱状部と第２方向で接して設けられ、第２メモリピラーよりも第２面における断面積が大きく、それぞれ複数の第３柱状部と第１方向で接続された、複数の第４柱状部と、を備える。
【0104】
言い換えると、実施形態の半導体記憶装置においては、メモリピラーＭＨと柱状部ＨＲ１の間に、柱状部ＨＲ１と接触させるための柱状部ＨＲ２が設けられている。
【0105】
柱状部ＨＲ２には、メモリセルは設けられない。そのため、柱状部ＨＲ２が柱状部ＨＲ１と接触していてもかまわない。
【0106】
また、通常、柱状部ＨＲ２内へのメモリピラーＭＨが有する構造の形成は、他のメモリピラーＭＨの形成と同時に行われる。この形成の際に、径または断面積の大きい柱状部ＨＲ２が、一連のメモリピラーＭＨの端部に設けられているために、メモリピラーＭＨの形成が容易となる。
【0107】
柱状部ＨＲ２に接触される柱状部ＨＲ１の、上部柱状部ＵＨＲ１が形成されるための孔７８ｃの形成は、アモルファスシリコン７６をストッパー膜として行われる。アモルファスシリコン７６が設けられていない場合、孔７８の形成の際に、下部柱状部ＨＲ２ａの形状も意図しない変形を生じるおそれがある。また、例えば導電層２１が設けられている場合には、導電層２１が損傷されるおそれがある。
【0108】
また、絶縁のため、絶縁膜４５の近傍の柱状部ＨＲ１ａ１、柱状部ＨＲ１ａ２、柱状部ＨＲ１ａ３、柱状部ＨＲ２ａ、柱状部ＨＲ１ｂ１、柱状部ＨＲ１ｂ２、柱状部ＨＲ１ｂ３、柱状部ＨＲ２ｂは、絶縁材料を含む。一方、絶縁膜４５と離間して設けられた柱状部ＨＲ１ｃ１、柱状部ＨＲ１ｃ２、柱状部ＨＲ１ｃ３、柱状部ＨＲ１ｃ４、柱状部ＨＲ１ｃ５、柱状部ＨＲ１ｃ６、柱状部ＨＲ２ｃ１及び柱状部ＨＲ２ｃ２は、メモリセルに含まれる材料を含む。これは、絶縁膜４５と離間して設けられた柱状部ＨＲ１ｃ１、柱状部ＨＲ１ｃ２、柱状部ＨＲ１ｃ３、柱状部ＨＲ１ｃ４、柱状部ＨＲ１ｃ５、柱状部ＨＲ１ｃ６、柱状部ＨＲ２ｃ１及び柱状部ＨＲ２ｃ２が絶縁材料を含むようにした場合、上述のリプレイスの際に、柱状部ＨＲ付近の絶縁層５０が積層された構造及び絶縁層５４が積層された構造が維持できずに破壊してしまうおそれがあるためである。
【0109】
実施形態の半導体記憶装置によれば、製造が容易な半導体記憶装置の提供が可能となる。
【0110】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0111】
１０ ：半導体記憶装置
２３ ：第１導電層
２６ ：第２導電層
３５ ：第１絶縁層
３７ ：第２絶縁層
４３ ：第１積層膜
４４ ：第２積層膜
４５ａ ：第１絶縁膜
４５ｂ ：第２絶縁膜
ＭＨ ：メモリピラー
ＬＨＲ１ ：第１柱状部
ＵＨＲ１ ：第２柱状部
ＬＨＲ２ ：第３柱状部
ＵＨＲ２ ：第４柱状部
ＬＨＲ１ｂ３ ：第５柱状部
ＬＨＲ１ａ３ ：第６柱状部
ＬＨＲ１ｃ５ ：第７柱状部
ＵＨＲ１ｂ３ ：第８柱状部
ＵＨＲ１ａ３ ：第９柱状部
ＵＨＲ１ｃ５ ：第１０柱状部
ＬＨＲ２ｂ ：第１１柱状部
ＬＨＲ２ａ ：第１２柱状部
ＬＨＲ２ｃ１ ：第１３柱状部
ＵＨＲ２ｂ ：第１４柱状部
ＵＨＲ２ａ ：第１５柱状部
ＵＨＲ２ｃ１ ：第１６柱状部
２３ ：第１導電層
２６ ：第２導電層
３５ ：第１絶縁層
３７ ：第２絶縁層
４３ ：第１積層膜
４４ ：第２積層膜
４５ａ ：第１絶縁膜
４５ｂ ：第２絶縁膜
ＭＨ ：メモリピラー
ＬＨＲ１ ：第１柱状部
ＵＨＲ１ ：第２柱状部
ＬＨＲ２ ：第３柱状部
ＵＨＲ２ ：第４柱状部
ＬＨＲ１ｂ３ ：第５柱状部
ＬＨＲ１ａ３ ：第６柱状部
ＬＨＲ１ｃ５ ：第７柱状部
ＵＨＲ１ｂ３ ：第８柱状部
ＵＨＲ１ａ３ ：第９柱状部
ＵＨＲ１ｃ５ ：第１０柱状部
ＬＨＲ２ｂ ：第１１柱状部
ＬＨＲ２ａ ：第１２柱状部
ＬＨＲ２ｃ１ ：第１３柱状部
ＵＨＲ２ｂ ：第１４柱状部
ＵＨＲ２ａ ：第１５柱状部
ＵＨＲ２ｃ１ ：第１６柱状部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】