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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134685
(43)【公開日】2024-10-04
(54)【発明の名称】半導体記憶装置及び半導体装置
(51)【国際特許分類】
H10B 43/40 20230101AFI20240927BHJP
H10B 43/27 20230101ALI20240927BHJP
H10B 43/50 20230101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
H01L 21/8234 20060101ALI20240927BHJP
H10B 41/27 20230101ALI20240927BHJP
H10B 41/50 20230101ALI20240927BHJP
H10B 41/40 20230101ALI20240927BHJP
H01L 21/822 20060101ALI20240927BHJP
H01L 27/00 20060101ALI20240927BHJP
【ＦＩ】
H10B43/40
H10B43/27
H10B43/50
H01L29/78 371
H01L27/088 E
H01L27/088 D
H10B41/27
H10B41/50
H10B41/40
H01L27/04 E
H01L27/00 301C
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023045012
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】細村 嘉一
(72)【発明者】
【氏名】小池 豪
(72)【発明者】
【氏名】清水 優
(72)【発明者】
【氏名】中村 正己
(72)【発明者】
【氏名】濱中 啓伸
(72)【発明者】
【氏名】和田 秀雄
【テーマコード（参考）】
5F038
5F048
5F083
5F101
【Ｆターム（参考）】
5F038BE07
5F038BE09
5F038CA03
5F038CA05
5F038CA10
5F038CA16
5F038CA18
5F038CD02
5F038CD09
5F038CD10
5F038CD12
5F038CD13
5F038CD18
5F038DF05
5F038EZ01
5F038EZ07
5F038EZ14
5F038EZ15
5F038EZ17
5F038EZ20
5F048AA01
5F048AB01
5F048AC01
5F048BA01
5F048BA19
5F048BA20
5F048BB06
5F048BB07
5F048BB09
5F048BC03
5F048BC18
5F048BD07
5F048BE02
5F048BE03
5F048BF02
5F048BF04
5F048BF05
5F048BF07
5F048BF15
5F048BF16
5F048BG13
5F048CB01
5F048CB03
5F048CB04
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083GA02
5F083GA03
5F083GA10
5F083JA04
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083KA18
5F083LA03
5F083LA05
5F083LA10
5F083LA21
5F083LA25
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083NA01
5F083ZA21
5F083ZA29
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD30
5F101BD34
5F101BF05
(57)【要約】
【課題】高速に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、第１配線層と、基板と第１配線層の間に設けられた第２配線層と、基板と第２配線層の間に設けられたメモリセルアレイ層とを備える。メモリセルアレイ層は、基板の表面と交差する第１方向に延伸するコンタクトを備える。第１配線層は、接続部、パッド電極部、及び周縁部を含む第２導電層を有する。接続部は、コンタクトの第１方向の一端に接続される。第２配線層は、前記第２導電層の接続部及びパッド電極部を含む領域に設けられた第１開口及び前記第２導電層の周縁部を取り囲む環状の第１スリットを有する。
【選択図】図１５
【解決手段】半導体記憶装置は、基板と、第１配線層と、基板と第１配線層の間に設けられた第２配線層と、基板と第２配線層の間に設けられたメモリセルアレイ層とを備える。メモリセルアレイ層は、基板の表面と交差する第１方向に延伸するコンタクトを備える。第１配線層は、接続部、パッド電極部、及び周縁部を含む第２導電層を有する。接続部は、コンタクトの第１方向の一端に接続される。第２配線層は、前記第２導電層の接続部及びパッド電極部を含む領域に設けられた第１開口及び前記第２導電層の周縁部を取り囲む環状の第１スリットを有する。
【選択図】図１５
【特許請求の範囲】
【請求項1】
基板と、
第１配線層と、
前記基板と、前記第１配線層と、の間に設けられた第２配線層と、
前記基板と、前記第２配線層と、の間に設けられたメモリセルアレイ層と
を備え、
前記メモリセルアレイ層は、
前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層と対向する半導体層と、
前記複数の第１導電層と、前記半導体層と、の間に設けられた電荷蓄積層と、
前記第１方向に延伸するコンタクトと、を備え、
前記第１配線層は、
接続部、パッド電極部、及び周縁部を含む第２導電層を有し、
前記接続部は、前記コンタクトの前記第１方向の一端に接続され、
前記第２配線層は、
前記第２導電層の前記接続部及び前記パッド電極部を含む領域に設けられた第１開口、及び前記第２導電層の周縁部を取り囲む環状の第１スリットを有する
半導体記憶装置。
第１配線層と、
前記基板と、前記第１配線層と、の間に設けられた第２配線層と、
前記基板と、前記第２配線層と、の間に設けられたメモリセルアレイ層と
を備え、
前記メモリセルアレイ層は、
前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層と対向する半導体層と、
前記複数の第１導電層と、前記半導体層と、の間に設けられた電荷蓄積層と、
前記第１方向に延伸するコンタクトと、を備え、
前記第１配線層は、
接続部、パッド電極部、及び周縁部を含む第２導電層を有し、
前記接続部は、前記コンタクトの前記第１方向の一端に接続され、
前記第２配線層は、
前記第２導電層の前記接続部及び前記パッド電極部を含む領域に設けられた第１開口、及び前記第２導電層の周縁部を取り囲む環状の第１スリットを有する
半導体記憶装置。
【請求項2】
前記第２導電層のパッド電極部は、アドレス、コマンド、データ、又は制御信号の入力、出力、又は入出力に使用する信号端子用の外部パッド電極として機能する
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記第２配線層は、ソース線を含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項4】
前記基板と、前記メモリセルアレイ層と、の間に設けられた第３配線層を有し、
前記コンタクトの前記第１方向の他端は、前記第３配線層内の配線に接続され、
前記第３配線層はビット線を含む
請求項１記載の半導体記憶装置。
前記コンタクトの前記第１方向の他端は、前記第３配線層内の配線に接続され、
前記第３配線層はビット線を含む
請求項１記載の半導体記憶装置。
【請求項5】
前記第２配線層は、前記第１スリットの周囲に第２スリットを更に有する
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項6】
前記第２配線層は、前記第１開口と前記第１スリットとの間に環状の第３導電層を有する
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項7】
前記第２配線層は、前記第１開口と前記第１スリットとの間に環状の第３導電層を有し、前記第１スリットと前記第２スリットとの間に環状の第４導電層を有する
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項8】
前記第２配線層は、前記第１開口と前記第１スリットとの間に環状に配置された複数の第３導電層を有する
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項9】
前記第２配線層は、前記第１開口と前記第１スリットとの間に環状の第３導電層を有し、前記第１スリットと前記第２スリットとの間に環状に配置された複数の第４導電層を有する
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項10】
前記基板と、前記メモリセルアレイ層と、の間に設けられた第３配線層を有し、
前記コンタクトの前記第１方向の他端は、前記第３配線層内の配線に接続され、
前記第３導電層は、前記第３配線層とは接続されていない
請求項６～９のいずれか１項記載の半導体記憶装置。
前記コンタクトの前記第１方向の他端は、前記第３配線層内の配線に接続され、
前記第３導電層は、前記第３配線層とは接続されていない
請求項６～９のいずれか１項記載の半導体記憶装置。
【請求項11】
前記第３導電層は、フローティング状態である
請求項６～９のいずれか１項記載の半導体記憶装置。
請求項６～９のいずれか１項記載の半導体記憶装置。
【請求項12】
前記第２配線層の前記第１スリットは、エアギャップを含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項13】
前記第２配線層の上部には、第１絶縁層が設けられ、
前記第２配線層の前記第１スリットの前記基板と平行な方向の幅は、前記第１絶縁層の膜厚の０．１～０．５倍である
請求項１記載の半導体記憶装置。
前記第２配線層の前記第１スリットの前記基板と平行な方向の幅は、前記第１絶縁層の膜厚の０．１～０．５倍である
請求項１記載の半導体記憶装置。
【請求項14】
前記第１配線層は、
接続部、パッド電極部、及び周縁部を含む、電源端子用の外部パッド電極として機能する第５導電層を有し、
前記第２配線層は、
前記第５導電層の前記接続部及びパッド電極部を含む領域に設けられた第２開口を有する
請求項１記載の半導体記憶装置。
接続部、パッド電極部、及び周縁部を含む、電源端子用の外部パッド電極として機能する第５導電層を有し、
前記第２配線層は、
前記第５導電層の前記接続部及びパッド電極部を含む領域に設けられた第２開口を有する
請求項１記載の半導体記憶装置。
【請求項15】
前記第２配線層は、前記第５導電層の周縁部を取り囲む環状のスリットが設けられていない
請求項１４記載の半導体記憶装置。
請求項１４記載の半導体記憶装置。
【請求項16】
前記第２導電層のパッド電極部の前記第１方向の位置は、前記接続部及び前記周縁部の間である
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項17】
基板と、
第１配線層と、
前記基板と、前記第１配線層と、の間に設けられた第２配線層と、
前記基板の表面と交差する第１方向に延伸するコンタクトと、
を備え、
前記第１配線層は、
接続部、パッド電極部、及び周縁部を含む第１導電層を有し、
前記接続部は、前記コンタクトの前記第１方向の一端に接続され、
前記第２配線層は、
前記第１導電層の前記接続部及び前記パッド電極部を含む領域に設けられた第１開口、及び前記第１導 電層の周縁部を取り囲む環状の第１スリットを有する
半導体装置。
第１配線層と、
前記基板と、前記第１配線層と、の間に設けられた第２配線層と、
前記基板の表面と交差する第１方向に延伸するコンタクトと、
を備え、
前記第１配線層は、
接続部、パッド電極部、及び周縁部を含む第１導電層を有し、
前記接続部は、前記コンタクトの前記第１方向の一端に接続され、
前記第２配線層は、
前記第１導電層の前記接続部及び前記パッド電極部を含む領域に設けられた第１開口、及び前記第１導 電層の周縁部を取り囲む環状の第１スリットを有する
半導体装置。
【請求項18】
前記基板と、前記第２配線層と、の間に設けられた第３配線層（Ｍ０）を有し、
前記コンタクトの前記第１方向の他端は、前記第３配線層内の配線に接続され、
前記第１配線層と前記第２配線層の前記第１方向の距離は、前記第２配線層と前記第３配線層との前記第１方向の距離に比べて短い
請求項１７記載の半導体装置。
前記コンタクトの前記第１方向の他端は、前記第３配線層内の配線に接続され、
前記第１配線層と前記第２配線層の前記第１方向の距離は、前記第２配線層と前記第３配線層との前記第１方向の距離に比べて短い
請求項１７記載の半導体装置。
【請求項19】
前記基板と、第２配線層と、の間に設けられた第３配線層を有し、
前記コンタクトの前記第１方向の他端は、前記第３配線層内の配線に接続され、
前記第２配線層は、前記第１開口と前記第１スリットとの間に環状の第２導電層を有し、
前記第２導電層は、前記第３配線層とは接続されていない
請求項１７項記載の半導体装置。
前記コンタクトの前記第１方向の他端は、前記第３配線層内の配線に接続され、
前記第２配線層は、前記第１開口と前記第１スリットとの間に環状の第２導電層を有し、
前記第２導電層は、前記第３配線層とは接続されていない
請求項１７項記載の半導体装置。
【請求項20】
前記第２配線層は、前記第１開口と前記第１スリットとの間に環状の第２導電層を有し、
前記第２導電層は、フローティング状態である
請求項１７記載の半導体装置。
前記第２導電層は、フローティング状態である
請求項１７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置及び半導体装置に関する。
【背景技術】
【0002】
基板と、基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸し複数の導電層と対向する半導体層と、複数の導電層と半導体層との間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許公開２０２２／００６９０９３
【発明の概要】
【発明が解決しようとする課題】
【0004】
高速に動作する半導体記憶装置及び半導体装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、基板と、第１配線層と、前記基板と、前記第１配線層と、の間に設けられた第２配線層と、前記基板と、前記第２配線層と、の間に設けられたメモリセルアレイ層と、を備える。前記メモリセルアレイ層は、前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、前記第１方向に延伸し、前記複数の第１導電層と対向する半導体層と、前記複数の第１導電層と、前記半導体層と、の間に設けられた電荷蓄積層と、前記第１方向に延伸するコンタクトと、を備える。前記第１配線層は、接続部、パッド電極部、及び周縁部を含む第２導電層を有する。前記接続部は、前記コンタクトの前記第１方向の一端に接続される。前記第２配線層は、前記第２導電層の前記接続部及びパッド電極部を含む領域に設けられた第１開口及び前記第２導電層の周縁部を取り囲む環状の第１スリットを有する。
【0006】
また、一の実施形態に係る半導体装置は、基板と、第１配線層と、前記基板と、前記第１配線層と、の間に設けられた第２配線層と、前記基板の表面と交差する第１方向に延伸するコンタクトと、を備える。前記第１配線層は、接続部、パッド電極部、及び周縁部を含む第１導電層を有する。前記接続部は、前記コンタクトの前記第１方向の一端に接続される。前記第２配線層は、前記第１導電層の前記接続部及び前記パッド電極部を含む領域に設けられた第１開口、及び前記第１導電層の周縁部を取り囲む環状の第１スリットを有する。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。
【図2】同半導体記憶装置の構成例を示す模式的な側面図である。
【図3】同半導体記憶装置の構成例を示す模式的な平面図である。
【図4】同半導体記憶装置の構成例を示す模式的なブロック図である。
【図5】同半導体記憶装置の一部の構成を示す模式的な回路図である。
【図6】同半導体記憶装置の一部の構成を示す模式的な回路図である。
【図7】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図8】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図9】同半導体記憶装置の一部の構成を示す模式的な底面図である。
【図10】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図13】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図14】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図15】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図16】同半導体記憶装置の一部の構成を示す模式的な断面図及び平面図である。
【図17】同半導体記憶装置の製造方法を説明するための同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図18】同半導体記憶装置の製造方法を説明するための同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図19】同半導体記憶装置の製造方法を説明するための同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図20】同半導体記憶装置の製造方法を説明するための同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図21】同半導体記憶装置の製造方法を説明するための同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図22】同半導体記憶装置の製造方法を説明するための同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図23】同半導体記憶装置の製造方法を説明するための同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図24】同半導体記憶装置の製造方法を説明するための同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図25】同半導体記憶装置の製造方法を説明するための同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図26】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図27】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図28】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図29】第１実施形態の変形例１に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図30】第２実施形態の変形例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図31】第１実施形態の変形例２に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図32】第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【発明を実施するための形態】
【0008】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【0009】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0010】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0011】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0012】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0013】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0014】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0015】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0016】
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
【0017】
【0018】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を実行する。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を実行する。
【0019】
【0020】
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。
【0021】
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
【0022】
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
【0023】
［メモリダイＭＤの回路構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、後述する入出力制御回路Ｉ／Ｏ及び論理回路ＣＴＲの一部の構成を示す模式的な回路図である。説明の都合上、図４～図６では一部の構成を省略する。
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、後述する入出力制御回路Ｉ／Ｏ及び論理回路ＣＴＲの一部の構成を示す模式的な回路図である。説明の都合上、図４～図６では一部の構成を省略する。
【0024】
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0025】
図４に示す様に、メモリダイＭＤは、ユーザデータを記憶するメモリセルアレイＭＣＡ０，ＭＣＡ１と、メモリセルアレイＭＣＡ０，ＭＣＡ１に接続された周辺回路ＰＣと、を備える。尚、以下の説明においては、メモリセルアレイＭＣＡ０，ＭＣＡ１を、メモリセルアレイＭＣＡと呼ぶ場合がある。
【0026】
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0027】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【0028】
メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、通常、１ビット又は複数ビットのユーザデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0029】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、ドレイン側選択ゲート線ＳＧＤ、及び、ソース側選択ゲート線ＳＧＳが接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。以下、ドレイン側選択ゲート線ＳＧＤ、及び、ソース側選択ゲート線ＳＧＳを、単に選択ゲート線（ＳＧＤ、ＳＧＳ）と呼ぶ事がある。
【0030】
［周辺回路ＰＣの回路構成］
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。
【0031】
［ロウデコーダＲＤの構成］
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
【0032】
［センスアンプＳＡの構成］
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１（データレジスタ）と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１（データレジスタ）と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
【0033】
尚、以下の説明においては、センスアンプモジュールＳＡＭ０，ＳＡＭ１を、センスアンプモジュールＳＡＭと呼び、キャッシュメモリＣＭ０，ＣＭ１を、キャッシュメモリＣＭと呼び、ラッチ回路ＸＤＬ０，ＸＤＬ１を、ラッチ回路ＸＤＬと呼ぶ場合がある。
【0034】
複数のラッチ回路ＸＤＬは、それぞれセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。ラッチ回路ＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータ又はメモリセルＭＣから読み出されたユーザデータが格納される。
【0035】
キャッシュメモリＣＭには、例えば、カラムデコーダが接続される。カラムデコーダは、アドレスレジスタＡＤＲ（図４）に格納されたカラムアドレスＣＡをデコードし、カラムアドレスＣＡに対応するラッチ回路ＸＤＬを選択する。
【0036】
尚、これら複数のラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、書込動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路に含まれるユーザデータＤａｔは、読出動作の際に、ラッチ回路ＸＤＬに順次転送される。また、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、データアウト動作の際に、入出力制御回路Ｉ／Ｏに順次転送される。
【0037】
［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図４）は、例えば、レギュレータ等の降圧回路及びチャージポンプ回路等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。電圧供給線から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
電圧生成回路ＶＧ（図４）は、例えば、レギュレータ等の降圧回路及びチャージポンプ回路等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。電圧供給線から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0038】
［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
【0039】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
【0040】
［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡｄｄを保持する。
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡｄｄを保持する。
【0041】
尚、アドレスデータＡｄｄは、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
【0042】
［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが格納されると、シーケンサＳＱＣに制御信号が送信される。
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが格納されると、シーケンサＳＱＣに制御信号が送信される。
【0043】
［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディ／ビジー情報を保持する。
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディ／ビジー情報を保持する。
【0044】
［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図４）は、例えば図６に示す様に、データ信号入出力端子ＤＱ０～ＤＱ７、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳ、及びデータバスインバージョン信号入出力端子ＤＢＩの各々に接続された入力回路２０１及び出力回路２０２を備える。入力回路２０１は、例えば、コンパレータ等のレシーバである。出力回路２０２は、例えば、ＯＣＤ（Off Chip Driver）回路等のドライバである。また、入出力制御回路Ｉ／Ｏは、ＺＱ（出力インピーダンス）較正用端子ＺＱを備える。
入出力制御回路Ｉ／Ｏ（図４）は、例えば図６に示す様に、データ信号入出力端子ＤＱ０～ＤＱ７、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳ、及びデータバスインバージョン信号入出力端子ＤＢＩの各々に接続された入力回路２０１及び出力回路２０２を備える。入力回路２０１は、例えば、コンパレータ等のレシーバである。出力回路２０２は、例えば、ＯＣＤ（Off Chip Driver）回路等のドライバである。また、入出力制御回路Ｉ／Ｏは、ＺＱ（出力インピーダンス）較正用端子ＺＱを備える。
【0045】
また、入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７の各々に対応して設けられた複数のラッチ回路２０３を備える。これら複数のラッチ回路２０３は、対応するデータ信号入出力端子ＤＱ０～ＤＱ７に接続された入力回路２０１の出力端子に接続されている。また、これら複数のラッチ回路２０３は、上述した様な、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの入力信号の切り替えのタイミングで、入力回路２０１の出力端子の電圧値に応じて、“Ｈ”又は“Ｌ”をラッチする。
【0046】
また、入出力制御回路Ｉ／Ｏ（図４）は、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々に対応して設けられた信号転送回路２０４を備える。信号転送回路２０４は、例えば、直列に接続された偶数個のＣＭＯＳインバータを備える。信号転送回路２０４の入力端子は、入力回路２０１の出力端子に接続されている。信号転送回路２０４の出力端子は、ラッチ回路２０３に接続されている。
【0047】
また、入出力制御回路Ｉ／Ｏ（図４）は、内部パス遅延検出回路２０５を備える。内部パス遅延検出回路２０５は、データ信号入出力端子ＤＱ０～ＤＱ７に対応する信号の伝搬経路と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳに対応する信号の伝搬経路と、の間の信号の遅延量の差を検出する。
【0048】
［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図４）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
論理回路ＣＴＲ（図４）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【0049】
論理回路ＣＴＲは、例えば図６に示す様に、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥの各々に接続された入力回路２０１と、外部制御端子ＣＬＥ，ＡＬＥの各々に接続された出力回路２０２と、を備える。尚、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
【0050】
外部制御端子／ＣＥを介して入力された信号（例えば、チップイネーブル信号）は、メモリダイＭＤの選択に際して用いられる。例えば、外部制御端子／ＣＥに“Ｌ”が入力されたメモリダイＭＤは、ユーザデータＤａｔ、コマンドデータＣｍｄ及びアドレスデータＡｄｄ（以下、単に「データ」と呼ぶ場合がある。）の入出力が可能な状態となる。また、例えば、外部制御端子／ＣＥに“Ｈ”が入力されたメモリダイＭＤは、データの入出力が不可能な状態となる。
【0051】
外部制御端子ＣＬＥを介して入力された信号（例えば、コマンドラッチイネーブル信号）は、コマンドレジスタＣＭＲの使用等に際して用いられる。
【0052】
外部制御端子ＡＬＥを介して入力された信号（例えば、アドレスラッチイネーブル信号）は、アドレスレジスタＡＤＲの使用等に際して用いられる。
【0053】
外部制御端子／ＷＥを介して入力された信号（例えば、ライトイネーブル信号）は、コントローラダイＣＤからメモリダイＭＤへのデータの入力等に際して用いられる。
【0054】
外部制御端子／ＲＥ，ＲＥを介して入力された信号（例えば、リードイネーブル信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの出力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７から出力されるデータは、外部制御端子／ＲＥの電圧の立ち下がりエッジ（入力信号の切り換え）及び外部制御端子ＲＥの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミング、並びに、外部制御端子／ＲＥの電圧の立ち上がりエッジ（入力信号の切り換え）及び外部制御端子ＲＥの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミングで切り替わる。
【0055】
［メモリダイＭＤの構造］
図７は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図７に示す通り、メモリダイＭＤは、メモリセルアレイ側のチップＣＭと、周辺回路側のチップＣＰと、を備える。
図７は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図７に示す通り、メモリダイＭＤは、メモリセルアレイ側のチップＣＭと、周辺回路側のチップＣＰと、を備える。
【0056】
チップＣＭの上面には、複数の外部パッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の第１貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の第２貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の第１貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の第２貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
【0057】
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の第１貼合電極ＰＩ１は、複数の第２貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の第２貼合電極ＰＩ２に貼合可能な位置に配置される。第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。外部パッド電極ＰＸは、図２及び図３を参照して説明したパッド電極Ｐとして機能する。
【0058】
尚、図７の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
【0059】
図８は、チップＣＭの構成例を示す模式的な平面図である。図９は、チップＣＭの構成例を示す模式的な底面図である。図９右下の点線で囲まれた部分は、複数の第１貼合電極ＰＩ１が設けられたチップＣＭの表面よりも内部の構造を示す。図１０は、チップＣＰの構成例を示す模式的な平面図である。図１０の左下の点線で囲まれた部分は、複数の第２貼合電極ＰＩ２が設けられたチップＣＰの表面よりも内部の構造を示す。図１１は、図９のＡ１－Ａ１´線及び図１０のＢ１－Ｂ１´線に対応する模式的な断面図である。図１２は、図９のＡ２－Ａ２´線及び図１０のＢ２－Ｂ２´線に対応する模式的な断面図である。図１１及び図１２は、図９、図１０に示す構造を各線に沿って切断し、矢印の方向に見た場合の断面を示す。
【0060】
［チップＣＭの構造］
チップＣＭは、例えば図８に示す様に、Ｘ及びＹ方向に並ぶ４つのメモリプレーンＭＰを備える。メモリプレーンＭＰは、図９に示すように、メモリセルアレイＭＣＡが設けられるメモリセルアレイ領域ＲＭＣＡと、メモリセルアレイ領域ＲＭＣＡのＸ方向の一端側及び他端側に設けられたフックアップ領域ＲＨＵと、を備える。また、チップＣＭは、４つのメモリプレーンＭＰのＹ方向の一端側に隣接して設けられた周辺領域ＲＰと、他端側に隣接して設けられたＣＣ配線領域ＲＣＣと、４つのメモリプレーンＭＰのＸ方向の両側に隣接してそれぞれ設けられたＣＣ配線領域ＲＣＣと、を備える。メモリプレーンＭＰ、周辺領域ＲＰ、及びＣＣ配線領域ＲＣＣは、チップＣＭの外周に沿って形成されたエッジシールＥＳによって囲まれている。
チップＣＭは、例えば図８に示す様に、Ｘ及びＹ方向に並ぶ４つのメモリプレーンＭＰを備える。メモリプレーンＭＰは、図９に示すように、メモリセルアレイＭＣＡが設けられるメモリセルアレイ領域ＲＭＣＡと、メモリセルアレイ領域ＲＭＣＡのＸ方向の一端側及び他端側に設けられたフックアップ領域ＲＨＵと、を備える。また、チップＣＭは、４つのメモリプレーンＭＰのＹ方向の一端側に隣接して設けられた周辺領域ＲＰと、他端側に隣接して設けられたＣＣ配線領域ＲＣＣと、４つのメモリプレーンＭＰのＸ方向の両側に隣接してそれぞれ設けられたＣＣ配線領域ＲＣＣと、を備える。メモリプレーンＭＰ、周辺領域ＲＰ、及びＣＣ配線領域ＲＣＣは、チップＣＭの外周に沿って形成されたエッジシールＥＳによって囲まれている。
【0061】
チップＣＭは、例えば図１１及び図１２に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられた複数の配線層Ｍ０，Ｍ１，Ｍ２と、を備える。
【0062】
［チップＣＭの基体層ＬＳＢの構造］
例えば図１２に示す様に、基体層ＬＳＢは、チップＣＭの裏面に設けられた絶縁層１８３と、絶縁層１８３の下方に設けられた配線層ＬＭＡと、配線層ＬＭＡの下方に設けられた絶縁層１８２と、絶縁層１８２の下方に設けられた配線層ＬＢＳＬと、を備える。
例えば図１２に示す様に、基体層ＬＳＢは、チップＣＭの裏面に設けられた絶縁層１８３と、絶縁層１８３の下方に設けられた配線層ＬＭＡと、配線層ＬＭＡの下方に設けられた絶縁層１８２と、絶縁層１８２の下方に設けられた配線層ＬＢＳＬと、を備える。
【0063】
絶縁層１８３は、例えば、ポリイミド等のパッシベーション膜、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン（ＳｉＯ２）等からなる絶縁層である。
【0064】
配線層ＬＭＡは、例えばアルミニウム（Ａｌ）等の導電性材料を含む配線層である。配線層ＬＭＡは、メモリセルアレイ領域ＲＭＣＡに設けられた導電層ＭＡ１０（ＣＥＬＳＲＣ）と、周辺領域ＲＰに設けられた導電層ＭＡ２０及び導電層ＭＡ３０と、を含む。
【0065】
絶縁層１８２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン（ＳｉＯ２）等からなる絶縁層である。
【0066】
配線層ＬＢＳＬは、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入された多結晶シリコン（Ｓｉ）等の半導体層を含む配線層である。配線層ＬＢＳＬは、メモリセルアレイ領域ＲＭＣＡに設けられた導電層ＢＳＬ１０と、周辺領域ＲＰに設けられた導電層ＢＳＬ２０と、開口ＢＡの周りを取り囲む環状の導電層ＢＳＬ３０と、を含む。導電層ＢＳＬ１０及び導電層ＢＳＬ２０の間には、スリット１８０が設けられ、このスリット１８０には、絶縁層１８２が設けられる。導電層ＢＳＬ１０と導電層ＢＳＬ２０とは、互いに電気的に絶縁されている。導電層ＢＳＬ２０及び導電層ＢＳＬ３０の間には、スリット１８１が設けられ、このスリット１８１には、絶縁層１８２が設けられる。導電層ＢＳＬ２０と導電層ＢＳＬ３０とは、互いに電気的に絶縁されている。広い範囲を占めるメモリプレーンＭＰの周辺の導電層ＢＳＬ２０は、接地電圧ＶＳＳに固定されるか、又は接地電圧ＶＳＳに近いフローティング状態になっている。
【0067】
また、図示はしないが、基体層ＬＳＢのメモリセルアレイ領域ＲＭＣＡにおいては、導電層ＭＡ３０と、導電層ＢＳＬ２０と、の間に複数のコンタクトが設けられていても良い。コンタクトはＺ方向に延伸し、上端においてＭＡ３０と、下端においてＢＳＬ２０と接続されている。コンタクトは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0068】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのメモリセルアレイ領域ＲＭＣＡにおける構造］
例えば図１２に示す様に、メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
例えば図１２に示す様に、メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
【0069】
図１３は、メモリセルアレイ領域ＲＭＣＡを拡大して示す模式的な断面図である。図１４は、図１３のＦで示した部分の模式的な拡大図である。尚、図１４は、ＹＺ断面を示しているが、半導体柱１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図１４と同様の構造が観察される。
【0070】
メモリブロックＢＬＫは、例えば図１３に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【0071】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、図１４に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜１１６と、タングステン（Ｗ）等の金属膜１１５と、を含む積層膜を含んでいても良い。尚、バリア導電膜１１６の外周を覆う位置には、アルミナ（ＡｌＯ）等の絶縁性の金属酸化膜１３４が設けられていても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0072】
導電層１１０の上方には、図１３に示す様に、上述した導電層ＢＳＬ１０が設けられている。導電層ＢＳＬ１０は、半導体柱１２０の上端に接続される。導電層１１０及び導電層ＢＳＬ１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。導電層ＢＳＬ１０は、ソース線ＳＬ（図５）として機能する。ソース線ＳＬは、例えば、メモリセルアレイ領域ＲＭＣＡ（図１１及び図１２）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
【0073】
複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0074】
また、これよりも下方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0075】
また、これよりも下方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
【0076】
半導体柱１２０は、例えば図１１及び図１２に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０の中心部分には、酸化シリコン等の絶縁層１２５（図１３）が設けられている。
【0077】
半導体柱１２０は、図１３に示す様に、半導体領域１２０Ｌと、半導体領域１２０Ｌの下方に設けられた半導体領域１２０Ｕと、を備える。また、半導体柱１２０は、半導体領域１２０Ｌの下端及び半導体領域１２０Ｕの上端に接続された半導体領域１２０Ｊと、半導体領域１２０Ｌの上端に接続された不純物領域１２２と、半導体領域１２０Ｕの下端に接続された不純物領域１２１と、を備える。
【0078】
半導体領域１２０Ｌ，半導体領域１２０Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｌ，半導体領域１２０Ｕの外周面は、それぞれメモリセルアレイ層ＬＭＣＡに含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
【0079】
不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。図１３の例では、半導体領域１２０Ｕの下端部と不純物領域１２１の上端部との境界線を、破線によって示している。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ（図１１及び図１２）を介してビット線ＢＬに接続される。
【0080】
不純物領域１２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。図１３の例では、半導体領域１２０Ｌの上端部と不純物領域１２２の下端部との境界線を、破線によって示している。不純物領域１２２は、導電層ＢＳＬ１０に接続されている。
【0081】
尚、上述の通り、導電層ＢＳＬ１０は、複数のコンタクトＶ１０を介して、導電層ＭＡ１０に接続されている。導電層ＭＡ１０は、例えばアルミニウム（Ａｌ）等の導電性材料を含み低抵抗であり、ソース線ＳＬとして機能する導電層ＢＳＬ１０の補助配線として機能する。尚、導電層ＢＳＬ１０は、Ｚ方向から見て、複数の半導体柱１２０と重なる領域にわたって設けられていても良い。
【0082】
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１４に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等であり、電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。
【0083】
尚、図１４には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0084】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのフックアップ領域ＲＨＵにおける構造］
図１１に示す様に、フックアップ領域ＲＨＵには、複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣはＺ方向に延伸し、上端においてそれぞれ導電層１１０と接続されている。これら複数のコンタクトＣＣは、配線層Ｍ０，Ｍ１中の配線ｍ０，ｍ１及び配線層Ｍ２中の第１貼合電極ＰＩ１を介して、チップＣＰ中の構成に接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
図１１に示す様に、フックアップ領域ＲＨＵには、複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣはＺ方向に延伸し、上端においてそれぞれ導電層１１０と接続されている。これら複数のコンタクトＣＣは、配線層Ｍ０，Ｍ１中の配線ｍ０，ｍ１及び配線層Ｍ２中の第１貼合電極ＰＩ１を介して、チップＣＰ中の構成に接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0085】
［チップＣＭのメモリセルアレイ層ＬＭＣＡの周辺領域ＲＰにおける構造］
例えば図１２に示す様に、周辺領域ＲＰには、コンタクトＣＣ３０が設けられている。コンタクトＣＣ３０の一部は、上端において導電層ＭＡ２０の下面に接続され、下端において後述する配線ｍ０等に接続されている。
例えば図１２に示す様に、周辺領域ＲＰには、コンタクトＣＣ３０が設けられている。コンタクトＣＣ３０の一部は、上端において導電層ＭＡ２０の下面に接続され、下端において後述する配線ｍ０等に接続されている。
【0086】
［チップＣＭの配線層Ｍ０，Ｍ１，Ｍ２の構造］
例えば図１１及び図１２に示す様に、配線層Ｍ０，Ｍ１，Ｍ２に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
例えば図１１及び図１２に示す様に、配線層Ｍ０，Ｍ１，Ｍ２に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0087】
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬ（図５）として機能する。ビット線ＢＬは、例えば図１１及び図１２に示す様に、Ｘ方向に並びＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵに含まれる一の半導体柱１２０に接続されている。
【0088】
配線層Ｍ１は、例えば図１１及び図１２に示す様に、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0089】
配線層Ｍ２は、複数の第１貼合電極ＰＩ１を含む。これら複数の第１貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0090】
［チップＣＰの構造］
チップＣＰは、例えば図１０に示す様に、メモリプレーンＭＰに対応してＸ及びＹ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。周辺回路領域ＲＰＣは、メモリセルアレイ領域ＲＭＣＡに対向する領域のうちの一部に設けられたセンスアンプモジュール領域ＲＳＡＭと、フックアップ領域ＲＨＵに対向する領域に設けられたロウデコーダ領域ＲＲＤと、を備える。また、チップＣＰは、周辺領域ＲＰに対向する領域に設けられた回路領域ＲＣを備える。
チップＣＰは、例えば図１０に示す様に、メモリプレーンＭＰに対応してＸ及びＹ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。周辺回路領域ＲＰＣは、メモリセルアレイ領域ＲＭＣＡに対向する領域のうちの一部に設けられたセンスアンプモジュール領域ＲＳＡＭと、フックアップ領域ＲＨＵに対向する領域に設けられたロウデコーダ領域ＲＲＤと、を備える。また、チップＣＰは、周辺領域ＲＰに対向する領域に設けられた回路領域ＲＣを備える。
【0091】
また、チップＣＰは、例えば図１１及び図１２に示す様に、半導体基板２００と、半導体基板２００の上方に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた複数の配線層Ｍ０´，Ｍ１´，Ｍ２´，Ｍ３´，Ｍ４´と、を備える。
【0092】
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図１１及び図１２に示す様に、半導体基板２００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｎ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図１１及び図１２に示す様に、半導体基板２００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｎ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
【0093】
［チップＣＰのトランジスタ層ＬＴＲの構造］
例えば図１１及び図１２に示す様に、半導体基板２００の上面には、絶縁層２００Ｇを介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
例えば図１１及び図１２に示す様に、半導体基板２００の上面には、絶縁層２００Ｇを介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
【0094】
半導体基板２００のＮ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0095】
配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0096】
コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板２００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板２００との接続部分には、図示しないＮ型の不純物又はＰ型の不純物を含む高濃度不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0097】
［チップＣＰの配線層Ｍ０´，Ｍ１´，Ｍ２´，Ｍ３´，Ｍ４´の構造］
配線層Ｍ０´はトランジスタ層ＬＴＲの上方に設けられる。配線層Ｍ０´は、例えば、タングステン（Ｗ）等の導電性材料を含む配線層である。配線層Ｍ１´は配線層Ｍ０´の上方に設けられる。配線層Ｍ１´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層Ｍ２´は、図１１及び図１２においては省略して示しているが、配線層Ｍ１´の上方に設けられる。配線層Ｍ２´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層Ｍ３´は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の導電性材料を含む配線層である。配線層Ｍ４´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層であり、複数の第２貼合電極ＰＩ２を備える。
配線層Ｍ０´はトランジスタ層ＬＴＲの上方に設けられる。配線層Ｍ０´は、例えば、タングステン（Ｗ）等の導電性材料を含む配線層である。配線層Ｍ１´は配線層Ｍ０´の上方に設けられる。配線層Ｍ１´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層Ｍ２´は、図１１及び図１２においては省略して示しているが、配線層Ｍ１´の上方に設けられる。配線層Ｍ２´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層Ｍ３´は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の導電性材料を含む配線層である。配線層Ｍ４´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層であり、複数の第２貼合電極ＰＩ２を備える。
【0098】
［チップＣＭの外部パッド電極ＰＸの周辺の詳細な構成］
次に、外部パッド電極ＰＸの周辺の詳細な構成について説明する。図８には、配線層ＬＢＳＬに形成されたスリット１８０，１８１の、Ｚ方向上面から見たパターンが示されている。４つのメモリプレーンＭＰのうち、Ｙ方向に隣接する一対のメモリプレーンＭＰの位置に形成された導電層ＢＳＬ１０は、環状のスリット１８０によって、その周囲の導電層ＢＳＬ２０から分離されている。また、複数の外部パッド電極ＰＸのうち、Ｐａの範囲で示す少なくとも一部の外部パッド電極ＰＸは、データ信号入出力端子ＤＱ０～ＤＱ７、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳ、データバスインバージョン信号入出力端子ＤＢＩ、ＺＱ較正用端子ＺＱ、及び外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ（以下、これらの端子を総称して「信号端子」と呼ぶことがある。）として用いられる。これらの信号端子用の外部パッド電極ＰＸについては、外部パッド電極ＰＸを含む導電層ＭＡ２０の周縁部に沿って環状のスリット１８１が形成されている。導電層ＭＡ２０の周縁部と対向する導電層ＢＳＬ３０は、環状のスリット１８１によって、その周囲の導電層ＢＳＬ２０から分離されている。一方、複数の外部パッド電極ＰＸのうち、Ｐｂの範囲で示す少なくとも一部の外部パッド電極ＰＸは、電源端子として用いられる。電源端子は、電源電圧ＶＣＣＱ，ＶＣＣＱＬ，ＶＣＣ，ＶＰＰ及び接地電圧ＶＳＳが供給される端子である。電源端子の導電層ＭＡ２０は、信号端子の導電層ＭＡ２０の構成と基本的には同様であるが、導電層ＢＬＳ２０にスリット１８１を形成しない点で信号端子とは異なる。
次に、外部パッド電極ＰＸの周辺の詳細な構成について説明する。図８には、配線層ＬＢＳＬに形成されたスリット１８０，１８１の、Ｚ方向上面から見たパターンが示されている。４つのメモリプレーンＭＰのうち、Ｙ方向に隣接する一対のメモリプレーンＭＰの位置に形成された導電層ＢＳＬ１０は、環状のスリット１８０によって、その周囲の導電層ＢＳＬ２０から分離されている。また、複数の外部パッド電極ＰＸのうち、Ｐａの範囲で示す少なくとも一部の外部パッド電極ＰＸは、データ信号入出力端子ＤＱ０～ＤＱ７、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳ、データバスインバージョン信号入出力端子ＤＢＩ、ＺＱ較正用端子ＺＱ、及び外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ（以下、これらの端子を総称して「信号端子」と呼ぶことがある。）として用いられる。これらの信号端子用の外部パッド電極ＰＸについては、外部パッド電極ＰＸを含む導電層ＭＡ２０の周縁部に沿って環状のスリット１８１が形成されている。導電層ＭＡ２０の周縁部と対向する導電層ＢＳＬ３０は、環状のスリット１８１によって、その周囲の導電層ＢＳＬ２０から分離されている。一方、複数の外部パッド電極ＰＸのうち、Ｐｂの範囲で示す少なくとも一部の外部パッド電極ＰＸは、電源端子として用いられる。電源端子は、電源電圧ＶＣＣＱ，ＶＣＣＱＬ，ＶＣＣ，ＶＰＰ及び接地電圧ＶＳＳが供給される端子である。電源端子の導電層ＭＡ２０は、信号端子の導電層ＭＡ２０の構成と基本的には同様であるが、導電層ＢＬＳ２０にスリット１８１を形成しない点で信号端子とは異なる。
【0099】
図１５は、信号端子の外部パッド電極ＰＸの更に詳細を示す図である。図１５（ａ）は、同図（ｂ）のＤ１―Ｄ１´線で切断し矢印方向（Ｚ方向）から見た断面図である。図１５（ｂ）は、同図（ａ）のＣ１－Ｃ１´線に沿って切断し矢印方向（Ｘ方向）から見た断面図である。
【0100】
導電層ＭＡ２０は、Ｚ方向から見て周囲の導電層ＭＡ１０、ＭＡ３０から分離された孤立パターンとして形成されている。導電層ＭＡ２０は、コンタクトＣＣ３０の上端と接続される接続部１９１と、外部パッド電極ＰＸを形成するパッド電極部１９３と、これらの周囲に設けられた周縁部１９２と、を有する。
【0101】
導電層ＢＳＬ３０は、開口ＢＡを有する。開口ＢＡは、導電層ＭＡ２０の接続部１９１及びパッド電極部１９３を収容可能な大きさで形成されている。開口ＢＡ内には絶縁層１８２が設けられている。開口ＢＡ内の絶縁層１８２は、開口ＶＡ１を有する。導電層ＭＡ２０の接続部１９１は、コンタクトＣＣ３０を介して、チップＣＰ中の構成に電気的に接続されている。以下、導電層ＭＡ２０のコンタクトＣＣ３０との接続部１９１と、開口ＶＡ１と、を含めて開口構造ＶＡと呼ぶ場合がある。
【0102】
導電層ＭＡ２０のパッド電極部１９３は、接続部１９１に隣接し、開口ＢＡ内の絶縁層１８２の上に形成されている。パッド電極部１９３の上面は、絶縁層１８３に設けられた開口ＴＶを介して、メモリダイＭＤの外部に露出している。このパッド電極部１９３の露出した部分は、外部パッド電極ＰＸとして機能する。
【0103】
導電層ＭＡ２０の周縁部１９２は、絶縁層１８２を介して、導電層ＢＳＬ３０とＺ方向に対向する。導電層ＢＳＬ３０は、導電層ＭＡ２０の周囲に沿って形成された環状のスリット１８１及び開口ＢＡによって、環状に形成されている。導電層ＢＳＬ３０は、外側の導電層ＢＳＬ２０から分離され、フローティング状態になっている。
【0104】
図１５（ｂ）に示す様に、導電層ＭＡ２０のパッド電極部１９３のＺ方向の位置は、接続部１９１と周縁部１９２の間になる。
【0105】
［第１実施形態の効果］
接続部１９１は、接続抵抗の観点から、多結晶シリコン等の半導体材料で形成された導電層ＢＳＬ３０を介すことなく、コンタクトＣＣ３０に直接接続される。また、導電層ＭＡ２０のパッド電極部１９３と接続部１９１とを繋ぐ部分は、段差が存在するため膜厚が薄くなり易い。膜厚が薄くなりすぎると、エレクトロマイグレーションにより、断線等が生じる可能性がある。従って、接続部１９１とパッド電極部１９３の間の段差は、極力少ない方が望ましい。このため、パッド電極部１９３の下側の導電層ＢＳＬ３０には開口ＢＡが設けられる。これにより、パッド電極部１９３は周縁部１９２よりも下側に配置される。
接続部１９１は、接続抵抗の観点から、多結晶シリコン等の半導体材料で形成された導電層ＢＳＬ３０を介すことなく、コンタクトＣＣ３０に直接接続される。また、導電層ＭＡ２０のパッド電極部１９３と接続部１９１とを繋ぐ部分は、段差が存在するため膜厚が薄くなり易い。膜厚が薄くなりすぎると、エレクトロマイグレーションにより、断線等が生じる可能性がある。従って、接続部１９１とパッド電極部１９３の間の段差は、極力少ない方が望ましい。このため、パッド電極部１９３の下側の導電層ＢＳＬ３０には開口ＢＡが設けられる。これにより、パッド電極部１９３は周縁部１９２よりも下側に配置される。
【0106】
導電層ＭＡ２０を孤立パターンにするための導電層ＭＡ１０の分離位置としては、図１５（ｂ）に示すＡ，Ｂ，Ｃの位置が考えられる。しかし、パッド電極部１９３と周縁部１９２との間にＺ方向の段差が存在するため、Ａの位置で分離すると、周縁部１９２とＡの位置とのＺ方向の位置が異なるため、周縁部１９２と同一層における配線パターンの形成工程の他に、Ａの位置での分離工程が余分に必要になる。Ｂの位置で分離すると、段差の部分に金属が残り、不具合が生じる可能性がある。従って、Ｃの位置で分離することが望ましい。
【0107】
この場合、周縁部１９２は、導電層ＢＳＬ３０の上に絶縁層１８２を介して形成される。周縁部１９２は、導電層ＢＳＬ３０とＺ方向に対向しているので、導電層ＢＳＬ３０との間で結合容量Ｃａを有する。この結合容量Ｃａが大きいと、信号端子用の外部パッド電極ＰＸにおいて、信号伝送の遅延が発生する。そこで、本実施形態では、スリット１８１を形成して、導電層ＢＳＬ３０を、その外側の導電層ＢＳＬ２０と分離している。これにより、導電層ＢＳＬ３０は、フローティング状態になり、導電層ＭＡ２０と導電層ＢＳＬ２０との結合容量Ｃａ，Ｃｂを低減させることができる。
【0108】
スリット１８１の幅ｗ１は、その上部に形成される絶縁層１８２の膜厚ｗ２の０．１～０．５倍としても良い。この範囲であれば、上部の絶縁層１８２に、スリット１８１の部分で段差が生じることがなく、絶縁層１８２の上部の配線層ＬＭＡの形成が容易になる。
【0109】
また、スリット１８１内には、図１５（ｂ）に示すように、エアギャップ１８４が形成されていても良い。エアギャップ１８４が形成されることにより、更に結合容量Ｃｂを低減することができる。
【0110】
図１６は、電源端子の外部パッド電極ＰＸの更に詳細を示す図である。図１６（ａ）は、同図（ｂ）のＤ２―Ｄ２´線で切断し矢印方向（Ｚ方向）から見た断面図である。図１６（ｂ）は、同図（ａ）のＣ２－Ｃ２´線に沿って切断し矢印方向（Ｘ方向）から見た断面図である。
【0111】
電源端子は、電源電圧ＶＣＣＱ，ＶＣＣＱＬ，ＶＣＣ，ＶＰＰ及び接地電圧ＶＳＳが供給される端子である。電源端子の導電層ＭＡ２０は、信号端子の導電層ＭＡ２０の構成と基本的には同様であるが、導電層ＢＬＳ２０にスリット１８１を形成しない点で信号端子とは異なる。換言すると、信号端子の外部パッド電極ＰＸの周囲を、スリット１８１を介して取り囲んでいる導電層ＢＳＬ２０が、電源端子の外部パッド電極ＰＸの周囲に設けられた周縁部１９２とＺ方向に対向する位置まで延在されている。尚、導電層ＭＡ２０は、ここでは孤立パターンとして例示されているが、特に孤立パターンとする必要は無く、配線パターンを介して他の箇所と接続されていても良い。
【0112】
電源端子の場合、一般的には電圧が変化しないので、導電層ＭＡ２０と導電層ＢＳＬ２０との結合容量は、むしろ大きい方が望ましい。このため、スリット１８１は不要である。しかし、電源端子の外部パッド電極ＰＸの高さは、信号端子の外部パッド電極ＰＸの高さと等しくする必要があるので、導電層ＭＡ２０は、信号端子と同様の段差構造を有する。
【0113】
［製造方法］
次に、図１７～図２５を参照して、第１実施形態に係るメモリダイＭＤの製造方法について説明する。図１７～図２５は、同製造方法について説明するための模式的な断面図であり、図１２に対応する断面を示している。
次に、図１７～図２５を参照して、第１実施形態に係るメモリダイＭＤの製造方法について説明する。図１７～図２５は、同製造方法について説明するための模式的な断面図であり、図１２に対応する断面を示している。
【0114】
尚、チップＣＭ及びチップＣＰを貼合するまでの工程については、公知の製造方法を使用することができるので、その工程については割愛し、以下、貼合後の製造方法について説明する。
【0115】
図１７に示す通り、予め所定の工程でチップＣＭが形成されたウェハと、別工程でチップＣＰが形成されたウェハとを、第１貼合電極Ｐ１１と第２貼合電極Ｐ１２とが接続されるように位置合わせして貼合する。この貼合工程では、例えば、一方のウェハを他方のウェハに向かって押し付けることによって両者を密着させ、熱処理等を行う。これにより、第１貼合電極ＰＩ１及び第２貼合電極ＰＩ２を介して、チップＣＭが形成されたウェハが、チップＣＰが形成されたウェハに貼合される。
【0116】
次に、例えば図１８に示す様に、チップＣＭに含まれる基板１００と絶縁層１０４とを除去する。
【0117】
次に、例えば図１９に示す様に、導電層ＢＳＬ１０の上にレジストを形成し、フォトエッチングの手法によりマスク１０７を形成する。マスク１０７を用いて、図２０に示すように、導電層ＢＳＬ１０に開口ＢＡとスリット１８０，１８１を形成する。これにより、導電層ＢＳＬ１０から分離された導電層ＢＳＬ２０及びＢＳＬ３０を形成する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
【0118】
次に、例えば図２１に示すように、導電層ＢＳＬ１０，ＢＳＬ２０，ＢＳＬ３０の上、及び、開口ＢＡ及びスリット１８０，１８１の内部に、酸化シリコン（ＳｉＯ２）等の絶縁層１８２を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
【0119】
次に、絶縁層１８２の上にレジストを形成し、フォトエッチングの手法により図示しないマスクを形成する。このマスクを用いて、例えば図２２に示すように、コンタクトＣＣ３０の上の絶縁層１８２を除去し、開口ＶＡ１を形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。これにより、コンタクトＣＣ３０の上端が上部に露出する。
【0120】
次に、例えば図２３に示すように、開口ＶＡ１及び絶縁層１８２の上面にＡｌ等の導電層ＭＡ１０を形成する。この工程は、例えばＣＶＤ等の方法によって行う。
【0121】
次に、例えば図２４に示すように、導電層ＭＡ１０の上にレジストを形成し、フォトエッチングの手法により図示しないマスクを形成する。このマスクを用いて、例えば図２４に示すように、導電層ＭＡ１０の不要な部分を除去し、導電層ＭＡ２０を含む所定の配線パターンを形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0122】
次に、例えば図２５に示すように、導電層ＭＡ１０及び導電層ＭＡ２０等の上に、絶縁層１８３を形成する。この工程は、例えば、ＣＶＤ及びＣＭＰ（Chemical Mechanical Polishing）等の方法によって行う。
【0123】
次に、絶縁層１８３に、フォトエッチングによるマスク形成、ＲＩＥ等によって、導電層ＭＡ２０のパッド電極部１９３の上面の絶縁層１８３を除去し、パッド電極部１９３の上面を露出させることにより、図１２に示したような、外部パッド電極ＰＸが形成される。
【0124】
［第２実施形態］
次に、図２６を参照して、第２実施形態に係る半導体記憶装置について説明する。図２６は、第２実施形態に係る半導体記憶装置の信号端子の外部パッド電極ＰＸの詳細を示す図であり、図１５に対応する部分を示す。図２６（ａ）は、同図（ｂ）のＤ３―Ｄ３´線で切断し矢印方向（Ｚ方向）から見た断面図である。図２６（ｂ）は、同図（ａ）のＣ３－Ｃ３´線に沿って切断し矢印方向（Ｘ方向）から見た断面図である。尚、以下の説明において、第１実施形態と同様の構成については、説明を省略することがある。
次に、図２６を参照して、第２実施形態に係る半導体記憶装置について説明する。図２６は、第２実施形態に係る半導体記憶装置の信号端子の外部パッド電極ＰＸの詳細を示す図であり、図１５に対応する部分を示す。図２６（ａ）は、同図（ｂ）のＤ３―Ｄ３´線で切断し矢印方向（Ｚ方向）から見た断面図である。図２６（ｂ）は、同図（ａ）のＣ３－Ｃ３´線に沿って切断し矢印方向（Ｘ方向）から見た断面図である。尚、以下の説明において、第１実施形態と同様の構成については、説明を省略することがある。
【0125】
第２実施形態は、第１実施形態と基本的には同様の構成である。但し、本実施形態では、導電層ＢＳＬ３０の周囲に２本のスリット１８１ａ，１８１ｂが形成され、環状の導電層ＢＳＬ３０の外側に環状の導電層ＢＳＬ４０が形成される点で第１の実施形態とは相違している。環状の導電層ＢＳＬ３０、ＢＬＳ４０は、いずれも周囲から分離されてフローティング状態となっている。
【0126】
第２実施形態によれば、２本のスリット１８１ａ，１８１ｂが形成されているので、第１実施形態よりも導電層ＭＡ２０と導電層ＢＳＬ２０との結合容量が低減され、信号遅延を更に低減することができる。
【0127】
尚、スリットの数は、３本以上としても良い。また、図２６（ｂ）に示すように、各スリット１８１ａ，１８１ｂには、それぞれエアギャップ１８４ａ，１８４ｂが形成されていても良い。エアギャップ１８４ａ，１８４ｂが形成されていると、更に導電層ＭＡ２０と導電層ＢＳＬ２０との結合容量を低減することができる。また、各スリット１８１ａ，１８１ｂの幅は、その上部に形成される絶縁層１８２の膜厚の０．１～０．５倍としても良い。この範囲であれば、上部の絶縁層１８２に段差が生じることがなく、配線層ＬＭＡの形成が容易になる。
【0128】
［第３実施形態］
次に、図２７を参照して、第３実施形態に係る半導体記憶装置について説明する。図２７は、第３実施形態に係る半導体記憶装置の信号端子の外部パッド電極ＰＸの詳細を示す図であり、図１５に対応する部分を示す。図２７（ａ）は、同図（ｂ）のＤ４―Ｄ４´線で切断し矢印方向（Ｚ方向）から見た断面図である。図２７（ｂ）は、同図（ａ）のＣ４－Ｃ４´線に沿って切断し矢印方向（Ｘ方向）から見た断面図である。尚、以下の説明において、第１実施形態と同様の構成については、説明を省略することがある。
次に、図２７を参照して、第３実施形態に係る半導体記憶装置について説明する。図２７は、第３実施形態に係る半導体記憶装置の信号端子の外部パッド電極ＰＸの詳細を示す図であり、図１５に対応する部分を示す。図２７（ａ）は、同図（ｂ）のＤ４―Ｄ４´線で切断し矢印方向（Ｚ方向）から見た断面図である。図２７（ｂ）は、同図（ａ）のＣ４－Ｃ４´線に沿って切断し矢印方向（Ｘ方向）から見た断面図である。尚、以下の説明において、第１実施形態と同様の構成については、説明を省略することがある。
【0129】
第３実施形態は、第１実施形態と基本的には同様の構成である。但し、本実施形態では、開口ＢＡの周囲に配置される導電層ＢＳＬ３１が第１実施形態とは異なる。第３実施形態では、スリット１８１と開口ＢＡとを繋ぐスリット１８５を有する。導電層ＢＳＬ３１は、開口ＢＡの周囲に環状に配置された、それぞれが分離された矩形の島状パターンとして形成されている。それぞれの導電層ＢＳＬ３１は、いずれも周囲から分離されてフローティング状態となっている。
【0130】
第３実施形態によれば、導電層ＢＳＬ３１が環状に配置された島状パターンとなっているので、導電層ＭＡ２０と導電層ＢＳＬ２０との結合容量が更に低減され、信号遅延を更に低減することができる。
【0131】
尚、スリット１８５の数は、ここに例示された数に限定されず、更に増加減少しても良い。また、図２７（ｂ）に示すように、各スリット１８１，１８５には、それぞれエアギャップ１８４が形成されていても良い。エアギャップ１８４が形成されていると、更に導電層ＭＡ２０と導電層ＢＳＬ２０との結合容量を低減することができる。また、各スリット１８１，１８５の幅は、その上部に形成される絶縁層１８２の膜厚の０．１～０．５倍としても良い。この範囲であれば、上部の絶縁層１８２に段差が生じることがなく、配線層ＬＭＡの形成が容易になる。
【0132】
［第４実施形態］
次に、図２８を参照して、第４実施形態に係る半導体記憶装置について説明する。図２８は、第４実施形態に係る半導体記憶装置の信号端子の外部パッド電極ＰＸの詳細を示す図であり、図１５に対応する部分を示す。図２８（ａ）は、同図（ｂ）のＤ５―Ｄ５´線で切断し矢印方向（Ｚ方向）から見た断面図である。図２８（ｂ）は、同図（ａ）のＣ５－Ｃ５´線に沿って切断し矢印方向（Ｘ方向）から見た断面図である。尚、以下の説明において、第１乃至第３実施形態と同様の構成については、説明を省略することがある。
次に、図２８を参照して、第４実施形態に係る半導体記憶装置について説明する。図２８は、第４実施形態に係る半導体記憶装置の信号端子の外部パッド電極ＰＸの詳細を示す図であり、図１５に対応する部分を示す。図２８（ａ）は、同図（ｂ）のＤ５―Ｄ５´線で切断し矢印方向（Ｚ方向）から見た断面図である。図２８（ｂ）は、同図（ａ）のＣ５－Ｃ５´線に沿って切断し矢印方向（Ｘ方向）から見た断面図である。尚、以下の説明において、第１乃至第３実施形態と同様の構成については、説明を省略することがある。
【0133】
第４実施形態は、第１実施形態と基本的には同様の構成である。但し、本実施形態では、導電層ＢＳＬ３０の周囲に２本のスリット１８１ａ，１８１ｂが形成され、スリット１８１ａとスリット１８１ｂとを繋ぐスリット１８６を有する点が第１実施形態とは異なる。第４実施形態では、スリット１８１ａ，１８１ｂ間の導電層ＢＳＬ４１は、スリット１８１ａ，１８１ｂの間に環状に配置された、それぞれが分離された矩形の島状パターンとして形成されている。環状の導電層ＢＳＬ３０及びそれぞれの導電層ＢＳＬ４１は、いずれも周囲から分離されてフローティング状態となっている。
【0134】
第４実施形態によれば、２本のスリット１８１ａ，１８１ｂが形成され、且つ、２本のスリット１８１ａ，１８１ｂ間の導電層ＢＳＬ４１が環状に配置された島状パターンとなっているので、導電層ＭＡ２０と導電層ＢＳＬ１０との結合容量が更に低減され、信号遅延を更に低減することができる。
【0135】
尚、スリット１８１ａ，１８１ｂの数は、３本以上としても良い。また、スリット１８６の数は、ここに例示された数に限定されず、更に増加減少しても良い。また、図２８（ｂ）に示すように、各スリット１８１ａ，１８１ｂ、１８６には、それぞれエアギャップ１８４ａ，１８４ｂが形成されていても良い。エアギャップ１８４ａ，１８４ｂが形成されていると、更に導電層ＭＡ２０と導電層ＢＳＬ２０との結合容量を低減することができる。また、各スリット１８１ａ，１８１ｂ，１８６の幅は、その上部に形成される絶縁層１８２の膜厚の０．１～０．５倍としても良い。この範囲であれば、上部の絶縁層１８２に段差が生じることがなく、配線層ＬＭＡの形成が容易になる。
【0136】
［第１実施形態の変形例１］
次に、図２９を参照して、第１実施形態の変形例１に係る半導体記憶装置について説明する。図２９は、第１実施形態の変形例１に係る半導体記憶装置の信号端子及び電源端子の外部パッド電極ＰＸの詳細を示す図であり、図８の一部を拡大した模式図である。図２９は、メモリダイＭＤを、Ｚ方向の配線層ＬＳＢＬの位置でＸＹ平面に沿って切断し、Ｚ方向から見た断面を示している。尚、以下の説明において、第１実施形態と同様の構成については、説明を省略することがある。
次に、図２９を参照して、第１実施形態の変形例１に係る半導体記憶装置について説明する。図２９は、第１実施形態の変形例１に係る半導体記憶装置の信号端子及び電源端子の外部パッド電極ＰＸの詳細を示す図であり、図８の一部を拡大した模式図である。図２９は、メモリダイＭＤを、Ｚ方向の配線層ＬＳＢＬの位置でＸＹ平面に沿って切断し、Ｚ方向から見た断面を示している。尚、以下の説明において、第１実施形態と同様の構成については、説明を省略することがある。
【0137】
第１実施形態の変形例１は、第１実施形態と基本的には同様の構成である。但し、本変形例では、電源端子に接続される外部パッド電極Ｐ１（ＶＣＣ）を含む導電層ＭＡ２１と、信号端子に接続される外部パッド電極Ｐ２（Ｉ／Ｏ）を含む導電層ＭＡ２２の形状が、それぞれ長方形ではない。
【0138】
電源端子用の導電層ＭＡ２１は、２つの開口構造ＶＡ１１，ＶＡ１２を有する。導電層ＭＡ２１は、開口構造ＶＡ１１，ＶＡ１２を形成するため、隣接する信号端子用の導電層ＭＡ２２の方に突出する凸部１９４を有する。外部パッド電極Ｐ１（ＶＣＣ）は、開口ＢＡ１に対応して形成され、開口ＴＶ１によって外部に露出している。
【0139】
信号端子用の導電層ＭＡ２２は、１つの開口構造ＶＡ１３を有する。導電層ＭＡ２２は、隣接する電源端子用の導電層ＭＡ２１の凸部１９４に対応する切欠部１９５を有する。外部パッド電極Ｐ２（Ｉ／Ｏ）は、開口ＢＡ２に対応して形成され、開口ＴＶ２によって外部に露出している。スリット１８１は、導電層ＭＡ２２の外形に沿って環状に形成されている。
【0140】
このように、外部パッド電極ＰＸを構成する導電層ＭＡ２１，ＭＡ２２の形状は任意であり、スリット１８１もこれに合わせて任意形状の環状に形状することができる。
【0141】
［第２実施形態の変形例］
次に、図３０を参照して、第２実施形態の変形例に係る半導体記憶装置について説明する。図３０は、第２実施形態の変形例に係る半導体記憶装置の信号端子及び電源端子の外部パッド電極ＰＸの詳細を示す図であり、図８の一部を拡大した模式図である。図３０は、メモリダイＭＤを、Ｚ方向の配線層ＬＳＢＬの位置でＸＹ平面に沿って切断し、Ｚ方向から見た断面を示している。尚、以下の説明において、第２実施形態と同様の構成については、説明を省略することがある。
次に、図３０を参照して、第２実施形態の変形例に係る半導体記憶装置について説明する。図３０は、第２実施形態の変形例に係る半導体記憶装置の信号端子及び電源端子の外部パッド電極ＰＸの詳細を示す図であり、図８の一部を拡大した模式図である。図３０は、メモリダイＭＤを、Ｚ方向の配線層ＬＳＢＬの位置でＸＹ平面に沿って切断し、Ｚ方向から見た断面を示している。尚、以下の説明において、第２実施形態と同様の構成については、説明を省略することがある。
【0142】
本変形例では、信号端子用の外部パッド電極Ｐ２（Ｉ／Ｏ）の周りに形成される２本のスリット１８１ａ，１８１ｂに加えて、メモリプレーンＭＰの周りに２本のスリット１８０ａ，１８０ｂを形成している。これにより、メモリプレーンＭＰに対応した導電層ＢＳＬ１０とその周囲の導電層ＢＳＬ２０との間に環状の導電層ＢＳＬ５０が形成される。これにより、導電層ＢＳＬ１０と、周囲の導電層ＢＳＬ２０とが確実に分離される。
【0143】
［第１実施形態の変形例２］
次に、図３１を参照して、第１実施形態の変形例２に係る半導体記憶装置について説明する。図３１は、第１実施形態の変形例２に係る半導体記憶装置の信号端子及び電源端子の外部パッド電極ＰＸの詳細を示す図であり、図８の一部を拡大した模式図である。図３１は、メモリダイＭＤを、Ｚ方向の配線層ＬＳＢＬの位置でＸＹ平面に沿って切断し、Ｚ方向から見た断面を示している。尚、以下の説明において、第１実施形態と同様の構成については、説明を省略することがある。
次に、図３１を参照して、第１実施形態の変形例２に係る半導体記憶装置について説明する。図３１は、第１実施形態の変形例２に係る半導体記憶装置の信号端子及び電源端子の外部パッド電極ＰＸの詳細を示す図であり、図８の一部を拡大した模式図である。図３１は、メモリダイＭＤを、Ｚ方向の配線層ＬＳＢＬの位置でＸＹ平面に沿って切断し、Ｚ方向から見た断面を示している。尚、以下の説明において、第１実施形態と同様の構成については、説明を省略することがある。
【0144】
本変形例では、信号端子用の外部パッド電極Ｐ２（Ｉ／Ｏ）の周りに形成されるスリット１８１のうち、Ｘ方向に隣接する外部パッド電極Ｐ２（Ｉ／Ｏ）間のスリット１８１ｃを１つに共用している。また、Ｘ方向に隣接するメモリプレーンＭＰ間のスリット１８０ｃも、１つに共用している。これにより、信号端子用の外部パッド電極Ｐ２（Ｉ／Ｏ）及びメモリプレーンＭＰのＸ方向の配列ピッチを第１実施形態よりも小さくすることができる。
【0145】
［第５実施形態］
次に、図３２を参照して、第５実施形態に係る半導体装置について説明する。図３２は、第５実施形態に係る半導体装置の一部を示す断面図であり、図１２に対応する部分を示す。尚、以下の説明において、第１乃至第４実施形態と同様の構成については、説明を省略することがある。
次に、図３２を参照して、第５実施形態に係る半導体装置について説明する。図３２は、第５実施形態に係る半導体装置の一部を示す断面図であり、図１２に対応する部分を示す。尚、以下の説明において、第１乃至第４実施形態と同様の構成については、説明を省略することがある。
【0146】
第５実施形態は、外部パッド電極ＰＸの周辺は、第１実施形態と基本的には同様の構成である。第１乃至第４実施形態は、半導体記憶装置に適用した例を示した。第５実施形態は、上述した構造の半導体記憶装置に限らず、他の構造を有する半導体装置に適用した例を示している。
【0147】
図３２に示すように、半導体基板２００の上に設けられた回路と、配線層ＬＭＡの一部である外部パッド電極ＰＸとは、積層方向（Ｚ方向）に延びるコンタクトＣＣ３０によって接続されている。半導体基板２００と配線層ＬＭＡとの間には、配線層ＬＢＳＬが設けられている。配線層ＬＢＳＬと半導体基板２００の間には、配線ｍ０を含む配線層が設けられている。配線層ＬＭＡと配線層ＬＢＳＬとの距離ｄ１は、配線層ＬＢＳＬと配線ｍ０を含む配線層との距離ｄ２よりも短い。
【0148】
第５実施形態においても、配線層ＬＢＳＬを構成する導電層ＢＳＬ２０と導電層ＢＳＬ３０との間にスリット１８１が設けられている。また、スリット１８１と開口ＢＡとの間に環状の導電層ＢＳＬ３０を有する。導電層ＢＳＬ３０は、配線ｍ０を含む配線層と接続されておらず、フローティング状態である。このような構成により、外部パッド電極ＰＸを信号端子として用いた場合、高速な動作が可能になる。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0149】
ＭＡ１０…導電層、ＭＡ２０…導電層、ＭＡ３０…導電層、ＢＳＬ１０…導電層、ＢＳＬ２０…導電層、ＢＳＬ３０…導電層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】