特開 2024-134706 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024134706

(43)【公開日】2024-10-04

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240927BHJP

   G01R 31/28 20060101ALI20240927BHJP

【ＦＩ】

H01L27/04 T

G01R31/28 V

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023045043

(22)【出願日】2023-03-22

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】山崎 淳

【テーマコード（参考）】

2G132

5F038

【Ｆターム（参考）】

2G132AK07

2G132AL09

5F038CD16

5F038DT09

5F038DT15

5F038EZ20

(57)【要約】

【課題】
電源遮断回路のテストを行う際のテスト時間の短縮化を図ることができる半導体装置を提供する。
【解決手段】
２つの電源端子を有する内部回路と、２つの電源端子のうちの１つの電源端子に接続されて内部回路と共に直列回路を構成し、第１制御信号に応じてオンオフする電源遮断用の第１スイッチ素子と、を備え、直列回路の両端間に電源電圧が印加される半導体装置であって、内部回路と並列接続になるように２つの電源端子に接続され、第２制御信号に応じてオンオフする第２スイッチ素子を有する。
【選択図】 図１

【特許請求の範囲】

【請求項1】

２つの電源端子を有する内部回路と、
前記２つの電源端子のうちの１つの電源端子に接続されて前記内部回路と共に直列回路を構成し、第１制御信号に応じてオンオフする電源遮断用の第１スイッチ素子と、を備え、
前記直列回路の両端間に電源電圧が印加される半導体装置であって、
前記内部回路と並列接続になるように前記２つの電源端子に接続され、第２制御信号に応じてオンオフする第２スイッチ素子を有することを特徴とする半導体装置。

【請求項2】

前記第１スイッチ素子は、前記第１制御信号の非供給時にオンとなり、前記第１制御信号の供給時にオフとなり、
前記第２スイッチ素子は、前記第２制御信号の非供給時にオフとなり、前記第２制御信号の供給時にオンとなり、
前記第２制御信号は、前記第１スイッチ素子のオフ期間内において前記第２スイッチ素子に供給されることを特徴とする請求項１記載の半導体装置。

【請求項3】

前記第２制御信号の前記第２スイッチ素子への供給は、前記第１制御信号の非供給により前記第１スイッチ素子がオフからオンに変化した後に停止されることを特徴とする請求項２記載の半導体装置。

【請求項4】

前記第２スイッチ素子のオン抵抗は前記第１スイッチ素子のオン抵抗に比べて大きいことを特徴とする請求項１記載の半導体装置。

【請求項5】

前記内部回路はロジック回路からなることを特徴とする請求項１記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パワーゲーティングを行う半導体装置に関する。

【背景技術】

【0002】

半導体装置においては、低消費電力化を図る手法として動作する必要がない時に内部回路に流れるリーク電流を抑えるためにその内部回路の電源供給を遮断するパワーゲーティング手法が知られている。

【0003】

特許文献１には、半導体装置内の複数のロジック回路の電源側又はグランド電位側にスイッチトランジスタを各々設け、そのスイッチトランジスタを複数のロジック回路が動作するアクティブ状態ではオンとし、動作の必要がないスリープ状態ではオフとし、スイッチトランジスタのオフにより複数のロジック回路への電源供給を遮断してリーク電流を抑えることが開示されている。

【0004】

特許文献２には、半導体装置内で複数のブロックに分割されたロジック回路を含む集積回路において、ＩＤＤＱ（静止電源電流）等のテストを行う際に、不良箇所の特定を容易に行う手法として、各々のロジック回路への電源経路を遮断する複数の電源経路遮断回路を設け、遮断回路の遮断実行の制御を行うことが開示されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１１－１５５３５１号公報

【特許文献2】特開平８－２７１５８４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上述したように、従来、半導体装置においては、リーク電流を抑える目的や、ＩＤＤＱ等のテストを行う際に不良箇所の特定を容易に行う目的として、一部の内部回路の電源を遮断するような構成が用いられていた。

【0007】

そのような電源遮断領域を有する半導体装置においては、スイッチトランジスタを含む電源遮断回路が正常に動作するかのテストも行う必要がある。例えば、特許文献１に開示された構成で遮断テストを行う場合に、スイッチトランジスタとロジック回路との接続ラインはスイッチトランジスタがオンからオフに変化した時点では電源電圧及びグランド電位のいずれからも浮いた（フローティング）状態となるので、その接続ラインの電位はスイッチトランジスタのオフ時にロジック回路を流れるリーク電流により徐々に変化していく。よって、半導体装置の電源遮断回路のテストを行うためには、接続ラインの電位が十分に変化して安定するまではテストを開始することができないので、その時間を考慮してテスト時間を長く定めなければならないという課題があった。

【0008】

そこで、本発明の目的は、電源遮断回路のテストを行う際のテスト時間の短縮化を図ることができる半導体装置を提供することである。

【課題を解決するための手段】

【0009】

本発明の半導体装置は、２つの電源端子を有する内部回路と、前記２つの電源端子のうちの１つの電源端子に接続されて前記内部回路と共に直列回路を構成し、第１制御信号に応じてオンオフする電源遮断用の第１スイッチ素子と、を備え、前記直列回路の両端間に電源電圧が印加される半導体装置であって、前記内部回路と並列接続になるように前記２つの電源端子に接続され、第２制御信号に応じてオンオフする第２スイッチ素子を有することを特徴としている。

【発明の効果】

【0010】

本発明の半導体装置によれば、電源遮断用の第１スイッチ素子がオフとなった期間に第２スイッチ素子をオンとすると、フローティング状態となった内部回路の電源端子の電位が急低下して安定化するので、電源遮断回路のテストを直ぐに実行することができ、これによりテスト時間の短縮化を図ることができる。電源遮断用の第１スイッチ素子が故障して常時オン状態となってしまった場合に、第１スイッチ素子がオフとなった期間に第２スイッチ素子がオンすると、内部回路のリーク電流に比べて電源から大きな電流が流れるため、容易に不良検出が可能となる。また、電源遮断用の第１スイッチ素子の能力が不十分の場合には、第２スイッチ素子がオンにあるときに第１スイッチ素子がオフからオンに変化すると、第１スイッチ素子により内部回路に供給される電流が制限されるので内部回路の電源端子には十分な電圧が印加されず内部回路が誤動作することから不良検出が可能となる。

【図面の簡単な説明】

【0011】

【図1】本発明の実施例１の半導体装置の内部構成を示す回路図である。

【図2】図１の半導体装置の電源遮断回路のテストの際の各部の動作を示すタイミングチャートである。

【図3】本発明の実施例２の半導体装置の内部構成を示す回路図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施例を、図面を参照しつつ詳細に説明する。

【実施例0013】

図１は本発明による半導体装置の内部の概略構成を示している。図１において、この半導体装置は、符号１０で示され、内部回路１と、スイッチトランジスタ２、３とを有している。また、半導体装置１０は、電源ラインとして、第１電源ラインＰＬ１と、第２電源ラインＰＬ２と、グランドＧＮＤとを有している。第１電源ラインＰＬ１とグランドＧＮＤとの間に外部直流電源（図示せず）から電源電圧ＶＤＤが印加される。

【0014】

内部回路１は例えば、ロジック回路からなり、自身の電源端子１ａ、１ｂ間に電源電圧ＶＤＤが印加されると入力端ＩＮに供給される入力信号に応じて動作し、その動作結果を出力信号として出力端ＯＵＴから出力する。第１スイッチ素子であるトランジスタ２は、電源遮断回路を構成しているＰチャンネルのＭＯＳ型トランジスタである。トランジスタ２のソースが第１電源ラインＰＬ１に接続され、ドレインが第２電源ラインＰＬ２に接続されている。トランジスタ２のゲートには第１制御信号であるスリープ信号ＳＬＥＥＰＡが供給される。トランジスタ２は、スリープ信号ＳＬＥＥＰＡが供給されないとき論理０に相当するゲート電位となるのでオンとなり、論理１のスリープ信号ＳＬＥＥＰＡがゲートに供給されたときオフとなる。

【0015】

内部回路１の２つの電源端子１ａ、１ｂは第２電源ラインＰＬ２とグランドＧＮＤとに各々接続されている。第１電源ラインＰＬ１は半導体装置１０の上述した外部直流電源の正極端子に接続されるラインである。グランドＧＮＤはその外部直流電源の負極端子に接続される。第２電源ラインＰＬ２はトランジスタ２がオンであるとき内部回路１の電源端子１ａ、１ｂ間へ電源電圧を供給するラインとなる。このような接続により第１電源ラインＰＬ１とグランドＧＮＤとの間においてトランジスタ２と内部回路１とは直列回路を構成している。

【0016】

第２スイッチ素子であるトランジスタ３は、第２電源ラインＰＬ２とグランドＧＮＤとの間に設けられている。トランジスタ３はＮチャンネルのＭＯＳ型トランジスタである。トランジスタ３のドレインが第２電源ラインＰＬ２に接続され、ソースがグランドＧＮＤに接続されている。すなわち、第２電源ラインＰＬ２とグランドＧＮＤとの間においてトランジスタ３は内部回路１と並列に接続されている。

【0017】

トランジスタ３のゲートには第２制御信号であるテスト制御信号ＴＥＳＴＡが供給される。トランジスタ３は、テスト制御信号ＴＥＳＴＡがゲートに供給されないとき論理０に相当するゲート電位となるのでオフとなり、論理１のテスト制御信号ＴＥＳＴＡがゲートに供給されたときオンとなる。

【0018】

トランジスタ３のオン抵抗はトランジスタ２のオン抵抗に比べて十分に大である。その大小を比率で示すと、例えば、トランジスタ２のオン抵抗を１とすると、トランジスタ３のオン抵抗は１０である。

【0019】

次に、上述した構成を有する半導体装置１０の動作を図２のタイミングチャートを用いて説明する。なお、半導体装置１０の電源遮断回路のテストを行うために外部直流電源と第１電源ラインＰＬ１との間には電流計（図示せず）が挿入され、電流計によって半導体装置１０を流れる電流、すなわちチップ電流が測定される。

【0020】

第１電源ラインＰＬ１の電位は、図２（Ａ）に示すように、上述した外部直流電源からの電源電圧ＶＤＤの印加により電圧ＶＤＤに等しくなる。図２（Ｂ）に示すように、半導体装置１０に対してスリープ信号ＳＬＥＥＰＡが生成されていないアクティブ状態では、トランジスタ２のゲートが論理０を示す電位にあるので、トランジスタ２はオン状態にある。トランジスタ２がオン状態にあるときにトランジスタ３がオフ状態であるならば、第２電源ラインＰＬ２の電位は図２（Ｄ）に示すようにほぼ電圧ＶＤＤに等しくなる。内部回路１は電圧ＶＤＤが電源電圧として印加された状態となるので、入力信号ＩＮに応じた動作を可能とする。

【0021】

このようにトランジスタ２はオン状態である一方、トランジスタ３がオフ状態である場合において、図２（Ｂ）に示すように、時点ｔ１にて論理１のスリープ信号ＳＬＥＥＰＡが外部からゲートに供給されると、そのスリープ信号ＳＬＥＥＰＡに応答してトランジスタ２はオンからオフに変化する。これにより第２電源ラインＰＬ２はフローティング状態となるので、第２電源ラインＰＬ２の電位は図２（Ｄ）に示すように時点ｔ１から徐々に低下する。この電位低下は内部回路１内をリーク電流が流れるためである。

【0022】

時点ｔ１にてトランジスタ２がオフとなると、外部直流電源から半導体装置１０へチップ電流は流れなくなり、それは上述した電流計の測定値から確認することができる。

【0023】

スリープ信号ＳＬＥＥＰＡが供給されている期間内の時点ｔ２にて電源遮断回路のテスト開始のために図２（Ｃ）に示すように、論理１のテスト制御信号ＴＥＳＴＡが外部からトランジスタ３のゲートに供給されると、トランジスタ３がオフからオンに変化する。トランジスタ３のオン状態によりトランジスタ３のドレイン・ソース間を電流が流れるので、第２電源ラインＰＬ２の電位は図２（Ｄ）に示すように時点ｔ２において急低下する。

【0024】

その後の時点ｔ３にてスリープ信号ＳＬＥＥＰＡの生成が停止されると、トランジスタ２のゲート電位は論理０に相当するレベルとなるので、トランジスタ２はオフからオンに変化する。よって、トランジスタ２のソース・ドレイン間において電流が流れる。この時点ｔ３ではトランジスタ３がオン状態を継続しているので、トランジスタ２のソース・ドレイン間を流れた電流は更にトランジスタ３のドレイン・ソース間を更に流れる。第２電源ラインＰＬ２の電位は図２（Ｄ）に示すように時点ｔ３において電圧ＶＤＤ近くのレベルまで急上昇する。このレベルはトランジスタ２、３のオン抵抗の比率によってほぼ定まる。

【0025】

トランジスタ２、３が共にオン状態を継続した後の時点ｔ４にてテスト制御信号ＴＥＳＴＡの生成が停止されると、トランジスタ３のゲート電位は論理０に相当するレベルとなるので、トランジスタ３はオンからオフに変化する。第２電源ラインＰＬ２の電位は図２（Ｄ）に示すようにほぼ電圧ＶＤＤに戻る。内部回路１には電圧ＶＤＤが電源電圧として印加され、内部回路１は入力信号ＩＮに応じた動作可能状態となる。

【0026】

このように実施例１においては、電源遮断用の第１スイッチ素子であるトランジスタ２がオフとなった期間に第２スイッチ素子であるトランジスタ３をオンとすると、フローティング状態となった内部回路１の１つの電源端子１ａ、すなわち第２電源ラインＰＬ２の電位が急低下してほぼグランド電位にほぼ等しくなるので、電源遮断回路のテストを直ぐに実行することができ、これによりテスト時間の短縮化を図ることができる。

【0027】

実施例１において、トランジスタ２が不良品であるためにオフしないとする。そのようにトランジスタ２がオフしない不良品である場合には、テスト制御信号ＴＥＳＴＡがトランジスタ３のゲートに供給される時点ｔ２においてトランジスタ３がオンとなっても、第２電源ラインＰＬ２の電位は急低下することなく、図２（Ｄ）に破線ＢＬ１で示すように時点ｔ２以降においてほぼ電圧ＶＤＤを維持する。

【0028】

このようにスリープ信号ＳＬＥＥＰＡが供給されてもトランジスタ２がオフしないでオンのままであると、第２電源ラインＰＬ２の電位が低下しないことから外部直流電源から半導体装置１０へのチップ電流は低下せずに流れ続ける。そのチップ電流の流れは電流計の測定値から確認可能であるので、トランジスタ２を含む電源遮断回路の故障を判断することができる。

【0029】

次に、トランジスタ２が能力不足のためオン時に多くの電流を流せない不良品であるとする。時点ｔ３にてスリープ信号ＳＬＥＥＰＡの生成が停止されると、トランジスタ２はオフからオンに変化する。このときトランジスタ３がオン状態を継続しているので、トランジスタ２の能力に係わらず、トランジスタ２のソース・ドレイン間を流れた電流は更にトランジスタ３のドレイン・ソース間を電流が流れる。

【0030】

ここで、トランジスタ２が能力不足の不良品である場合には、そのトランジスタ２、３を流れる電流量がトランジスタ２によって制限される。よって、第２電源ラインＰＬ２の電位は、時点ｔ３において図２（Ｄ）に破線ＢＬ２で示すレベルまでしか上昇しないことが起きる。すなわち、トランジスタ２のオン抵抗が規格通りにトランジスタ３のオン抵抗に比して非常に小さいならば、第２電源ラインＰＬ２の電位は、時点ｔ３において図２（Ｄ）に実線で示したように電圧ＶＤＤ近くのレベルまで急上昇する。一方、能力不足ではトランジスタ２のオン抵抗が規格より大きくなっているために、トランジスタ２、３のオン抵抗の比率に変化が生じる。このため第２電源ラインＰＬ２の電位は、その電圧ＶＤＤ近くのレベルまで上昇しないのである。よって、内部回路１は正常に動作しないことになり、トランジスタ２の不良を判断することができる。

【0031】

このように電源遮断回路のテストの際にトランジスタ２が能力不足の不良品である場合には、トランジスタ２が良品である場合に比して外部直流電源から半導体装置１０へのチップ電流が制限され、そのチップ電流の制限は電流計の測定値から確認可能であるので、トランジスタ２を含む電源遮断回路の故障を判断することもできる。

【実施例0032】

図３は本発明の実施例２の半導体装置の内部の概略構成を示している。図２において、この半導体装置は、符号２０で示され、内部回路１１と、スイッチトランジスタ１２、１３とを有している。内部回路１１は実施例１の内部回路１と同じ回路であり、第１電源ラインＰＬ１と第２電源ラインＰＬ２とに接続されている。トランジスタ１２は電源遮断回路を構成しているＮチャンネルのＭＯＳ型トランジスタである。トランジスタ１２のドレインが第２電源ラインＰＬ２に接続され、ソースがグランドＧＮＤに接続されている。トランジスタ１２のゲートには第１制御信号であるスリープ信号ＳＬＥＥＰＢが供給される。トランジスタ１２は、スリープ信号ＳＬＥＥＰＢが供給されないとき論理１に相当するゲート電位となるのでオンとなり、論理０のスリープ信号ＳＬＥＥＰＢがゲートに供給されたときオフとなる。

【0033】

トランジスタ１３は第１電源ラインＰＬ１と第２電源ラインＰＬ２との間に設けられている。トランジスタ１３はＰチャンネルのＭＯＳ型トランジスタである。トランジスタ１３のソースが第１電源ラインＰＬ１に接続され、ドレインが第２電源ラインＰＬ２に接続されている。すなわち、第１電源ラインＰＬ１と第２電源ラインＰＬ２との間においてトランジスタ１３は内部回路１１と並列に接続されている。

【0034】

内部回路１１は第２電源ラインＰＬ２とグランドＧＮＤとに接続されている。第１電源ラインＬ１は半導体装置１０の外部直流電源（図示せず）の正極端子に接続されるラインである。グランドＧＮＤはその外部直流電源の負極端子に接続されている。第２電源ラインＰＬ２はトランジスタ１２がオンであるときほぼグランドＧＮＤのレベルとなって内部回路１１へ電源電圧を供給する。

【0035】

トランジスタ１３のゲートには第２制御信号であるテスト制御信号ＴＥＳＴＢが供給される。トランジスタ１３は、テスト制御信号ＴＥＳＴＢがゲートに供給されないときオフとなり、論理０のテスト制御信号ＴＥＳＴＢがゲートに供給されたときオンとなる。

【0036】

トランジスタ１３のオン抵抗はトランジスタ１２のオン抵抗に比べて十分に大である。その大小を比率で示すと、例えば、トランジスタ１２のオン抵抗を１とすると、トランジスタ１３のオン抵抗は１０である。

【0037】

このように実施例２では、実施例１のＰチャンネルのＭＯＳ型トランジスタ２及びＮチャンネルのＭＯＳ型トランジスタ３に代えて、ＮチャンネルのＭＯＳ型トランジスタ１２及びＰチャンネルのＭＯＳ型トランジスタトランジスタ１３を用いた半導体装置２０の構成が示されている。トランジスタ１２のゲートには実施例１のスリープ信号ＳＬＥＥＰＡの反転信号であるスリープ信号ＳＬＥＥＰＢが供給される。また、トランジスタ１３のゲートには実施例１のテスト制御信号ＴＥＳＴＡの反転信号であるテスト制御信号ＴＥＳＴＢが供給される。

【0038】

実施例２では、論理０のスリープ信号ＳＬＥＥＰＢが外部からゲートに供給されると、そのスリープ信号ＳＬＥＥＰＢに応答してトランジスタ１２はオンからオフに変化する。これにより第２電源ラインＰＬ２はフローティング状態となるので、第２電源ラインＰＬ２の電位は徐々に上昇する。この電位上昇は内部回路１１内をリーク電流が流れるためである。

【0039】

スリープ信号ＳＬＥＥＰＢが供給されている期間内において電源遮断回路のテスト開始のために、論理０のテスト制御信号ＴＥＳＴＢが外部からトランジスタ１３のゲートに供給されると、トランジスタ１３がオフからオンに変化する。トランジスタ１３のオン状態によりトランジスタ１３のソース・ドレイン間を電流が流れるので、第２電源ラインＰＬ２の電位は急上昇する。

【0040】

このように実施例２においても、電源遮断用の第１スイッチ素子であるトランジスタ１２がオフとなった期間に第２スイッチ素子であるトランジスタ１３をオンとすると、フローティング状態となった内部回路１１の１つの電源端子１１ｂ、すなわち第２電源ラインＰＬ２の電位が急上昇して電源電圧ＶＤＤにほぼ等しくなるので、電源遮断回路のテストを直ぐに実行することができ、これによりテスト時間の短縮化を図ることができる。

【0041】

その後のスリープ信号ＳＬＥＥＰＢの生成が停止されると、トランジスタ１２のゲート電位は論理１に相当するレベルとなるので、トランジスタ１２はオフからオンに変化する。トランジスタ１２のドレイン・ソース間において電流が流れる。この時点ではトランジスタ１３がオン状態を継続しているので、トランジスタ１３のソース・ドレイン間を流れた電流は更にトランジスタ１２のドレイン・ソース間を更に流れる。第２電源ラインＰＬ２の電位はグランドＧＮＤのレベルの近くのレベルまで急低下する。このレベルはトランジスタ１２、１３のオン抵抗の比率によってほぼ定まる。

【0042】

トランジスタ１２、１３が共にオン状態を継続した後のテスト制御信号ＴＥＳＴＢの生成が停止されると、トランジスタ１３のゲート電位は論理０に相当するレベルとなるので、トランジスタ１３はオンからオフに変化する。第２電源ラインＰＬ２の電位はほぼグランドＧＮＤのレベルに戻る。よって、内部回路１１には電圧ＶＤＤが電源電圧として印加され、内部回路１１は入力信号ＩＮに応じた動作可能状態となる。

【0043】

また、実施例２においても、トランジスタ１２が不良品であるためにオフしない場合、またトランジスタ１２が能力不足の不良品である場合には、トランジスタ１３のオン期間に実施例１と同様に不良品の判断を行うことができる。

【0044】

トランジスタ１２が不良品であるためにオフしない場合には、スリープ信号ＳＬＥＥＰＢが供給されてもトランジスタ１２がオフしないでオンのままであると、トランジスタ１３がオンとなっても第２電源ラインＰＬ２の電位が上昇しないことから外部直流電源から半導体装置２０へのチップ電流は低下せずに流れ続ける。そのチップ電流の流れは電流計の測定値から確認可能であるので、トランジスタ１２を含む電源遮断回路の故障を判断することができる。

【0045】

トランジスタ１２が能力不足の不良品である場合には、トランジスタ１３がオン期間においてトランジスタ１２がオフからオンに変化してもトランジスタ１２が良品である場合に比して外部直流電源から半導体装置２０へのチップ電流が制限され、内部回路１１が誤動作すると共に、そのチップ電流の制限は電流計の測定値から確認可能であるので、トランジスタ１２を含む電源遮断回路の故障を判断することができる。

【0046】

なお、上記した各実施例では、半導体装置の内部回路としてロジック回路が例示されているが、本発明の半導体装置において内部回路がアンプ等のアナログ回路でも良いことは勿論である。