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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134750
(43)【公開日】2024-10-04
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G11C 16/06 20060101AFI20240927BHJP
G11C 16/04 20060101ALI20240927BHJP
G11C 5/04 20060101ALI20240927BHJP
【ＦＩ】
G11C16/06
G11C16/04 170
G11C5/04 210
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023045098
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】板垣 清太郎
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225DE20
5B225EA05
5B225EK07
5B225EK08
5B225FA02
(57)【要約】
【課題】好適に動作可能なメモリシステムを提供する。
【解決手段】複数の半導体記憶装置と、制御装置とを備える。半導体記憶装置は、それぞれ、第１信号が入力される第１信号パッドと、第２信号が入力される第２信号パッドと、第３信号が入力される第３信号パッドと、第４信号が入力される第４信号パッドと、複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイとを、を備える。制御装置は、半導体記憶装置の第３信号パッド及び第４信号パッドに入力される第３信号及び第４信号の少なくともいずれかを切り替えて半導体記憶装置のレディビジー状態を出力することを指示するレディビジーアウトプット開始指示を行う。半導体記憶装置は、所定時間経過後に、第３信号パッドで、半導体記憶装置のレディビジー状態を出力し、コマンドデータまたはアドレスデータを、第４信号パッドを介して取得可能である。
【選択図】図１４
【解決手段】複数の半導体記憶装置と、制御装置とを備える。半導体記憶装置は、それぞれ、第１信号が入力される第１信号パッドと、第２信号が入力される第２信号パッドと、第３信号が入力される第３信号パッドと、第４信号が入力される第４信号パッドと、複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイとを、を備える。制御装置は、半導体記憶装置の第３信号パッド及び第４信号パッドに入力される第３信号及び第４信号の少なくともいずれかを切り替えて半導体記憶装置のレディビジー状態を出力することを指示するレディビジーアウトプット開始指示を行う。半導体記憶装置は、所定時間経過後に、第３信号パッドで、半導体記憶装置のレディビジー状態を出力し、コマンドデータまたはアドレスデータを、第４信号パッドを介して取得可能である。
【選択図】図１４
【特許請求の範囲】
【請求項1】
複数の半導体記憶装置と、
制御装置と
を備え、
前記半導体記憶装置は、それぞれ、
第１信号が入力される第１信号パッドと、
第２信号が入力される第２信号パッドと、
第３信号が入力される第３信号パッドと、
第４信号が入力される第４信号パッドと、
複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイとを、
を備え、
前記制御装置は、
前記半導体記憶装置の前記第１信号パッドに入力される前記第１信号を切り替えた状態で、前記半導体記憶装置の前記第２信号パッドに入力される前記第２信号をトグルさせつつ、
前記半導体記憶装置の前記第３信号パッドに入力される前記第３信号及び前記半導体記憶装置の前記第４信号パッドに入力される前記第４信号の少なくともいずれかを切り替えて前記半導体記憶装置のレディビジー状態を出力することを指示するレディビジーアウトプット開始指示を行い、
前記半導体記憶装置は、
所定時間経過後に、
前記第３信号パッドで、前記半導体記憶装置のレディビジー状態を出力し、
コマンドデータまたはアドレスデータを、前記第４信号パッドを介して取得可能である
メモリシステム。
制御装置と
を備え、
前記半導体記憶装置は、それぞれ、
第１信号が入力される第１信号パッドと、
第２信号が入力される第２信号パッドと、
第３信号が入力される第３信号パッドと、
第４信号が入力される第４信号パッドと、
複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイとを、
を備え、
前記制御装置は、
前記半導体記憶装置の前記第１信号パッドに入力される前記第１信号を切り替えた状態で、前記半導体記憶装置の前記第２信号パッドに入力される前記第２信号をトグルさせつつ、
前記半導体記憶装置の前記第３信号パッドに入力される前記第３信号及び前記半導体記憶装置の前記第４信号パッドに入力される前記第４信号の少なくともいずれかを切り替えて前記半導体記憶装置のレディビジー状態を出力することを指示するレディビジーアウトプット開始指示を行い、
前記半導体記憶装置は、
所定時間経過後に、
前記第３信号パッドで、前記半導体記憶装置のレディビジー状態を出力し、
コマンドデータまたはアドレスデータを、前記第４信号パッドを介して取得可能である
メモリシステム。
【請求項2】
前記レディビジーアウトプット開始指示における前記第２信号のトグルの回数は２回以上である
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項3】
前記レディビジーアウトプット開始指示における前記第３信号及び前記第４信号は、２組以上のデータを含み、時分割で入力される
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項4】
前記第３信号パッドで行われる、前記半導体記憶装置のレディビジー状態の出力は、トグルされている前記第２信号と非同期である
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項5】
前記制御装置は、
前記レディビジーアウトプット開始指示を行った後、前記半導体記憶装置の前記第１信号パッドに入力される前記第１信号を、前記レディビジーアウトプット開始指示を行ったときと異なる状態に切り替え、
前記半導体記憶装置は、
前記第１信号の前記レディビジーアウトプット開始指示を行ったときと異なる状態への切り替えに応じて、
前記第３信号パッドでの、前記半導体記憶装置のレディビジー状態の出力を終了する、
請求項１記載のメモリシステム。
前記レディビジーアウトプット開始指示を行った後、前記半導体記憶装置の前記第１信号パッドに入力される前記第１信号を、前記レディビジーアウトプット開始指示を行ったときと異なる状態に切り替え、
前記半導体記憶装置は、
前記第１信号の前記レディビジーアウトプット開始指示を行ったときと異なる状態への切り替えに応じて、
前記第３信号パッドでの、前記半導体記憶装置のレディビジー状態の出力を終了する、
請求項１記載のメモリシステム。
【請求項6】
前記制御装置は、
前記レディビジーアウトプット開始指示を行った後、
前記複数の半導体記憶装置のうち少なくともいずれか１つである第１半導体記憶装置に、データの出力を指示するデータアウトコマンドを送信し、
前記第１半導体記憶装置は、
前記レディビジーアウトプット開始指示が行われた後、所定時間経過後に、
前記データアウトコマンドを、前記第４信号パッドを介して取得する
請求項１記載のメモリシステム。
前記レディビジーアウトプット開始指示を行った後、
前記複数の半導体記憶装置のうち少なくともいずれか１つである第１半導体記憶装置に、データの出力を指示するデータアウトコマンドを送信し、
前記第１半導体記憶装置は、
前記レディビジーアウトプット開始指示が行われた後、所定時間経過後に、
前記データアウトコマンドを、前記第４信号パッドを介して取得する
請求項１記載のメモリシステム。
【請求項7】
前記データアウトコマンドによって出力されるデータは、前記第１半導体記憶装置の状態を示すステータスデータである
請求項６記載のメモリシステム。
請求項６記載のメモリシステム。
【請求項8】
前記データアウトコマンドによって出力されるデータは、前記第１半導体記憶装置の制御パラメータを含むフィーチャデータである
請求項６記載のメモリシステム。
請求項６記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、メモリシステムに関する。
【背景技術】
【0002】
複数の半導体記憶装置と、制御装置と、を有するメモリシステムが知られている。半導体記憶装置は、複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイを備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１５－１７６３０９号公報
【特許文献2】特開２０２２－１５４３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作可能なメモリシステムを提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係るメモリシステムは、複数の半導体記憶装置と、制御装置とを備える。半導体記憶装置は、それぞれ、第１信号が入力される第１信号パッドと、第２信号が入力される第２信号パッドと、第３信号が入力される第３信号パッドと、第４信号が入力される第４信号パッドと、複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイとを、を備える。
【0006】
制御装置は、半導体記憶装置の第１信号パッドに入力される第１信号を切り替えた状態で、半導体記憶装置の第２信号パッドに入力される第２信号をトグルさせつつ、半導体記憶装置の第３信号パッドに入力される第３信号及び半導体記憶装置の第４信号パッドに入力される第４信号の少なくともいずれかを切り替えて半導体記憶装置のレディビジー状態を出力することを指示するレディビジーアウトプット開始指示を行う。半導体記憶装置は、所定時間経過後に、第３信号パッドで、半導体記憶装置のレディビジー状態を出力し、コマンドデータまたはアドレスデータを、第４信号パッドを介して取得可能である。
【図面の簡単な説明】
【0007】
【図1】実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
【図2】（ａ）はパッケージＰＫＧの構成例を示す模式的な側面図であり、（ｂ）はパッケージＰＫＧの構成例を示す模式的な平面図である。
【図3】メモリシステム１０の構成例を示す模式的な側面図である。
【図4】メモリダイＭＤの構成を示す模式的なブロック図である。
【図5】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図6】メモリダイＭＤの一部の構成を示す模式的な斜視図である。
【図7】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図8】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図9】実施形態におけるコントローラダイＣＤからメモリダイＭＤへの信号入力方法について説明するための模式的な図である。
【図10】メモリダイＭＤの動作について説明するための模式的な波形図である。
【図11】メモリダイＭＤの動作について説明するための模式的な表である。
【図12】コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。
【図13】コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。
【図14】コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。
【図15】コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。
【図16】コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。
【図17】コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。
【図18】コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。
【図19】コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。
【図20】コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。
【図21】コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。
【図22】コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。
【図23】コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。
【発明を実施するための形態】
【0008】
以下、実施形態に係るメモリシステムを、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0009】
また、本明細書において「メモリシステム」と言った場合には、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0010】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0011】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0012】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書において、構成、部材等について、所定方向の「幅」等と言った場合には、ＳＥＭ（Scanning Electron Microscopy）やＴＥＭ（Transmission Electron Microscopy）等によって観察された断面等における「幅」等を意味することがある。
【0014】
【0015】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、複数のパッケージＰＫＧと、これら複数のパッケージＰＫＧ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。各パッケージＰＫＧは、複数のメモリダイＭＤを含む。各メモリダイＭＤは、ユーザデータを記憶可能である。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
【0016】
図２は、本実施形態に係るメモリシステム１０に含まれるパッケージＰＫＧの構成例を示す図である。より具体的には、図２（ａ）は、パッケージＰＫＧの構成例を示す模式的な側面図であり、図２（ｂ）は、パッケージＰＫＧの構成例を示す模式的な平面図である。また、図３は、メモリシステム１０の構成例を示す模式的な側面図である。説明の都合上、図２及び図３では一部の構成を省略する。
【0017】
図２（ａ）に示す様に、本実施形態に係るパッケージＰＫＧは、メモリダイ実装基板ＭＳＢと、メモリダイ実装基板ＭＳＢに積層された複数のメモリダイＭＤと、を備える。メモリダイ実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤの下面に接着されている。複数のメモリダイＭＤの間で対応するパッド電極Ｐは、ボンディングワイヤＢで共通に接続される。メモリダイ実装基板ＭＳＢの下面には電極端子Ｔが設けられている。メモリダイ実装基板ＭＳＢの上面のパッド電極Ｐは、下面の電極端子Ｔと、それぞれ接続されている。メモリダイ実装基板ＭＳＢは、例えば、グリッドアレイ基板であってもよい。メモリダイ実装基板ＭＳＢの上面において、複数のメモリダイＭＤとボンディングワイヤＢは、例えば、図示しない封止樹脂で覆われている。
【0018】
また、図２（ｂ）に示す様に、メモリダイ実装基板ＭＳＢ、及び、複数のメモリダイＭＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。各々のメモリダイＭＤの複数のパッド電極Ｐは、それぞれ、後述の制御端子／ＣＥ，ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ），ＣＡ＿ｃｌｋ（／ＷＥ），／ＲＥ，ＲＥ，／ＷＰ、データ信号入出力端子ＤＱ０～ＤＱ７、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳ、及び、端子ＲＹ／／ＢＹに対応している。
【0019】
メモリダイ実装基板ＭＳＢ、及び、複数のメモリダイＭＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介して互いに接続されている。例えば、複数のメモリダイＭＤのうち制御端子ＣＡ１（ＣＬＥ）に対応するパッド電極Ｐが互いに接続され、制御端子ＣＡ０（ＡＬＥ）に対応するパッド電極Ｐが互いに接続される。他の端子についても同様である。また、パッケージＰＫＧ内部の各メモリダイＭＤのパッド電極Ｐは、メモリダイ実装基板ＭＳＢの下面の電極端子Ｔを介して、パッケージＰＫＧ外部と接続される。
【0020】
図３は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。メモリシステム１０は、システム実装基板ＳＳＢと、システム実装基板ＳＳＢに配置された複数のパッケージＰＫＧ（メモリダイＭＤ）と、コントローラダイＣＤと、を備える。システム実装基板ＳＳＢの上面には、コントローラダイＣＤと一部のパッケージＰＫＧが配置される。システム実装基板ＳＳＢの下面には、他のパッケージＰＫＧが配置される。
【0021】
コントローラダイＣＤには複数のパッド電極Ｐが設けられている。コントローラダイＣＤのパッド電極ＰはボンディングワイヤＢを介してシステム実装基板ＳＳＢと接続される。複数のパッケージＰＫＧの電極端子Ｔは、はんだボールＳＢを介してシステム実装基板ＳＳＢと接続される。コントローラダイＣＤのパッド電極Ｐと複数のパッケージＰＫＧの電極端子Ｔとは、システム実装基板ＳＳＢの上面及び下面に形成される図示しない配線によって接続される。システム実装基板ＳＳＢの上面と下面とは貫通電極ＴＶによって接続される。
【0022】
システム実装基板ＳＳＢの上面に配置されたパッケージＰＫＧの電極端子Ｔの一部と、システム実装基板ＳＳＢの下面に配置されたパッケージＰＫＧの電極端子Ｔの一部とは、貫通電極ＴＶによって接続されていてもよい。より具体的には、システム実装基板ＳＳＢの上面に配置されたパッケージＰＫＧにおけるデータ信号入出力端子ＤＱ０～ＤＱ７に対応する電極端子Ｔと、システム実装基板ＳＳＢの下面に配置されたパッケージＰＫＧにおけるデータ信号入出力端子ＤＱ０～ＤＱ７に対応する電極端子Ｔとが、それぞれ、貫通電極ＴＶを介して接続されていてもよい。
【0023】
パッケージＰＫＧが同じ構成を有する場合、例えば、一方のパッケージＰＫＧにおけるデータ信号入出力端子ＤＱ０に対応する電極端子Ｔは、他方のパッケージＰＫＧにおけるデータ信号入出力端子ＤＱ７に対応する電極端子Ｔと接続される（図３）。ここで、一方のパッケージＰＫＧを正接続パッケージＰＫＧａと呼び、他方のパッケージＰＫＧを逆接続パッケージＰＫＧｂと呼ぶ。正接続パッケージＰＫＧａにおけるデータ信号入出力端子ＤＱ１，２，３，４，５，６，７に対応する電極端子Ｔは、逆接続パッケージＰＫＧｂにおけるデータ信号入出力端子ＤＱ６，５，４，３，２，１，０に対応する電極端子Ｔと、それぞれ、接続される。このような接続方式をミラー接続と呼ぶ。
【0024】
尚、その他の制御端子に対応する電極端子Ｔは、コントローラダイＣＤのパッド電極Ｐと個別に接続される。例えば、一方のパッケージＰＫＧ（正接続パッケージＰＫＧａ）における制御端子ＣＡ１（ＣＬＥ）に対応する電極端子Ｔと、他方のパッケージＰＫＧ（逆接続パッケージＰＫＧｂ）における制御端子ＣＡ１（ＣＬＥ）に対応する電極端子Ｔとは、それぞれ異なる配線により、コントローラダイＣＤのパッド電極Ｐと接続される。また、一方のパッケージＰＫＧ（正接続パッケージＰＫＧａ）における制御端子ＣＡ０（ＡＬＥ）に対応する電極端子Ｔと、他方のパッケージＰＫＧ（逆接続パッケージＰＫＧｂ）における制御端子ＣＡ０（ＡＬＥ）に対応する電極端子Ｔとは、それぞれ異なる配線により、コントローラダイＣＤのパッド電極Ｐと接続される。
【0025】
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２に示す例では、複数のメモリダイＭＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。しかしながら、複数のメモリダイＭＤは、ボンディングワイヤＢではなく、貫通電極等を介して互いに接続されていても良い。また、図３に示す例では、システム実装基板ＳＳＢの上下に配置されたパッケージＰＫＧの電極端子Ｔ（データ信号入出力端子ＤＱ０～ＤＱ７）が貫通電極ＴＶによりミラー接続される例を示した。しかしながら、パッケージＰＫＧの電極端子Ｔ（データ信号入出力端子ＤＱ０～ＤＱ７）はミラー接続されなくてもよい。
【0026】
［メモリダイＭＤの構成］
図４は、実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７及び図８は、メモリダイＭＤの一部の構成を示す模式的な回路図である。説明の都合上、図４～図８では一部の構成を省略する。
図４は、実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７及び図８は、メモリダイＭＤの一部の構成を示す模式的な回路図である。説明の都合上、図４～図８では一部の構成を省略する。
【0027】
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0028】
また、図４に示す複数の制御端子の横には、入出力方向を示す矢印を図示している。図４において、左から右への矢印が付された制御端子は、コントローラダイＣＤからメモリダイＭＤへの、データ又はその他の信号の入力に使用可能である。図４において、右から左への矢印が付された制御端子は、メモリダイＭＤからコントローラダイＣＤへの、データ又はその他の信号の出力に使用可能である。図４において、左右双方向の矢印が付された制御端子は、コントローラダイＣＤからメモリダイＭＤへの、データ又はその他の信号の入力、及び、メモリダイＭＤからコントローラダイＣＤへの、データ又はその他の信号の出力の、双方に使用可能である。
【0029】
図４に示す様に、メモリダイＭＤは、ユーザデータを記憶するメモリセルアレイＭＣＡ０，ＭＣＡ１と、メモリセルアレイＭＣＡ０，ＭＣＡ１に接続された周辺回路ＰＣと、を備える。尚、以下の説明においては、メモリセルアレイＭＣＡ０，ＭＣＡ１を、メモリセルアレイＭＣＡと呼ぶ場合がある。また、メモリセルアレイＭＣＡ０，ＭＣＡ１を、プレーンＰＬＮ０，ＰＬＮ１と呼ぶ場合がある。
【0030】
［メモリセルアレイＭＣＡの構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0031】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
【0032】
メモリセルＭＣは、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのユーザデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0033】
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳｂは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0034】
メモリセルアレイＭＣＡは、例えば図６に示す様に、半導体基板１００の上方に設けられている。尚、図６の例では、半導体基板１００とメモリセルアレイＭＣＡとの間に、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。
【0035】
メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
【0036】
メモリブロックＢＬＫは、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【0037】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0038】
また、複数の導電層１１０のうち、最下層に位置する２以上の導電層１１０は、ソース側選択ゲート線ＳＧＳ，ＳＧＳｂ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳ，ＳＴＳｂのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0039】
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0040】
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。
【0041】
導電層１１０の下方には、半導体層１１２が設けられている。半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、半導体層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0042】
半導体層１１２は、ソース線ＳＬ（図５）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡに含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
【0043】
半導体柱１２０は、例えば図６に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図６に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
【0044】
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂを介してビット線ＢＬに接続される。
【0045】
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜を備える。トンネル絶縁膜及びブロック絶縁膜は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜、電荷蓄積膜、及び、ブロック絶縁膜は略円筒状の形状を有し、半導体柱１２０と半導体層１１２との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
【0046】
尚、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0047】
複数の導電層１１０のＸ方向における端部には、複数のコンタクトＣＣが設けられている。複数の導電層１１０は、これら複数のコンタクトＣＣを介して周辺回路ＰＣに接続されている。図６に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0048】
［周辺回路ＰＣの構成］
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、データ出力タイミング調整部ＴＣＴと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、データ出力タイミング調整部ＴＣＴと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。
【0049】
［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
【0050】
アドレスデコーダ２２は、例えば図５に示す様に、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従ってアドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを順次参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
【0051】
尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。
【0052】
ブロック選択回路２３は、例えば図５に示す様に、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
【0053】
尚、ブロック選択回路２３は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ，ＳＧＳｂ）及び接地電圧ＶＳＳが供給される電圧供給線の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックＢＬＫに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。尚、非選択のメモリブロックＢＬＫに含まれる複数のワード線ＷＬは、フローティング状態となる。
【0054】
電圧選択回路２４は、例えば図５に示す様に、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
【0055】
［センスアンプＳＡの構成］
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
【0056】
尚、以下の説明においては、センスアンプモジュールＳＡＭ０，ＳＡＭ１を、センスアンプモジュールＳＡＭと呼び、キャッシュメモリＣＭ０，ＣＭ１を、キャッシュメモリＣＭと呼び、ラッチ回路ＸＤＬ０，ＸＤＬ１を、ラッチ回路ＸＤＬと呼ぶ場合がある。
【0057】
センスアンプモジュールＳＡＭは、例えば、複数のビット線ＢＬにそれぞれ対応するセンス回路と、センス回路に接続された複数のラッチ回路等と、を備える。
【0058】
キャッシュメモリＣＭは、複数のラッチ回路ＸＤＬを備える。複数のラッチ回路ＸＤＬは、それぞれセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。ラッチ回路ＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータＤａｔ又はメモリセルＭＣから読み出されたユーザデータＤａｔが格納される。
【0059】
キャッシュメモリＣＭには、例えば図７に示す様に、カラムデコーダＣＯＬＤが接続される。カラムデコーダＣＯＬＤは、アドレスレジスタＡＤＲ（図４）に格納されたカラムアドレスＣＡをデコードし、カラムアドレスＣＡに対応するラッチ回路ＸＤＬを選択する。
【0060】
尚、これら複数のラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、書き込み動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路に含まれるユーザデータＤａｔは、読み出し動作の際に、ラッチ回路ＸＤＬに順次転送される。また、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、データアウト動作の際に、カラムデコーダＣＯＬＤ及びマルチプレクサＭＰＸを介して、入出力制御回路Ｉ／Ｏに順次転送される。
【0061】
［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読み出し動作、書き込み動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読み出し動作、書き込み動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0062】
［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。メモリダイＭＤの状態には、メモリダイＭＤのレディ／ビジー状態を含む。尚、以下、レディ／ビジー状態を、単に「レディビジー状態」と呼ぶ場合がある。
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。メモリダイＭＤの状態には、メモリダイＭＤのレディ／ビジー状態を含む。尚、以下、レディ／ビジー状態を、単に「レディビジー状態」と呼ぶ場合がある。
【0063】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹは、例えば、読み出し動作、書き込み動作、消去動作等、メモリセルアレイＭＣＡに対して電圧を供給する動作、後述するゲットフィーチャ（Ｇｅｔ Ｆｅａｔｕｒｅ）、セットフィーチャ（Ｓｅｔ Ｆｅａｔｕｒｅ）等の実行中に“Ｌ”状態となり、それ以外の場合には“Ｈ”状態となる。尚、データアウト動作、ステータスリード等、メモリセルアレイＭＣＡに対して電圧を供給しない動作を実行しても、端子ＲＹ／／ＢＹは“Ｌ”状態にはならない。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
【0064】
従って、例えば、図２に示すように複数のメモリダイＭＤの端子ＲＹ／／ＢＹに対応するパッド電極Ｐを共通に接続した場合、複数のメモリダイＭＤいずれかの端子ＲＹ／／ＢＹが“Ｌ”状態になると、外部からは、複数のメモリダイＭＤのうちどのメモリダイＭＤの端子ＲＹ／／ＢＹが“Ｌ”状態になっているのかを判別することはできない。違う言い方をすると、図２に示すように複数のメモリダイＭＤの端子ＲＹ／／ＢＹに対応するパッド電極Ｐを共通に接続した場合、外部からは、複数のメモリダイＭＤのいずれかにおいて端子ＲＹ／／ＢＹが“Ｌ”状態になっていること検出することはできるものの、どのメモリダイＭＤにおいて端子ＲＹ／／ＢＹが“Ｌ”状態になっているのかを検出することはできない。
【0065】
また、シーケンサＳＱＣは、フィーチャレジスタＦＲを備える。フィーチャレジスタＦＲは、フィーチャデータＦｄを保持するレジスタである。フィーチャデータＦｄは、例えば、メモリダイＭＤの制御パラメータ等を含む。
【0066】
［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡｄｄを保持する。
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡｄｄを保持する。
【0067】
尚、アドレスデータＡｄｄは、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
【0068】
［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが格納されると、シーケンサＳＱＣに制御信号が送信される。
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが格納されると、シーケンサＳＱＣに制御信号が送信される。
【0069】
［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディビジー状態を示すレディ／ビジー情報を保持する。
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディビジー状態を示すレディ／ビジー情報を保持する。
【0070】
［データ出力タイミング調整部ＴＣＴの構成］
データ出力タイミング調整部ＴＣＴは、キャッシュメモリＣＭ０，ＣＭ１と入出力制御回路Ｉ／Ｏとの間のバス配線ＤＢに接続される。データ出力タイミング調整部ＴＣＴは、例えば、キャッシュメモリＣＭ０，ＣＭ１に対してデータアウト動作を連続して実行する場合等に、キャッシュメモリＣＭ０のデータアウト動作の完了後、時間を空けずにキャッシュメモリＣＭ１のデータアウト動作を開始するために、キャッシュメモリＣＭ１に対するデータアウト動作の開始タイミングを調整する。
データ出力タイミング調整部ＴＣＴは、キャッシュメモリＣＭ０，ＣＭ１と入出力制御回路Ｉ／Ｏとの間のバス配線ＤＢに接続される。データ出力タイミング調整部ＴＣＴは、例えば、キャッシュメモリＣＭ０，ＣＭ１に対してデータアウト動作を連続して実行する場合等に、キャッシュメモリＣＭ０のデータアウト動作の完了後、時間を空けずにキャッシュメモリＣＭ１のデータアウト動作を開始するために、キャッシュメモリＣＭ１に対するデータアウト動作の開始タイミングを調整する。
【0071】
［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、接続変更回路ＳＷと、を備える。
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、接続変更回路ＳＷと、を備える。
【0072】
データ信号入出力端子ＤＱ０～ＤＱ７、及びデータストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
【0073】
データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジのタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジのタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
【0074】
データ信号入出力端子ＤＱ０～ＤＱ７及びデータストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば図８に示す様に、入力回路２０１及び出力回路２０２に接続される。入力回路２０１は、例えば、コンパレータ等のレシーバである。出力回路２０２は、例えば、ＯＣＤ（Off Chip Driver）回路等のドライバである。
【0075】
接続変更回路ＳＷ（図４）は、メモリダイＭＤの外部からデータ信号入出力端子ＤＱ０～ＤＱ７に入力されたデータの順序を変更して、メモリダイＭＤの内部に取り込む回路である。
【0076】
各メモリダイＭＤは、例えば、フィーチャレジスタＦＲに格納されているフィーチャデータＦｄに基づいて、各メモリダイＭＤが、正接続パッケージＰＫＧａに含まれているか、逆接続パッケージＰＫＧｂに含まれているかを判定する。
【0077】
［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図４）は、複数の制御端子／ＣＥ，ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ），ＣＡ＿ｃｌｋ（／ＷＥ），／ＲＥ，ＲＥ，／ＷＰと、これら複数の制御端子／ＣＥ，ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ），ＣＡ＿ｃｌｋ（／ＷＥ），／ＲＥ，ＲＥ，／ＷＰに接続された論理回路と、を備える。論理回路ＣＴＲは、制御端子／ＣＥ，ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ），ＣＡ＿ｃｌｋ（／ＷＥ），／ＲＥ，ＲＥ，／ＷＰを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
論理回路ＣＴＲ（図４）は、複数の制御端子／ＣＥ，ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ），ＣＡ＿ｃｌｋ（／ＷＥ），／ＲＥ，ＲＥ，／ＷＰと、これら複数の制御端子／ＣＥ，ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ），ＣＡ＿ｃｌｋ（／ＷＥ），／ＲＥ，ＲＥ，／ＷＰに接続された論理回路と、を備える。論理回路ＣＴＲは、制御端子／ＣＥ，ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ），ＣＡ＿ｃｌｋ（／ＷＥ），／ＲＥ，ＲＥ，／ＷＰを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【0078】
制御端子／ＣＥ，ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ），ＣＡ＿ｃｌｋ（／ＷＥ），／ＲＥ，ＲＥ，／ＷＰの各々は、例えば図８に示す様に、入力回路２０１へ接続される。また、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ），／ＷＰの各々は、入力回路２０１に加えて、出力回路２０２にも接続されている。制御端子／ＣＥ，ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ），ＣＡ＿ｃｌｋ（／ＷＥ），／ＲＥ，ＲＥ，／ＷＰの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
【0079】
制御端子／ＣＥを介して入力された信号（例えば、チップイネーブル信号）は、メモリダイＭＤの選択に際して用いられる。制御端子／ＣＥに“Ｌ”が入力されたメモリダイＭＤは、ユーザデータＤａｔ、コマンドデータＣｍｄ、アドレスデータＡｄｄ及び、ステータスデータＳｔｔ（以下、単に「データ」と呼ぶ場合がある。）の入出力が可能な状態となる。制御端子／ＣＥに“Ｈ”が入力されたメモリダイＭＤは、データの入出力が不可能な状態となる。尚、図８に示す様に、制御端子／ＣＥは、入力回路２０１に接続されている。
【0080】
制御端子ＣＡ１（ＣＬＥ）を介して入力された信号（例えば、コマンドラッチイネーブル信号）は、コマンドレジスタＣＭＲの使用等に際して用いられる。また、制御端子ＣＡ１（ＣＬＥ）を介して入力された信号がコマンドレジスタＣＭＲの使用等に際して用いられるとともに、コマンドデータＣｍｄ及びアドレスデータＡｄｄとしても用いられる。更に、制御端子ＣＡ１（ＣＬＥ）を介してステータスレジスタＳＴＲからステータスデータＳｔｔが出力される。本実施形態においては、メモリダイＭＤが通常モードで動作しているときに、制御端子ＣＡ１（ＣＬＥ）及び制御端子ＣＡ０（ＡＬＥ）を介して、時分割で入力された２組以上のデータを含む信号が、メモリダイＭＤのレディビジー状態を出力することを指示するレディビジーアウトプット開始指示に用いられる。尚、時分割で入力される２組以上のデータは、後述する制御端子ＣＡ０（ＡＬＥ）の電圧の立ち上がりエッジ（例えば“Ｌ”状態から“Ｈ”状態への切り換え）及び制御端子ＣＡ０（ＡＬＥ）の電圧の立ち下がりエッジ（例えば“Ｈ”状態から“Ｌ”状態への切り換え）のタイミングにおいて、制御端子ＣＡ１（ＣＬＥ）及び制御端子ＣＡ０（ＡＬＥ）を介して入力される信号により取得される。また、メモリダイＭＤがレディビジーアウトプットモードで動作しているときに、制御端子ＣＡ１（ＣＬＥ）を介してメモリダイＭＤのレディビジー状態を示す情報（レディビジー情報）が、レディビジー情報として出力される。メモリダイＭＤのレディビジー状態を示す情報（レディビジー情報）は、例えば、図４に示すシーケンサＳＱＣから端子ＲＹ／／ＢＹへ出力される情報と、実質的に同一である。メモリダイＭＤのレディビジー状態を示す情報（レディビジー情報）を出力すること、または、出力される情報そのものを「Ｒ／Ｂ ｏｕｔｐｕｔ」と呼ぶ場合がある。制御端子ＣＡ１（ＣＬＥ）の機能等については、後述する。
【0081】
制御端子ＣＡ０（ＡＬＥ）を介して入力された信号（例えば、アドレスラッチイネーブル信号）は、アドレスレジスタＡＤＲの使用等に際して用いられる。また、制御端子ＣＡ０（ＡＬＥ）を介して入力された信号がアドレスレジスタＡＤＲの使用等に際して用いられるとともに、コマンドデータＣｍｄ及びアドレスデータＡｄｄとしても用いられる。更に、制御端子ＣＡ０（ＡＬＥ）を介してステータスレジスタＳＴＲからステータスデータＳｔｔが出力される。制御端子ＣＡ０（ＡＬＥ）の機能等については、後述する。
【0082】
制御端子ＣＡ＿ｃｌｋ（／ＷＥ）を介して入力された信号（例えば、ライトイネーブル信号）は、コントローラダイＣＤからメモリダイＭＤへのデータの入力等に際して用いられる。制御端子ＣＡ＿ｃｌｋ（／ＷＥ）の機能等については、後述する。
【0083】
制御端子／ＲＥ，ＲＥを介して入力された信号（例えば、リードイネーブル信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの出力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７から出力されるデータは、制御端子／ＲＥの電圧の立ち下がりエッジ及び制御端子ＲＥの電圧の立ち上がりエッジのタイミング、並びに、制御端子／ＲＥの電圧の立ち上がりエッジ及び制御端子ＲＥの電圧の立ち下がりエッジのタイミングで切り替わる。
【0084】
制御端子／ＷＰを介して入力された信号（例えば、ライトプロテクト信号）は、コントローラダイＣＤからメモリダイＭＤへのユーザデータＤａｔの入力の制限等に用いられる。制御端子／ＷＰを介して入力された信号がコマンドデータＣｍｄ及びアドレスデータＡｄｄとしても用いられても良いし、制御端子／ＷＰを介してステータスレジスタＳＴＲからステータスデータＳｔｔが出力されても良い。
【0085】
【0086】
［各端子の役割］
図９は、メモリダイＭＤにおける信号入出力端子及び制御端子の役割について説明するための模式的な図である。尚、以下の説明においては、データ信号入出力端子ＤＱ０～ＤＱ７を、データ信号入出力端子ＤＱ＜７：０＞と表記することがある。
図９は、メモリダイＭＤにおける信号入出力端子及び制御端子の役割について説明するための模式的な図である。尚、以下の説明においては、データ信号入出力端子ＤＱ０～ＤＱ７を、データ信号入出力端子ＤＱ＜７：０＞と表記することがある。
【0087】
本実施形態に係るメモリダイＭＤは、通常モードにおいて、例えば図９に示す様に、データ信号入出力端子ＤＱ＜７：０＞を、ユーザデータＤａｔの入出力に使用し、コマンドデータＣｍｄ及びアドレスデータＡｄｄの入力、並びに、ステータスデータＳｔｔの出力には使用しない。また、本実施形態に係るメモリダイＭＤは、通常モードにおいて、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を、コマンドデータＣｍｄ及びアドレスデータＡｄｄの入力、及び、ステータスデータＳｔｔ等のデータの出力に使用する。なお、本実施形態に係るメモリダイＭＤは、後述するレディビジーアウトプットモードにおいて、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を、コマンドデータＣｍｄ及びアドレスデータＡｄｄの入力、及び、ステータスデータＳｔｔ等のデータの出力に加えて、メモリダイＭＤのレディビジー状態の出力にも使用する。
【0088】
本実施形態に係るメモリダイＭＤの制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して入出力される信号の一部をヘッダと呼んでも良い。また、この様な信号を構成するヘッダの組み合わせを、ヘッダセットと呼んでも良い。ヘッダセットは、メモリダイＭＤが通常モードで動作しているときに、２サイクルに分けて時分割で入力される４ビットの信号を含む。
【0089】
また、ヘッダに続いて入出力されるコマンドデータＣｍｄ、アドレスデータＡｄｄ、ステータスデータＳｔｔ、フィーチャデータＦｄ等の一部をボディと呼んでも良い。また、この様なデータ又はその一部を構成するボディの組み合わせを、ボディセットと呼んでも良い。ボディセットは、メモリダイＭＤが通常モードで動作しているときに、４サイクルに分けて時分割で入力される８ビットのデータを含む。
【0090】
また、１のヘッダセット及び１のボディセットの組み合わせを、フレームと呼んでも良い。
【0091】
なお、本実施形態に係るメモリダイＭＤは、レディビジーアウトプットモードにおいて、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）の一方を介してレディビジー情報をコントローラダイＣＤに出力する。メモリダイＭＤがレディビジーアウトプットモードで動作しているときに、メモリダイＭＤの制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）の他方を介して入出力される信号の一部をヘッダと呼んでも良い。また、この様な信号を構成するヘッダの組み合わせを、ヘッダセットと呼んでも良い。ヘッダセットは、メモリダイＭＤがレディビジーアウトプットモードで動作しているときに、４サイクルに分けて時分割で入力される４ビットの信号を含む。
【0092】
また、メモリダイＭＤがレディビジーアウトプットモードで動作しているときに、ヘッダに続いて入出力されるコマンドデータＣｍｄ、アドレスデータＡｄｄ、ステータスデータＳｔｔ、フィーチャデータＦｄ等の一部をボディと呼んでも良い。また、この様なデータ又はその一部を構成するボディの組み合わせを、ボディセットと呼んでも良い。ボディセットは、メモリダイＭＤがレディビジーアウトプットモードで動作しているときに、８サイクルに分けて時分割で入力される８ビットのデータを含む。
【0093】
メモリダイＭＤがレディビジーアウトプットモードで動作している場合においても、１のヘッダセット及び１のボディセットの組み合わせを、フレームと呼んでも良い。
【0094】
制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）のデータは、制御端子ＣＡ０（ＡＬＥ）の電圧の立ち上がりエッジ及び立ち下がりエッジのタイミングで、論理回路ＣＴＲの図示しないレジスタ内に取り込まれる。すなわち、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）のデータは、制御端子ＣＡ０（ＡＬＥ）に入力される信号のトグル（ｔｏｇｇｌｅ）に応じて、論理回路ＣＴＲの図示しないレジスタ内に取り込まれる。本明細書では、制御端子ＣＡ０（ＡＬＥ）の電圧が一度立ち上がり、又は、立ち下がり、これに応じて、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）の少なくとも一方を介して、２ビット又は１ビットのデータが入力又は出力されることを、１サイクルとする。例えば、制御端子ＣＡ０（ＡＬＥ）の電圧が一度立ち上がり、更に立ち下がった場合、これに応じて、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）の少なくとも一方を介して、４ビット又は２ビットのデータが入力又は出力される。これを、２サイクルとする。
【0095】
［通常モードにおけるヘッダセット入力の例］
図１０は、実施形態に係るメモリダイＭＤの動作について説明するための模式的な波形図である。図１１は、メモリダイＭＤの動作について説明するための模式的な表である。
図１０は、実施形態に係るメモリダイＭＤの動作について説明するための模式的な波形図である。図１１は、メモリダイＭＤの動作について説明するための模式的な表である。
【0096】
図１０は、メモリダイＭＤが通常モードで動作しているときにヘッダセットを入力する際の波形を示している。図１０の例では、制御端子／ＣＥに“Ｌ”状態の信号が入力された状態で、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に、略一定のペースで“Ｌ”状態の信号及び“Ｈ”状態の信号が入力されている。つまり、制御端子／ＣＥの入力信号が“Ｌ”状態で、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）の入力信号は、“Ｌ”から“Ｈ”に一度立ち上がって“Ｌ”から“Ｈ”に立ち下がるという入力信号の切り替え（２回のトグル）が繰り返される。
【0097】
図１０の例では、タイミングｔ１００及びタイミングｔ１０１において、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジに対応して４ビットのヘッダセットが入力される。より具体的には、タイミングｔ１００及びタイミングｔ１０１において、コントローラダイＣＤがメモリダイＭＤに、図１１に示す４ビットのヘッダセットを、２サイクルに分けて２ビットずつ入力している。例えば、ボディセットにおいて８ビットのコマンドデータＣｍｄを入力することを指示する場合、１サイクル目のヘッダは、ビット“０”，“０”に応じて、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）の電圧が設定され、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）を“Ｌ”から“Ｈ”に立ち上げるタイミング（立ち上がりエッジ）で論理回路ＣＴＲの図示しないレジスタに取り込まれる。２サイクル目のヘッダは、ビット“１”，“１”に応じて、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）の電圧が設定され、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）を“Ｈ”から“Ｌ”に立ち下げるタイミング（立ち下がりエッジ）で論理回路ＣＴＲの図示しないレジスタに取り込まれる。
【0098】
また、図１０の例では、タイミングｔ１０２～ｔ１０５において、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジに対応して８ビットのボディセットが入力される。より具体的には、タイミングｔ１０２～ｔ１０５において、コントローラダイＣＤはメモリダイＭＤに、４ビットのヘッダセット（エントリ条件）に応じた８ビットのボディセットを、４サイクルに分けて２ビットずつ入力している。例えば、８ビットのコマンドデータＣｍｄを、ビット“０”～“７”とする。まず、１サイクル目のボディ（データ）は、ビット“１”，“０”に応じて、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）の電圧が設定され、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）を“Ｌ”から“Ｈ”に立ち上げるタイミング（立ち上がりエッジ）で取り込まれる。２サイクル目のボディ（データ）は、ビット“３”，“２”に応じて、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）の電圧が設定され、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）を“Ｈ”から“Ｌ”に立ち下げるタイミング（立ち下がりエッジ）で取り込まれる。３サイクル目～４サイクル目のボディも同様に、ビット“５”，“４”、及びビット“７”，“６”、に応じて、それぞれ制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）の電圧が設定され、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）を立ち上げるタイミング（立ち上がりエッジ）、及び立ち下げるタイミング（立ち下がりエッジ）で取り込まれる。
【0099】
尚、ヘッダセットの例として、ボディセットにおいてコマンドデータＣｍｄを入力すること（ＣＭＤ）を指示する場合を説明したが、これに限らない。図１１に示す様に、ボディセットにおいてアドレスデータＡｄｄを入力すること（ＡＤＤ）を指示するヘッダセットであってもよい。また、ボディセットにおいてデータの出力（ＤＯＵＴ）を指示するヘッダセット、データの入力（ＤＩＮ）を指示するヘッダセットであってもよいし、ボディセットにおいてレディビジー状態の出力の開始（Ｒ／Ｂ ｏｕｔｐｕｔ）を指示するヘッダセットであってもよい。データの出力（ＤＯＵＴ）には、例えばステータスデータＳｔｔ又はフィーチャデータＦｄの出力がある。データの入力（ＤＩＮ）には、例えばフィーチャデータＦｄの入力がある。尚、図１１に示すＨｅａｄｅｒ Ｒｉｓｅ Ｅｄｇｅは、１サイクル目のヘッダ即ち制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジに対応して入力される２ビットのファーストヘッダを示す。また、Ｈｅａｄｅｒ Ｆａｌｌ Ｅｄｇｅは、２サイクル目のヘッダ即ち制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち下がりエッジに対応して入力される２ビットのセカンドヘッダを示す。
【0100】
［動作］
次に、メモリダイＭＤの動作について説明する。
次に、メモリダイＭＤの動作について説明する。
【0101】
メモリダイＭＤは、読み出し動作を実行可能に構成されている。読み出し動作は、センスアンプモジュールＳＡＭによってメモリセルアレイＭＣＡからユーザデータＤａｔを読み出し、読み出したユーザデータＤａｔをラッチ回路ＸＤＬに転送する動作である。読み出し動作において、メモリセルアレイＭＣＡから読み出されたユーザデータＤａｔは、ビット線ＢＬ、センスアンプモジュールＳＡＭを介してラッチ回路ＸＤＬに転送される。
【0102】
また、メモリダイＭＤは、データアウト動作を実行可能に構成されている。ユーザデータＤａｔのデータアウト動作は、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔをコントローラダイＣＤに出力する動作である。ユーザデータＤａｔのデータアウト動作において、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、図７を参照して説明したカラムデコーダＣＯＬＤ、マルチプレクサＭＰＸ、バス配線ＤＢ、及び入出力制御回路Ｉ／Ｏを介して、コントローラダイＣＤに出力される。
【0103】
また、メモリダイＭＤは、ステータスリードを実行可能に構成されている。ステータスリードは、ステータスレジスタＳＴＲに含まれるステータスデータＳｔｔをコントローラダイＣＤに出力する動作である。ステータスリードにおいて、ステータスレジスタＳＴＲに含まれるステータスデータＳｔｔは、論理回路ＣＴＲを介して、コントローラダイＣＤに出力される。
【0104】
また、メモリダイＭＤは、ゲットフィーチャ（特性情報出力動作）を実行可能に構成されている。ゲットフィーチャは、フィーチャレジスタＦＲ（図４）に含まれるフィーチャデータＦｄをコントローラダイＣＤ（図１）に出力する動作である。ゲットフィーチャにおいて、フィーチャレジスタＦＲに含まれるフィーチャデータＦｄは、論理回路ＣＴＲを介して、コントローラダイＣＤに出力される。
【0105】
また、メモリダイＭＤは、セットフィーチャを実行可能に構成されている。セットフィーチャは、フィーチャレジスタＦＲ（図４）にフィーチャデータＦｄを入力する動作である。セットフィーチャにおいては、論理回路ＣＴＲを介して、コントローラダイＣＤからフィーチャレジスタＦＲに、フィーチャデータＦｄが入力される。
【0106】
また、メモリダイＭＤは、レディビジーアウトプットモード開始指示によりレディビジーアウトプットモードで動作可能に構成されている。メモリダイＭＤがレディビジーアウトプットモードで動作しているとき、論理回路ＣＴＲの制御端子ＣＡ１（ＣＬＥ）等を介して、コントローラダイＣＤに、メモリダイＭＤのレディビジー状態を出力する。
【0107】
［通常モードにおけるセットフィーチャ］
図１２～図１４は、コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。図１２では、通常モードで動作しているときにセットフィーチャを実行する場合の模式的なタイミングチャートが示されている。図１２では、波形の一部を省略して示している。図１３は、この省略された波形の一例を示している。図１４は、この省略された波形の他の例を示している。
図１２～図１４は、コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。図１２では、通常モードで動作しているときにセットフィーチャを実行する場合の模式的なタイミングチャートが示されている。図１２では、波形の一部を省略して示している。図１３は、この省略された波形の一例を示している。図１４は、この省略された波形の他の例を示している。
【0108】
図１２のタイミングｔ１１０の前において、図示は省略するものの、制御端子／ＣＥの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0109】
続いて、コントローラダイＣＤは、タイミングｔ１１０～ｔ１３５において、メモリダイＭＤに、セットフィーチャ（Ｓｅｔ Ｆｅａｔｕｒｅ）のコマンドセットを入力する。すなわち、コントローラダイＣＤは、タイミングｔ１１０～ｔ１１５においてセットフィーチャ（Ｓｅｔ Ｆｅａｔｕｒｅ）を指示するためのコマンドデータＣｍｄをメモリダイＭＤに入力し、タイミングｔ１２０～ｔ１２５においてセットフィーチャの対象となるパラメータ等に対応するフィーチャアドレス（例えばフィーチャレジスタＦＲの一部）を指定するためのアドレスデータＡｄｄをメモリダイＭＤに入力し、タイミングｔ１３０～ｔ１３５においてフィーチャアドレスに設定するためのフィーチャデータＦｄをメモリダイＭＤに入力する。
【0110】
より具体的には、タイミングｔ１１０～ｔ１１１において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ビット“０，“０”を示す１サイクル目のヘッダ及びビット“１”，“１”を示す２サイクル目のヘッダで構成されるヘッダセットを入力する。このヘッダセットは、図１１に示す様に、コマンドデータＣｍｄを入力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジ（のタイミング）で入力される。違う言い方をすると、タイミングｔ１１０～ｔ１１１において、セットフィーチャのコマンドセットを構成するコマンドデータＣｄｄに対応するフレームのうち、ヘッダセットに相当する部分（４ビットの情報）が、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の２回のトグル（ｔｏｇｇｌｅ）に応じてメモリダイＭＤに入力される。
【0111】
また、タイミングｔ１１２～ｔ１１５において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ボディセットとしてコマンドデータＥＦｈを入力している。コマンドデータ“ＥＦｈ”は、セットフィーチャを指示するコマンドデータＣｍｄである。コマンドデータＥＦｈが入力された場合、制御端子／ＣＥに“Ｌ”が入力されている全てのメモリダイＭＤにおいて、セットフィーチャが実行される。違う言い方をすると、タイミングｔ１１２～ｔ１１５において、セットフィーチャのコマンドセットを構成するコマンドデータＣｄｄに対応するフレームのうち、ボディセットに相当する部分（８ビットの情報）が、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の４回のトグル（ｔｏｇｇｌｅ）に応じてメモリダイＭＤに入力される。例えば、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとの間隔、及び、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち下がりエッジのタイミングと立ち上がりエッジのタイミングとの間隔は、期間ｔＣＬＫ１である。すなわち、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）のトグル間隔は、期間ｔＣＬＫ１である。
【0112】
また、タイミングｔ１２０～ｔ１２１において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ビット“０，“０”を示す１サイクル目のヘッダ及びビット“１”，“０”を示す２サイクル目のヘッダで構成されるヘッダセットを入力する。このヘッダセットは、図１１に示す様に、アドレスデータＡｄｄを入力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで入力される。違う言い方をすると、タイミングｔ１２０～ｔ１２１において、セットフィーチャのコマンドセットを構成するアドレスデータＡｄｄに対応するフレームのうち、ヘッダセットに相当する部分（４ビットの情報）が、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の２回のトグル（ｔｏｇｇｌｅ）に応じてメモリダイＭＤに入力される。
【0113】
また、タイミングｔ１２２～ｔ１２５において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ボディセットとしてアドレスデータＡｄｄを入力している。このアドレスデータＡｄｄは、フィーチャレジスタＦＲにおいてフィーチャデータＦｄ入力する部分を（セットフィーチャにおいて設定されるパラメータ等）を特定するためのデータである。違う言い方をすると、タイミングｔ１２２～ｔ１２５において、セットフィーチャのコマンドセットを構成するアドレスデータＡｄｄに対応するフレームのうち、ボディセットに相当する部分（８ビットの情報）が、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の４回のトグル（ｔｏｇｇｌｅ）に応じてメモリダイＭＤに入力される。
【0114】
また、タイミングｔ１３０～ｔ１３１において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ビット“０，“０”を示す１サイクル目のヘッダ及びビット“０”，“１”を示す２サイクル目のヘッダで構成されるヘッダセットを入力する。このヘッダセットは、図１１に示す様に、データを入力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで入力される。違う言い方をすると、タイミングｔ１３０～ｔ１３１において、セットフィーチャのコマンドセットを構成するフィーチャデータＦｄに対応するフレームのうち、ヘッダセットに相当する部分（４ビットの情報）が、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の２回のトグル（ｔｏｇｇｌｅ）に応じてメモリダイＭＤに入力される。
【0115】
尚、コントローラダイＣＤは、タイミングｔ１２５からタイミングｔ１３０に至る期間ｔＡＤＬは、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号を“Ｌ”で維持する。違う言い方をすると、コントローラダイＣＤは、セットフィーチャのコマンドセットを構成するアドレスデータＡｄｄに対応するフレームをメモリダイＭＤに入力した後、少なくとも期間ｔＡＤＬ、フィーチャデータＦｄに対応するフレームのメモリダイＭＤへの入力を保留する。この間、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号はトグル（ｔｏｇｇｌｅ）されない。期間ｔＡＤＬは、例えば、メモリダイＭＤにセットフィーチャのコマンドセットを構成するコマンドデータＣｍｄとアドレスデータＡｄｄが入力された後、メモリダイＭＤにおいて入力されたフィーチャデータＦｄがフィーチャレジスタＦＲにおいて指定された部分に適切に入力されることを確保するために設定されている。
【0116】
また、タイミングｔ１３２～ｔ１３５において、コントローラダイＣＤはメモリダイＭＤに、データとしてフィーチャデータＦｄを入力している。このフィーチャデータＦｄは、動作パラメータ等を示す情報を含んでいる。尚、図示の例では、タイミングｔ１３２～ｔ１３５において、フィーチャデータＦｄを構成する８ビット×４サイクルのデータが入力されているが、サイクル数は４より少なくても多くても良い。
【0117】
フィーチャデータＦｄの入力に際しては、例えば図１３に示す様に、データを入力することを指示するヘッダセットを１回入力し、その後、フィーチャデータＦｄを構成する複数のボディセットを、連続して入力しても良い。即ち、フィーチャデータＦｄの入力が終了するまで、ヘッダセットの入力を省略しても良い。また、例えば図１４に示す様に、データを入力することを指示するヘッダセット、及び、フィーチャデータＦｄを構成するボディセットの双方を含むフレームを、複数回入力しても良い。
【0118】
また、タイミングｔ１３６以降においてセットフィーチャが開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0119】
また、タイミングｔ１３７においてセットフィーチャが終了し、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。尚、端子ＲＹ／／ＢＹの電圧が一度立ち下がってからもう一度立ち下がるまでの期間ｔＦＥＡＴにおいて、フィーチャレジスタＦＲにおいて指定された部分にフィーチャデータＦｄを入力するセットフィーチャが実行されている。
【0120】
［通常モードにおけるゲットフィーチャ］
図１５及び図１６は、コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。図１５では、通常モードで動作しているときにゲットフィーチャを実行する場合の模式的なタイミングチャートが示されている。図１６は、図１５に示す波形の一部について、他の例を示している。
図１５及び図１６は、コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。図１５では、通常モードで動作しているときにゲットフィーチャを実行する場合の模式的なタイミングチャートが示されている。図１６は、図１５に示す波形の一部について、他の例を示している。
【0121】
図１５のタイミングｔ１４０の前において、図示は省略するものの、制御端子／ＣＥの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0122】
図１５の例では、タイミングｔ１４０～ｔ１４１において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ビット“０，“０”を示す１サイクル目のヘッダ及びビット“１”，“１”を示す２サイクル目のヘッダで構成されるヘッダセットを入力する。このヘッダセットは、図１１に示す様に、コマンドデータＣｍｄを入力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで入力される。
【0123】
また、タイミングｔ１４２～ｔ１４５において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ボディセットとしてコマンドデータＥＥｈを入力している。コマンドデータ“ＥＥｈ”は、ゲットフィーチャを指示するコマンドデータＣｍｄである。コマンドデータＥＥｈが入力された場合、制御端子／ＣＥに“Ｌ”が入力されている全てのメモリダイＭＤにおいて、ゲットフィーチャが実行される。
【0124】
また、タイミングｔ１５０～ｔ１５１において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ビット“０，“０”を示す１サイクル目のヘッダ及びビット“１”，“０”を示す２サイクル目のヘッダで構成されるヘッダセットを入力する。このヘッダセットは、図１１に示す様に、アドレスデータＡｄｄを入力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで入力される。
【0125】
また、タイミングｔ１５２～ｔ１５５において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ボディセットとしてアドレスデータＡｄｄを入力している。このアドレスデータＡｄｄは、フィーチャレジスタＦＲにおいて出力を意図しているフィーチャデータＦｄが格納されている部分を特定するためのデータである。
【0126】
タイミングｔ１５５から所定の時間経過後、端子ＲＹ／／ＢＹの電圧が一度立ち下がってからもう一度立ち下がるまでの期間ｔＦＥＡＴにおいて、フィーチャレジスタＦＲにおいて指定された部分に保持されていたフィーチャデータＦｄとして、例えば、メモリダイＭＤの制御パラメータ等が読み出される。
【0127】
また、タイミングｔ１６０～ｔ１６１において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ビット“０，“０”を示す１サイクル目のヘッダ及びビット“０”，“０”を示す２サイクル目のヘッダで構成されるヘッダセットを入力する。このヘッダセットは、図１１に示す様に、データを出力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで入力される。
【0128】
このヘッダセットの入力に伴い、所定の待機時間後（期間ｔＷ２Ｒの後）、コントローラダイＣＤが制御端子ＣＡ＿ｃｌｋ（／ＷＥ）の入力信号を切り替えて（トグルして）、データを出力するタイミングを指定する。より具体的には、タイミングｔ１６０において、コントローラダイＣＤが制御端子ＣＡ＿ｃｌｋ（／ＷＥ）の入力信号を“Ｌ”から“Ｈ”に切り替える。また、タイミングｔ１６１において、コントローラダイＣＤが制御端子ＣＡ＿ｃｌｋ（／ＷＥ）の入力信号を“Ｈ”から“Ｌ”に切り替え、それ以後、切り替え（トグル）を繰り返す。これにより、データの出力動作が開始され、ゲットフィーチャで得たフィーチャデータＦｄが、ＣＡ０（ＡＬＥ）の入力信号の立ち上がりエッジ及び立ち下がりエッジで、制御端子ＣＡ１（ＣＬＥ）を介して出力される。例えば、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとの間隔、及び、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち下がりエッジのタイミングと立ち上がりエッジのタイミングとの間隔は、期間ｔＣＬＫ２である。すなわち、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）のトグル間隔は、期間ｔＣＬＫ２である。尚、制御端子ＣＡ０（ＡＬＥ）の信号は、制御端子ＣＡ１（ＣＬＥ）に１ビットのデータが出力されるごとに、立ち上がり、又は、立ち下がる。従って、制御端子ＣＡ１（ＣＬＥ）から連続して“０”が出力される場合や、連続して“１”が出力される場合であっても、データの区切りを判別することが可能である。
【0129】
フィーチャデータＦｄの出力に際しては、例えば図１５に示す様に、データを出力することを指示するヘッダセットを１回入力した後、フィーチャデータＦｄを構成する複数のボディセットが、連続して出力されても良い。即ち、フィーチャデータＦｄの出力が終了するまで、ヘッダセットの入力を省略しても良い。また、例えば図１６に示す様に、データを出力することを指示するヘッダセットを１回入力する度に、フィーチャデータＦｄを構成するボディセットが１回出力されても良い。
【0130】
［通常モードにおけるステータスリード］
図１７は、コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。図１７では、通常モードで動作しているときにステータスリードを実行する場合の模式的なタイミングチャートが示されている。
図１７は、コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。図１７では、通常モードで動作しているときにステータスリードを実行する場合の模式的なタイミングチャートが示されている。
【0131】
図１７のタイミングｔ１８０の前において、図示は省略するものの、制御端子／ＣＥの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0132】
図１７の例では、タイミングｔ１８０～ｔ１８１において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ビット“０，“０”を示す１サイクル目のヘッダ及びビット“１”，“１”を示す２サイクル目のヘッダで構成されるヘッダセットを入力する。このヘッダセットは、図１１に示す様に、コマンドデータＣｍｄを入力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで入力される。
【0133】
また、タイミングｔ１８２～ｔ１８５において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ボディセットとしてコマンドデータ７０ｈを入力している。コマンドデータ“７０ｈ”は、ステータスリードを指示するコマンドデータＣｍｄである。コマンドデータ７０ｈが入力された場合、例えば、直前にコマンドセットが入力されたメモリダイＭＤにおいて、ステータスリードが実行される。
【0134】
また、タイミングｔ１８６～ｔ１８７において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ビット“０，“０”を示す１サイクル目のヘッダ及びビット“０”，“０”を示す２サイクル目のヘッダで構成されるヘッダセットを入力する。このヘッダセットは、図１１に示す様に、データを出力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで入力される。
【0135】
このヘッダセットの入力に伴い、所定の待機時間後（期間ｔＷ２Ｒの後）、コントローラダイＣＤが制御端子ＣＡ＿ｃｌｋ（／ＷＥ）の入力信号を切り替えて（トグルして）、データを出力するタイミングを指定する。これにより、データの出力動作が開始され、ステータスリードで得たステータスデータＳｔｔが、ＣＡ０（ＡＬＥ）の入力信号の立ち上がりエッジ及び立ち下がりエッジで、制御端子ＣＡ１（ＣＬＥ）を介して出力される。尚、制御端子ＣＡ０（ＡＬＥ）の信号は、制御端子ＣＡ１（ＣＬＥ）に１ビットのデータが出力されるごとに、立ち上がり、又は、立ち下がる。従って、制御端子ＣＡ１（ＣＬＥ）から連続して“０”が出力される場合や、連続して“１”が出力される場合であっても、データの区切りを判別することが可能である。
【0136】
［レディビジーアウトプットモードにおけるヘッダセット入力の例］
図１８は、コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。図１８では、メモリダイＭＤがレディビジーアウトプットモードで動作している場合の模式的なタイミングチャートが示されている。
図１８は、コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。図１８では、メモリダイＭＤがレディビジーアウトプットモードで動作している場合の模式的なタイミングチャートが示されている。
【0137】
図１８のタイミングｔ２００の前において、制御端子／ＣＥの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0138】
また、タイミングｔ２００～ｔ２０１において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、１サイクル目のヘッダ（ファーストヘッダ）と２サイクル目のヘッダ（セカンドヘッダ）で構成されるヘッダセットを入力する。図１８の例では、ビット“０，“１”を示す１サイクル目のヘッダ及びビット“０”，“１”を示す２サイクル目のヘッダで構成されるヘッダセットを入力する。このヘッダセットは、図１１に示す様に、レディビジー状態の出力の開始を指示する（レディビジーアウトプットモード開始指示を示す）ヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで入力される。
【0139】
このようにして、制御端子ＣＡ１（ＣＬＥ）に入力される信号及び制御端子ＣＡ０（ＡＬＥ）に入力される信号のいずれかを切り替えたヘッダセットが入力されることで、メモリダイＭＤのレディビジー状態を出力することを指示するレディビジーアウトプットモード開始指示を行うことができる。
【0140】
このヘッダセットの入力に伴い、制御端子ＣＡ１（ＣＬＥ）では、タイミングｔ２０２において、メモリダイＭＤのレディビジー状態の出力が開始される。すなわち、メモリダイＭＤの動作モードが、通常モードから、レディビジーアウトプットモードへ切り替わる。メモリダイＭＤのレディビジー状態の出力は、タイミングｔ２０２以降、制御端子／ＣＥの電圧が“Ｌ”から“Ｈ”に立ち上がるまで継続される。すなわち、メモリダイＭＤは、レディビジーアウトプットモード開始指示を受けると、タイミングｔ２０２以降、制御端子／ＣＥの電圧が“Ｌ”から“Ｈ”に立ち上がるまで、レディビジー情報の出力を継続する。尚、図１８に示す様に、メモリダイＭＤのレディビジー状態の出力は、トグルされている制御端子ＣＡ＿ｃｌｋ（／ＷＥ）の入力信号と非同期である。
【0141】
一方、制御端子ＣＡ０（ＡＬＥ）は、トグルされている制御端子ＣＡ＿ｃｌｋ（／ＷＥ）の入力信号に応じて、コマンドデータＣｍｄ及びアドレスデータＡｄｄの入力、並びに、ステータスデータＳｔｔ等のデータの出力に使用可能である。図１８の例では、タイミングｔ２０２～ｔ２０５において、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジに対応して、制御端子ＣＡ０（ＡＬＥ）を介して４ビットのヘッダセットが入力される。
【0142】
より具体的には、タイミングｔ２０２～ｔ２０５において、コントローラダイＣＤがメモリダイＭＤに制御端子ＣＡ０（ＡＬＥ）を介して、図１１に示す４ビットのヘッダセットを、４サイクルに分けて１ビットずつ入力する。例えば、ボディセットにおいて８ビットのコマンドデータＣｍｄを入力することを指示する場合、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで、ビット“０”，“０”，“１”，“１”に応じた制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）の電圧が設定されて、論理回路ＣＴＲの図示しないレジスタに取り込まれる。
【0143】
また、タイミングｔ２０６～ｔ２０７において、コントローラダイＣＤがメモリダイＭＤに制御端子ＣＡ０（ＡＬＥ）を介して、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで８ビットのボディセットを８サイクルに分けて１ビットずつ入力する。より具体的には、タイミングｔ２０６～ｔ２０７において、コントローラダイＣＤはメモリダイＭＤに、４ビットのヘッダセット（エントリ条件）に応じた８ビットのボディセットを、制御端子ＣＡ０（ＡＬＥ）を介して、８サイクルに分けて１ビットずつ入力する。例えば、８ビットのコマンドデータＣｍｄを、ビット“０”～“７”とする。まず、１サイクル目のボディ（データ）は、ビット“０”に応じて、制御端子ＣＡ０（ＡＬＥ）の電圧が設定され、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）を“Ｌ”から“Ｈ”に立ち上げるタイミングｔ２０６（立ち上がりエッジ）で取り込まれる。次に、２サイクル目のボディ（データ）は、ビット“１”に応じて、制御端子ＣＡ０（ＡＬＥ）の電圧が設定され、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）を“Ｈ”から“Ｌ”に立ち下げるタイミングｔ２０７（立ち下がりエッジ）で取り込まれる。３サイクル目～８サイクル目のボディも同様に、ビット“２”～“７”、に応じて、それぞれ制御端子ＣＡ０（ＡＬＥ）の電圧が設定され、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）を立ち上げるタイミング（立ち上がりエッジ）または及び立ち下げるタイミング（立ち下がりエッジ）で取り込まれる。
【0144】
尚、タイミングｔ２０１においてセカンドヘッダが入力されてから、メモリダイＭＤが通常モードからレディビジー出力モードに切り替わるまで、すなわち、制御端子ＣＡ１（ＣＬＥ）からレディビジー情報の出力が開始されるまでにはタイムラグがあってもよい。また、タイミングｔ２０１においてセカンドヘッダが入力されてから、制御端子ＣＡ０（ＡＬＥ）にヘッダが入力されるまでには、タイムラグがあってもよい。
【0145】
［レディビジーアウトプットモードにおけるセットフィーチャ］
図１９～図２１は、コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。図１９では、メモリダイＭＤがレディビジーアウトプットモードで動作しているときに、レディビジー情報を出力しながら、セットフィーチャを実行する場合の模式的なタイミングチャートが示されている。図１９では、波形の一部を省略して示している。図２０は、この省略された波形の一例を示している。図２１は、この省略された波形の他の例を示している。
図１９～図２１は、コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。図１９では、メモリダイＭＤがレディビジーアウトプットモードで動作しているときに、レディビジー情報を出力しながら、セットフィーチャを実行する場合の模式的なタイミングチャートが示されている。図１９では、波形の一部を省略して示している。図２０は、この省略された波形の一例を示している。図２１は、この省略された波形の他の例を示している。
【0146】
図１９の例では、タイミングｔ２１０以前において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、レディビジーアウトプット開始指示を示すヘッダセットが入力され、制御端子ＣＡ１（ＣＬＥ）では、メモリダイＭＤのレディビジー状態の出力が継続された状態を示している。
【0147】
制御端子ＣＡ０（ＡＬＥ）では、タイミングｔ２１０～ｔ２１３において、ビット“０，“０”,“１”，“１”を示すヘッダセットが入力される。このヘッダセットは、図１１に示す様に、コマンドデータＣｍｄを入力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで、４サイクルに分けて１ビットずつ入力される。
【0148】
また、制御端子ＣＡ０（ＡＬＥ）では、タイミングｔ２１４～ｔ２１９において、ボディセットとしてコマンドデータＥＦｈが入力される。コマンドデータ“ＥＦｈ”は、上述した様に、セットフィーチャを指示するコマンドデータＣｍｄであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで、８サイクルに分けて１ビットずつ入力される。
【0149】
また、制御端子ＣＡ０（ＡＬＥ）では、タイミングｔ２２０～ｔ２２３において、ビット“０，“０”,“１”，“０”を示すヘッダセットが入力される。このヘッダセットは、図１１に示す様に、アドレスデータＡｄｄを入力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで、４サイクルに分けて１ビットずつ入力される。
【0150】
また、制御端子ＣＡ０（ＡＬＥ）では、タイミングｔ２２４～ｔ２２９において、ボディセットとしてアドレスデータＡｄｄが入力される。このアドレスデータＡｄｄは、フィーチャレジスタＦＲにおいてフィーチャデータＦｄを入力する部分（セットフィーチャにおいて設定されるパラメータ等）
を特定するためのデータであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで、８サイクルに分けて１ビットずつ入力される。
を特定するためのデータであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで、８サイクルに分けて１ビットずつ入力される。
【0151】
タイミングｔ２２９の後、期間ｔＡＤＬだけ、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりを遅くし、フィーチャレジスタＦＲを特定する時間を確保している。これにより、特定したフィーチャレジスタＦＲにおいて指定された部分にフィーチャデータＦｄを入力するセットフィーチャを行うことができる。
【0152】
フィーチャデータＦｄの入力に際しては、例えば図２０に示す様に、データを入力することを指示するヘッダセットを１回入力し、その後、フィーチャデータＦｄを構成する複数のボディセットを、連続して入力しても良い。即ち、フィーチャデータＦｄの入力が終了するまで、ヘッダセットの入力を省略しても良い。また、例えば図２１に示す様に、データを入力することを指示するヘッダセット、及び、フィーチャデータＦｄを構成するボディセットの双方を含むフレームを、複数回入力しても良い。
【0153】
［レディビジーアウトプットモードにおけるゲットフィーチャ］
図２２及び図２３は、コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。図２２及び図２３では、メモリダイＭＤがレディビジーアウトプットモードで動作しているときに、レディビジー情報を出力しながら、ゲットフィーチャを実行する場合の模式的なタイミングチャートが示されている。図２３は、図２２に示す波形の続きを示している。
図２２及び図２３は、コントローラダイＣＤとメモリダイＭＤとの間の入出力信号を示す模式的な波形図である。図２２及び図２３では、メモリダイＭＤがレディビジーアウトプットモードで動作しているときに、レディビジー情報を出力しながら、ゲットフィーチャを実行する場合の模式的なタイミングチャートが示されている。図２３は、図２２に示す波形の続きを示している。
【0154】
図２２の例では、タイミングｔ２４０以前において、コントローラダイＣＤがメモリダイＭＤに、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、レディビジーアウトプット開始指示を示すヘッダセットが入力され、制御端子ＣＡ１（ＣＬＥ）では、メモリダイＭＤのレディビジー状態の出力が継続された状態を示している。
【0155】
制御端子ＣＡ０（ＡＬＥ）では、タイミングｔ２４０～ｔ２４３において、ビット“０，“０”,“１”，“１”を示すヘッダセットが入力される。このヘッダセットは、図１１に示す様に、コマンドデータＣｍｄを入力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで、４サイクルに分けて１ビットずつ入力される。
【0156】
また、制御端子ＣＡ０（ＡＬＥ）では、タイミングｔ２４４～ｔ２４９において、ボディセットとしてコマンドデータＥＥｈが入力される。コマンドデータ“ＥＥｈ”は、上述した様に、ゲットフィーチャを指示するコマンドデータＣｍｄであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで、８サイクルに分けて１ビットずつ入力される。
【0157】
また、制御端子ＣＡ０（ＡＬＥ）では、タイミングｔ２５０～ｔ２５３において、ビット“０，“０”,“１”，“０”を示すヘッダセットが入力される。このヘッダセットは、図１１に示す様に、アドレスデータＡｄｄを入力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで、４サイクルに分けて１ビットずつ入力される。
【0158】
また、制御端子ＣＡ０（ＡＬＥ）では、タイミングｔ２５４～ｔ２５９において、ボディセットとしてアドレスデータＡｄｄが入力される。このアドレスデータＡｄｄは、フィーチャデータＦｄを特定するためのデータであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで、８サイクルに分けて１ビットずつ入力される。
【0159】
タイミングｔ２５９から所定の時間経過後、端子ＲＹ／／ＢＹの電圧が一度立ち下がってからもう一度立ち下がるまでの期間ｔＦＥＡＴにおいて、フィーチャレジスタＦＲにおいて指定された部分に保持されていたフィーチャデータＦｄとして、例えば、メモリダイＭＤの制御パラメータ等が読み出される。
【0160】
その後、制御端子ＣＡ０（ＡＬＥ）では、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号を立ち上げるタイミング（立ち上がりエッジ）及び立ち下げるタイミング（立ち下がりエッジ）において、ビット“０，“０”,“０”，“０”を示すヘッダセットが入力される。このヘッダセットは、図１１に示す様に、データを出力することを指示するヘッダセットであり、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで、４サイクルに分けて１ビットずつ入力される。
【0161】
そして、このヘッダセットの入力に伴い、図２３に示す様に、制御端子ＣＡ０（ＡＬＥ）では、所定の待機時間期間ｔＸ１後、データの出力動作が開始され、ゲットフィーチャで得たフィーチャデータＦｄが、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジで、出力される。尚、図２３には、メモリダイＭＤがレディビジーアウトプットモードで動作しているとき、制御端子ＣＡ＿ｃｌｋの立ち上がりを受けてからフィーチャデータＦｄ（１ビット）の出力が開始されるまでの時間を、ｔＸ２として示している。また、メモリダイＭＤがレディビジーアウトプットモードで動作しているとき、制御端子ＣＡ＿ｃｌｋの立ち下りを受けてからフィーチャデータＦｄ（１ビット）の出力を停止するまでにかかる時間を、ｔＸ３として示している。
【0162】
図２３の例では、フィーチャデータＦｄの出力に際しての制御端子ＣＡ＿ｃｌｋの立ち上がりから立ち下がりまでの期間（トグル期間）を、ｔＣＬＫ３として示している。期間ｔＣＬＫ３は、コントローラダイＣＤからメモリダイＭＤに信号を入力する際の、制御端子ＣＡ＿ｃｌｋの立ち上がりから立ち下がりまでの期間（トグル期間）ｔＣＬＫ１より長くしても良い。また、期間ｔＣＬＫ３は、メモリダイＭＤが通常モードで動作しているときの制御端子ＣＡ＿ｃｌｋの立ち下りから立ち下がりまでの期間（トグル期間）ｔＣＬＫ２（図１５参照）より長くしても良い。
【0163】
ここで、メモリダイＭＤがレディビジーアウトプットモードで動作しているとき、制御端子ＣＡ１（ＣＬＥ）からはメモリダイＭＤのレディビジー状態を出力し、制御端子ＣＡ０（ＡＬＥ）からはフィーチャデータＦｄを出力する。従って、メモリダイＭＤがレディビジーアウトプットモードで動作している場合、図１５を参照して説明した工程において制御端子ＣＡ０（ＡＬＥ）から出力される、データの区切りを示す信号を出力することが出来ない。
【0164】
フィーチャデータＦｄの出力に際しては、データを出力することを指示するヘッダセットを１回入力した後、フィーチャデータＦｄを構成する複数のボディセットが、連続して出力されても良い。即ち、フィーチャデータＦｄの出力が終了するまで、ヘッダセットの入力を省略しても良い。また、データを出力することを指示するヘッダセットを１回入力する度に、フィーチャデータＦｄを構成するボディセットが１回出力されても良い。
【0165】
［効果］
上述のように、複数のメモリダイＭＤの端子ＲＹ／／ＢＹに対応するパッド電極Ｐを共通に接続した場合、外部からは、複数のメモリダイＭＤのいずれかにおいて端子ＲＹ／／ＢＹが“Ｌ”状態になっていること検出することはできるものの、どのメモリダイＭＤにおいて端子ＲＹ／／ＢＹが“Ｌ”状態になっているのかを検出することはできない。従って、メモリダイＭＤが通常モードで動作しているとき、メモリダイＭＤのレディビジー状態を調べるためには、ステータスリードを実行する必要がある。しかしながら、このためには、例えば図１７を参照して説明した様に、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ＣＭＤサイクル及びＤＯＵＴサイクルの発行が必要であった。このため、コマンドデータＣｍｄを入力する付加的な処理（オーバヘッド）が大きかった。ここで、ＣＭＤサイクルは、コマンドデータＣｍｄの入力に対応する６サイクルのフレームである。ＤＯＵＴサイクルは、データの出力に対応する６サイクルのフレームである。また、ステータスリードを実行している間は、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を他の動作に利用することはできなかった。例えば、ステータスリードを実行している間は、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）から、他の動作を指定するためのコマンドデータＣｍｄやアドレスデータＡｄｄを入力することはできなかった。
上述のように、複数のメモリダイＭＤの端子ＲＹ／／ＢＹに対応するパッド電極Ｐを共通に接続した場合、外部からは、複数のメモリダイＭＤのいずれかにおいて端子ＲＹ／／ＢＹが“Ｌ”状態になっていること検出することはできるものの、どのメモリダイＭＤにおいて端子ＲＹ／／ＢＹが“Ｌ”状態になっているのかを検出することはできない。従って、メモリダイＭＤが通常モードで動作しているとき、メモリダイＭＤのレディビジー状態を調べるためには、ステータスリードを実行する必要がある。しかしながら、このためには、例えば図１７を参照して説明した様に、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ＣＭＤサイクル及びＤＯＵＴサイクルの発行が必要であった。このため、コマンドデータＣｍｄを入力する付加的な処理（オーバヘッド）が大きかった。ここで、ＣＭＤサイクルは、コマンドデータＣｍｄの入力に対応する６サイクルのフレームである。ＤＯＵＴサイクルは、データの出力に対応する６サイクルのフレームである。また、ステータスリードを実行している間は、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を他の動作に利用することはできなかった。例えば、ステータスリードを実行している間は、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）から、他の動作を指定するためのコマンドデータＣｍｄやアドレスデータＡｄｄを入力することはできなかった。
【0166】
そこで、本実施形態に係る半導体記憶装置は、通常モードに加えて、レディビジーアウトプットモードでも動作可能である。例えば、コントローラダイＣＤは、メモリダイＭＤを通常モードからレディビジーアウトプットモードへ切り替えさせるために、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、メモリダイＭＤのレディビジー状態の出力を開始すること（レディビジーアウトプット開始）を指示する２サイクルのヘッダセットを入力する。メモリダイＭＤが通常モードで動作しているとき、制御端子ＣＡ１（ＣＬＥ）からレディビジー情報を出力しながら、制御端子ＣＡ０（ＡＬＥ）では、コマンドデータＣｍｄまたはアドレスデータＡｄｄの入力を受け付けることが可能である。よって、ステータスリード実行時の上記付加的な処理（オーバヘッド）を省略することができる。
【0167】
また、本実施形態に係る半導体記憶装置では、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、ヘッダセットを入力することが可能である。従って、１サイクルに２ビットを並列に入力することが可能である。これにより、ヘッダセットの入力に要するサイクル数を削減し、動作の高速化を図ることが可能である。更に、本実施形態に係る半導体記憶装置では、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号が一度立ち下がってからもう一度立ち下がるまでの期間における立ち上がりエッジまたは立ち下がりエッジを１サイクルとするのではなく、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号の立ち上がりエッジ及び立ち下がりエッジのそれぞれを１サイクルとしてデータを入力することが可能である。このように、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）に入力される信号が一度立ち下がってからもう一度立ち下がるまでの期間を、立ち上がりエッジ及び立ち下がりエッジ（２回のトグル）に時分割してヘッダ等を入力することにより、ヘッダセット等の入力に要する期間を削減し、動作の高速化を図ることが可能である。
【0168】
［その他］
尚、以上の実施形態についての説明では、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、レディビジーアウトプット開始指示のヘッダセットを入力する例を示した。しかしながら、例えば、共通に接続されている複数のメモリダイＭＤのうち１つをレディビジーアウトプットモードで動作させている場合において、制御端子ＣＡ１（ＣＬＥ）を介して、レディビジーアウトプット開始指示のヘッダセットを入力することにより、当該メモリダイＭＤのレディビジーアウトプットモードでの動作を停止させて、他のメモリダイＭＤをレディビジーアウトプットモードで動作させることができるように構成されていてもよい。
尚、以上の実施形態についての説明では、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して、レディビジーアウトプット開始指示のヘッダセットを入力する例を示した。しかしながら、例えば、共通に接続されている複数のメモリダイＭＤのうち１つをレディビジーアウトプットモードで動作させている場合において、制御端子ＣＡ１（ＣＬＥ）を介して、レディビジーアウトプット開始指示のヘッダセットを入力することにより、当該メモリダイＭＤのレディビジーアウトプットモードでの動作を停止させて、他のメモリダイＭＤをレディビジーアウトプットモードで動作させることができるように構成されていてもよい。
【0169】
以上の実施形態についての説明では、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を介して入力されるヘッダセットの４ビットの組み合わせは、図１１に示すビットの値の組み合わせの例を示した。しかしながら、ヘッダセットの４ビットの組み合わせは、図１１に示すビットの値の組み合わせの例に限らない。例えば、レディビジーアウトプット開始指示のヘッダセットが、ビット“０，“１”、“０”，“１”の組み合わせであると説明したが、例えばビット“０，“１”、“１”，“０”の組み合わせであってもよく、適宜調整可能である。他のビットの値の組み合わせについても同様である。
【0170】
また、メモリダイＭＤが通常モードで動作しているとき、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）の入力信号の立ち上がりのタイミング及び立ち下がりのタイミングの両方（２回のトグル）を利用する例を示した。しかしながら、制御端子ＣＡ＿ｃｌｋ（／ＷＥ）の入力信号の立ち上がりのタイミング又は立ち下がりのタイミング（１回のトグル）を利用してもよい。このようにすることで、例えば、信号を取り込む際の信頼性が向上する場合がある。
【0171】
尚、メモリダイＭＤが通常モードで動作しているとき、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を利用して、２ビットのデータの入出力を行う例を示した。しかしながら、この様な方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、メモリダイＭＤが通常モードで動作しているとき、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）に加えて、その他の端子（例えば、図４等を参照して説明した制御端子／ＷＰ等）等を利用して、３ビット以上のデータの入出力を行っても良い。また、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を含む端子の中から１つ又は２つの端子を選択して、１ビット又は２ビットのデータの入出力を行っても良い。また、例えば、制御端子ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ）を利用して、レディビジーアウトプット開始指示のヘッダセットを入力し、制御端子／ＷＰからレディビジー情報の出力をしても良い。
【0172】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0173】
ＣＤ…コントローラダイ、／ＣＥ，ＣＡ１（ＣＬＥ），ＣＡ０（ＡＬＥ），ＣＡ＿ｃｌｋ（／ＷＥ），／ＲＥ，ＲＥ，／ＷＰ…制御端子、ＭＣ…メモリセル（メモリセルトランジスタ）、ＭＣＡ…メモリセルアレイ、ＭＤ…メモリダイ、ＰＣ…周辺回路、ＡＤＲ…アドレスレジスタ、ＣＭＲ…コマンドレジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】