特開 2024-134840 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024134840

(43)【公開日】2024-10-04

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240927BHJP

   H10B 43/20 20230101ALI20240927BHJP

   H10B 43/23 20230101ALI20240927BHJP

   H01L 27/00 20060101ALI20240927BHJP

   H01L 21/8234 20060101ALI20240927BHJP

   H01L 21/336 20060101ALI20240927BHJP

【ＦＩ】

H10B43/27

H10B43/20

H10B43/23

H01L27/00 301C

H01L27/00 301B

H01L27/088 B

H01L29/78 371

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023045243

(22)【出願日】2023-03-22

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】来栖 貴史

(72)【発明者】

【氏名】白井 浩司

【テーマコード（参考）】

5F048

5F083

5F101

【Ｆターム（参考）】

5F048AA01

5F048AB01

5F048AC01

5F048BA01

5F048BA19

5F048BA20

5F048BB09

5F048BB11

5F048BD07

5F048BF07

5F048BF16

5F048BF17

5F048BG13

5F048CB02

5F083EP17

5F083EP18

5F083EP22

5F083EP32

5F083EP33

5F083EP34

5F083EP42

5F083EP44

5F083ER02

5F083ER03

5F083ER22

5F083GA02

5F083GA10

5F083GA27

5F083JA03

5F083JA36

5F083JA37

5F083JA39

5F083KA01

5F083KA03

5F083KA05

5F083KA11

5F083KA13

5F083KA14

5F083LA12

5F083LA16

5F083LA18

5F083LA21

5F083MA01

5F083MA15

5F083PR03

5F083PR21

5F083PR28

5F101BA42

5F101BA44

5F101BA46

5F101BB02

5F101BB08

5F101BC01

5F101BC02

5F101BC11

5F101BD16

5F101BD30

5F101BD34

(57)【要約】

【課題】電気特性の向上を図れる半導体記憶装置を提供すること。
【解決手段】半導体記憶装置は、複数の導電層３１ａ～３１ｅと複数の絶縁層２１とがＺ方向に交互に積層された積層体２０と、積層体内に設けられ、Ｚ方向に延伸する柱状体ＣＬと、柱状体に接続され、金属材料を含むソース線層３０とを含む。複数の導電層は、Ｚ方向に配置され、複数の選択トランジスタの複数のゲート電極を構成する複数の第１導電層３１ａ，３１ｂを含む。柱状体は、コア絶縁層４０と、コア絶縁層の側面を囲む半導体層４１と、半導体層の側面を囲むメモリ層４３～４５とを含む。ソース線層の一部３０ａは、積層体内に設けられ、半導体層側に鋭角に尖った尖部３０ｂを含む。
【選択図】 図６

【特許請求の範囲】

【請求項1】

複数の導電層と複数の絶縁層とが第１方向に交互に積層された積層体と、
前記積層体内に設けられ、前記第１方向に延伸する柱状体と、
前記柱状体に接続され、金属材料を含むソース線層と、
を具備し、
前記複数の導電層は、前記第１方向に配置された複数の選択トランジスタの複数のゲート電極を構成する複数の第１導電層を含み、
前記柱状体は、コア絶縁層と、前記コア絶縁層の側面を囲む半導体層と、前記半導体層の側面を囲むメモリ層とを含み、
前記ソース線層の一部は、前記積層体内に設けられ、前記半導体層側に鋭角に尖った尖部を含む、
半導体記憶装置。

【請求項2】

前記ソース線層の前記一部の下面は、前記コア絶縁層の上面と接続する、
請求項１に記載の半導体記憶装置。

【請求項3】

前記複数の導電層は、複数のメモリセルトランジスタの複数のゲート電極を構成し、前記第１方向に配置された複数の第２導電層を更に含み、
前記複数の第１導電層は、前記複数の第２導電層よりも前記第１方向に離れて配置され、
前記尖部は、前記複数の第１導電層のうち、前記複数の第２導電層から前記第１方向に最も離れた第１導電層と、前記複数の第２導電層から前記第１方向に最も近い第１半導体層との間に配置される、
請求項２に記載の半導体記憶装置。

【請求項4】

前記コア絶縁層の前記上面は、前記第１方向に凸状の曲面を含み、
前記ソース線層の前記一部の前記下面は、前記第１方向に凹状の曲面を含む、
請求項２に記載の半導体記憶装置。

【請求項5】

前記半導体層及び前記メモリ層は、突出部を含み、
前記突出部は、前記第１方向に隣接する二つの第１導電層の間の前記絶縁層の側に突出する、
請求項２に記載の半導体記憶装置。

【請求項6】

前記メモリ層は、前記半導体層の側面を囲むトンネル絶縁層と、前記トンネル絶縁層の側面を囲む電荷蓄積層と、前記電荷蓄積層の側面を囲むブロック絶縁層とを含み、
前記二つの第１導電層の間の前記絶縁層と突出部との間の前記電荷蓄積層の寸法は、前記第１導電層と前記絶縁層との間の前記電荷蓄積層の寸法よりも小さい、
請求項５に記載の半導体記憶装置。

【請求項7】

前記突出部は、前記尖部に隣接する、
請求項５に記載の半導体記憶装置。

【請求項8】

前記ソース線層の前記一部の前記下面は平坦であり、
前記コア絶縁層の前記上面は平坦である、
請求項５に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

複数の導電層と複数の絶縁層とが積層された積層体と、この積層体内を貫く柱状体とを含む半導体記憶装置が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２３－００１５９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態が解決しようとする課題は、電気特性の向上を図れる半導体記憶装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが第１方向に交互に積層された積層体と、前記積層体内に設けられ、前記第１方向に延伸する柱状体と、前記柱状体に接続され、金属材料を含むソース線層とを含む。前記複数の導電層は、前記第１方向に配置され、複数の選択トランジスタの複数のゲート電極を構成する複数の第１導電層を含む。前記柱状体は、コア絶縁層と、前記コア絶縁層の側面を囲む半導体層と、前記半導体層の側面を囲むメモリ層とを含む。前記ソース線層の一部は、前記積層体内に設けられ、前記半導体層側に鋭角に尖った尖部を含む。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体記憶装置及びメモリコントローラを示すブロック図。

【図2】第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の等価回路を示す図。

【図3】第１実施形態に係る半導体記憶装置の一部を示す断面図。

【図4】第１実施形態に係る半導体記憶装置の一部を示す平面図。

【図5】第１実施形態に係る半導体記憶装置の柱状体を示す断面図。

【図6】図３の破線で囲まれた部分を拡大した断面図。

【図7】比較例を示す断面図。

【図8】第１実施形態に係る半導体記憶装置のオン電流特性を示す図。

【図9】コアリセス量及びレンズ高さを説明するための断面図。

【図10】第１実施形態に係る半導体記憶装置のオフ電流特性を示す図。

【図11】第１実施形態に係る半導体記憶装置の閾値電圧特性を示す図。

【図12】第１実施形態に係る半導体記憶装置のＳファクタ特性を示す図。

【図13】第１実施形態に係るソース線層及びコア絶縁層の製造方法を説明するための断面図。

【図14】第１実施形態の変形例を示す断面図。

【図15】第２実施形態に係る半導体記憶装置の一部を示す断面図。

【図16】第２実施形態に係る半導体記憶装置の製造方法を説明するための断面図。

【図17】第２実施形態に係る半導体記憶装置のオン電流特性を示す図。

【図18】リセス量を説明するための断面図。

【図19】第２実施形態に係る半導体記憶装置のオフ電流特性を示す図。

【図20】第２実施形態に係る半導体記憶装置の閾値電圧特性を示す図。

【図21】第２実施形態に係る半導体記憶装置のＳファクタ特性を示す図。

【図22】第２実施形態の変形例を示す断面図。

【図23】第３実施形態の半導体記憶装置の一部を示す断面図。

【図24】第１実施形態に係る半導体記憶装置及び第３実施形態に係る半導体記憶装置のオン電流特性を示す図。

【発明を実施するための形態】

【0007】

以下、図面を参照して、実施形態の半導体記憶装置について説明する。

【0008】

以下の説明では、同一又は類似の機能を有する構成に同一の符号を付し、それら構成の重複する説明は省略する場合がある。本開示において、「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本開示において、「ｘｘがｙｙ上（下）に設けられる」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。また、本開示において、「ｘｘがｙｙ上（下）に設けられる」とは、便宜上の表現であり、重力方向を規定するものではない。本開示において、「平行」及び「直交」とは、それぞれ「略平行」及び「略直交」の場合も含む。

【0009】

次に、Ｘ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向及びＹ方向は、後述する基板（図５の基板５０）の表面と略平行な方向である。Ｘ方向とＹ方向は互いに交差する（例えば、直交する）。Ｚ方向は、Ｘ方向及びＹ方向と交差し（例えば、直交し）、基板から離れる方向である。これらの表現は、便宜上のものであり、重力方向を規定するものではない。

【0010】

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１及びそれを制御するメモリコントローラ２を示すブロック図である。

【0011】

半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えば、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。

【0012】

メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。以下、ＢＬＫ０～ＢＬＫｎを区別する必要がない場合、ＢＬＫと表記する。各ブロックＢＬＫは、複数の不揮発性のメモリセルトランジスタを含む。メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルトランジスタは、１本のビット線と１本のワード線とに接続される。メモリセルアレイ１０の詳細な構成については後述する。

【0013】

ロウデコーダ１１は、メモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、一つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワード線のそれぞれに、所望の電圧を印加することで、メモリセルアレイ１０に対するデータの書込み動作及び読出し動作を制御する。

【0014】

センスアンプ１２は、メモリコントローラ２から受信した書込みデータＷＤＡＴに応じて、各ビット線に所望の電圧を印加する。センスアンプ１２は、ビット線の電圧に基づいてメモリセルトランジスタに記憶されたデータを判定し、判定した読出しデータＲＤＡＴをメモリコントローラ２に送信する。

【0015】

シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。

【0016】

以上で説明した半導体記憶装置１及びメモリコントローラ２は、これらの組合せにより一つの半導体装置、情報処理装置又は情報処理システムを構成してもよい。

【0017】

図２は、メモリセルアレイ１０の一部の等価回路を示す図である。図２は、メモリセルアレイ１０に含まれた一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数のストリングＳＴＲ０～ＳＴＲ３を含む。

【0018】

各ストリングＳＴＲ０～ＳＴＲ３は、複数のＮＡＮＤストリングスＮＳの集合体である。各ＮＡＮＤストリングスＮＳの一端は、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）のいずれかに接続される。ＮＡＮＤストリングスＮＳの他端は、ソース線ＳＬに接続される。各ＮＡＮＤストリングスＮＳは、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、ドレイン側選択トランジスタＳＴ１、及びソース側選択トランジスタＳＴ２を含む。

【0019】

複数のメモリセルトランジスタＭＴ０～ＭＴｎは直列に接続される。各メモリセルトランジスタＭＴ０～ＭＴｎは、チャネルが形成される半導体層と、メモリ層（トンネル絶縁層、電荷蓄積層、ブロック絶縁層）とを含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、ゲート電極に印加された電圧に応じて、メモリ層の状態を変化させる（例えば、電荷蓄積層に電荷を蓄積する）。メモリセルトランジスタＭＴのゲート電極は、対応するワード線ＷＬ０～ＷＬｎのいずれかに接続される。メモリセルトランジスタＭＴは、ワード線ＷＬを介して、ロウデコーダ１１に接続される。

【0020】

各ＮＡＮＤストリングスＮＳにおけるドレイン側選択トランジスタＳＴ１は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、いずれかのビット線ＢＬ０～ＢＬｍとの間に接続される。ドレイン側選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０～ＢＬｍに接続される。ドレイン側選択トランジスタＳＴ１のソースは、メモリセルトランジスタＭＴｎに接続される。各ＮＡＮＤストリングスＮＳにおけるドレイン側選択トランジスタＳＴ１のゲート電極は、いずれかの選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。ドレイン側選択トランジスタＳＴ１は、いずれかの選択ゲート線ＳＧＤ０～ＳＧＤ３を介して、ロウデコーダ１１に接続される。ドレイン側選択トランジスタＳＴ１は、所定の電圧が選択ゲート線ＳＧＤ０～ＳＧＤ３のいずれかに印加された場合に、ＮＡＮＤストリングスＮＳとビット線ＢＬとを接続する。

【0021】

各ＮＡＮＤストリングスＮＳにおけるソース側選択トランジスタＳＴ２は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、ソース線ＳＬとの間に接続される。ソース側選択トランジスタＳＴ２のドレインは、メモリセルトランジスタＭＴ０に接続される。ソース側選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。ソース側選択トランジスタＳＴ２のゲート電極は、ソース側選択ゲート線ＳＧＳに接続される。ソース側選択トランジスタＳＴ２は、ソース側選択ゲート線ＳＧＳを介して、ロウデコーダ１１に接続される。ソース側選択トランジスタＳＴ２は、所定の電圧がソース側選択ゲート線ＳＧＳに印加された場合に、ＮＡＮＤストリングスＮＳとソース線ＳＬとを接続する。

【0022】

なお、メモリセルアレイ１０は、上記で説明した以外のその他の回路構成であってもよい。例えば、各ブロックＢＬＫが含む各ストリングＳＴＲの個数、各ＮＡＮＤストリングスＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴＤ及びＳＴＳの個数は、変更されてもよい。また、ＮＡＮＤストリングＮＳは、一つ以上のダミーセルトランジスタを含んでいてもよい。ダミーセルトランジスタは、メモリセルトランジスタＭＴ０～ＭＴｎと同じ構造を有するが、データの記憶に使用されない。

【0023】

図３は、半導体記憶装置１の一部を示す断面図である。図４は、半導体記憶装置１の一部を示す平面図である。

【0024】

図３に示すように、半導体記憶装置１は、メモリチップＭＣと、回路チップＣＣとを含む。メモリチップＭＣと回路チップＣＣとは、貼り合わされている。図３には、メモリチップＭＣの下面と回路チップＣＣの上面とが貼り合わされた構造が示されている。

【0025】

メモリチップＭＣは、メモリセルアレイ１０に対応する構造を含む。具体的には、メモリチップＭＣのメモリ領域ＭＲは、積層体２０と、複数の柱状体ＣＬと、ソース線層３０と、絶縁層２２と、複数のビット線層３２と、パッド３６と、コンタクトＶ１と、コンタクトＶ２とを含む。メモリ領域ＭＲは、図２の複数のメモリセルトランジスタＭＴが３次元的に配列された領域である。

【0026】

メモリ領域ＭＲは、図４に示すように、区画部ＳＬＴによってブロックＢＬＫに区分される。区画部ＳＬＴによって区切られた領域が、一つのブロックＢＬＫに対応する。複数の柱状体ＣＬは、図２のＮＡＮＤストリングスＮＳに対応する。複数の柱状体ＣＬは、メモリ領域ＭＲ内において、Ｚ方向からの平面視で点在する。複数の柱状体ＣＬは、例えば、Ｚ方向からの平面視でＹ方向にジグザグ状に配列している。柱状体ＣＬは、Ｚ方向からの平面視で、例えば、円状又は楕円状である。

【0027】

積層体２０は、図３に示すように、複数の絶縁層２１と複数の導電層３１とを含む。複数の絶縁層２１と複数の導電層３１とは、Ｚ方向に１層ずつ交互に積層されている。

【0028】

各絶縁層２１は、Ｘ方向及びＹ方向に広がる。絶縁層２１は、例えば、シリコン酸化物を含む。絶縁層２１は、導電層３１とソース線層３０との間、及びＺ方向に隣り合う導電層３１の間に設けられる。絶縁層２１は、Ｚ方向で隣り合う二つの導電層３１の間を絶縁する。図３では、導電層３１とソース線層３０との間の絶縁層２１は、Ｚ方向で隣り合う二つの導電層３１の間の絶縁層２１よりも厚い。

【0029】

各導電層３１は、Ｘ方向及びＹ方向に広がる。複数の導電層３１のうち、積層体２０の上から少なくとも一つの導電層３１は、ソース側選択トランジスタのゲート電極として用いられる。複数の導電層３１のうち、積層体２０の下から少なくとも一つの導電層３１は、ドレイン側選択トランジスタのゲート電極として用いられる。複数の導電層３１のうち、ソース側選択トランジスタとして用いられる導電層３１及びドレイン側選択トランジスタとして用いられる以外の導電層３１は、メモリセルトランジスタのゲート電極として用いられる。メモリセルトランジスタのゲート電極として用いられる導電層３１は、例えば、柱状体ＣＬの側面（外周）を囲む。なお、複数の導電層３１は、ダミーメモリセルトランジスタのゲート電極として用いられる導電層を含んでいてもよい。

【0030】

絶縁層２２は、最下層の導電層３１の下に設けられる。ビット線層３２は、絶縁層２２内に設けられる。ビット線層３２は、図２のビット線ＢＬに相当する金属配線層である。ソース線層３０は、積層体２０上に設けられる。ソース線層３０は、図２のソース線ＳＬに相当する金属配線層である。ソース線層３０は、複数の柱状体ＣＬに接続される。ソース線層３０やビット線層３２の材料としては、チタン、窒化チタン、ニッケル、アルミニウム、タングステン又は金属シリサイド（例えば、チタンシリサイド）などの金属材料が使用される。

【0031】

ビット線層３２及びコンタクトＣＶは、絶縁層２２内に設けられる。ビット線層３２は、柱状体ＣＬの下方に配置される。柱状体ＣＬとビット線層３２との間には、コンタクトＣＶが配置される。柱状体ＣＬとビット線層３２とは、コンタクトＣＶを介して接続される。図３には、一つの柱状体ＣＬに対応する、一つのコンタクトＣＶしか示されていないが、図示しない領域において、その他の複数の柱状体ＣＬとその他の複数のコンタクトとは、それぞれ、接続される。ビット線層３２は、コンタクトＶ１、導電層３５、コンタクトＶ２及びパッド３６などを介して、回路チップＣＣに接続される。

【0032】

図５は、第１実施形態に係る半導体記憶装置１の柱状体ＣＬを示す断面図である。

【0033】

柱状体ＣＬは、コア絶縁層４０と、半導体層４１と、メモリ層４２とを含む。コア絶縁層４０は、円柱状の形状を有する。半導体層４１及びメモリ層４２は、円筒状の形状を有する。

【0034】

コア絶縁層４０は、Ｚ方向に延びる。コア絶縁層４０は、例えば、シリコン酸化物で形成される。半導体層４１は、Ｚ方向に延びる。半導体層４１は、コア絶縁層４０の側面を囲む。半導体層４１は、例えば、シリコンで形成される。半導体層４１には、ドレイン側選択トランジスタ、メモリセルトランジスタ、又はソース側選択トランジスタＳＴ２のチャネルが形成される。ソース線層３０の材料は金属材料であるので、半導体層４１とソース線層３０の接触部分は、ショットキー接合を形成する。

【0035】

メモリ層４２は、Ｚ方向に延びる。メモリ層４２は、半導体層４１の側面を囲む。メモリ層４２は、トンネル絶縁層４３、電荷蓄積層４４及びブロック絶縁層４５を含む。これらの膜は、半導体層４１側から、トンネル絶縁層４３、電荷蓄積層４４、ブロック絶縁層４５の順で設けられる。

【0036】

トンネル絶縁層４３は、半導体層４１の側面を囲む。トンネル絶縁層４３は、例えば、シリコン酸化物で形成される。電荷蓄積層４４は、トンネル絶縁層４３の側面を囲む。電荷蓄積層４４は、例えば、シリコン窒化物を含む。ブロック絶縁層４５は、電荷蓄積層４４の側面を囲む。ブロック絶縁層４５は、例えば、シリコン酸化物で形成される。

【0037】

図３に戻ると、回路チップＣＣは、メモリチップＭＣの動作を制御するための制御回路（図示）を含むチップである。回路チップＣＣは、基板５０と、トランジスタＴｒと、トランジスタＴｒよりも上方に設けられた第２パッド５４とを含む。図３には、一つのトランジスタＴｒしか示されていないが、実際には、制御回路を構成する複数のトランジスタが存在する。また、図３では、簡略のために、第２パッド５４に接続されるコンタクト及び導電層には参照符号は付されていない。

【0038】

図６は、図３の破線で囲まれた部分を拡大した断面図である。

【0039】

図６には、五つの導電層３１（３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ）が示されている。積層体２０の上から二つの導電層３１ａ，３１ｂは、二つのソース側選択トランジスタのゲート電極を構成する。導電層３１ｂより下の三つの導電層３１ｃ，３１ｄ，３１ｅは、三つのメモリセルトランジスタのゲート電極を構成する。導電層３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅの表面には、図示しないバリア膜等の導電膜が設けられていてもよい。

【0040】

ソース線層３０は、柱状体ＣＬに接続される。ソース線層３０の一部３０ａは、積層体２０内に設けられる。ソース線層３０の一部３０ａは、柱状体ＣＬに接続される。具体的には、ソース線層３０の一部３０ａは、コア絶縁層の上面Ｓ１及び半導体層４１の側面Ｓ２に接触して、柱状体ＣＬに接続される。以下、ソース線層３０の一部３０ａをソース線接続部３０ａという。

【0041】

ソース線接続部３０ａは、半導体層４１の側面Ｓ２側に鋭角に尖った尖部３０ｂを含む。尖部３０ｂは、ソース線接続部３０ａの下面Ｓ３と、ソース線接続部３０ａの側面（半導体層４１の側面Ｓ２に接触する面）とで構成される。尖部３０ｂは、コア絶縁層４０の上面Ｓ１と、半導体層４１の側面Ｓ２と、ソース線接続部３０ａの下面Ｓ３とが接する箇所に形成される。本実施形態では、ソース線層３０の尖部３０ｂは、Ｚ方向において、導電層３１ｂと導電層３１ｃとの間に配置される。

【0042】

コア絶縁層４０の上面Ｓ１は、上に凸状（Ｚ方向に凸状）の曲面であり、正の曲率を有する。ソース線接続部３０ａの下面Ｓ３は、上に凹状（Ｚ方向に凹状）の曲面であり、負の曲率を有する。尖部３０ｂの角度θ１は９０度未満であり、角度θ１はコア絶縁層４０の上面Ｓ１の曲率が大きいほど小さくなる。

【0043】

図７は、比較例を示す断面図である。比較例では、ソース線接続部３０ａの下面は、下に凸の曲面であるため、角度θ１に相当する角度θ１’は９０度よりも大きい（θ１重大θ１’）。そのため、実施形態と比較例とを比べると、本実施形態のほうが比較例よりも上面Ｓ１と側面Ｓ２と下面Ｓ３とが接する箇所における電界集中は高くなる。ソース線接続部３０ａの尖部３０ｂは、導電層３１ａ及び導電層３１ｂの横側（Ｘ方向側）に位置しているため、ソース側選択トランジスタのオン電流及びＳファクタが改善される。

【0044】

図８は、本実施形態の半導体記憶装置のオン電流特性を示す図であり、より詳細には、本実施形態のソース側選択トランジスタのオン電流とコアリセス量とレンズ高さとの関係を示している。図８において、オン電流でＩｏｎ示され、コアリセス量はＣＲで示され、レンズ高さはｄＨで示されている。

【0045】

図９は、コアリセス量ＣＲ及びレンズ高さｄＨを説明するための断面図である。ＣＲ＝０ｎｍは、導電層３１ａから、導電層３１ａ，３１ｂ間のピッチの半分だけＺ方向に離れた位置を示している。ＣＲ＝１００ｎｍは、ＣＲ＝０ｎｍの位置から、導電層３１ａ，３１ｂ間のピッチの２倍のだけＺ方向に離れた位置である。つまり、ＣＲ＝１００ｎｍは、Ｚ方向において、導電層３１ｂと導電層３１ｃとの中間の位置である。ｄＨは、Ｚ方向においてコア絶縁層４０の上面が最も低い箇所の位置Ａと、Ｚ方向においてコア絶縁層４０の上面が最も高い箇所Ｂとの差（Ｂ－Ａ）である。

【0046】

図８から、レンズ高さｄＨが大きいほど、オン電流Ｉｏｎは改善されることが分かる。また、図８から、レンズ高さｄＨが同じであれば、コアリセス量ＣＲが大きいほど、オン電流Ｉｏｎは大きいことが分かる。

【0047】

図１０は、半導体記憶装置のオフ電流特性を示す図であり、より詳細には、本実施形態のソース側選択トランジスタのオフ電流とコアリセス量とレンズ高さとの関係を示している。図１０において、オフ電流はＩｏｆｆで示されている。図１０から、レンズ高さｄＨがオフ電流Ｉｏｆｆに与える影響は小さいことが分かる。

【0048】

図１１は、本実施形態の半導体記憶装置の閾値電圧特性を示す図であり、より詳細には、本実施形態のソース側選択トランジスタの閾値電圧とコアリセス量とレンズ高さとの関係を示示している。図１１において、閾値電圧はＶｔｈで示されている。図１１から、レンズ高さｄＨが大きいほど、閾値電圧Ｖｔｈは低くなることが分かる。閾値電圧Ｖｔｈが低いことは、ソース側選択トランジスタの駆動電力を高めることにつながる。

【0049】

図１２は、本実施形態の半導体記憶装置のＳファクタ特性を示す図であり、より詳細には、本実施形態のソース側選択トランジスタのＳファクタとコアリセス量とレンズ高さとの関係を示している。図１２から、レンズ高さｄＨが大きいほど、Ｓファクタは小さくなることが分かる。Ｓファクタが小さいことは、ソース側選択トランジスタの駆動電力を高めることにつながる。

【0050】

図１３は、本実施形態のソース線層３０及びコア絶縁層４０の製造方法を説明するための断面図である。ここでは、コア絶縁層４０がシリコン酸化物層の場合について説明する。

【0051】

図１３（ａ）は、メモリチップＭＣ（不図示）と回路チップＣＣ（不図示）とを貼合し、メモリホールＭＨ内にコア絶縁層４０を埋め込んだ後、ウエットエッチングを用いて、コア絶縁層４０の上部を除去した断面図を示している。コア絶縁層４０の上部を除去した結果、半導体層４１の側面の一部は露出する。ウエットエッチングを用いているので、コア絶縁層４０の上面の周縁部（半導体層４１と接する部分）のエッチングレートは、低くなる。その結果、コア絶縁層４０の上面は、下に凹の曲面となる。

【0052】

図１３（ｂ）は、コア絶縁層４０の一部の領域、及び、半導体層４１の一部の領域に、シリコン酸化物が形成されることを抑制する抑制層６１を形成した断面図を示している。コア絶縁層４０の一部の領域とは、コア絶縁層４０の上面の周縁部である。半導体層４１の一部の領域とは、露出した半導体層４１の側面である。

【0053】

図１３（ｃ）は、コア絶縁層４０の上面の上にシリコン酸化物を形成した断面図を示している。コア絶縁層４０の上面の周縁部にはシリコン酸化物が形成されないため、コア絶縁層４０の上面は、上に凸状の曲面となる。このコア絶縁層４０の上面の上にソース線層３０（不図示）を形成すれば、ソース線層３０の下面は、下に凹状の曲面となる。

【0054】

上述したように、ソース線層３０の尖部３０ｂは、Ｚ方向において、導電層３１ｂと導電層３１ｃとの間に配置されるが、図１４（ａ）に示すように、尖部３０ｂは、Ｚ方向において、導電層３１ａよりも上に配置することも可能である。また、図１４（ｂ）に示すように、尖部３０ｂは、Ｚ方向において、導電層３１ｂと導電層３１ｃとの間に配置することも可能である。

【0055】

なお、図１４（ａ）及び図１４（ｂ）の構成を採用する場合、尖部３０ｂが導電層３１ａ，３１ｂから離れすぎないようにする。すなわち、尖部３０ｂによる電気特性（オン電流、閾値電圧、Ｓファクタ）の向上を図れるように、尖部３０ｂの位置は適宜決定される。

【0056】

（第２実施形態）
図１５は、第２実施形態に係る半導体記憶装置の一部を示す断面図であり、図５の拡大断面図に相当する。

【0057】

本実施形態が第１実施形態と異なる点は、ブロック絶縁層４５のＸ方向の寸法が部分的に小さくなっていることにある。具体的には、二つの導電層３１ａ，３１ｂ間の絶縁層２１と電荷蓄積層４４との間のブロック絶縁層４５（４５ａ）のＸ方向の第１寸法は、導電層３１ａと電荷蓄積層４４との間のブロック絶縁層４５（４５ｂ）のＸ方向の第２寸法よりも小さい。

【0058】

第１寸法が第２寸法よりも小さくなっているのは、半導体層４１及びメモリ層４２が絶縁層２１側（Ｘ方向）に突出した突出部を含むことに起因する。

【0059】

なお、図１５では、メモリ層４２を構成する電荷蓄積層４４の突出部には参照符号７０を付しているが、簡略化のため、半導体層４１の突出部、及びメモリ層４２を構成するトンネル絶縁層４３の突出部には、参照符号は付していない。

【0060】

半導体層４１の突出部は、トンネル絶縁層４３の側面に食い込むように、絶縁層２１側に突出している。トンネル絶縁層４３の突出部は、電荷蓄積層４４の側面に食い込むように、絶縁層２１側に突出している。電荷蓄積層４４の突出部は、ブロック絶縁層４５の側面に食い込むように、絶縁層２１側に突出している。

【0061】

このように導体層４１の突出部、トンネル絶縁層４３の突出部、及び電荷蓄積層４４の突出部７０が絶縁層２１側に突出することにより、ブロック絶縁層４５ａのＸ方向の第１寸法は小さくなる。半導体層４１、トンネル絶縁層４３、電荷蓄積層４４のＸ方向の寸法は略一様である。

【0062】

また、本実施形態半導体記憶装置は、第１実施形態とは異なり、ソース線層３０の下面は平坦であり、そしてコア絶縁層４０の上面も平坦である。突出部７０は、Ｘ方向に、尖部３０ｂに隣接して配置される。

【0063】

一方、メモリセルトランジスタを構成する半導体層４１及びメモリ層４２は、Ｘ方向の寸法が一様であり、突出部を含んでいない。

【0064】

次に、第１寸法が第２寸法よりも小さい構造（以下、第１構造という）と、第１寸法が第２寸法と同じ構造（以下、第２構造という）とを比較する。

【0065】

ワード線に電圧を印加したときに発生する、導電層３１ａの下面側の角部７１の電界は、第１構造のほうが第２構造よりも大きい。同様に、導電層３１ｂの上面側の角部７２の電界は、第１構造のほうが等寸法構造よりも大きい。そのため、第１構造を用いた場合のほうが第２構造を用いた場合よりも、ショットキーバリアを超えて流れる電流は大きくなり、ソース側選択トランジスタの電流駆動力は大きくなる。

【0066】

図１６は、第１構造の製造方法を説明するための断面図である。

【0067】

図１６（ａ）は、複数の絶縁層２１（２１a，２１ｂ）と複数の絶縁層（犠牲層）２３とをＺ方向に１層ずつ交互に積層した構造絶縁層を示している。

【0068】

絶縁層２１（２１ａ，２１ｂ）は、シリコン酸化物などの酸化物系の絶縁材料を主成分とする。ただし、絶縁層２１ａ及び絶縁層２１ｂをエッチングするときに、絶縁層２１ａのエッチングレートが絶縁層２１ｂのエッチングレートよりも高くなるように、絶縁層２１ａの材料及び絶縁層２１ｂの材料は選ばれる。したがって、選択トランジスタが形成される領域の絶縁層２１ａのエッチングレートは、メモリセルトランジスタが形成される領域の絶縁層２１ｂのエッチングレートよりも高い。

【0069】

図１６（ｂ）は、複数の絶縁層２１及び複数の絶縁層２３をエッチングして、メモリホールＭＨが形成された積層絶縁層を示している。

【0070】

図１６（ｃ）は、エッチングを用いたリセス処理（第１リセス処理）を複数の絶縁層２１（２１a，２１ｂ）に施して、複数の絶縁層２１（２１a，２１ｂ）のＸ方向の寸法を短くした積層絶縁層を示している。

【0071】

ここで、絶縁層２１ａは絶縁層２１ｂよりもエッチングレートが高いので、絶縁層２１ａのＸ方向の寸法は、絶縁層２１ｂのＸ方向の寸法よりも短くなる。また、複数の絶縁層２３は、第１リセス処理によってほとんどエッチングされない。すなわち、複数の絶縁層２１の選択エッチングは可能である。

【0072】

図１６（ｄ）は、エッチングを用いたリセス処理（第２リセス処理）を複数の絶縁層２３に施して、複数の絶縁層２３のＸ方向の寸法を短くした積層構造を示している。ここでは、第２リセス処理は、複数の絶縁層２３のＸ方向の寸法が、複数の絶縁層２１のＸ方向の寸法と同じになるように行われる。また、複数の絶縁層２１は、第２リセス処理によってほとんどエッチングされない。すなわち、複数の絶縁層２３の選択エッチングは可能である。

【0073】

この後、メモリホールＭＨ内にブロック絶縁層４５、電荷蓄積層４４、トンネル絶縁層４３、半導体層４１及びコア絶縁層４０を形成し、積層絶縁層にスリット（溝）を形成し、エッチングを用いて絶縁層２３を除去し、絶縁層２３を除去した領域に導電層３１を形成するなどの周知のプロセスが行われる。

【0074】

図１７は、本実施形態の半導体記憶装置のオン電流特性を示す図であり、より詳細には、本実施形態のソース側選択トランジスタのオン電流とコアリセス量とリセス量（Ｒ）との関係を示している。図１７において、リセス量はＲで示されている。

【0075】

図１８は、リセス量を説明するための断面図である。図１８において、Ｌ１及びＬ２は、それぞれ、上述した第１寸法及び第２寸法を示している。リセス量Ｒは、例えば、第１寸法Ｌ１と第２寸法Ｌ２との差（Ｌ２－Ｌ１）で規定される。なお、第１寸法Ｌ１は、例えば、ブロック絶縁層４５ｂのうち、Ｘ方向の寸法が最も小さい部分の寸法である。また、リセス量Ｒは、図１６（ｃ）のエッチングによって、絶縁層２１ａのＸ方向の寸法の減少量によって規定される。

【0076】

図１７から、コアリセス量が５０ｎｍの場合、リセス量が大きいほどオン電流は改善されることが分かる。コアリセス量が５０ｎｍの場合とは、Ｚ方向において、ソース線層３０とコア絶縁層４０との界面が、導電層３１ａと導電層３１ｂとの中央に位置する場合である。

【0077】

図１９は、本実施形態の半導体記憶装置のオフ電流特性を示す図であり、より詳細には、本実施形態のソース側選択トランジスタのオフ電流とコアリセス量とリセス量との関係を示している。図１９から、リセス量がオフ電流に与える影響は小さく、リセス量が３ｎｍまでならオフ電流には目立った劣化がないことが分かる。

【0078】

図２０は、本実施形態の半導体記憶装置の閾値電圧特性を示す図であり、より詳細には、本実施形態のソース側選択トランジスタの閾値電圧とコアリセス量とリセス量との関係を示している。図２０から、コアリセス量が５０ｎｍの場合、リセス量が大きいほど閾値電圧は低いことが分かる。閾値電圧が低いことは、ソース側選択トランジスタの駆動電力を高めることにつながる。

【0079】

図２１は、本実施形態の半導体記憶装置のＳファクタ特性を示す図であり、より詳細には、本実施形態のソース側選択トランジスタのＳファクタとコアリセス量とリセス量との関係を示している。図２１から、コアリセス量が５０ｎｍの場合、リセス量が大きいほど、Ｓファクタは小さくなることが分かる。Ｓファクタが小さいことは、ソース側選択トランジスタの駆動電力を高めることにつながる。

【0080】

図２２は、本実施形態の変形例の半導体記憶装置の一部を示す断面図であり、図５の拡大断面図に相当する。

【0081】

変形例の半導体記憶装置が本実施形態の半導体記憶装置と異なる点は、メモリセルトランジスタを構成する半導体層４１、トンネル絶縁層４３及び電荷蓄積層４４が、突出部を含んでいることにある。図１７では、電荷蓄積層４４の突出部には参照符号７０’を付しているが、簡略化のため、半導体層４１及びトンネル絶縁層４３の突出部には参照符号は付していない。本実施形態では、突出部は、導電層３１ｃ～導電層３１ｅの横側（Ｘ方向側）に位置している。

【0082】

（第３実施形態）
図２３は、第３実施形態に係る半導体記憶装置の一部を示す断面図であり、図５の拡大断面図に相当する。

【0083】

本実施形態は、第１実施形態と第２実施形態との組合せである。すなわち、本実施形態の半導体記憶装置は、尖部３０ｂ及び突出部７０を含んでいる。ソース線層３０の下面及びコア絶縁層４０の上面は、第１実施形態と同様に曲面である。突出部７０は、Ｘ方向に、尖部３０ｂに隣接して配置される。

【0084】

図２４は、第１及び第３実施形態に係る半導体記憶装置のオン電流特性を示す図であり、より詳細には、第１及び第３実施形態のソース側選択トランジスタのオン電流とコアリセス量との関係を示す図である。本実施形態の半導体記憶装置のオン電流とコアリセス量との関係は実線で示し、第１実施形態の半導体記憶装置のオン電流とコアリセス量との関係は破線で示している。

【0085】

図２４から、コアリセス量が５０ｎｍの場合、つまり、Ｚ方向において、ソース線層３０とコア絶縁層４０との界面が、導電層３１ａと導電層３１ｂとの中央に位置する場合、本実施形態のほうがオン電流は改善されていることが分かる。また、同じコアリセス量であれば、本実施形態のほうがオン電流は高いことが分かる。これは、本実施形態のほうがオン電流のコアリセス量の依存性が低いこと、つまり、コアリセス量の違いによるオン電流のばらつきは小さいことを意味している。

【0086】

本実施形態のほうがオン電流は改善される理由は、突出部及び突出部を併用することで、導電層３１ａ，３２ｂの角部（図１５の角部７１，７２）の電界が高くなるからだと考えられる。

【0087】

以上、本発明の実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0088】

ＣＣ…回路チップ、ＣＬ…柱状体、ＭＣ…メモリチップ、Ｓ１…上面、Ｓ２…側面、Ｓ３…下面、２０…積層体、２１，２２，２３…絶縁層、３０…ソース線層（金属配線層）、３０ａ…ソース線層の一部、３０ｂ…尖部、３１（３１ａ～３１ｅ）…導電層、４０…コア絶縁層、３２…ビット線層、３６…パッド、４１…半導体層、４２…メモリ層、４３…トンネル絶縁層、４４…電荷蓄積層、４５…ブロック絶縁層、６１…抑制層、７０…突出部、７１，７２…角部、Ｖ１，Ｖ２，ＣＶ…コンタクト。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】