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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134939
(43)【公開日】2024-10-04
(54)【発明の名称】記憶装置及び記憶装置の製造方法
(51)【国際特許分類】
H10B 61/00 20230101AFI20240927BHJP
H10N 50/10 20230101ALI20240927BHJP
H10N 70/20 20230101ALI20240927BHJP
【ＦＩ】
H10B61/00
H10N50/10 Z
H10N70/20
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023045402
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】大野 綜一郎
(72)【発明者】
【氏名】金谷 宏行
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA02
4M119BB01
4M119CC05
4M119DD17
4M119DD39
4M119DD42
4M119EE22
4M119EE27
4M119JJ13
4M119JJ15
5F092AB06
5F092AC12
5F092AD03
5F092AD23
5F092AD25
(57)【要約】
【課題】優れた特性を有する記憶装置を提供する。
【解決手段】実施形態に係る記憶装置は、抵抗変化記憶素子４０と、抵抗変化記憶素子に対して直列に接続されたスイッチング素子５０とを含み、抵抗変化記憶素子及びスイッチング素子が第１の方向に積層された構造を有するメモリセル３０であって、スイッチング素子が、第１の電極５１と、第１の元素が添加された第１の材料で形成された第１の部分５２ａを含む第２の電極５２と、第１の電極と第２の電極の第１の部分との間に設けられ且つ第１の元素が添加された第１の絶縁材料で形成されたスイッチング材料層５３とを含むメモリセルと、第１の方向から見てスイッチング材料層を囲み、第１の元素が添加されていない第１の絶縁材料で形成された第１の絶縁層６１と、を備え、第１の方向から見て、第２の電極の第１の部分のパターンはスイッチング材料層のパターンに対応している。
【選択図】図３Ａ
【解決手段】実施形態に係る記憶装置は、抵抗変化記憶素子４０と、抵抗変化記憶素子に対して直列に接続されたスイッチング素子５０とを含み、抵抗変化記憶素子及びスイッチング素子が第１の方向に積層された構造を有するメモリセル３０であって、スイッチング素子が、第１の電極５１と、第１の元素が添加された第１の材料で形成された第１の部分５２ａを含む第２の電極５２と、第１の電極と第２の電極の第１の部分との間に設けられ且つ第１の元素が添加された第１の絶縁材料で形成されたスイッチング材料層５３とを含むメモリセルと、第１の方向から見てスイッチング材料層を囲み、第１の元素が添加されていない第１の絶縁材料で形成された第１の絶縁層６１と、を備え、第１の方向から見て、第２の電極の第１の部分のパターンはスイッチング材料層のパターンに対応している。
【選択図】図３Ａ
【特許請求の範囲】
【請求項1】
抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子とを含み、前記抵抗変化記憶素子及び前記スイッチング素子が第１の方向に積層された構造を有するメモリセルであって、前記スイッチング素子が、第１の電極と、第１の元素が添加された第１の材料で形成された第１の部分を含む第２の電極と、前記第１の電極と前記第２の電極の前記第１の部分との間に設けられ且つ前記第１の元素が添加された第１の絶縁材料で形成されたスイッチング材料層とを含むメモリセルと、
前記第１の方向から見て前記スイッチング材料層を囲み、前記第１の元素が添加されていない前記第１の絶縁材料で形成された第１の絶縁層と、
を備える記憶装置であって、
前記第１の方向から見て、前記第２の電極の前記第１の部分のパターンは前記スイッチング材料層のパターンに対応している
ことを特徴とする記憶装置。
前記第１の方向から見て前記スイッチング材料層を囲み、前記第１の元素が添加されていない前記第１の絶縁材料で形成された第１の絶縁層と、
を備える記憶装置であって、
前記第１の方向から見て、前記第２の電極の前記第１の部分のパターンは前記スイッチング材料層のパターンに対応している
ことを特徴とする記憶装置。
【請求項2】
前記第１の方向から見て、前記スイッチング材料層のパターンは前記第２の電極のパターンの内側に位置する
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項3】
前記第１の方向から見て、前記スイッチング材料層のパターンは前記抵抗変化記憶素子のパターンの内側に位置する
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項4】
前記第２の電極は、前記第１の方向から見て前記第１の部分を囲み且つ前記第１の元素が添加されていない前記第１の材料で形成された第２の部分をさらに含む
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項5】
前記第２の電極の前記第１の部分は、前記第２の電極と一致している
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項6】
前記第１の元素は、金属元素である
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項7】
前記第１の元素は、ヒ素（Ａｓ）、ビスマス（Ｂｉ）、テルル（Ｔｅ）及びゲルマニウム（Ｇｅ）から選択される
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項8】
前記第１の絶縁材料は、酸化物又は窒化物である
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項9】
前記第１の絶縁材料は、シリコン酸化物（Ｓｉ酸化物）、ジルコニウム酸化物（Ｚｒ酸化物）、アルミニウム酸化物（Ａｌ酸化物）、シリコン窒化物（Ｓｉ窒化物）及びハフニウム酸化物（Ｈｆ酸化物）から選択される
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項10】
前記第１の材料は、導電材料又は半導体材料である
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項11】
前記第１の材料は、チタン窒化物（Ｔｉ窒化物）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、タングステン窒化物（Ｗ窒化物）、銅（Ｃｕ）及びカーボン（Ｃ）から選択される
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項12】
前記第１の電極は前記スイッチング素子の下部電極に対応し、前記第２の電極は前記スイッチング素子の上部電極に対応する
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項13】
前記下部電極に接続された配線をさらに備え、
前記第１の方向から見て、前記下部電極のパターンは前記配線のパターンに対応している
ことを特徴とする請求項１２に記載の記憶装置。
前記第１の方向から見て、前記下部電極のパターンは前記配線のパターンに対応している
ことを特徴とする請求項１２に記載の記憶装置。
【請求項14】
前記第１の電極は前記スイッチング素子の上部電極に対応し、前記第２の電極は前記スイッチング素子の下部電極に対応する
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項15】
前記上部電極に接続された配線をさらに備え、
前記第１の方向から見て、前記上部電極のパターンは前記配線のパターンに対応している
ことを特徴とする請求項１４に記載の記憶装置。
前記第１の方向から見て、前記上部電極のパターンは前記配線のパターンに対応している
ことを特徴とする請求項１４に記載の記憶装置。
【請求項16】
前記抵抗変化記憶素子は、磁気抵抗効果素子である
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項17】
抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子とを含み、前記抵抗変化記憶素子及び前記スイッチング素子が積層された構造を有するメモリセルであって、前記スイッチング素子が、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられ且つ第１の元素が添加された第１の絶縁材料で形成されたスイッチング材料層とを含むメモリセルを備える記憶装置の製造方法であって、
前記第１の元素が添加されていない前記第１の絶縁材料で形成された第１の絶縁層の一部に前記第１の元素を導入して、前記スイッチング材料層を形成する工程を備える
ことを特徴とする記憶装置の製造方法。
前記第１の元素が添加されていない前記第１の絶縁材料で形成された第１の絶縁層の一部に前記第１の元素を導入して、前記スイッチング材料層を形成する工程を備える
ことを特徴とする記憶装置の製造方法。
【請求項18】
前記第１の絶縁層の前記一部に前記第１の元素を導入する工程は、前記第２の電極用の層の第１の部分に前記第１の元素を導入する工程を含み、
前記スイッチング材料層は、前記第１の電極と前記第２の電極用の層の前記第１の部分との間に形成される
ことを特徴とする請求項１７に記載の記憶装置の製造方法。
前記スイッチング材料層は、前記第１の電極と前記第２の電極用の層の前記第１の部分との間に形成される
ことを特徴とする請求項１７に記載の記憶装置の製造方法。
【請求項19】
前記第１の電極は前記スイッチング素子の下部電極に対応し、前記第２の電極は前記スイッチング素子の上部電極に対応し、
前記第１の絶縁層の前記一部に前記第１の元素を導入する工程は、前記第２の電極用の層の前記第１の部分を介して前記第１の絶縁層の前記一部に前記第１の元素を導入する工程を含む
ことを特徴とする請求項１８に記載の記憶装置の製造方法。
前記第１の絶縁層の前記一部に前記第１の元素を導入する工程は、前記第２の電極用の層の前記第１の部分を介して前記第１の絶縁層の前記一部に前記第１の元素を導入する工程を含む
ことを特徴とする請求項１８に記載の記憶装置の製造方法。
【請求項20】
前記第１の電極は前記スイッチング素子の上部電極に対応し、前記第２の電極は前記スイッチング素子の下部電極に対応し、
前記第１の絶縁層の前記一部に前記第１の元素を導入する工程は、前記第１の絶縁層の前記一部を介して前記第２の電極用の層の前記第１の部分に前記第１の元素を導入する工程を含む
ことを特徴とする請求項１８に記載の記憶装置の製造方法。
前記第１の絶縁層の前記一部に前記第１の元素を導入する工程は、前記第１の絶縁層の前記一部を介して前記第２の電極用の層の前記第１の部分に前記第１の元素を導入する工程を含む
ことを特徴とする請求項１８に記載の記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、記憶装置及び記憶装置の製造方法に関する。
【背景技術】
【0002】
半導体基板上に、磁気抵抗効果素子等の抵抗変化記憶素子及びスイッチング素子（セレクタ）を含むメモリセルが集積化された記憶装置が提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－０４３１３１号公報
【特許文献2】米国特許出願公開第２０１８／０３５８５４７号明細書
【特許文献3】米国特許出願公開第２０１６／０１４９１２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
優れた特性を有する記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る記憶装置は、抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子とを含み、前記抵抗変化記憶素子及び前記スイッチング素子が第１の方向に積層された構造を有するメモリセルであって、前記スイッチング素子が、第１の電極と、第１の元素が添加された第１の材料で形成された第１の部分を含む第２の電極と、前記第１の電極と前記第２の電極の前記第１の部分との間に設けられ且つ前記第１の元素が添加された第１の絶縁材料で形成されたスイッチング材料層とを含むメモリセルと、前記第１の方向から見て前記スイッチング材料層を囲み、前記第１の元素が添加されていない前記第１の絶縁材料で形成された第１の絶縁層と、を備える記憶装置であって、前記第１の方向から見て、前記第２の電極の前記第１の部分のパターンは前記スイッチング材料層のパターンに対応している。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態に係る記憶装置の基本的な概略構成を模式的に示した斜視図である。
【図2】第１の実施形態に係る記憶装置の構成を模式的に示した平面パターン図である。
【図3A】第１の実施形態に係る記憶装置の構成を模式的に示した断面図である。
【図3B】第１の実施形態に係る記憶装置の構成を模式的に示した断面図である。
【図4】第１の実施形態に係る記憶装置の磁気抵抗効果素子の構成を模式的に示した断面図である。
【図5】第１の実施形態に係る記憶装置のセレクタの電流－電圧特性を模式的に示した図である。
【図6A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図6B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図7A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図7B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図8A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図8B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図9A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図9B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図10A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図10B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図11A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図11B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図12A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図12B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図13A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図13B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図14A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図14B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図15A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図15B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図16A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図16B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図17A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図17B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図18A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図18B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図19A】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図19B】第１の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図20】第２の実施形態に係る記憶装置の基本的な概略構成を模式的に示した斜視図である。
【図21】第２の実施形態に係る記憶装置の構成を模式的に示した平面パターン図である。
【図22A】第２の実施形態に係る記憶装置の構成を模式的に示した断面図である。
【図22B】第２の実施形態に係る記憶装置の構成を模式的に示した断面図である。
【図23A】第２の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図23B】第２の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図24A】第２の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図24B】第２の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図25A】第２の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図25B】第２の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図26】第３の実施形態に係る記憶装置の構成を模式的に示した平面パターン図である。
【図27】第３の実施形態に係る記憶装置の構成を模式的に示した断面図である。
【図28】第３の実施形態の第１の変形例に係る記憶装置の構成を模式的に示した断面図である。
【図29】第３の実施形態の第２の変形例に係る記憶装置の構成を模式的に示した断面図である。
【図30】第４の実施形態に係る記憶装置の構成を模式的に示した平面パターン図である。
【図31】第４の実施形態に係る記憶装置の構成を模式的に示した断面図である。
【図32】第４の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図33】第４の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図34】第４の実施形態に係る記憶装置の製造方法の一部を模式的に示した断面図である。
【図35】第４の実施形態の第１の変形例に係る記憶装置の構成を模式的に示した断面図である。
【図36】第４の実施形態の第２の変形例に係る記憶装置の構成を模式的に示した断面図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態を説明する。
【0008】
（第１の実施形態）
図１は、第１の実施形態に係る記憶装置（不揮発性記憶装置）の基本的な概略構成を模式的に示した斜視図である。
図１は、第１の実施形態に係る記憶装置（不揮発性記憶装置）の基本的な概略構成を模式的に示した斜視図である。
【0009】
図１に示した構造は、半導体基板（図示せず）を含む下部構造（図示せず）上に設けられており、それぞれがＸ方向に延伸する複数の配線１０と、それぞれがＹ方向に延伸する複数の配線２０と、複数の配線１０と複数の配線２０との間に設けられた複数のメモリセル３０とを含んでいる。配線１０及び配線２０の一方はワード線に対応し、配線１０及び配線２０の他方はビット線に対応する。
【0010】
メモリセル３０は、磁気抵抗効果素子（抵抗変化記憶素子）４０と、磁気抵抗効果素子４０に対して直列に接続されたセレクタ（スイッチング素子）５０とを含み、磁気抵抗効果素子４０及びセレクタ５０がＺ方向に積層された構造を有している。本実施形態では、磁気抵抗効果素子４０がセレクタ５０の上層側に設けられている。
【0011】
なお、Ｘ方向、Ｙ方向及びＺ方向は互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は互いに直交している。
【0012】
図２は、本実施形態に係る記憶装置の構成を模式的に示した平面パターン図である。図３Ａ及び図３Ｂは、本実施形態に係る記憶装置の構成を模式的に示した断面図である。図２のＡ－Ａ線に沿った断面が図３Ａに対応し、図２のＢ－Ｂ線に沿った断面が図３Ｂに対応する。
【0013】
【0014】
すでに述べたように、配線１０はＸ方向に延伸し、配線２０はＹ方向に延伸しており、配線１０及び配線２０の一方はワード線に対応し、配線１０及び配線２０の他方はビット線に対応している。
【0015】
図４は、磁気抵抗効果素子４０の構成を模式的に示した断面図である。
【0016】
磁気抵抗効果素子４０は、ＭＴＪ（magnetic tunnel junction）素子であり、記憶層（第１の磁性層）４１と、参照層（第２の磁性層）４２と、トンネルバリア層（非磁性層）４３とを含んでいる。
【0017】
記憶層４１は、可変の磁化方向を有する強磁性層である。参照層４２は、固定された磁化方向を有する強磁性層である。可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味する。固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。トンネルバリア層４３は、記憶層４１と参照層４２との間に設けられた絶縁層である。
【0018】
記憶層４１の磁化方向が参照層４２の磁化方向に対して平行である場合には、磁気抵抗効果素子４０は相対的に抵抗が低い低抵抗状態を呈し、記憶層４１の磁化方向が参照層４２の磁化方向に対して反平行である場合には、磁気抵抗効果素子４０は相対的に抵抗が高い高抵抗状態を呈する。したがって、磁気抵抗効果素子４０は、その抵抗状態に応じて２値データを記憶することが可能である。
【0019】
磁気抵抗効果素子４０は、垂直磁化を有するＳＴＴ（spin transfer torque）型の磁気抵抗効果素子であり、記憶層４１の磁化方向はその主面に対して垂直であり、参照層４２の磁化方向はその主面に対して垂直である。
【0020】
図２、図３Ａ及び図３Ｂの説明に戻ると、セレクタ５０は、２端子型のスイッチング素子であり、下部電極（第１の電極）５１と、上部電極（第２の電極）５２と、セレクタ材料層（スイッチング材料層）５３とを含んでいる。
【0021】
下部電極５１は、所定の導電材料で形成されており、配線１０に接続されている。本実施形態では、Ｚ方向から見て、下部電極５１のパターンは配線１０のパターンに対応している。すなわち、Ｚ方向から見て、下部電極５１のパターンは配線１０のパターンに整合しており、下部電極５１のパターンは配線１０のパターンと実質的に同じである。
【0022】
上部電極５２は、第１の部分５２ａ及び第２の部分５２ｂを含んでいる。第１の部分５２ａ及び第２の部分５２ｂは、連続的に設けられ、同じ厚さを有している。上部電極５２は磁気抵抗効果素子４０の下部電極としての機能も有しており、Ｚ方向から見て、上部電極５２のパターンは磁気抵抗効果素子４０のパターンに対応している。すなわち、Ｚ方向から見て、上部電極５２のパターンは磁気抵抗効果素子４０のパターンに整合しており、上部電極５２のパターンは磁気抵抗効果素子４０のパターンと実質的に同じである。
【0023】
第１の部分５２ａは、添加元素（第１の元素）が添加された導電材料（第１の材料）で形成されている。導電材料は、チタン窒化物（Ｔｉ窒化物）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、タングステン窒化物（Ｗ窒化物）、銅（Ｃｕ）及びカーボン（Ｃ）から選択される。添加元素は、ヒ素（Ａｓ）、ビスマス（Ｂｉ）、テルル（Ｔｅ）及びゲルマニウム（Ｇｅ）等の金属元素から選択される。
【0024】
Ｚ方向から見て、第２の部分５２ｂは第１の部分５２ａを囲んでおり、第１の部分５２ａの外側に位置している。第２の部分５２ｂは、上述した導電材料で形成されており、上述した添加元素は添加されていない。すなわち、第１の部分５２ａ及び第２の部分５２ｂは同じ導電材料を含んでおり、第１の部分５２ａには上述した添加元素が添加され、第２の部分５２ｂには上述した添加元素は添加されていない。
【0025】
セレクタ材料層５３は、下部電極５１と上部電極５２との間に設けられており、Ｚ方向から見て、セレクタ材料層５３のパターンは、下部電極５１のパターンの内側及び上部電極５２のパターンの内側に位置している。より具体的には、セレクタ材料層５３は、下部電極５１と上部電極５２の第１の部分５２ａとの間に設けられており、Ｚ方向から見て、上部電極５２の第１の部分５２ａのパターンはセレクタ材料層５３のパターンに対応している。すなわち、Ｚ方向から見て、上部電極５２の第１の部分５２ａのパターンはセレクタ材料層５３のパターンに整合しており、上部電極５２の第１の部分５２ａのパターンはセレクタ材料層５３のパターンと実質的に一致している。また、Ｚ方向から見て、セレクタ材料層５３のパターンは、磁気抵抗効果素子４０のパターンの内側に位置している。
【0026】
セレクタ材料層５３は、上述した添加元素が添加された絶縁材料（第１の絶縁材料）で形成されている。すなわち、セレクタ材料層５３は、上部電極５２の第１の部分５２ａに添加されている添加元素と同じ添加元素が添加された絶縁材料で形成されている。セレクタ材料層５３の絶縁材料には、酸化物又は窒化物が用いられる。具体的には、セレクタ材料層５３の絶縁材料には、シリコン酸化物（Ｓｉ酸化物）、ジルコニウム酸化物（Ｚｒ酸化物）、アルミニウム酸化物（Ａｌ酸化物）、シリコン窒化物（Ｓｉ窒化物）或いはハフニウム酸化物（Ｈｆ酸化物）が用いられる。
【0027】
図５は、セレクタ５０の電流－電圧特性を模式的に示した図である。
【0028】
図５に示されるように、セレクタ５０は、下部電極５１と上部電極５２との間に印加される電圧Ｖが増加して下部電極５１と上部電極５２との間に印加される電圧が閾値電圧Ｖｔｈよりも大きくなると、オフ状態からオン状態に移行する。また、セレクタ５０は、下部電極５１と上部電極５２との間に印加される電圧Ｖが減少して下部電極５１と上部電極５２との間に印加される電圧がホールド電圧Ｖｈｏｌｄよりも小さくなると、オン状態からオフ状態に移行する。
【0029】
したがって、配線１０と配線２０との間に電圧を印加してセレクタ５０に印加される電圧が閾値電圧Ｖｔｈよりも大きくなると、セレクタ５０はオン状態になる。その結果、セレクタ５０に接続された磁気抵抗効果素子４０に電流が流れ、磁気抵抗効果素子４０に対して書き込み或いは読み出しを行うことが可能となる。
【0030】
例えば、選択されたメモリセル３０に接続された選択された配線１０に電圧ゼロを印加し、選択されたメモリセル３０に接続された選択された配線２０には電圧Ｖｓｅｌを印加する。また、非選択のメモリセル３０に接続された非選択の配線１０には電圧（Ｖｓｅｌ／２）を印加し、非選択のメモリセル３０に接続された非選択の配線２０にも電圧（Ｖｓｅｌ／２）を印加する。
【0031】
上述したような電圧印加動作を行うことにより、選択されたメモリセル３０には選択電圧Ｖｓｅｌが印加される。また、選択された配線１０と非選択の配線２０との間に接続されたメモリセル（半選択のメモリセル）３０には、半選択電圧（Ｖｓｅｌ／２）が印加される。非選択の配線１０と選択された配線２０との間に接続されたメモリセル（半選択のメモリセル）３０にも、半選択電圧（Ｖｓｅｌ／２）が印加される。また、非選択の配線１０と非選択の配線２０との間に接続されたメモリセル（非選択のメモリセル）３０には、電圧ゼロが印加される。なお、半選択のメモリセル３０は、実際には非選択状態（半選択のメモリセル３０に含まれるセレクタ５０がオフ状態）であるが、上述したような半選択電圧（Ｖｓｅｌ／２）が印加されるため、便宜上、半選択のメモリセル３０と呼ぶ。
【0032】
上述したことから、閾値電圧Ｖｔｈが、選択されたメモリセル３０に含まれるセレクタ５０に印加される電圧と、半選択のメモリセル３０に含まれるセレクタ５０に印加される電圧との間になるように、電圧Ｖｓｅｌを設定する。このように電圧Ｖｓｅｌを設定することで、選択されたメモリセル３０に含まれるセレクタ５０のみをオン状態に設定することができ、選択されたメモリセル３０に含まれる磁気抵抗効果素子４０に対して書き込み或いは読み出しを行うことが可能となる。
【0033】
Ｚ方向から見て、絶縁層（第１の絶縁層）６１は、セレクタ材料層５３を囲んでおり、セレクタ材料層５３の外側に位置している。絶縁層６１及びセレクタ材料層５３は、連続的に設けられ、同じ厚さを有している。絶縁層６１は、上述した添加元素が添加されていない絶縁材料（第１の絶縁材料）で形成されている。すなわち、セレクタ材料層５３と絶縁層６１とは同じ絶縁材料を含んでおり、セレクタ材料層５３には上述した添加元素が添加され、絶縁層６１には上述した添加元素は添加されていない。
【0034】
絶縁層６２は、磁気抵抗効果素子４０の側面を保護する機能を有しており、シリコン窒化物及びシリコン酸化物等で形成されている。
【0035】
絶縁層６３、６４、６５及び６６は、層間絶縁層であり、シリコン酸化物等で形成されている。
【0036】
【0037】
まず、図６Ａ及び図６Ｂに示すように、絶縁層（シリコン酸化物層）６３上に配線用の導電層（例えば、タングステン（Ｗ）層）を形成し、導電層上に下部電極層を形成する。続いて、導電層及び下部電極層を一括して同一の平面形状にパターニングして、Ｘ方向に延伸する配線１０及び下部電極５１を形成する。
【0038】
【0039】
次に、図８Ａ及び図８Ｂに示すように、図７Ａ及び図７Ｂの工程で得られた構造上に絶縁層（シリコン酸化物層）６１を形成する。続いて、絶縁層６１上に上部電極層５２Ｌを形成し、上部電極層５２Ｌ上に絶縁層（シリコン酸化物層）７１Ｌを形成する。さらに、絶縁層７１Ｌ上にレジストパターン７２を形成する。Ｚ方向から見て、レジストパターン７２は円状のパターンを有している。
【0040】
次に、図９Ａ及び図９Ｂに示すように、図８Ａ及び図８Ｂの工程で形成されたレジストパターン７２をマスクとして用いて絶縁層７１Ｌをエッチングし、絶縁層パターン７１を形成する。さらに、レジストパターン７２を除去する。
【0041】
【0042】
次に、図１１Ａ及び図１１Ｂに示すように、図１０Ａ及び図１０Ｂの工程で得られた構造上にレジスト層を形成し、レジスト層をエッチバックする。これにより、シュリンクされた絶縁層パターン７１ｓを囲むレジストパターン７３が得られ、シュリンクされた絶縁層パターン７１ｓの上面が露出する。
【0043】
【0044】
次に、図１３Ａ及び図１３Ｂに示すように、レジストパターン７３をマスクとして用いて、絶縁層６１の一部に添加元素をイオン注入する。このイオン注入により絶縁層６１の一部に添加元素が導入され、セレクタ材料層５３が形成される。すなわち、添加元素が添加されていない絶縁材料で形成された絶縁層６１の一部に添加元素が導入され、セレクタ材料層５３が形成される。すでに述べたように、添加元素は、ヒ素、ビスマス、テルル及びゲルマニウム等の金属元素から選択される。
【0045】
上述したイオン注入工程では、上部電極層５２Ｌを介して絶縁層６１の一部に添加元素がイオン注入される。そのため、上述したイオン注入によって上部電極層５２Ｌの一部にも添加元素が導入され、上部電極５２（後述する工程で形成される）の第１の部分５２ａが形成される。
【0046】
次に、図１４Ａ及び図１４Ｂに示すように、レジストパターン７３を除去する。このようにして、セレクタ材料層５３及び上部電極の第１の部分５２ａが得られる。セレクタ材料層５３は下部電極５１と上部電極の第１の部分５２ａとの間に形成され、Ｚ方向から見て、セレクタ材料層５３のパターンと上部電極５２の第１の部分５２ａのパターンとは互いに対応している（整合している）。
【0047】
次に、図１５Ａ及び図１５Ｂに示すように、図１４Ａ及び図１４Ｂの工程で得られた構造上に磁気抵抗効果素子層４０Ｌを形成する。続いて、磁気抵抗効果素子層４０Ｌ上にマスク層を形成する。さらに、マスク層のパターニングを行い、マスク７５を形成する。Ｚ方向から見て、マスク７５は円状のパターンを有している。
【0048】
次に、図１６Ａ及び図１６Ｂに示すように、マスク７５をマスクとして用いて、磁気抵抗効果素子層４０Ｌ及び上部電極層５２ＬをＩＢＥ（ion beam etching）によってエッチングする。これにより、磁気抵抗効果素子４０及び上部電極５２が得られる。上部電極５２は、第１の部分５２ａ及び第２の部分５２ｂを含んでいる。
【0049】
次に、図１７Ａ及び図１７Ｂに示すように、図１６Ａ及び図１６Ｂの工程で得られた構造上に絶縁層（シリコン窒化物層及びシリコン酸化物層）６２を形成し、絶縁層６２上に絶縁層（シリコン酸化物層）６５を形成する。
【0050】
【0051】
【0052】
【0053】
以上のように、本実施形態では、図１３Ａ及び図１３Ｂの工程で、絶縁層６１の一部に上部電極層５２Ｌを介して添加元素を導入することでセレクタ材料層５３のパターンが形成される。そのため、セレクタ材料層５３のパターンをエッチングによって形成しなくてもよい。また、図１６Ａ及び図１６Ｂの工程で、磁気抵抗効果素子層４０Ｌ及び上部電極層５２Ｌをパターニングするときに、セレクタ材料層５３の側面は絶縁層６１で囲まれている。そのため、本実施形態では、以下に述べるように、特性及び信頼性に優れた記憶装置を得ることが可能である。
【0054】
セレクタ材料層５３のパターンをエッチングによって形成する場合には、セレクタ材料層５３にはエッチングに起因するダメージが生じるおそれがある。また、セレクタ材料層５３のパターンを形成する際に生じたエッチング生成物が磁気抵抗効果素子４０等の側面にリデポジションして、電気的なショート不良が生じるおそれもある。
【0055】
本実施形態では、上述したような問題を効果的に回避することができ、特性及び信頼性に優れた記憶装置を得ることが可能である。
【0056】
また、本実施形態では、絶縁層６１の一部に添加元素を導入してセレクタ材料層５３を形成するときに、上部電極層５２Ｌにも添加元素が導入され、上部電極５２の第１の部分５２ａが形成される。しかしながら、上部電極５２の第１の部分５２ａに添加元素が導入されていても、第１の部分５２ａの導電性には影響がないため、セレクタ５０の特性が悪影響を受けることはない。
【0057】
また、本実施形態では、Ｚ方向から見て、セレクタ材料層５３のパターンは、磁気抵抗効果素子４０のパターンの内側及び上部電極５２のパターンの内側に位置している。すなわち、セレクタ材料層５３のパターンの面積は、磁気抵抗効果素子４０のパターンの面積及び上部電極５２のパターンの面積よりも小さい。そのため、セレクタ５０の実質的な面積が小さくなり、セレクタ５０の抵抗（Ｚ方向の抵抗）を高くすることができる。その結果、セレクタ５０がオフ状態のときの抵抗の増加によって、セレクタ５０がオフ状態のときのリーク電流（オフ電流）を低減させることが可能である。特に、半選択のメモリセル３０に含まれるセレクタ５０にはある程度の大きさを有する電圧が印加されるため、半選択のメモリセル３０には非選択のメモリセル３０よりも大きなリーク電流（オフ電流、半選択電流）が流れる。本実施形態では、セレクタ５０の実質的な面積が小さく、セレクタ５０の抵抗（Ｚ方向の抵抗）を高くすることができるため、特に半選択のメモリセル３０のリーク電流（オフ電流、半選択電流）を効果的に低減させることが可能である。
【0058】
また、本実施形態では、図６Ａ及び図６Ｂの工程で、同一の平面形状を有する配線１０及び下部電極５１が一括して形成される。すなわち、Ｚ方向から見て、配線１０のパターンと下部電極５１のパターンとが実質的に一致している。仮に、配線１０のパターンと下部電極５１のパターンとが別々の工程で形成されるとすると、アライメントのばらつきに起因して耐圧不良が生じるおそれがある。すなわち、互いに隣接する第１及び第２のメモリセル間において、第１のメモリセルに含まれる下部電極５１と第２のメモリセルに接続された配線１０との距離が短くなり、耐圧不良が生じるおそれがある。
【0059】
本実施形態では、Ｚ方向から見て、配線１０のパターンと下部電極５１のパターンとが実質的に一致しているため、上述したような問題を回避することが可能である。
【0060】
（第２の実施形態）
次に、第２の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
次に、第２の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
【0061】
図２０は、第２の実施形態に係る記憶装置（不揮発性記憶装置）の基本的な概略構成を模式的に示した斜視図である。
【0062】
本実施形態の記憶装置も、第１の実施形態と同様に、複数の配線１０と、複数の配線２０と、複数の配線１０と複数の配線２０との間に設けられた複数のメモリセル３０とを含んでいる。
【0063】
また、本実施形態でも、第１の実施形態と同様に、メモリセル３０は、磁気抵抗効果素子（抵抗変化記憶素子）４０と、磁気抵抗効果素子４０に対して直列に接続されたセレクタ（スイッチング素子）５０とを含み、磁気抵抗効果素子４０及びセレクタ５０がＺ方向に積層された構造を有している。ただし、本実施形態では、磁気抵抗効果素子４０がセレクタ５０の下層側に設けられている。
【0064】
図２１は、本実施形態に係る記憶装置の構成を模式的に示した平面パターン図である。図２２Ａ及び図２２Ｂは、本実施形態に係る記憶装置の構成を模式的に示した断面図である。図２１のＡ－Ａ線に沿った断面が図２２Ａに対応し、図２１のＢ－Ｂ線に沿った断面が図２２Ｂに対応する。
【0065】
図２１、図２２Ａ及び図２２Ｂに示すように、本実施形態でも、第１の実施形態と同様に、記憶装置は、配線１０と、配線２０と、磁気抵抗効果素子４０及びセレクタ５０を含むメモリセル３０と、絶縁層６１～６６とを含んでいる。ただし、上述したように、本実施形態では、磁気抵抗効果素子４０がセレクタ５０の下層側に設けられている。
【0066】
磁気抵抗効果素子４０の基本的な構成は、第１の実施形態で述べた磁気抵抗効果素子４０の構成と同様である。
【0067】
セレクタ５０の基本的な構成も、第１の実施形態で述べたセレクタ５０の構成と同様であり、下部電極（第１の電極）５１と、上部電極（第２の電極）５２と、セレクタ材料層（スイッチング材料層）５３とを含んでいる。
【0068】
本実施形態では、セレクタ５０が磁気抵抗効果素子４０の上層側に設けられている。そのため、下部電極５１は磁気抵抗効果素子４０の上部電極としての機能も有している。また、Ｚ方向から見て、下部電極５１のパターンは磁気抵抗効果素子４０のパターンに対応している。すなわち、下部電極５１のパターンは磁気抵抗効果素子４０のパターンに整合しており、下部電極５１のパターンは磁気抵抗効果素子４０のパターンと実質的に同じである。
【0069】
上部電極５２は配線２０に接続されており、Ｚ方向から見て、上部電極５２のパターンは配線２０のパターンに対応している。すなわち、Ｚ方向から見て、上部電極５２のパターンは配線２０のパターンに整合しており、上部電極５２のパターンは配線２０のパターンと実質的に同じである。
【0070】
第１の実施形態と同様に、上部電極５２は、第１の部分５２ａ及び第２の部分５２ｂを含んでいる。第１の部分５２ａ及び第２の部分５２ｂは、連続的に設けられ、同じ厚さを有している。
【0071】
第１の部分５２ａ及び第２の部分５２ｂの基本的な構成は、第１の実施形態と同様である。すなわち、第１の部分５２ａは、添加元素が添加された導電材料で形成されている。導電材料及び添加元素は、第１の実施形態と同様である。第２の部分５２ｂは、上述した導電材料で形成されており、上述した添加元素は添加されていない。また、Ｚ方向から見て、第２の部分５２ｂは、第１の部分５２ａを囲んでおり、第１の部分５２ａの外側に位置している。
【0072】
第１の実施形態と同様に、セレクタ材料層５３は下部電極５１と上部電極５２との間に設けられており、Ｚ方向から見て、セレクタ材料層５３のパターンは下部電極５１のパターンの内側及び上部電極５２のパターンの内側に位置している。より具体的には、セレクタ材料層５３は、下部電極５１と上部電極５２の第１の部分５２ａとの間に設けられており、Ｚ方向から見て、上部電極５２の第１の部分５２ａのパターンはセレクタ材料層５３のパターンに対応している。すなわち、Ｚ方向から見て、上部電極５２の第１の部分５２ａのパターンはセレクタ材料層５３のパターンに整合しており、上部電極５２の第１の部分５２ａのパターンはセレクタ材料層５３のパターンと実質的に一致している。また、Ｚ方向から見て、セレクタ材料層５３のパターンは、磁気抵抗効果素子４０のパターンの内側に位置している。
【0073】
また、第１の実施形態と同様に、セレクタ材料層５３は、上述した添加元素が添加された絶縁材料（第１の絶縁材料）で形成されている。具体的な絶縁材料は、第１の実施形態で述べた絶縁材料と同じである。
【0074】
第１の実施形態と同様に、Ｚ方向から見て、絶縁層（第１の絶縁層）６１は、セレクタ材料層５３を囲んでおり、セレクタ材料層５３の外側に位置している。絶縁層６１及びセレクタ材料層５３は、連続的に設けられ、同じ厚さを有している。絶縁層６１は、上述した添加元素が添加されていない絶縁材料（第１の絶縁材料）で形成されている。絶縁層６１の絶縁材料は、第１の実施形態で述べた絶縁材料と同じである。
【0075】
絶縁層６２、６３、６４、６５及び６６は、第１の実施形態で述べた絶縁層６２、６３、６４、６５及び６６と実質的に同じである。
【0076】
【0077】
まず、図２３Ａ及び図２３Ｂの工程を行う。具体的には、まず、配線１０、絶縁層６３及び絶縁層６４を含む構造を形成する。続いて、磁気抵抗効果素子層及び下部電極層を形成し、磁気抵抗効果素子層及び下部電極層を一括してパターニングする。これにより、磁気抵抗効果素子４０及び下部電極５１が形成される。さらに、絶縁層６２及び絶縁層６５を形成する。
【0078】
次に、図２４Ａ及び図２４Ｂの工程を行う。具体的には、まず、図２３Ａ及び図２３Ｂの工程で得られた構造上に絶縁層６１を形成し、絶縁層６１上に上部電極層５２Ｌを形成する。続いて、上部電極層５２Ｌ上に、ホールパターン７４を有するレジストパターン７３を形成する。ホールパターン７４を有するレジストパターン７３の形成方法は、第１の実施形態と同様である。続いて、第１の実施形態と同様にして、レジストパターン７３をマスクとして用いて、添加元素のイオン注入を行う。これにより、第１の実施形態と同様に、セレクタ材料層５３及び上部電極５２（後述する工程で形成される）の第１の部分５２ａが形成される。
【0079】
次に、図２５Ａ及び図２５Ｂに示すように、レジストパターン７３を除去する。このようにして、セレクタ材料層５３及び上部電極の第１の部分５２ａが得られる。セレクタ材料層５３は下部電極５１と上部電極の第１の部分５２ａとの間に形成され、Ｚ方向から見て、セレクタ材料層５３のパターンと上部電極５２の第１の部分５２ａのパターンとは互いに対応している（整合している）。
【0080】
その後、図２２Ａ及び図２２Ｂに示すように、配線用の導電層を形成した後、導電層及び上部電極層５２Ｌを一括してパターニングする。これにより、Ｙ方向に延伸する配線２０及び上部電極層５２が形成される。さらに、絶縁層６６を形成することで、図２２Ａ及び図２２Ｂに示すような構造が得られる。
【0081】
以上のように、本実施形態でも、第１の実施形態と同様にして、セレクタ材料層５３及び上部電極の第１の部分５２ａが形成される。したがって、本実施形態でも、第１の実施形態と同様の効果を得ることが可能である。
【0082】
また、本実施形態では、同一の平面形状を有する配線２０及び上部電極５２が一括して形成される。すなわち、Ｚ方向から見て、配線２０のパターンと上部電極５２のパターンとが実質的に一致している。配線２０のパターンと上部電極５２のパターンとが別々の工程で形成されるとすると、アライメントのばらつきに起因して耐圧不良が生じるおそれがある。すなわち、互いに隣接する第１及び第２のメモリセル間において、第１のメモリセルに含まれる上部電極５２と第２のメモリセルに接続された配線２０との距離が短くなり、耐圧不良が生じるおそれがある。
【0083】
本実施形態では、Ｚ方向から見て、配線２０のパターンと上部電極５２のパターンとが実質的に一致しているため、上述したような問題を回避することが可能である。
【0084】
（第３の実施形態）
次に、第３の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
次に、第３の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
【0085】
【0086】
第１の実施形態では、上部電極５２が、第１の部分５２ａ及び第２の部分５２ｂを含んでいたが、本実施形態では、上部電極５２が、実質的に第１の部分５２ａのみで形成されており、第２の部分５２ｂを含んでいない。本実施形態では、第２の部分５２ｂに対応する位置に半導体部分５６が設けられている。
【0087】
本実施形態では、上部電極５２の第１の部分５２ａは添加元素が添加された半導体材料で形成され、半導体部分５６は上記添加元素が添加されていない上記半導体材料で形成されている。すなわち、半導体部分５６と上部電極５２の第１の部分５２ａとは、同じ半導体材料を含んでいる。半導体材料には、例えば、シリコン（Ｓｉ）が用いられる。添加元素には、第１の実施形態で述べた添加元素を用いることが可能である。
【0088】
第１の実施形態と同様に、絶縁層６１に添加元素を導入してセレクタ材料層５３を形成する際に、上部電極５２用の第１の部分５２ａの半導体層にも添加元素が導入され、上部電極５２の第１の部分５２ａが形成される。
【0089】
半導体部分５６は、真性半導体で形成されており、上部電極５２の第１の部分５２ａに比べて抵抗が極めて高い。そのため、本実施形態では、第１の部分５２ａが実質的に上部電極５２として機能し、第１の部分５２ａが上部電極５２と実質的に一致している。
【0090】
本実施形態の基本的な製造方法は第１の実施形態と同様であり、第１の実施形態と同様にしてセレクタ材料層５３及び上部電極の第１の部分５２ａが形成される。したがって、本実施形態でも、第１の実施形態と同様の効果を得ることが可能である。
【0091】
図２８は、本実施形態の第１の変形例に係る記憶装置の構成を模式的に示した断面図である。
【0092】
本変形例でも、上述した実施形態と同様に、上部電極５２の第１の部分５２ａは添加元素が添加された半導体材料で形成され、半導体部分５６は上記添加元素が添加されていない上記半導体材料で形成され、セレクタ材料層５３は上記添加元素が添加された絶縁材料で形成されている。
【0093】
ただし、上述した実施形態では、磁気抵抗効果素子４０のパターンを形成するときに、磁気抵抗効果素子４０のパターンの外側の半導体層を完全に除去することで、半導体部分５６を形成していた。したがって、Ｚ方向から見て、磁気抵抗効果素子４０のパターンの外側には半導体部分５６は設けられていなかった。
【0094】
本変形例では、磁気抵抗効果素子４０のパターンを形成するときに、磁気抵抗効果素子４０のパターンの外側の半導体層の一部を残すことで、半導体部分５６を形成している。したがって、本変形例では、Ｚ方向から見て、磁気抵抗効果素子４０のパターンの外側にも半導体部分５６が含まれている。
【0095】
本変形例の基本的な製造方法も第１の実施形態と同様であり、第１の実施形態と同様にしてセレクタ材料層５３及び上部電極の第１の部分５２ａが形成される。したがって、本変形例でも、第１の実施形態と同様の効果を得ることが可能である。
【0096】
なお、本変形例では、磁気抵抗効果素子４０のパターンの外側にも半導体部分５６が設けられているため、隣接するメモリセル間において、隣接する上部電極５２（第１の部分５２ａ）間の領域に半導体部分５６が存在することになるが、半導体部分５６の抵抗は非常に高いため、隣接する上部電極５２間の絶縁性を確保することが可能である。
【0097】
図２９は、本実施形態の第２の変形例に係る記憶装置の構成を模式的に示した断面図である。
【0098】
上述した第１の変形例では、磁気抵抗効果素子４０のパターンを形成するときに、磁気抵抗効果素子４０のパターンの外側の半導体層の一部を残すことで、半導体部分５６を形成していた。本変形例では、磁気抵抗効果素子４０のパターンの外側の半導体層の一部に対して絶縁化処理を施すことで、絶縁化部分５７を形成している。具体的には、酸素プラズマを用いて半導体層を酸化することで、絶縁化部分５７を形成している。したがって、本変形例では、Ｚ方向から見て、磁気抵抗効果素子４０のパターンの外側には絶縁化部分５７が設けられている。
【0099】
本変形例の基本的な製造方法も第１の実施形態と同様であり、第１の実施形態と同様にしてセレクタ材料層５３及び上部電極の第１の部分５２ａが形成される。したがって、本変形例でも、第１の実施形態と同様の効果を得ることが可能である。
【0100】
また、本変形例では、磁気抵抗効果素子４０のパターンの外側には絶縁化部分５７が設けられているため、第１の変形例に比べて、隣接する上部電極５２（第１の部分５２ａ）間の絶縁性をより確実に確保することが可能である。
【0101】
（第４の実施形態）
次に、第４の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
次に、第４の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
【0102】
【0103】
上述した第１～第３の実施形態では、セレクタ５０の上部電極５２に第１の部分５２ａが設けられていたが、本実施形態では、セレクタ５０の下部電極５１に第１の部分５１ａが設けられている。すなわち、本実施形態では、下部電極５１が第１の部分５１ａ及び第２の部分５１ｂを含んでいる。第１の部分５１ａ及び第２の部分５１ｂは、連続的に設けられ、同じ厚さを有している。
【0104】
第１の部分５１ａは、添加元素が添加された導電材料で形成されている。添加元素及び導電材料には、第１の実施形態で述べた添加元素及び導電材料が用いられる。
【0105】
Ｚ方向から見て、第２の部分５１ｂは、第１の部分５１ａを囲んでおり、第１の部分５１ａの外側に位置している。第２の部分５１ｂは、上述した導電材料で形成されており、上述した添加元素は添加されていない。すなわち、第１の部分５１ａ及び第２の部分５１ｂは同じ導電材料を含んでおり、第１の部分５１ａには上述した添加元素が添加され、第２の部分５１ｂには上述した添加元素は添加されていない。
【0106】
本実施形態では、セレクタ材料層５３は、下部電極５１の第１の部分５１ａと上部電極５２との間に設けられており、Ｚ方向から見て、下部電極５１の第１の部分５１ａのパターンはセレクタ材料層５３のパターンに対応している。すなわち、Ｚ方向から見て、下部電極５１の第１の部分５１ａのパターンはセレクタ材料層５３のパターンに整合しており、下部電極５１の第１の部分５１ａのパターンはセレクタ材料層５３のパターンと実質的に一致している。
【0107】
セレクタ材料層５３は、上述した添加元素が添加された絶縁材料で形成されている。すなわち、セレクタ材料層５３は、下部電極５１の第１の部分５１ａに含有されている添加元素と同じ添加元素が添加された絶縁材料で形成されている。具体的な絶縁材料は、第１の実施形態で述べた絶縁材料と同じである。
【0108】
セレクタ材料層５３は、下部電極５１と上部電極５２との間に設けられており、Ｚ方向から見て、セレクタ材料層５３のパターンは、下部電極５１のパターンの内側及び上部電極５２のパターンの内側に位置している。より具体的には、セレクタ材料層５３は、下部電極５１の第１の部分５１ａと上部電極５２との間に設けられており、Ｚ方向から見て、下部電極５１の第１の部分５１ａのパターンはセレクタ材料層５３のパターンに対応している。すなわち、Ｚ方向から見て、下部電極５１の第１の部分５１ａのパターンはセレクタ材料層５３のパターンに整合しており、下部電極５１の第１の部分５１ａのパターンはセレクタ材料層５３のパターンと実質的に一致している。また、Ｚ方向から見て、セレクタ材料層５３のパターンは、磁気抵抗効果素子４０のパターンの内側に位置している。
【0109】
【0110】
まず、図３２の工程を行う。具体的には、まず、配線１０、下部電極層５１Ｌ、絶縁層６１、絶縁層６３及び絶縁層６４を含む構造を形成する。続いて、絶縁層６１上に、絶縁層６１に対して高いエッチング選択性を有する材料を用いた材料層を形成する。さらに、レジストパターン８２をマスクとして用いて材料層をエッチングして、材料層パターン８１を形成する。
【0111】
次に、図３３に示すように、材料層パターン８１をシュリンクして、シュリンクされた材料層パターン８１ｓを形成する。
【0112】
次に、図３４に示すように、シュリンクされた材料層パターン８１ｓを囲むレジストパターン８３を形成した後、シュリンクされた材料層パターン８１ｓを除去する。これにより、ホールパターン８４を有するレジストパターン８３が得られる。続いて、レジストパターン８３をマスクとして用いて、絶縁層６１の一部に添加元素をイオン注入する。このイオン注入により絶縁層６１の一部に添加元素が導入され、セレクタ材料層５３が形成される。このイオン注入工程では、絶縁層６１の一部を介して下部電極層５１Ｌの一部にも添加元素が導入され、下部電極５１の第１の部分５１ａが形成される。また、第１の部分５１ａの外側には、第１の部分５１ａを囲む第２の部分５１ｂが形成される。
【0113】
レジストパターン８３を除去した後、上部電極５２、磁気抵抗効果素子４０、絶縁層６２、絶縁層６５及び配線２０を形成することで、図３１に示すような構造が得られる。
【0114】
以上のように、本実施形態では、図３４の工程で、絶縁層６１の一部に添加元素を導入することでセレクタ材料層５３が形成される。したがって、本実施形態でも、第１の実施形態と同様の効果を得ることが可能である。
【0115】
図３５は、本実施形態の第１の変形例に係る記憶装置の構成を模式的に示した断面図である。
【0116】
上述した実施形態では、磁気抵抗効果素子４０の下層側にセレクタ５０が設けられていたが、本変形例では、磁気抵抗効果素子４０の上層側にセレクタ５０が設けられている。また、本変形例では、下部電極５１の第１の部分５１ａの下側にも第２の部分５１ｂの一部が設けられている。
【0117】
本変形例でも、絶縁層６１の一部に添加元素を導入することでセレクタ材料層５３が形成される。したがって、本変形例でも、上述した実施形態と同様の効果を得ることが可能である。
【0118】
図３６は、本実施形態の第２の変形例に係る記憶装置の構成を模式的に示した断面図である。
【0119】
上述した実施形態では、絶縁層６１に添加元素を導入する際に下部電極層５１Ｌにも添加元素が導入され、下部電極５１の第１の部分５１ａが形成されたが、絶縁層６１に添加元素を導入する際に下部電極層５１Ｌに添加元素が導入されないようにしてもよい。この場合には、下部電極５１の全体に、添加元素が添加されない構造が得られる。
【0120】
本変形例でも、絶縁層６１の一部に添加元素を導入することでセレクタ材料層５３が形成される。したがって、本変形例でも、上述した実施形態と同様の効果を得ることが可能である。
【0121】
なお、第４の実施形態において、下部電極５１の厚さ方向（Ｚ方向）の全体に第１の部分５１ａが設けられていてもよいし、下部電極５１の厚さ方向の一部に第１の部分５１ａが設けられていてもよい。すなわち、上述した第１の変形例のように、第１の部分５１ａの下側に第２の部分５１ｂが設けられていてもよい。
【0122】
また、第１～第３の実施形態のように、上部電極５２に第１の部分５２ａが設けられている場合には、上部電極５２の厚さ方向の全体に第１の部分５２ａが設けられていてもよいし、上部電極５２の厚さ方向の一部に第１の部分５２ａが設けられていてもよい。すなわち、第１の部分５２ａの上側に第２の部分５２ｂが設けられていてもよい。
【0123】
また、第４の実施形態の第２の変形例では、下部電極層５１Ｌには添加元素を導入せずに、下部電極５１に第１の部分５１ａが設けられないようにした。第１～第３の実施形態でも同様に、上部電極層５２Ｌには添加元素を導入せずに、上部電極５２に第１の部分５２ａが設けられないようにしてもよい。
【0124】
また、上述した第１～第４の実施形態では、抵抗変化記憶素子として磁気抵抗効果素子を用いたが、磁気抵抗効果素子以外の抵抗変化記憶素子を用いてもよい。
【0125】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0126】
１０…配線 ２０…配線 ３０…メモリセル
４０…磁気抵抗効果素子（抵抗変化記憶素子） ４１…記憶層（第１の磁性層）
４２…参照層（第２の磁性層） ４３…トンネルバリア層（非磁性層）
５０…セレクタ（スイッチング素子）
５１…下部電極（第１又は第２の電極）
５１ａ…第１の部分 ５１ｂ…第２の部分
５２…上部電極（第１又は第２の電極）
５２ａ…第１の部分 ５２ｂ…第２の部分
５３…セレクタ材料層（スイッチング材料層）
６１…絶縁層（第１の絶縁層）
６２、６３、６４、６５、６６…絶縁層
７１…絶縁層パターン ７２、７３…レジストパターン ７４…ホールパターン
７５…マスク
８１…材料層パターン ８２、８３…レジストパターン ８４…ホールパターン
４０…磁気抵抗効果素子（抵抗変化記憶素子） ４１…記憶層（第１の磁性層）
４２…参照層（第２の磁性層） ４３…トンネルバリア層（非磁性層）
５０…セレクタ（スイッチング素子）
５１…下部電極（第１又は第２の電極）
５１ａ…第１の部分 ５１ｂ…第２の部分
５２…上部電極（第１又は第２の電極）
５２ａ…第１の部分 ５２ｂ…第２の部分
５３…セレクタ材料層（スイッチング材料層）
６１…絶縁層（第１の絶縁層）
６２、６３、６４、６５、６６…絶縁層
７１…絶縁層パターン ７２、７３…レジストパターン ７４…ホールパターン
７５…マスク
８１…材料層パターン ８２、８３…レジストパターン ８４…ホールパターン
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20】
【図21】
【図22A】
【図22B】
【図23A】
【図23B】
【図24A】
【図24B】
【図25A】
【図25B】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】