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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135028
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H10B 43/20 20230101AFI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
H10B 43/23 20230101ALI20240927BHJP
H10B 43/27 20230101ALI20240927BHJP
H10B 43/50 20230101ALI20240927BHJP
H10B 43/00 20230101ALI20240927BHJP
H01L 21/318 20060101ALI20240927BHJP
【ＦＩ】
H10B43/20
H01L29/78 371
H10B43/23
H10B43/27
H10B43/50
H10B43/00
H01L21/318 B
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023045519
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】山下 博幸
(72)【発明者】
【氏名】磯貝 達典
(72)【発明者】
【氏名】野口 将希
(72)【発明者】
【氏名】金山 純一
(72)【発明者】
【氏名】石松 慎
(72)【発明者】
【氏名】西田 大介
(72)【発明者】
【氏名】竹本 智幸
(72)【発明者】
【氏名】松浦 航
【テーマコード（参考）】
5F058
5F083
5F101
【Ｆターム（参考）】
5F058BA20
5F058BC02
5F058BC03
5F058BC04
5F058BC08
5F058BC10
5F058BC11
5F058BD02
5F058BD04
5F058BD10
5F058BF04
5F058BF24
5F058BF27
5F058BF30
5F058BF36
5F058BF53
5F058BF73
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083EP44
5F083EP76
5F083ER02
5F083ER03
5F083ER22
5F083GA10
5F083GA27
5F083JA01
5F083JA03
5F083JA04
5F083JA05
5F083JA12
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083KA01
5F083KA03
5F083KA05
5F083KA11
5F083KA12
5F083LA12
5F083LA16
5F083LA18
5F083LA21
5F083MA01
5F083MA15
5F083PR03
5F083PR21
5F083PR28
5F101BA42
5F101BA44
5F101BA46
5F101BB02
5F101BB08
5F101BC01
5F101BC02
5F101BC11
5F101BD16
5F101BD30
5F101BD34
(57)【要約】
【課題】書き込みや消去等の特性の向上を図ることができる半導体装置を提供する。
【解決手段】半導体装置は、導電体層及び絶縁体層を含む積層体と、ブロック絶縁層と、チャネル層と、ブロック絶縁層と、チャネル層との間に設けられる電荷蓄積層と、電荷蓄積層と、チャネル層との間に設けられるトンネル層と、を備え、電荷蓄積層は、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、Ｓｉと、Ｎと、を含み、Ｓｉが、第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有され、第１電荷蓄積層とトンネル層との間に設けられる第２電荷蓄積層と、ＳｉＯＮ（酸窒化ケイ素）、ＳｉＯＣＮ（酸炭窒化ケイ素）、及びＡｌＯｘ（酸化アルミニウム）のうちの少なくとも１つを含み、第１電荷蓄積層と第２電荷蓄積層との間に設けられる誘電層と、を含む。
【選択図】図１
【解決手段】半導体装置は、導電体層及び絶縁体層を含む積層体と、ブロック絶縁層と、チャネル層と、ブロック絶縁層と、チャネル層との間に設けられる電荷蓄積層と、電荷蓄積層と、チャネル層との間に設けられるトンネル層と、を備え、電荷蓄積層は、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、Ｓｉと、Ｎと、を含み、Ｓｉが、第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有され、第１電荷蓄積層とトンネル層との間に設けられる第２電荷蓄積層と、ＳｉＯＮ（酸窒化ケイ素）、ＳｉＯＣＮ（酸炭窒化ケイ素）、及びＡｌＯｘ（酸化アルミニウム）のうちの少なくとも１つを含み、第１電荷蓄積層と第２電荷蓄積層との間に設けられる誘電層と、を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
交互に積層される導電体層及び絶縁体層を含む積層体と、
前記積層体の側面に沿って設けられるブロック絶縁層と、
チャネル層と、
前記ブロック絶縁層と、前記チャネル層との間に設けられる電荷蓄積層と、
前記電荷蓄積層と、前記チャネル層との間に設けられるトンネル層と、
を備え、
前記電荷蓄積層は、
Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、
Ｓｉと、Ｎと、を含み、Ｓｉが、前記第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有され、前記第１電荷蓄積層と前記トンネル層との間に設けられる第２電荷蓄積層と、
Ｏを含み、前記第１電荷蓄積層と前記第２電荷蓄積層との間に設けられる誘電層と、
を含む、
半導体装置。
前記積層体の側面に沿って設けられるブロック絶縁層と、
チャネル層と、
前記ブロック絶縁層と、前記チャネル層との間に設けられる電荷蓄積層と、
前記電荷蓄積層と、前記チャネル層との間に設けられるトンネル層と、
を備え、
前記電荷蓄積層は、
Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、
Ｓｉと、Ｎと、を含み、Ｓｉが、前記第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有され、前記第１電荷蓄積層と前記トンネル層との間に設けられる第２電荷蓄積層と、
Ｏを含み、前記第１電荷蓄積層と前記第２電荷蓄積層との間に設けられる誘電層と、
を含む、
半導体装置。
【請求項2】
前記誘電層は、ＳｉＯＮ（酸窒化ケイ素）、ＳｉＯＣＮ（酸炭窒化ケイ素）、及びＡｌＯｘ（酸化アルミニウム）のうちの少なくとも１つを含む、請求項１に記載の半導体装置。
【請求項3】
前記ブロック絶縁層と、前記第１電荷蓄積層との間に設けられ、ＡｌＯｘを含む界面ダイポール層を含む、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項4】
前記界面ダイポール層のＡｌＯｘの添加濃度は１ｘ１０１４ａｔｏｍｓ／ｃｍ２以上１ｘ１０１５ａｔｏｍｓ／ｃｍ２以下である、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記第１電荷蓄積層と、前記誘電層との間に設けられ、ＳｉＣＮまたはＳｉＯＣＮを含む酸化防止層を含む、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項6】
前記酸化防止層は、含有するＳｉＣＮまたはＳｉＯＣＮのＣの濃度が、前記酸化防止層の前記トンネル層側より前記ブロック絶縁層側のほうが高くなるように設けられる、
請求項５に記載の半導体装置。
請求項５に記載の半導体装置。
【請求項7】
前記第１電荷蓄積層は、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つの酸窒化物を含む、請求項１に記載の半導体装置。
【請求項8】
前記第１電荷蓄積層は、１ｘ１０１９ａｔｏｍｓ／ｃｍ２以上５ｘ１０２０ａｔｏｍｓ／ｃｍ２以下の濃度でＡｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つを含む、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項9】
前記誘電層は、添加濃度が１ｘ１０１４ａｔｏｍｓ／ｃｍ２以上１ｘ１０１５ａｔｏｍｓ／ｃｍ２以下のＡｌＯｘを含む、
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項10】
前記第１電荷蓄積層と、前記誘電層との間に設けられ、ＳｉＣＮまたはＳｉＯＣＮを含む酸化防止層を含み、
前記誘電層は、ＡｌＯｘを含む、
請求項３に記載の半導体装置。
前記誘電層は、ＡｌＯｘを含む、
請求項３に記載の半導体装置。
【請求項11】
前記第２電荷蓄積層は、Ｎ／Ｓｉ比が１．１以上１．２以下である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項12】
交互に積層される導電体層及び絶縁体層を含む積層体と、
前記積層体の側面に沿って設けられるブロック絶縁層と、
チャネル層と、
前記ブロック絶縁層と、前記チャネル層との間に設けられる電荷蓄積層と、
前記電荷蓄積層と、前記チャネル層との間に設けられるトンネル層と、
を備え、
前記電荷蓄積層は、
１ｘ１０１９ａｔｏｍｓ／ｃｍ２以上５ｘ１０２０ａｔｏｍｓ／ｃｍ２以下の濃度でＡｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、
Ｓｉと、Ｎと、をＮ／Ｓｉ比が前記第１電荷蓄積層のＮ／Ｓｉ比より小さく、且つ、１．１以上１．２以下となるように含み、前記第１電荷蓄積層と前記トンネル層との間に設けられる第２電荷蓄積層と、
Ｏを含み、前記第１電荷蓄積層と前記第２電荷蓄積層との間に設けられる誘電層と、
を含む、
半導体装置。
前記積層体の側面に沿って設けられるブロック絶縁層と、
チャネル層と、
前記ブロック絶縁層と、前記チャネル層との間に設けられる電荷蓄積層と、
前記電荷蓄積層と、前記チャネル層との間に設けられるトンネル層と、
を備え、
前記電荷蓄積層は、
１ｘ１０１９ａｔｏｍｓ／ｃｍ２以上５ｘ１０２０ａｔｏｍｓ／ｃｍ２以下の濃度でＡｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、
Ｓｉと、Ｎと、をＮ／Ｓｉ比が前記第１電荷蓄積層のＮ／Ｓｉ比より小さく、且つ、１．１以上１．２以下となるように含み、前記第１電荷蓄積層と前記トンネル層との間に設けられる第２電荷蓄積層と、
Ｏを含み、前記第１電荷蓄積層と前記第２電荷蓄積層との間に設けられる誘電層と、
を含む、
半導体装置。
【請求項13】
ブロック絶縁層を形成し、
前記ブロック絶縁層が延伸する方向に沿って、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層を形成し、
前記第１電荷蓄積層に沿って、Ｏを含む誘電層を形成し、
前記誘電層に沿って、Ｓｉと、Ｎと、を含み、Ｓｉが、前記第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有される第２電荷蓄積層を形成する、
半導体装置の製造方法。
前記ブロック絶縁層が延伸する方向に沿って、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層を形成し、
前記第１電荷蓄積層に沿って、Ｏを含む誘電層を形成し、
前記誘電層に沿って、Ｓｉと、Ｎと、を含み、Ｓｉが、前記第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有される第２電荷蓄積層を形成する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
複数の絶縁層と複数の金属層とが積層されて設けられた３次元構造を有するＮＡＮＤ型フラッシュメモリなどの半導体装置が提案されている。半導体装置は、書き込みや消去等の特性の向上が望まれている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１５５４８２号公報
【特許文献2】特開２０２２－１４３４７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態によれば、書き込みや消去等の特性の向上を図ることができる半導体装置が提供される。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、交互に積層される導電体層及び絶縁体層を含む積層体と、積層体の側面に沿って設けられるブロック絶縁層と、チャネル層と、ブロック絶縁層と、チャネル層との間に設けられる電荷蓄積層と、電荷蓄積層と、チャネル層との間に設けられるトンネル層と、を備え、電荷蓄積層は、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、Ｓｉと、Ｎと、を含み、Ｓｉが、第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有され、第１電荷蓄積層とトンネル層との間に設けられる第２電荷蓄積層と、Ｏを含み、第１電荷蓄積層と第２電荷蓄積層との間に設けられる誘電層と、を含む。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0008】
本開示の実施形態に係る半導体装置１０は、半導体記憶装置として用いることができ、以下の説明においては、半導体記憶装置１０とも称する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。また、以下では、各図面には、Ｘ軸、Ｙ軸及びＺ軸を示すことがある。Ｘ軸、Ｙ軸及びＺ軸は、右手系の３次元の直交座標を形成する。以下、Ｘ軸の矢印方向をＸ軸前方、矢印とは逆方向をＸ軸後方と呼ぶことがある。その他の軸についても同様である。なお、Ｚ軸前方及びＺ軸後方を、それぞれ「上側」乃至「上方」及び「下側」乃至「下方」と呼ぶこともある。また、Ｚ軸方向を「積層方向」と呼ぶこともある。また、Ｘ軸、Ｙ軸又はＺ軸にそれぞれ直交する面を、ＹＺ面、ＺＸ面又はＸＹ面と呼ぶことがある。ただしこれら方向等は相対的位置関係を説明するために便宜的に用いられているものである。従ってこれら方向等は絶対的位置関係を規定するものではない。
【0009】
＜実施形態＞
（メモリシステムの構成）
図１に示されるように、本実施形態に係るメモリシステムは、メモリコントローラ１、及び半導体装置１０を備えている。半導体装置１０は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体装置１０が一つのみ図示されているが、メモリシステムには半導体装置１０が複数設けられていてもよい。
（メモリシステムの構成）
図１に示されるように、本実施形態に係るメモリシステムは、メモリコントローラ１、及び半導体装置１０を備えている。半導体装置１０は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体装置１０が一つのみ図示されているが、メモリシステムには半導体装置１０が複数設けられていてもよい。
【0010】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体装置１０へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体装置１０からのデータの読み出しを制御する。
【0011】
メモリコントローラ１と半導体装置１０との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データ信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
【0012】
チップイネーブル信号／ＣＥは、半導体装置１０をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体装置１０がレディ状態であるか、あるいはビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体装置１０に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むように半導体装置１０に指示する。
【0013】
リードイネーブル信号ＲＥ，／ＲＥは、メモリコントローラ１が半導体装置１０からデータを読み出すための信号である。リードイネーブル信号ＲＥ，／ＲＥは、例えば信号ＤＱ＜７：０＞を出力する際の半導体装置１０の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体装置１０に指示するための信号である。信号ＤＱ＜７：０＞は、半導体装置１０とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ，／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。
【0014】
メモリコントローラ１は、ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５を備えている。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は互いに内部バス１６で接続されている。
【0015】
ホストインターフェイス１３は、ホストから受信したリクエスト及びユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体装置１０から読み出されたユーザデータ、及びプロセッサ１２からの応答等をホストへ送信する。
【0016】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体装置１０へ書き込む処理、及び半導体装置１０から読み出す処理を制御する。
【0017】
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２は例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受信した場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体装置１０へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体装置１０からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
【0018】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体装置１０上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６を介してＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体装置１０の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には訂正符号を付加することにより符号化されて、符号語（Codeword）として半導体装置１０に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体装置１０に格納してもよいが、図１では一例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0019】
プロセッサ１２は、ユニットデータ毎に書き込み先の半導体装置１０のメモリ領域を決定する。半導体装置１０のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体装置１０へ書き込むようにメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合に、論理アドレスに対応する物理アドレスを特定するとともに、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0020】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体装置１０から読み出された符号語を復号する。
【0021】
ＲＡＭ１１は、ホストから受信したユーザデータを半導体装置１０へ記憶するまでに一時格納、または半導体装置１０から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。
【0022】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５とをそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が半導体装置１０に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は特に限定されない。
【0023】
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出してＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化して、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体装置１０に書き込む。
【0024】
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体装置１０から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号して、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
【0025】
（半導体装置の構成）
図２に示されるように、実施形態の半導体装置１０は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ロウデコーダ２７、センスアンプ２８、入出力用パッド群３０、ロジック制御用パッド群３１、及び電源入力用端子群３２を備えている。
図２に示されるように、実施形態の半導体装置１０は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ロウデコーダ２７、センスアンプ２８、入出力用パッド群３０、ロジック制御用パッド群３１、及び電源入力用端子群３２を備えている。
【0026】
メモリセルアレイ２１は、データを記憶する部分である。メモリセルアレイ２１は、複数のビット線及び複数のワード線に関連付けられた複数のメモリセルトランジスタを有して構成されている。
【0027】
入出力回路２２は、信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳをメモリコントローラ１との間で送受信する。また、入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２４に転送する。さらに、入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプ２８との間で送受信する。
【0028】
ロジック制御回路２３は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ等の制御信号を受信する。また、ロジック制御回路２３は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体装置１０の状態を外部に通知する。
【0029】
レジスタ２４は各種データを一時的に保持する。例えば、レジスタ２４は、書き込み動作、読み出し動作、及び消去動作等を指示するコマンドを保持する。このコマンドは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。また、レジスタ２４は、上記のコマンドに対応するアドレスも保持する。このアドレスは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。さらに、レジスタ２４は、半導体装置１０の動作状態を示すステータス情報も保持する。ステータス情報は、メモリセルアレイ２１等の動作状態に応じて、シーケンサ２５によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２２からメモリコントローラ１に出力される。
【0030】
シーケンサ２５は、メモリコントローラ１から入出力回路２２及びロジック制御回路２３に入力された制御信号に基づいて、メモリセルアレイ２１を含む各部の動作を制御する。
【0031】
電圧生成回路２６は、メモリセルアレイ２１におけるデータの書き込み動作、読み出し動作、及び消去動作のそれぞれに必要な電圧を生成する部分である。この電圧には、例えばメモリセルアレイ２１の複数のワード線及び複数のビット線にそれぞれ印加される電圧等が含まれる。電圧生成回路２６の動作はシーケンサ２５により制御される。
【0032】
ロウデコーダ２７は、メモリセルアレイ２１の複数のワード線に電圧をそれぞれ印加するためのスイッチ群により構成される回路である。ロウデコーダ２７は、レジスタ２４からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいてブロックを選択するとともに、当該ロウアドレスに基づいてワード線を選択する。ロウデコーダ２７は、選択されたワード線に対して電圧生成回路２６からの電圧が印加されるようにスイッチ群の開閉状態を切り替える。ロウデコーダ２７の動作はシーケンサ２５により制御される。
【0033】
センスアンプ２８は、メモリセルアレイ２１のビット線に印加される電圧を調整したり、ビット線の電圧を読み出してデータに変換したりするための回路である。センスアンプ２８は、データの読み出し時には、メモリセルアレイ２１のメモリセルトランジスタからビット線に読み出されたデータを取得するとともに、取得した読み出しデータを入出力回路２２に転送する。センスアンプ２８は、データの書き込み時には、ビット線を介して書き込まれるデータをメモリセルトランジスタに転送する。センスアンプ２８の動作はシーケンサ２５により制御される。
【0034】
入出力用パッド群３０は、メモリコントローラ１と入出力回路２２との間で各信号の送受信を行うための複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳのそれぞれに対応して個別に設けられている。
【0035】
ロジック制御用パッド群３１は、メモリコントローラ１とロジック制御回路２３との間で各信号の送受信を行うための複数の端子が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。
【0036】
電源入力用端子群３２は、半導体装置１０の動作に必要な各電圧の印加を受けるための複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ，ＶｃｃＱ，Ｖｐｐ、及び接地電圧Ｖｓｓが含まれている。電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体装置１０との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
【0037】
（メモリセルアレイの電子回路的な構成）
次に、メモリセルアレイ２１の電子回路的な構成について説明する。図３に示されるように、メモリセルアレイ２１は複数のストリングユニットＳＵ０～ＳＵ３を有している。各ストリングユニットＳＵ０～ＳＵ３は複数のＮＡＮＤストリングＳＲを有している。各ＮＡＮＤストリングＳＲは、例えば８つのメモリセルトランジスタＭＴ０～ＭＴ７、及び２つのセレクトトランジスタＳＴＤ，ＳＴＳを有している。なお、ＮＡＮＤストリングＳＲが有するメモリセルトランジスタの数及びセレクトトランジスタの数は任意に変更可能である。
次に、メモリセルアレイ２１の電子回路的な構成について説明する。図３に示されるように、メモリセルアレイ２１は複数のストリングユニットＳＵ０～ＳＵ３を有している。各ストリングユニットＳＵ０～ＳＵ３は複数のＮＡＮＤストリングＳＲを有している。各ＮＡＮＤストリングＳＲは、例えば８つのメモリセルトランジスタＭＴ０～ＭＴ７、及び２つのセレクトトランジスタＳＴＤ，ＳＴＳを有している。なお、ＮＡＮＤストリングＳＲが有するメモリセルトランジスタの数及びセレクトトランジスタの数は任意に変更可能である。
【0038】
複数のストリングユニットＳＵ０～ＳＵ３は全体で１つのブロックを構成している。なお、図３では単一のブロックのみが図示されているが、実際には、メモリセルアレイ２１には、このようなブロックが複数設けられている。
【0039】
以下では、ストリングユニットＳＵ０～ＳＵ３のそれぞれを区別せずに「ストリングユニットＳＵ」とも称する。また、メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれを区別せず「メモリセルトランジスタＭＴ」とも称する。
【0040】
メモリセルアレイ２１はＮ本のビット線ＢＬ０～ＢＬ（Ｎ－１）を有している。なお、「Ｎ」は正の整数である。各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬ（Ｎ－１）の数Ｎと同数のＮＡＮＤストリングＳＲを有している。ＮＡＮＤストリングＳＲに設けられるメモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴＤのソースとセレクトトランジスタＳＴＳのドレインとの間において直列に配置されている。セレクトトランジスタＳＴＤのドレインは複数のビット線ＢＬ０～ＢＬ（Ｎ－１）のいずれかに接続されている。セレクトトランジスタＳＴＳのソースはソース線ＳＬに接続されている。以下の説明においては、ビット線ＢＬ０～ＢＬ（Ｎ－１）のそれぞれを区別せず「ビット線ＢＬ」とも表記することがある。
【0041】
各メモリセルトランジスタＭＴは、ゲート部分に電荷蓄積層を有するトランジスタとして構成されている。電荷蓄積層に蓄積された電荷量が、メモリセルトランジスタＭＴに保持されるデータに相当する。メモリセルトランジスタＭＴは、例えば窒化シリコン膜等を電荷蓄積層に用いるチャージトラップ型のものであってもよく、シリコン膜等を電荷蓄積層に用いるフローティングゲート型のものであってもよい。
【0042】
ストリングユニットＳＵ０に設けられる複数のセレクトトランジスタＳＴＤのゲートは、いずれもセレクトゲート線ＳＧＤ０に接続されている。セレクトゲート線ＳＧＤ０には、各セレクトトランジスタＳＴＤの開閉を切り換えるための電圧が印加される。ストリングユニットＳＵ１～ＳＵ３も同様にセレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続されている。
【0043】
ストリングユニットＳＵ０に設けられる複数のセレクトトランジスタＳＴＳのゲートは、いずれもセレクトゲート線ＳＧＳ０に接続されている。セレクトゲート線ＳＧＳ０には、各セレクトトランジスタＳＴＳの開閉を切り換えるための電圧が印加される。ストリングユニットＳＵ１～ＳＵ３も同様にセレクトゲート線ＳＧＳ１～ＳＧＳ３にそれぞれ接続されている。なお、１つのブロックを構成するストリングユニットＳＵ０～ＳＵ３においてセレクトゲート線が共有され、ストリングユニットＳＵ０～ＳＵ３のそれぞれのセレクトトランジスタＳＴＳのゲートが共通のセレクトゲート線に接続されていてもよい。
【0044】
メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれのゲートはワード線ＷＬ０～ＷＬ７に接続されている。ワード線ＷＬ０～ＷＬ７には、メモリセルトランジスタＭＴ０～ＭＴ７の開閉を切り換えたり、メモリセルトランジスタＭＴ０～ＭＴ７の各電荷蓄積層に蓄積された電荷量を変化させたりする等の目的で電圧が印加される。
【0045】
半導体装置１０におけるデータの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに接続される複数のメモリセルトランジスタＭＴに対して、「ページ」と称される単位ごとに一括して行われる。一方、半導体装置１０におけるデータの消去は、ブロックに含まれる全てのメモリセルトランジスタＭＴに対して、一括して行われる。このようなデータの書き込み、読み出し、及び消去を行うための具体的な方法としては、公知となっている様々な方法を採用することができるため、その詳細な説明は省略する。
【0046】
（半導体装置の構造）
次に、半導体装置１０の構造、特にメモリセルアレイ２１の近傍の構造について具体的に説明する。図４に示されるように、半導体装置１０は、基板４０、絶縁体層４１、半導体層４２、及び積層体５０を備えている。
次に、半導体装置１０の構造、特にメモリセルアレイ２１の近傍の構造について具体的に説明する。図４に示されるように、半導体装置１０は、基板４０、絶縁体層４１、半導体層４２、及び積層体５０を備えている。
【0047】
基板４０は、Ｚ軸方向側に平坦面を有する板状の部材である。基板４０は例えばシリコンウェハである。基板４０の上面には、絶縁体層４１及び半導体層４２が例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）成膜により複数層の膜として形成されている。基板（半導体基板）４０の表面には、例えば、素子分離領域４０ｉが設けられている。素子分離領域４０ｉは、例えばシリコン酸化物を含む絶縁領域であり、その一部において、トランジスタＴｒのソース領域およびドレイン領域を区画する部分である。
【0048】
絶縁体層４１は、例えばシリコン酸化物のような絶縁性の材料により形成されている。絶縁体層４１において基板４０に接触する底部には、例えばトランジスタＴｒや配線ＬＮ等を含む周辺回路が形成されている。この周辺回路は、図２に示されるセンスアンプ２８やロウデコーダ２７等を構成する。絶縁体層４１は、この周辺回路の全体を覆っている。
【0049】
半導体層４２は、図３のソース線ＳＬとして機能する層である。半導体層４２は、例えば、不純物がドープされた多結晶シリコンのような、シリコンを含む材料により形成されている。半導体層４２はメモリセルアレイ２１の下方において絶縁体層４１に埋め込まれている。
【0050】
なお、半導体層４２は、その全体がシリコンのような半導体材料により形成されていてもよいが、図４に示されるように半導体層４２ａ及び導電層４２ｂを含む少なくとも２層の積層構造により形成されていてもよい。半導体層４２ａは例えばシリコン（ポリシリコン）のような半導体材料により形成されている。導電層４２ｂは例えばタングステンのような金属材料により形成されている。
【0051】
積層体５０は半導体層４２の上面に設けられている。積層体５０は、絶縁体層５１及び導電体層５２がＺ軸方向に交互に複数積層された構造を有している。絶縁体層５１及び導電体層５２は、半導体層４２の上面に例えばＣＶＤ法を用いた成膜法により複数層の膜として形成される。
【0052】
導電体層５２は、例えばタングステンを含む材料を用いて形成された、導電性を有する層である。各導電体層５２は、図３におけるワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ１，ＳＧＤ１等として用いられる。絶縁体層５１は、互いに隣り合う導電体層５２、５２の間に配置されており、それらの間を電気的に絶縁している。
【0053】
積層体５０には、Ｚ軸方向に貫通するように複数のメモリホールＭＨが形成されている。各メモリホールＭＨの内側にはメモリピラー６０が形成されている。各メモリピラー６０は、Ｚ軸方向において最も上方に位置する絶縁体層５１から半導体層４２までの領域に形成されている。各メモリピラー６０は、図３に示されるＮＡＮＤストリングＳＲに対応するものである。
【0054】
【0055】
【0056】
ボディ６０ａは、コア部６２、及び半導体部６４を有している。半導体部６４は半導体材料を含み、例えばアモルファスシリコンを含む材料又はポリシリコンを含む材料によって形成されている。半導体部６４は、メモリセルトランジスタＭＴ等のチャネルを形成する部分であり、本実施形態の半導体チャネルとして機能する。従って、半導体部６４は、本実施形態においては、チャネル層６４とも称される。コア部６２は、半導体部６４の内側に設けられている。コア部６２は、例えばシリコン酸化物のような絶縁性の材料により形成されている。なお、ボディ６０ａは、その全体が半導体部６４になっており、内側のコア部６２が設けられていない構造であってもよい。
【0057】
積層膜６０ｂは、ボディ６０ａの外周を覆うような位置に形成された複数層の膜である。積層膜６０ｂは、例えばトンネル絶縁膜６６（本実施形態において、「トンネル層」ともいう。）、及び電荷蓄積層６８を有している。トンネル絶縁膜６６は、ボディ６０ａの外周の位置に設けられる膜である。トンネル絶縁膜６６は、例えばシリコン酸化物、又はシリコン酸化物及びシリコン窒化物、又はシリコン酸窒化物を含む。トンネル絶縁膜６６は、ボディ６０ａと電荷蓄積層６８との間の電位障壁である。例えばボディ６０ａから電荷蓄積層６８へ電子を注入するとき（書き込み動作）には、電子がトンネル絶縁膜６６の電位障壁を通過（トンネリング）する。また、ボディ６０ａから電荷蓄積層６８へ正孔を注入するとき（消去動作）には、正孔がトンネル絶縁膜６６の電位障壁を通過する。
【0058】
電荷蓄積層６８は、トンネル絶縁膜６６の外側を覆うように形成された膜である。電荷蓄積層６８は、例えばシリコン窒化物を含む。電荷蓄積層６８は、膜中に電荷をトラップするトラップサイトを有する。電荷蓄積層６８において導電体層５２とボディ６０ａとの間に挟み込まれている部分は、電荷を蓄積する電荷蓄積層を、すなわちメモリセルトランジスタＭＴの記憶領域を構成している。メモリセルトランジスタＭＴの閾値電圧は、電荷蓄積層６８における電荷の有無、又は当該電荷の量によって変化する。本実施形態においては、電荷蓄積層６８は、第１電荷蓄積層６８ａと、誘電層６８ｂと、第２電荷蓄積層６８ｃとを備える。本実施形態の第１電荷蓄積層６８ａ、誘電層６８ｂ、及び第２電荷蓄積層６８ｃについては後に詳述する。
【0059】
図５に示されるように、導電体層５２の外周面は第１ブロック絶縁膜５３及びバリアメタル膜５６により覆われている。第１ブロック絶縁膜５３は、導電体層５２から積層膜６０ｂ側への電荷のバックトンネリングを抑制するための膜である。ブロック絶縁膜５３は、例えばシリコン酸化物及び／またはアルミニウム酸化物を含む材料により形成される。バリアメタル膜５６は、例えば窒化チタン膜を用いて設けられてもよい。
【0060】
絶縁体層５１と電荷蓄積層６８との間にはカバー絶縁膜５４（第２ブロック絶縁膜５４（本実施形態において、「ブロック絶縁層」ともいう。））が設けられている。カバー絶縁膜５４は、例えばシリコン酸化物を含む材料を用いて形成されてもよい。カバー絶縁膜５４は、犠牲層（後述する犠牲層５５）を導電体層５２に置き換えるリプレイス工程において電荷蓄積層６８がエッチングされないように保護することができる。
【0061】
メモリピラー６０において各導電体層５２の内側に位置する部分はトランジスタとして機能する。すなわち、各メモリピラー６０では、その長手方向に沿って複数のトランジスタが電気的に直列に接続された状態になっている。各導電体層５２は積層膜６０ｂを介して各トランジスタのゲートに接続されている。トランジスタの内側にある半導体部６４（チャネル層６４）は、当該トランジスタのチャネルとして機能する。
【0062】
メモリピラー６０の長手方向に沿って直列に並ぶ各トランジスタの一部は、図３に示される複数のメモリセルトランジスタＭＴとして機能する。また、直列に並ぶ複数のメモリセルトランジスタＭＴの両端にそれぞれ形成されるトランジスタは、図３に示されるセレクトトランジスタＳＴＤ，ＳＴＳとしてそれぞれ機能する。
【0063】
図４に示されるように、それぞれのメモリピラー６０の上方には複数のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｘ方向に延びる直線状の配線として形成されている。各ビット線ＢＬはＹ方向に並ぶように配置されている。メモリピラー６０の上端はコンタクトＣｂを介して複数のビット線ＢＬのうちのいずれかに接続されている。このような構造により、各メモリピラー６０の半導体部６４がビット線ＢＬに対し電気的に接続されている。
【0064】
積層体５０はスリットＳＴにより複数に分断されている。スリットＳＴは、図４のＹ方向に沿って延びるように形成された直線状の溝であり、例えば半導体層４２に達する深さで形成されている。
【0065】
積層体５０の上方部分はスリットＳＨＥにより分断されている。スリットＳＨＥは、Ｙ方向に延びるように形成される浅い溝である。スリットＳＨＥは、複数の導電体層５２のうち、セレクトゲート線ＳＧＤとして設けられた導電体層５２のみを分断する深さまで形成されている。
【0066】
メモリピラー６０の下端部では積層膜６０ｂが除去されている。これにより、半導体部６４の下端部は半導体層４２に接続されている。このような構造により、ソース線ＳＬとして機能する半導体層４２と、各トランジスタのチャネルとが電気的に接続されている。
【0067】
本実施形態に係る半導体装置１０は、積層体５０と、ブロック絶縁層（第２ブロック絶縁膜）５４と、チャネル層（半導体部）６４と、トンネル層（トンネル絶縁膜）６６と、電荷蓄積層６８とを備える。積層体５０は、交互に積層される導電体層５２及び絶縁体層５１を含む。ブロック絶縁層５４は、積層体５０の側面に沿って設けられる。電荷蓄積層６８は、ブロック絶縁層５４と、チャネル層６４との間に設けられる。トンネル層６６は、電荷蓄積層６８と、チャネル層６４との間に設けられる。すなわち、ブロック絶縁層５４と、電荷蓄積層６８と、トンネル層６６と、チャネル層６４とは、導電体層５２からコア部６２に向かう方向に沿って、この順に設けられる。
電荷蓄積層６８は、第１電荷蓄積層６８ａと、誘電層６８ｂと、第２電荷蓄積層６８ｃとを備える。第２電荷蓄積層６８ｃは、第１電荷蓄積層６８ａと、トンネル層６６との間に設けられる。誘電層６８ｂは、第１電荷蓄積層６８ａと第２電荷蓄積層６８ｃとの間に設けられる。従って、第１電荷蓄積層６８ａと、誘電層６８ｂと、第２電荷蓄積層６８ｃとは、この順に設けられる。
電荷蓄積層６８は、第１電荷蓄積層６８ａと、誘電層６８ｂと、第２電荷蓄積層６８ｃとを備える。第２電荷蓄積層６８ｃは、第１電荷蓄積層６８ａと、トンネル層６６との間に設けられる。誘電層６８ｂは、第１電荷蓄積層６８ａと第２電荷蓄積層６８ｃとの間に設けられる。従って、第１電荷蓄積層６８ａと、誘電層６８ｂと、第２電荷蓄積層６８ｃとは、この順に設けられる。
【0068】
第１電荷蓄積層６８ａは、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つの添加物元素（以降、添加物とも称する。）と、Ｓｉと、Ｎと、を含む。すなわち、第１電荷蓄積層６８ａはＳｉＮを主成分とし、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つの元素を添加物として含む。例えば、添加物の濃度は、第１電荷蓄積層６８ａにおいて５％以下である。例えば、添加物の濃度は、第１電荷蓄積層６８ａにおいて１％以下である。誘電層６８ｂは、ＳｉＯＮ（酸窒化ケイ素）、ＳｉＯＣＮ（酸炭窒化ケイ素）、及びＡｌＯｘ（酸化アルミニウム）のうちの少なくとも１つを含む。ＡｌＯｘは、例えば、Ａｌ２Ｏ３を含む。第２電荷蓄積層６８ｃは、Ｓｉと、Ｎと、を含み、Ｓｉが、第１電荷蓄積層６８ａにおけるＳｉの濃度である第１濃度より高い第２濃度で含有される。本開示の実施形態に係る半導体装置１０は、かかる構成を有することにより、後述するように、書き込み特性や電荷保持特性を向上することができる。従って、例えばメモリとして使用される場合に信頼性を向上することができる。
【0069】
なお、本実施形態においては、第１電荷蓄積層６８ａは、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つの酸窒化物を添加物として含んでもよい。
【0070】
第１電荷蓄積層６８ａに含まれる添加物の濃度は、例えば、１ｘ１０１９ａｔｏｍｓ／ｃｍ２以上５ｘ１０２０ａｔｏｍｓ／ｃｍ２以下であってもよい。１ｘ１０１９ａｔｏｍｓ／ｃｍ２以上の添加物を含むことにより、添加物による第１電荷蓄積層６８ａのトラップ準位の深化を効果的に実現することができる。また、添加物を５ｘ１０２０ａｔｏｍｓ／ｃｍ２以下とすることにより、第１電荷蓄積層６８ａのＳｉ及びＮを含む領域への添加物に起因するダメージによる影響を軽減することができるので好ましい。
【0071】
誘電層６８ｂはＡｌ２Ｏ３等のＡｌＯｘを含んでもよく、この場合、ＡｌＯｘの添加濃度は、１ｘ１０１４ａｔｏｍｓ／ｃｍ２以上１ｘ１０１５ａｔｏｍｓ／ｃｍ２以下であることが好ましい。ＡｌＯｘを含む誘電層６８ｂを形成することにより、例えば、誘電層６８ｂがＳｉＯＮやＳｉＯＣＮにより形成される場合に比べ、高誘電率化することができる。従って、誘電層６８ｂにおけるトンネル電界を強くすることができるので、例えば、書き込み特性を改善することができると考えられる。
【0072】
第２電荷蓄積層６８ｃは、含まれるＮとＳｉの比であるＮ／Ｓｉ比が１．１以上１．２以下であることが好ましい。すなわち、例えば、第１電荷蓄積層６８ａは、ストイキオメトリーに近くＮ／Ｓｉ比が１．３３に近い場合において、第２電荷蓄積層６８ｃは、Ｓｉ濃度である第２濃度が、第１電荷蓄積層６８ａのＳｉ濃度である第１濃度より高くなるように形成され、その濃度（第２濃度）は、Ｎ／Ｓｉ比が１．１以上１．２以下となるように、第２電荷蓄積層６８ｃが形成されることが好ましい。第２電荷蓄積層６８ｃが、Ｎ／Ｓｉ比が１．１以上１．２以下となるように形成されることにより、後述する消去動作時における導電体層５２が形成される領域間のホールの残留に起因する電荷のリークの抑制等の効果を実現することができる。
【0073】
以下、比較例の半導体装置２００を参照し、本開示の実施形態に係る半導体装置１０の作用効果について説明する。図７は、比較例の半導体装置２００の一部の模式的な断面図である。図７に示すように、比較例の半導体装置２００は、ブロック絶縁層（第２ブロック絶縁膜）２５４と、チャネル層２６４と、トンネル層（トンネル絶縁膜）２６６と、電荷蓄積層２６８と、Ｚ軸方向に積層された絶縁体層２５１と、導電体層２５２と、導電体層２５２を覆うように設けられた第１ブロック絶縁膜２５３と、バリアメタル膜２５６とを備える。電荷蓄積層２６８は、第１電荷蓄積層２６８ａと、誘電層２６８ｂと、第２電荷蓄積層２６８ｃとを備える。比較例においては、例えば、電荷蓄積層２６８は、例えば窒化ケイ素（ＳｉＮ）を用いて形成され、ＳｉＮで形成された電荷蓄積層２６８内に例えば酸素（Ｏ）を含む誘電層２６８ｂ（ＮＯＮ構成）が設けられる。半導体装置２００においては、誘電層２６８ｂが設けられているので、電荷蓄積層２６８に蓄積された電荷のリークを抑制することができる。より具体的には、第１電荷蓄積層２６８ａに蓄積された電荷が誘電層２６８ｂにより、トンネル層２６６方向への通過が抑制されると考えられる。
【0074】
一方で、誘電層２６８ｂを設けることにより、第１電荷蓄積層２６８ａ及び第２電荷蓄積層２６８ｃの相対的な体積が小さくなり、書き込み特性が劣化する場合がある。また、誘電層２６８ｂが設けられた部分の等価酸化膜厚（ＥＯＴ（equivalent oxide thickness））が増加することになるので、例えばデータの書き込み時における電荷蓄積層２６８に印加される電界の大きさが相対的に小さくなる（すなわち、誘電層２６８ｂが設けられない構成においてトラップ可能な電荷と同じ量の電荷をトラップするのに、誘電層２６８ｂがあると、誘電層２６８ｂが無い場合に比べ、より大きい電圧を印加することとなる。）ことによっても、書き込み特性の低下が発生する場合がある。
【0075】
これに対し、本開示の実施形態に係る半導体装置１０によれば、ＮＯＮ構成を有する電荷蓄積層６８において、第１電荷蓄積層６８ａが、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つの添加物と、Ｓｉと、Ｎと、を含むことにより、比較例に係る半導体装置２００について上述した書き込み特性の劣化等を改善することが可能となる。また、本実施形態において、ブロック絶縁層５４側の第１電荷蓄積層６８ａに、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つが添加されることにより、第１電荷蓄積層６８ａ内のトラップ準位を深くすることができる。従って、電荷をトラップしやすくなるので、電荷の抜け等を抑制することが可能となる。そのため、書き込み特性および電荷保持特性を向上させることが可能となる。
【0076】
さらに、本開示の実施形態に係る半導体装置１０においては、電荷蓄積層６８のうちトンネル層６６側に設けられる第２電荷蓄積層６８ｃに含まれるＳｉの濃度が、第１電荷蓄積層６８ａにおけるＳｉの濃度である第１濃度より高い第２濃度となるようにＳｉが含有されるように、第２電荷蓄積層６８ｃが設けられる。すなわち、第２電荷蓄積層６８ｃには、比較的多くのＳｉが含有されているので、例えばデータの消去時において、蓄積された電荷の消去（すなわち、電子の引き抜き）が促進されると考えられる。そのため、データの消去時に必要とされるホールを少なくすることができるので、比較例に係る半導体装置２００よりも導電体層５２間の領域において残留するホールを減少させることができると考えられる。従って、残留するホールに起因する電荷の抜けを抑制することが可能となると考えられる。
【0077】
本開示の実施形態に係る半導体装置１０においては、トンネル層６６側の第２電荷蓄積層６８ｃにおいてＳｉの濃度が比較的大きい。従って、単純に電荷蓄積層２６８のＳｉの濃度を増大させた場合に発生しやすくなると考えられる電荷の抜けを抑制することができるので、消去特性が改善され得る。また、消去時の導電体層５２間でのホールの残留等も抑制することができるので、電荷のＺ軸方向への抜けも抑制することができる。
【0078】
上述したように、本開示の実施形態に係る半導体装置１０は、上記構成を有することにより、書き込み特性等を向上することができる。従って、信頼性の向上が可能である。
【0079】
以下、本実施形態の第１の変形例について説明する。図８は、第１の変形例の半導体装置１０の一部の模式的な断面図である。図８に示されるように、半導体装置１０には、ブロック絶縁層５４と第１電荷蓄積層６８ａとの界面に例えば酸化アルミニウム（Ａｌ２Ｏ３）等のＡｌＯｘを含む界面ダイポール層６３が形成されてもよい。界面ダイポール層６３が形成されることにより、界面ダイポール層６３付近において電荷の捕捉を促進することができる。例えば、ブロック絶縁層５４がケイ素酸化物（ＳｉＯ２）を含み、Ａｌ２Ｏ３を含む界面ダイポール層６３を設ける場合においては、酸素の面密度の関係が、ＳｉＯ２の面密度よりＡｌ２Ｏ３の面密度が大きいので、界面ダイポール層６３とブロック絶縁膜５３との界面付近において、ブロック絶縁膜５４側が負となり、界面ダイポール層６３側が正となるダイポールが形成される。そのため、チャネル層６４側から注入される電荷等、電荷蓄積層６８に注入される電荷が、界面ダイポール層６３側の、界面ダイポール層６３とブロック絶縁層５４との界面付近に捕捉されやすくなる。従って、書き込み特性を向上させることができる。ＡｌＯｘを含む界面ダイポール層６３を形成する際のブロック絶縁層５４と第１電荷蓄積層６８ａとの界面へのＡｌＯｘの添加濃度は、例えば、１ｘ１０１４ａｔｏｍｓ／ｃｍ２以上１ｘ１０１５ａｔｏｍｓ／ｃｍ２以下であることがダイポールの形成による書き込み特性の向上等の観点から好ましい。
【0080】
以下、本実施形態の第２の変形例について説明する。図９は、第２の変形例の半導体装置１０の一部の模式的な断面図である。図９に示されるように、第１電荷蓄積層６８ａと、誘電層６８ｂとの間に、ＳｉＣＮまたはＳｉＯＣＮを含む酸化防止層６５が設けられてもよい。なお、誘電層６８ｂと酸化防止層６５との材料は互いに異なる。酸化防止層６５が設けられることにより、第１電荷蓄積層６８ａの酸化を抑制することが可能となる。また、本実施形態の酸化防止層６５のようなＣ（炭素）を含む層が設けられていることにより、電荷をトラップする効果を向上させることができるので、書き込み特性及び／または消去特性の劣化を抑制することが可能となる。酸化防止層６５は、例えば、ＳｉＣＮを用いて形成されてもよいし、ＳｉＯＣＮを用いて形成されてもよい。あるいは、例えば第１電荷蓄積層６８ａを形成した後、第１電荷蓄積層６８ａの形成を行ったチャンバーの外でＳｉＣＮを用いて層を形成し、酸化させることにより、ＳｉＯＣＮ層を形成し酸化防止層６５を形成してもよい。
【0081】
また、酸化防止層６５は、含有するＳｉＣＮまたはＳｉＯＣＮのＣの濃度が、酸化防止層６５のトンネル層６６側よりブロック絶縁層５４側のほうが高くなるように設けられていてもよい。ブロック絶縁層５４側のほうがＣの濃度が高くなるように酸化防止層６５が形成されると、酸化防止層６５の第１電荷蓄積層６８ａとの界面におけるＣの濃度が高いので、第１電荷蓄積層６８ａにおける電荷蓄積効果を向上させることができると考えられる。従って、上述の書き込み特性及び／または消去特性の劣化をさらに抑制することが可能となると考えられる。
【0082】
また、本実施形態においては、第１電荷蓄積層６８ａは、上述のように、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つを含むが、第１電荷蓄積層６８ａは、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つの酸窒化物を含んでもよい。
【0083】
本実施形態においては、上述してきた各構成および変形例は、それぞれ組み合わせて用いられてもよい。例えば、上述のように、ブロック絶縁層５４と、第１電荷蓄積層６８ａとの間にＡｌＯｘを含む界面ダイポール層６３が設けられる場合に、さらに、第１電荷蓄積層６８ａと、誘電層６８ｂとの間にＳｉＣＮまたはＳｉＯＣＮを含む酸化防止層６５が設けられてもよく、このとき、誘電層６８ｂはＡｌＯｘを含んでいてもよい。これら各構成を組み合わせることにより、例えば、上述の書き込み特性及び／または消去特性をさらに向上させることが可能となると考えられる。
【0084】
（半導体装置の製造方法）
次に、図１０－図１９を参照して、本実施形態に係る半導体装置１０の製造方法について説明する。図１０―図１９は、本実施形態に係る半導体装置１０の製造工程の一部を模式的に示す断面図である。
次に、図１０－図１９を参照して、本実施形態に係る半導体装置１０の製造方法について説明する。図１０―図１９は、本実施形態に係る半導体装置１０の製造工程の一部を模式的に示す断面図である。
【0085】
図１０に示されるように、まず、基板４０上に複数の絶縁体層５１および犠牲層５５を交互に含む積層体５０を形成する。基板４０は、Ｚ軸方向側において平坦な面を有する板状の部材であり、例えば、シリコン基板などの半導体基板である。なお、図１０には示されていないが、基板４０上には、絶縁体層４１および半導体層４２（図４参照）が形成されてもよく、絶縁体層４１は、例えばシリコン酸化物のような絶縁性の材料により形成されてもよい。また、半導体層４２は、例えば、不純物がドープされた多結晶シリコンのような、シリコンを含む材料により形成されてもよい。積層体５０を構成する絶縁体層５１は、例えばシリコン酸化物を含む材料を用いて形成される。絶縁体層５１は、例えば、ＴＥＯＳ層であってもよい。ＴＥＯＳ層は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたシリコン酸化物層であり、例えば、ＣＶＤ法を用いて形成されてもよい。犠牲層５５は、後の置換工程において、導電体層５２に置き換えられる。犠牲層５５は、例えば、シリコン窒化物を含む材料を用いてＣＶＤ法により形成されてもよい。後の工程において犠牲層５５が導電体層５２に置換されると、絶縁体層５１は、互いに隣り合う導電体層５２、５２の間に配置されて、それらの間を電気的に絶縁する。なお、図１０では、絶縁体層５１および犠牲層５５は、それぞれ４層および３層が積層される場合を模式的に示しているが、積層体５０の積層数はこれらに限られない。例えば、絶縁体層５１および犠牲層５５（後述の犠牲層５５を除去した後に形成される、ワード線として機能する導電体層５２）は、３層以下、または５層以上が積層されてもよく、例えば１００層以上でもよい。
【0086】
次に、図１１に示されるように、積層体５０を貫通するように、積層体５０にメモリホールＭＨが形成される。メモリホールＭＨは、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）による異方性エッチングを行うことにより形成されてもよい。
【0087】
続いて、図１２に示されるように、メモリホールＭＨ内の絶縁体層５１および導電体層５２のそれぞれの内面に、カバー絶縁膜５４（第２ブロック絶縁膜５４、本実施形態において、ブロック絶縁層５４、ともいう。）が形成される。カバー絶縁膜５４は、例えばシリコン酸化物を含む材料を用いて形成されてもよい。
【0088】
次に、カバー絶縁膜５４の内面側に、電荷蓄積層６８が形成される。図１３に示されるように、まず、第１電荷蓄積層６８ａが形成される。第１電荷蓄積層６８ａは、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つの添加物元素と、Ｓｉと、Ｎと、を含むように形成される。第１電荷蓄積層６８ａは、例えば、シリコン窒化物（ＳｉＮ）の成膜中に添加物（上述のＡｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つ）を含むガスを供給することにより、形成されてもよい。例えば、ＡＬＤ（Atomic Layer Deposition）により３００℃以上かつ８００℃以下の減圧環境（２０００Ｐａ以下）でＳｉＨ２Ｃｌ２ガスとＮＨ３ガスとをプリカーサー（前駆体）として用いてＳｉＮ膜が形成され、このＡＬＤのシーケンス中に添加物のガスを供給することにより、第１電荷蓄積層６８ａが形成されてもよい。また、まずＳｉのガスを供給し、窒化した後、上記添加物を含むガスを供給することにより第１電荷蓄積層６８ａが形成されてもよい。
【0089】
例えば、添加物としてＡｌを添加する場合には、添加物を含むガスとして、ＡｌＣｌ３を含むガスが用いられてもよいし、トリメチルアルミニウム（ＴＭＡ（Trimethylaluminium）、ＣＨ３Ａｌ）を含むガスが用いられてもよい。また、例えば、添加物としてＭｏを添加する場合には、ＭｏＮｘのガスが用いられてもよく、ＭｏＮｘは、例えば、ＭｏＣｌ5、ＮＨ３、及びＺｎにより形成されてもよい。例えば、添加物としてＮｂを添加する場合には、ＮｂＯｘＮｙのガスが用いられてもよく、ＮｂＯｘＮｙは、例えば、ＮｂＣｌ5＋Ｈ２Ｏ＋ＮＨ３により形成されてもよい。例えば、添加物としてＮｂを添加する場合には、テトラキス(エチルメチルアミノ)ハフニウム（ＴＥＭＡＨ（tetrakis（ethylmethylamino）hafnium）、［（ＣＨ３）（Ｃ２Ｈ５）Ｎ］４Ｈｆ）が用いられてもよい。また、例えば、添加物としてＺｒを添加する場合には、ジルコニウムアセテート（Ｚａｃ（Zirconium Acetate）、Ｃ８Ｈ１２Ｏ８Ｚｒ）のガスが用いられてもよい。また、例えば、添加物としてＴｉを添加する場合には、テトラキス(ジメチルアミノ)チタン（ＴＤＭＡＴ（Tetrakis（dimethylamino）titanium）、Ｔｉ［Ｎ（ＣＨ３）２］４）のガスが用いられてもよい。また、例えば、添加物としてＢを添加する場合には、三塩化ホウ素（ＢＣｌ３）のガスが用いられてもよい。また、例えば、添加物としてＰを添加する場合には、リン化水素（ＰＨ３）のガスが用いられてもよい。
【0090】
次に、図１４に示すように、第１電荷蓄積層６８ａの内面側に誘電層６８ｂが形成される。誘電層６８ｂは、例えば、ＳｉＯＮ、ＳｉＯＣＮ、またはＡｌＯｘを含む。例えば、ＳｉＯＮを含む誘電層６８ｂを形成する場合には、第１電荷蓄積層６８ａを形成した後、第１電荷蓄積層６８ａの形成に用いたチャンバーから基板４０及び積層体５０等を含む製造途中の半導体装置をチャンバー外部に移し、大気開放して自然酸化させることにより誘電層６８ｂが形成されてもよい。あるいは、ＣＶＤやＡＬＤ等を用いて、熱酸化、ラジカル酸化、及び／または堆積プロセスにより、第１電荷蓄積層６８ａの表面から所定の厚さ（例えば１ｎｍ）まで酸化することにより誘電層６８ｂが形成されてもよい。
【0091】
次に、図１５に示すように、誘電層６８ｂの内面側に第２電荷蓄積層６８ｃが形成される。第２電荷蓄積層６８ｃは、第１電荷蓄積層６８ａのＳｉ濃度を第１濃度とし、第２電荷蓄積層６８ｃのＳｉ濃度を第２濃度とすると、第１濃度＜第２濃度となるように形成される。第２電荷蓄積層６８ｃは、例えば、上述の第１電荷蓄積層６８ａと同様に、ＡＬＤ法により、ＳｉＨ２Ｃｌ２ガスとＮＨ３ガスとを用いて形成されてもよい。このとき、例えば、ＳｉＨ２Ｃｌ２ガス及びＮＨ３ガスを流す時間を調節することにより、第２電荷蓄積層６８ｃのＳｉ濃度を調節することができる。例えば、ＳｉＨ２Ｃｌ２ガスを供給する時間を比較的長くし、ＮＨ３ガスを供給する時間を比較的短くすることにより、Ｓｉ濃度を比較的高くすることができる。上述のように、第２電荷蓄積層６８ｃにおいて、Ｓｉと、Ｎとの比であるＮ／Ｓｉ比が、第１電荷蓄積層６８ａのＮ／Ｓｉ比より小さく、且つ、１．１以上１．２以下となるように、Ｓｉ及びＮを含むように第２電荷蓄積層６８ｃが形成される。
【0092】
以上のように、第１電荷蓄積層６８ａと、誘電層６８ｂと、第２電荷蓄積層６８ｃとを形成することにより、電荷蓄積層６８が形成される。
【0093】
続いて、図１６に示されるように、第２電荷蓄積層６８ｃの内面側に、トンネル絶縁膜６６を形成することにより、電荷蓄積層６８及びトンネル絶縁膜６６を含む積層膜６０ｂを形成し、さらにトンネル絶縁膜６６の内面側にチャネル層６４と、コア部６２とを形成することによりボディ６０ａが形成される。トンネル層６６は、例えばシリコン酸化物を含む材料、またはシリコン酸化物およびシリコン窒化物を含む材料を用いて形成されてもよい。チャネル層６４は、例えば半導体材料を含み、例えばアモルファスシリコンを含む材料を用いて形成されてもよい。コア部６２は、例えばシリコン酸化物のような絶縁性の材料を用いて形成されてもよい。
【0094】
次に、積層体５０に不図示の溝を形成した後、この溝を利用して犠牲層５５を除去する。この溝は、例えばＲＩＥにより基板４０に達するように深さ方向（Ｚ軸方向）に形成されてもよい。犠牲層５５は、例えば、リン酸等の薬液を用いた、溝を介したウェットエッチングにより除去されてもよい。これにより、図１７に示されるように、隣り合う絶縁体層５１、５１の間に空隙Ｃが形成される。図１７に示されるように、空隙Ｃ内には絶縁体層５１のＺ軸方向の表面および第２ブロック絶縁膜５４の表面（Ｙ軸方向の表面）が露出する。第２ブロック絶縁膜５４が設けられていることにより、犠牲層５５を除去する工程において電荷蓄積層６８がエッチングされないように保護される。
【0095】
次に、絶縁体層５１のＺ軸方向の表面および第２ブロック絶縁膜５４のＹ方向の表面に、第１ブロック絶縁膜５３及びバリアメタル膜５６がこの順に形成される。これにより、図１８に示されるように、空隙Ｃ内に第１ブロック絶縁膜５３及びバリアメタル膜５６が形成される。第１ブロック絶縁膜５３は、例えば酸化アルミニウム膜を含み、酸化アルミニウム膜は、例えば熱ＣＶＤ法またはＡＬＤ法を用いて形成されてもよい。バリアメタル膜５６が形成される。バリアメタル膜５６は、例えば、窒化チタン（ＴｉＮ）を含む材料を用いてＣＶＤ法またはＡＬＤ法により形成されてもよい。
【0096】
続いて、図１９に示されるように、バリアメタル膜５６の表面（Ｚ軸方向の表面およびＹ方向の表面）に導電体層５２が形成される。導電体層５２は、例えばタングステン膜を形成することにより設けられてもよい。タングステン膜は、例えば、成膜ガスとしての六フッ化タングステン（ＷＦ６）ガスと還元ガスとしての水素（Ｈ２）ガスとを含む処理ガスを用いて、ＣＶＤ法により形成されてもよい。上述のように、こうして形成されたタングステン膜を含む導電体層５２は、ワード線として機能する。
【0097】
以上により、本実施形態の半導体装置１０が形成される。
【0098】
（付記１）
交互に積層される導電体層及び絶縁体層を含む積層体と、
前記積層体の側面に沿って設けられるブロック絶縁層と、
チャネル層と、
前記ブロック絶縁層と、前記チャネル層との間に設けられる電荷蓄積層と、
前記電荷蓄積層と、前記チャネル層との間に設けられるトンネル層と、
を備え、
前記電荷蓄積層は、
Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、
Ｓｉと、Ｎと、を含み、Ｓｉが、前記第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有され、前記第１電荷蓄積層と前記トンネル層との間に設けられる第２電荷蓄積層と、
Ｏを含み、前記第１電荷蓄積層と前記第２電荷蓄積層との間に設けられる誘電層と、
を含む、
半導体装置。
交互に積層される導電体層及び絶縁体層を含む積層体と、
前記積層体の側面に沿って設けられるブロック絶縁層と、
チャネル層と、
前記ブロック絶縁層と、前記チャネル層との間に設けられる電荷蓄積層と、
前記電荷蓄積層と、前記チャネル層との間に設けられるトンネル層と、
を備え、
前記電荷蓄積層は、
Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、
Ｓｉと、Ｎと、を含み、Ｓｉが、前記第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有され、前記第１電荷蓄積層と前記トンネル層との間に設けられる第２電荷蓄積層と、
Ｏを含み、前記第１電荷蓄積層と前記第２電荷蓄積層との間に設けられる誘電層と、
を含む、
半導体装置。
【0099】
（付記２）
前記誘電層は、ＳｉＯＮ（酸窒化ケイ素）、ＳｉＯＣＮ（酸炭窒化ケイ素）、及びＡｌＯｘ（酸化アルミニウム）のうちの少なくとも１つを含む、付記１に記載の半導体装置。
前記誘電層は、ＳｉＯＮ（酸窒化ケイ素）、ＳｉＯＣＮ（酸炭窒化ケイ素）、及びＡｌＯｘ（酸化アルミニウム）のうちの少なくとも１つを含む、付記１に記載の半導体装置。
【0100】
（付記３）
前記ブロック絶縁層と、前記第１電荷蓄積層との間に設けられ、ＡｌＯｘを含む界面ダイポール層を含む、
付記１に記載の半導体装置。
前記ブロック絶縁層と、前記第１電荷蓄積層との間に設けられ、ＡｌＯｘを含む界面ダイポール層を含む、
付記１に記載の半導体装置。
【0101】
（付記４）
前記界面ダイポール層のＡｌＯｘの添加濃度は１ｘ１０１４ａｔｏｍｓ／ｃｍ２以上１ｘ１０１５ａｔｏｍｓ／ｃｍ２以下である、
付記３に記載の半導体装置。
前記界面ダイポール層のＡｌＯｘの添加濃度は１ｘ１０１４ａｔｏｍｓ／ｃｍ２以上１ｘ１０１５ａｔｏｍｓ／ｃｍ２以下である、
付記３に記載の半導体装置。
【0102】
（付記５）
前記第１電荷蓄積層と、前記誘電層との間に設けられ、ＳｉＣＮまたはＳｉＯＣＮを含む酸化防止層を含む、
付記１に記載の半導体装置。
前記第１電荷蓄積層と、前記誘電層との間に設けられ、ＳｉＣＮまたはＳｉＯＣＮを含む酸化防止層を含む、
付記１に記載の半導体装置。
【0103】
（付記６）
前記酸化防止層は、含有するＳｉＣＮまたはＳｉＯＣＮのＣの濃度が、前記酸化防止層の前記トンネル層側より前記ブロック絶縁層側のほうが高くなるように設けられる、
付記５に記載の半導体装置。
前記酸化防止層は、含有するＳｉＣＮまたはＳｉＯＣＮのＣの濃度が、前記酸化防止層の前記トンネル層側より前記ブロック絶縁層側のほうが高くなるように設けられる、
付記５に記載の半導体装置。
【0104】
（付記７）
前記第１電荷蓄積層は、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つの酸窒化物を含む、付記１に記載の半導体装置。
前記第１電荷蓄積層は、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つの酸窒化物を含む、付記１に記載の半導体装置。
【0105】
（付記８）
前記第１電荷蓄積層は、１ｘ１０１９ａｔｏｍｓ／ｃｍ２以上５ｘ１０２０ａｔｏｍｓ／ｃｍ２以下の濃度でＡｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つを含む、
付記１に記載の半導体装置。
前記第１電荷蓄積層は、１ｘ１０１９ａｔｏｍｓ／ｃｍ２以上５ｘ１０２０ａｔｏｍｓ／ｃｍ２以下の濃度でＡｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つを含む、
付記１に記載の半導体装置。
【0106】
（付記９）
前記誘電層は、添加濃度が１ｘ１０１４ａｔｏｍｓ／ｃｍ２以上１ｘ１０１５ａｔｏｍｓ／ｃｍ２以下のＡｌＯｘを含む、
付記２に記載の半導体装置。
前記誘電層は、添加濃度が１ｘ１０１４ａｔｏｍｓ／ｃｍ２以上１ｘ１０１５ａｔｏｍｓ／ｃｍ２以下のＡｌＯｘを含む、
付記２に記載の半導体装置。
【0107】
（付記１０）
前記第１電荷蓄積層と、前記誘電層との間に設けられ、ＳｉＣＮまたはＳｉＯＣＮを含む酸化防止層を含み、
前記誘電層は、ＡｌＯｘを含む、
付記３に記載の半導体装置。
前記第１電荷蓄積層と、前記誘電層との間に設けられ、ＳｉＣＮまたはＳｉＯＣＮを含む酸化防止層を含み、
前記誘電層は、ＡｌＯｘを含む、
付記３に記載の半導体装置。
【0108】
（付記１１）
前記第２電荷蓄積層は、Ｎ／Ｓｉ比が１．１以上１．２以下である、
付記１に記載の半導体装置。
前記第２電荷蓄積層は、Ｎ／Ｓｉ比が１．１以上１．２以下である、
付記１に記載の半導体装置。
【0109】
（付記１２）
交互に積層される導電体層及び絶縁体層を含む積層体と、
前記積層体の側面に沿って設けられるブロック絶縁層と、
チャネル層と、
前記ブロック絶縁層と、前記チャネル層との間に設けられる電荷蓄積層と、
前記電荷蓄積層と、前記チャネル層との間に設けられるトンネル層と、
を備え、
前記電荷蓄積層は、
１ｘ１０１９ａｔｏｍｓ／ｃｍ２以上５ｘ１０２０ａｔｏｍｓ／ｃｍ２以下の濃度でＡｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、
Ｓｉと、Ｎと、をＮ／Ｓｉ比が前記第１電荷蓄積層のＮ／Ｓｉ比より小さく、且つ、１．１以上１．２以下となるように含み、前記第１電荷蓄積層と前記トンネル層との間に設けられる第２電荷蓄積層と、
Ｏを含み、前記第１電荷蓄積層と前記第２電荷蓄積層との間に設けられる誘電層と、
を含む、
半導体装置。
交互に積層される導電体層及び絶縁体層を含む積層体と、
前記積層体の側面に沿って設けられるブロック絶縁層と、
チャネル層と、
前記ブロック絶縁層と、前記チャネル層との間に設けられる電荷蓄積層と、
前記電荷蓄積層と、前記チャネル層との間に設けられるトンネル層と、
を備え、
前記電荷蓄積層は、
１ｘ１０１９ａｔｏｍｓ／ｃｍ２以上５ｘ１０２０ａｔｏｍｓ／ｃｍ２以下の濃度でＡｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、
Ｓｉと、Ｎと、をＮ／Ｓｉ比が前記第１電荷蓄積層のＮ／Ｓｉ比より小さく、且つ、１．１以上１．２以下となるように含み、前記第１電荷蓄積層と前記トンネル層との間に設けられる第２電荷蓄積層と、
Ｏを含み、前記第１電荷蓄積層と前記第２電荷蓄積層との間に設けられる誘電層と、
を含む、
半導体装置。
【0110】
（付記１３）
ブロック絶縁層を形成し、
前記ブロック絶縁層が延伸する方向に沿って、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層を形成し、
前記第１電荷蓄積層に沿って、Ｏを含む誘電層を形成し、
前記誘電層に沿って、Ｓｉと、Ｎと、を含み、Ｓｉが、前記第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有される第２電荷蓄積層を形成する、
半導体装置の製造方法。
ブロック絶縁層を形成し、
前記ブロック絶縁層が延伸する方向に沿って、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層を形成し、
前記第１電荷蓄積層に沿って、Ｏを含む誘電層を形成し、
前記誘電層に沿って、Ｓｉと、Ｎと、を含み、Ｓｉが、前記第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有される第２電荷蓄積層を形成する、
半導体装置の製造方法。
【0111】
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
【符号の説明】
【0112】
１ メモリコントローラ
１０ 半導体装置（半導体記憶装置）
１２ プロセッサ
１３ ホストインターフェイス
１４ ＥＣＣ回路
１５ メモリインターフェイス
１６ 内部バス
２１ メモリセルアレイ
２２ 入出力回路
２３ ロジック制御回路
２４ レジスタ
２５ シーケンサ
２６ 電圧生成回路
２７ ロウデコーダ
２８ センスアンプ
３０ 入出力用パッド群
３１ ロジック制御用パッド群
３２ 電源入力用端子群
４０ 基板（半導体基板）
５１ 絶縁体層
５２ 導電体層
５３ 第１ブロック絶縁膜
５４ カバー絶縁膜（ブロック絶縁層）
５５ 犠牲層
５６ バリアメタル膜
６０ メモリピラー
６０ａ ボディ
６０ｂ 積層膜
６２ コア部
６３ 界面ダイポール層
６４ 半導体部（チャネル層）
６５ 酸化防止層
６６ トンネル層（トンネル絶縁膜）
６８ 電荷蓄積層
６８ａ 第１電荷蓄積層
６８ｂ 誘電層
６８ｃ 第２電荷蓄積層
２００ 半導体装置
１０ 半導体装置（半導体記憶装置）
１２ プロセッサ
１３ ホストインターフェイス
１４ ＥＣＣ回路
１５ メモリインターフェイス
１６ 内部バス
２１ メモリセルアレイ
２２ 入出力回路
２３ ロジック制御回路
２４ レジスタ
２５ シーケンサ
２６ 電圧生成回路
２７ ロウデコーダ
２８ センスアンプ
３０ 入出力用パッド群
３１ ロジック制御用パッド群
３２ 電源入力用端子群
４０ 基板（半導体基板）
５１ 絶縁体層
５２ 導電体層
５３ 第１ブロック絶縁膜
５４ カバー絶縁膜（ブロック絶縁層）
５５ 犠牲層
５６ バリアメタル膜
６０ メモリピラー
６０ａ ボディ
６０ｂ 積層膜
６２ コア部
６３ 界面ダイポール層
６４ 半導体部（チャネル層）
６５ 酸化防止層
６６ トンネル層（トンネル絶縁膜）
６８ 電荷蓄積層
６８ａ 第１電荷蓄積層
６８ｂ 誘電層
６８ｃ 第２電荷蓄積層
２００ 半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】