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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135043
(43)【公開日】2024-10-04
(54)【発明の名称】メモリシステム及びリード方法
(51)【国際特許分類】
G06F 12/00 20060101AFI20240927BHJP
G11C 16/08 20060101ALI20240927BHJP
G11C 16/26 20060101ALI20240927BHJP
G11C 16/04 20060101ALI20240927BHJP
G06F 11/14 20060101ALI20240927BHJP
【ＦＩ】
G06F12/00 560A
G11C16/08 120
G11C16/26 100
G11C16/04 170
G06F12/00 597U
G06F11/14 610
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023045538
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】島田 克行
(72)【発明者】
【氏名】小松 裕樹
(72)【発明者】
【氏名】牛島 康之
【テーマコード（参考）】
5B160
5B225
【Ｆターム（参考）】
5B160CB00
5B160NA01
5B225BA01
5B225BA19
5B225DA10
5B225EA05
5B225FA01
(57)【要約】
【課題】リード性能を向上することができるメモリシステム及びリード方法を提供すること。
【解決手段】実施形態に係るメモリシステムは、複数ビットのデータを記憶するように構成されたメモリセルを備える不揮発性メモリと、コントローラを具備する。データをリードするための第１数の読み出し電圧の初期値が決められている。コントローラは、第１数より多い第２数の電圧を不揮発性メモリに順次印加してオン又はオフとなるメモリセルの数である第２数のビットカウントを順次求め、第２数のビットカウントの夫々について隣接するビットカウントに対する差である第２数の差分ビットカウントを求め、第２数の差分ビットカウントの中から第１数の読み出し電圧の中の第１読み出し電圧の初期値に対応する差分ビットカウントを含む第２数より少ない第３数の差分ビットカウントを求め、第３数の差分ビットカウントに基づいて第１数の読み出し電圧の最適値を推定する。
【選択図】図９
【解決手段】実施形態に係るメモリシステムは、複数ビットのデータを記憶するように構成されたメモリセルを備える不揮発性メモリと、コントローラを具備する。データをリードするための第１数の読み出し電圧の初期値が決められている。コントローラは、第１数より多い第２数の電圧を不揮発性メモリに順次印加してオン又はオフとなるメモリセルの数である第２数のビットカウントを順次求め、第２数のビットカウントの夫々について隣接するビットカウントに対する差である第２数の差分ビットカウントを求め、第２数の差分ビットカウントの中から第１数の読み出し電圧の中の第１読み出し電圧の初期値に対応する差分ビットカウントを含む第２数より少ない第３数の差分ビットカウントを求め、第３数の差分ビットカウントに基づいて第１数の読み出し電圧の最適値を推定する。
【選択図】図９
【特許請求の範囲】
【請求項1】
夫々が複数ビットのデータを記憶するように構成された複数のメモリセルを備える不揮発性メモリと、
前記不揮発性メモリに電気的に接続されるコントローラと、を具備し、
前記データをリードするための第１数の読み出し電圧の初期値が決められており、
前記コントローラは、
前記第１数より多い第２数の電圧を前記不揮発性メモリに順次印加し、オン又はオフとなるメモリセルの数である第２数のビットカウントを順次求め、
前記第２数のビットカウントの夫々について隣接するビットカウントに対する差である前記第２数の差分ビットカウントを求め、
前記第２数の差分ビットカウントの中から前記第１数の読み出し電圧の中の第１読み出し電圧の初期値に対応する差分ビットカウントを含む前記第２数より少ない第３数の差分ビットカウントを求め、
前記第３数の差分ビットカウントに基づいて前記第１数の読み出し電圧の最適値を推定する、メモリシステム。
前記不揮発性メモリに電気的に接続されるコントローラと、を具備し、
前記データをリードするための第１数の読み出し電圧の初期値が決められており、
前記コントローラは、
前記第１数より多い第２数の電圧を前記不揮発性メモリに順次印加し、オン又はオフとなるメモリセルの数である第２数のビットカウントを順次求め、
前記第２数のビットカウントの夫々について隣接するビットカウントに対する差である前記第２数の差分ビットカウントを求め、
前記第２数の差分ビットカウントの中から前記第１数の読み出し電圧の中の第１読み出し電圧の初期値に対応する差分ビットカウントを含む前記第２数より少ない第３数の差分ビットカウントを求め、
前記第３数の差分ビットカウントに基づいて前記第１数の読み出し電圧の最適値を推定する、メモリシステム。
【請求項2】
前記コントローラは、前記第２数の差分ビットカウントを求めた後、隣接する差分ビットカウント間に新たな差分ビットカウントを補間する、請求項１記載のメモリシステム。
【請求項3】
前記コントローラは、前記第２数のビットカウントを求めた後、隣接するビットカウント間に新たなビットカウントを補間する、請求項１記載のメモリシステム。
【請求項4】
前記コントローラは、前記第２数の差分ビットカウントの複数の極大値を検出し、前記第１読み出し電圧の初期値より低電圧側で最も高い電圧に対応する極大値と前記第１読み出し電圧の初期値より高電圧側で最も低い電圧に対応する極大値との間の複数の差分ビットカウントを前記第３数の差分ビットカウントとして求める、請求項１記載のメモリシステム。
【請求項5】
前記コントローラは、前記第２数の差分ビットカウントを入力し、前記第３数の差分ビットカウントを出力する推定部を具備し、
前記推定部は、ニューラルネットワークにおける行列演算回路を具備する、請求項１記載のメモリシステム。
前記推定部は、ニューラルネットワークにおける行列演算回路を具備する、請求項１記載のメモリシステム。
【請求項6】
前記コントローラは、総ビットカウントに対する前記ビットカウントの比に基づいて前記第１数の読み出し電圧に夫々対応する前記第１数のビットカウントを求め、
前記第１数のビットカウントの中の第１ビットカウントと、前記第１ビットカウントより高い電圧側の第１所定数の差分ビットカウントと、前記第１ビットカウントより低い電圧側の第２所定数の差分ビットカウントを前記第３数の差分ビットカウントとして求める、請求項１記載のメモリシステム。
前記第１数のビットカウントの中の第１ビットカウントと、前記第１ビットカウントより高い電圧側の第１所定数の差分ビットカウントと、前記第１ビットカウントより低い電圧側の第２所定数の差分ビットカウントを前記第３数の差分ビットカウントとして求める、請求項１記載のメモリシステム。
【請求項7】
前記コントローラは、前記第３数の差分ビットカウント及び前記不揮発性メモリの固有情報に基づいて前記第１数の読み出し電圧の最適値を推定する、請求項１記載のメモリシステム。
【請求項8】
前記コントローラは、
前記第１数の読み出し電圧の最適値を、推定精度の高い順に順次推定し、
前記第３数の差分ビットカウントに基づいて第１読み出し電圧の第１最適値を推定し、
前記第３数の差分ビットカウントと前記第１最適値に基づいて、又は前記第３数より１つ少ない数の差分ビットカウントと前記第１最適値に基づいて、第２読み出し電圧の第２最適値を推定する、請求項１記載のメモリシステム。
前記第１数の読み出し電圧の最適値を、推定精度の高い順に順次推定し、
前記第３数の差分ビットカウントに基づいて第１読み出し電圧の第１最適値を推定し、
前記第３数の差分ビットカウントと前記第１最適値に基づいて、又は前記第３数より１つ少ない数の差分ビットカウントと前記第１最適値に基づいて、第２読み出し電圧の第２最適値を推定する、請求項１記載のメモリシステム。
【請求項9】
前記コントローラは、
前記第１数の読み出し電圧の最適値を、推定精度の高い順に順次推定し、
前記第３数の差分ビットカウントに基づいて第１読み出し電圧の第１最適値を推定し、
前記第３数の差分ビットカウントと前記第１最適値に基づいて第２読み出し電圧の第２最適値を推定し、
前記第３数の差分ビットカウントと前記第２最適値に基づいて第３読み出し電圧の第２最適値を推定する、請求項１記載のメモリシステム。
前記第１数の読み出し電圧の最適値を、推定精度の高い順に順次推定し、
前記第３数の差分ビットカウントに基づいて第１読み出し電圧の第１最適値を推定し、
前記第３数の差分ビットカウントと前記第１最適値に基づいて第２読み出し電圧の第２最適値を推定し、
前記第３数の差分ビットカウントと前記第２最適値に基づいて第３読み出し電圧の第２最適値を推定する、請求項１記載のメモリシステム。
【請求項10】
夫々が複数ビットのデータを記憶するように構成された複数のメモリセルを備える不揮発性メモリを具備し、
前記データをリードするための第１数の読み出し電圧の初期値が決められているメモリシステムのリード方法であって、
前記第１数より多い第２数の電圧を前記不揮発性メモリに順次印加し、オン又はオフとなるメモリセルの数である第２数のビットカウントを順次求め、
前記第２数のビットカウントの夫々について隣接するビットカウントに対する差である前記第２数の差分ビットカウントを求め、
前記第２数の差分ビットカウントの中から前記第１数の読み出し電圧の中の第１読み出し電圧の初期値に対応する差分ビットカウントを含む前記第２数より少ない第３数の差分ビットカウントを求め、
前記第３数の差分ビットカウントに基づいて前記第１数の読み出し電圧の最適値を推定する、リード方法。
前記データをリードするための第１数の読み出し電圧の初期値が決められているメモリシステムのリード方法であって、
前記第１数より多い第２数の電圧を前記不揮発性メモリに順次印加し、オン又はオフとなるメモリセルの数である第２数のビットカウントを順次求め、
前記第２数のビットカウントの夫々について隣接するビットカウントに対する差である前記第２数の差分ビットカウントを求め、
前記第２数の差分ビットカウントの中から前記第１数の読み出し電圧の中の第１読み出し電圧の初期値に対応する差分ビットカウントを含む前記第２数より少ない第３数の差分ビットカウントを求め、
前記第３数の差分ビットカウントに基づいて前記第１数の読み出し電圧の最適値を推定する、リード方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステム及びリード方法に関する。
【背景技術】
【0002】
メモリシステムは、複数のメモリセルを有するメモリデバイスを備える。メモリデバイスからのデータのリードの際、読み出し対象のメモリセルに接続されたワード線に読み出し電圧が印加される。読み出し電圧が適正ではない場合、リードしたデータの誤りが多くなる。この場合、エラー訂正やリトライリードを実行するためレイテンシが増加し、リード性能が低下する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１４４９５８号公報
【特許文献2】特開２０２１－４４０３４号公報
【特許文献3】特開２０１４－１５４１６９号公報
【特許文献4】米国特許第９０６９６５９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の目的は、リード性能を向上することができるメモリシステム及びリード方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係るメモリシステムは、夫々が複数ビットのデータを記憶するように構成された複数のメモリセルを備える不揮発性メモリと、前記不揮発性メモリに電気的に接続されるコントローラと、を具備する。前記データをリードするための第１数の読み出し電圧の初期値が決められている。前記コントローラは、前記第１数より多い第２数の電圧を前記不揮発性メモリに順次印加してオン又はオフとなるメモリセルの数である第２数のビットカウントを順次求め、前記第２数のビットカウントの夫々について隣接するビットカウントに対する差である前記第２数の差分ビットカウントを求め、前記第２数の差分ビットカウントの中から前記第１数の読み出し電圧の中の第１読み出し電圧の初期値に対応する差分ビットカウントを含む前記第２数より少ない第３数の差分ビットカウントを求め、前記第３数の差分ビットカウントに基づいて前記第１数の読み出し電圧の最適値を推定する。
【図面の簡単な説明】
【0006】
【図1】実施形態に係るメモリシステムを含む情報処理システムの一例を説明するためのブロック図。
【図2】実施形態に係るメモリシステムに含まれるメモリチップの一例を説明するためのブロック図。
【図3】実施形態に係るメモリチップのメモリセルアレイの一例を説明するための回路図。
【図4】実施形態に係る多値化メモリセルの閾値分布の一例を説明するための図。
【図5】実施形態に係る読み出し電圧情報の一例を説明するための図。
【図6】実施形態に係る読み出し電圧情報の中の既定値テーブルの一例を説明するための図。
【図7】実施形態に係る読み出し電圧情報の中の最適値テーブルの一例を説明するための図。
【図8】実施形態に係る最適電圧推定モジュールの構成の一例を説明するための図である。
【図9】実施形態に係る最適電圧推定モジュールの処理の一例を説明するためのフローチャートである。
【図10】実施形態に係るリファレンスリードの一例を説明するための図である。
【図11】実施形態に係るビットカウント列の第１例を説明するための図である。
【図12】実施形態に係る差分ビットカウント列の一例を説明するための図である。
【図13】実施形態に係る差分ビットカウント列の絞り込みの一例を説明するための図である。
【図14】実施形態に係る絞り込み差分ビットカウント列の一例を説明するための図である。
【図15】実施形態に係る推定器が推定した最適値を説明するための図である。
【図16】実施形態に係る差分ビットカウント列の第２例を説明するための図である。
【図17】実施形態に係る差分ビットカウント列の第３例を説明するための図である。
【図18】絞り込み差分ビットカウント列の例を説明するための図である。
【図19】第２実施形態に係る最適電圧推定の一例を説明するためのフローチャートである。
【図20】第２実施形態に係る最適電圧推定の第１応用例説明するための図である。
【図21】第２実施形態に係る最適電圧推定の第２応用例説明するための図である。
【図22】第２実施形態に係る最適電圧推定の第３応用例説明するための図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して、実施形態を説明する。以下の説明は、実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、以下に説明する構成要素の構造、形状、配置、材質等に限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各要素のサイズ、厚み、平面寸法又は形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、互いの寸法の関係や比率が異なる要素が含まれることもある。複数の図面において、対応する要素には同じ参照数字を付して重複する説明を省略する場合もある。いくつかの要素に複数の呼称を付す場合があるが、これら呼称の例はあくまで例示であり、これらの要素に他の呼称を付すことを否定するものではない。また、複数の呼称が付されていない要素についても、他の呼称を付すことを否定するものではない。なお、以下の説明において、「接続」は直接接続のみならず、他の要素を介した接続を含む場合もある。
【0008】
実施形態の説明の前に用語の定義を説明する。
【0009】
（データリード）
メモリに書き込まれたデータを読み出すこと（リード）である。メモリの１つの読み出し単位に対して行うリードである。メモリの１つの読み出し単位の例は、複数の多値化メモリセルの行（ｒｏｗ）である。
メモリに書き込まれたデータを読み出すこと（リード）である。メモリの１つの読み出し単位に対して行うリードである。メモリの１つの読み出し単位の例は、複数の多値化メモリセルの行（ｒｏｗ）である。
【0010】
（リファレンスリード）
多値化メモリセルの閾値分布の情報を得るために複数の異なる電圧をメモリの１つの読み出し単位に印加し、それぞれに対するビットカウントを得る処理である。複数の異なる電圧の代わりに、１つの電圧を印加してもよい。その場合、先頭に０を付加することにより、長さ１のビットカウント列及び差分ビットカウント列が得られる。リファレンスリードは、リードの中で閾値電圧推定の前処理として実施されるリードである。
多値化メモリセルの閾値分布の情報を得るために複数の異なる電圧をメモリの１つの読み出し単位に印加し、それぞれに対するビットカウントを得る処理である。複数の異なる電圧の代わりに、１つの電圧を印加してもよい。その場合、先頭に０を付加することにより、長さ１のビットカウント列及び差分ビットカウント列が得られる。リファレンスリードは、リードの中で閾値電圧推定の前処理として実施されるリードである。
【0011】
（ビットカウント）
ある読み出し電圧を用いて１つの読み出し単位にリードを行ったときに、オンになるメモリセル数をカウントしたものである。実装によっては、オフになるメモリセル数をカウントしたものでもよい。
ある読み出し電圧を用いて１つの読み出し単位にリードを行ったときに、オンになるメモリセル数をカウントしたものである。実装によっては、オフになるメモリセル数をカウントしたものでもよい。
【0012】
（差分ビットカウント）
複数の異なる電圧に対するビットカウントの集合であるビットカウント列において、隣接する２つのビットカウントの差分である。
複数の異なる電圧に対するビットカウントの集合であるビットカウント列において、隣接する２つのビットカウントの差分である。
【0013】
（誤りビットカウント）
データリードの際、閾値分布の乱れなどにより誤った値として読み出されたビットカウントである。閾値分布の乱れは、データ書き込み後に多値化メモリセルに蓄えられる電荷量が変動することにより生じる。本来オンになるべきであったのにオフとして検出されたセル数と、本来オフになるべきであったのにオンとして検出されたセル数の合計である。誤りビットカウントが大きくなると、正しいデータを復号できなくなることがある。
データリードの際、閾値分布の乱れなどにより誤った値として読み出されたビットカウントである。閾値分布の乱れは、データ書き込み後に多値化メモリセルに蓄えられる電荷量が変動することにより生じる。本来オンになるべきであったのにオフとして検出されたセル数と、本来オフになるべきであったのにオンとして検出されたセル数の合計である。誤りビットカウントが大きくなると、正しいデータを復号できなくなることがある。
【0014】
（最適読み出し電圧）
データリードの際に、誤りビットカウントを最も小さくする読み出し電圧である。単に、最適値と称されることもある。
データリードの際に、誤りビットカウントを最も小さくする読み出し電圧である。単に、最適値と称されることもある。
【0015】
（レベル）
多値化メモリセルの状態のことである。１つのメモリセルが３ビットのデータを記憶する多値メモリでは、メモリセルは８個の状態を取り得るので、８個のレベルが存在する。
多値化メモリセルの状態のことである。１つのメモリセルが３ビットのデータを記憶する多値メモリでは、メモリセルは８個の状態を取り得るので、８個のレベルが存在する。
【0016】
（ステート）
多値化メモリセルのレベルを特定する閾値電圧である。１つのメモリセルが３ビットのデータを記憶する多値メモリでは、８個のレベルを特定する８個のステートが存在する。
多値化メモリセルのレベルを特定する閾値電圧である。１つのメモリセルが３ビットのデータを記憶する多値メモリでは、８個のレベルを特定する８個のステートが存在する。
【0017】
（第１実施形態）
図１は、第１実施形態に係るメモリシステムを含む情報処理システム１０の一例を説明するためのブロック図である。情報処理システム１０は、ホスト装置１４とメモリシステム１２を有する。メモリシステム１２は、ホスト装置１４にケーブル、コネクタ、ソケット又はネットワークを介して接続される。メモリシステム１２は、ホスト装置１４が備えるプリント配線基板に、例えば半田ボールを介して実装されてもよい。
図１は、第１実施形態に係るメモリシステムを含む情報処理システム１０の一例を説明するためのブロック図である。情報処理システム１０は、ホスト装置１４とメモリシステム１２を有する。メモリシステム１２は、ホスト装置１４にケーブル、コネクタ、ソケット又はネットワークを介して接続される。メモリシステム１２は、ホスト装置１４が備えるプリント配線基板に、例えば半田ボールを介して実装されてもよい。
【0018】
ホスト装置１４は、メモリシステム１２を制御するように構成された情報処理装置である。ホスト装置１４は、例えば、サーバ装置、パーソナルコンピュータ、車載装置、又はモバイル型の情報処理装置などである。ホスト装置１４は、メモリシステム１２に対するアクセス要求を発行することができる。アクセス要求は、読み出し要求（リード要求とも称される）及び書き込み要求（ライト要求とも称される）を含む。本明細書では、読み出しはリードとも称され、書き込みはライトとも称される。
【0019】
メモリシステム１２は、メモリコントローラ２０と、ＮＡＮＤ型フラッシュメモリ（以下，ＮＡＮＤメモリと称される）４０とを備える。メモリシステム１２は、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）又はＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）デバイスである。ＮＡＮＤメモリ４０は不揮発性メモリの一例である。ＮＡＮＤメモリ４０の代わりに、他の不揮発性メモリが用いられてもよい。不揮発性メモリの他の例は、ＮＯＲ型フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。
【0020】
メモリコントローラ２０は、ホスト装置インターフェースコントローラ（ホストＩ／Ｆコントローラ）２２、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２４、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２６、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２８、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）回路３０、ＮＡＮＤコントローラ３２、及び推定器３８を含む。ホスト装置Ｉ／Ｆコントローラ２２、ＲＡＭ２４、ＲＯＭ２６、ＣＰＵ２８、ＥＣＣ回路３０、ＮＡＮＤコントローラ３２、及び推定器３８は、バス３４に接続される。メモリコントローラ２０は、上記の構成要素が１個のチップに纏められたＳｙｓｔｅｍ ｏｎ ａＣｈｉｐ（ＳｏＣ）で構成されてもよい。これらの構成要素の一部は、メモリコントローラ２０の外部に設けられてもよい。
【0021】
ホストＩ／Ｆコントローラ２２は、ＣＰＵ２８による制御の下で、ホスト装置１４とメモリシステム１２との間の通信インターフェースの制御、及びホスト装置１４とＲＡＭ２４との間のデータ転送の制御を実行する。ホスト装置１４とメモリシステム１２との間の通信インターフェースの例は、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＡＴＡ（ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）（ＴＭ）、Ｅｔｈｅｒｎｅｔ（ＴＭ）、Ｆｉｂｒｅ ｃｈａｎｎｅｌ、ＮＶＭｅ（ＮＶＭ Ｅｘｐｒｅｓｓ）（ＴＭ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）（ＴＭ）、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）（ＴＭ）である。
【0022】
ＲＡＭ２４の例は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などであるが、これらに限定されない。
【0023】
ＲＡＭ２４は、ホスト装置１４とＮＡＮＤメモリ４０との間のデータ転送のためのバッファとして機能する。ＲＡＭ２４は、ＣＰＵ２８にワークエリアを提供する。ＲＡＭ２４には、メモリシステム１２の動作時に、ＲＯＭ２６に記憶されているファームウェア（プログラム）がロードされる。
【0024】
本実施形態では、メモリシステム１２の動作時に、読み出し電圧情報３６ｂがＮＡＮＤメモリ４０から読み出され、読み出し電圧情報３６ａとしてＲＡＭ２４に記憶される。読み出し電圧情報３６ａは、ＮＡＮＤメモリ４０に対するリードにおける読み出し電圧に関する。読み出し電圧情報３６ａは、メモリシステム１２の電源がオフする際、ＮＡＮＤメモリ４０に読み出し電圧情報３６ｂとして記憶され、不揮発化される。読み出し電圧情報３６ａについての詳細は後述する。
【0025】
ＣＰＵ２８は、ハードウェアプロセッサの一例である。ＣＰＵ２８は、ＲＡＭ２４にロードされたファームウェアを実行することで、メモリコントローラ２０を制御する。ＣＰＵ２８は、以下に説明するデータのライト、リード、及び消去などの動作を制御する。さらに、ＣＰＵ２８は、ファームウェアの実行により実装される最適電圧推定モジュール２８ａを備える。なお、動作毎に複数のＣＰＵ２８が設けられてもよい。
【0026】
ＥＣＣ回路３０は、ＮＡＮＤメモリ４０へのライト対象データ（書き込みデータ、又はライトデータとも称される）に対してエラー訂正のための符号化を行う。ＥＣＣ回路３０は、ＮＡＮＤメモリ４０から読み出されたデータ（読み出しデータ、又はリードデータとも称される）に含まれるエラーを検出する。ＥＣＣ回路３０は、ＮＡＮＤメモリ４０から読み出されたデータにエラーが含まれる場合、ライト時に付与したエラー訂正符号に基づき、リードデータに対してエラー訂正を実行する。
【0027】
ＮＡＮＤコントローラ３２は、ＣＰＵ２８の制御の下で、ＲＡＭ２４とＮＡＮＤメモリ４０との間のデータ転送の制御を実行する。ＮＡＮＤコントローラ３２とＮＡＮＤメモリ４０との間のデータ転送で使用される規格の例は、Ｔｏｇｇｌｅ ＤＤＲ又はＯＮＦＩ（Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ）である。
【0028】
メモリコントローラ２０とＮＡＮＤメモリ４０とは、複数、例えば２個のチャネルＣｈ０、Ｃｈ１で接続される。チャネルの数は、複数に限らず、１個でもよい。さらに、複数の場合、チャンネルの数は３個以上でもよい。ＮＡＮＤコントローラ３２は、チャネルＣｈ０、Ｃｈ１を介したデータ転送を制御する。
【0029】
ＮＡＮＤメモリ４０は、複数、例えば４つのメモリチップ４２ａ、４２ｂ、４２ｃ、４２ｄを有する。チャネルＣｈ０には、２つのメモリチップ４２ａ、４２ｂが接続される。チャネルＣｈ１には、２つのメモリチップ４２ｃ、４２ｄが接続される。各チャネルに、３つ以上のメモリチップが接続されてもよい。
【0030】
最適電圧推定モジュール２８ａは、メモリシステム１２の動作時に、ＮＡＮＤメモリ４０からデータを読み出す際に用いられる読み出し電圧の最適値を推定し、推定した最適値に基づき読み出し電圧情報３６ａを更新する。
【0031】
推定器３８は、最適電圧推定モジュール２８ａによる最適値の推定を高速化するために使われるハードウェアモジュールである。推定器３８の例は、ディープ学習ニューラルネットワーク（ＤＮＮ）における行列演算を実行する演算回路である。ＤＮＮのパラメータは、ＲＯＭ２６に格納されてもよい。しかし、メモリコントローラ２０は推定器３８を備えることなく、ＣＰＵ２８においてファームウェアの実行により実装される推定モジュールを備えてもよいし、最適電圧推定モジュール２８ａが推定器３８の機能を備えてもよい。
【0032】
図２は、メモリチップ４２ａの一例を説明するためのブロック図である。他のメモリチップ４２ｂ、４２ｃ、４２ｄも同様に構成される。
【0033】
メモリチップ４２ａは、入出力信号処理回路（Ｉ／Ｏ信号処理回路）１１０、制御信号処理回路１１１、チップ制御回路１１２、コマンドレジスタ１１３、アドレスレジスタ１１４、レディー／ビジー（ＲＹ／ＢＹ）生成回路１２０、メモリセルアレイ１１８、カラムデコーダ１１５、データレジスタ１１６、センスアンプ１１７、及びロウデコーダ１１９を有する。
【0034】
メモリチップ４２ａとＮＡＮＤコントローラ３２とを接続するチャネルＣｈ０は、入出力（Ｉ／Ｏ）信号線、制御信号線、レディー／ビジー（ＲＹ／ＢＹ）信号線を含む。Ｉ／Ｏ信号線は、Ｉ／Ｏ信号処理回路１１０に接続される。Ｉ／Ｏ信号線は、データ、アドレス、各種指示、及び各種応答を伝送する。メモリコントローラ２０は、Ｉ／Ｏ信号線を介して、読み出し指示（リード指示とも称される）、書き込み指示（ライト指示とも称される）、及び消去指示をメモリチップ４２ａに送信する。
【0035】
制御信号線は、チップイネーブル（ＣＥ）信号線、コマンドラッチイネーブル（ＣＬＥ）信号線、アドレスラッチイネーブル（ＡＬＥ）信号線、ライトイネーブル（ＷＥ）信号線、リードイネーブル（ＲＥ）信号線などを含む。制御信号線は、制御信号処理回路１１１に接続される。ＣＥ信号線は、対象のメモリチップが選択中か否かを示す信号を伝送する。ＣＬＥ信号線は、Ｉ／Ｏ信号線を用いて送られる信号がコマンドであるか否かを示す信号を転送する。ＡＬＥ信号線は、Ｉ／Ｏ信号線を用いて送られる信号がアドレスであるか否かを示す信号を転送する。ＷＥ信号線は、Ｉ／Ｏ信号線の信号をメモリチップ４２ａに取り込ませるための信号を伝送する。ＲＥ信号線は、メモリチップ４２ａからの信号をＩ／Ｏ信号線に出力させるための信号を伝送する。
【0036】
ＲＹ／ＢＹ信号線は、ＲＹ／ＢＹ生成回路１２０に接続される。ＲＹ／ＢＹ信号線は、ＮＡＮＤメモリ４０が動作中か否かを示す信号を伝送する。ＲＹ／ＢＹ信号線を伝送する信号は、例えば、論理値Ｈレベルで非動作中に対応したレディー状態（ＲＹ）を示し、論理値Ｌレベルで動作中に対応したビジー状態（ＢＹ）を示す。
【0037】
Ｉ／Ｏ信号処理回路１１０は、メモリチップ４２ａとＮＡＮＤコントローラ３２との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路１１０がラッチしたコマンドは、コマンドレジスタ１１３に振り分けられて格納される。Ｉ／Ｏ信号処理回路１１０がラッチしたアクセス先を指定するアドレスは、アドレスレジスタ１１４に振り分けられて格納される。Ｉ／Ｏ信号処理回路１１０がラッチしたデータは、データレジスタ１１６に振り分けられて格納される。Ｉ／Ｏ信号処理回路１１０は、データレジスタ１１６からデータを受け付ける。
【0038】
アドレスレジスタ１１４に格納されたアドレスは、チップ番号、ロウアドレス、及びカラムアドレスを含む。チップ番号は、メモリチップ４２ａを特定するための識別情報である。チップ番号、ロウアドレス、及びカラムアドレスは、チップ制御回路１１２、ロウデコーダ１１９、及びカラムデコーダ１１５に読み出される。
【0039】
制御信号処理回路１１１は、制御信号を受け付け、受け付けた制御信号に基づいて、Ｉ／Ｏ信号処理回路１１０が受け付けたＩ／Ｏ信号の格納先のレジスタの振り分けを実行する。また、制御信号処理回路１１１は、受け付けた制御信号をチップ制御回路１１２に転送する。
【0040】
チップ制御回路１１２は、制御信号処理回路１１１を介して受信する各種制御信号に基づいて状態遷移する回路である。チップ制御回路１１２は、メモリチップ４２ａの動作を制御する。ＲＹ／ＢＹ生成回路１２０は、チップ制御回路１１２による制御の下でＲＹ／ＢＹ信号線を伝送する信号の状態をレディー状態（ＲＹ）とビジー状態（ＢＹ）との間で遷移させる。
【0041】
センスアンプ１１７は、リードにおいて、メモリセルアレイ１１８に含まれるメモリセルＭＴ（図３参照）の状態をセンスし、センスした状態に基づいてリードデータを生成する。センスアンプ１１７は、生成したリードデータをデータレジスタ１１６に格納する。データレジスタ１１６に格納されたリードデータは、データ線を通じてＩ／Ｏ信号処理回路１１０に送られ、Ｉ／Ｏ信号処理回路１１０からメモリコントローラ２０へ転送される。
【0042】
メモリセルアレイ１１８は、データを記憶する複数のメモリセルＭＴを有する。メモリセルアレイ１１８は、複数の物理ブロックＢＬＫ（図３参照）を有する。各物理ブロックＢＬＫは、複数のメモリセルＭＴを含むメモリセルグループである。物理ブロックＢＬＫは、データ消去の最小単位である。すなわち、１個の物理ブロックＢＬＫに記憶されている全てのデータは、一括して消去される。以下では、物理ブロックは単にブロックと称される。
【0043】
図３は、メモリセルアレイ１１８の一例を説明するための回路図である。メモリセルアレイ１１８は、複数のブロックＢＬＫ０、ＢＬＫ１、…を有する。メモリセルアレイ１１８は、数百から数千のブロックＢＬＫを有する。メモリセルアレイ１１８は、例えば、複数のメモリセルＭＴが立体状に配置されたいわゆる三次元構造のＮＡＮＤメモリである。ＮＡＮＤメモリの構造は、三次元構造に限らない。メモリセルアレイ１１８は、複数のメモリセルＭＴが平面に配置されたいわゆる二次元構造のＮＡＮＤメモリであってもよい。
【0044】
図３に示すように、ｍ本のビット線ＢＬ０～ＢＬｍ－１の各々は、ブロックＢＬＫ０、ＢＬＫ１、…において、複数、例えば４つのストリングＳＴＲと接続される。ｍは２以上の整数である。ストリングＳＴＲは、１個の第１選択ゲートトランジスタＳＴ（ＳＴ０、又はＳＴ１～ＳＴｍ－１）、複数のメモリセルＭＴ（ＭＴ０～ＭＴ７）、及び１個の第２選択ゲートトランジスタＤＴ（ＤＴ０、又はＤＴ１～ＤＴｍ－１）を含む。第１選択ゲートトランジスタＳＴ０（又はＳＴ１～ＳＴｍ－１）、複数のメモリセルＭＴ０～ＭＴ７、及び１個の第２選択ゲートトランジスタＤＴ０（又はＤＴ１～ＤＴｍ－１）は、それぞれこの順で、ソース線ＣＥＬＳＲＣと１個のビット線ＢＬ０（又はＢＬ１～ＢＬｍ－１）との間に直列に接続される。ｍ個のストリングＳＴＲ０～ＳＴＲｍ－１は、相違する複数のビット線ＢＬ０～ＢＬｍ－１それぞれに接続される。共通の第２選択ゲート線（ドレイン側選択ゲート線）ＳＧＤＬに接続されるｍ個のストリングＳＴＲ０～ＳＴＲｍ－１は、１個のストリングユニットＳＵを構成する。各ブロックＢＬＫ０、ＢＬＫ１、…は、複数、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。共通のワード線ＷＬ０～ＷＬ７及び共通の第１選択ゲート線（ソース側選択ゲート線）ＳＧＳＬが、４つのストリングユニットＳＵ０～ＳＵ３それぞれに接続される。
【0045】
ストリングユニットＳＵ０～ＳＵ３のそれぞれにおいて、第１選択ゲートトランジスタＳＴ０～ＳＴｍ－１の制御ゲート電極は、共通の第１選択ゲート線（ソース側選択ゲート線）ＳＧＳＬに接続される。第１選択ゲート線ＳＧＳＬは、第１選択ゲートトランジスタＳＴ０～ＳＴｍ－１の制御ゲート電極を制御する信号線である。第１選択ゲートトランジスタＳＴ０～ＳＴｍ－１は、第１選択ゲート線ＳＧＳＬを通じて印加される電圧に基づき、複数のメモリセルＭＴ０～ＭＴ７とソース線ＣＥＬＳＲＣとの間を選択的に接続する。異なる４つの第１選択ゲート線ＳＧＳＬが、ストリングユニットＳＵ０～ＳＵ３にそれぞれ接続されてもよい。
【0046】
ストリングユニットＳＵ０～ＳＵ３のそれぞれにおいて、第２選択ゲートトランジスタＤＴ０～ＤＴｍ－１の制御ゲート電極は、対応する第２選択ゲート線（ドレイン側選択ゲート線）ＳＧＤＬ０～ＳＧＤＬ３にそれぞれ接続される。第２選択ゲート線ＳＧＤＬ０～ＳＤＧＬ３は、対応する第２選択ゲートトランジスタＤＴ０～ＤＴｍ－１の制御ゲート電極をそれぞれ制御する信号線である。第２選択ゲートトランジスタＤＴ０～ＤＴｍ－１は、対応する第２選択ゲート線ＳＧＤＬ０～ＳＧＤＬ３を通じてそれぞれ印加される電圧に基づき、複数のメモリセルＭＴ０～ＭＴ７とビット線ＢＬ０～ＢＬｍ－１との間を選択的に接続する。
【0047】
メモリセルＭＴは、積層ゲート構造を有したＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成される。積層ゲート構造は、トンネル酸化膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート絶縁膜を介在して形成された制御ゲート電極とを含む。フローティングゲートに蓄えられる電荷の数（電荷量）に応じてメモリセルＭＴの閾値電圧が変化する。メモリセルＭＴは、書き込み時にはフローティングゲートに正の電荷が注入され、消去時にはフローティングゲートから正の電荷が引き抜かれる。メモリセルＭＴには、２つ以上のデータ値のうちいずれか１つが書き込まれ得る。メモリセルＭＴは、閾値電圧の違いに応じて２つ以上のデータ値のうちの１つを不揮発に記憶する。
【0048】
各ブロックＢＬＫ０、ＢＬＫ１、…において、各メモリセルＭＴ０～ＭＴ７の制御ゲート電極は、対応するワード線ＷＬ０～ＷＬ７にそれぞれ接続される。ワード線ＷＬ０～ＷＬ７は、メモリセルアレイ１１８においてＸ方向に並ぶ一行のメモリセルＭＴを選択するための制御信号線である。ワード線ＷＬ０～ＷＬ７は、一行に並ぶこれら一群のメモリセルＭＴに共通に接続される。メモリセルＭＴ０～ＭＴ７は、ワード線ＷＬ０～ＷＬ７とビット線ＢＬ０～ＢＬｍ－１との交差部にそれぞれ設けられる。読み出し又は書き込みが行われるメモリセルＭＴに接続されたワード線ＷＬ（以下、選択ワード線ＷＬとも称される）に、読み出し電圧又は書き込み電圧を印加することで、メモリセルＭＴの読み出し又は書き込みが可能となる。
【0049】
各ブロックＢＬＫ０、ＢＬＫ１、…において、４つのストリングユニットＳＵ０～ＳＵ３それぞれのメモリセルＭＴ０～ＭＴ７には、同じアドレスに対応するワード線ＷＬ０～ＷＬ７が共通に接続される。１つのストリングユニットＳＵにおいて、１つのワード線ＷＬを共有する複数のメモリセルＭＴの組は、セルユニットＣＵと称される。１個のセルユニットＣＵに含まれる複数のメモリセルＭＴは、一括してデータが書き込まれ、また一括してデータが読み出される。１個のセルユニットＣＵの記憶空間は、１個又は複数のページを含む。
【0050】
メモリシステム１２では、各メモリセルＭＴは単数ビット又は複数ビットの値を記憶可能に構成され得る。複数ビットの値を記憶可能に構成されるメモリセルＭＴは、多値化メモリセルと称される。各メモリセルＭＴがｎビットの値を記憶可能な場合、ワード線ＷＬ当たりの記憶容量は、ｎページ分のサイズに等しくなる。ｎは１以上の整数である。ここでは一例として、メモリセルＭＴが３ビットの値を記憶するトリプルレベルセル（ＴＬＣ）モードで動作する場合について説明する。なお、メモリセルＭＴが１ビットの値を記憶する動作モードはシングルレベルセル（ＳＬＣ）モードと称し、メモリセルＭＴが２ビットの値を記憶する動作モードはマルチレベルセル（ＭＬＣ）モードと称し、メモリセルＭＴが４ビットの値を記憶する動作モードはクアッドレベルセル（ＱＬＣ）モードと称される。実施形態は、メモリセルＭＴが５ビット以上の値を記憶する動作モードにも適用可能である。
【0051】
ＴＬＣモードでは、１個のセルユニットＣＵに３ページ分のデータが記憶され得る。１個のセルユニットＣＵによって構成される３つのページのうち、先に書き込みがなされるページをロアーページ、ロアーページの後に書き込みがなされるページをミドルページ、ミドルページの後に書き込みがなされるページをアッパーページと称される。なお、１個のセルユニットＣＵによって構成される複数のページの一部又は全てのページに対して一括にプログラム（すなわち書き込み）が実行されるモードがあってもよい。
【0052】
図４は、多値化メモリセルの閾値分布の一例を説明するための図である。以下の説明では、メモリセルアレイ１１８に含まれるメモリセルは、ＴＬＣモードで動作する多値化メモリセルであるとする。図４において、横軸は、メモリセルの閾値電圧を表し、縦軸は、或るビット値（データ値）を示すメモリセルの数を表す。メモリセルの閾値電圧は、メモリセルに記憶されるデータに応じた値を有する。メモリセルがＴＬＣモードで動作する場合、メモリセルの閾値電圧は８個の分布を含む。閾値電圧はメモリセルに蓄えられる電荷量に応じており、メモリセルは電荷量に応じてデータを記憶する。すなわち、閾値電圧分布はメモリセルの状態を示す。以下、閾値電圧分布をレベルとも称する。
【0053】
ＴＬＣモードで動作するメモリセルは、アッパーページに属するデータｘと、ミドルページに属するデータｙと、ロアーページに属するデータｚとで定義される８値データｘｙｚを記憶可能である。データｘ、データｙ、及びデータｚの値は、“０”又は“１”である。
【0054】
メモリセルの閾値電圧は、８個のレベルのいずれかに属するように制御される。レベルと８値データｘｙｚのデータ値との対応は、予め決められている。各レベルには図４に示すデータ値が割り当てられる。なお、レベルとデータ値との対応は、上記に限定されない。
【0055】
例えば、最も低い閾値電圧範囲のレベルＥｒには、データ値“１１１”が割り当てられる。２番目に低い閾値電圧範囲のレベルＡには、データ値“１１０”が割り当てられる。３番目に低い閾値電圧のレベルＢには、データ値“１００”が割り当てられる。４番目に低い閾値電圧のレベルＣには、データ値“０００”が割り当てられる。５番目に低い閾値電圧のレベルＤには、データ値“０１０”が割り当てられる。６番目に低い閾値電圧のレベルＥには、データ値“０１１”が割り当てられる。７番目に低い（２番目に高い）閾値電圧のレベルＦには、データ値“００１”が割り当てられる。最も高い閾値電圧のレベルＧには、データ値“１０１”が割り当てられる。
【0056】
メモリセルの状態がレベルＥｒ、Ａのいずれであるかを区別する読み出し電圧は、ステートＡ（ＳＡ）と称される。メモリセルの状態がレベルＡ、Ｂのいずれであるかを区別する閾値電圧は、ステートＢ（ＳＢ）と称される。メモリセルの状態がレベルＢ、Ｃのいずれであるかを区別する閾値電圧は、ステートＣ（ＳＣ）と称される。メモリセルの状態がレベルＣ、Ｄのいずれであるかを区別する閾値電圧は、ステートＤ（ＳＤ）と称される。メモリセルの状態がレベルＤ、Ｅのいずれであるかを区別する閾値電圧は、ステートＥ（ＳＥ）と称される。メモリセルの状態がレベルＥ、Ｆのいずれであるかを区別する閾値電圧は、ステートＦ（ＳＦ）と称される。メモリセルの状態がレベルＦ、Ｇのいずれであるかを区別する閾値電圧は、ステートＧ（ＳＧ）と称される。
【0057】
ＮＡＮＤメモリ４０のロウデコーダ１１９、カラムデコーダ１１５、データレジスタ１１６、及びセンスアンプ１１７について、図２も用いて補足的に説明する。ロウデコーダ１１９、カラムデコーダ１１５、データレジスタ１１６、及びセンスアンプ１１７は、メモリセルアレイ１１８に対する周辺回路の一部である。周辺回路は、チップ制御回路１１２による制御に基づいてメモリセルアレイ１１８に対する読み出し、書き込み、及び消去のアクセスを実行する。
【0058】
ライトにおいて、カラムデコーダ１１５は、カラムアドレスに対応したビット線ＢＬを選択し活性化する。センスアンプ１１７は、カラムデコーダ１１５により選択されたビット線ＢＬの電位を０ボルトとする。ロウデコーダ１１９は、ロウアドレスに対応して選択されたワード線ＷＬに、プログラミングパルスを印加する。プログラミングパルスの一例は、１サイクル毎に電圧が徐々に高くなるパルスである。これにより、選択されたビット線ＢＬと選択されたワード線ＷＬとの交差部に位置するメモリセルのフローティングゲートに電荷が注入され、その結果、フローティングゲートの閾値電圧が上昇する。センスアンプ１１７は、プログラミングパルスの１サイクル毎に、書き込み対象のメモリセルの閾値電圧がデータレジスタ１１６に格納されているデータに応じた電圧に到達したか否かを確認する。センスアンプ１１７による確認結果に応じて、メモリセルの閾値電圧が書き込むデータ値に応じた電圧に到達するまで、ロウデコーダ１１９はプログラミングパルスの印加を継続する。
【0059】
一方で、リードにおいて、センスアンプ１１７は、ビット線ＢＬに電源電位Ｖｃｃをプリチャージする。ロウデコーダ１１９は、選択ワード線ＷＬに、データ値“１１１”、”１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”が割り当てられるメモリセルのレベルを特定するための複数の読み出し電圧を順次印加する。各読み出し電圧の値は、リードしたデータの誤りビットカウントがＥＣＣ回路３０により訂正できる誤りビットカウント未満となり、リードエラーが生じないような電圧値（最適値とも称される）である。読み出し電圧の最適値は、ＮＡＮＤメモリ４０が備えるメモリセルの閾値電圧に依存する。メモリシステム１２の出荷前に、ＮＡＮＤメモリ４０が備えるメモリセルの閾値電圧が調べられ、閾値電圧に応じた最適値（すなわち、ＳＡ～ＳＧ）が読み出し電圧の既定値（デフォルト値とも称される）として決定される。既定値は読み出し電圧情報３６ａに含まれる。メモリコントローラ２０は、既定値をＮＡＮＤメモリ４０に伝え、ＮＡＮＤメモリ４０に適正な読み出し電圧を生成させる。読み出し電圧値は、周辺回路に含まれるＤ／Ａ変換器の変換単位（ｄａｃ）で表される。ｄａｃは、Ｄ／Ａ変換器の印加電圧の設定を行うＮＡＮＤメモリ４０内部の回路の設定値の単位である。Ｄ／Ａ変換器は、メモリコントローラ２０から送信されたデジタル電圧値をアナログ電圧へ変換する。
【0060】
なお、ロウデコーダ１１９は、非選択のワード線ＷＬには転送電位の電圧を印加し、非選択のワード線ＷＬに属するメモリセルを導通状態にしておく。センスアンプ１１７は、プリチャージにより蓄えられた電荷が、どの読み出し電圧が印加されたときにソース線ＣＥＬＳＲＣに流出したかを検知することによって、対象のメモリセルに記憶されているデータ値を判定する。読み出し電圧以上の閾値電圧を有するメモリセルは、制御ゲート電極において読み出し電圧を受け取ってもオフを維持する。一方、読み出し電圧未満の閾値電圧を有するメモリセルは、制御ゲート電極において読み出し電圧を受け取っていると、オンしている。
【0061】
図４に示すように、ＳＡ未満の閾値電圧を有するメモリセルの状態は、レベルＥｒであると判断される。ＳＢ未満（且つＳＡ以上）の閾値電圧を有するメモリセルの状態は、レベルＡであると判断される。隣接する２つのレベルの間のステート未満の閾値電圧を有するメモリセルの状態は、２つのレベルのうち閾値電圧が低いレベルであると判断される。
【0062】
メモリセルの閾値電圧は、プログラムディスターブ、リードディスターブ、又はデータリテンションなどのストレスの影響で変化する。
【0063】
メモリセルにチャージされている電荷量が変化すると、読み出し電圧の最適値も変化する。この場合、出荷前に調べた閾値分布に応じて最適値として決定した既定値の読み出し電圧でリードを実行すると、誤りビットカウントが増加する。誤りビットカウントがＥＣＣ回路３０により訂正できる誤りビットカウント以上の場合、メモリコントローラ２０はリードエラーを検出する。メモリコントローラ２０は、リードエラーを検出すると、読み出し電圧値をシフトさせてリトライリード（Ｒｅｔｒｙ Ｒｅａｄ）を実行するようにＮＡＮＤメモリ４０に指示する。メモリコントローラ２０は、リードエラーが検出されなくなるまで、リトライリードを実行するようにＮＡＮＤメモリ４０に指示する。誤りビットカウントが多いと、エラー訂正やリトライリードを実行するためレイテンシが増加し、リード性能が低下する。
【0064】
リトライリードを所定回数実行しても、リードエラーが検出される場合、リード失敗とし、エラー処理が実行される。
【0065】
メモリコントローラ２０は、ＳＡ～ＳＧ毎に、既定値を管理するととともに、電荷量の変化に対応して変化した最適値を管理する。
【0066】
図５は、ＲＡＭ２４に記憶される読み出し電圧情報３６ａの一例を説明するための図である。読み出し電圧情報３６ａは、既定値テーブル５０と最適値テーブル５２を含む。
【0067】
図６は、既定値テーブル５０の一例を説明するための図である。メモリシステム１２の出荷前に、製造者によりメモリセル毎の閾値分布が調べられる。隣接する２つの閾値分布の交わる点の電圧が既定値ＶＡ０～ＶＧ０とされる。既定値テーブル５０は、７つのＳＡ～ＳＧそれぞれの既定値ＶＡ０～ＶＧ０を記憶する。図６は、１つのメモリセルの既定値を示す。複数のメモリセルの夫々に対して既知値テーブル５０が設けられている。または、複数のメモリセルを単位として既定値テーブル５０が設けられてもよい。
【0068】
図７は、最適値テーブル５２の一例を説明するための図である。メモリセルにチャージされている電荷量が変化すると、出荷前に決定した既定値でリードを実行すると、誤りビットカウントが増加する。多値化セルにおいて、誤りビットカウントを抑えるためには、ステートの最適値を正しく調べることが重要である。メモリシステム１２の出荷後、最適電圧推定モジュール２８ａがメモリセル毎の閾値分布を調べ、推定器３８が７つのＳＡ～ＳＧそれぞれの読み出し電圧の最適値ＶＡｓ～ＶＧｓを推定する。最適値テーブル５２は、７つのＳＡ～ＳＧそれぞれの最適値ＶＡｓ～ＶＧｓを記憶する。図７は、１つのメモリセルの最適値を示す。複数のメモリセルの夫々に対して最適値テーブル５２が設けられている。または、複数のメモリセルを単位として最適値テーブル５２が設けられてもよい。
【0069】
図８は、最適電圧推定モジュール２８ａの構成の一例を説明するための図である。最適電圧推定モジュール２８ａは、リファレンスリード実行部６０、リファレンスリード結果処理部６２、及び差分ビットカウント列絞り込み部６４を備える。差分ビットカウント列絞り込み部６４の出力信号は推定器３８に入力される。以下、差分ビットカウント列絞り込み部６４は、単に絞り込み部６４とも称される
図９は、最適電圧推定モジュール２８ａの処理の一例を説明するためのフローチャートである。メモリセルの読み出し電圧であるＳＡ～ＳＧの最適値は、時間の経過とともに変化し、適正な読み出し電圧が変化することがある。最適電圧推定モジュール２８ａは、推定器３８を用いて、適時、ＳＡ～ＳＧの最適値、すなわち読み出し電圧の最適値を推定し、最適値テーブル５２を更新する。
図９は、最適電圧推定モジュール２８ａの処理の一例を説明するためのフローチャートである。メモリセルの読み出し電圧であるＳＡ～ＳＧの最適値は、時間の経過とともに変化し、適正な読み出し電圧が変化することがある。最適電圧推定モジュール２８ａは、推定器３８を用いて、適時、ＳＡ～ＳＧの最適値、すなわち読み出し電圧の最適値を推定し、最適値テーブル５２を更新する。
【0070】
最適値テーブル５２の更新するタイミングになると、あるいはメモリシステム１２がホスト装置１４から最適値の更新を指示するコマンド受信すると、リファレンスリード実行部６０はリファレンスリードを実行する（Ｓ１２）。具体的には、リファレンスリード実行部６０は、１つのローのメモリセルに対してある電圧を印加して、ビットカウントを求める。リファレンスリード実行部６０は、印加電圧を変更して、ビットカウントを再び求める。リファレンスリード実行部６０は、上記処理を繰り返して、複数の印加電圧に対する複数のビットカウント、すなわちビットカウント列を求める。リファレンスリード実行部６０は、ビットカウント列を、印加した電圧を特定する値とともにＲＡＭ２４に書き込む。
【0071】
リファレンスリードを実行する電圧の間隔は、各レベルについて１０数回程度のリファレンスリードが実行されるように設定される。
【0072】
図１０は、リファレンスリードの一例を説明するための図である。図１０において、横軸は、リファレンスリードにおいてメモリセルに印加される電圧に対応する読み出し電圧を表し、縦軸は、或るビット値（データ値）を示すメモリセルの数を表す。図１０の横軸の読み出し電圧は、図４の横軸の閾値電圧に対応する。図１１～図１５の横軸についても同様である。縦線（破線）がリードを行った電圧を示す。太線は、レベルＥｒ～レベルＧの閾値分布が重ねられた合成閾値分布を示す。合成閾値分布の谷（極小値）の電圧はステートに対応する。最適電圧推定モジュール２８ａは、各レベルの閾値分布を測定することは出来ないので、合成閾値分布の谷を求めることはできない。しかし、後述するように、差分ビットカウント列は合成閾値分布と見做すことができる。そのため、最適電圧推定モジュール２８ａは、差分ビットカウント列からステートの最適値を推定する。
【0073】
図１１は、ビットカウント列の一例を説明するための図である。リファレンスリード実行部６０は、各電圧に対してオンになるメモリ数をカウントして、ビットカウント列を求める。或るステートより高い読み出し電圧がメモリセルに印加されると、この或るステートより低い閾値電圧のメモリセルはオンとなる。そのため、読み出し電圧が増加するとオンとなるメモリセルの数は増加していく。メモリセルの閾値電圧が集中して分布する電圧範囲では読み出し電圧の増大に伴ってオンとなるメモリセル数が多いため、差分ビットカウントの値は大きくなる。逆に、メモリセルの閾値電圧がわずかに分布する電圧範囲では読み出し電圧の増大に伴ってオンとなるメモリセル数は比較的少ないため、差分ビットカウントの値も小さい。そのため、ビットカウントの差分を計算することはメモリセルの閾値電圧の分布を捉えることに有効である。リファレンスリード実行部６０は、ビットカウント列をリファレンスリード結果処理部６２に送信する。
【0074】
図９に示すように、リファレンスリード結果処理部６２は、ビットカウントの差分からなる差分ビットカウント列を求める（Ｓ１４）。差分ビットカウント列の求め方の一例は、隣接する２つの電圧に対応する２つのビットカウントの差を計算することである。リファレンスリード結果処理部６２は、各ビットカウントについて、低電圧側で最も近いビットカウントとの差分ビットカウントを計算する。リファレンスリード結果処理部６２は、各ビットカウントについて計算した複数の差分ビットカウント、すなわち差分ビットカウント列を求める。
【0075】
図１２は、差分ビットカウント列の一例を説明するための図である。リファレンスリードを実行する電圧の間隔が狭く設定されている場合、差分ビットカウント列は、図１０に示すレベルＥｒ～レベルＧの閾値分布が重ねられた合成閾値分布に略等しい。リファレンスリード結果処理部６２は、差分ビットカウント列を絞り込み部６４に送信する。
【0076】
図９に示すように、絞り込み部６４は、差分ビットカウント同士の大小関係などに基づき、差分ビットカウント列から、推定したいステートに関する所定個数の差分ビットカウントを抽出し、抽出した差分ビットカウントからなる絞り込み差分ビットカウント列を求める（Ｓ１６）。所定個数は、１以上の任意の整数である。所定個数は、推定したいステートによって、異なる個数としてもよい。例えば、ステートＣの最適値を推定する際は、所定個数を３個とし、ステートＤの最適値を推定する際は、所定個数を４個とし、ステートＡ、Ｇの最適値を推定する際は、所定個数を６個としてもよい。
【0077】
差分ビットカウント列の絞り込みの第１例では、絞り込み部６４は、差分ビットカウント列の中のピーク（極大値）の差分ビットカウントを検出する。絞り込み部６４は、隣接する２つのピークの差分ビットカウント間の差分ビットカウントを抽出する。絞り込み部６４は、抽出した差分ビットカウントからなる絞り込み差分ビットカウント列を生成する。
【0078】
ステートの最適値は、差分ビットカウント列の谷の差分ビットカウントの電圧に相当する。隣接するピークの間には谷が存在するので、２つのピークの差分ビットカウント間の差分ビットカウントからなる絞り込み差分ビットカウント列は谷の差分ビットカウントを含む。２つのピーク間の差分ビットカウント列（絞り込み差分ビットカウント列）を推定器３８に入力すると、推定器３８が谷を検出する精度が上がり、ステートの最適値を推定する精度が上がる。
【0079】
ピークを検出するために、絞り込み部６４は、３つの隣接する差分ビットカウントの大小関係を調べる。３つの差分ビットカウントの電圧の中の中間の電圧に対応する差分ビットカウントが、最も低い電圧に対応する差分ビットカウントより大きく、中間の電圧に対応する差分ビットカウントが、最も高い電圧に対応する差分ビットカウントより大きい場合、絞り込み部６４は、中間の電圧に対応する差分ビットカウントをピークとする。絞り込み部６４は、３つの差分ビットカウントの組み合わせをずらしながら、３つの差分ビットカウントの大小関係を順次調べる。これにより、絞り込み部６４は、差分ビットカウント列の中の７個のピークを検出する。
【0080】
【0081】
図１４は、絞り込み部６４による絞り込み結果の一例を説明するための図である。絞り込み部６４は、或るステートの最適値を推定する際は、或るステートの既定値より高電圧側で最も低い電圧に対応する差分ビットカウントのピークと或るステートの既定値より低電圧側で最も高い電圧に対応する差分ビットカウントのピークとの間に位置する複数の差分ビットカウントを抽出する。絞り込み部６４は、抽出した複数の差分ビットカウントからなる或るステートの絞り込み差分ビットカウント列を求める。絞り込み部６４は、７個のステートに関する絞り込み差分ビットカウント列を推定器３８に送信する。
【0082】
図９に示すように、推定器３８の推定の第１例は、絞り込み差分ビットカウント列のみを用いて、ステートの最適値を推定することである。推定器３８は、あるステートに関する絞り込み差分ビットカウント列に基づいてあるステートの最適値を推定する（Ｓ１８）。
【0083】
推定器３８は、絞り込み差分ビットカウント列に対するステートの最適値を出力するＤＮＮ（ディープニューラルネットワーク）でもよい。ＤＮＮは、絞り込み差分ビットカウント列に対して係数行列を掛け算する行列演算回路を有する。図１４に示すように、絞り込み差分ビットカウント列が５個の差分ビットカウントを含む場合、推定器３８は、例えば、１×５の差分ビットカウント列［１２５３，１１５６，９８４，９６２，１０５６］に５×１の係数行列を掛け算してステートの最適値を推定する。種々のサイズの差分ビットカウント列に使われる係数行列はＲＯＭ２６に格納されている。ＤＮＮの重み係数や活性化関数はＲＯＭ２６に格納されている。
【0084】
図１５は、推定器３８が推定したステートの最適値を説明するための図である。推定器３８は、絞り込み差分ビットカウント列に基づいて、差分ビットカウント列の谷に対応する電圧を求めることができる。
【0085】
（第１実施形態の変形例）
次に、第１実施形態に係る最適電圧推定処理の各処理の変形例を説明する。
次に、第１実施形態に係る最適電圧推定処理の各処理の変形例を説明する。
【0086】
差分ビットカウント列の求め方の他の２例を説明する。
【0087】
差分ビットカウント列の求め方の第２例では、リファレンスリード結果処理部６２は、第１例に従って差分ビットカウント列を求めた後、差分ビットカウント列に対して任意のフィッティング手法を適用する。具体的には、リファレンスリード結果処理部６２は、測定した差分ビットカウントの間に新たな差分ビットカウントを補間する。
【0088】
図１６は、リファレンスリード結果処理部６２の差分ビットカウント列を求める第２例を説明するための図である。図１６（ａ）は、リファレンスリードの一例を説明するための図である。図１６（ｂ）は、ビットカウント列の一例を説明するための図である。図１６（ｃ）は、補間前の差分ビットカウント列の一例を説明するための図である。図１６（ｄ）は、補間後の差分ビットカウント列の一例を説明するための図である。図１６（ａ）～図１６（ｄ）の横軸が示すものは、図１０のそれと同じである。
【0089】
ここでは、リファレンスリードにおける印加電圧の候補を低い方から順番にＶ０，Ｖ１，Ｖ２，Ｖ３，…とする。リファレンスリードは、４個の印加電圧の候補毎に１回実行されるとする。リファレンスリードを実行した電圧をＶ０，Ｖ４，Ｖ８，Ｖ１２，Ｖ１６，…とする。すなわち、ビットカウント列と差分ビットカウント列に対応する電圧はＶ０，Ｖ４，Ｖ８，Ｖ１２，Ｖ１６，…である。リファレンスリード結果処理部６２は、差分ビットカウント列に補間処理を行い、電圧Ｖ０，Ｖ２，Ｖ４，Ｖ６，Ｖ８，Ｖ１０，Ｖ１２，Ｖ１４，Ｖ１６，…に対応する差分ビットカウント列を求める。すなわち、差分ビットカウント列は、２個の実行電圧の候補毎に求められる。
【0090】
リファレンスリードを実行する電圧の数が多いと、リファレンスリードの実行時間が長くなる。リファレンスリード結果処理部６２が第２例に従って動作する場合、リファレンスリードを実行する電圧の数は第１例に比べて少ない。図１６（ａ）に示すリファレンスリードを実行する電圧の間隔は、図１０に示すリファレンスリードを実行する電圧の間隔より長い。リファレンスリードを実行する電圧の間隔を長くすると、リファレンスリードの実行回数は減少し、実行時間は短くなる。しかし、リファレンスリードを実行する電圧の間隔を長くすると、図１６（ｂ）に示すビットカウント列の間隔と、図１６（ｃ）に示す差分ビットカウント列の間隔も長くなり、最適電圧の推定精度に悪影響を与える可能性がある。
【0091】
リファレンスリード結果処理部６２は、差分ビットカウント列に対して任意のフィッティング手法を適用する。より具体的には、リファレンスリード結果処理部６２は、測定した差分ビットカウントの間に新たな差分ビットカウントを補間し、リファレンスリードを実行した電圧より多くの電圧に対する差分ビットカウントからなる差分ビットカウント列（図１６（ｄ））を求める。これにより、推定精度を低下することなく、推定時間を短くすることができる。
【0092】
差分ビットカウント列の求め方の他の３例を説明する。差分ビットカウント列の求め方の第３例では、リファレンスリード結果処理部６２は、ビットカウント列に対して任意のフィッティング手法を適用する。具体的には、リファレンスリード結果処理部６２は、測定したビットカウントの間に新たなビットカウントを補間し、リファレンスリードを実行した電圧より多くの電圧に対するビットカウントからなるビットカウント列を求める。この後、リファレンスリード結果処理部６２は、第１例又は第２例に従って差分ビットカウント列を求め、リファレンスリードを実行した電圧より多くの電圧に対する差分ビットカウントからなる差分ビットカウント列を求める。
【0093】
図１７は、リファレンスリード結果処理部６２の差分ビットカウント列を求める第３例を説明するための図である。図１７（ａ）は、リファレンスリードの一例を説明するための図である。図１７（ｂ）は、補間前のビットカウント列の一例を説明するための図である。図１７（ｃ）は、補間後のビットカウント列の一例を説明するための図である。図１７（ｄ）は、差分ビットカウント列の一例を説明するための図である。図１７（ａ）～図１７（ｄ）の横軸が示すものは、図１０のそれと同じである。
【0094】
第３例によっても、推定精度を低下することなく、推定時間を短くすることができる。
【0095】
絞り込み部６４による差分ビットカウント列の絞り込みの他の例を説明する。他の例は、推定器を利用する例である。絞り込み部６４は、差分ビットカウントからステートの最適値を求める推定器３８と同様な絞り込み推定器を用いて、差分ビットカウント列から所定個数の要素からなる差分ビットカウント列を求めてもよい。
【0096】
図１８は、差分ビットカウント列の絞り込みの他の例を説明するための図である。絞り込み推定器は、求めたいステートの既定値を中心とした左右の差分ビットカウントのヒストグラム情報に基づいて絞り込み範囲を決定する。
【0097】
図１８（ａ）はメモリセルの閾値分布の一例を説明するための図である。図１８（ｂ）は、全レベルの閾値分布が重ねられた合成閾値分布と差分ビットカウント（丸印）を示す。図１８（ｃ）は、リファレンスリード実行部６０から出力されるビットカウント列の一例を説明するための図である。図１８（ａ）～図１８（ｃ）の横軸が示すものは、図１０のそれと同じである。絞り込み推定器は、ビットカウントが総ビットカウント（メモリセル数）の１／８、２／８、３／８、４／８、５／８、６／８、７／８それぞれに最も近いビットカウントを求める。リファレンスリードの対象となる複数のメモリセルにおいて、各レベルに属するメモリセル数がおおよそ均等であるので、絞り込み推定器は、それらに夫々対応する７個の電圧を７個のステートの仮の最適値とする。絞り込み推定器は、１つのステートの仮の最適値を中心として、読み出し電圧の大きい側と小さい側それぞれに所定個の差分ビットカウントを選択する。所定個を５個とすると、合計１１個の差分ビットカウントが選択される。図１８（ｃ）では、総ビットカウントの６／８に最も近いビットカウントに対応する電圧を、レベルＥ、Ｆを区別するステートＦの仮の最適値とする。
【0098】
以上説明したように、第２例によれば、絞り込み部６４は、差分ビットカウント列のピークを検出することなく、最適値の推定に有用な絞り込み差分ビットカウント列を求めることができる。
【0099】
ステートの最適値の推定の他の例を説明する。推定の第２例によれば、絞り込み部６４が絞り込み差分ビットカウント列を推定器３８に入力するとともに、ＣＰＵ２８は、ＮＡＮＤメモリ４０に固有の情報も推定器３８に入力する。固有情報の例は、ＣＰＵ２８が管理している読み出し対象単位のＷＥ（ライト／イレーズ）サイクル数、読み出し対象単位が含まれるメモリチップのロット情報、メモリチップのウェハー内の座標、温度である。
【0100】
これにより、推定器３８の推定精度が向上する。
【0101】
第１実施形態によれば、複数の電圧に対するビットカウント列が求められ、ビットカウント列から合成閾値分布に相当する差分ビットカウント列が求められる。差分ビットカウント列の中の推定したいステートに対応する谷を含む範囲が抽出され、絞り込み差分ビットカウント列が求められる。絞り込み差分ビットカウント列は最適値に対応する谷を含むので、絞り込み差分ビットカウント列に基づいて、ステートの最適値が高精度で推定される。すなわち、第１実施形態によれば、リード性能を向上することができる。
【0102】
（第２実施形態）
第２実施形態の構成は、第１実施形態と同じであるので、詳細な説明は省略する。第２実施形態に係る最適電圧推定処理は第１実施形態と異なる。第１実施形態では、各ステートの最適値を任意の順で推定した。各ステートの最適値の推定の精度は、一律ではない。閾値分布の乱れの影響が大きいレベルを識別するステートは変動し易く、推定精度が悪い。例えば、複数のレベルの集合の端にあるレベルＥｒ、Ａを区別するステートＡや、レベルＦ、Ｇを区別するステートＧは、閾値分布の乱れの影響を受けやすいので、推定精度は低い。例えば、複数のレベルの集合の中央にあるステートＤは最も推定精度が高い。メモリシステム１２の出荷前に、各ステートの推定の精度が調べられる。例えば、ステートＤが最も推定精度が高く、以下ステートＣ、Ｅ、Ｂ、Ｆ、Ｇ、Ａの順で推定精度が低下する。推定精度の順を示す推定順序情報［ＳＤ，ＳＣ，ＳＥ，ＳＢ，ＳＦ，ＳＧ，ＳＡ］は、ＲＯＭ２６に格納される。
第２実施形態の構成は、第１実施形態と同じであるので、詳細な説明は省略する。第２実施形態に係る最適電圧推定処理は第１実施形態と異なる。第１実施形態では、各ステートの最適値を任意の順で推定した。各ステートの最適値の推定の精度は、一律ではない。閾値分布の乱れの影響が大きいレベルを識別するステートは変動し易く、推定精度が悪い。例えば、複数のレベルの集合の端にあるレベルＥｒ、Ａを区別するステートＡや、レベルＦ、Ｇを区別するステートＧは、閾値分布の乱れの影響を受けやすいので、推定精度は低い。例えば、複数のレベルの集合の中央にあるステートＤは最も推定精度が高い。メモリシステム１２の出荷前に、各ステートの推定の精度が調べられる。例えば、ステートＤが最も推定精度が高く、以下ステートＣ、Ｅ、Ｂ、Ｆ、Ｇ、Ａの順で推定精度が低下する。推定精度の順を示す推定順序情報［ＳＤ，ＳＣ，ＳＥ，ＳＢ，ＳＦ，ＳＧ，ＳＡ］は、ＲＯＭ２６に格納される。
【0103】
第２実施形態に係る推定器３８は、推定順序情報に従った順で最適電圧を推定する。
【0104】
図１９は、第２実施形態に係る最適電圧推定モジュール２８ａの処理の一例を説明するためのフローチャートである。
【0105】
最適値テーブル５２の更新するタイミングになると、あるいはメモリシステム１２がホスト装置１４から更新を指示するコマンド受信すると、最適電圧推定モジュール２８ａは、ループインデックスｉを１とし、最適値配列ＳＩ（初期値＝[０，０，０，０，０，０，０]）を生成する（Ｓ５２）。最適値配列ＳＩは、ステートＤ、Ｃ、Ｅ、Ｂ、Ｆ、Ｇ、Ａの最適値の配列である。
【0106】
最適電圧推定モジュール２８ａは、ループインデックスｉが８未満であるか否かを判定する（Ｓ５４）。
【0107】
ループインデックスｉが８である場合（Ｓ５４：ＮＯ）、最適電圧推定モジュール２８ａは動作を終了する。
【0108】
ループインデックスｉが８未満である場合（Ｓ５４：ＹＥＳ）、最適電圧推定モジュール２８ａは、リファレンスリード実行部６０を動作させる。リファレンスリード実行部６０は、第１実施形態と同様に、リファレンスリードを実行する（Ｓ５６）。
【0109】
リファレンスリード結果処理部６２は、第１実施形態と同様に、差分ビットカウント列を求める（Ｓ５８）。
【0110】
絞り込み部６４は、推定順序情報のｉ番目のステートの最適値を推定するために、差分ビットカウント列から所定個数ｎ（ｎは１以上の正整数）の差分ビットカウントを抽出し、抽出した差分ビットカウントからなる絞り込み差分ビットカウント列Ｒｉ＝（ｒ１，ｒ２，…ｒｎ）を求める（Ｓ６０）。
【0111】
推定器３８は、絞り込み差分ビットカウント列Ｒｉと最適値配列ＳＩに基づいて、第１実施形態と同様に、ｉ番目のステートの最適値Ｂｉを推定する（Ｓ６２）。
【0112】
最適電圧推定モジュール２８ａは、推定器３８が推定した最適値Ｂｉを最適値配列ＳＩのｉ番目の要素とし、最適値配列ＳＩを更新するとともに、ループインデックスｉを１つ増加する（Ｓ６４）。
【0113】
その後、最適電圧推定モジュール２８ａは、ループインデックスｉが８未満であるか否かを判定する（Ｓ５４）。
【0114】
図２０は、図１９のフローチャートに従う動作の第１例を説明するための図である。図示の便宜上、絞り込み差分ビットカウント列の差分ビットカウント数は５個であるとする。推定器３８は、推定するステート毎に備えられているとする。
【0115】
先ず、ステートＤの最適値の推定が行なわれる。最適電圧推定モジュール２８ａは、ステートＤの推定のための絞り込み差分ビットカウント列Ｒ１をステートＤ用の推定器３８ｄに入力する。推定器３８ｄは、差分ビットカウント列Ｒ１（５個の差分ビットカウント）に基づいてステートＤの最適値Ｂ１を求める。推定器３８ｄは、ステートＤの最適値Ｂ１を最適電圧推定モジュール２８ａに送信する。最適電圧推定モジュール２８ａは、ステートＤの最適値Ｂ１を最適値配列ＳＩに書き込む（ＳＩ＝[Ｂ１，０，０，０，０，０，０]）。
【0116】
次に、ステートＣの最適値の推定が行なわれる。最適電圧推定モジュール２８ａは、ステートＣの推定のための絞り込み差分ビットカウント列Ｒ２及び最適値配列ＳＩ（＝[Ｂ１，０，０，０，０，０，０]）をステートＣ用の推定器３８ｃに入力する。推定器３８ｃは、絞り込み差分ビットカウント列Ｒ２とステートＤの最適値Ｂ１の６個の入力データに基づいてステートＣの最適値Ｂ２を求める。推定器３８ｃは、ステートＣの最適値Ｂ２を最適電圧推定モジュール２８ａに送信する。最適電圧推定モジュール２８ａは、ステートＣの最適値Ｂ２を最適値配列ＳＩに書き込む（ＳＩ＝[Ｂ１，Ｂ２，０，０，０，０，０]）。
【0117】
次に、ステートＥの最適値の推定が行なわれる。最適電圧推定モジュール２８ａは、ステートＥの推定のための絞り込み差分ビットカウント列Ｒ３及び最適値配列ＳＩ（＝[Ｂ１，Ｂ２，０，０，０，０，０]）をステートＥ用の推定器３８ｅに入力する。推定器３８ｅは、絞り込み差分ビットカウント列Ｒ３とステートＤの最適値Ｂ１とステートＣの最適値Ｂ２との７個の入力データに基づいてステートＥの最適値Ｂ３を求める。推定器３８ｃは、ステートＥの最適値Ｂ３を最適電圧推定モジュール２８ａに送信する。最適電圧推定モジュール２８ａは、ステートＥの最適値Ｂ３を最適値配列ＳＩに書き込む（ＳＩ＝[Ｂ１，Ｂ２，Ｂ３，０，０，０，０]）。
【0118】
以下、同様に、ステートＢ、Ｆ、Ｇの最適値が求められる。ステートＧの最適値Ｂ６が求められると、最適値配列ＳＩは[Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，０]となる。
【0119】
最後に、ステートＡの最適値の推定が行なわれる。最適電圧推定モジュール２８ａは、ステートＡの推定のための絞り込み差分ビットカウント列Ｒ７及び最適値配列ＳＩ（＝[Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，０]）をステートＡ用の推定器３８ａに入力する。推定器３８ａは、絞り込み差分ビットカウント列Ｒ７、ステートＤの最適値Ｂ１、ステートＣの最適値Ｂ２、ステートＥの最適値Ｂ３、ステートＢの最適値Ｂ４、ステートＦの最適値Ｂ５、及びステートＧの最適値Ｂ６の１１個の入力データに基づいてステートＡの最適値Ｂ７を求める。
【0120】
ステートの最適値の推定の順序は、推定精度の高い順である。各ステートの推定器３８には、既に推定されたステートの最適値が全て入力される。推定器３８の入力データの個数は、ステートの推定精度が低下するにつれて増加する。そのため、推定器３８は、閾値分布の乱れの影響が大きいレベルを識別するステートも精度良く推定することができる。
【0121】
図２１は、図１９のフローチャートに従う動作の第２例を説明するための図である。第１例（図２０）では、各ステートの推定器３８には、既に推定されたステートの最適値が全て入力される。各ステートの推定器３８には、同じ個数（図２０の例では５個）の差分ビットカウントからなる絞り込み差分ビットカウント列も入力される。そのため、各ステートの推定器３８に入力されるデータの個数は、最適値配列ＳＩに書き込まれた最適値の数が増えると、１個ずつ増加する。第２例は、最適値配列ＳＩに書き込まれた最適値の数が増えても、推定器３８に入力されるデータの数は増加しない。
【0122】
第２例では、先ず、ステートＤの最適値の推定が、図２０に示した第１例と同様にして行なわれる。最適電圧推定モジュール２８ａは、ステートＤの最適値Ｂ１を最適値配列ＳＩに書き込む（ＳＩ＝[Ｂ１，０，０，０，０，０，０]）。
【0123】
次に、ステートＣの最適値の推定が行なわれる。最適電圧推定モジュール２８ａは、ステートＣの推定のための絞り込み差分ビットカウント列Ｒ２及び最適値配列ＳＩ（＝[Ｂ１，０，０，０，０，０，０]）をステートＣ用の推定器３８ｃに入力する。最適電圧推定モジュール２８ａは、最適値配列ＳＩの最適値の数が増加するにつれて、ステートの推定のための絞り込み差分ビットカウント列の差分ビットカウント数を減少させる。ステートＣの推定のための絞り込み差分ビットカウント列Ｒ２の差分ビットカウント数は、ステートＤの推定のための絞り込み差分ビットカウント列Ｒ１の差分ビットカウント数より１個少ない４個である。推定器３８ｃは、絞り込み差分ビットカウント列Ｒ２とステートＤの最適値Ｂ１の５個の入力データに基づいてステートＣの最適値Ｂ２を求める。推定器３８ｃは、ステートＣの最適値Ｂ２を最適電圧推定モジュール２８ａに送信する。最適電圧推定モジュール２８ａは、ステートＣの最適値Ｂ２を最適値配列ＳＩに書き込む（ＳＩ＝[Ｂ１，Ｂ２，０，０，０，０，０]）。
【0124】
次に、ステートＥの最適値の推定が行なわれる。最適電圧推定モジュール２８ａは、ステートＥの推定のための絞り込み差分ビットカウント列Ｒ３及び最適値配列ＳＩ（＝[Ｂ１，Ｂ２，０，０，０，０，０]）をステートＥ用の推定器３８ｅに入力する。ステートＥの推定のための絞り込み差分ビットカウント列Ｒ３の差分ビットカウント数は３である。推定器３８ｅは、絞り込み差分ビットカウント列Ｒ３とステートＤの最適値Ｂ１とステートＣの最適値Ｂ２との５個の入力データに基づいてステートＥの最適値Ｂ３を求める。推定器３８ｅは、ステートＥの最適値Ｂ３を最適電圧推定モジュール２８ａに送信する。最適電圧推定モジュール２８ａは、ステートＥの最適値Ｂ３を最適値配列ＳＩに書き込む（ＳＩ＝[Ｂ１，Ｂ２，Ｂ３，０，０，０，０]）。
【0125】
以下、同様に、ステートＢ、Ｆ、Ｇの最適値が求められる。ステートＧの最適値Ｂ６が求められると、最適値配列ＳＩは[Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，０]となる。
【0126】
最後に、ステートＡの最適値の推定が行なわれる。最適電圧推定モジュール２８ａは、最適値配列ＳＩ（＝[Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，０]）をステートＡ用の推定器３８ａに入力する。最適電圧推定モジュール２８ａは、ステートＥの推定のための絞り込み差分ビットカウント列は作成しない。推定器３８ａは、ステートＤの最適値Ｂ１、ステートＣの最適値Ｂ２、ステートＥの最適値Ｂ３、ステートＢの最適値Ｂ４、ステートＦの最適値Ｂ５、及びステートＧの最適値Ｂ６の６個の入力データに基づいてステートＡの最適値Ｂ７を求める。
【0127】
第２例では、最適電圧推定モジュール２８ａは、最適値配列ＳＩの最適値数が増えると、絞り込み差分ビットカウント列の差分ビットカウント数を減少させる。このため、推定するステート数が増えても、推定器３８の入力個数が増加することが無い。なお、推定器３８ａに６個の最適値が入力されているが、最初に推定されたステートＤの最適値Ｂ１を入力せず、常に５個の最適値が入力されるように構成してもよい。
【0128】
図２２は、図１９のフローチャートに従う動作の第３例を説明するための図である。第１例（図２０）では、各ステートの推定器３８には、既に推定されたステートの最適値が全て入力される。第３例では、既に推定されたステートの最適値が必ず後の推定に使われるとは限らない。第３例では、各推定器３８に入力される絞り込み差分ビットカウント列の差分ビットカウント数は一定とするが、第２例のように推定したステートの数が増えるにつれて減少させてもよい。
【0129】
先ず、ステートＤの最適値の推定が、図２０に示した第１例と同様にして行なわれる。最適電圧推定モジュール２８ａは、ステートＤの最適値Ｂ１を最適値配列ＳＩに書き込む（ＳＩ＝[Ｂ１，０，０，０，０，０，０]）。
【0130】
次に、ステートＣの最適値の推定が行なわれる。最適電圧推定モジュール２８ａは、ステートＣの推定のための絞り込み差分ビットカウント列Ｒ２及び最適値配列ＳＩ（＝[Ｂ１，０，０，０，０，０，０]）をステートＣ用の推定器３８ｃに入力する。推定器３８ｃは、絞り込み差分ビットカウント列Ｒ２とステートＤの最適値Ｂ１の６個の入力データに基づいてステートＣの最適値Ｂ２を求める。推定器３８ｃは、ステートＣの最適値Ｂ２を最適電圧推定モジュール２８ａに送信する。最適電圧推定モジュール２８ａは、ステートＣの最適値Ｂ２を最適値配列ＳＩに書き込まない（ＳＩ＝[Ｂ１，０，０，０，０，０，０]）。
【0131】
次に、ステートＥの最適値の推定が行なわれる。最適電圧推定モジュール２８ａは、ステートＥの推定のための絞り込み差分ビットカウント列Ｒ３及び最適値配列ＳＩ（＝[Ｂ１，０，０，０，０，０，０]）をステートＥ用の推定器３８ｅに入力する。推定器３８ｅは、絞り込み差分ビットカウント列Ｒ３とステートＤの最適値Ｂ１の６個の入力データに基づいてステートＥの最適値Ｂ３を求める。推定器３８ｃは、ステートＥの最適値Ｂ３を最適電圧推定モジュール２８ａに送信する。最適電圧推定モジュール２８ａは、ステートＥの最適値Ｂ３を最適値配列ＳＩに書き込む（ＳＩ＝[Ｂ１，０，Ｂ３，０，０，０，０]）。
【0132】
以下、同様に、ステートＢ、Ｆ、Ｇの最適値が求められる。ステートＢ、Ｆ、Ｇの最適値Ｓ４，Ｓ５，Ｓ６の中のいくつか、あるいは全てが最適値配列ＳＩに書き込まれる。ステートＧの最適値Ｂ６が求められた後、最適値配列ＳＩは[Ｂ１，０，Ｂ３，Ｂ４，Ｂ５，０，０]であるとする。
【0133】
最後に、ステートＡの最適値の推定が行なわれる。最適電圧推定モジュール２８ａは、ステートＡの推定のための絞り込み差分ビットカウント列Ｒ７及び最適値配列ＳＩ（＝[Ｂ１，０，Ｂ３，Ｂ４，Ｂ５，０，０]）をステートＡ用の推定器３８ａに入力する。推定器３８ａは、絞り込み差分ビットカウント列Ｒ７、ステートＤの最適値Ｂ１、ステートＥの最適値Ｂ３、ステートＢの最適値Ｂ４、ステートＦの最適値Ｂ５の９個の入力データに基づいてステートＡの最適値Ｂ７を求める。
【0134】
以上説明したように、第２実施形態によれば、推定器３８は、絞り込み差分ビットカウント列に加えて、あるいは代えて既に推定したステートの最適値に基づいて最適値を推定するので、ステートの最適値を高精度で推定することができる。
【0135】
【0136】
本発明の実施形態によれば、以下のメモリシステム又はリード方法が提供される。
【0137】
（１）夫々が複数ビットのデータを記憶するように構成された複数のメモリセルを備える不揮発性メモリと、
前記不揮発性メモリに電気的に接続されるコントローラと、を具備し、
前記データをリードするための第１数の読み出し電圧の初期値が決められており、
前記コントローラは、
前記第１数より多い第２数の電圧を前記不揮発性メモリに順次印加し、オン又はオフとなるメモリセルの数である第２数のビットカウントを順次求め、
前記第２数のビットカウントの夫々について隣接するビットカウントに対する差である前記第２数の差分ビットカウントを求め、
前記第２数の差分ビットカウントの中から前記第１数の読み出し電圧の中の第１読み出し電圧の初期値に対応する差分ビットカウントを含む前記第２数より少ない第３数の差分ビットカウントを求め、
前記第３数の差分ビットカウントに基づいて前記第１数の読み出し電圧の最適値を推定する、メモリシステム。
前記不揮発性メモリに電気的に接続されるコントローラと、を具備し、
前記データをリードするための第１数の読み出し電圧の初期値が決められており、
前記コントローラは、
前記第１数より多い第２数の電圧を前記不揮発性メモリに順次印加し、オン又はオフとなるメモリセルの数である第２数のビットカウントを順次求め、
前記第２数のビットカウントの夫々について隣接するビットカウントに対する差である前記第２数の差分ビットカウントを求め、
前記第２数の差分ビットカウントの中から前記第１数の読み出し電圧の中の第１読み出し電圧の初期値に対応する差分ビットカウントを含む前記第２数より少ない第３数の差分ビットカウントを求め、
前記第３数の差分ビットカウントに基づいて前記第１数の読み出し電圧の最適値を推定する、メモリシステム。
【0138】
（２）前記コントローラは、前記第２数の差分ビットカウントを求めた後、隣接する差分ビットカウント間に新たな差分ビットカウントを補間する、（１）記載のメモリシステム。
【0139】
（３）前記コントローラは、前記第２数のビットカウントを求めた後、隣接するビットカウント間に新たなビットカウントを補間する、（１）記載のメモリシステム。
【0140】
（４）前記コントローラは、前記第２数の差分ビットカウントの複数の極大値を検出し、前記第１読み出し電圧の初期値より低電圧側で最も高い電圧に対応する極大値と前記第１読み出し電圧の初期値より高電圧側で最も低い電圧に対応する極大値との間の複数の差分ビットカウントを前記第３数の差分ビットカウントとして求める、（１）乃至（３）のいずれかに記載のメモリシステム。
【0141】
（５）前記コントローラは、前記第２数の差分ビットカウントの中の連続する第１差分ビットカウント、第２差分ビットカウント、及び第３差分ビットカウントについて、前記第２差分ビットカウントが前記第１差分ビットカウントと前記第３差分ビットカウントより大きい場合、前記第２差分ビットカウントを極大値として検出する、（４）記載のメモリシステム。
【0142】
（６）前記コントローラは、前記第２数の差分ビットカウントを入力し、前記第３数の差分ビットカウントを出力する推定部を具備し、
前記推定部は、ニューラルネットワークにおける行列演算回路を具備する、（１）乃至（５）のいずれかに記載のメモリシステム。
前記推定部は、ニューラルネットワークにおける行列演算回路を具備する、（１）乃至（５）のいずれかに記載のメモリシステム。
【0143】
（７）前記コントローラは、総ビットカウントに対する前記ビットカウントの比に基づいて前記第１数の読み出し電圧に夫々対応する前記第１数のビットカウントを求め、
前記第１数のビットカウントの中の第１ビットカウントと、前記第１ビットカウントより高い電圧側の第１所定数の差分ビットカウントと、前記第１ビットカウントより低い電圧側の第２所定数の差分ビットカウントを前記第３数の差分ビットカウントとして求める、（１）乃至（６）のいずれかに記載のメモリシステム。
前記第１数のビットカウントの中の第１ビットカウントと、前記第１ビットカウントより高い電圧側の第１所定数の差分ビットカウントと、前記第１ビットカウントより低い電圧側の第２所定数の差分ビットカウントを前記第３数の差分ビットカウントとして求める、（１）乃至（６）のいずれかに記載のメモリシステム。
【0144】
（８）前記コントローラは、前記第３数の差分ビットカウント及び前記不揮発性メモリの固有情報に基づいて前記第１数の読み出し電圧の最適値を推定する、（１）乃至（６）のいずれかに記載のメモリシステム。
【0145】
（９）前記固有情報は、前記メモリセルのライト／イレーズサイクル数、前記不揮発性メモリのロット情報、前記不揮発性メモリのウェハー内の座標、前記不揮発性メモリの温度を含む、（８）記載のメモリシステム。
【0146】
（１０）前記コントローラは、
前記第１数の読み出し電圧の最適値を、推定精度の高い順に順次推定し、
前記第３数の差分ビットカウントに基づいて第１読み出し電圧の第１最適値を推定し、
前記第３数の差分ビットカウントと前記第１最適値に基づいて第２読み出し電圧の第２最適値を推定する、（１）乃至（９）のいずれかに記載のメモリシステム。
前記第１数の読み出し電圧の最適値を、推定精度の高い順に順次推定し、
前記第３数の差分ビットカウントに基づいて第１読み出し電圧の第１最適値を推定し、
前記第３数の差分ビットカウントと前記第１最適値に基づいて第２読み出し電圧の第２最適値を推定する、（１）乃至（９）のいずれかに記載のメモリシステム。
【0147】
（１１）前記コントローラは、
前記第１数の読み出し電圧の最適値を、推定精度の高い順に順次推定し、
前記第３数の差分ビットカウントに基づいて第１読み出し電圧の第１最適値を推定し、
前記第３数より１つ少ない数の差分ビットカウントと前記第１最適値に基づいて第２読み出し電圧の第２最適値を推定する、（１）乃至（９）のいずれかに記載のメモリシステム。
前記第１数の読み出し電圧の最適値を、推定精度の高い順に順次推定し、
前記第３数の差分ビットカウントに基づいて第１読み出し電圧の第１最適値を推定し、
前記第３数より１つ少ない数の差分ビットカウントと前記第１最適値に基づいて第２読み出し電圧の第２最適値を推定する、（１）乃至（９）のいずれかに記載のメモリシステム。
【0148】
（１２）前記コントローラは、
前記第１数の読み出し電圧の最適値を、推定精度の高い順に順次推定し、
前記第３数の差分ビットカウントに基づいて第１読み出し電圧の第１最適値を推定し、
前記第３数の差分ビットカウントと前記第１最適値に基づいて第２読み出し電圧の第２最適値を推定し、
前記第３数の差分ビットカウントと前記第２最適値に基づいて第３読み出し電圧の第２最適値を推定する、（1）乃至（９）のいずれかに記載のメモリシステム。
前記第１数の読み出し電圧の最適値を、推定精度の高い順に順次推定し、
前記第３数の差分ビットカウントに基づいて第１読み出し電圧の第１最適値を推定し、
前記第３数の差分ビットカウントと前記第１最適値に基づいて第２読み出し電圧の第２最適値を推定し、
前記第３数の差分ビットカウントと前記第２最適値に基づいて第３読み出し電圧の第２最適値を推定する、（1）乃至（９）のいずれかに記載のメモリシステム。
【0149】
（１３）夫々が複数ビットのデータを記憶するように構成された複数のメモリセルを備える不揮発性メモリを具備し、
前記データをリードするための第１数の読み出し電圧の初期値が決められているメモリシステムのリード方法であって、
前記第１数より多い第２数の電圧を前記不揮発性メモリに順次印加し、オン又はオフとなるメモリセルの数である第２数のビットカウントを順次求め、
前記第２数のビットカウントの夫々について隣接するビットカウントに対する差である前記第２数の差分ビットカウントを求め、
前記第２数の差分ビットカウントの中から前記第１数の読み出し電圧の中の第１読み出し電圧の初期値に対応する差分ビットカウントを含む前記第２数より少ない第３数の差分ビットカウントを求め、
前記第３数の差分ビットカウントに基づいて前記第１数の読み出し電圧の最適値を推定する、リード方法。
前記データをリードするための第１数の読み出し電圧の初期値が決められているメモリシステムのリード方法であって、
前記第１数より多い第２数の電圧を前記不揮発性メモリに順次印加し、オン又はオフとなるメモリセルの数である第２数のビットカウントを順次求め、
前記第２数のビットカウントの夫々について隣接するビットカウントに対する差である前記第２数の差分ビットカウントを求め、
前記第２数の差分ビットカウントの中から前記第１数の読み出し電圧の中の第１読み出し電圧の初期値に対応する差分ビットカウントを含む前記第２数より少ない第３数の差分ビットカウントを求め、
前記第３数の差分ビットカウントに基づいて前記第１数の読み出し電圧の最適値を推定する、リード方法。
【0150】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を生成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【0151】
１２…メモリシステム、２０…メモリコントローラ、２４…ＲＡＭ、２８…ＣＰＵ、２８ａ…最適電圧推定モジュール、３２…ＮＡＮＤコントローラ、３６…読み出し電圧情報、３８…推定器
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
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【図18】
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【図20】
【図21】
【図22】