特開 2024-135056 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024135056

(43)【公開日】2024-10-04

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 43/50 20230101AFI20240927BHJP

   H10B 43/27 20230101ALI20240927BHJP

   H10B 43/10 20230101ALI20240927BHJP

   H01L 21/336 20060101ALI20240927BHJP

   H10B 41/10 20230101ALI20240927BHJP

   H10B 41/27 20230101ALI20240927BHJP

   H10B 41/50 20230101ALI20240927BHJP

【ＦＩ】

H10B43/50

H10B43/27

H10B43/10

H01L29/78 371

H10B41/10

H10B41/27

H10B41/50

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2023045555

(22)【出願日】2023-03-22

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】今野 拓也

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083ER22

5F083GA10

5F083GA27

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA16

5F083LA21

5F083MA06

5F083MA16

5F083ZA28

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

(57)【要約】

【課題】 機械的な強度を高めることが可能な半導体記憶装置を提供する。
【解決手段】 実施形態に係る半導体記憶装置は、第１の方向に互いに離間して積層された複数の導電層を含む積層体２０と、それぞれが積層体内を第１の方向に延伸し且つ第２の方向及び第３の方向に配列された複数のピラー構造３１、３２、３３を含み、複数のピラー構造に含まれ且つそれぞれがＮＡＮＤストリング用に用いられる複数の第１のピラー構造３１を含む第１のピラー構造アレイを含むピラー構造アレイと、積層体内を第１及び第２の方向に延伸する第１の壁状構造４１と、積層体内を第１及び第３の方向に延伸する第２の壁状構造４２と、第１の壁状構造の内部を含んで第１及び第２の方向に延伸する第１の平面と、第２の壁状構造の内部を含んで第１及び第３の方向に延伸する第２の平面とが交差する位置に対応して設けられ、積層体内を第１の方向に延伸するサポート構造５０とを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の方向に互いに離間して積層された複数の導電層を含む積層体と、
それぞれが前記積層体内を前記第１の方向に延伸し且つ前記第１の方向と交差する第２の方向及び前記第１及び第２の方向と交差する第３の方向に配列された複数のピラー構造を含むピラー構造アレイであって、前記複数のピラー構造に含まれ且つそれぞれがＮＡＮＤストリング用に用いられる複数の第１のピラー構造を含む第１のピラー構造アレイを含むピラー構造アレイと、
前記積層体内を前記第１及び第２の方向に延伸し、前記ピラー構造アレイを前記第３の方向で区画する第１の壁状構造と、
前記積層体内を前記第１及び第３の方向に延伸し、前記ピラー構造アレイの前記第２の方向の端部に沿って設けられた第２の壁状構造と、
前記第１の壁状構造の内部を含んで前記第１及び第２の方向に延伸する第１の平面と、前記第２の壁状構造の内部を含んで前記第１及び第３の方向に延伸する第２の平面とが交差する位置に対応して設けられ、前記積層体内を前記第１の方向に延伸するサポート構造と、
を備えることを特徴とする半導体記憶装置。

【請求項2】

前記ピラー構造アレイは、前記第１のピラー構造アレイと前記第２の壁状構造との間に設けられ、前記複数のピラー構造に含まれ且つそれぞれがＮＡＮＤストリング用に用いられない複数の第２のピラー構造を含む第２のピラー構造アレイをさらに含む
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項3】

前記複数の第２のピラー構造のそれぞれは、前記複数の第１のピラー構造のそれぞれとは異なる構造を有している
ことを特徴とする請求項２に記載の半導体記憶装置。

【請求項4】

前記サポート構造は、前記複数の第２のピラー構造の材料と同じ材料で形成されている
ことを特徴とする請求項２に記載の半導体記憶装置。

【請求項5】

前記積層体は、第１の積層部分及び第２の積層部分を含み、
前記複数の第１のピラー構造は、前記第１の積層部分内を前記第１の方向に延伸し、
前記複数の第２のピラー構造は、前記第２の積層部分内を前記第１の方向に延伸する
ことを特徴とする請求項２に記載の半導体記憶装置。

【請求項6】

前記第２の積層部分で前記複数の導電層にそれぞれ接続された複数のコンタクトをさらに備える
ことを特徴とする請求項５に記載の半導体記憶装置。

【請求項7】

複数のコンタクトの中の第１のコンタクトは、前記複数の導電層の中の第１の導電層に接続され、
前記第１のコンタクトは、前記第１の導電層よりも上層側に位置する１以上の前記導電層を貫通している
ことを特徴とする請求項６に記載の半導体記憶装置。

【請求項8】

前記サポート構造は、前記複数のコンタクトの材料と同じ材料で形成されている
ことを特徴とする請求項６に記載の半導体記憶装置。

【請求項9】

それぞれが前記積層体内を前記第１の方向に延伸し且つそれぞれがＮＡＮＤストリング用に用いられない複数のダミーピラー構造を含むダミーピラー構造アレイをさらに含み、
前記第２の壁状構造は、前記第２のピラー構造アレイと前記ダミーピラー構造アレイとの間に設けられている
ことを特徴とする請求項６に記載の半導体記憶装置。

【請求項10】

前記積層体は、第３の積層部分をさらに含み、
前記複数のダミーピラー構造のそれぞれは、前記第３の積層部分内を前記第１の方向に延伸する
ことを特徴とする請求項９に記載の半導体記憶装置。

【請求項11】

それぞれが前記積層体内を前記第１の方向に延伸し且つそれぞれがＮＡＮＤストリング用に用いられない複数のダミーピラー構造を含むダミーピラー構造アレイをさらに含み、
前記第２の壁状構造は、前記第１のピラー構造アレイと前記ダミーピラー構造アレイとの間に設けられている
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項12】

前記サポート構造は、前記積層体、前記第１の壁状構造及び前記第２の壁状構造に接している
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項13】

前記サポート構造は柱状の形状を有する
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項14】

前記第１の方向から見て、前記サポート構造は円状パターンを有する
ことを特徴とする請求項１３に記載の半導体記憶装置。

【請求項15】

前記第１の方向から見て、前記サポート構造は円状パターンの１以上の部分が欠けたパターンを有する
ことを特徴とする請求項１３に記載の半導体記憶装置。

【請求項16】

前記サポート構造は、それぞれが柱状の形状を有する複数の部分に分割されている
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項17】

前記積層体は、前記第１の方向に交互に積層された前記複数の導電層及び複数の絶縁層を含む
ことを特徴とする請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

複数のメモリセルが積層された３次元構造を有するＮＡＮＤ型の不揮発性半導体記憶装置では、機械的な強度を高めることが望まれている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－０２６５１８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

機械的な強度を高めることが可能な半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体記憶装置は、第１の方向に互いに離間して積層された複数の導電層を含む積層体と、それぞれが前記積層体内を前記第１の方向に延伸し且つ前記第１の方向と交差する第２の方向及び前記第１及び第２の方向と交差する第３の方向に配列された複数のピラー構造を含むピラー構造アレイであって、前記複数のピラー構造に含まれ且つそれぞれがＮＡＮＤストリング用に用いられる複数の第１のピラー構造を含む第１のピラー構造アレイを含むピラー構造アレイと、前記積層体内を前記第１及び第２の方向に延伸し、前記ピラー構造アレイを前記第３の方向で区画する第１の壁状構造と、前記積層体内を前記第１及び第３の方向に延伸し、前記ピラー構造アレイの前記第２の方向の端部に沿って設けられた第２の壁状構造と、前記第１の壁状構造の内部を含んで前記第１及び第２の方向に延伸する第１の平面と、前記第２の壁状構造の内部を含んで前記第１及び第３の方向に延伸する第２の平面とが交差する位置に対応して設けられ、前記積層体内を前記第１の方向に延伸するサポート構造と、を備える。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体記憶装置の構成を模式的に示した平面パターン図である。

【図2】実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。

【図3】実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。

【図4】実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。

【図5】実施形態に係る半導体記憶装置のピラー構造の構成を模式的に示した断面図である。

【図6】実施形態に係る半導体記憶装置のピラー構造の構成を模式的に示した断面図である。

【図7A】実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した平面パターン図である。

【図7B】実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した平面パターン図である。

【図7C】実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した平面パターン図である。

【図7D】実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した平面パターン図である。

【図7E】実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した平面パターン図である。

【図7F】実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した平面パターン図である。

【図8A】実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。

【図8B】実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。

【図8C】実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。

【図8D】実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。

【図8E】実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。

【図8F】実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。

【図8G】実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。

【図9】実施形態に係る半導体記憶装置のサポート構造の第１の変形例の構成を模式的に示した平面パターン図である。

【図10】実施形態に係る半導体記憶装置のサポート構造の第２の変形例の構成を模式的に示した平面パターン図である。

【図11】実施形態の変形例に係る半導体記憶装置の構成を模式的に示した平面パターン図である。

【図12】実施形態の変形例に係る半導体記憶装置の構成を模式的に示した断面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。

【0008】

図１は、実施形態に係る３次元構造を有するＮＡＮＤ型の不揮発性半導体記憶装置の構成を模式的に示した平面パターン図である。図２、図３及び図４は、図１に示した不揮発性半導体記憶装置の構成を模式的に示した断面図である。図１のＡ－Ａ線に沿った断面が図２に対応し、図１のＢ－Ｂ線に沿った断面が図３に対応し、図１のＣ－Ｃ線に沿った断面が図４に対応する。

【0009】

なお、図１等に示されたＸ方向、Ｙ方向及びＺ方向は互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は互いに直交している。

【0010】

本実施形態に係る半導体記憶装置は、メイン領域１００及びダミー領域２００を含んでおり、メイン領域１００及びダミー領域２００は同一の半導体基板上に設けられている。メイン領域１００には、Ｘ方向で隣接するメモリ領域１１０及びコンタクト領域１２０が含まれている。

【0011】

メイン領域１００及びダミー領域２００には、半導体基板を含む下部領域１０上に、積層体２０、複数のピラー構造（第１のピラー構造）３１、複数のピラー構造（第２のピラー構造）３２、複数のピラー構造（ダミーピラー構造）３３、複数の壁状構造（第１の壁状構造）４１、壁状構造（第２の壁状構造）４２、複数のサポート構造５０及び複数のコンタクト６０を含む構造が設けられている。

【0012】

積層体２０は、メモリ領域１１０に設けられた積層部分（第１の積層部分）２０Ａと、コンタクト領域１２０に設けられた積層部分（第２の積層部分）２０Ｂと、ダミー領域２００に設けられた積層部分（第３の積層部分）２０Ｃとを含んでいる。

【0013】

また、積層体２０は、Ｚ方向に互いに離間して積層された複数の導電層２１を含んでいる。より具体的には、積層体２０は、Ｚ方向に互いに離間して積層された複数の導電層２１及び複数の絶縁層２２を含んでいる。

【0014】

各導電層２１は、ＮＡＮＤストリングに対するワード線又は選択ゲート線として機能する。ＮＡＮＤストリングは、１以上の下部選択トランジスタと、１以上の上部選択トランジスタと、１以上の下部選択トランジスタと１以上の上部選択トランジスタとの間に設けられた複数のメモリセルとがＺ方向に積層された構造を有している。各絶縁層２２は隣接する導電層２１間を絶縁する機能を有している。導電層２１はタングステン等の金属材料で形成され、絶縁層２２はシリコン酸化物等の絶縁材料で形成されている。最下の導電層２１を含む１以上の導電層２１が下部選択ゲート線として機能し、最上の導電層２１を含む１以上の導電層２１が上部選択ゲート線として機能する。また、最下の導電層２１を含む１以上の導電層２１と最上の導電層２１を含む１以上の導電層２１との間に設けられた複数の導電層２１がワード線として機能する。

【0015】

複数のピラー構造３１及び複数のピラー構造３２はメイン領域１００に設けられ、複数のピラー構造３３はダミー領域２００に設けられている。各ピラー構造３１、各ピラー構造３２及び各ピラー構造３３は、積層体２０内をＺ方向に延伸している。

【0016】

複数のピラー構造３１は、メモリ領域１１０に設けられ、積層部分２０Ａ内をＺ方向に延伸している。各ピラー構造３１は、ＮＡＮＤストリング用に用いられる。すなわち、ピラー構造３１とピラー構造３１を囲む複数の導電層２１とによってＮＡＮＤストリングが形成される。より具体的には、ワード線として機能する１つの導電層２１とピラー構造３１のワード線として機能する１つの導電層２１に囲まれた部分とによって１つのメモリセルが形成され、選択ゲート線として機能する１つの導電層２１とピラー構造３１の選択ゲート線として機能する１つの導電層２１に囲まれた部分とによって１つの選択ゲートが形成される。

【0017】

図５及び図６はそれぞれ、ピラー構造３１の構成を模式的に示した断面図である。図５はＺ方向に対して平行な断面図であり、図６はＺ方向に対して垂直な断面図である。

【0018】

図５及び図６に示すように、ピラー構造３１は、コア絶縁層３１ａ、コア絶縁層３１ａの側面を囲む半導体層３１ｂ、半導体層３１ｂの側面を囲むトンネル絶縁層３１ｃ、トンネル絶縁層３１ｃの側面を囲む電荷蓄積層３１ｄ、及び電荷蓄積層３１ｄの側面を囲むブロック絶縁層３１ｅを含んでいる。

【0019】

複数のピラー構造３２は、コンタクト領域１２０に設けられ、積層部分２０Ｂ内をＺ方向に延伸している。各ピラー構造３２は、ＮＡＮＤストリング用には用いられない。複数のピラー構造３２は、後述するリプレース処理の際に複数の絶縁層２２を支える機能を有している。また、各ピラー構造３２は、各ピラー構造３１とは異なる構造を有しており、各ピラー構造３１の材料とは異なる材料で形成されている。

【0020】

複数のピラー構造３３は、ダミー領域２００に設けられ、積層部分２０Ｃ内をＺ方向に延伸している。各ピラー構造３３は、ＮＡＮＤストリング用には用いられず、各ピラー構造３１とは異なる構造を有している。また、各ピラー構造３３は、各ピラー構造３２と同じ構造を有しており、各ピラー構造３２の材料と同じ材料で形成されている。

【0021】

メイン領域１００に含まれる複数のピラー構造３１及び複数のピラー構造３２はＸ方向及びＹ方向に配列されており、メイン領域１００に含まれる複数のピラー構造３１及び複数のピラー構造３２によってピラー構造アレイ３０Ａが構成される。

【0022】

したがって、メモリ領域１１０に含まれる複数のピラー構造３１もＸ方向及びＹ方向に配列されており、メモリ領域１１０に含まれる複数のピラー構造３１によってピラー構造アレイ（第１のピラー構造アレイ）３１Ａが構成される。

【0023】

同様に、コンタクト領域１２０に含まれる複数のピラー構造３２もＸ方向及びＹ方向に配列されており、コンタクト領域１２０に含まれる複数のピラー構造３２によってピラー構造アレイ（第２のピラー構造アレイ）３２Ａが構成される。

【0024】

また、ダミー領域２００に含まれる複数のピラー構造３３もＸ方向及びＹ方向に配列されており、ダミー領域２００に含まれる複数のピラー構造３３によってピラー構造アレイ（ダミーピラー構造アレイ）３３Ａが構成される。

【0025】

複数の壁状構造４１はＹ方向に配列されており、複数の壁状構造４１のそれぞれは積層体２０内をＸ方向及びＺ方向に延伸している。

【0026】

複数の壁状構造４１のそれぞれは、メイン領域１００をＹ方向で区画（分割）するものであり、複数の壁状構造４１によってメイン領域１００がＹ方向で複数のサブ領域に区画（分割）されている。すなわち、複数の壁状構造４１のそれぞれはピラー構造アレイ３０ＡをＹ方向で区画（分割）するものであり、複数の壁状構造４１によってピラー構造アレイ３０ＡがＹ方向で複数のサブアレイに区画（分割）されている。

【0027】

したがって、複数の壁状構造４１のそれぞれによってメモリ領域１１０もＹ方向で区画（分割）されており、複数の壁状構造４１によってメモリ領域１１０がＹ方向で複数のサブ領域に区画（分割）されている。すなわち、複数の壁状構造４１のそれぞれによってピラー構造アレイ３１ＡがＹ方向で区画（分割）され、複数の壁状構造４１によってピラー構造アレイ３１ＡがＹ方向で複数のサブアレイに区画（分割）されている。

【0028】

同様に、複数の壁状構造４１のそれぞれによってコンタクト領域１２０もＹ方向で区画（分割）されており、複数の壁状構造４１によってコンタクト領域１２０がＹ方向で複数のサブ領域に区画（分割）されている。すなわち、複数の壁状構造４１のそれぞれによってピラー構造アレイ３２ＡがＹ方向で区画（分割）され、複数の壁状構造４１によってピラー構造アレイ３２ＡがＹ方向で複数のサブアレイに区画（分割）されている。

【0029】

壁状構造４２は、積層体２０内をＹ向及びＺ方向に延伸している。壁状構造４２は、ピラー構造アレイ３０ＡのＸ方向の端部に沿って設けられており、ピラー構造アレイ３２Ａとピラー構造アレイ３３Ａとの間に設けられている。また、ピラー構造アレイ３２Ａは、ピラー構造アレイ３１Ａと壁状構造４２との間に設けられている。

【0030】

複数のサポート構造５０は、Ｙ方向に配列されている。各サポート構造５０は、壁状構造４１の内部を含んでＸ及びＺ方向に延伸する第１の平面と、壁状構造４２の内部を含んでＹ及びＺ方向に延伸する第２の平面とが交差する位置に対応して設けられており、積層体２０内をＺ方向に延伸している。したがって、各サポート構造５０は、積層体２０、壁状構造４１及び壁状構造４２に接している。各サポート構造５０はＺ方向に延伸する柱状の形状を有しており、Ｚ向から見て各サポート構造５０は円状パターンを有している。

【0031】

複数のサポート構造５０は、後述するリプレース処理の際に複数の絶縁層２２を支える機能を有している。特に、各サポート構造５０は、リプレース処理の際に、壁状構造４１と壁状構造４２とによって区画された領域のコーナー部分で複数の絶縁層２２を効果的に支える機能を有している。

【0032】

複数のコンタクト６０は、積層部分２０Ｂで複数の導電層２１にそれぞれ接続されている。具体的には、図２に示されるように、各コンタクト６０は対応する導電層２１に接続されており、最上の導電層２１に接続されたコンタクト６０を除く各コンタクト６０は、対応する導電層２１よりも上層側に位置する１以上の導電層２１を貫通して対応する導電層２１に接続されている。

【0033】

図７Ａ～図７Ｆは、本実施形態に係る半導体記憶装置の第１の製造方法を模式的に示した平面パターン図である。

【0034】

まず、図７Ａに示す構造を形成する。具体的には、積層体２０を形成するための予備的な積層体２０ｐを形成する。予備的な積層体２０ｐは、絶縁層２２と導電層２１でリプレースされる犠牲層とが交互に積層された構造を有している。続いて、予備的な積層体２０ｐに、同一の工程で、ピラー構造３１用のホール３１ｈ、ピラー構造３２用のホール３２ｈ、ピラー構造３３用のホール３３ｈ、及びサポート構造５０用のホール５０ｈを形成する。

【0035】

次に、図７Ｂに示す構造を形成する。具体的には、ホール３１ｈ内には、図５及び図６に示したようなピラー構造３１を形成する。ホール３２ｈ、ホール３３ｈ及びホール５０ｈは、同一の工程でシリコン酸化物層等の絶縁材料で埋められ、ピラー構造３２、ピラー構造３３及びサポート構造５０が形成される。

【0036】

次に、図７Ｃに示す構造を形成する。具体的には、予備的な積層体２０ｐにコンタクト６０用の複数のホールを形成し、複数のホール内にアモルファスシリコン層等の犠牲層６０ｓを形成する。

【0037】

次に、図７Ｄに示す構造を形成する。具体的には、予備的な積層体２０ｐに、壁状構造４１用の溝４１ｔ及び壁状構造４２用の溝４２ｔを形成する。

【0038】

次に、図７Ｅに示す構造を形成する。具体的には、以下のようにして、リプレース処理を行う。まず、溝４１ｔ及び４２ｔを通して予備的な積層体２０ｐの犠牲層をエッチングし、予備的な積層体２０ｐの複数の絶縁層２２間に複数のスペースを形成する。このときに、予備的な積層体２０ｐには溝４１ｔ及び４２ｔが形成されており、且つ予備的な積層体２０ｐの複数の絶縁層２２間には複数のスペースが形成されている。そのため、予備的な積層体２０ｐの強度が弱くなっている。本実施形態では、予めサポート構造５０が形成されているため、予備的な積層体２０ｐの強度を高めることが可能である。

【0039】

続いて、複数のスペースをタングステン等の導電材料で埋めて複数の導電層２１を形成する。これにより、複数の導電層２１と複数の絶縁層２２とが交互に積層された積層体２０が形成される。また、溝４１ｔ及び４２ｔもタングステン等の導電材料で埋められ、壁状構造４１及び４２が形成される。

【0040】

次に、図７Ｆに示す構造を形成する。具体的には、犠牲層６０ｓをタングステン等の導電材料でリプレースすることで、コンタクト６０が形成される。

【0041】

以上のようにして、図１、図２、図３及び図４に示したような構造を有する半導体記憶装置が得られる。上述したことからわかるように、本製造方法では、サポート構造５０はピラー構造３２及び３３の材料と同じ材料で形成される。

【0042】

図８Ａ～図８Ｇは、本実施形態に係る半導体記憶装置の第２の製造方法を模式的に示した平面パターン図である。

【0043】

まず、図８Ａに示す構造を形成する。具体的には、第１の製造方法と同様にして、絶縁層２２と犠牲層とが交互に積層された予備的な積層体２０ｐを形成する。続いて、予備的な積層体２０ｐに、ピラー構造３１用のホール３１ｈ、ピラー構造３２用のホール３２ｈ及びピラー構造３３用のホール３３ｈを形成する。

【0044】

次に、図８Ｂに示す構造を形成する。具体的には、ホール３１ｈ内には、図５及び図６に示したようなピラー構造３１を形成する。ホール３２ｈ及びホール３３ｈは、同一の工程でシリコン酸化物層等の絶縁材料で埋められ、ピラー構造３２及びピラー構造３３が形成される。

【0045】

次に、図８Ｃに示す構造を形成する。具体的には、予備的な積層体２０ｐに、同一の工程で、サポート構造５０用のホール５０ｈ及びコンタクト６０用のホール６０ｈを形成する。

【0046】

次に、図８Ｄに示す構造を形成する。具体的には、ホール５０ｈ及びホール６０ｈをアモルファスシリコン等の犠牲材料で埋め、同一の工程でサポート構造５０用の犠牲層５０ｓ及びコンタクト６０用の犠牲層６０ｓを形成する。

【0047】

次に、図８Ｅに示す構造を形成する。具体的には、予備的な積層体２０ｐに、壁状構造４１用の溝４１ｔ及び壁状構造４２用の溝４２ｔを形成する。

【0048】

次に、図８Ｆに示す構造を形成する。具体的には、第１の製造方法と同様にして、リプレース処理を行うことで積層体２０が形成され、さらに、壁状構造４１及び４２が形成される。本製造方法では、リプレース処理の際に、サポート構造５０用の犠牲層５０ｓが形成されている。そのため、第１の製造方法と同様に、リプレース処理の際に、予備的な積層体２０ｐの強度を高めることが可能である。

【0049】

次に、図８Ｇに示す構造を形成する。具体的には、犠牲層５０ｓ及び犠牲層６０ｓをタングステン等の導電材料でリプレースすることで、同一の工程でサポート構造５０及びコンタクト６０が形成される。

【0050】

以上のようにして、図１、図２、図３及び図４に示したような構造を有する半導体記憶装置が得られる。上述したことからわかるように、本製造方法では、サポート構造５０はコンタクト６０の材料と同じ材料で形成される。

【0051】

なお、上述した第２の製造方法の図８Ｇの工程において、犠牲層５０ｓをタングステン等の導電材料でリプレースせずに、犠牲層５０ｓを用いてサポート構造５０を形成してもよい。

【0052】

以上のように、本実施形態では、リプレース処理を行う際に、サポート構造５０或いはサポート構造５０用の犠牲層５０ｓが予め形成されているため、予備的な積層体２０ｐの強度を高めることが可能である。したがって、本実施形態では、機械的な強度が高められた半導体記憶装置を得ることが可能である。

【0053】

また、本実施形態では、サポート構造５０を他の構成要素（ピラー構造３２及び３３、或いはコンタクト６０）と同一の工程で形成することができ、サポート構造５０の形成に伴う製造工程の増加を抑制することが可能である。

【0054】

図９は、本実施形態における半導体記憶装置のサポート構造５０の第１の変形例の構成を模式的に示した平面パターン図である。

【0055】

上述した実施形態では、Ｚ向から見て、サポート構造５０は円状パターンを有していたが、本変形例では、Ｚ向から見て、サポート構造５０は円状パターンの１以上の部分が欠けたパターンを有している。具体的には、壁状構造４１及び４２の少なくとも一方（図９に示した例では、壁状構造４１及び４２の両方）によって、円状パターンの１以上の部分が欠けている。

【0056】

本変形例のような形状を有するサポート構造５０を用いても、上述した実施形態と同様の効果を得ることが可能である。

【0057】

図１０は、本実施形態における半導体記憶装置のサポート構造５０の第２の変形例の構成を模式的に示した平面パターン図である。

【0058】

本変形例では、サポート構造５０は、それぞれが柱状の形状を有する複数のサブ部分５０ｐに分割されている。具体的には、壁状構造４１及び４２の少なくとも一方（図１０に示した例では、壁状構造４１及び４２の両方）によって、サポート構造５０が複数のサブ部分５０ｐに分割されている。より具体的には、Ｚ向から見て、サポート構造５０は、円状パターンが複数のサブパターンに分割された形状を有している。

【0059】

本変形例のような形状を有するサポート構造５０を用いても、上述した実施形態と同様の効果を得ることが可能である。

【0060】

図１１は、本実施形態の変形例に係る半導体記憶装置の構成を模式的に示した平面パターン図である。図１２は、図１１に示した半導体記憶装置の構成を模式的に示した断面図である。図１１のＡ－Ａ線に沿った断面が図１２に対応する。

【0061】

上述した実施形態では、主として、メモリ領域１１０のＸ方向における一方の端部側の構成（メモリ領域１１０のコンタクト領域１２０側の構成）について説明した。本変形例は、メモリ領域１１０のＸ方向における他方の端部側の構成（メモリ領域１１０のコンタクト領域１２０と反対側の構成）に関するものである。

【0062】

図１１及び図１２に示すように、メモリ領域１１０の他方の端部側には複数のピラー構造（ダミーピラー構造）３３ｘが設けられたダミー領域２００ｘが設けられており、壁状構造（第２の壁状構造）４２ｘがピラー構造アレイ（第１のピラー構造アレイ）３１Ａとピラー構造アレイ（ダミーピラー構造アレイ）３３Ａｘとの間に設けられている。上述した実施形態と同様に、サポート構造５０ｘは、壁状構造４１の内部を含んでＸ及びＺ方向に延伸する第１の平面と、壁状構造４２ｘの内部を含んでＹ及びＺ方向に延伸する第２の平面とが交差する位置に対応して設けられ、積層体２０内をＺ方向に延伸している。本変形例におけるダミー領域２００ｘ、ピラー構造３３ｘ、ピラー構造アレイ３３Ａｘ、壁状構造４２ｘ及びサポート構造５０ｘの基本的な構成は、上述した実施形態のダミー領域２００、ピラー構造３３、ピラー構造アレイ３３Ａ、壁状構造４２及びサポート構造５０の構成と同様である。

【0063】

なお、メモリ領域１１０の一方の端部側では、上述した実施形態と同様に、ピラー構造アレイ３２Ａを含んだコンタクト領域１２０及びピラー構造アレイ３３Ａを含んだダミー領域２００が設けられていてもよいが、必ずしも上述した実施形態の構成に限定されるものではない。例えば、コンタクト領域１２０の積層体２０は、Ｘ方向に階段状に加工された端部を有していてもよい。この場合、階段状の端部に位置する複数の導電層２１に複数のコンタクト６０が接続されている。また、この場合には、ピラー構造アレイ３３Ａを含んだダミー領域２００は設けられていなくてもよい。

【0064】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0065】

１０…下部領域
２０…積層体 ２０Ａ…積層部分（第１の積層部分）
２０Ｂ…積層部分（第２の積層部分） ２０Ｃ…積層部分（第３の積層部分）
２１…導電層 ２２…絶縁層
３０Ａ…ピラー構造アレイ
３１…ピラー構造（第１のピラー構造）
３１Ａ…ピラー構造アレイ（第１のピラー構造アレイ）
３２…ピラー構造（第２のピラー構造）
３２Ａ…ピラー構造アレイ（第２のピラー構造アレイ）
３３、３３ｘ…ピラー構造（ダミーピラー構造）
３３Ａ、３３Ａｘ…ピラー構造アレイ（ダミーピラー構造アレイ）
４１…壁状構造（第１の壁状構造） ４２、４２ｘ…壁状構造（第２の壁状構造）
５０、５０ｘ…サポート構造 ６０…コンタクト
１００…メイン領域 １１０…メモリ領域 １２０…コンタクト領域
２００、２００ｘ…ダミー領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図7E】

【図7F】

【図8A】

【図8B】

【図8C】

【図8D】

【図8E】

【図8F】

【図8G】

【図9】

【図10】

【図11】

【図12】