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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135063
(43)【公開日】2024-10-04
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/50 20230101AFI20240927BHJP
H10B 43/27 20230101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
H01L 21/8234 20060101ALI20240927BHJP
H10B 41/27 20230101ALI20240927BHJP
【ＦＩ】
H10B43/50
H10B43/27
H01L29/78 371
H01L27/088 E
H01L27/088 D
H10B41/27
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2023045570
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】宮崎 渉一
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048BA01
5F048BA19
5F048BA20
5F048BB09
5F048BB11
5F048BC03
5F048BC18
5F048BD07
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048CB01
5F048CB03
5F048CB04
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083ER23
5F083GA10
5F083JA02
5F083JA04
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083KA18
5F083LA10
5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083PR21
5F083PR29
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BH19
(57)【要約】
【課題】一実施形態は、電気的特性に優れた半導体記憶装置を提供する。
【解決手段】一実施形態の半導体記憶装置は、基板と積層体と複数の柱状体とコンタクトとを持つ。積層体は、複数のゲート電極層と複数の絶縁層が第１方向に交互に積層される。コンタクトは、複数のゲート電極層のうち第１電極層に設けられ、第１方向に延びる。コンタクトは、複数のゲート電極層のうち第２電極層を貫通する。コンタクトは、外周側から順に、第１方向に延びる、第１絶縁膜と、第２絶縁膜と、金属膜とを含む。第１絶縁膜の第１端部は、１方向において、第１電極層の内部に突出する。第２絶縁膜の第２端部は、第１電極層の第２電極層側の第１面と接している。第１絶縁膜の第１端部と第１電極層の第２電極層側とは反対側の第２面との距離ｔ１は、第２絶縁膜の第２端部と第１電極層の第２面との距離ｔ２より短い。
【選択図】図９
【解決手段】一実施形態の半導体記憶装置は、基板と積層体と複数の柱状体とコンタクトとを持つ。積層体は、複数のゲート電極層と複数の絶縁層が第１方向に交互に積層される。コンタクトは、複数のゲート電極層のうち第１電極層に設けられ、第１方向に延びる。コンタクトは、複数のゲート電極層のうち第２電極層を貫通する。コンタクトは、外周側から順に、第１方向に延びる、第１絶縁膜と、第２絶縁膜と、金属膜とを含む。第１絶縁膜の第１端部は、１方向において、第１電極層の内部に突出する。第２絶縁膜の第２端部は、第１電極層の第２電極層側の第１面と接している。第１絶縁膜の第１端部と第１電極層の第２電極層側とは反対側の第２面との距離ｔ１は、第２絶縁膜の第２端部と第１電極層の第２面との距離ｔ２より短い。
【選択図】図９
【特許請求の範囲】
【請求項1】
基板と、
前記基板の上方に設けられ、複数のゲート電極層と複数の絶縁層が第１方向に交互に積層された積層体と、
前記積層体内を前記第１方向に延びた複数の柱状体と、
前記複数のゲート電極層のうち第１電極層に設けられ、前記第１方向に延び、前記複数のゲート電極層のうち第２電極層を貫通するコンタクトと、
を備え、
前記コンタクトは、外周側から順に、
前記第１方向に延びる第１絶縁膜と、
前記第１方向に延びる第２絶縁膜と、
前記第１方向に延びる金属膜と、
を備え、
前記第１絶縁膜の第１端部は、前記第１方向において、前記第１電極層の内部に突出しており、
前記第２絶縁膜の第２端部は、前記第１電極層の前記第２電極層側の第１面と接しており、
前記第１絶縁膜の前記第１端部と前記第１電極層の前記第２電極層側とは反対側の第２面との距離ｔ１は、前記第２絶縁膜の前記第２端部と前記第１電極層の前記第２面との距離ｔ２より短い、
半導体記憶装置。
前記基板の上方に設けられ、複数のゲート電極層と複数の絶縁層が第１方向に交互に積層された積層体と、
前記積層体内を前記第１方向に延びた複数の柱状体と、
前記複数のゲート電極層のうち第１電極層に設けられ、前記第１方向に延び、前記複数のゲート電極層のうち第２電極層を貫通するコンタクトと、
を備え、
前記コンタクトは、外周側から順に、
前記第１方向に延びる第１絶縁膜と、
前記第１方向に延びる第２絶縁膜と、
前記第１方向に延びる金属膜と、
を備え、
前記第１絶縁膜の第１端部は、前記第１方向において、前記第１電極層の内部に突出しており、
前記第２絶縁膜の第２端部は、前記第１電極層の前記第２電極層側の第１面と接しており、
前記第１絶縁膜の前記第１端部と前記第１電極層の前記第２電極層側とは反対側の第２面との距離ｔ１は、前記第２絶縁膜の前記第２端部と前記第１電極層の前記第２面との距離ｔ２より短い、
半導体記憶装置。
【請求項2】
前記第２絶縁膜の前記第２端部と前記第１電極層の前記第２面との前記距離ｔ２は、前記第１電極層の厚みｔ３以上である、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記第１電極層は、前記第２絶縁膜の前記第２端部に向かって突出した凸部を含み、
前記凸部の幅は、前記金属膜の幅よりも広い、
請求項１に記載の半導体記憶装置。
前記凸部の幅は、前記金属膜の幅よりも広い、
請求項１に記載の半導体記憶装置。
【請求項4】
前記凸部は、前記コンタクトに対してセルフアラインに形成されている、
請求項３に記載の半導体記憶装置。
請求項３に記載の半導体記憶装置。
【請求項5】
前記第１絶縁膜の膜厚は、
前記凸部の前記第２絶縁膜側の端面と前記第１絶縁膜の内側面との交点と、前記第２電極層の前記第１電極層側の第３面と前記第１絶縁膜の外側面との交点との距離Ｄ１が、前記第１電極層と前記第２電極層との距離Ｄ２よりも長くなる条件を満足する、
請求項３に記載の半導体記憶装置。
前記凸部の前記第２絶縁膜側の端面と前記第１絶縁膜の内側面との交点と、前記第２電極層の前記第１電極層側の第３面と前記第１絶縁膜の外側面との交点との距離Ｄ１が、前記第１電極層と前記第２電極層との距離Ｄ２よりも長くなる条件を満足する、
請求項３に記載の半導体記憶装置。
【請求項6】
前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも大きい、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
メモリセルが３次元に配置されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１４／０３０６２７９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【0005】
一実施形態の半導体記憶装置は、基板と、積層体と、複数の柱状体と、コンタクトとを持つ。積層体は、基板の上方に設けられる。積層体は、複数のゲート電極層と複数の絶縁層が第１方向に交互に積層される。柱状体は、積層体内を第１方向に延びる。コンタクトは、複数のゲート電極層のうち第１電極層に設けられ、第１方向に延びる。コンタクトは、複数のゲート電極層のうち第２電極層を貫通する。コンタクトは、外周側から順に、第１方向に延びる第１絶縁膜と、第１方向に延びる第２絶縁膜と、第１方向に延びる金属膜と、を含む。第１絶縁膜の第１端部は、１方向において、第１電極層の内部に突出する。第２絶縁膜の第２端部は、第１電極層の第２電極層側の第１面と接している。第１絶縁膜の第１端部と第１電極層の第２電極層側とは反対側の第２面との距離ｔ１は、第２絶縁膜の第２端部と第１電極層の第２面との距離ｔ２より短い。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体記憶装置の構成の一部を示すブロック図。
【図2】第１実施形態のメモリセルアレイの一部の等価回路を示す図。
【図3】第１実施形態の半導体記憶装置の一部を示す断面図。
【図8】接続領域ＩＲにおける、コンタクトと導電層の配置関係を説明する図。
【図10】第１実施形態の半導体記憶装置の製造方法を説明する断面図。
【図11】第１実施形態の半導体記憶装置の製造方法を説明する断面図。
【発明を実施するための形態】
【0007】
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において、区別のための数字または英字を末尾に伴う参照符号は、互いに区別されなくてもよい場合、末尾の数字または英字が省略される場合がある。
【0008】
本出願では用語を以下のように定義する。「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、複数の要素が直接に接続される場合に限定されず、複数の要素が別の要素を間に介在させて接続される場合を含み得る。「重なる」とは、複数の要素が互いに接する場合に限定されず、複数の要素が離れている場合（ある方向から見た場合に複数の要素の投影像同士が重なる場合）を含み得る。
【0009】
＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向を、以下のように定義する。＋Ｘ方向は、後述するワード線ＷＬが延びた方向である（図３参照）。－Ｘ方向は、＋Ｘ方向の反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合、単にＸ方向と称する。＋Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、ビット線ＢＬが延びた方向である。－Ｙ方向は、＋Ｙ方向の反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合、単にＹ方向と称する。＋Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向である。＋Ｚ方向は、半導体基板２１から積層体４０に向かう方向である（図３参照）。－Ｚ方向は、＋Ｚ方向の反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合、単にＺ方向と称する。
【0010】
以下の説明では、＋Ｚ方向側を「上」、－Ｚ方向側を「下」と称する場合がある。また以下の説明では、Ｚ方向の位置を「高さ」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。Ｚ方向は、「第１方向」の一例である。Ｘ方向は、「第２方向」の一例である。Ｙ方向は、「第３方向」の一例である。以下に説明する図面では、説明と関連しない構成の図示が省略される場合がある。
【0011】
（第１実施形態）
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
【0012】
メモリセルアレイ１１は、複数のブロックＢＬＫ０～ＢＬＫ（ｋ－１）（ｋは１以上の整数）を含む。ブロックＢＬＫは、メモリセルトランジスタの集合である。ブロックＢＬＫは、データの消去単位として使用される。メモリセルアレイ１１には、複数のビット線および複数のワード線が設けられている。各メモリセルトランジスタは、１本のビット線と、１本のワード線とに関連付けられる。
【0013】
コマンドレジスタ１２は、半導体記憶装置１がホスト装置から受信するコマンドＣＭＤを保持する。アドレスレジスタ１３は、半導体記憶装置１がホスト装置から受信するアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、ブロックＢＬＫ、ワード線、およびビット線の選択に使用される。制御回路１４は、半導体記憶装置１の各種動作を制御する。例えば、制御回路１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づき、データの書き込み動作、読み出し動作、または消去動作などを実行する。
【0014】
ドライバモジュール１５は、電圧生成回路を含み、半導体記憶装置１の各種動作で使用される電圧を生成する。ロウデコーダモジュール１６は、選択されたワード線に対応する信号線に印加された電圧を、選択されたワード線に転送する。センスアンプモジュール１７は、書き込み動作において、各ビット線に所望の電圧を印加する。センスアンプモジュール１７は、読み出し動作において、各ビット線の電圧に基づいて各メモリセルトランジスタに記憶されたデータ値を判定し、判定結果を読み出しデータＤＡＴとしてホスト装置に転送する。
【0015】
＜２．メモリセルアレイの電気的構成＞
図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０～ＳＵ３を含む。
図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０～ＳＵ３を含む。
【0016】
各ストリングＳＴＲは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、１つ以上のドレイン側選択トランジスタＳＴＤ、および１つ以上のソース側選択トランジスタＳＴＳを含む。
【0017】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴｎは、直列接続されている。各メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積部を含む。メモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０～ＷＬｎのいずれかに接続されている。各メモリセルトランジスタＭＴは、ワード線ＷＬを介して制御ゲートに印加された電圧に応じて電荷蓄積部に電荷が蓄積され、データ値を不揮発に保持する。
【0018】
ドレイン側選択トランジスタＳＴＤのドレインは、当該ＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。ドレイン側選択トランジスタＳＴＤのソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの一端に接続されている。ドレイン側選択トランジスタＳＴＤの制御ゲートは、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３のいずれかに接続されている。ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲート線ＳＧＤを介して、ロウデコーダモジュール１６と電気的に接続されている。ドレイン側選択トランジスタＳＴＤは、対応するドレイン側選択ゲート線ＳＧＤに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとビット線ＢＬとを接続する。
【0019】
ソース側選択トランジスタＳＴＳのドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの他端に接続されている。ソース側選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに接続されている。ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとソース線ＳＬとを接続する。
【0020】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴｎの制御ゲートは、それぞれ対応するワード線ＷＬ０～ＷＬｎに共通接続されている。同一のストリングＳＴＲにおいて、ドレイン側選択トランジスタＳＴＤの制御ゲートは、対応するドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。メモリセルアレイ１１において、ビット線ＢＬは、複数のストリングＳＴＲにおいて同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有されている。
【0021】
＜３．半導体記憶装置の物理的構成＞
次に、半導体記憶装置１の物理的構成について説明する。
図３は、半導体記憶装置１の一部を示す断面図である。半導体記憶装置１は、例えば、第１チップ２と、第２チップ３とを有する。
次に、半導体記憶装置１の物理的構成について説明する。
図３は、半導体記憶装置１の一部を示す断面図である。半導体記憶装置１は、例えば、第１チップ２と、第２チップ３とを有する。
【0022】
＜３．１ 第１チップ＞
第１チップ２は、周辺回路を含む回路チップである。第１チップ２は、例えば、半導体基板２１、周辺回路２２、絶縁部２３、および複数のパッド２４を含む。
第１チップ２は、周辺回路を含む回路チップである。第１チップ２は、例えば、半導体基板２１、周辺回路２２、絶縁部２３、および複数のパッド２４を含む。
【0023】
半導体基板２１は、例えば、第１チップ２のベースとなる基板である。半導体基板２１の少なくとも一部は、Ｘ方向およびＹ方向に沿う板状である。半導体基板２１は、例えば、シリコンのような半導体材料により形成されている。
【0024】
半導体基板２１は、後述するメモリピラーＭＨが配置されたセル領域ＣＲと、セル領域ＣＲに隣接して配置され、メモリセルトランジスタＭＴに対応するワード線ＷＬに電圧を印可するための接続領域ＩＲとに分けられる。各領域の詳細は後述する。
【0025】
周辺回路２２は、上述したメモリセルアレイ１１を機能させるための回路である。周辺回路２２は、上述したコマンドレジスタ１２、アドレスレジスタ１３、制御回路１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７のうち１つ以上を含む。周辺回路２２は、例えば、複数のトランジスタ３１、複数の配線層３３、および複数のビア３４を含む。
【0026】
トランジスタ３１は、半導体基板２１上に設けられている。複数の配線層３３は、複数の高さに分かれて配置されている。各配線層３３は、Ｘ方向またはＹ方向に延びた複数の配線３３ａを含む。ビア３４は、第１チップ２内をＺ方向に延びた電気接続部である。複数のビア３４は、例えば、異なる高さに配置された２つの配線３３ａを接続するビア３４と、配線３３ａとパッド２４とを接続するビア３４とを含む。
【0027】
絶縁部２３は、複数のトランジスタ３１、複数の配線層３３、および複数のビア３４を覆う。複数のパッド２４は、絶縁部２３の表面に設けられている。各パッド２４は、ビア３４を介して配線３３ａに電気的に接続されている。
【0028】
＜３．２ 第２チップ＞
第２チップ３は、メモリセルアレイ１１を含むアレイチップである。第２チップ３は、例えば、メモリセルアレイ１１、絶縁部３５、および複数のパッド３６を有する。ここでは、絶縁部３５および複数のパッド３６について説明し、メモリセルアレイ１１については後述する。
第２チップ３は、メモリセルアレイ１１を含むアレイチップである。第２チップ３は、例えば、メモリセルアレイ１１、絶縁部３５、および複数のパッド３６を有する。ここでは、絶縁部３５および複数のパッド３６について説明し、メモリセルアレイ１１については後述する。
【0029】
絶縁部３５は、メモリセルアレイ１１を覆う。複数のパッド３６は、絶縁部３５の表面に設けられている。各パッド３６は、後述するメモリセルアレイ１１の配線部８０に含まれる配線（例えば配線８１または配線８３）に電気的に接続されている。本実施形態では、第１チップ２の複数のパッド２４と、第２チップ３の複数のパッド３６とが向かい合わせにされて貼合されることで、第１チップ２と第２チップ３とが一体化されている。
【0030】
なお、図３では、アレイチップである第２チップ３と、回路チップである第１チップ２とが貼り合わされた例を示したが（ＣＢＡ：CMOS Bonding Array）、本実施形態はこれに限定されない。例えば、メモリセルアレイ１１のＸ方向又はＹ方向の側方（周辺）に周辺回路２２があってもよい。また例えば、周辺回路２２が、メモリセルアレイ１１の下方に配置されてもよい（ＣＵＡ：CMOS Under Array）。
【0031】
＜４．メモリセルアレイの物理的構成＞
次に、メモリセルアレイ１１の物理的構成について説明する。
図３に示すように、メモリセルアレイ１１は、積層体４０、ソース線ＳＬ、複数のメモリピラーＭＨ、複数のＢＬ、導電層用のコンタクト７０、配線部８０、および複数の分断部９０（図６参照）を有する。
次に、メモリセルアレイ１１の物理的構成について説明する。
図３に示すように、メモリセルアレイ１１は、積層体４０、ソース線ＳＬ、複数のメモリピラーＭＨ、複数のＢＬ、導電層用のコンタクト７０、配線部８０、および複数の分断部９０（図６参照）を有する。
【0032】
＜４．１ 積層体＞
まず、積層体４０について説明する。
図４は、図３に示された半導体記憶装置１のＦ４線で囲まれた領域を拡大して示す断面図である。積層体４０は、複数の導電層４１と、複数の絶縁層４２とを含む。複数の導電層４１および複数の絶縁層４２は、Ｚ方向に１層ずつ交互に積層されている。
まず、積層体４０について説明する。
図４は、図３に示された半導体記憶装置１のＦ４線で囲まれた領域を拡大して示す断面図である。積層体４０は、複数の導電層４１と、複数の絶縁層４２とを含む。複数の導電層４１および複数の絶縁層４２は、Ｚ方向に１層ずつ交互に積層されている。
【0033】
導電層４１は、Ｘ方向およびＹ方向に沿う。各導電層４１は、例えば、タングステンまたはモリブデンのような導電材料で形成されている。導電層４１は、「ゲート電極層」の一例である。
【0034】
複数の導電層４１のうち下方に位置する１つ以上（例えば複数）の導電層４１は、ドレイン側選択ゲート線ＳＧＤとして機能する。ドレイン側選択ゲート線ＳＧＤは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラーＭＨに対して共通に設けられている。ドレイン側選択ゲート線ＳＧＤと各メモリピラーＭＨのチャネル層５２（後述）との交差部分は、上述したドレイン側選択トランジスタＳＴＤとして機能する。
【0035】
複数の導電層４１のうち上方に位置する１つ以上（例えば複数）の導電層４１は、ソース側選択ゲート線ＳＧＳとして機能する。ソース側選択ゲート線ＳＧＳは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラーＭＨに対して共通に設けられている。ソース側選択ゲート線ＳＧＳと各メモリピラーＭＨのチャネル層５２との交差部分は、上述したソース側選択トランジスタＳＴＳとして機能する。
【0036】
複数の導電層４１のうち、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳとして機能する導電層４１の間に設けられた残りの導電層４１の少なくとも一部は、ワード線ＷＬとして機能する。ワード線ＷＬは、Ｘ方向およびＹ方向で並ぶ複数のメモリピラーＭＨに対して共通に設けられている。本実施形態では、ワード線ＷＬと各メモリピラーＭＨのチャネル層５２との交差部分は、メモリセルトランジスタＭＴとして機能する。メモリセルトランジスタＭＴについては、詳しく後述する。
【0037】
絶縁層４２は、Ｚ方向で隣り合う２つの導電層４１の間に設けられ、当該２つの導電層４１を絶縁する層間絶縁膜である。絶縁層４２は、Ｘ方向およびＹ方向に沿う。絶縁層４２は、例えば、シリコンと酸素と含む膜により形成されている。
【0038】
＜４．２ ソース線＞
ソース線ＳＬは、積層体４０に対して上方に配置されている。ソース線ＳＬは、Ｘ方向およびＹ方向に広がる導電層である。ソース線ＳＬは、ポリシリコンまたはタングステンのような導電材料により形成されている。
ソース線ＳＬは、積層体４０に対して上方に配置されている。ソース線ＳＬは、Ｘ方向およびＹ方向に広がる導電層である。ソース線ＳＬは、ポリシリコンまたはタングステンのような導電材料により形成されている。
【0039】
＜４．３ メモリピラー＞
複数のメモリピラーＭＨは、Ｘ方向およびＹ方向に並ぶ（図３参照）。各メモリピラーＭＨは、積層体４０内をＺ方向に延びており、積層体４０を貫通している。メモリピラーＭＨの上端は、ソース線ＳＬに接する。一方で、各メモリピラーＭＨの下端は、配線部８０に接する。メモリピラーＭＨは、「柱状体」の一例である。
複数のメモリピラーＭＨは、Ｘ方向およびＹ方向に並ぶ（図３参照）。各メモリピラーＭＨは、積層体４０内をＺ方向に延びており、積層体４０を貫通している。メモリピラーＭＨの上端は、ソース線ＳＬに接する。一方で、各メモリピラーＭＨの下端は、配線部８０に接する。メモリピラーＭＨは、「柱状体」の一例である。
【0040】
【0041】
メモリ膜５１は、チャネル層５２の外周側に設けられている。メモリ膜５１は、複数の導電層４１とチャネル層５２との間に位置する。メモリ膜５１は、例えば、ブロック絶縁膜６１、チャージトラップ膜６２、およびトンネル絶縁膜６３を含む。
【0042】
ブロック絶縁膜６１は、複数の導電層４１とチャージトラップ膜６２との間に設けられている。ブロック絶縁膜６１は、バックトンネリングを抑制する絶縁膜である。バックトンネリングは、ワード線ＷＬからチャージトラップ膜６２へ電荷が戻る現象である。ブロック絶縁膜６１は、環状に形成され、Ｚ方向に延びている。ブロック絶縁膜６１は、例えば、メモリピラーＭＨのＺ方向の全長に亘る。ブロック絶縁膜６１は、例えば、シリコンと酸素を含む膜または金属と酸素を含む膜などの複数の絶縁膜が積層された積層構造膜である。金属と酸素を含む膜の一例は、アルミニウム酸化物である。ブロック絶縁膜６１は、シリコン窒化物またはハフニウムオキサイドのような高誘電率材料（Ｈｉｇｈ－ｋ材料）を含んでもよい。
【0043】
チャージトラップ膜６２は、ブロック絶縁膜６１とトンネル絶縁膜６３との間に位置する。チャージトラップ膜６２は、環状に形成され、Ｚ方向に延びている。チャージトラップ膜６２は、例えば、メモリピラーＭＨのＺ方向の全長に亘る。チャージトラップ膜６２は、多数の結晶欠陥（捕獲準位）を有し、結晶欠陥に電荷を捕獲可能な機能膜である。チャージトラップ膜６２は、例えばシリコンと窒素を含む膜により形成されている。チャージトラップ膜６２のなかで各ワード線ＷＬと隣り合う部分は、電荷を蓄積することで情報を記憶可能な「電荷蓄積部」の一例である。
【0044】
トンネル絶縁膜６３は、チャネル層５２とチャージトラップ膜６２との間に設けられている。トンネル絶縁膜６３は、例えばチャネル層５２の外周面に沿う環状であり、チャネル層５２に沿ってＺ方向に延びている。トンネル絶縁膜６３は、例えば、メモリピラーＭＨのＺ方向の全長に亘る。トンネル絶縁膜６３は、チャネル層５２とチャージトラップ膜６２との間の電位障壁である。トンネル絶縁膜６３は、シリコンと酸素を含む膜、または、シリコンと酸素と窒素を含む膜により形成されている。
【0045】
これにより、各ワード線ＷＬと同じ高さには、メモリピラーＭＨに隣り合うワード線ＷＬの端部、ブロック絶縁膜６１、チャージトラップ膜６２、トンネル絶縁膜６３、およびチャネル層５２により、ＭＡＮＯＳ（Metal-Al-Nitride-Oxide-Silicon）型のメモリセルトランジスタＭＴが形成されている。なお、メモリ膜５１は、電荷蓄積部として、チャージトラップ膜６２に代えて、フローティングゲート方式の電荷蓄積部（フローティングゲート電極）を有してもよい。フローティングゲート電極は、例えば、不純物を含むポリシリコンにより形成される。
【0046】
絶縁コア５３は、チャネル層５２の内側に設けられている。絶縁コア５３は、チャネル層５２の内部の少なくとも一部を埋めている。絶縁コア５３は、シリコンと酸素を含む膜により形成されている。絶縁コア５３の一部は、チャネル層５２の内周面に沿う環状に形成され、内部に空間部（エアギャップ）を有してもよい。絶縁コア５３は、Ｚ方向に延びている。絶縁コア５３は、例えば、メモリピラーＭＨの上端部を除いてメモリピラーＭＨのＺ方向の大部分に亘る（図４参照）。
【0047】
次に図４に戻り、キャップ部５４について説明する。キャップ部５４は、絶縁コア５３の下方に設けられている。キャップ部５４は、アモルファスシリコンまたはポリシリコンのような半導体材料で形成された半導体部である。キャップ部５４は、不純物がドープされていてもよい。キャップ部５４は、メモリ膜５１の下端部の内周側に配置され、チャネル層５２と一体に形成されている。キャップ部５４は、チャネル層５２の下端部とともに、メモリピラーＭＨの下端部を形成している。
【0048】
＜４．４ ビット線＞
次に、図３に戻り、ビット線ＢＬについて説明する。
ビット線ＢＬは、複数のメモリピラーＭＨのなかから１つのメモリピラーＭＨを選択するための配線である。複数のビット線ＢＬは、積層体４０に対して下方側に配置されている。複数のビット線ＢＬは、Ｘ方向に間隔を空けて、Ｘ方向に並ぶ。各ビット線ＢＬは、Ｙ方向に延びている。各ビット線ＢＬは、対応する複数のメモリピラーＭＨの下方を通るように延びている。
次に、図３に戻り、ビット線ＢＬについて説明する。
ビット線ＢＬは、複数のメモリピラーＭＨのなかから１つのメモリピラーＭＨを選択するための配線である。複数のビット線ＢＬは、積層体４０に対して下方側に配置されている。複数のビット線ＢＬは、Ｘ方向に間隔を空けて、Ｘ方向に並ぶ。各ビット線ＢＬは、Ｙ方向に延びている。各ビット線ＢＬは、対応する複数のメモリピラーＭＨの下方を通るように延びている。
【0049】
各ビット線ＢＬは、Ｚ方向から見た場合、複数のメモリピラーＭＨと重なる（図６参照）。各ビット線ＢＬは、メモリピラーＭＨのチャネル層５２に接続されている。これにより、ワード線ＷＬとビット線ＢＬとの組み合わせにより、３次元に配置された複数のメモリセルトランジスタＭＴのなかから任意のメモリセルトランジスタＭＴを選択することができる。
【0050】
＜４．５ 配線部＞
次に、配線部８０について説明する。配線部８０は、例えば、積層体４０と、半導体基板２１との間に配置されている。配線部８０は、例えば、複数の配線８１、複数のビア８２、および複数の配線８３を含む。
次に、配線部８０について説明する。配線部８０は、例えば、積層体４０と、半導体基板２１との間に配置されている。配線部８０は、例えば、複数の配線８１、複数のビア８２、および複数の配線８３を含む。
【0051】
配線８１は、ビット線ＢＬと、パッド３６とを電気的に接続する電気接続部である。複数の配線８１は、例えば、複数のビット線ＢＬに対して下方に配置されている。各配線８１は、例えば、Ｘ方向またはＹ方向に延びている。配線８１とビット線ＢＬとの間には、配線８１とビット線ＢＬとを電気的に接続するビア８２が設けられている。
【0052】
配線８３は、導電層用のコンタクト７０と、パッド３６とを電気的に接続する電気接続部である。配線８３は、導電層用のコンタクト７０を介して導電層４１に電気的に接続される。配線８３は、導電層４１（ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ、またはソース側選択ゲート線ＳＧＳ）を選択するために電圧が印加される。
【0053】
＜４．６ 導電層用のコンタクト＞
図３に示すように、導電層用のコンタクト７０は、導電層４１と配線部８０に含まれる配線８３とを電気的に接続する電気接続部である。複数のコンタクト７０は、Ｚ方向に延びており、例えば、Ｚ方向の長さが互いに異なる。各コンタクト７０の上端は、対応する導電層４１に接している。各コンタクト７０の上端は、対応する導電層４１に電気的に接続されている。
図３に示すように、導電層用のコンタクト７０は、導電層４１と配線部８０に含まれる配線８３とを電気的に接続する電気接続部である。複数のコンタクト７０は、Ｚ方向に延びており、例えば、Ｚ方向の長さが互いに異なる。各コンタクト７０の上端は、対応する導電層４１に接している。各コンタクト７０の上端は、対応する導電層４１に電気的に接続されている。
【0054】
なお、複数のコンタクト７０は、例えば、メモリセルアレイ１１のうちメモリピラーＭＨが配置されたセル領域ＣＲと隣接して配置され、配線８３とワード線ＷＬとを電気的に接続するための接続領域ＩＲに対応して配置されている。コンタクト７０は、接続領域ＩＲにおける導電層４１の少なくとも１つを貫通する。例えば、後に説明する図９の例の場合、コンタクト７０は、第２導電層４１ｂを貫通する。コンタクト７０の詳細構造、コンタクト７０と導電層４１との接続構造については後述する。
【0055】
＜５．積層体の分断部＞
次に、分断部９０について説明する。
図６は、図３に示された半導体記憶装置１のＦ６－Ｆ６線に沿う断面図である。本実施形態では、複数の分断部９０は、積層体４０に設けられている。複数の分断部９０は、Ｙ方向に分かれて配置されている。複数の分断部９０は、それぞれ積層体４０内をＺ方向に延び、複数の導電層４１のうち最下層を含む１つ以上の導電層４１をＹ方向に分断する。複数の分断部９０は、例えば、複数の分断部ＳＴと、複数の分断部ＳＨＥとを含む。
次に、分断部９０について説明する。
図６は、図３に示された半導体記憶装置１のＦ６－Ｆ６線に沿う断面図である。本実施形態では、複数の分断部９０は、積層体４０に設けられている。複数の分断部９０は、Ｙ方向に分かれて配置されている。複数の分断部９０は、それぞれ積層体４０内をＺ方向に延び、複数の導電層４１のうち最下層を含む１つ以上の導電層４１をＹ方向に分断する。複数の分断部９０は、例えば、複数の分断部ＳＴと、複数の分断部ＳＨＥとを含む。
【0056】
＜５．１ 分断部ＳＴ＞
分断部ＳＴは、積層体４０をＹ方向に分断する壁部である。複数の分断部ＳＴは、Ｙ方向に分かれて配置されている。分断部ＳＴは、Ｚ方向に延びており、積層体４０を貫通するとともに、Ｘ方向に延びている。すなわち、分断部ＳＴは、Ｚ方向およびＸ方向に沿う壁部である。分断部ＳＴは、積層体４０に含まれる全ての導電層４１の各々をＹ方向に分断している。分断部ＳＴは、例えば、絶縁部ＳＴａと、導電部ＳＴｂとを含む。
分断部ＳＴは、積層体４０をＹ方向に分断する壁部である。複数の分断部ＳＴは、Ｙ方向に分かれて配置されている。分断部ＳＴは、Ｚ方向に延びており、積層体４０を貫通するとともに、Ｘ方向に延びている。すなわち、分断部ＳＴは、Ｚ方向およびＸ方向に沿う壁部である。分断部ＳＴは、積層体４０に含まれる全ての導電層４１の各々をＹ方向に分断している。分断部ＳＴは、例えば、絶縁部ＳＴａと、導電部ＳＴｂとを含む。
【0057】
絶縁部ＳＴａは、Ｚ方向に延びており、積層体４０を貫通している。絶縁部ＳＴａは、積層体４０に含まれる複数の導電層４１の各々をＹ方向に分断している。絶縁部ＳＴａは、例えば、シリコンと酸素を含む膜により形成されている。
【0058】
導電部ＳＴｂは、絶縁部ＳＴａの内部に設けられている。導電部ＳＴｂは、Ｚ方向に延び、積層体４０を貫通している。導電部ＳＴｂの上端は、ソース線ＳＬに接している。導電部ＳＴｂは、タングステンまたはモリブデンのような導電材料により形成されている。導電部ＳＴｂは、例えば、ソース線ＳＬとメモリセルアレイ１１内の配線とを接続する電気接続部である。
【0059】
＜５．２ 分断部ＳＨＥ＞
分断部ＳＨＥは、分断部ＳＴと比べてＺ方向に浅い分断部であり、積層体４０の下端部をＹ方向に分断する壁部である。複数の分断部ＳＨＥは、Ｙ方向に分かれて配置されている。本実施形態では、Ｙ方向で隣り合う２つの分断部ＳＴの間に、複数（例えば３つ）の分断部ＳＨＥが存在する。分断部ＳＨＥは、積層体４０の下端部に設けられ、積層体４０の途中までＺ方向に延びるとともに、Ｘ方向に延びている。すなわち、分断部ＳＨＥは、Ｚ方向およびＸ方向に沿う壁部である。
分断部ＳＨＥは、分断部ＳＴと比べてＺ方向に浅い分断部であり、積層体４０の下端部をＹ方向に分断する壁部である。複数の分断部ＳＨＥは、Ｙ方向に分かれて配置されている。本実施形態では、Ｙ方向で隣り合う２つの分断部ＳＴの間に、複数（例えば３つ）の分断部ＳＨＥが存在する。分断部ＳＨＥは、積層体４０の下端部に設けられ、積層体４０の途中までＺ方向に延びるとともに、Ｘ方向に延びている。すなわち、分断部ＳＨＥは、Ｚ方向およびＸ方向に沿う壁部である。
【0060】
分断部ＳＨＥは、複数の導電層４１のうち最下層を含む一部の導電層４１を貫通し、当該一部の導電層４１をＹ方向に分断している。例えば、分断部ＳＨＥは、ドレイン側選択ゲート線ＳＧＤとして機能する全ての導電層４１の各々を貫通している。一方で、分断部ＳＨＥは、ワード線ＷＬとして機能する導電層４１には達していない。分断部ＳＨＥは、ドレイン側選択ゲート線ＳＧＤとして機能する導電層４１のみをＹ方向に分断する。分断部ＳＨＥは、例えば、シリコンと酸素を含む膜により形成されている。
【0061】
図７は、図３に示された半導体記憶装置１のＦ８－Ｆ８線に沿う断面図である。本実施形態では、ドレイン側選択ゲート線ＳＧＤに対応する導電層４１が分断部ＳＴおよび分断部ＳＨＥによりＹ方向に分断されている。これにより、Ｘ方向に延びたドレイン側選択ゲート線ＳＧＤが形成されている。これにより、分断部ＳＴまたは分断部ＳＨＥにより区分される領域が１つのストリングＳＴＲに対応する。
【0062】
本実施形態では、Ｙ方向で隣り合う２つの分断部ＳＴ（分断部ＳＴ１，ＳＴ２）の間に３つの分断部ＳＨＥ（分断部ＳＨＥ１，ＳＨＥ２，ＳＨＥ３）が存在する。分断部ＳＨＥ１、分断部ＳＨＥ２、および分断部ＳＨＥ３は、この順に、分断部ＳＴ１から分断部ＳＴ２に向けて並ぶ。
【0063】
＜６．コンタクトと導電層の接続領域＞
次に、コンタクト７０の詳細構造、およびコンタクト７０とワード線ＷＬ（導電層４１）の接続領域について説明する。
図８は、コンタクト７０をまとめて配置する接続領域ＩＲを説明する図である。なお、コンタクト７０をまとめて配置することは必ずしも必要ではなく、個々のコンタクト７０を場所を分散させて配置してもよい。図８に示す接続領域ＩＲでは、各コンタクト７０とワード線ＷＬ（導電層４１）との接続部の配置を明示するため、各コンタクト７０の周囲のワード線ＷＬ（導電層４１）のうち、接続対象の導電層４１より－Ｚ方向の全てのワード線ＷＬ（導電層４１）の図示を省略している。また図９は、図３に示された半導体記憶装置１のＦ９線に囲まれた領域を拡大して示す断面図である。なお、図９に示す接続領域ＩＲは、説明の便宜上、－Ｚ方向が上、＋Ｚ方向が下とした。
次に、コンタクト７０の詳細構造、およびコンタクト７０とワード線ＷＬ（導電層４１）の接続領域について説明する。
図８は、コンタクト７０をまとめて配置する接続領域ＩＲを説明する図である。なお、コンタクト７０をまとめて配置することは必ずしも必要ではなく、個々のコンタクト７０を場所を分散させて配置してもよい。図８に示す接続領域ＩＲでは、各コンタクト７０とワード線ＷＬ（導電層４１）との接続部の配置を明示するため、各コンタクト７０の周囲のワード線ＷＬ（導電層４１）のうち、接続対象の導電層４１より－Ｚ方向の全てのワード線ＷＬ（導電層４１）の図示を省略している。また図９は、図３に示された半導体記憶装置１のＦ９線に囲まれた領域を拡大して示す断面図である。なお、図９に示す接続領域ＩＲは、説明の便宜上、－Ｚ方向が上、＋Ｚ方向が下とした。
【0064】
図８の例では、コンタクト７０のＸ方向に並んだ列がＹ方向に３列配置される。なお、この構造を、以下、適宜、「３列コンタクト」と称する。
図８の３列コンタクトで、最も＋Ｘ方向に配置する３つのコンタクト（１行目のコンタクト）は、－Ｚ方向から１番目、２番目、および３番目の３つのワード線ＷＬ（導電層４１）にそれぞれ接続される。すなわち、最も－Ｚ方向に位置するワード線ＷＬ（図３での最下層のワード線ＷＬ）に接続されるコンタクト７０と－Ｙ方向に隣り合うコンタクト７０は、＋Ｚ方向に１層ずれたワード線ＷＬ（下から２番目のワード線ＷＬ）に接続される。下から２番目のワード線ＷＬに接続されたコンタクト７０と－Ｙ方向に隣り合うコンタクト７０は、＋Ｚ方向に１層ずれたワード線ＷＬ（下から３番目のワード線ＷＬ）に接続される。
図８の３列コンタクトで、最も＋Ｘ方向に配置する３つのコンタクト（１行目のコンタクト）は、－Ｚ方向から１番目、２番目、および３番目の３つのワード線ＷＬ（導電層４１）にそれぞれ接続される。すなわち、最も－Ｚ方向に位置するワード線ＷＬ（図３での最下層のワード線ＷＬ）に接続されるコンタクト７０と－Ｙ方向に隣り合うコンタクト７０は、＋Ｚ方向に１層ずれたワード線ＷＬ（下から２番目のワード線ＷＬ）に接続される。下から２番目のワード線ＷＬに接続されたコンタクト７０と－Ｙ方向に隣り合うコンタクト７０は、＋Ｚ方向に１層ずれたワード線ＷＬ（下から３番目のワード線ＷＬ）に接続される。
【0065】
１行目のコンタクト７０と－Ｘ方向に隣り合う３つのコンタクト７０（２行目のコンタクト７０）は、－Ｚ方向から４番目、５番目、および６番目の３つのワード線ＷＬにそれぞれ接続される。すなわち、最も－Ｚ方向に位置するワード線ＷＬ（図３での最下層のワード線ＷＬ）に接続されるコンタクト７０と－Ｘ方向に隣り合うコンタクト７０は、最も－Ｚ方向に位置するワード線ＷＬから＋Ｚ方向に３層ずれたワード線ＷＬ（下から４番目のワード線ＷＬ）に接続される。下から４番目のワード線ＷＬに接続されたコンタクト７０と－Ｙ方向に隣り合うコンタクト７０は、＋Ｚ方向に１層ずれたワード線ＷＬ（下から５番目のワード線ＷＬ）に接続される。下から５番目のワード線ＷＬに接続されたコンタクト７０と－Ｙ方向に隣り合うコンタクト７０は、＋Ｚ方向に１層ずれたワード線ＷＬ（下から６番目のワード線ＷＬ）に接続される。
【0066】
以下、３行目以降のコンタクトについても同様である。
「３列コンタクト」では、図８にも示されるように、コンタクトに－Ｘ方向に隣り合うコンタクトに接続されるワード線ＷＬ（導電層４１）は、＋Ｚ方向にそれぞれ３層ずつずれる。
「３列コンタクト」では、図８にも示されるように、コンタクトに－Ｘ方向に隣り合うコンタクトに接続されるワード線ＷＬ（導電層４１）は、＋Ｚ方向にそれぞれ３層ずつずれる。
【0067】
なお、接続領域ＩＲにおけるコンタクトの列数（Ｙ方向のコンタクト数）は限定されず、例えば、４列、２列、または１列であってもよい。接続領域ＩＲにおけるコンタクトの列数が例えば２列の場合には、各コンタクトに－Ｘ方向に隣り合うコンタクトに接続されるワード線ＷＬ（導電層４１）は、＋Ｚ方向にそれぞれ２層ずつずれる。
【0068】
図９に示すように、コンタクト７０は、外周側から順に、第１スペーサ絶縁膜７１と、第２スペーサ７２と、金属膜７３と、を有する。第１スペーサは、「第１絶縁膜」の一例である。第２スペーサは、「第２絶縁膜」の一例である。
【0069】
第１スペーサ７１は、例えば、環状に形成され、Ｚ方向に延びている。第１スペーサ７１は、例えば、コンタクト７０のＺ方向の全長に亘る。第１スペーサ７１は、例えば、シリコンと酸素を含む膜により形成されている。第１スペーサ７１の膜厚ｔ５は、例えば、１５ｎｍ～３５ｎｍである。
【0070】
第１スペーサ７１の＋Ｚ方向の端部、つまり半導体基板２１とは反対側の第１端部７１ａは、Ｚ方向において、複数の導電層４１のうち、第１導電層４１ａの内部に突出している。つまり、第１スペーサ７１の第１端部７１ａは、第１導電層４１ａの内部に位置している。
【0071】
第２スペーサ７２は、第１スペーサ７１の内周側に設けられている。第２スペーサ７２の＋Ｚ方向の端部、つまり半導体基板２１とは反対側の第２端部７２ａは、第１導電層４１ａの－Ｚ方向の面と接している。ここで「第１導電層４１ａの－Ｚ方向の面」とは、第１導電層４１ａと－Ｚ方向で隣り合う導電層４１を第２導電層４１ｂとした場合、第１導電層４１ａの第２導電層４１ｂ側の面である。「第１導電層４１ａの－Ｚ方向の面」は「第１面」の一例である。
【0072】
第２スペーサ７２は、例えば、環状に形成され、Ｚ方向に延びている。第２スペーサ７１は、例えば、シリコンと酸素を含む膜、またはシリコンと酸素と炭素を含む膜により形成されている。なお、第２スペーサ７２の膜厚ｔ６は、第１スペーサ７１の膜厚ｔ５よりも大きい方が好ましい。第２スペーサ７２の膜厚ｔ６を十分に大きくすることで、コンタクト７０と導電層４１間の耐圧を確保することができる。
【0073】
金属膜７３は、第２スペーサ７２の内周側に設けられている。金属膜７３は、タングステンのような導電材料により形成されている。金属膜７３は、例えば柱状であり、Ｚ方向に延びている。金属膜７３の－Ｚ方向側の端部には、配線８３が接続される。
【0074】
第２スペーサ７２と金属膜７３との間にはバリアメタル膜７４が形成される。バリアメタル膜７４は、金属膜７３の材料の拡散を抑制する層である。バリアメタル膜７４は、例えば窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、もしくは窒化タングステン（ＷＮ）により形成される。ただし、バリアメタル膜７４は、上記例に限定されず、金属膜７３の材料の拡散の抑制が期待できる別の材料により形成されてもよい。
【0075】
ここで、本実施形態の接続領域ＩＲにおいては、第１スペーサ７１で囲まれた第１導電層４１ａは、第１スペーサ７１の内部を－Ｚ方向に向かって突出した凸部４１ａａを含む。凸部４１ａａは、第２スペーサ７２の＋Ｚ方向、つまり半導体基板２１とは反対側の第２端部７２ａ、バリアメタル膜７４の＋Ｚ方向の端部と接しており、凸部４１ａａの幅Ｗ１は、金属膜７３の幅Ｗ２よりも広い。図９に示す例では、バリアメタル膜７４の一部が凸部４１ａａ内に延びているが、本実施形態ではこれに限定されない。例えば、バリアメタル膜７４の＋Ｚ方向の端部と凸部４１ａａの端部が接する形態であってもよい。凸部前記コンタクトに対してセルフアラインに形成されている。
【0076】
ここで、本実施形態のコンタクト７０においては、第２スペーサ７２の第２端部７２ａは、第１スペーサ７１の第１端部７１ａよりも－Ｚ方向側に位置する。換言するに、第１スペーサ７１の第１端部７１ａと第１導電層４１ａの＋Ｚ方向側の面との距離ｔ１よりも、第２スペーサ７２の第２端部７２ａと第１導電層４１ａの＋Ｚ方向側の面との距離ｔ２の方が長い。すなわち、第１スペーサ７１の第１端部７１ａに対応する位置の第１導電層４１ａの膜厚よりも、第２スペーサ７２の第２端部７２ａに対応する位置の第１導電層４１ａの膜厚の方が大きい。なお、「第１導電層４１ａの＋Ｚ方向側の面」とは、第１導電層４１ａの第２導電層４１ｂとの反対側の面であり、「第２面」の一例である。
【0077】
また、第２スペーサ７２の第２端部７２ａと第１導電層４１ａの＋Ｚ方向側の面との距離ｔ２は、第１導電層４１ａの厚みｔ３以上である。ここで、第２スペーサ７２の第２端部７２ａと第１導電層４１ａの＋Ｚ方向側の面との距離ｔ２は、凸部４１ａａのＺ方向の厚みに相当する。すなわち、本実施形態では、コンタクト７０の形成領域における導電層４１が厚膜化されてなる凸部４１ａａの厚みである距離ｔ２を、コンタクト７０の形成領域以外の導電層４１の厚みｔ３以上とすることで、コンタクト７０と導電層４１との接触不良をより回避できる。距離ｔ２は、厚みｔ３よりも大きいことが好ましい。
【0078】
また、第１スペーサ７１の膜厚ｔ５は、凸部４１ａａの第２スペーサ７２側の端面と第１スペーサ７１の内側面との交点と、第２導電層４１ｂの＋Ｚ方向側の面と第１スペーサ７１の外側面との交点との距離Ｄ１が、第１電極層４１ａと第２電極層４２ｂとの距離Ｄ２よりも長くなる条件を満足する。このように第１スペーサ７１の膜厚ｔ５の厚みを十分に大きくすることで、Ｚ方向で隣りあう導電層４１間の耐圧をより確保できる。なお、「第２導電層４１ｂの＋Ｚ方向側の面」とは、第２導電層４１ｂの第１導電層４１ａ側の面であり、「第３面」の一例である。
【0079】
＜７．製造方法＞
次に、半導体記憶装置１の製造方法について説明する。
図１０、１１は、半導体記憶装置１の製造方法を説明するための断面図である。以下では、接続領域ＩＲにおけるコンタクト７０の形成に関連する工程について説明する。なお、以下では、図８に示すような３列の階段構造を例示して説明する。
次に、半導体記憶装置１の製造方法について説明する。
図１０、１１は、半導体記憶装置１の製造方法を説明するための断面図である。以下では、接続領域ＩＲにおけるコンタクト７０の形成に関連する工程について説明する。なお、以下では、図８に示すような３列の階段構造を例示して説明する。
【0080】
まず図１０中の（ａ）に示すように、絶縁層１０１と絶縁層４２とが交互に積層されることで積層体４０Ａが形成される。絶縁層１０１は、後述する置換工程で導電層４１に置換される犠牲層である。絶縁層１０１は、例えば、シリコンと窒素を含む膜により形成される。次に、積層体４０Ａに、コンタクト７０を設けるための複数の穴Ｈが形成される。Ｘ方向に隣り合う穴Ｈは、Ｙ方向から見て、３段おきに配置される。
【0081】
ここで、図１０中の（ａ）に示すように、穴Ｈの底面から露出した絶縁層１０１の表面の一部が除去される場合がある。つまり、穴Ｈの底面で露出している絶縁層１０１の厚みが薄くなる場合がある。このような状態で後述する置換工程が実施されると、置換された導電層４１も薄くなり、採取的なコンタクト７０と導電層４１との接触不良が生じる場合がある。そこで、本実施形態の製造方法では、後述する犠牲膜成長工程において、薄くなった絶縁層１０１の膜厚化を図る。詳細は後述する。
【0082】
次に、穴Ｈの底面および内側壁に、第１スペーサ７１が成膜される。穴Ｈの内側壁に第１スペーサが成膜されることで、絶縁層１０１の露出面が保護されるとともに、後述する置換工程で絶縁層１０１が導電層４１に置換される際に、コンタクト７０を保護できる。
【0083】
その後、図１０中の（ｂ）に示すように、穴Ｈの底面に対応する第１スペーサ７１が除去され、穴Ｈの内側壁に第１スペーサ７１が設けられる。
【0084】
次に、図１０中の（ｃ）に示すように、穴Ｈの底面から露出している絶縁層１０１が選択的に成長されて凸部１０１ａが形成される（犠牲膜成長工程）。
以下、絶縁層１０１を選択的に成長させる好適な方法について説明する。
以下、絶縁層１０１を選択的に成長させる好適な方法について説明する。
【0085】
まず、気相原料（プリカーサ）としてＳｉを用い、このＳｉプリカーサを、穴Ｈの底面から露出している絶縁層１０１の表面に暴露させる。そして露出している絶縁層１０１に熱を加えることで、シリコンと窒素を含む絶縁層１０１が選択的にＺ方向に成長し、凸部１０１ａが形成される。なお、本実施形態の凸部１０１ａは、シリコンと窒素を含む絶縁層１０１の表面が選択的に成長することで形成されるため、図１０中の（ｃ）に示すように、凸部１０１ａの形状は凸型となる。
【0086】
凸部１０１ａを形成した後に、図１０中の（ｃ）に示すように、第１スペーサ７１の内側壁および凸部１０１ａの上面に、第２スペーサ７２が成膜される。第２スペーサ７２の材料は第１スペーサ７１と同一であってもよい。
【0087】
次いで、図１１中の（ａ）に示すように、分断部ＳＴ用の溝ＳＴ１が形成され、置換工程が行われる。すなわち、ウェットエッチングにより溝ＳＴ１を通じて凸部１０１ａを含む絶縁層１０１が除去される。次に、絶縁層１０１が除去された空間に導電層４１の材料が供給され、導電層４１および凸部４１ａａが形成される。
【0088】
次に、図１１中の（ｂ）に示すように、穴Ｈの底面に対応する第２スペーサ７２が除去され、凸部４１ａａの表面が露出される。
【0089】
次に、図１１中の（ｃ）に示すように、穴Ｈ内に、バリアメタル層７４および金属膜７３がそれぞれ成膜され、コンタクト７０が形成される。その後、コンタクト７０の－Ｚ方向側の面上に配線部８０が形成されることで、第２チップ３が完成する。そして、第２チップ３の上下方向が反転され、第１チップ２と第２チップ３が貼合されることで、半導体記憶装置１が形成される。
【0090】
以上、いくつかの実施形態について説明した。ただし、実施形態は、上述した例に限定されない。例えば、隣り合う２つの分断部ＳＴの間に配置されるストリングＳＴＲの数（すなわち１つのブロックＢＬＫに含まれるストリングＳＴＲの数）は、４つに限らず、３つ以下でもよく、５つ以上でもよい。
【0091】
以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、第１絶縁膜の第１端部と第１電極層の＋Ｚ方向側の面の距離ｔ１よりも、第２絶縁膜の第２端部と第１電極層の＋Ｚ方向側の面の距離ｔ２の方が長い。すなわち、第１絶縁膜の第１端部に対応する位置の第１電極層の膜厚よりも、第２絶縁膜の第２端部に対応する位置の第１電極層の膜厚の方が大きい。このような構成によれば、コンタクトと電極層との接触不良を回避でき、電気特性に優れた半導体記憶装置を得ることができる。
【0092】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0093】
１…半導体記憶装置、４０…積層体、４１…導電層（ゲート電極層）、４２…絶縁層、ＣＡ…セル領域（第１領域）、ＩＲ…接続領域（第２領域）、ＭＨ…メモリピラー（柱状体）、ＢＬ…ビット線、７０…コンタクト、７１…第１スペーサ（第１絶縁膜）、７２…第２スペーサ（第２絶縁膜）、７３…金属膜、９０…分断部、ＳＴ…分断部、ＳＨＥ…分断部。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】