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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135144
(43)【公開日】2024-10-04
(54)【発明の名称】トランジスタおよびトランジスタの製造方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20240927BHJP
H01L 21/768 20060101ALI20240927BHJP
【ＦＩ】
H01L29/80 F
H01L29/80 U
H01L29/80 H
H01L21/90 B
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023045684
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100113435
【弁理士】
【氏名又は名称】黒木 義樹
(74)【代理人】
【識別番号】100136722
【弁理士】
【氏名又は名称】▲高▼木 邦夫
(74)【代理人】
【識別番号】100174399
【弁理士】
【氏名又は名称】寺澤 正太郎
(72)【発明者】
【氏名】辻 幸洋
【テーマコード（参考）】
5F033
5F102
【Ｆターム（参考）】
5F033GG02
5F033HH08
5F033HH13
5F033JJ19
5F033KK04
5F033MM30
5F033NN32
5F033PP07
5F033PP15
5F033QQ13
5F033RR04
5F033RR06
5F033RR08
5F033XX33
5F102GB01
5F102GC01
5F102GD01
5F102GJ02
5F102GJ04
5F102GJ10
5F102GL04
5F102GM04
5F102GQ01
5F102GR07
5F102GS04
5F102GT01
5F102GV05
5F102GV06
5F102GV07
5F102GV08
5F102HC01
5F102HC02
5F102HC11
5F102HC16
5F102HC19
(57)【要約】
【課題】プラグが埋め込まれる開口のアスペクト比を大きくすることが可能なトランジスタおよびトランジスタの製造方法を提供する。
【解決手段】トランジスタは、半導体積層部と、半導体積層部上に設けられたソース電極およびドレイン電極、並びに半導体積層部上においてソース電極とドレイン電極との間に設けられたゲート電極と、ゲート電極、ソース電極およびドレイン電極のうちの一つである第１電極上に設けられた第１ポリシリコン膜と、半導体積層部上に設けられ、ゲート電極、ソース電極、ドレイン電極および第１ポリシリコン膜を覆うとともに、第１ポリシリコン膜上に形成された第１開口を有する誘電体層と、タングステンを含み、第１開口に埋め込まれて第１ポリシリコン膜に接する第１プラグと、誘電体層上に設けられ、第１プラグに接する第１配線と、を備える。
【選択図】図１
【解決手段】トランジスタは、半導体積層部と、半導体積層部上に設けられたソース電極およびドレイン電極、並びに半導体積層部上においてソース電極とドレイン電極との間に設けられたゲート電極と、ゲート電極、ソース電極およびドレイン電極のうちの一つである第１電極上に設けられた第１ポリシリコン膜と、半導体積層部上に設けられ、ゲート電極、ソース電極、ドレイン電極および第１ポリシリコン膜を覆うとともに、第１ポリシリコン膜上に形成された第１開口を有する誘電体層と、タングステンを含み、第１開口に埋め込まれて第１ポリシリコン膜に接する第１プラグと、誘電体層上に設けられ、第１プラグに接する第１配線と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体積層部と、
前記半導体積層部上に設けられたソース電極およびドレイン電極、並びに前記半導体積層部上において前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極のうちの一つである第１電極上に設けられた第１ポリシリコン膜と、
前記半導体積層部上に設けられ、前記ゲート電極、前記ソース電極、前記ドレイン電極および前記第１ポリシリコン膜を覆うとともに、前記第１ポリシリコン膜上に形成された第１開口を有する誘電体層と、
タングステンを含み、前記第１開口に埋め込まれて前記第１ポリシリコン膜に接する第１プラグと、
前記誘電体層上に設けられ、前記第１プラグに接する第１配線と、
を備える、トランジスタ。
前記半導体積層部上に設けられたソース電極およびドレイン電極、並びに前記半導体積層部上において前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極のうちの一つである第１電極上に設けられた第１ポリシリコン膜と、
前記半導体積層部上に設けられ、前記ゲート電極、前記ソース電極、前記ドレイン電極および前記第１ポリシリコン膜を覆うとともに、前記第１ポリシリコン膜上に形成された第１開口を有する誘電体層と、
タングステンを含み、前記第１開口に埋め込まれて前記第１ポリシリコン膜に接する第１プラグと、
前記誘電体層上に設けられ、前記第１プラグに接する第１配線と、
を備える、トランジスタ。
【請求項2】
前記第１電極のうち少なくとも前記第１ポリシリコン膜に接する部分は、組成中にニッケルを含む、請求項１に記載のトランジスタ。
【請求項3】
前記第１電極のうち少なくとも前記第１ポリシリコン膜に接する部分はニッケルのみからなる、請求項２に記載のトランジスタ。
【請求項4】
前記第１プラグはタングステンのみからなる、請求項１から請求項３のいずれか１項に記載のトランジスタ。
【請求項5】
前記第１開口の深さＤと開口幅Ａとの比（Ｄ／Ａ）が２以上である、請求項１から請求項３のいずれか１項に記載のトランジスタ。
【請求項6】
前記ゲート電極、前記ソース電極および前記ドレイン電極のうちの他の一つである第２電極上に設けられた第２ポリシリコン膜と、
前記ゲート電極、前記ソース電極および前記ドレイン電極のうちの残りの一つである第３電極上に設けられた第３ポリシリコン膜と、
を更に備え、
前記誘電体層は、前記第２ポリシリコン膜および前記第３ポリシリコン膜を更に覆うとともに、前記第２ポリシリコン膜および前記第３ポリシリコン膜の上にそれぞれ形成された第２開口および第３開口を更に有し、
当該トランジスタは、
タングステンを含み、前記第２開口に埋め込まれて前記第２ポリシリコン膜に接する第２プラグと、
タングステンを含み、前記第３開口に埋め込まれて前記第３ポリシリコン膜に接する第３プラグと、
前記誘電体層上に設けられ、前記第２プラグおよび前記第３プラグにそれぞれ接する第２配線および第３配線と、
を更に備える、請求項１から請求項３のいずれか１項に記載のトランジスタ。
前記ゲート電極、前記ソース電極および前記ドレイン電極のうちの残りの一つである第３電極上に設けられた第３ポリシリコン膜と、
を更に備え、
前記誘電体層は、前記第２ポリシリコン膜および前記第３ポリシリコン膜を更に覆うとともに、前記第２ポリシリコン膜および前記第３ポリシリコン膜の上にそれぞれ形成された第２開口および第３開口を更に有し、
当該トランジスタは、
タングステンを含み、前記第２開口に埋め込まれて前記第２ポリシリコン膜に接する第２プラグと、
タングステンを含み、前記第３開口に埋め込まれて前記第３ポリシリコン膜に接する第３プラグと、
前記誘電体層上に設けられ、前記第２プラグおよび前記第３プラグにそれぞれ接する第２配線および第３配線と、
を更に備える、請求項１から請求項３のいずれか１項に記載のトランジスタ。
【請求項7】
前記第２電極のうち少なくとも前記第２ポリシリコン膜に接する部分、および前記第３電極のうち少なくとも前記第３ポリシリコン膜に接する部分は、組成中にニッケルを含む、請求項６に記載のトランジスタ。
【請求項8】
前記ゲート電極、前記ソース電極および前記ドレイン電極は組成中にニッケルを含み、
前記半導体積層部は、III族窒化物半導体を含み前記ゲート電極と接触する半導体層、III族窒化物半導体を含み前記ソース電極と接触する第１高濃度ｎ型半導体領域、およびIII族窒化物半導体を含み前記ドレイン電極と接触する第２高濃度ｎ型半導体領域を有する、請求項６に記載のトランジスタ。
前記半導体積層部は、III族窒化物半導体を含み前記ゲート電極と接触する半導体層、III族窒化物半導体を含み前記ソース電極と接触する第１高濃度ｎ型半導体領域、およびIII族窒化物半導体を含み前記ドレイン電極と接触する第２高濃度ｎ型半導体領域を有する、請求項６に記載のトランジスタ。
【請求項9】
前記半導体積層部は、
前記第１高濃度ｎ型半導体領域と前記第２高濃度ｎ型半導体領域との間に設けられたチャネル層と、
前記チャネル層よりも大きいバンドギャップを有する電子供給層と、
を有する、請求項８に記載のトランジスタ。
前記第１高濃度ｎ型半導体領域と前記第２高濃度ｎ型半導体領域との間に設けられたチャネル層と、
前記チャネル層よりも大きいバンドギャップを有する電子供給層と、
を有する、請求項８に記載のトランジスタ。
【請求項10】
ソース電極およびドレイン電極、並びに前記ソース電極と前記ドレイン電極との間に位置するゲート電極を半導体積層部上に形成する電極形成工程と、
前記ゲート電極、前記ソース電極および前記ドレイン電極のうちの一つである第１電極上に第１ポリシリコン膜を形成するポリシリコン膜形成工程と、
前記ゲート電極、前記ソース電極、前記ドレイン電極および前記第１ポリシリコン膜を覆う誘電体層を前記半導体積層部上に形成する誘電体層形成工程と、
前記誘電体層において、前記第１ポリシリコン膜上に第１開口を形成する開口形成工程と、
タングステンを含む材料を前記第１開口に埋め込むことにより、前記第１ポリシリコン膜に接する第１プラグを形成するプラグ形成工程と、
前記第１プラグに接する第１配線を前記誘電体層上に形成する配線形成工程と、
を含む、トランジスタの製造方法。
前記ゲート電極、前記ソース電極および前記ドレイン電極のうちの一つである第１電極上に第１ポリシリコン膜を形成するポリシリコン膜形成工程と、
前記ゲート電極、前記ソース電極、前記ドレイン電極および前記第１ポリシリコン膜を覆う誘電体層を前記半導体積層部上に形成する誘電体層形成工程と、
前記誘電体層において、前記第１ポリシリコン膜上に第１開口を形成する開口形成工程と、
タングステンを含む材料を前記第１開口に埋め込むことにより、前記第１ポリシリコン膜に接する第１プラグを形成するプラグ形成工程と、
前記第１プラグに接する第１配線を前記誘電体層上に形成する配線形成工程と、
を含む、トランジスタの製造方法。
【請求項11】
前記電極形成工程では、少なくとも前記第１ポリシリコン膜に接する部分の組成中にニッケルを含む前記第１電極を形成する、請求項１０に記載のトランジスタの製造方法。
【請求項12】
前記電極形成工程では、少なくとも前記第１ポリシリコン膜に接する部分がニッケルのみからなる前記第１電極を形成する、請求項１１に記載のトランジスタの製造方法。
【請求項13】
前記ポリシリコン膜形成工程では、成膜原料としてＳｉＨ４を用い、前記第１ポリシリコン膜を室温にて形成する、請求項１１に記載のトランジスタの製造方法。
【請求項14】
前記プラグ形成工程では、タングステンのみからなる前記第１プラグを形成する、請求項１０から請求項１３のいずれか１項に記載のトランジスタの製造方法。
【請求項15】
前記開口形成工程では、前記第１開口の深さＤと開口幅Ａとの比（Ｄ／Ａ）を２以上とする、請求項１０から請求項１３のいずれか１項に記載のトランジスタの製造方法。
【請求項16】
前記ポリシリコン膜形成工程では、前記ゲート電極、前記ソース電極および前記ドレイン電極のうちの他の一つである第２電極上に第２ポリシリコン膜を、前記ゲート電極、前記ソース電極および前記ドレイン電極のうちの残りの一つである第３電極上に第３ポリシリコン膜を更に形成し、
前記誘電体層形成工程では、前記第２ポリシリコン膜および前記第３ポリシリコン膜を更に覆う前記誘電体層を形成し、
前記開口形成工程では、前記誘電体層において、前記第２ポリシリコン膜の上に第２開口を、前記第３ポリシリコン膜の上に第３開口を更に形成し、
前記プラグ形成工程では、タングステンを含む材料を前記第２開口および前記第３開口に更に埋め込むことにより、前記第２ポリシリコン膜に接する第２プラグおよび前記第３ポリシリコン膜に接する第３プラグを更に形成し、
前記配線形成工程では、前記第２プラグに接する第２配線および前記第３プラグに接する第３配線を前記誘電体層上に更に形成する、請求項１０から請求項１３のいずれか１項に記載のトランジスタの製造方法。
前記誘電体層形成工程では、前記第２ポリシリコン膜および前記第３ポリシリコン膜を更に覆う前記誘電体層を形成し、
前記開口形成工程では、前記誘電体層において、前記第２ポリシリコン膜の上に第２開口を、前記第３ポリシリコン膜の上に第３開口を更に形成し、
前記プラグ形成工程では、タングステンを含む材料を前記第２開口および前記第３開口に更に埋め込むことにより、前記第２ポリシリコン膜に接する第２プラグおよび前記第３ポリシリコン膜に接する第３プラグを更に形成し、
前記配線形成工程では、前記第２プラグに接する第２配線および前記第３プラグに接する第３配線を前記誘電体層上に更に形成する、請求項１０から請求項１３のいずれか１項に記載のトランジスタの製造方法。
【請求項17】
前記電極形成工程では、少なくとも前記第２ポリシリコン膜に接する部分の組成中にニッケルを含む前記第２電極、および少なくとも前記第３ポリシリコン膜に接する部分の組成中にニッケルを含む前記第３電極を形成する、請求項１６に記載のトランジスタの製造方法。
【請求項18】
前記半導体積層部は、III族窒化物半導体を含む半導体層、III族窒化物半導体を含む第１高濃度ｎ型半導体領域、およびIII族窒化物半導体を含む第２高濃度ｎ型半導体領域を有し、
前記電極形成工程では、組成中にニッケルをそれぞれ含む前記ゲート電極、前記ソース電極および前記ドレイン電極を形成し、前記ゲート電極を前記半導体層にショットキ接触させ、前記ソース電極を前記第１高濃度ｎ型半導体領域と接触させ、前記ドレイン電極を前記第２高濃度ｎ型半導体領域と接触させる、請求項１６に記載のトランジスタの製造方法。
前記電極形成工程では、組成中にニッケルをそれぞれ含む前記ゲート電極、前記ソース電極および前記ドレイン電極を形成し、前記ゲート電極を前記半導体層にショットキ接触させ、前記ソース電極を前記第１高濃度ｎ型半導体領域と接触させ、前記ドレイン電極を前記第２高濃度ｎ型半導体領域と接触させる、請求項１６に記載のトランジスタの製造方法。
【請求項19】
前記半導体積層部は、
前記第１高濃度ｎ型半導体領域と前記第２高濃度ｎ型半導体領域との間に設けられたチャネル層と、
前記チャネル層よりも大きいバンドギャップを有する電子供給層と、
を有する、請求項１８に記載のトランジスタの製造方法。
前記第１高濃度ｎ型半導体領域と前記第２高濃度ｎ型半導体領域との間に設けられたチャネル層と、
前記チャネル層よりも大きいバンドギャップを有する電子供給層と、
を有する、請求項１８に記載のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、トランジスタおよびトランジスタの製造方法に関する。
【背景技術】
【0002】
特許文献１は、高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）を開示する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－０６９５６５号公報
【非特許文献】
【0004】
【非特許文献1】「半導体・ディスプレイ産業における革新的製造技術（上）」、（株）テクノロジー・アライアンス・グループ、１５５頁
【非特許文献2】Hitoshi Itoh et al., "Mechanism for Initial Stage of SelectiveTungsten Growth Employing a WF6 and SiH4 Mixture", JapaneseJournal of Applied Physics,Vol.30, No.7, pp. 1525-1529 (1991)
【発明の概要】
【発明が解決しようとする課題】
【0005】
トランジスタにおいて、ゲート電極、ソース電極およびドレイン電極のうち少なくとも一つの電極に対し、該電極上に設けられた配線および該配線と該電極とを接続するプラグが設けられることがある。例えば、トランジスタを高周波数帯において使用する場合、ゲート抵抗を低減することが求められる。一方、トランジスタには小型化が求められ、ゲート電極の断面積は次第に小さくなっている。ゲート電極の断面積が小さくなるほどゲート抵抗は増大する。ゲート電極に沿った配線をゲート電極より上の配線層に形成し、配線層とゲート電極との間に介在する誘電体層を貫通するプラグを介してゲート電極を該配線と接続することにより、ゲート抵抗を低減することができる。
【0006】
しかしながら、誘電体層を貫通するプラグの形成には次のような問題がある。プラグを形成する際には、誘電体層に開口を形成し、例えば熱ＣＶＤといった成膜方法を用いて、該開口内に金属材料（例えばタングステン）を埋め込む。電極の小型化によってプラグの幅が小さくなると、開口の幅も小さくなる。開口のアスペクト比（深さを幅で除算した値）が大きいと、金属材料が開口内に十分に入っていかず、プラグを形成することが困難となる。よって、誘電体層を薄く形成して開口を浅くせざるを得ず、その場合、プラグおよび配線を、より多段に重ねて形成する必要が生じることがある。そうすると、プラグおよび配線を形成するための工程数が増加してしまう。
【0007】
本開示は、プラグが埋め込まれる開口のアスペクト比を大きくすることが可能なトランジスタおよびトランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上述した課題を解決するために、本開示の一態様に係るトランジスタは、半導体積層部と、半導体積層部上に設けられたソース電極およびドレイン電極、並びに半導体積層部上においてソース電極とドレイン電極との間に設けられたゲート電極と、ゲート電極、ソース電極およびドレイン電極のうちの一つである第１電極上に設けられた第１ポリシリコン膜と、半導体積層部上に設けられ、ゲート電極、ソース電極、ドレイン電極および第１ポリシリコン膜を覆うとともに、第１ポリシリコン膜上に形成された第１開口を有する誘電体層と、タングステンを含み、第１開口に埋め込まれて第１ポリシリコン膜に接する第１プラグと、誘電体層上に設けられ、第１プラグに接する第１配線と、を備える。
【発明の効果】
【0009】
本開示によれば、プラグが埋め込まれる開口のアスペクト比を大きくすることが可能なトランジスタおよびトランジスタの製造方法を提供できる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
［本開示の実施形態の説明］
最初に、本開示の実施形態の内容を列記して説明する。［１］本開示の一態様に係るトランジスタは、半導体積層部と、半導体積層部上に設けられたソース電極およびドレイン電極、並びに半導体積層部上においてソース電極とドレイン電極との間に設けられたゲート電極と、ゲート電極、ソース電極およびドレイン電極のうちの一つである第１電極上に設けられた第１ポリシリコン膜と、半導体積層部上に設けられ、ゲート電極、ソース電極、ドレイン電極および第１ポリシリコン膜を覆うとともに、第１ポリシリコン膜上に形成された第１開口を有する誘電体層と、タングステンを含み、第１開口に埋め込まれて第１ポリシリコン膜に接する第１プラグと、誘電体層上に設けられ、第１プラグに接する第１配線と、を備える。
最初に、本開示の実施形態の内容を列記して説明する。［１］本開示の一態様に係るトランジスタは、半導体積層部と、半導体積層部上に設けられたソース電極およびドレイン電極、並びに半導体積層部上においてソース電極とドレイン電極との間に設けられたゲート電極と、ゲート電極、ソース電極およびドレイン電極のうちの一つである第１電極上に設けられた第１ポリシリコン膜と、半導体積層部上に設けられ、ゲート電極、ソース電極、ドレイン電極および第１ポリシリコン膜を覆うとともに、第１ポリシリコン膜上に形成された第１開口を有する誘電体層と、タングステンを含み、第１開口に埋め込まれて第１ポリシリコン膜に接する第１プラグと、誘電体層上に設けられ、第１プラグに接する第１配線と、を備える。
【0012】
このトランジスタは、ゲート電極、ソース電極およびドレイン電極のうちの一つである第１電極上に第１ポリシリコン膜を備える。タングステンを含む第１プラグを形成する際、ポリシリコンは触媒となり、タングステンの材料（例えばＷＦ６）を分解させる作用を有する。従って、タングステンを含む第１プラグの材料は、開口内において露出する第１ポリシリコン膜上に選択的に成長する。従って、開口のアスペクト比が大きい場合であっても第１プラグの材料が第１開口内に十分に入り込み、第１プラグを好適に形成することができる。よって、このトランジスタによれば、第１プラグが埋め込まれる開口のアスペクト比を大きくすることができる。その結果、プラグおよび配線の段数を削減し、プラグおよび配線を形成するための工程数の増加を抑えることができる。
【0013】
［２］上記［１］のトランジスタにおいて、第１電極のうち少なくとも第１ポリシリコン膜に接する部分は、組成中にニッケルを含んでもよい。第１ポリシリコン膜を形成する際、第１電極中のニッケルが作用し、第１ポリシリコン膜の材料（例えばＳｉＨ４）の分解が促進される。従って、第１ポリシリコン膜を容易に形成することができる。
【0014】
［３］上記［２］のトランジスタにおいて、第１電極のうち少なくとも第１ポリシリコン膜に接する部分はニッケルのみからなってもよい。この場合、第１ポリシリコン膜の材料の分解がより効果的に促進される。よって、第１ポリシリコン膜を更に容易に形成することができる。
【0015】
［４］上記［１］から［３］のいずれか一つのトランジスタにおいて、第１プラグはタングステンのみからなってもよい。この場合、ポリシリコンが触媒となり、第１開口内に第１プラグをより好適に形成することができる。
【0016】
［５］上記［１］から［４］のいずれか一つのトランジスタにおいて、第１開口の深さＤと開口幅Ａとの比（Ｄ／Ａ）が２以上であってもよい。上記［１］から［４］のいずれか一つのトランジスタによれば、このようにアスペクト比が大きい第１開口であっても第１プラグを埋め込むことができる。
【0017】
［６］上記［１］から［５］のいずれか一つのトランジスタは、ゲート電極、ソース電極およびドレイン電極のうちの他の一つである第２電極上に設けられた第２ポリシリコン膜と、ゲート電極、ソース電極およびドレイン電極のうちの残りの一つである第３電極上に設けられた第３ポリシリコン膜と、を更に備えてもよい。誘電体層は、第２ポリシリコン膜および第３ポリシリコン膜を更に覆うとともに、第２ポリシリコン膜および第３ポリシリコン膜の上にそれぞれ形成された第２開口および第３開口を更に有してもよい。そして、当該トランジスタは、タングステンを含み、第２開口に埋め込まれて第２ポリシリコン膜に接する第２プラグと、タングステンを含み、第３開口に埋め込まれて第３ポリシリコン膜に接する第３プラグと、誘電体層上に設けられ、第２プラグおよび第３プラグにそれぞれ接する第２配線および第３配線と、を更に備えてもよい。この場合、ゲート電極、ソース電極およびドレイン電極の全ての電極に対して配線およびプラグを設けることができる。例えば、トランジスタを高周波数帯において使用する場合、ゲート信号に重畳するノイズを低減することが求められる。一般的に、ソース電極は基準電位線（ＧＮＤ線）に接続されるので、第１配線、第２配線および第３配線のうちゲート電極に対応する配線を、第１配線、第２配線および第３配線のうちソース電極に対応する配線によって挟むことにより、ゲート信号に重畳するノイズを低減することができる。
【0018】
［７］上記［６］のトランジスタにおいて、第２電極のうち少なくとも第２ポリシリコン膜に接する部分、および第３電極のうち少なくとも第３ポリシリコン膜に接する部分は、組成中にニッケルを含んでもよい。第２ポリシリコン膜および第３ポリシリコン膜それぞれを形成する際、第２電極および第３電極それぞれのニッケルが作用し、第２ポリシリコン膜および第３ポリシリコン膜それぞれの材料（例えばＳｉＨ４）の分解が促進される。従って、第２ポリシリコン膜および第３ポリシリコン膜を容易に形成することができる。
【0019】
［８］上記［６］または［７］のトランジスタにおいて、ゲート電極、ソース電極およびドレイン電極は組成中にニッケルを含み、半導体積層部は、III族窒化物半導体を含みゲート電極と接触する半導体層、III族窒化物半導体を含みソース電極と接触する第１高濃度ｎ型半導体領域、およびIII族窒化物半導体を含みドレイン電極と接触する第２高濃度ｎ型半導体領域を有してもよい。組成中にニッケルを含む電極は、例えば低いドーパント濃度を有するか若しくはアンドープである例えばＧａＮまたはＡｌＧａＮといったIII族窒化物半導体とはショットキ接触を成すが、例えば高濃度ｎ型ＧａＮといった高濃度ｎ型III族窒化物半導体との間では十分に低いコンタクト抵抗を有する。従って、上記［８］のトランジスタによれば、ゲート電極、ソース電極およびドレイン電極が組成中にニッケルを含む場合であっても、これらの電極と半導体積層部との好適な接触形態を得ることができる。加えて、ゲート電極、ソース電極およびドレイン電極それぞれのニッケルが作用し、第１ポリシリコン膜、第２ポリシリコン膜および第３ポリシリコン膜それぞれの材料（例えばＳｉＨ４）の分解が促進される。
【0020】
［９］上記［８］のトランジスタにおいて、半導体積層部は、第１高濃度ｎ型半導体領域と第２高濃度ｎ型半導体領域との間に設けられたチャネル層と、チャネル層よりも大きいバンドギャップを有する電子供給層と、を有してもよい。この場合、高電子移動度トランジスタ（ＨＥＭＴ）を得ることができる。
【0021】
［１０］本開示の一態様に係るトランジスタの製造方法は、ソース電極およびドレイン電極、並びにソース電極とドレイン電極との間に位置するゲート電極を半導体積層部上に形成する電極形成工程と、ゲート電極、ソース電極およびドレイン電極のうちの一つである第１電極上に第１ポリシリコン膜を形成するポリシリコン膜形成工程と、ゲート電極、ソース電極、ドレイン電極および第１ポリシリコン膜を覆う誘電体層を半導体積層部上に形成する誘電体層形成工程と、誘電体層において、第１ポリシリコン膜上に第１開口を形成する開口形成工程と、タングステンを含む材料を第１開口に埋め込むことにより、第１ポリシリコン膜に接する第１プラグを形成するプラグ形成工程と、第１プラグに接する第１配線を誘電体層上に形成する配線形成工程と、を含む。
【0022】
この製造方法では、電極形成工程において、ゲート電極、ソース電極およびドレイン電極のうちの一つである第１電極上に第１ポリシリコン膜を形成する。プラグ形成工程においてタングステンを含む第１プラグを形成する際、ポリシリコンは触媒となり、タングステンの材料（例えばＷＦ６）を分解させる作用を有する。従って、タングステンを含む第１プラグの材料は、開口内において露出する第１ポリシリコン膜上に選択的に成長する。従って、開口のアスペクト比が大きい場合であっても第１プラグの材料が第１開口内に十分に入り込み、第１プラグを好適に形成することができる。よって、この製造方法によれば、第１プラグが埋め込まれる開口のアスペクト比を大きくすることができる。その結果、プラグおよび配線の段数を削減し、プラグおよび配線を形成するための工程数の増加を抑えることができる。
【0023】
［１１］上記［１０］の製造方法において、電極形成工程では、少なくとも第１ポリシリコン膜に接する部分の組成中にニッケルを含む第１電極を形成してもよい。第１ポリシリコン膜を形成する際、第１電極中のニッケルが作用し、第１ポリシリコン膜の材料（例えばＳｉＨ４）の分解が促進される。従って、第１ポリシリコン膜を容易に形成することができる。
【0024】
［１２］上記［１１］の製造方法において、電極形成工程では、少なくとも第１ポリシリコン膜に接する部分がニッケルのみからなる第１電極を形成してもよい。この場合、第１ポリシリコン膜の材料の分解がより効果的に促進される。よって、第１ポリシリコン膜を更に容易に形成することができる。
【0025】
［１３］上記［１１］または［１２］の製造方法において、ポリシリコン膜形成工程では、成膜原料としてＳｉＨ４を用い、第１ポリシリコン膜を室温にて形成してもよい。成膜原料としてＳｉＨ４を用いる場合、第１電極中のニッケルがより効果的に作用し、第１ポリシリコン膜の材料（ＳｉＨ４）の分解がより一層促進される。よって、室温にて第１ポリシリコン膜を容易に形成することができる。
【0026】
［１４］上記［１０］から［１３］のいずれか１つの製造方法において、プラグ形成工程では、タングステンのみからなる第１プラグを形成してもよい。この場合、ポリシリコンが触媒となり、第１開口内に第１プラグをより好適に形成することができる。
【0027】
［１５］上記［１０］から［１４］のいずれか１つの製造方法において、開口形成工程では、第１開口の深さＤと開口幅Ａとの比（Ｄ／Ａ）を２以上としてもよい。上記［１０］から［１４］のいずれか一つの製造方法によれば、このようにアスペクト比が大きい第１開口であっても第１プラグを埋め込むことができる。
【0028】
［１６］上記［１０］から［１５］のいずれか１つの製造方法において、ポリシリコン膜形成工程では、ゲート電極、ソース電極およびドレイン電極のうちの他の一つである第２電極上に第２ポリシリコン膜を、ゲート電極、ソース電極およびドレイン電極のうちの残りの一つである第３電極上に第３ポリシリコン膜を更に形成し、誘電体層形成工程では、第２ポリシリコン膜および第３ポリシリコン膜を更に覆う誘電体層を形成し、開口形成工程では、誘電体層において、第２ポリシリコン膜の上に第２開口を、第３ポリシリコン膜の上に第３開口を更に形成し、プラグ形成工程では、タングステンを含む材料を第２開口および第３開口に更に埋め込むことにより、第２ポリシリコン膜に接する第２プラグおよび第３ポリシリコン膜に接する第３プラグを更に形成し、配線形成工程では、第２プラグに接する第２配線および第３プラグに接する第３配線を誘電体層上に更に形成してもよい。この場合、ゲート電極、ソース電極およびドレイン電極の全ての電極に対して配線およびプラグを設けることができる。例えば、第１配線、第２配線および第３配線のうちゲート電極に対応する配線を、第１配線、第２配線および第３配線のうちソース電極に対応する配線によって挟むことにより、ゲート信号に重畳するノイズを低減することができる。
【0029】
［１７］上記［１６］の製造方法において、電極形成工程では、少なくとも第２ポリシリコン膜に接する部分の組成中にニッケルを含む第２電極、および少なくとも第３ポリシリコン膜に接する部分の組成中にニッケルを含む第３電極を形成してもよい。第２ポリシリコン膜および第３ポリシリコン膜それぞれを形成する際、第２電極および第３電極それぞれのニッケルが作用し、第２ポリシリコン膜および第３ポリシリコン膜それぞれの材料（例えばＳｉＨ４）の分解が促進される。従って、第２ポリシリコン膜および第３ポリシリコン膜を容易に形成することができる。
【0030】
［１８］上記［１６］または［１７］の製造方法において、半導体積層部は、III族窒化物半導体を含む半導体層、III族窒化物半導体を含む第１高濃度ｎ型半導体領域、およびIII族窒化物半導体を含む第２高濃度ｎ型半導体領域を有し、電極形成工程では、組成中にニッケルをそれぞれ含むゲート電極、ソース電極およびドレイン電極を形成し、ゲート電極を半導体層にショットキ接触させ、ソース電極を第１高濃度ｎ型半導体領域と接触させ、ドレイン電極を第２高濃度ｎ型半導体領域と接触させてもよい。組成中にニッケルを含む電極は、例えば低いドーパント濃度を有するか若しくはアンドープである例えばＧａＮまたはＡｌＧａＮといったIII族窒化物半導体とはショットキ接触を成すが、例えば高濃度ｎ型ＧａＮといった高濃度ｎ型III族窒化物半導体との間では十分に低いコンタクト抵抗を有する。従って、上記［１８］の製造方法によれば、ゲート電極、ソース電極およびドレイン電極が組成中にニッケルを含む場合であっても、これらの電極と半導体積層部との好適な接触形態を得ることができる。加えて、ゲート電極、ソース電極およびドレイン電極それぞれのニッケルが作用し、第１ポリシリコン膜、第２ポリシリコン膜および第３ポリシリコン膜それぞれの材料（例えばＳｉＨ４）の分解が促進される。
【0031】
［１９］上記［１８］の製造方法において、半導体積層部は、第１高濃度ｎ型半導体領域と第２高濃度ｎ型半導体領域との間に設けられたチャネル層と、チャネル層よりも大きいバンドギャップを有する電子供給層と、を有してもよい。この場合、高電子移動度トランジスタ（ＨＥＭＴ）を得ることができる。
【0032】
［本開示の実施形態の詳細］
本実施形態に係るトランジスタおよびトランジスタの製造方法の具体例を、必要により図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されず、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
本実施形態に係るトランジスタおよびトランジスタの製造方法の具体例を、必要により図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されず、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【0033】
図１は、本開示の一実施形態に係るトランジスタ１０の構成を示す断面図である。図１には、説明の便宜のためＸＹＺ直交座標系が併せて示されている。本実施形態のトランジスタ１０は、ＧａＮおよびＡｌＧａＮといったIII族窒化物半導体を主に含む高電子移動度トランジスタ（ＨＥＭＴ）である。トランジスタ１０は、低雑音、高周波における高利得、および高耐圧といった特徴から、パワーアンプ（例えば、携帯基地局用パワーアンプ）に用いられる。トランジスタ１０は、例えば１０ＧＨｚから８０ＧＨｚまでの高い周波数帯において使用される。トランジスタ１０は、基板２０、半導体積層部３０、ゲート電極４１、ソース電極４２、ドレイン電極４３、ポリシリコン膜５１，５２および５３、誘電体層６１および６２、プラグ７１，７２および７３、並びに配線８１，８２，８３および８４を備える。
【0034】
基板２０は、主面２１および裏面２２を有する板状の部材である。基板２０は、結晶成長用の基板である。基板２０は、半導体基板であってもよい。基板２０は、例えばＳｉＣ基板またはＧａＮ基板である。基板２０は、半導体を除く他の材料、例えばサファイアから成ってもよい。基板２０の厚み方向はＺ方向に沿っており、主面２１および裏面２２はＸ方向およびＹ方向に沿って延在している。
【0035】
半導体積層部３０は、チャネル層３１、電子供給層（バリア層）３２、第１高濃度ｎ型半導体領域３３、および第２高濃度ｎ型半導体領域３４を有する。チャネル層３１は、基板２０の主面２１上にエピタキシャル成長した半導体層である。チャネル層３１は、例えば窒化ガリウム（ＧａＮ）といったIII族窒化物半導体を主に含み、一例ではIII族窒化物半導体のみからなる。チャネル層３１の厚さは、例えば１０００ｎｍ以上３０００ｎｍ以下である。
【0036】
電子供給層３２は、チャネル層３１上にエピタキシャル成長した半導体層であって、チャネル層３１よりも大きなバンドギャップを有する。チャネル層３１および電子供給層（バリア層）３２の積層方向は、Ｚ方向に沿っている。電子供給層３２は、III族窒化物半導体を主に含み、一例では、ｎ型不純物を除いてIII族窒化物半導体のみからなる。このようなIII族窒化物半導体としては、例えばＡｌＧａＮまたはＩｎＡｌＮが挙げられる。電子供給層３２の厚さは、例えば１０ｎｍ以上３０ｎｍ以下である。ピエゾ効果により、チャネル層３１と電子供給層３２との界面に２次元電子ガス（２ＤＥＧ）が生じる。これにより、チャネル層３１における電子供給層３２側の表面近傍に、チャネル領域３１ａが形成される。電子供給層３２は、低濃度のｎ型か、またはアンドープである。電子供給層３２のｎ型不純物濃度は、例えば０ｃｍ－３以上１０１６ｃｍ－３以下である。
【0037】
第１高濃度ｎ型半導体領域３３および第２高濃度ｎ型半導体領域３４は、電子供給層３２、または電子供給層３２に加えてチャネル層３１の一部がエッチングされることにより形成された凹部（リセス）３０ａ，３０ｂ内にそれぞれエピタキシャル成長した領域である。第１高濃度ｎ型半導体領域３３および第２高濃度ｎ型半導体領域３４は、高濃度のｎ型III族窒化物半導体を主に含み、一例では高濃度のｎ型III族窒化物半導体のみからなる。第１高濃度ｎ型半導体領域３３および第２高濃度ｎ型半導体領域３４は、例えば高濃度のｎ型ＧａＮのみからなる。ｎ型不純物は、例えばケイ素（Ｓｉ）である。第１高濃度ｎ型半導体領域３３および第２高濃度ｎ型半導体領域３４のｎ型不純物濃度は、例えば１０１９ｃｍ－３以上１０２１ｃｍ－３以下である。
【0038】
第２高濃度ｎ型半導体領域３４は、第１高濃度ｎ型半導体領域３３に対し、チャネル層３１及び電子供給層３２の積層方向と交差する方向（例えばＸ方向）に並んでいる。そして、前述したチャネル層３１の一部および電子供給層３２は、第１高濃度ｎ型半導体領域３３と第２高濃度ｎ型半導体領域３４との間に設けられている。第１高濃度ｎ型半導体領域３３および第２高濃度ｎ型半導体領域３４の厚さは、電子供給層３２の厚さ以上であり、電子供給層３２とチャネル層３１とを合わせた厚さよりも薄い。従って、第１高濃度ｎ型半導体領域３３および第２高濃度ｎ型半導体領域３４の側面は、チャネル領域３１ａと接する。第１高濃度ｎ型半導体領域３３および第２高濃度ｎ型半導体領域３４の厚さは例えば２０ｎｍ以上１００ｎｍ以下である。
【0039】
誘電体層６１は、半導体積層部３０上に設けられ、半導体積層部３０の表面を覆っている。誘電体層６１は、無機誘電体を主に含む。誘電体層６１は、例えば窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、もしくは酸化窒化シリコン（ＳｉＯＮ）といったシリコン化合物を主に含む。一実施例では、誘電体層６１はＳｉＮ、ＳｉＯ２またはＳｉＯＮのみからなる。誘電体層６１は、ゲート電極４１のためのゲート開口６１ａ、ソース電極４２のためのソース開口６１ｂ、およびドレイン電極４３のためのドレイン開口６１ｃを有する。ゲート開口６１ａは電子供給層３２上に設けられている。ソース開口６１ｂには第１高濃度ｎ型半導体領域３３が埋め込まれている。ドレイン開口６１ｃには第２高濃度ｎ型半導体領域３４が埋め込まれている。
【0040】
ゲート電極４１、ソース電極４２およびドレイン電極４３は、半導体積層部３０上に設けられている。ゲート電極４１は、Ｘ方向においてソース電極４２とドレイン電極４３との間に位置する。ゲート電極４１、ソース電極４２およびドレイン電極４３は、これらの並び方向（例えばＸ方向）と交差する方向（例えばＹ方向）に沿って延在している。ゲート電極４１は、ゲート開口６１ａに埋め込まれ、Ｔ字状といった断面形状を有する。ゲート電極４１は、ゲート開口６１ａを介して電子供給層３２と接する。ゲート電極４１は、電子供給層３２とショットキ接触を成す。
【0041】
ゲート電極４１のうち少なくとも電子供給層３２と接触する部分は、電子供給層３２とショットキ接触を成す材料を含む。電子供給層３２のIII族窒化物半導体とショットキ接触を成す材料は、例えばニッケル（Ｎｉ）である。また、ゲート電極４１のうち電子供給層３２とは反対側の表面を構成する部分、言い換えると、ゲート電極４１のうち少なくともポリシリコン膜５１と接する部分は、Ｎｉを含む。一実施例では、ゲート電極４１のうち少なくともポリシリコン膜５１と接する部分はＮｉのみからなる。或いは、別の実施例では、ゲート電極４１の全体が、組成中にＮｉを含むか、またはＮｉのみからなる。
【0042】
ソース電極４２は、ソース開口６１ｂから露出する第１高濃度ｎ型半導体領域３３上に設けられ、第１高濃度ｎ型半導体領域３３と接触する。ソース電極４２のうち少なくとも第１高濃度ｎ型半導体領域３３と接触する部分は、第１高濃度ｎ型半導体領域３３と低い接触抵抗を成す材料を含む。第１高濃度ｎ型半導体領域３３の高濃度ｎ型III族窒化物半導体と低い接触抵抗を成す材料は、例えばＮｉである。また、ソース電極４２のうち第１高濃度ｎ型半導体領域３３とは反対側の表面を構成する部分、言い換えると、ソース電極４２のうち少なくともポリシリコン膜５２と接する部分はＮｉを含む。一実施例では、ソース電極４２のうち少なくともポリシリコン膜５２と接する部分はＮｉのみからなる。或いは、別の実施例では、ソース電極４２の全体が、組成中にＮｉを含むか、またはＮｉのみからなる。なお、ソース電極４２は、第１高濃度ｎ型半導体領域３３の一部がエッチングされて形成された凹部上に設けられてもよい。
【0043】
ドレイン電極４３は、ドレイン開口６１ｃから露出する第２高濃度ｎ型半導体領域３４上に設けられ、第２高濃度ｎ型半導体領域３４と接触する。ドレイン電極４３のうち少なくとも第２高濃度ｎ型半導体領域３４と接触する部分は、第２高濃度ｎ型半導体領域３４と低い接触抵抗を成す材料を含む。第２高濃度ｎ型半導体領域３４の高濃度ｎ型III族窒化物半導体と低い接触抵抗を成す材料は、例えばＮｉである。また、ドレイン電極４３のうち第２高濃度ｎ型半導体領域３４とは反対側の表面を構成する部分、言い換えると、ドレイン電極４３のうち少なくともポリシリコン膜５３と接する部分はＮｉを含む。一実施例では、ドレイン電極４３のうち少なくともポリシリコン膜５３と接する部分はＮｉのみからなる。或いは、別の実施例では、ドレイン電極４３の全体が、組成中にＮｉを含むか、またはＮｉのみからなる。なお、ドレイン電極４３は、第２高濃度ｎ型半導体領域３４の一部がエッチングされて形成された凹部上に設けられてもよい。
【0044】
本実施形態において、ゲート電極４１、ソース電極４２およびドレイン電極４３のうち一つは、本開示における第１電極に相当する。ゲート電極４１、ソース電極４２およびドレイン電極４３のうち残りの二つは、本開示における第２電極および第３電極に相当する。
【0045】
ポリシリコン膜５１は、ゲート電極４１上に設けられている。ポリシリコン膜５２は、ソース電極４２上に設けられている。ポリシリコン膜５３は、ドレイン電極４３上に設けられている。このように、ポリシリコン膜５１，５２および５３は、ゲート電極４１、ソース電極４２およびドレイン電極４３の上にそれぞれ選択的に形成されている。また、ポリシリコン膜５１，５２および５３それぞれは、平面視にて、ゲート電極４１、ソース電極４２およびドレイン電極４３それぞれからはみ出すことなく且つ欠けることなく重なっている。ポリシリコン膜５１，５２および５３それぞれは、ゲート電極４１、ソース電極４２およびドレイン電極４３それぞれに沿ってＹ方向に延在している。
【0046】
ポリシリコン膜５１，５２および５３は、互いに電気的に分離している。ポリシリコン膜５１，５２および５３は、ポリシリコン（多結晶シリコン）のみからなる。一例では、ポリシリコン膜５１，５２および５３それぞれは、ゲート電極４１、ソース電極４２およびドレイン電極４３それぞれと接する。ポリシリコン膜５１，５２および５３の厚さは、例えば５ｎｍ以上１０ｎｍ以下である。
【0047】
本実施形態において、ポリシリコン膜５１，５２および５３のうち第１電極上に設けられたポリシリコン膜は、本開示における第１ポリシリコン膜に相当する。ポリシリコン膜５１，５２および５３のうち第２電極上に設けられたポリシリコン膜は、本開示における第２ポリシリコン膜に相当する。ポリシリコン膜５１，５２および５３のうち第３電極上に設けられたポリシリコン膜は、本開示における第３ポリシリコン膜に相当する。
【0048】
誘電体層６２は、半導体積層部３０上且つ誘電体層６１上に設けられている。誘電体層６２は、ゲート電極４１、ソース電極４２およびドレイン電極４３、並びにポリシリコン膜５１，５２および５３を覆う。誘電体層６２は、無機誘電体を主に含む。誘電体層６２は、例えば窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、もしくは酸化窒化シリコン（ＳｉＯＮ）といったシリコン化合物を主に含む。一実施例では、誘電体層６２はＳｉＮ、ＳｉＯ２またはＳｉＯＮのみからなる。誘電体層６２は、誘電体層６１と同じ材料によって構成されてもよい。
【0049】
誘電体層６２は、ポリシリコン膜５１上に形成された開口（コンタクトホール）６２ａ、ポリシリコン膜５２上に形成された開口（コンタクトホール）６２ｂ、およびポリシリコン膜５３上に形成された開口（コンタクトホール）６２ｃを有する。平面視において、開口６２ａ，６２ｂおよび６２ｃそれぞれは、ゲート電極４１、ソース電極４２およびドレイン電極４３それぞれに沿ってＹ方向に延在している。また、開口６２ａ，６２ｂおよび６２ｃは、誘電体層６２の厚み方向（Ｚ方向）において誘電体層６２を貫通している。言い換えると、誘電体層６２の厚み方向（Ｚ方向）における開口６２ａ，６２ｂおよび６２ｃそれぞれの一端は、ポリシリコン膜５１，５２および５３それぞれに達している。誘電体層６２の厚み方向（Ｚ方向）における開口６２ａ，６２ｂおよび６２ｃそれぞれの他端は、誘電体層６１とは反対側の誘電体層６２の表面に達している。開口６２ａ，６２ｂおよび６２ｃのＸ方向の幅は、誘電体層６２の表面からポリシリコン膜５１，５２および５３に近づくにつれて次第に狭くなっている。
【0050】
開口６２ａ，６２ｂおよび６２ｃの深さＤは例えば１０００ｎｍ以上４０００ｎｍ以下である。また、開口６２ａ，６２ｂおよび６２ｃの開口幅Ａは例えば５００ｎｍ以上２０００ｎｍ以下である。なお、ここでいう開口幅Ａとは、誘電体層６２の厚み方向（Ｚ方向）における開口６２ａ，６２ｂおよび６２ｃの両端のうち、ポリシリコン膜５１，５２および５３とは反対側の一端（すなわち誘電体層６２の表面に位置する一端）における開口６２ａ，６２ｂおよび６２ｃのＸ方向の幅を、Ｙ方向にわたって平均した値を意味する。また、開口６２ａ，６２ｂおよび６２ｃのアスペクト比（Ｄ／Ａ）は、例えば２以上８以下である。
【0051】
本実施形態において、開口６２ａ，６２ｂおよび６２ｃのうち第１ポリシリコン膜上に形成された開口は、本開示における第１開口に相当する。開口６２ａ，６２ｂおよび６２ｃのうち第２ポリシリコン膜上に形成された開口は、本開示における第２ポリシリコン膜に相当する。開口６２ａ，６２ｂおよび６２ｃのうち第３ポリシリコン膜上に形成された開口は、本開示における第３開口に相当する。
【0052】
プラグ７１，７２および７３それぞれは、開口６２ａ，６２ｂおよび６２ｃそれぞれに埋め込まれてポリシリコン膜５１，５２および５３それぞれに接する。平面視において、プラグ７１，７２および７３それぞれは、ゲート電極４１、ソース電極４２およびドレイン電極４３それぞれに沿ってＹ方向に延在している。プラグ７１，７２および７３は、金属製であり、タングステン（Ｗ）を含む。一例では、プラグ７１，７２および７３はＷのみからなる。誘電体層６２の厚み方向（Ｚ方向）において、プラグ７１，７２および７３それぞれの一端はポリシリコン膜５３，５４および５５それぞれと接触しており、プラグ７１，７２および７３の他端は誘電体層６２から露出している。
【0053】
本実施形態において、プラグ７１，７２および７３のうち第１開口内に埋め込まれているプラグは、本開示における第１プラグに相当する。プラグ７１，７２および７３のうち第２開口内に埋め込まれているプラグは、本開示における第２プラグに相当する。プラグ７１，７２および７３のうち第３開口内に埋め込まれているプラグは、本開示における第３プラグに相当する。
【0054】
配線８１，８２および８３は、金属膜であって、誘電体層６２上に設けられている。配線８１，８２および８３それぞれは、７１，７２および７３それぞれの他端と接する。これにより、配線８１，８２および８３それぞれは、ゲート電極４１、ソース電極４２およびドレイン電極４３それぞれと電気的に接続される。配線８１，８２および８３は、例えばアルミニウム（Ａｌ）を含み、一例ではＡｌのみからなる。平面視において、配線８１，８２および８３それぞれは、ゲート電極４１、ソース電極４２およびドレイン電極４３それぞれに沿ってＹ方向に延在している。配線８１，８２および８３の厚みは、例えば１０００ｎｍ以上５０００ｎｍ以下である。
【0055】
配線８４は、金属膜であって、基板２０の裏面２２上に設けられている。また、配線８４は、基板２０の裏面２２からソース電極４２に達する開口９１を埋め込んでおり、ソース電極４２と接することによりソース電極４２と電気的に接続される。配線８４は、例えば金（Ａｕ）といった金属からなる。
【0056】
【0057】
まず、図２の（ａ）部に示されるように、基板２０の主面２１上にチャネル層３１および電子供給層３２を順次エピタキシャル成長させる。次に、電子供給層３２上に誘電体層６１を例えば化学気相堆積法（ChemicalVapor Deposition：ＣＶＤ）により形成する。フォトリソグラフィ法を用いて、ソース電極４２およびドレイン電極４３に対応する開口を有する第１レジストパターンを誘電体層６１上に形成する。この第１レジストパターンをマスクとして用い、反応性イオンエッチングにより誘電体層６１のソース開口６１ｂおよびドレイン開口６１ｃを形成する。更に、そのまま反応性イオンエッチングを継続することにより、電子供給層３２を貫通してチャネル層３１に達する凹部３０ａ，３０ｂを形成する。第１高濃度ｎ型半導体領域３３および第２高濃度ｎ型半導体領域３４の半導体材料を凹部３０ａ，３０ｂ内に選択的に再成長させることにより、第１高濃度ｎ型半導体領域３３および第２高濃度ｎ型半導体領域３４を形成する。これにより、チャネル層３１、電子供給層３２、第１高濃度ｎ型半導体領域３３および第２高濃度ｎ型半導体領域３４を有する半導体積層部３０が形成される。その後、第１レジストパターンを、有機溶剤を用いて除去する。以上の工程により、半導体積層部３０が形成される。リフトオフ法を用いて、第１高濃度ｎ型半導体領域３３上にソース電極４２を形成すると共に、第２高濃度ｎ型半導体領域３４上にドレイン電極４３を形成する（電極形成工程）。フォトリソグラフィ法を用いて、ゲート電極４１に対応する開口を有する第２レジストパターンを誘電体層６１上に形成する。この第２レジストパターンをマスクとして用い、反応性イオンエッチングにより誘電体層６１のゲート開口６１ａを形成する。その後、第２レジストパターンを、有機溶剤を用いて除去する。リフトオフ法を用いて、ゲート開口６１ａ内の電子供給層３２上からその周囲の誘電体層６１上にわたって、ゲート電極４１を例えば真空蒸着法により形成する（電極形成工程）。
【0058】
次に、図２の（ｂ）部に示されるように、ゲート電極４１上、ソース電極４２上およびドレイン電極４３上に選択的にポリシリコンを堆積させることによって、ポリシリコン膜５１，５２および５３を形成する（ポリシリコン膜形成工程）。この工程では、プラズマＣＶＤ用のチャンバ内にポリシリコンの材料、例えばモノシラン（ＳｉＨ４）を導入する。このとき、Ｎｉを含む（或いはＮｉのみからなる）金属の表面では、ポリシリコンの材料（例えばＳｉＨ４）が室温にて分解する（非特許文献１を参照）。上述したように、ゲート電極４１のうち少なくともポリシリコン膜５１と接する部分、ソース電極４２のうち少なくともポリシリコン膜５２と接する部分、およびドレイン電極４３のうち少なくともポリシリコン膜５３と接する部分はＮｉを含むので、ゲート電極４１上、ソース電極４２上およびドレイン電極４３上に、室温にて選択的にポリシリコンが堆積する。
【0059】
続いて、図２の（ｃ）部に示されるように、ゲート電極４１、ソース電極４２、ドレイン電極４３、並びにポリシリコン膜５１，５２および５３を覆う誘電体層６２を、半導体積層部３０上に形成する（誘電体層形成工程）。この工程では、誘電体層６２を例えばプラズマＣＶＤ法を用いて形成する。ゲート電極４１上、ソース電極４２上およびドレイン電極４３並びにポリシリコン膜５１，５２および５３によって生じる半導体積層部３０上の凹凸形状は、誘電体層６２の表面に転写される。その後、化学的機械研磨（ＣＭＰ）法を用いて誘電体層６２の表面を平坦化する。
【0060】
続いて、図３の（ａ）部に示されるように、誘電体層６２において、ポリシリコン膜５１に達する開口６２ａをポリシリコン膜５１上に形成し、ポリシリコン膜５２に達する開口６２ｂをポリシリコン膜５２上に形成し、ポリシリコン膜５３に達する開口６２ｃをポリシリコン膜５３上に形成する（開口形成工程）。この工程では、開口６２ａ，６２ｂおよび６２ｃを、ドライエッチングといった異方性エッチングにより形成する。誘電体層６２がシリコン化合物を含む場合、エッチングガスは例えばフッ素系ガスである。上述したように、開口６２ａ，６２ｂおよび６２ｃのアスペクト比（Ｄ／Ａ）は例えば２以上８以下である。
【0061】
続いて、図３の（ｂ）部に示されるように、Ｗを含む材料を開口６２ａ，６２ｂおよび６２ｃに埋め込むことにより、ポリシリコン膜５１に接するプラグ７１、ポリシリコン膜５２に接するプラグ７２、およびポリシリコン膜５３に接するプラグ７３を形成する（プラグ形成工程）。このとき、ポリシリコン膜５１，５２および５３に含まれるポリシリコンは触媒となり、Ｗの材料（例えばＷＦ６）を下の反応式（１）のとおり分解させる（非特許文献２を参照）。
ＷＦ６＋３Ｓｉ→Ｗ＋３ＳｉＦ２ ・・・（１）
従って、Ｗを含むプラグ７１，７２および７３の材料は、開口６２ａ，６２ｂおよび６２ｃ内においてそれぞれ露出するポリシリコン膜５１，５２および５３上に選択的に成長する。従って、プラグ７１，７２および７３の材料は、開口６２ａ，６２ｂおよび６２ｃを除く誘電体層６２上には殆ど成長しない。
ＷＦ６＋３Ｓｉ→Ｗ＋３ＳｉＦ２ ・・・（１）
従って、Ｗを含むプラグ７１，７２および７３の材料は、開口６２ａ，６２ｂおよび６２ｃ内においてそれぞれ露出するポリシリコン膜５１，５２および５３上に選択的に成長する。従って、プラグ７１，７２および７３の材料は、開口６２ａ，６２ｂおよび６２ｃを除く誘電体層６２上には殆ど成長しない。
【0062】
続いて、図４の（ａ）部に示されるように、プラグ７１，７２および７３にそれぞれ接する配線８１，８２および８３を、誘電体層６２上に形成する（配線形成工程）。この工程では、配線８１，８２および８３の金属材料（例えばＡｌ）を、例えばスパッタリング法により誘電体層６２上に一様に成膜したのち、フォトリソグラフィ技術を用いてその金属膜の上にレジストマスクを形成し、金属膜の不要部分をドライエッチングにより除去する。エッチングガスは例えば塩素ガスである。
【0063】
続いて、図４の（ｂ）部に示されるように、基板２０の裏面２２を研磨して基板２０の厚みを小さくした後、基板２０の裏面２２からソース電極４２に至る開口９１を、基板２０および半導体積層部３０に形成する。この工程では、開口９１を例えばドライエッチングといった異方性エッチングにより形成する。そして、裏面２２上の全面に配線８４を形成するとともに、配線８４の金属材料により開口９１を埋め込む。以上の工程を経て、本実施形態のトランジスタ１０が作製される。
【0064】
以上の構成を備える本実施形態のトランジスタ１０およびその製造方法によって得られる効果について、参考例との比較に基づいて説明する。図５、図６および図７は、参考例に係るトランジスタの製造方法における各工程を示す断面図である。
【0065】
まず、図５の（ａ）部に示されるように、基板２０の主面２１上にチャネル層３１および電子供給層３２を順次成長させる。次に、電子供給層３２上に誘電体層６１を形成する。誘電体層６１のソース開口６１ｂおよびドレイン開口６１ｃを形成したのち、凹部３０ａ，３０ｂを形成する。以上の工程はトランジスタ１０の製造方法と同じである。
【0066】
その後、凹部３０ａ，３０ｂの形成に使用したレジストマスクをそのまま用いる真空蒸着法およびリフトオフ法により、ソース電極４５およびドレイン電極４６を形成する。具体的には、オーミック接触のためのチタン（Ｔｉ）層４５１および４６１それぞれを、凹部３０ａおよび３０ｂそれぞれの内部に形成する。次いで、アルミニウム（Ａｌ）層４５２および４６２それぞれを、Ｔｉ層４５１および４６１それぞれの上に形成する。そして、モリブデン（Ｍｏ）層４５３および４６３それぞれを、Ａｌ層４５２および４６２それぞれの上に形成する。金（Ａｕ）層４５４および４６４それぞれを、Ｍｏ層４５３および４６３それぞれの上に形成する。Ｔｉ層４５１、Ａｌ層４５２、Ｍｏ層４５３およびＡｕ層４５４は、ソース電極４５を構成する。Ｔｉ層４６１、Ａｌ層４６２、Ｍｏ層４６３およびＡｕ層４６４は、ドレイン電極４６を構成する。
【0067】
続いて、誘電体層６１にゲート開口６１ａを形成する。ゲート開口６１ａ内の電子供給層３２上に、ゲート電極４１の一部となるＮｉ層４４１を真空蒸着により形成する。Ｎｉ層４４１は、電子供給層３２とショットキ接触をなす。続いて、ゲート電極４１の残部となるＡｕ層４４２を、真空蒸着によりＮｉ層４４１上に形成する。Ａｕ層４４２は、Ｎｉ層４４１とプラグ７１との間の抵抗を低減する。ゲート電極４１の周囲の不要なＮｉおよびＡｕは、リフトオフにより除去される。
【0068】
続いて、図５の（ｂ）に示されるように、ゲート電極４４、ソース電極４５およびドレイン電極４６を覆う誘電体層６２を、誘電体層６１上に形成する。そして、図５の（ｃ）に示されるように、ＣＭＰ法を用いて誘電体層６２の表面を平坦化する。図６の（ａ）に示されるように、誘電体層６２において、Ａｕ層４４２，４５４および４６４それぞれに達する開口６２ａ，６２ｂおよび６２ｃそれぞれを、Ａｕ層４４２，４５４および４６４それぞれの上に形成する。参考例においては、開口６２ａ，６２ｂおよび６２ｃのアスペクト比（Ｄ／Ａ）は１程度である。図６の（ｂ）に示されるように、ＷＦ６ガスを原料ガスとする熱ＣＶＤによりＷ膜７４を誘電体層６２上に一様に成膜する。このとき、Ｗは原料ガスＷＦ６と還元ガスＨ２との下記の反応式（２）により生成される。
ＷＦ６＋３Ｈ２→Ｗ＋６ＨＦ ・・・（２）
Ｗ膜７４は、開口６２ａ，６２ｂおよび６２ｃ内にも埋め込まれ、Ａｕ層４４２，４５４および４６４に接触する。その後、Ｗ膜７４のうち、開口６２ａ，６２ｂおよび６２ｃを除く誘電体層６２上の領域に堆積した部分を除去するため、図６の（ｃ）に示されるように、例えばフッ素系ガスを用いる等方性エッチングによりＷ膜７４をエッチバックする。これにより、Ａｕ層４４２に接するプラグ７１、Ａｕ層４５４に接するプラグ７２、およびＡｕ層４６４に接するプラグ７３が残る。
ＷＦ６＋３Ｈ２→Ｗ＋６ＨＦ ・・・（２）
Ｗ膜７４は、開口６２ａ，６２ｂおよび６２ｃ内にも埋め込まれ、Ａｕ層４４２，４５４および４６４に接触する。その後、Ｗ膜７４のうち、開口６２ａ，６２ｂおよび６２ｃを除く誘電体層６２上の領域に堆積した部分を除去するため、図６の（ｃ）に示されるように、例えばフッ素系ガスを用いる等方性エッチングによりＷ膜７４をエッチバックする。これにより、Ａｕ層４４２に接するプラグ７１、Ａｕ層４５４に接するプラグ７２、およびＡｕ層４６４に接するプラグ７３が残る。
【0069】
以降、図７の（ａ）に示されるように、プラグ７１，７２および７３にそれぞれ接する配線８１，８２および８３を、誘電体層６２上に形成する。図７の（ｂ）部に示されるように、基板２０の裏面２２を研磨して基板２０の厚みを小さくした後、基板２０の裏面２２からソース電極４２に至る開口９１を形成する。そして、裏面２２上の全面に配線８４を形成するとともに、配線８４の金属材料により開口９１を埋め込む。
【0070】
参考例に係るトランジスタの製造方法は、次に述べる課題を有する。ゲート電極４４、ソース電極４５およびドレイン電極４６（特にゲート電極４４）の小型化によってプラグ７１，７２および７３の幅が小さくなると、開口６２ａ，６２ｂおよび６２ｃの幅も小さくなる。開口６２ａ，６２ｂおよび６２ｃのアスペクト比が大きいと、Ｗ膜７４を形成する際にＷＦ６ガスが開口６２ａ，６２ｂおよび６２ｃ内に十分に入っていかず、プラグ７１，７２および７３とＡｕ層４４２，４５４および４６４との間に空隙ができてしまう。よって、誘電体層６２を薄く形成して開口６２ａ，６２ｂおよび６２ｃを浅く（すなわちアスペクト比を小さく）せざるを得ず、その場合、プラグ７１，７２および７３および配線８１，８２および８３を、より多段に重ねて形成する必要が生じることがある。そうすると、プラグ７１，７２および７３および配線８１，８２および８３を形成するための工程数が増加してしまう。
【0071】
また、ＷＦ６ガスを原料ガスとする熱ＣＶＤによりＷ膜７４を誘電体層６２上に成膜する際、ＨＦ蒸気が副生される。ＨＦ蒸気は、誘電体層６２のシリコン化合物を侵食するので、誘電体層６２の表面の平坦性が損なわれてしまう。加えて、Ｗ膜７４をエッチバックする際に使用されるフッ素系ガスもまた誘電体層６２のシリコン化合物を侵食するので、誘電体層６２が露出したタイミングでエッチバックを止める必要があり、エッチング時間の制御が難しい。
【0072】
上記の課題に対し、本実施形態の製造方法では、電極形成工程において、ゲート電極４１、ソース電極４２およびドレイン電極４３それぞれの上に、ポリシリコン膜５１，５２および５３それぞれを形成する。また、本実施形態のトランジスタ１０は、ゲート電極４１、ソース電極４２およびドレイン電極４３それぞれの上にポリシリコン膜５１，５２および５３それぞれを備える。前述したように、Ｗを含むプラグ７１，７２および７３を形成する際、ポリシリコンは触媒となり、Ｗの材料（例えばＷＦ６）を分解させる。従って、Ｗを含むプラグ７１，７２および７３の材料は、開口６２ａ，６２ｂおよび６２ｃ内において露出するポリシリコン膜５１，５２および５３上に選択的に成長する。従って、開口６２ａ，６２ｂおよび６２ｃのアスペクト比が大きい場合であっても、プラグ７１，７２および７３の材料が開口６２ａ，６２ｂおよび６２ｃ内に十分に入り込み、プラグ７１，７２および７３を好適に形成することができる。よって、本実施形態のトランジスタ１０およびその製造方法によれば、プラグ７１，７２および７３が埋め込まれる開口６２ａ，６２ｂおよび６２ｃのアスペクト比を大きくすることができる。その結果、プラグ７１，７２および７３並びに配線８１，８２および８３の段数を削減し、プラグ７１，７２および７３並びに配線８１，８２および８３を形成するための工程数の増加を抑えることができる。
【0073】
加えて、ポリシリコンを触媒とするＷ成膜では、上述した反応式（１）のとおり、ＨＦ蒸気は発生しない。従って、誘電体層６２の表面の平坦性が損なわれることを抑制できる。更には、ポリシリコンを触媒とすることにより、プラグ７１，７２および７３の材料は、開口６２ａ，６２ｂおよび６２ｃ内に選択的に堆積し、開口６２ａ，６２ｂおよび６２ｃを除く誘電体層６２上には殆ど堆積しない。これにより、Ｗ膜のエッチバックを不要とすることができる。
【0074】
本実施形態のように、ゲート電極４１、ソース電極４２およびドレイン電極４３それぞれのうち少なくともポリシリコン膜５１，５２および５３それぞれに接する部分は、組成中にＮｉを含んでもよい。同様に、電極形成工程では、少なくともポリシリコン膜５１，５２および５３それぞれに接する部分の組成中にＮｉを含むゲート電極４１、ソース電極４２およびドレイン電極４３それぞれを形成してもよい。ポリシリコン膜５１，５２および５３それぞれを形成する際、ゲート電極４１、ソース電極４２およびドレイン電極４３それぞれのＮｉが作用し、ポリシリコン膜５１，５２および５３の材料（例えばＳｉＨ４）の分解が促進される。従って、ポリシリコン膜５１，５２および５３を容易に形成することができる。
【0075】
本実施形態のように、ゲート電極４１、ソース電極４２およびドレイン電極４３それぞれのうち少なくともポリシリコン膜５１，５２および５３それぞれに接する部分はＮｉのみからなってもよい。同様に、電極形成工程では、少なくともポリシリコン膜５１，５２および５３それぞれに接する部分がＮｉのみからなるゲート電極４１、ソース電極４２およびドレイン電極４３それぞれを形成してもよい。この場合、ポリシリコン膜５１，５２および５３の材料の分解がより効果的に促進される。よって、ポリシリコン膜５１，５２および５３を更に容易に形成することができる。
【0076】
本実施形態のように、ポリシリコン膜形成工程では、成膜原料としてＳｉＨ４を用い、ポリシリコン膜５１，５２および５３を室温にて形成してもよい。成膜原料としてＳｉＨ４を用いる場合、ゲート電極４１、ソース電極４２およびドレイン電極４３中のＮｉがより効果的に作用し、ポリシリコン膜５１，５２および５３の材料（ＳｉＨ４）の分解がより一層促進される。よって、室温にてポリシリコン膜５１，５２および５３を容易に形成することができる。
【0077】
本実施形態のように、プラグ７１，７２および７３はＷのみからなってもよい。同様に、プラグ形成工程では、Ｗのみからなるプラグ７１，７２および７３を形成してもよい。この場合、ポリシリコンが触媒となり、開口６２ａ，６２ｂおよび６２ｃそれぞれの内部にプラグ７１，７２および７３それぞれをより好適に形成することができる。
【0078】
本実施形態のように、開口６２ａ，６２ｂおよび６２ｃの深さＤと開口幅Ａとの比（Ｄ／Ａ）は２以上であってもよい。同様に、開口形成工程では、開口６２ａ，６２ｂおよび６２ｃの深さＤと開口幅Ａとの比（Ｄ／Ａ）を２以上としてもよい。本実施形態のトランジスタ１０およびその製造方法によれば、このようにアスペクト比が大きい開口６２ａ，６２ｂおよび６２ｃであってもプラグ７１，７２および７３を埋め込むことができる。
【0079】
本実施形態のように、ゲート電極４１、ソース電極４２およびドレイン電極４３は組成中にＮｉを含み、半導体積層部３０は、III族窒化物半導体を含みゲート電極４１と接触する電子供給層３２、III族窒化物半導体を含みソース電極４２と接触する第１高濃度ｎ型半導体領域３３、およびIII族窒化物半導体を含みドレイン電極４３と接触する第２高濃度ｎ型半導体領域３４を有してもよい。組成中にＮｉを含む電極は、例えば低いドーパント濃度を有するか若しくはアンドープであるIII族窒化物半導体とはショットキ接触を成すが、例えば高濃度ｎ型ＧａＮといった高濃度ｎ型III族窒化物半導体との間では十分に低いコンタクト抵抗を有する。従って、本実施形態のトランジスタ１０によれば、ゲート電極４１、ソース電極４２およびドレイン電極４３が組成中にＮｉを含む場合であっても、これらの電極と半導体積層部３０との好適な接触形態を得ることができる。
【0080】
本実施形態のように、半導体積層部３０は、第１高濃度ｎ型半導体領域３３と第２高濃度ｎ型半導体領域３４との間に設けられたチャネル層３１と、チャネル層３１よりも大きいバンドギャップを有する電子供給層３２と、を有してもよい。この場合、ＨＥＭＴを得ることができる。
［変形例］
［変形例］
【0081】
図８は、上記実施形態の一変形例として、配線形状を示す平面図である。なお、図８では、２個のトランジスタ１０ＡがＸ方向に並んで設けられている。各トランジスタ１０Ａは、配線８２に代えて配線８２Ａを備え、且つ、ゲート配線８５およびドレイン配線８６を備える点で上記実施形態のトランジスタ１０と相違し、他の点において上記実施形態のトランジスタ１０と一致する。なお、各トランジスタ１０Ａのドレイン電極４３（図１を参照）および配線８３は互いに共通である。
【0082】
ゲート配線８５およびドレイン配線８６は、誘電体層６２上に設けられた金属製（例えばＡｌ製）の膜である。ゲート配線８５およびドレイン配線８６は、２個のトランジスタ１０にわたってＸ方向に延在している。また、ゲート配線８５およびドレイン配線８６は、平面視にて２個のトランジスタ１０を間に挟む位置に設けられている。ゲート電極４１に対応する配線８１のＹ方向における一端は、ゲート配線８５に接続されている。ドレイン電極４３に対応する配線８３のＹ方向における一端は、ゲート配線８５に接続されている。ゲート配線８５およびドレイン配線８６は、配線形成工程において、配線８１，８２Ａおよび８３と同時に形成されてもよい。
【0083】
配線８２Ａは、平面形状において上記実施形態の配線８２と相違し、他の点において配線８２と一致する。配線８２Ａは、ソース電極４２に沿って延在する配線部分８２１と、配線８１と配線８３との間に設けられ、Ｙ方向に延びる配線部分８２２とを含む。配線部分８２１と配線部分８２２とは、配線８１の他端付近において一体的に連結され、それにより配線８２ＡはＵ字状といった平面形状を呈する。言い換えると、配線８２Ａは、配線８１を三方より囲んでいる。
【0084】
一般的に、基板２０の裏面２２に設けられた配線８４は基準電位（ＧＮＤ電位）とされ、それによりソース電極４２の電位もまた基準電位となる。従って、配線８２，８２Ａの電位もまた基準電位となる。例えば、トランジスタ１０を高周波数帯において使用する場合、ゲート信号に重畳するノイズを低減することが求められる。本変形例のように、ゲート電極４１に対応する配線８１を、ソース電極４２に対応する配線８２Ａによって挟むことにより、配線８２Ａがシールド作用を奏し、ゲート信号に重畳するノイズを低減することができる。
【0085】
本開示によるトランジスタおよびトランジスタの製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態ではゲート電極４１、ソース電極４２およびドレイン電極４３の全てにポリシリコン膜、プラグおよび配線が設けられているが、ゲート電極４１、ソース電極４２およびドレイン電極４３のうち一つの電極または二つの電極に、ポリシリコン膜、プラグおよび配線が設けられてもよい。
【0086】
また、上記実施形態ではゲート電極４１、ソース電極４２およびドレイン電極４３がＮｉを含んでいるが、それらの上にポリシリコン膜を形成可能であれば、Ｎｉを含んでいなくてもよい。
【符号の説明】
【0087】
１０，１０Ａ…トランジスタ
２０…基板
２１…主面
２２…裏面
３０…半導体積層部
３０ａ，３０ｂ…凹部
３１…チャネル層
３１ａ…チャネル領域
３２…電子供給層
３３…第１高濃度ｎ型半導体領域
３４…第２高濃度ｎ型半導体領域
４１，４４…ゲート電極
４２，４５…ソース電極
４３，４６…ドレイン電極
５１，５２，５３，５４…ポリシリコン膜
６１…誘電体層
６１ａ…ゲート開口
６１ｂ…ソース開口
６１ｃ…ドレイン開口
６２…誘電体層
６２ａ，６２ｂ，６２ｃ…開口
７１，７２，７３…プラグ
７４…Ｗ膜
８１，８２，８２Ａ，８３，８４…配線
８５…ゲート配線
８６…ドレイン配線
９１…開口
４４１…Ｎｉ層
４４２…Ａｕ層
４５１，４６１…Ｔｉ層
４５２，４６２…Ａｌ層
４５３，４６３…Ｍｏ層
４５４，４６４…Ａｕ層
８２１，８２２…配線部分
Ａ…開口幅
Ｄ…深さ
２０…基板
２１…主面
２２…裏面
３０…半導体積層部
３０ａ，３０ｂ…凹部
３１…チャネル層
３１ａ…チャネル領域
３２…電子供給層
３３…第１高濃度ｎ型半導体領域
３４…第２高濃度ｎ型半導体領域
４１，４４…ゲート電極
４２，４５…ソース電極
４３，４６…ドレイン電極
５１，５２，５３，５４…ポリシリコン膜
６１…誘電体層
６１ａ…ゲート開口
６１ｂ…ソース開口
６１ｃ…ドレイン開口
６２…誘電体層
６２ａ，６２ｂ，６２ｃ…開口
７１，７２，７３…プラグ
７４…Ｗ膜
８１，８２，８２Ａ，８３，８４…配線
８５…ゲート配線
８６…ドレイン配線
９１…開口
４４１…Ｎｉ層
４４２…Ａｕ層
４５１，４６１…Ｔｉ層
４５２，４６２…Ａｌ層
４５３，４６３…Ｍｏ層
４５４，４６４…Ａｕ層
８２１，８２２…配線部分
Ａ…開口幅
Ｄ…深さ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】